固体撮像素子およびカメラシステム
【課題】オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、読み出し部は、アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、ΔΣ変調器の入力側に配置され、信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
【解決手段】光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、読み出し部は、アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、ΔΣ変調器の入力側に配置され、信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
このような、ＣＭＯＳイメージセンサは、低消費電力、高速性の優位性を活かして、デジタルカメラやカムコーダー、高級一眼レフカメラ、監視カメラ、車載カメラ、誘導装置などの撮像装置において、撮像素子として広く用いられている。
また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能、高画質のイメージセンサも登場し始めている。
【０００５】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００６】
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。その形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００７】
列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【０００８】
また、高精度なＡＤ変換を実現するために、ΔΣ変調器を用いたＣＭＯＳイメージセンサが提案されている（たとえば特許文献２、非特許文献２参照）。
【０００９】
特許文献２には、アナログＣＤＳ後にデルタシグマ（ΔΣ）ＡＤ変換する変換器が記載されている。この特許文献２のＣＭＯＳイメージセンサにおける画像信号の処理技術では、画素内のフォトダイオードからの受光信号を列ごとに配置されたアナログＣＤＳ回路に通すことにより、信号中に含まれるノイズを除去し、その後ΔΣＡＤ変換を行う。
【００１０】
非特許文献２には、デジタルＣＤＳ機能を搭載するΔΣ型ＡＤ変換器が記載されている。非特許文献２に記載された技術では、オーバーサンプリング数を増やすことでノイズを低減することが可能である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５‐３２３３３１号公報
【特許文献２】特許３９０４１１１号公報、図１
【非特許文献】
【００１２】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【非特許文献２】A 2.1M Pixels,120frame/s CMOS Image Sensor with column-parallel ΔΣADC Architecture、FIG.1、FIG.5
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、特許文献２に記載された技術では、ＣＤＳ後の信号をＡＤ変換するため、サンプリング時のノイズが残ってしまう。
すなわち、この技術では、ＣＤＳ後のアナログ信号をサンプルするときのｋＴＣノイズが残り、影響を小さくするためには容量値を大きくするなどチップ面積増加につながってしまう。
【００１４】
また、非特許文献２に記載された技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。
すなわち、この技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。
【００１５】
本発明は、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
【００１７】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
【発明の効果】
【００１８】
本発明によれば、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図２】本実施形態に係るＣＭＯＳイメージセンサの画素の一例を示す図である。
【図３】本実施形態に係る画素と信号線に接続されたカラム回路の基本構成を示す図である。
【図４】本実施形態に係るΔΣＡＤ変換器の基本構成を示す図である。
【図５】本実施形態に係る２次のΔΣ変調器の基本構成を示す図である。
【図６】本実施形態に係る２次のΔΣＡＤ変調器を適用したΔΣＡＤ変換器を含むカラム回路の具体的な回路構成を示す図である。
【図７】本実施形態における画素およびカラム回路の動作タイミング例を示すタイミングチャートである。
【図８】本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
【図９】比較例の回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
【図１０】本実施形態に係る画素と信号線に接続されたカラム回路において増幅器に差動型アンプを適用した他の構成を示す図である。
【図１１】本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の構成の概要
２．読み出し回路の構成の概要
３．増幅器およびΔΣＡＤ変換器の回路構成例
４．カメラシステムの構成例
【００２１】
＜１．固体撮像素子の構成の概要＞
図１は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００２２】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム毎にΔΣ変調によるＡＤ変換機能を有するカラム読み出し回路１３０を有する。
【００２３】
本実施形態において、ＡＤ変換部は、ΔΣ変調機能を有するΔΣ変調器、ΔΣ変調器の入力段に配置される増幅器、およびΔΣ変調器の出力段に配置されるデシメーションフィルタ回路により形成される。たとえばΔΣ変調器およびデシメーションフィルタ回路によるΔΣＡＤ変換器は画素単位に画素信号を入出力するように構成されている。
本実施形態において、カラム読み出し回路１３０において、ＣＤＳ処理は、ＡＤ変換後に行われる。
なお、行選択回路１２０およびカラム読み出し回路１３０により読み出し部が形成される。
【００２４】
後で詳述するが、本実施形態のＣＭＯＳイメージセンサ１００は、ΔΣ変換器の入力段に増幅器を配置することで低照度のノイズを改善することが可能となっている。
本実施形態のＣＭＯＳイメージセンサ１００は、増幅器によりＡＤ入力レンジを一定幅に調整することでΔΣＡＤ変換器の定数を変更することなしに実現することができる。
ＣＭＯＳイメージセンサ１００は、増幅器の効果によりΔΣＡＤ変換器のノイズスペックが緩和でき、容量値、サンプリング回数など小さくすることが可能となっている。
ＣＭＯＳイメージセンサ１００は、増幅器としてたとえばΔΣ変調器で使用するインバータと同じ構成を用いることでレベルシフトさせる値をゲインによらず固定で設定でき、ＡＤ変換可能な入力レンジの確保が容易になっている。また増幅器として差動型を用いることも可能である。
また、ＣＭＯＳイメージセンサ１００は、ΔΣＡＤ変換器を用いることで増幅器の容量値を小さくすることが可能になっている。
【００２５】
画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００２６】
図２は、本実施形態に係るＣＭＯＳイメージセンサの画素の一例を示す図である。
【００２７】
この画素回路１１０Ａは、光電変換素子としてのフォトダイオード（ＰＤ:Photo Diode、以下単にＰＤというときもある）１１１を有する。
そして、画素回路１１０Ａは、この１個のフォトダイオード１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５は、絶縁ゲート型電界効果トランジスタ（ＦＥＴ）により形成される。図２の例では、ｎチャネルのＦＥＴが適用されているが、ｐチャネルのＦＥＴを適用することも可能である。
なお、ここでは４トランジスタ型の画素回路の例を示しているが、選択トランジスタを有している３トランジスタ型等の適用も可能である。
【００２８】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続されている。転送トランジスタ１１２は、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ１１２は、フォトダイオード１１１で光電変換された電荷（電子）をフローティングディフュージョンＦＤに転送する。
【００２９】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００３０】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＣＩとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路１３０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００３１】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。
【００３２】
行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
【００３３】
カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３０は、各カラムに増幅器およびその出力に接続されたＡＤ変換器（アを含む。
ＡＤＣは、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるＡＤＣは画素単位に画素信号を入出力するように構成されている。
【００３４】
＜２．読み出し回路の構成の概要＞
図３は、本実施形態に係る画素と信号線に接続されたカラム回路の基本構成を示す図である。
【００３５】
カラム回路２００は、図３に示すように、入力が信号線ＬＳＧＮに接続された増幅器２１０、および増幅器２１０の出力対して縦続接続されたΔΣ変調器２２０とデシメーションフィルタ回路を含んで構成されている。
そして、縦続接続されたΔΣ変調器２２０およびデシメーションフィルタ回路２３０によりΔΣＡＤ変換器２４０が構成される。
図３の例では、画素１１０Ａをアナログ電源（ＡＶＤＤ）、増幅器２１０、ΔΣ変調器２２０、デシメーションフィルタ回路２３０をデジタル電源（ＤＶＤＤ）とした構成で示している。
後述するように画素の振幅レベルによっては、増幅器をデジタル電圧以上の電源、たとえばアナログ電源とすることでも対応可能である。
【００３６】
増幅器２１０は、インバータ型アンプＡＭＰ１、入力容量Ｃ１、可変のフィードバック容量Ｃ２、ゲインスイッチＳＷ１、およびオートゼロ（ＡＺ）用スイッチＳＷ２を含んで構成されている。
入力容量Ｃ１の第１端子が信号線ＬＳＧＮに接続され、第２端子がインバータ型アンプＡＭＰ１の入力端子に接続されている。
フィードバック容量Ｃ２とゲインスイッチＳＷ１がインバータ型アンプＡＭＰ１の出力端子と入力端子間に直列に接続されている。
オートゼロ用スイッチＳＷ２がインバータ型アンプＡＭＰ１の出力端子と入力端子間に接続されている。
【００３７】
増幅器２１０は、画素１１０Ａのリセット時にオートゼロ用スイッチＳＷ２がオンにされて、インバータ型アンプＡＭＰ１のオフセット等をキャンセルし、入力電位および出力電位をたとえばおおよそ（１／２）ＤＶＤＤに設定する。
増幅器２１０は、入力容量Ｃ１とフィードバック容量Ｃ２の容量比Ｃ１：Ｃ２が可変で、ゲインを変更可能であり、かつ、ゲイン変更時にＡＤ変換器であるΔΣ変調器２２０の入力フルスケール幅を一定とする機能を有している。
また、別の実施形態として電源電圧ノイズ耐性向上のため差動型の増幅器を用いてもよい。
【００３８】
図４は、本実施形態に係るΔΣＡＤ変換器の基本構成を示す図である。
図４は、ΔΣＡＤ変換器２４０の動作概要を併せて示している。
【００３９】
ΔΣ変調器２２０は、少なくとも積分器２２１、量子化器２２２、および画素回路１１０Ａへのフィードバック系の一部を形成するデジタルアナログ変換器（ＤＡＣ）２２３、およびレベルシフト機能を有する加算器２２４を含んで構成される。
ΔΣ変調器２２０においては、画素回路１１０Ａから得られた信号は積分器２２１、量子化器２２２を通して１ビットデータとして出力される。
ΔΣＡＤ変換器２４０は、量子化器の出力側に、１ビットデータを多ビット化するデシメーション回路（デシメーションフィルタ回路）２３０が配置される。
デシメーションフィルタ回路２３０は、基本的にタイムスロット毎に“１”の数をデジタル加算する。
【００４０】
図４は、１次のΔΣＡＤ変調器２２０を例に示しているが、ｎ次、たとえば図５および図６に示すように、２次のΔΣ変調器２２０Ａを適用することが望ましい。
また、図５および図６の例では、デシメーションフィルタ回路としては、２次のデシメーションフィルタ回路２３０Ａが適用されている。ただし、デシメーションフィルタ回路は３次のデシメーションフィルタ回路を適用することも可能である。
【００４１】
＜３．増幅器およびΔΣＡＤ変換器の回路構成例＞
図５は、本実施形態に係る２次のΔΣ変調器の基本構成を示す図である。
図６は、本実施形態に係る２次のΔΣ変調器を適用したΔΣＡＤ変換器を含むカラム回路の具体的な回路構成を示す図である。
図６は、本技術の特徴である入力信号の前段にチョッパ型の増幅器（アンプ）と複数の容量を切り替えることで画素信号を増幅することが可能になる回路構成を示している。
【００４２】
２次のΔΣ変調器２２０Ａは、図５に示すように、インクリメンタル型ΔΣＡＤ変換器として構成され、ΔΣ変調器としての２つの積分器２２１１，２２１２、２つのＤＡＣ２２３１，２２３２、および２つの加算器２２４，２２５を含んで構成されている。
なお、図５において、ｕはアナログ信号を、ｖはデジタル信号を示している。
加算器２２４は入力部として機能する。
【００４３】
図６のカラム回路２００Ａは、画素信号ＶＳＬの増幅器２１０をΔΣ変調器２２０Ａの前段（入力段）に配置することで、高ゲイン（低照度）設定でも低ノイズ化を実現している。
また、カラム回路２００Ａは、増幅器２１０の回路構成とΔΣ変調器の一部の回路構成を同様にすることで、ＡＤ変換の入力レベルの調整を容易にすることができる。
２次のΔΣ変調器２２０Ａは、インクリメンタル型ΔΣＡＤ変換器として構成され、ΔΣ変調器としての２つの積分器２２１１，２２１２、２つのＤＡＣ２２３１，２２３２、および２つの加算器２２４，２２５を含んで構成されている。
インクリメンタル型ΔΣＡＤ変換器を搭載したＣＭＯＳイメージセンサではオーバーサンプリング回数Ｍによってノイズ抑制効果をもつ。
【００４４】
加算器２２４は、増幅器２１０で増幅された画素信号ＶＳＬまたはＤＡＣ２２３１を介してフィードバックされた信号を入力する。
加算器２２４は、増幅器２１０による画素信号ＶＳＬを入力する場合には、そのレベルをレベルシフト（図６の例ではレベルダウン）させて第１ステージの積分器２２１１に出力する。
【００４５】
加算器２２４は、容量Ｃ１１（Ｃｓ），Ｃ１２、ノードＮＤ１１〜ＮＤ１３、スイッチＳＷ１１〜ＳＷ１４を有する。
容量Ｃ１１はノードＮＤ１１とノードＮＤ１３との間に接続され、容量Ｃ１２はノードＮＤ１２とノードＮＤ１３との間に接続されている。
スイッチＳＷ１１は増幅器２１０の出力とノードＮＤ１１間に接続され、スイッチＳＷ１２はノードＮＤ１２と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
スイッチＳＷ１３はＤＡＣ２２３１の出力とノードＮＤ１１との間に接続され、スイッチＳＷ１４はノードＮＤ１２とバイアス信号Ｖｂｉａｓの供給ラインとの間に接続されている。
スイッチＳＷ１１およびＳＷ１２は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ１３およびＳＷ１４は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ１１およびＳＷ１２が導通状態に保持されているときは、スイッチＳＷ１３およびＳＷ１４は非導通状態に保持される。逆に、スイッチＳＷ１３およびＳＷ１４が導通状態に保持されているときは、スイッチＳＷ１１およびＳＷ１２は非導通状態に保持される。
加算器２２４において、容量Ｃ１２とスイッチＳＷ１２はレベルシフタとして機能する。
【００４６】
第１ステージの積分器２２１１は、積分回路として機能するインバータ型アンプＡＭＰ２１、入力容量Ｃ２１、フィードバック容量Ｃ２２、ノードＮＤ２１〜ＮＤ２４、スイッチＳＷ２１〜ＳＷ２５を有する。
ノードＮＤ２１は加算器２２４の出力ノードＮＤ１３に接続されている。
インバータ型アンプＡＭＰ２１は、入力端子がノードＮＤ２２に接続され、出力端子がノードＮＤ２３に接続されている。
入力容量Ｃ２１はノードＮＤ２１とノードＮＤ２２との間に接続され、フィードバック容量Ｃ２２はノードＮＤ２４とノードＮＤ２３との間に接続されている。
スイッチＳＷ２１はノードＮＤ２２とノードＮＤ２４との間に接続されている。すなわち、フィードバック容量Ｃ２２とスイッチＳＷ２１はインバータ型アンプＡＭＰ２１の出力端子と入力端子との間に直列に接続されている。
スイッチＳＷ２２はノードＮＤ２１と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
スイッチＳＷ２３はノードＮＤ２１とノードＮＤ２４との間に接続され、スイッチＳＷ２４はノードＮＤ２３とノードＮＤ２４との間に接続されている。すなわち、リセット用のスイッチＳＷ２４はインバータ型アンプＡＭＰ２１の出力端子と入力端子との間に接続されている。
スイッチＳＷ２５は第１ステージの積分器２２１１の出力ノードであるノードＮＤ２３に接続されている。
スイッチＳＷ２１およびＳＷ２２は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ２３は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ２１およびＳＷ２２が導通状態に保持されているときは、スイッチＳＷ２３は非導通状態に保持される。逆に、スイッチＳＷ２３が導通状態に保持されているときは、スイッチＳＷ２１およびＳＷ２２は非導通状態に保持される。
スイッチＳＷ２４はリセット信号ΦＲＳＴがアクティブ（たとえばハイレベル）のときに導通状態に保持される。リセット信号ΦＲＳＴは画素のリセット信号ＲＳＴと同相で同期がとられている。
スイッチＳＷ２５は、信号Φ２がアクティブのときに導通状態に保持され、第１ステージの積分器２２１１の出力を次段の加算器２２５に入力させる。
【００４７】
加算器２２５は、容量Ｃ３０、ノードＮＤ３０、およびスイッチＳＷ３０を有する。
ノードＮＤ３０は、第１ステージの積分器２２１１の出力スイッチＳＷ２５に接続されている。
スイッチＳＷ３０は、ＤＡＣ２２３２の出力とノードＮＤ３０との間に接続され、容量Ｃ３０はノードＮＤ３０と次段の第２ステージの積分器２２１２に入力ノード（ＮＤ３１）との間に接続されている。
スイッチＳＷ３０は、信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
【００４８】
第２ステージの積分器２２１２は、積分回路として機能するインバータ型アンプＡＭＰ３１、入力容量Ｃ３１、フィードバック容量Ｃ３２、ノードＮＤ３１〜ＮＤ３４、スイッチＳＷ３１〜ＳＷ３５を有する。
ノードＮＤ３１は加算器２２５の容量Ｃ３０に接続されている。
インバータ型アンプＡＭＰ３１は、入力端子がノードＮＤ３２に接続され、出力端子がノードＮＤ３３に接続されている。
入力容量Ｃ３１はノードＮＤ３１とノードＮＤ３２との間に接続され、フィードバック容量Ｃ３２はノードＮＤ３４とノードＮＤ３３との間に接続されている。
スイッチＳＷ３１はノードＮＤ３２とノードＮＤ３４との間に接続されている。すなわち、フィードバック容量Ｃ３２とスイッチＳＷ３１はインバータ型アンプＡＭＰ３１の出力端子と入力端子との間に直列に接続されている。
スイッチＳＷ３２はノードＮＤ３１と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
スイッチＳＷ３３はノードＮＤ３１とノードＮＤ３４との間に接続され、スイッチＳＷ３４はノードＮＤ３３とノードＮＤ３４との間に接続されている。すなわち、リセット用のスイッチＳＷ３４はインバータ型アンプＡＭＰ３１の出力端子と入力端子との間に接続されている。
スイッチＳＷ３５は第２ステージの積分器２２１２の出力ノードであるノードＮＤ３３に接続されている。
スイッチＳＷ３１およびＳＷ３２は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ２３は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ３１およびＳＷ３２が導通状態に保持されているときは、スイッチＳＷ３３は非導通状態に保持される。逆に、スイッチＳＷ３３が導通状態に保持されているときは、スイッチＳＷ３１およびＳＷ２２は非導通状態に保持される。
したがって、第２ステージの積分器２２１２は第１ステージの積分器２２１１と逆相で動作し、相補的な処理を行う。
スイッチＳＷ３４はリセット信号ΦＲＳＴがアクティブ（たとえばハイレベル）のときに導通状態に保持される。リセット信号ΦＲＳＴは画素のリセット信号ＲＳＴと同相で同期がとられている。
スイッチＳＷ３５は、信号Φ１がアクティブのときに導通状態に保持され、第２ステージの積分器２２１２の出力を次段の量子化器２２２の一方の入力端子に入力させる。
【００４９】
量子化器２２２は、一方の入力端子と基準電位（たとえばグランド）ＶＳＳとの間に容量Ｃ４０が接続され、他方の入力端子が基準電位ＶＳＳに接続されている。
量子化器２２２から出力されるデジタル信号Ｄ２２２は、１ビットＤＡＣ２２３２にフィードバックされ、また、フリップフロップＦＦ１１を介して１ビットＤＡＣ２２３１にフィードバックされる。
量子化器２２２から出力されるデジタル信号Ｄ２２２は、次段のデシメーションフィルタ２３０に出力される。
【００５０】
２次のデシメーションフィルタ回路２３０Ａは、積分器（リップルカウンタ）２３１とデータを保持し加算する累算器（アキュムレータ）２３２より構成される。アキュムレータ２３２は、加算器、レジスタＲＥＧ等を含んで構成される。
【００５１】
上記したように、本カラム回路２００Ａは、ΔΣＡＤＣ２２０Ａの積分器としてインバータ（型アンプ）が採用されている。これにより、素子数を減らすことによるレイアウト効率と低消費化だけでなくオートゼロを実施することでインバータのオフセットやフリッカノイズのキャンセルを行っている。
リセット時の画素信号は１ビットＤＡＣ２２３１，２２３２からのフィードバック信号との差をとられ第１ステージまたは第２ステージの積分器（インバータ型アンプ））２２１１，２２１２に入力される。
ここで積分された後、量子化器（コンパレータ）２２２に入力され、ある一定電圧との比較で１または０を出力する。そしてこの量子化器２２２の出力はフィードバックループを通って、１ビットＤＡＣ２２３１，２２３２に入力される。
１ビットＤＡＣ２２３１，２２３２は、量子化器２２２からの１、０に応じて入力信号から一定電圧を減算し加算器２２４，２２５を介して積分器（インバータ型アンプ）２２１１，２２１２に入力する。
【００５２】
デシメーションフィルタ回路２３０Ａでは１，０の粗密波信号をある時間で積分する（従来技術１では７bitごと）し、そのデータを累積化することで１４bitのデジタル出力に変換する。
また、デシメーションフィルタ２３０で画素のリセット信号を粗密信号化として累積積分した後に、ビット反転を行い、画素のデータ信号を同様に積算することでデジタルＣＤＳを実現し、スイッチによるチャージインジェクションノイズ低減を実現している。
本実施形態では２次のデシメーションフィルタ回路の構成としたが、２次以上での構成も可能である。
【００５３】
［アナログゲインと入力レンジ］
次に、ΔΣＡＤＣ２００Ａの入力段に配置される増幅器２１０のアナログゲインとΔΣＡＤＣ２００Ａの入力レンジについて説明する。
表１に本実施形態の増幅器２１０におけるアナログゲイン設定例を示す。
【００５４】
【表１】
【００５５】
表１の例では、高照度時（たとえば入力振幅が１Ｖ）には、増幅器２１０の入力容量とフィードバック容量の容量比Ｃ１：Ｃ２を１：２にすることで画素信号を１／２倍してΔΣモジュレータに入力する。このときの、ΔΣＡＤＣ２２０Ａの入力幅は０．５Ｖになる。
また、入射光量の少ない低照度時（入力振幅が１２５ｍＶ）には容量比を１：０．２５とすることで１８ｄＢ（８倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
つまり、ゲイン変更時にもΔΣＡＤＣ２２０Ａからみた入力フルスケール幅は一定となり、ΔΣモジュレータの容量比などの定数は固定で構成することができる。
なお、表１の例では、入力振幅が５００ｍＶのときには容量比を１：１とすることで６ｄＢ（２倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
入力振幅が２５０ｍＶのときには容量比を１：０．５とすることで１２ｄＢ（４倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
【００５６】
［画素およびカラム回路の動作タイミング例］
図７（Ａ）〜（Ｈ）は、本実施形態における画素およびカラム回路の動作タイミング例を示すタイミングチャートである。
図７（Ａ）は１水平走査期間を示す水平同期信号ＨＳＹＮＣを、図７（Ｂ）は画素の選択信号ＳＥＬを、図７（Ｃ）は画素のリセット信号ＲＳＴを、図７（Ｄ）は画素の転送信号ＴＲＧをそれぞれ示している。
図７（Ｅ）は増幅器２１０のスイッチＳＷ２に供給されるオートゼロ信号ＡＺを示している。図７（Ｆ）はデシメーションフィルタ回路２３０Ａのリップルカウンタ２３１のリセット信号ΦＲ１を、図７（Ｇ）はデシメーションフィルタ回路２３０Ａのアキュムレータ２３２のリセット信号ΦＲ２をそれぞれ示している。図７（Ｈ）は信号線ＬＳＧＮに読み出される画素信号ＶＳＬを示している。
【００５７】
画素１１０Ａにおいて、行の選択信号ＳＥＬが立ち上がったのちリセット信号ＲＳＴにてフローティングディフュージョンＦＤをリセットする。その際に、増幅器２１０のリセット（オートゼロＡＺ）を行うことで増幅器２１０のオフセットキャンセルとリセット信号の動作電圧を決定する（本説明では１／２ＤＶＤＤ付近）。
その後、転送信号（転送パルス）ＴＲＧによって画素信号ＶＳＬを読み出し、データ信号の出力を行う。
ΔΣＡＤＣ２２０Ａとしては積分器２２１１，２２１２でリセット信号、データ信号を複数回サンプリング（オーバーサンプリングＭ）し平均化を行う。
その際に、パルスφＲ１、φＲ２によってデシメーションフィルタ回路２３０のリップルカウンタ２３１のリセット、累算器（アキュミュレータ）２３２のリセットを行う。
【００５８】
［レベルダイヤ］
次に、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明する。ここでは、比較例として非特許文献２のＦＩＧ．５の回路の高照度時と低照度時のレベルダイヤについて示す。
【００５９】
図８（Ａ）および（Ｂ）は、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
図９（Ａ）および（Ｂ）は、比較例の回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
【００６０】
図９に示すように、比較例の構成では高照度、低照度での入力信号を固定値でレベルシフトしてしまうと、ＡＤ変換器としての入力レンジが１／２ＤＶＤＤ付近より変動し安定性の確保が困難である。
これを回避するためにレベルシフト値を入射光量で変動させる手法をとるにはバイアス（Ｖｂｉａｓ）回路の構成が複雑化してしまう。
本実施形態では、増幅器２１０に積分器２２１１，２２１２と同じサイズ比（ＰＭＯＳ／ＮＭＯＳ）を使用することで、図８に示すように、オートゼロ時の反転レベルは入射光量にかかわらず１／２ＤＶＤＤ付近に設定される。
オートゼロ時の信号をリセット信号としてΔΣ変調器に入れる際に、ＡＤの入力レンジ範囲に揃えるためにレベルシフトを行う必要がある。
本実施形態では、増幅器２１０でのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器２２０Ａは増幅器２１０と同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。
これにより、バイアス値Ｖｂｉａｓの変更も特に不要となり回路構成をシンプルにすることが可能になる。
【００６１】
なお、本説明はインバータ型の増幅器（アンプ）を例に説明したが、図１０に示すように、差動型アンプでも参照電圧(Ｖｒｅｆ)をΔΣ変調器２００の積分器（インバータ型）とサイズ比（ＰＭＯＳ／ＮＭＯＳ）を用いて生成することで実現することができる。
【００６２】
図１０は、本実施形態に係る画素と信号線に接続されたカラム回路において増幅器に差動型アンプを適用した他の構成を示す図である。
増幅器２１０Ａは、差動型アンプＡＭＰ１Ａ、入力容量Ｃ１、可変のフィードバック容量Ｃ２、ゲインスイッチＳＷ１、オートゼロ（ＡＺ）用スイッチＳＷ２、および基準電圧生成部２１１を含んで構成されている。
入力容量Ｃ１の第１端子が信号線ＬＳＧＮに接続され、第２端子が差動型アンプＡＭＰ１Ａの一方の入力端子に接続されている。
フィードバック容量Ｃ２とゲインスイッチＳＷ１が差動型アンプＡＭＰ１Ａの出力端子と一方の入力端子間に直列に接続されている。
オートゼロ用スイッチＳＷ２が差動型アンプＡＭＰ１Ａの出力端子と一方の入力端子間に接続されている。
【００６３】
そして、基準電圧生成部２１１は、デジタル電源ＤＶＤＤと基準電位ＶＳＳ間に直列に接続されたＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１により形成されている。ＰＭＯＳトランジスタＰＴ１のドレインとＮＭＯＳトランジスタＮＴ１のドレイン同士の接続点によりノードＮＤ２１１が形成され、ゲート同士の接続点によりノードＮＤ２１２が形成されている。これらノードＮＤ２１１とＮＤ２１２が接続され、かＴ、差動型アンプＡＭＰ１Ａの他方の入力端子に接続されている。
基準電圧生成部２１１は、差動型アンプＡＭＰ１Ａの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比（ＰＭＯＳ／ＮＭＯＳ）をもって生成した基準電圧Ｖｒｅｆを供給する。
【００６４】
本例においても、増幅器２１０Ａでのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器２２０は増幅器２１０Ａと同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。
これにより、バイアス値Ｖｂｉａｓの変更も特に不要となり回路構成をシンプルにすることが可能になる。
【００６５】
図３および図１０では増幅器２１０，２１０ＡとΔΣＡＤ変換器の電源を同電源として記載しているが、増幅器２１０，２１０Ａをデジタル電圧以上の電源たとえばアナログ電源（ＡＶＤＤ）としても、レベルシフトの値が大きくなるだけで固定値を利用することができる。
またオートゼロを行うことで画素のリセット電位のバラツキも吸収することが可能になる。
【００６６】
［アナログゲインによるノイズ低減効果］
また、本実施形態に係るカラム回路の構成ではインクリメンタル型による平均化に加えてアナログゲインによりのノイズの低減効果が期待できる。
インクリメンタル型での量子化ノイズ、ｋＴＣノイズおよび増幅器でのノイズの算出について説明する。
２次のΔΣ変調器とデシメーションフィルタ回路を用いた場合のトータルノイズＶｎはオーバーサンプリングＭによる平均化により次のように表される。
【００６７】
Ｖｎ２＝Ｖｓ２＊４／（３Ｍ）と表される。
ここでＶｓ２＝Ｖｓｆ（ソースフォロア）２＋Ｖａｄｃ（ＡＤ変換器）２とする。
【００６８】
アナログゲインＧによる割戻し効果とオーバーサンプリングＭによる平均化の効果のため増幅器熱雑音Ｖａｍｐ２、量子化雑音ＶＳＬＢ２、ΔΣ変調器のｋＴＣ雑音 Ｖａｄｃ２は次のように表すことができる。
【００６９】
Ｖａｍｐ２＝４／３Ｍ＊ｋＴ／３Ｇ２＊（１＋Ｇ）／（Ｃｓ＋Ｃ１／（１＋Ｇ）)
ＶＬＳＢ２＝４／（Ｇ＊（Ｍ＋１）＊Ｍ）２＊ＶＦＳ２
Ｖａｄｃ２＝４／（３Ｇ２＊Ｍ）＊５＊ｋ＊Ｔ／Ｃｓ
ここでＣ１１=Ｃｓ,Ｇ＝Ｃ１／Ｃ２，ＶＦＳ(量子化器フルスケール電圧)、ｋ(ボルツマン係数)とする。
【００７０】
つまり、低照度での状態で信号出力確保のためゲイン設定が必要な状態では上記アナログゲイン割戻し効果により、ノイズ特性は改善されることになる。
一方、比較例の構成では、デジタル出力をゲイン倍する必要があり信号だけでなくノイズまで増加することになる。
本実施形態では、増幅器２１０についてもΔΣ回路構成と組み合わせることでオーバーサンプリングの効果のため熱雑音が低減される。
よって、単純な増幅器およびＡＤ変換器の構成に比較して、より小さな容量を用いることができレイアウトの実装面積が小さくなるコスト低減効果や微細化画素に対する対応も可能になる。
本実施形態では、２次のデシメーションフィルタ構成で説明したが、より高次（３次）のフィルタ構成においても同様な効果を得ることができる。
【００７１】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
ΔΣＡＤ変換器を搭載したＣＭＯＳイメージセンサに増幅器を搭載することで低照度のノイズを改善することができる。
入力信号に対し増幅器により一定出力幅に調整することでΔΣＡＤ変換器の定数を変更することなしにゲイン設定ができる。ＡＤ変換部への追加回路が必要なくなるため、チップ面積を小さくすることができる。またレベルシフトの値も増幅率に依存せず固定とすることができ、回路構成を容易にできる。
増幅器の効果によりΔΣＡＤ変換器のノイズスペックが緩和でき、容量値を小さくするできることによるチップ面積のシュリンク、またはサンプリング回数を少なくしクロック周波数を落とすことができることによる低消費電力化を実現することができる。
また、増幅器としてもΔΣＡＤ変換の平均化の効果によりより実装面積を小さくすることができる。
【００７２】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７３】
＜４．カメラシステムの構成例＞
図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００７４】
本カメラシステム３００は、図１１に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００７５】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００７６】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００７７】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【００７８】
なお、本技術は以下のような構成もとることができる。
（１）光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
固体撮像素子。
（２）上記増幅器は、
上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う
上記（１）記載の固体撮像素子。
（３）上記ΔΣ変調器は、
上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、
上記レベルシフト量は、固定値として設定される
上記（２）記載の固体撮像素子。
（４）上記ΔΣ変調器は、
インバータ型積分器を含む少なくとも一つの積分器と、
最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、ｎ（ｎは１を含む正数）次の変調器として形成され、
上記増幅器は、
上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む
上記（１）から（３）のいずれか一に記載の固体撮像素子。
（５）上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記インバータ型アンプの入力端子側に接続された入力容量と、
上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む
上記（４）記載の固体撮像素子。
（６）上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記差動型アンプの一方の入力端子側に接続された入力容量と、
上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、
上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む
上記（４）記載の固体撮像素子。
（７）上記増幅器は、
上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である
上記（５）または（６）記載の固体撮像素子。
（８）上記増幅器は、
上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む
上記（５）から（７）のいずれか一に記載の固体撮像素子。
（９）上記画素は、
フローティングディフュージョンの電荷をリセットするリセット機能を含み、
上記増幅器のリセット用スイッチは、
上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う
上記（８）記載の固体撮像素子。
（１０）上記読み出し部は、
上記ΔΣ変調器によるデジタル信号を多ビット化するデシメーションフィルタ回路を含む
上記（１）から（９）のいずれか一に記載の固体撮像素子。
（１１）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
カメラシステム。
【符号の説明】
【００７９】
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・行選択回路（画素駆動部）、１３０・・・カラム読み出し回路、２００，２００Ａ・・・カラム回路、２１０，２１０Ａ・・・増幅器、２２０，２２０Ａ・・・ΔΣ変調器（、２２１，２２１１，２２１２・・・積分器、２２２・・・量子化器、２２３，２２３１，２２３２・・・ＤＡＣ、２２４，２２５・・・加算器、２３０・・・デシメーションフィルタ回路、２４０・・・ΔΣＡＤ変換器、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ（光学系）、３４０・・・信号処理回路。
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
このような、ＣＭＯＳイメージセンサは、低消費電力、高速性の優位性を活かして、デジタルカメラやカムコーダー、高級一眼レフカメラ、監視カメラ、車載カメラ、誘導装置などの撮像装置において、撮像素子として広く用いられている。
また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能、高画質のイメージセンサも登場し始めている。
【０００５】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００６】
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。その形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００７】
列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【０００８】
また、高精度なＡＤ変換を実現するために、ΔΣ変調器を用いたＣＭＯＳイメージセンサが提案されている（たとえば特許文献２、非特許文献２参照）。
【０００９】
特許文献２には、アナログＣＤＳ後にデルタシグマ（ΔΣ）ＡＤ変換する変換器が記載されている。この特許文献２のＣＭＯＳイメージセンサにおける画像信号の処理技術では、画素内のフォトダイオードからの受光信号を列ごとに配置されたアナログＣＤＳ回路に通すことにより、信号中に含まれるノイズを除去し、その後ΔΣＡＤ変換を行う。
【００１０】
非特許文献２には、デジタルＣＤＳ機能を搭載するΔΣ型ＡＤ変換器が記載されている。非特許文献２に記載された技術では、オーバーサンプリング数を増やすことでノイズを低減することが可能である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５‐３２３３３１号公報
【特許文献２】特許３９０４１１１号公報、図１
【非特許文献】
【００１２】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【非特許文献２】A 2.1M Pixels,120frame/s CMOS Image Sensor with column-parallel ΔΣADC Architecture、FIG.1、FIG.5
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、特許文献２に記載された技術では、ＣＤＳ後の信号をＡＤ変換するため、サンプリング時のノイズが残ってしまう。
すなわち、この技術では、ＣＤＳ後のアナログ信号をサンプルするときのｋＴＣノイズが残り、影響を小さくするためには容量値を大きくするなどチップ面積増加につながってしまう。
【００１４】
また、非特許文献２に記載された技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。
すなわち、この技術では、低照度の撮像状態では、出力デジタル値を大きくとるためにゲイン設定を行う必要があり、ノイズはゲイン倍されるという欠点がある。
【００１５】
本発明は、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
【００１７】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、上記読み出し部は、上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む。
【発明の効果】
【００１８】
本発明によれば、オーバーサンプリング数を増やすことなく、低照度における低ノイズ化を図れる高画質化を実現することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図２】本実施形態に係るＣＭＯＳイメージセンサの画素の一例を示す図である。
【図３】本実施形態に係る画素と信号線に接続されたカラム回路の基本構成を示す図である。
【図４】本実施形態に係るΔΣＡＤ変換器の基本構成を示す図である。
【図５】本実施形態に係る２次のΔΣ変調器の基本構成を示す図である。
【図６】本実施形態に係る２次のΔΣＡＤ変調器を適用したΔΣＡＤ変換器を含むカラム回路の具体的な回路構成を示す図である。
【図７】本実施形態における画素およびカラム回路の動作タイミング例を示すタイミングチャートである。
【図８】本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
【図９】比較例の回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
【図１０】本実施形態に係る画素と信号線に接続されたカラム回路において増幅器に差動型アンプを適用した他の構成を示す図である。
【図１１】本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の構成の概要
２．読み出し回路の構成の概要
３．増幅器およびΔΣＡＤ変換器の回路構成例
４．カメラシステムの構成例
【００２１】
＜１．固体撮像素子の構成の概要＞
図１は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００２２】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム毎にΔΣ変調によるＡＤ変換機能を有するカラム読み出し回路１３０を有する。
【００２３】
本実施形態において、ＡＤ変換部は、ΔΣ変調機能を有するΔΣ変調器、ΔΣ変調器の入力段に配置される増幅器、およびΔΣ変調器の出力段に配置されるデシメーションフィルタ回路により形成される。たとえばΔΣ変調器およびデシメーションフィルタ回路によるΔΣＡＤ変換器は画素単位に画素信号を入出力するように構成されている。
本実施形態において、カラム読み出し回路１３０において、ＣＤＳ処理は、ＡＤ変換後に行われる。
なお、行選択回路１２０およびカラム読み出し回路１３０により読み出し部が形成される。
【００２４】
後で詳述するが、本実施形態のＣＭＯＳイメージセンサ１００は、ΔΣ変換器の入力段に増幅器を配置することで低照度のノイズを改善することが可能となっている。
本実施形態のＣＭＯＳイメージセンサ１００は、増幅器によりＡＤ入力レンジを一定幅に調整することでΔΣＡＤ変換器の定数を変更することなしに実現することができる。
ＣＭＯＳイメージセンサ１００は、増幅器の効果によりΔΣＡＤ変換器のノイズスペックが緩和でき、容量値、サンプリング回数など小さくすることが可能となっている。
ＣＭＯＳイメージセンサ１００は、増幅器としてたとえばΔΣ変調器で使用するインバータと同じ構成を用いることでレベルシフトさせる値をゲインによらず固定で設定でき、ＡＤ変換可能な入力レンジの確保が容易になっている。また増幅器として差動型を用いることも可能である。
また、ＣＭＯＳイメージセンサ１００は、ΔΣＡＤ変換器を用いることで増幅器の容量値を小さくすることが可能になっている。
【００２５】
画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００２６】
図２は、本実施形態に係るＣＭＯＳイメージセンサの画素の一例を示す図である。
【００２７】
この画素回路１１０Ａは、光電変換素子としてのフォトダイオード（ＰＤ:Photo Diode、以下単にＰＤというときもある）１１１を有する。
そして、画素回路１１０Ａは、この１個のフォトダイオード１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５は、絶縁ゲート型電界効果トランジスタ（ＦＥＴ）により形成される。図２の例では、ｎチャネルのＦＥＴが適用されているが、ｐチャネルのＦＥＴを適用することも可能である。
なお、ここでは４トランジスタ型の画素回路の例を示しているが、選択トランジスタを有している３トランジスタ型等の適用も可能である。
【００２８】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続されている。転送トランジスタ１１２は、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ１１２は、フォトダイオード１１１で光電変換された電荷（電子）をフローティングディフュージョンＦＤに転送する。
【００２９】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００３０】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＣＩとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路１３０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００３１】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。
【００３２】
行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
【００３３】
カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３０は、各カラムに増幅器およびその出力に接続されたＡＤ変換器（アを含む。
ＡＤＣは、ΔΣ変調機能を有するΔΣ変調器により形成され、たとえばΔΣ変調器によるＡＤＣは画素単位に画素信号を入出力するように構成されている。
【００３４】
＜２．読み出し回路の構成の概要＞
図３は、本実施形態に係る画素と信号線に接続されたカラム回路の基本構成を示す図である。
【００３５】
カラム回路２００は、図３に示すように、入力が信号線ＬＳＧＮに接続された増幅器２１０、および増幅器２１０の出力対して縦続接続されたΔΣ変調器２２０とデシメーションフィルタ回路を含んで構成されている。
そして、縦続接続されたΔΣ変調器２２０およびデシメーションフィルタ回路２３０によりΔΣＡＤ変換器２４０が構成される。
図３の例では、画素１１０Ａをアナログ電源（ＡＶＤＤ）、増幅器２１０、ΔΣ変調器２２０、デシメーションフィルタ回路２３０をデジタル電源（ＤＶＤＤ）とした構成で示している。
後述するように画素の振幅レベルによっては、増幅器をデジタル電圧以上の電源、たとえばアナログ電源とすることでも対応可能である。
【００３６】
増幅器２１０は、インバータ型アンプＡＭＰ１、入力容量Ｃ１、可変のフィードバック容量Ｃ２、ゲインスイッチＳＷ１、およびオートゼロ（ＡＺ）用スイッチＳＷ２を含んで構成されている。
入力容量Ｃ１の第１端子が信号線ＬＳＧＮに接続され、第２端子がインバータ型アンプＡＭＰ１の入力端子に接続されている。
フィードバック容量Ｃ２とゲインスイッチＳＷ１がインバータ型アンプＡＭＰ１の出力端子と入力端子間に直列に接続されている。
オートゼロ用スイッチＳＷ２がインバータ型アンプＡＭＰ１の出力端子と入力端子間に接続されている。
【００３７】
増幅器２１０は、画素１１０Ａのリセット時にオートゼロ用スイッチＳＷ２がオンにされて、インバータ型アンプＡＭＰ１のオフセット等をキャンセルし、入力電位および出力電位をたとえばおおよそ（１／２）ＤＶＤＤに設定する。
増幅器２１０は、入力容量Ｃ１とフィードバック容量Ｃ２の容量比Ｃ１：Ｃ２が可変で、ゲインを変更可能であり、かつ、ゲイン変更時にＡＤ変換器であるΔΣ変調器２２０の入力フルスケール幅を一定とする機能を有している。
また、別の実施形態として電源電圧ノイズ耐性向上のため差動型の増幅器を用いてもよい。
【００３８】
図４は、本実施形態に係るΔΣＡＤ変換器の基本構成を示す図である。
図４は、ΔΣＡＤ変換器２４０の動作概要を併せて示している。
【００３９】
ΔΣ変調器２２０は、少なくとも積分器２２１、量子化器２２２、および画素回路１１０Ａへのフィードバック系の一部を形成するデジタルアナログ変換器（ＤＡＣ）２２３、およびレベルシフト機能を有する加算器２２４を含んで構成される。
ΔΣ変調器２２０においては、画素回路１１０Ａから得られた信号は積分器２２１、量子化器２２２を通して１ビットデータとして出力される。
ΔΣＡＤ変換器２４０は、量子化器の出力側に、１ビットデータを多ビット化するデシメーション回路（デシメーションフィルタ回路）２３０が配置される。
デシメーションフィルタ回路２３０は、基本的にタイムスロット毎に“１”の数をデジタル加算する。
【００４０】
図４は、１次のΔΣＡＤ変調器２２０を例に示しているが、ｎ次、たとえば図５および図６に示すように、２次のΔΣ変調器２２０Ａを適用することが望ましい。
また、図５および図６の例では、デシメーションフィルタ回路としては、２次のデシメーションフィルタ回路２３０Ａが適用されている。ただし、デシメーションフィルタ回路は３次のデシメーションフィルタ回路を適用することも可能である。
【００４１】
＜３．増幅器およびΔΣＡＤ変換器の回路構成例＞
図５は、本実施形態に係る２次のΔΣ変調器の基本構成を示す図である。
図６は、本実施形態に係る２次のΔΣ変調器を適用したΔΣＡＤ変換器を含むカラム回路の具体的な回路構成を示す図である。
図６は、本技術の特徴である入力信号の前段にチョッパ型の増幅器（アンプ）と複数の容量を切り替えることで画素信号を増幅することが可能になる回路構成を示している。
【００４２】
２次のΔΣ変調器２２０Ａは、図５に示すように、インクリメンタル型ΔΣＡＤ変換器として構成され、ΔΣ変調器としての２つの積分器２２１１，２２１２、２つのＤＡＣ２２３１，２２３２、および２つの加算器２２４，２２５を含んで構成されている。
なお、図５において、ｕはアナログ信号を、ｖはデジタル信号を示している。
加算器２２４は入力部として機能する。
【００４３】
図６のカラム回路２００Ａは、画素信号ＶＳＬの増幅器２１０をΔΣ変調器２２０Ａの前段（入力段）に配置することで、高ゲイン（低照度）設定でも低ノイズ化を実現している。
また、カラム回路２００Ａは、増幅器２１０の回路構成とΔΣ変調器の一部の回路構成を同様にすることで、ＡＤ変換の入力レベルの調整を容易にすることができる。
２次のΔΣ変調器２２０Ａは、インクリメンタル型ΔΣＡＤ変換器として構成され、ΔΣ変調器としての２つの積分器２２１１，２２１２、２つのＤＡＣ２２３１，２２３２、および２つの加算器２２４，２２５を含んで構成されている。
インクリメンタル型ΔΣＡＤ変換器を搭載したＣＭＯＳイメージセンサではオーバーサンプリング回数Ｍによってノイズ抑制効果をもつ。
【００４４】
加算器２２４は、増幅器２１０で増幅された画素信号ＶＳＬまたはＤＡＣ２２３１を介してフィードバックされた信号を入力する。
加算器２２４は、増幅器２１０による画素信号ＶＳＬを入力する場合には、そのレベルをレベルシフト（図６の例ではレベルダウン）させて第１ステージの積分器２２１１に出力する。
【００４５】
加算器２２４は、容量Ｃ１１（Ｃｓ），Ｃ１２、ノードＮＤ１１〜ＮＤ１３、スイッチＳＷ１１〜ＳＷ１４を有する。
容量Ｃ１１はノードＮＤ１１とノードＮＤ１３との間に接続され、容量Ｃ１２はノードＮＤ１２とノードＮＤ１３との間に接続されている。
スイッチＳＷ１１は増幅器２１０の出力とノードＮＤ１１間に接続され、スイッチＳＷ１２はノードＮＤ１２と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
スイッチＳＷ１３はＤＡＣ２２３１の出力とノードＮＤ１１との間に接続され、スイッチＳＷ１４はノードＮＤ１２とバイアス信号Ｖｂｉａｓの供給ラインとの間に接続されている。
スイッチＳＷ１１およびＳＷ１２は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ１３およびＳＷ１４は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ１１およびＳＷ１２が導通状態に保持されているときは、スイッチＳＷ１３およびＳＷ１４は非導通状態に保持される。逆に、スイッチＳＷ１３およびＳＷ１４が導通状態に保持されているときは、スイッチＳＷ１１およびＳＷ１２は非導通状態に保持される。
加算器２２４において、容量Ｃ１２とスイッチＳＷ１２はレベルシフタとして機能する。
【００４６】
第１ステージの積分器２２１１は、積分回路として機能するインバータ型アンプＡＭＰ２１、入力容量Ｃ２１、フィードバック容量Ｃ２２、ノードＮＤ２１〜ＮＤ２４、スイッチＳＷ２１〜ＳＷ２５を有する。
ノードＮＤ２１は加算器２２４の出力ノードＮＤ１３に接続されている。
インバータ型アンプＡＭＰ２１は、入力端子がノードＮＤ２２に接続され、出力端子がノードＮＤ２３に接続されている。
入力容量Ｃ２１はノードＮＤ２１とノードＮＤ２２との間に接続され、フィードバック容量Ｃ２２はノードＮＤ２４とノードＮＤ２３との間に接続されている。
スイッチＳＷ２１はノードＮＤ２２とノードＮＤ２４との間に接続されている。すなわち、フィードバック容量Ｃ２２とスイッチＳＷ２１はインバータ型アンプＡＭＰ２１の出力端子と入力端子との間に直列に接続されている。
スイッチＳＷ２２はノードＮＤ２１と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
スイッチＳＷ２３はノードＮＤ２１とノードＮＤ２４との間に接続され、スイッチＳＷ２４はノードＮＤ２３とノードＮＤ２４との間に接続されている。すなわち、リセット用のスイッチＳＷ２４はインバータ型アンプＡＭＰ２１の出力端子と入力端子との間に接続されている。
スイッチＳＷ２５は第１ステージの積分器２２１１の出力ノードであるノードＮＤ２３に接続されている。
スイッチＳＷ２１およびＳＷ２２は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ２３は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ２１およびＳＷ２２が導通状態に保持されているときは、スイッチＳＷ２３は非導通状態に保持される。逆に、スイッチＳＷ２３が導通状態に保持されているときは、スイッチＳＷ２１およびＳＷ２２は非導通状態に保持される。
スイッチＳＷ２４はリセット信号ΦＲＳＴがアクティブ（たとえばハイレベル）のときに導通状態に保持される。リセット信号ΦＲＳＴは画素のリセット信号ＲＳＴと同相で同期がとられている。
スイッチＳＷ２５は、信号Φ２がアクティブのときに導通状態に保持され、第１ステージの積分器２２１１の出力を次段の加算器２２５に入力させる。
【００４７】
加算器２２５は、容量Ｃ３０、ノードＮＤ３０、およびスイッチＳＷ３０を有する。
ノードＮＤ３０は、第１ステージの積分器２２１１の出力スイッチＳＷ２５に接続されている。
スイッチＳＷ３０は、ＤＡＣ２２３２の出力とノードＮＤ３０との間に接続され、容量Ｃ３０はノードＮＤ３０と次段の第２ステージの積分器２２１２に入力ノード（ＮＤ３１）との間に接続されている。
スイッチＳＷ３０は、信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
【００４８】
第２ステージの積分器２２１２は、積分回路として機能するインバータ型アンプＡＭＰ３１、入力容量Ｃ３１、フィードバック容量Ｃ３２、ノードＮＤ３１〜ＮＤ３４、スイッチＳＷ３１〜ＳＷ３５を有する。
ノードＮＤ３１は加算器２２５の容量Ｃ３０に接続されている。
インバータ型アンプＡＭＰ３１は、入力端子がノードＮＤ３２に接続され、出力端子がノードＮＤ３３に接続されている。
入力容量Ｃ３１はノードＮＤ３１とノードＮＤ３２との間に接続され、フィードバック容量Ｃ３２はノードＮＤ３４とノードＮＤ３３との間に接続されている。
スイッチＳＷ３１はノードＮＤ３２とノードＮＤ３４との間に接続されている。すなわち、フィードバック容量Ｃ３２とスイッチＳＷ３１はインバータ型アンプＡＭＰ３１の出力端子と入力端子との間に直列に接続されている。
スイッチＳＷ３２はノードＮＤ３１と基準電位（たとえばグランド）ＶＳＳとの間に接続されている。
スイッチＳＷ３３はノードＮＤ３１とノードＮＤ３４との間に接続され、スイッチＳＷ３４はノードＮＤ３３とノードＮＤ３４との間に接続されている。すなわち、リセット用のスイッチＳＷ３４はインバータ型アンプＡＭＰ３１の出力端子と入力端子との間に接続されている。
スイッチＳＷ３５は第２ステージの積分器２２１２の出力ノードであるノードＮＤ３３に接続されている。
スイッチＳＷ３１およびＳＷ３２は信号Φ２がアクティブ（たとえばハイレベル）のときに導通状態に保持され、スイッチＳＷ２３は信号Φ１がアクティブ（たとえばハイレベル）のときに導通状態に保持される。
信号Φ１と信号Φ２は相補的なレベルをとる。したがって、スイッチＳＷ３１およびＳＷ３２が導通状態に保持されているときは、スイッチＳＷ３３は非導通状態に保持される。逆に、スイッチＳＷ３３が導通状態に保持されているときは、スイッチＳＷ３１およびＳＷ２２は非導通状態に保持される。
したがって、第２ステージの積分器２２１２は第１ステージの積分器２２１１と逆相で動作し、相補的な処理を行う。
スイッチＳＷ３４はリセット信号ΦＲＳＴがアクティブ（たとえばハイレベル）のときに導通状態に保持される。リセット信号ΦＲＳＴは画素のリセット信号ＲＳＴと同相で同期がとられている。
スイッチＳＷ３５は、信号Φ１がアクティブのときに導通状態に保持され、第２ステージの積分器２２１２の出力を次段の量子化器２２２の一方の入力端子に入力させる。
【００４９】
量子化器２２２は、一方の入力端子と基準電位（たとえばグランド）ＶＳＳとの間に容量Ｃ４０が接続され、他方の入力端子が基準電位ＶＳＳに接続されている。
量子化器２２２から出力されるデジタル信号Ｄ２２２は、１ビットＤＡＣ２２３２にフィードバックされ、また、フリップフロップＦＦ１１を介して１ビットＤＡＣ２２３１にフィードバックされる。
量子化器２２２から出力されるデジタル信号Ｄ２２２は、次段のデシメーションフィルタ２３０に出力される。
【００５０】
２次のデシメーションフィルタ回路２３０Ａは、積分器（リップルカウンタ）２３１とデータを保持し加算する累算器（アキュムレータ）２３２より構成される。アキュムレータ２３２は、加算器、レジスタＲＥＧ等を含んで構成される。
【００５１】
上記したように、本カラム回路２００Ａは、ΔΣＡＤＣ２２０Ａの積分器としてインバータ（型アンプ）が採用されている。これにより、素子数を減らすことによるレイアウト効率と低消費化だけでなくオートゼロを実施することでインバータのオフセットやフリッカノイズのキャンセルを行っている。
リセット時の画素信号は１ビットＤＡＣ２２３１，２２３２からのフィードバック信号との差をとられ第１ステージまたは第２ステージの積分器（インバータ型アンプ））２２１１，２２１２に入力される。
ここで積分された後、量子化器（コンパレータ）２２２に入力され、ある一定電圧との比較で１または０を出力する。そしてこの量子化器２２２の出力はフィードバックループを通って、１ビットＤＡＣ２２３１，２２３２に入力される。
１ビットＤＡＣ２２３１，２２３２は、量子化器２２２からの１、０に応じて入力信号から一定電圧を減算し加算器２２４，２２５を介して積分器（インバータ型アンプ）２２１１，２２１２に入力する。
【００５２】
デシメーションフィルタ回路２３０Ａでは１，０の粗密波信号をある時間で積分する（従来技術１では７bitごと）し、そのデータを累積化することで１４bitのデジタル出力に変換する。
また、デシメーションフィルタ２３０で画素のリセット信号を粗密信号化として累積積分した後に、ビット反転を行い、画素のデータ信号を同様に積算することでデジタルＣＤＳを実現し、スイッチによるチャージインジェクションノイズ低減を実現している。
本実施形態では２次のデシメーションフィルタ回路の構成としたが、２次以上での構成も可能である。
【００５３】
［アナログゲインと入力レンジ］
次に、ΔΣＡＤＣ２００Ａの入力段に配置される増幅器２１０のアナログゲインとΔΣＡＤＣ２００Ａの入力レンジについて説明する。
表１に本実施形態の増幅器２１０におけるアナログゲイン設定例を示す。
【００５４】
【表１】
【００５５】
表１の例では、高照度時（たとえば入力振幅が１Ｖ）には、増幅器２１０の入力容量とフィードバック容量の容量比Ｃ１：Ｃ２を１：２にすることで画素信号を１／２倍してΔΣモジュレータに入力する。このときの、ΔΣＡＤＣ２２０Ａの入力幅は０．５Ｖになる。
また、入射光量の少ない低照度時（入力振幅が１２５ｍＶ）には容量比を１：０．２５とすることで１８ｄＢ（８倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
つまり、ゲイン変更時にもΔΣＡＤＣ２２０Ａからみた入力フルスケール幅は一定となり、ΔΣモジュレータの容量比などの定数は固定で構成することができる。
なお、表１の例では、入力振幅が５００ｍＶのときには容量比を１：１とすることで６ｄＢ（２倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
入力振幅が２５０ｍＶのときには容量比を１：０．５とすることで１２ｄＢ（４倍）の信号増幅を実現しＡＤの入力幅を０．５Ｖに調整する。
【００５６】
［画素およびカラム回路の動作タイミング例］
図７（Ａ）〜（Ｈ）は、本実施形態における画素およびカラム回路の動作タイミング例を示すタイミングチャートである。
図７（Ａ）は１水平走査期間を示す水平同期信号ＨＳＹＮＣを、図７（Ｂ）は画素の選択信号ＳＥＬを、図７（Ｃ）は画素のリセット信号ＲＳＴを、図７（Ｄ）は画素の転送信号ＴＲＧをそれぞれ示している。
図７（Ｅ）は増幅器２１０のスイッチＳＷ２に供給されるオートゼロ信号ＡＺを示している。図７（Ｆ）はデシメーションフィルタ回路２３０Ａのリップルカウンタ２３１のリセット信号ΦＲ１を、図７（Ｇ）はデシメーションフィルタ回路２３０Ａのアキュムレータ２３２のリセット信号ΦＲ２をそれぞれ示している。図７（Ｈ）は信号線ＬＳＧＮに読み出される画素信号ＶＳＬを示している。
【００５７】
画素１１０Ａにおいて、行の選択信号ＳＥＬが立ち上がったのちリセット信号ＲＳＴにてフローティングディフュージョンＦＤをリセットする。その際に、増幅器２１０のリセット（オートゼロＡＺ）を行うことで増幅器２１０のオフセットキャンセルとリセット信号の動作電圧を決定する（本説明では１／２ＤＶＤＤ付近）。
その後、転送信号（転送パルス）ＴＲＧによって画素信号ＶＳＬを読み出し、データ信号の出力を行う。
ΔΣＡＤＣ２２０Ａとしては積分器２２１１，２２１２でリセット信号、データ信号を複数回サンプリング（オーバーサンプリングＭ）し平均化を行う。
その際に、パルスφＲ１、φＲ２によってデシメーションフィルタ回路２３０のリップルカウンタ２３１のリセット、累算器（アキュミュレータ）２３２のリセットを行う。
【００５８】
［レベルダイヤ］
次に、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明する。ここでは、比較例として非特許文献２のＦＩＧ．５の回路の高照度時と低照度時のレベルダイヤについて示す。
【００５９】
図８（Ａ）および（Ｂ）は、本実施形態に係るカラム回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
図９（Ａ）および（Ｂ）は、比較例の回路の高照度時と低照度時のレベルダイヤについて説明するための図である。
【００６０】
図９に示すように、比較例の構成では高照度、低照度での入力信号を固定値でレベルシフトしてしまうと、ＡＤ変換器としての入力レンジが１／２ＤＶＤＤ付近より変動し安定性の確保が困難である。
これを回避するためにレベルシフト値を入射光量で変動させる手法をとるにはバイアス（Ｖｂｉａｓ）回路の構成が複雑化してしまう。
本実施形態では、増幅器２１０に積分器２２１１，２２１２と同じサイズ比（ＰＭＯＳ／ＮＭＯＳ）を使用することで、図８に示すように、オートゼロ時の反転レベルは入射光量にかかわらず１／２ＤＶＤＤ付近に設定される。
オートゼロ時の信号をリセット信号としてΔΣ変調器に入れる際に、ＡＤの入力レンジ範囲に揃えるためにレベルシフトを行う必要がある。
本実施形態では、増幅器２１０でのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器２２０Ａは増幅器２１０と同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。
これにより、バイアス値Ｖｂｉａｓの変更も特に不要となり回路構成をシンプルにすることが可能になる。
【００６１】
なお、本説明はインバータ型の増幅器（アンプ）を例に説明したが、図１０に示すように、差動型アンプでも参照電圧(Ｖｒｅｆ)をΔΣ変調器２００の積分器（インバータ型）とサイズ比（ＰＭＯＳ／ＮＭＯＳ）を用いて生成することで実現することができる。
【００６２】
図１０は、本実施形態に係る画素と信号線に接続されたカラム回路において増幅器に差動型アンプを適用した他の構成を示す図である。
増幅器２１０Ａは、差動型アンプＡＭＰ１Ａ、入力容量Ｃ１、可変のフィードバック容量Ｃ２、ゲインスイッチＳＷ１、オートゼロ（ＡＺ）用スイッチＳＷ２、および基準電圧生成部２１１を含んで構成されている。
入力容量Ｃ１の第１端子が信号線ＬＳＧＮに接続され、第２端子が差動型アンプＡＭＰ１Ａの一方の入力端子に接続されている。
フィードバック容量Ｃ２とゲインスイッチＳＷ１が差動型アンプＡＭＰ１Ａの出力端子と一方の入力端子間に直列に接続されている。
オートゼロ用スイッチＳＷ２が差動型アンプＡＭＰ１Ａの出力端子と一方の入力端子間に接続されている。
【００６３】
そして、基準電圧生成部２１１は、デジタル電源ＤＶＤＤと基準電位ＶＳＳ間に直列に接続されたＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１により形成されている。ＰＭＯＳトランジスタＰＴ１のドレインとＮＭＯＳトランジスタＮＴ１のドレイン同士の接続点によりノードＮＤ２１１が形成され、ゲート同士の接続点によりノードＮＤ２１２が形成されている。これらノードＮＤ２１１とＮＤ２１２が接続され、かＴ、差動型アンプＡＭＰ１Ａの他方の入力端子に接続されている。
基準電圧生成部２１１は、差動型アンプＡＭＰ１Ａの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比（ＰＭＯＳ／ＮＭＯＳ）をもって生成した基準電圧Ｖｒｅｆを供給する。
【００６４】
本例においても、増幅器２１０Ａでのゲイン設定により入力振幅幅は揃えられているだけでなく、ΔΣ変調器２２０は増幅器２１０Ａと同じサイズ比の構成のため動作点も同程度に設定されることから、レベルシフト量も固定値として設定できる。
これにより、バイアス値Ｖｂｉａｓの変更も特に不要となり回路構成をシンプルにすることが可能になる。
【００６５】
図３および図１０では増幅器２１０，２１０ＡとΔΣＡＤ変換器の電源を同電源として記載しているが、増幅器２１０，２１０Ａをデジタル電圧以上の電源たとえばアナログ電源（ＡＶＤＤ）としても、レベルシフトの値が大きくなるだけで固定値を利用することができる。
またオートゼロを行うことで画素のリセット電位のバラツキも吸収することが可能になる。
【００６６】
［アナログゲインによるノイズ低減効果］
また、本実施形態に係るカラム回路の構成ではインクリメンタル型による平均化に加えてアナログゲインによりのノイズの低減効果が期待できる。
インクリメンタル型での量子化ノイズ、ｋＴＣノイズおよび増幅器でのノイズの算出について説明する。
２次のΔΣ変調器とデシメーションフィルタ回路を用いた場合のトータルノイズＶｎはオーバーサンプリングＭによる平均化により次のように表される。
【００６７】
Ｖｎ２＝Ｖｓ２＊４／（３Ｍ）と表される。
ここでＶｓ２＝Ｖｓｆ（ソースフォロア）２＋Ｖａｄｃ（ＡＤ変換器）２とする。
【００６８】
アナログゲインＧによる割戻し効果とオーバーサンプリングＭによる平均化の効果のため増幅器熱雑音Ｖａｍｐ２、量子化雑音ＶＳＬＢ２、ΔΣ変調器のｋＴＣ雑音 Ｖａｄｃ２は次のように表すことができる。
【００６９】
Ｖａｍｐ２＝４／３Ｍ＊ｋＴ／３Ｇ２＊（１＋Ｇ）／（Ｃｓ＋Ｃ１／（１＋Ｇ）)
ＶＬＳＢ２＝４／（Ｇ＊（Ｍ＋１）＊Ｍ）２＊ＶＦＳ２
Ｖａｄｃ２＝４／（３Ｇ２＊Ｍ）＊５＊ｋ＊Ｔ／Ｃｓ
ここでＣ１１=Ｃｓ,Ｇ＝Ｃ１／Ｃ２，ＶＦＳ(量子化器フルスケール電圧)、ｋ(ボルツマン係数)とする。
【００７０】
つまり、低照度での状態で信号出力確保のためゲイン設定が必要な状態では上記アナログゲイン割戻し効果により、ノイズ特性は改善されることになる。
一方、比較例の構成では、デジタル出力をゲイン倍する必要があり信号だけでなくノイズまで増加することになる。
本実施形態では、増幅器２１０についてもΔΣ回路構成と組み合わせることでオーバーサンプリングの効果のため熱雑音が低減される。
よって、単純な増幅器およびＡＤ変換器の構成に比較して、より小さな容量を用いることができレイアウトの実装面積が小さくなるコスト低減効果や微細化画素に対する対応も可能になる。
本実施形態では、２次のデシメーションフィルタ構成で説明したが、より高次（３次）のフィルタ構成においても同様な効果を得ることができる。
【００７１】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
ΔΣＡＤ変換器を搭載したＣＭＯＳイメージセンサに増幅器を搭載することで低照度のノイズを改善することができる。
入力信号に対し増幅器により一定出力幅に調整することでΔΣＡＤ変換器の定数を変更することなしにゲイン設定ができる。ＡＤ変換部への追加回路が必要なくなるため、チップ面積を小さくすることができる。またレベルシフトの値も増幅率に依存せず固定とすることができ、回路構成を容易にできる。
増幅器の効果によりΔΣＡＤ変換器のノイズスペックが緩和でき、容量値を小さくするできることによるチップ面積のシュリンク、またはサンプリング回数を少なくしクロック周波数を落とすことができることによる低消費電力化を実現することができる。
また、増幅器としてもΔΣＡＤ変換の平均化の効果によりより実装面積を小さくすることができる。
【００７２】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７３】
＜４．カメラシステムの構成例＞
図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００７４】
本カメラシステム３００は、図１１に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００７５】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００７６】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００７７】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【００７８】
なお、本技術は以下のような構成もとることができる。
（１）光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
固体撮像素子。
（２）上記増幅器は、
上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う
上記（１）記載の固体撮像素子。
（３）上記ΔΣ変調器は、
上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、
上記レベルシフト量は、固定値として設定される
上記（２）記載の固体撮像素子。
（４）上記ΔΣ変調器は、
インバータ型積分器を含む少なくとも一つの積分器と、
最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、ｎ（ｎは１を含む正数）次の変調器として形成され、
上記増幅器は、
上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む
上記（１）から（３）のいずれか一に記載の固体撮像素子。
（５）上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記インバータ型アンプの入力端子側に接続された入力容量と、
上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む
上記（４）記載の固体撮像素子。
（６）上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記差動型アンプの一方の入力端子側に接続された入力容量と、
上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、
上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む
上記（４）記載の固体撮像素子。
（７）上記増幅器は、
上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である
上記（５）または（６）記載の固体撮像素子。
（８）上記増幅器は、
上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む
上記（５）から（７）のいずれか一に記載の固体撮像素子。
（９）上記画素は、
フローティングディフュージョンの電荷をリセットするリセット機能を含み、
上記増幅器のリセット用スイッチは、
上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う
上記（８）記載の固体撮像素子。
（１０）上記読み出し部は、
上記ΔΣ変調器によるデジタル信号を多ビット化するデシメーションフィルタ回路を含む
上記（１）から（９）のいずれか一に記載の固体撮像素子。
（１１）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
カメラシステム。
【符号の説明】
【００７９】
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・行選択回路（画素駆動部）、１３０・・・カラム読み出し回路、２００，２００Ａ・・・カラム回路、２１０，２１０Ａ・・・増幅器、２２０，２２０Ａ・・・ΔΣ変調器（、２２１，２２１１，２２１２・・・積分器、２２２・・・量子化器、２２３，２２３１，２２３２・・・ＤＡＣ、２２４，２２５・・・加算器、２３０・・・デシメーションフィルタ回路、２４０・・・ΔΣＡＤ変換器、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ（光学系）、３４０・・・信号処理回路。
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
固体撮像素子。
【請求項２】
上記増幅器は、
上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う
請求項１記載の固体撮像素子。
【請求項３】
上記ΔΣ変調器は、
上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、
上記レベルシフト量は、固定値として設定される
請求項２記載の固体撮像素子。
【請求項４】
上記ΔΣ変調器は、
インバータ型積分器を含む少なくとも一つの積分器と、
最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、ｎ（ｎは１を含む正数）次の変調器として形成され、
上記増幅器は、
上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む
請求項１記載の固体撮像素子。
【請求項５】
上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記インバータ型アンプの入力端子側に接続された入力容量と、
上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む
請求項４記載の固体撮像素子。
【請求項６】
上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記差動型アンプの一方の入力端子側に接続された入力容量と、
上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、
上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む
請求項４記載の固体撮像素子。
【請求項７】
上記増幅器は、
上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である
請求項５または請求項６記載の固体撮像素子。
【請求項８】
上記増幅器は、
上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む
請求項５または請求項６記載の固体撮像素子。
【請求項９】
上記画素は、
フローティングディフュージョンの電荷をリセットするリセット機能を含み、
上記増幅器のリセット用スイッチは、
上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う
請求項８記載の固体撮像素子。
【請求項１０】
上記読み出し部は、
上記ΔΣ変調器のデジタル信号を多ビット化するデシメーションフィルタ回路を含む
請求項１記載の固体撮像素子。
【請求項１１】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
カメラシステム。
【請求項１】
光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
固体撮像素子。
【請求項２】
上記増幅器は、
上記アナログ画素信号の入力振幅に応じたゲイン設定が可能で、上記ΔΣ変調器の入力フルスケール幅が一定となるように増幅を行う
請求項１記載の固体撮像素子。
【請求項３】
上記ΔΣ変調器は、
上記増幅器で増幅された上記画素信号をレベルシフトして積分器に入力する入力部を有し、
上記レベルシフト量は、固定値として設定される
請求項２記載の固体撮像素子。
【請求項４】
上記ΔΣ変調器は、
インバータ型積分器を含む少なくとも一つの積分器と、
最終段となる上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させるデジタルアナログ変換器と、を含む、ｎ（ｎは１を含む正数）次の変調器として形成され、
上記増幅器は、
上記積分器の上記インバータ型積分器と同じ構成のインバータ型アンプまたは差動型アンプを含む
請求項１記載の固体撮像素子。
【請求項５】
上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記インバータ型アンプの入力端子側に接続された入力容量と、
上記インバータ型アンプの出力端子と入力端子間に接続されたフィードバック容量と、を含む
請求項４記載の固体撮像素子。
【請求項６】
上記ΔΣ変調器の積分器は、
上記インバータ型積分器の入力端子側に接続された入力容量と、
上記インバータ型積分器の出力端子と入力端子間に接続されたフィードバック容量と、を含み、
上記増幅器は、
上記差動型アンプの一方の入力端子側に接続された入力容量と、
上記差動型アンプの出力端子と一方の入力端子間に接続されたフィードバック容量と、
上記差動型アンプの他方の入力端子に、上記インバータ型積分器を形成する素子と同等のサイズ比をもって生成した基準電圧を供給する基準電圧生成部と、を含む
請求項４記載の固体撮像素子。
【請求項７】
上記増幅器は、
上記入力容量と上記フィードバック容量の容量比を変更することにより、上記アナログ画素信号の入力振幅に応じたゲインを設定可能である
請求項５または請求項６記載の固体撮像素子。
【請求項８】
上記増幅器は、
上記アンプの出力端子と入力端子の電位を所定電位にリセットするリセット用スイッチを含む
請求項５または請求項６記載の固体撮像素子。
【請求項９】
上記画素は、
フローティングディフュージョンの電荷をリセットするリセット機能を含み、
上記増幅器のリセット用スイッチは、
上記画素のリセット動作に並行して導通状態に保持されて、上記アンプの出力端子と入力端子の電位のリセットを行う
請求項８記載の固体撮像素子。
【請求項１０】
上記読み出し部は、
上記ΔΣ変調器のデジタル信号を多ビット化するデシメーションフィルタ回路を含む
請求項１記載の固体撮像素子。
【請求項１１】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換するフォトダイオードを含む画素が配列された画素アレイ部と、
上記画素からのアナログ画像信号を信号線に読み出し、読み出したアナログ画素信号をカラム単位で処理する読み出し部と、を有し、
上記読み出し部は、
上記アナログ画素信号をデジタル信号に変換する機能を有するΔΣ変調器と、
上記ΔΣ変調器の入力側に配置され、上記信号線に読み出されたアナログ画素信号を設定されるゲインをもって増幅して上記ΔΣ変調器に入力する増幅器と、を含む
カメラシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−９０２３４（Ｐ２０１３−９０２３４Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３０６７６（Ｐ２０１１−２３０６７６）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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