固体撮像装置
【課題】高輝度被写体の撮像時に、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象が発生しない固体撮像装置を提供する。
【解決手段】固体撮像装置は、半導体基板と、複数存在し、各々が単位画素を構成する第１電極と複数の第１電極上に形成された光電変換膜と光電変換膜上に形成された第２電極とを有する光電変換部と、複数の第１電極と電気的に接続され、半導体基板上に設けられた電荷蓄積領域と、電荷蓄積領域をドレイン領域とする、若しくは、電荷蓄積領域をドレイン領域と電気的に接続したリセットトランジスタとを備え、リセットトランジスタのソース領域６０６及びドレイン領域６０７の少なくともいずれかは、リセットトランジスタのゲート酸化膜６０５の下方に伸長しかつゲート酸化膜６０５に接しないパンチスルーパス６０８ａ、６０８ｂを有している。
【解決手段】固体撮像装置は、半導体基板と、複数存在し、各々が単位画素を構成する第１電極と複数の第１電極上に形成された光電変換膜と光電変換膜上に形成された第２電極とを有する光電変換部と、複数の第１電極と電気的に接続され、半導体基板上に設けられた電荷蓄積領域と、電荷蓄積領域をドレイン領域とする、若しくは、電荷蓄積領域をドレイン領域と電気的に接続したリセットトランジスタとを備え、リセットトランジスタのソース領域６０６及びドレイン領域６０７の少なくともいずれかは、リセットトランジスタのゲート酸化膜６０５の下方に伸長しかつゲート酸化膜６０５に接しないパンチスルーパス６０８ａ、６０８ｂを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を電気信号として出力する固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｃｍｉｃｏｎｄｕｃｔｏｒ）及びＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｃｍｉｃｏｎｄｕｃｔｏｒ）エリアイメージセンサ（以下、両者を併せてＣＭＯＳイメージセンサと称する）、並びに電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）エリアイメージセンサ（以下、ＣＣＤイメージセンサと称する）は、入力光情報を光電変換することにより画像信号を生成する。これらのイメージセンサは、機能素子として、デジタルスチルカメラ、デジタルビデオカメラ、ネットワークカメラ及び携帯電話用カメラ等、多岐にわたる撮像機器に用いられている。
【０００３】
従来のイメージセンサは、半導体基板の最表面に、光電変換部（フォトダイオード）と読み出し回路部とを有する画素を二次元のアレイ状に配置した構成を有する。従って、光電変換部の面積は光入射面において読み出し回路部の面積分削減される。これにより、従来のイメージセンサでは、開口率が低下するという課題があった。
【０００４】
この課題を解決するために、例えば、光吸収能を有する材料を基板上に積層した構成の光電変換部と、基板に形成した読み出し回路とを有する積層センサが報告されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４４４４３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１２は、有機膜を光電変換部とする従来の積層型イメージセンサの画素部の回路を模式的に示したものである。光電変換部１１０１から画素電極１１０２を通して出力された信号電荷は、基板上に形成された空乏層容量よりなる電荷蓄積部１１０３に蓄積される。当該電荷蓄積部１１０３は、配線を介して増幅トランジスタ１１０４の入力ゲートに接続され、蓄積電荷量の変動に伴う電圧変化が検出され、信号電荷の読み出しタイミングを選択する選択トランジスタ１１０５を介して読み出し信号として出力される。さらに、信号電荷が読み出された後に、当該電荷蓄積部１１０３の電荷をリセットするために、リセットトランジスタ１１０６のドレイン部が電荷蓄積部１１０３に接続され、電荷蓄積部１１０３の電圧は、リセット時に初期状態電圧に設定される。
【０００７】
このような画素部の構成と読み出し方式の積層型イメージセンサにおいては、高輝度被写体撮像後に出力が低下し、その影響が永久に定着するという画質低下に至る実用上大きな課題があることが、本願発明者らの研究によって明らかとなった。以下にその詳細を説明する。
【０００８】
高輝度被写体撮像時においては、図１２のような画素部構成を有する積層型イメージセンサにおいて、電荷蓄積部１１０３は、増幅トランジスタ１１０４のゲート電極に電気的に接続されている。ＭＯＳトランジスタのゲート酸化膜は、一般に、数ｎｍ〜数十ｎｍの薄い膜で形成されており、ゲート酸化膜を損傷せずに印加可能なゲート電圧には限界が存在する。しかし、高輝度被写体撮像時においては、電荷蓄積部１１０３の電圧は、最大で光電変換部１１０１の対向電極に印加する電圧まで増加する。このとき、増幅トランジスタ１１０４のゲート酸化膜に耐圧を越える極めて高い電圧が印加される。それにより、増幅トランジスタ１１０４のゲート酸化膜が不可逆的に損傷する。このとき、サブスレッショルド特性が著しく劣化した場合は、常に当該画素において画像が暗く撮像されるという黒焼付き現象となる。
【０００９】
また、高輝度被写体撮像時には、該電荷蓄積部１１０３すなわちリセットトランジスタ１１０６のドレインも極めて高い電圧レベル（例えば、電源電圧レベル）に設定される。電荷蓄積動作時においては、リセットトランジスタ１１０６はＯＦＦ状態にあるが、リセット動作時にそのゲートがＯＮ／ＯＦＦ動作をすると、リセットトランジスタ１１０６のチャネルに電荷が注入され、ドレイン−ソース間の高い電圧差によってチャネル内で電荷が加速され、ホットキャリアとなり、インパクトイオン化により、大量の電子−正孔対を発生する。リセットトランジスタ１１０６のゲート酸化膜内にはインパクトイオン化によって発生した大量の電子が注入され、リセットトランジスタ１１０６のスイッチング特性が劣化する。この特性劣化が不可逆なレベルまで進行すると、常に当該画素において、画像が暗く撮像されるという、黒焼付き現象となる。
【００１０】
本願発明者らは、図１２のような画素部構成を有する積層センサにおいて、高輝度被写体撮像を行う際に発生する上記黒焼付き現象は、積層センサに特有の現象であることを発見した。積層型イメージセンサの実用化のためには、本課題の解決が不可欠である。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、高輝度被写体の撮像時に、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象の発生しない固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係る固体撮像装置は、半導体基板と、前記半導体基板上方に、行列状に配置され、複数存在し、各々が単位画素を構成する第１電極と、前記第１電極上に形成された光電変換膜と、前記光電変換膜上に形成された第２電極とを有する光電変換部と、前記第１電極と電気的に接続され、前記半導体基板上に設けられた電荷蓄積領域と、前記電荷蓄積領域をドレイン領域とする、若しくは、前記電荷蓄積領域をドレイン領域と電気的に接続されたリセットトランジスタとを備え、前記リセットトランジスタのソース領域及びドレイン領域の少なくともいずれかは、前記リセットトランジスタのゲート絶縁膜の下方に伸長しかつ前記ゲート絶縁膜に接しない伸長領域を有している
。
【００１３】
このような構成によって、リセットトランジスタのトランジスタとしての機能を維持しつつ電荷蓄積領域（フローティングディフュージョン部：ＦＤ部）に高電圧が印加されることを防ぎ、電荷蓄積領域と電気的に接続されたリセットトランジスタ及び増幅トランジスタの損傷を防止することが可能である。詳細には、リセットトランジスタの性能を維持しつつ、ソース領域と電荷蓄積領域との間に、伸長領域を介したパンチスルーが発生するので、高輝度被写体の撮像時に、電荷蓄積領域に高電圧が印加されることがなく、リセットトランジスタ及び増幅トランジスタが損傷せず、それにより黒焼付き現象の発生しない固体撮像装置を提供することができる。なお、パンチスルーとは、ソース領域とドレイン領域との間に、ゲート電極で制御不能な電流が流れる現象をいう。
【００１４】
また、前記伸長領域は、前記リセットトランジスタの前記ソース領域から前記リセットトランジスタの前記ゲート絶縁膜の下方に伸長する第１伸長領域を有していてもよい。
【００１５】
このような構成によって、伸長領域（パンチスルーパス）を形成することによる電荷蓄積領域の増大がなくなるため、電荷蓄積領域の容量を小さく抑制することが可能となる。それにより、画素の感度低下を抑制することが可能となる。
【００１６】
また、前記伸長領域は、前記リセットトランジスタの前記ソース領域から前記リセットトランジスタのゲート絶縁膜の下方に伸長する第１伸長領域と、前記ドレイン領域から前記リセットトランジスタのゲート絶縁膜の下方に伸長する第２伸長領域とを有し、前記第１伸長領域及び前記第２伸長領域は、対称に構成されていてもよい。
【００１７】
このような構成によって、リセットトランジスタのソース領域及びドレイン領域から伸長領域（パンチスルーパス）がそれぞれ対称に配置されるので、ゲート電極をマスクとしてイオン注入法によりイオン注入することにより、伸長領域を容易に製造することが可能である。
【００１８】
また、前記第１伸長領域は、前記リセットトランジスタの前記ソース領域から前記リセットトランジスタの前記ドレイン領域の直下まで伸長していてもよい。
【００１９】
このような構成によって、伸長領域（パンチスルーパス）を形成することによる電荷蓄積領域（ＦＤ部）の増大がなくなり、さらに、電荷蓄積領域を浅く形成することが可能となるため、電荷蓄積領域の容量を小さく抑制することが可能となる。それにより、画素の感度低下を抑制することが可能となる。
【００２０】
また、前記第１伸張領域とドレイン領域、または前記第１伸張領域と前記第２伸張領域との間に不純物濃度の低いウェル領域を有してもよい。
【００２１】
また、前記リセットトランジスタが非動作状態の間、少なくとも一部の期間において、前記リセットトランジスタの前記ソース領域と前記基板またはウェル領域との間の電位差が、リセットトランジスタが動作状態の間の前記リセットトランジスタの前記ソース領域と前記基板またはウェル領域との間の電位差よりも、逆方向バイアス側に大きく設定されてもよい。
【００２２】
このような構成によって、電荷蓄積領域とソース電極の電位差が小さくなるので、リセットトランジスタが非動作状態の期間にパンチスルーが発生する電圧（パンチスルー発生電圧）が高くなる。したがって、パンチスルー発生電圧が増幅トランジスタの飽和するゲート電圧よりも低い場合に、パンチスルーの発生により画素信号が飽和することを避け、増幅トランジスタが飽和するレベルまで電圧を増加させることが可能となる。
【００２３】
また、前記リセットトランジスタが非動作状態の間に印加される前記ソース領域と前記基板またはウェル領域との間の電位差により制限される前記電荷蓄積領域の電圧の最大値が、画素信号が飽和する電圧以上であり、且つ、前記リセットトランジスタが損傷する電圧以下であってもよい。
【００２４】
このとき印加する逆バイアスにより増加したパンチスルー発生電圧が、増幅トランジスタの飽和する電圧以上であり、かつ、リセットトランジスタ及び増幅トランジスタの耐圧以下の範囲に収まることで、飽和信号（画素信号が飽和する電圧）の低下の防止とトランジスタの損傷の防止を両立することが可能である。
【発明の効果】
【００２５】
本発明によれば、高輝度被写体の撮像時に、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象の発生しない固体撮像装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る固体撮像装置の構成を示す概略図である。
【図２】図１の固体撮像装置における信号読み出し回路とその周辺回路とを示す回路図である。
【図３】図１の固体撮像装置における３つの画素の構成を示す断面図である。
【図４】本発明の実施の形態１におけるリセットトランジスタの構成を示す断面図である。
【図５Ａ】本発明の実施の形態１におけるリセットトランジスタの製造工程を示す図である。
【図５Ｂ】本発明の実施の形態１におけるリセットトランジスタの製造工程を示す図である。
【図５Ｃ】本発明の実施の形態１におけるリセットトランジスタの製造工程を示す図である。
【図５Ｄ】本発明の実施の形態１におけるリセットトランジスタの製造工程を示す図である。
【図６】本発明の実施の形態１における固体撮像装置の動作を示すタイミングチャートである。
【図７】パンチスルー発生時のＶ−Ｉ特性を示す図である。
【図８】本発明の実施の形態２におけるリセットトランジスタの構成を示す断面図である。
【図９Ａ】本発明の実施の形態２におけるリセットトランジスタの製造工程を示す図である。
【図９Ｂ】本発明の実施の形態２におけるリセットトランジスタの製造工程を示す図である。
【図９Ｃ】本発明の実施の形態２におけるリセットトランジスタの製造工程を示す図である。
【図９Ｄ】本発明の実施の形態２におけるリセットトランジスタの製造工程を示す図である。
【図１０】本発明の実施の形態３におけるリセットトランジスタの構成を示す断面図である。
【図１１Ａ】本発明の実施の形態３におけるリセットトランジスタの製造工程を示す図である。
【図１１Ｂ】本発明の実施の形態３におけるリセットトランジスタの製造工程を示す図である。
【図１１Ｃ】本発明の実施の形態３におけるリセットトランジスタの製造工程を示す図である。
【図１１Ｄ】本発明の実施の形態３におけるリセットトランジスタの製造工程を示す図である。
【図１２】従来の固体撮像装置における画素回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施の形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施の形態との組み合わせも可能である。つまり、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００２８】
（実施の形態１）
本発明の実施の形態１に係る固体撮像装置について図１から図６を用いて説明する。本実施の形態では、半導体基板と、前記半導体基板上方に、行列状に配置され、複数存在し、各々が単位画素を構成する第１電極と、前記第１電極上に形成された光電変換膜と、前記光電変換膜上に形成された第２電極とを有する光電変換部と、前記第１電極と電気的に接続され、前記半導体基板上に設けられた電荷蓄積領域と、前記電荷蓄積領域をドレイン領域とする、若しくは、前記電荷蓄積領域をドレイン領域と電気的に接続されたリセットトランジスタとを備え、前記リセットトランジスタのソース領域及びドレイン領域の少なくともいずれかは、前記リセットトランジスタのゲート絶縁膜の下方に伸長しかつ前記ゲート絶縁膜に接しない伸長領域を有している固体撮像装置について説明する。このような構成によって、高輝度被写体の撮像時に、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象の発生しない固体撮像装置を提供することができる。
【００２９】
まず、本発明の実施の形態１に係る固体撮像装置の全体構成を説明する。
【００３０】
図１は、本発明の実施の形態１に係る固体撮像装置３０１の構成を示す概略図である。この固体撮像装置３０１は、画素アレイ３０２と、行信号駆動回路３０３ａ及び３０３ｂと、各列に配置され列アンプとノイズキャンセラとを有するノイズキャンセラ回路３０５と、水平駆動回路３０６と、出力段アンプ３０７と、出力信号線３０８とを備える。
【００３１】
画素アレイ３０２は、行列状に配置された複数の画素３１０を有する。
【００３２】
行信号駆動回路３０３ａ及び３０３ｂは、画素信号を読み出す行を選択するための制御信号を、画素アレイ３０２に供給する。
【００３３】
水平駆動回路３０６は、複数の画素３１０から読み出された画素信号を、行ごとに出力段アンプ３０７へ出力するための制御信号を、画素アレイ３０２に供給する。
【００３４】
出力段アンプ３０７は、行毎に読み出された画素信号を出力する。
【００３５】
また、図２は、固体撮像装置３０１に含まれる、ある１つの画素の画素回路とその周辺回路とを示す回路図である。
【００３６】
画素アレイ３０２は、行列状に配置された複数の画素３１０と、列毎に設けられた複数の列信号線４０８と、行毎に設けられた複数の行選択線（選択トランジスタ４０３のゲートと接続。図示せず）とを備えている。複数の列信号線４０８の各々は、対応する列に配置されている複数の画素３１０と接続されている。複数の行選択線の各々は、対応する行に配置されている複数の画素３１０と接続されている。
【００３７】
図２に示すように、画素３１０は、光電変換部４０１と、信号読み出し回路４２０とを備える。また、固体撮像装置３０１は、列信号線４０８に接続されたトランジスタ４１０と、列増幅回路４１１と、トランジスタ４１２と、容量４１３及び４１４とを備える。ここで、列信号線４０８と、トランジスタ４１０と、列増幅回路４１１と、トランジスタ４１２と、容量４１３及び４１４とは、列毎に設けられている。また、トランジスタ４１０と、列増幅回路４１１と、トランジスタ４１２と、容量４１３及び４１４は、ノイズキャンセラ回路３０５、または、ノイズキャンセラ回路３０５及びその周辺に設けられている。
【００３８】
光電変換部４０１は、入射光を光電変換することにより、入射光量に応じた信号電荷を生成する。
【００３９】
信号読み出し回路４２０は、光電変換部４０１で生成された信号電荷に応じた読み出し信号を生成する。この信号読み出し回路４２０は、増幅トランジスタ４０２と、選択トランジスタ４０３と、リセットトランジスタ４０６と、電荷蓄積領域（ＦＤ部）４１５とを備えている。
【００４０】
増幅トランジスタ４０２は、光電変換部４０１で発生した信号電荷量に応じた信号を出力する。
【００４１】
選択トランジスタ４０３は、制御信号ＶＳＥＬに応じて増幅トランジスタ４０２から出力された信号を列信号線４０８へ伝達するか否かを制御する。なお、選択トランジスタ４０３から出力された信号を画素出力信号ＶＰＩＸＯとする。
【００４２】
リセットトランジスタ４０６は、光電変換部４０１及び電荷蓄積領域４１５に蓄積された信号電荷をリセットするためのリセット信号ＶＲＳＴＧに応じて電荷蓄積領域４１５をリセットする。
【００４３】
列選択トランジスタ４１０は、制御信号ＶＳＨに応じて画素出力信号ＶＰＩＸＯを列増幅回路４１１の入力端子に伝達する。列増幅回路４１１は、入力された画素出力信号を増幅して出力する。
【００４４】
トランジスタ４１２、容量４１３及び４１４は、直列に接続されている。トランジスタ４１２は、制御信号ＶＮＣに応じてバイアス電圧ＶＮＣＢを容量４１３に印加する。
【００４５】
列増幅回路４１１で増幅された信号は、トランジスタ４１２、容量４１３及び４１４で構成される差分回路に入力される。そして、当該差分回路は、信号相当分の電圧ＶＳＩＧを差分動作によって検出する。
【００４６】
図３は、固体撮像装置３０１の３画素分の領域の断面図である。なお、実際の画素３１０は、画素アレイ３０２に、例えば１０００万画素分配列されている。
【００４７】
図３に示すように、固体撮像装置３０１は、マイクロレンズ５０１と、赤色カラーフィルタ５０２と、緑色カラーフィルタ５０３と、青色カラーフィルタ５０４と、保護膜５０５と、平坦化膜５０６と、上部電極（第２電極）５０７と、光電変換膜５０８と、電子ブロッキング層５０９と、電極間絶縁膜５１０と、下部電極（第１電極）５１１と、配線間絶縁膜５１２と、給電層５１３と、配線層５１４と、基板５１８と、ウェル５１９と、ＳＴＩ領域（シャロウトレンチ分離領域）５２０と、層間絶縁層５２１とを備えている。
【００４８】
基板５１８は、本発明における半導体基板に相当し、例えば、シリコンで構成される基板である。
【００４９】
マイクロレンズ５０１は、入射光を効率よく集光するために、固体撮像装置３０１の最表面に、画素３１０ごとに形成されている。
【００５０】
赤色カラーフィルタ５０２、緑色カラーフィルタ５０３及び青色カラーフィルタ５０４は、カラー画像を撮像するために形成されている。また、赤色カラーフィルタ５０２、緑色カラーフィルタ５０３及び青色カラーフィルタ５０４は、各マイクロレンズ５０１の直下、かつ、保護膜５０５内に形成されている。１０００万画素分にわたって集光ムラ及び色ムラのないマイクロレンズ５０１及びカラーフィルタ群を形成するために、これらの光学素子は平坦化膜５０６上に形成されている。平坦化膜５０６は、例えば、ＳｉＮで構成されている。
【００５１】
上部電極５０７は、平坦化膜５０６下に画素アレイ３０２の全面にわたって形成されている。この上部電極５０７は、可視光を透過する。例えば、上部電極５０７は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成されている。なお、上部電極５０７は、本発明における第２電極に相当する。
【００５２】
光電変換膜５０８は、光電変換膜５０８に入射した入射光を信号電荷に変換する。具体的には、光電変換膜５０８は、上部電極５０７の下に形成されており、高い光吸収能を有する有機分子で構成されている。光電変換膜５０８の厚さは、例えば、５００ｎｍである。また、光電変換膜５０８は、例えば、真空蒸着法を用いて形成される。上記有機分子は、波長４００ｎｍから７００ｎｍの可視光全域にわたって高い光吸収能を有する。
【００５３】
電子ブロッキング層５０９は、光電変換膜５０８の下に形成されており、入射光の光電変換によって発生した信号電荷（正孔）を伝導するとともに、下部電極５１１からの電子注入を阻止する。この電子ブロッキング層５０９は、高い平坦度を有する電極間絶縁膜５１０と下部電極５１１上に形成されている。
【００５４】
下部電極５１１は、基板５１８の上方に、各画素３１０に対応して行列状に複数配置されている。また、複数の下部電極５１１の各々は、電気的に分離されている。具体的には、複数の下部電極５１１は、電極間絶縁膜５１０により電気的に分離されるように形成されており、光電変換膜５０８で生成された信号電荷（正孔）を収集する。この下部電極５１１は、例えば、ＴｉＮで構成されている。また、下部電極５１１は、平坦化された厚さ１００ｎｍの配線間絶縁膜５１２上に形成されている。なお、下部電極５１１は、本発明における第１電極に相当する。
【００５５】
各下部電極５１１は、例えば、０．２μｍの間隔で分離されている。そして、この分離された領域には、電極間絶縁膜５１０が埋め込まれている。
【００５６】
また、電極間絶縁膜５１０及び下部電極５１１の下には、配線間絶縁膜５１２が形成されている。
【００５７】
さらに、分離された領域に埋め込まれた電極間絶縁膜５１０の下方、かつ、配線間絶縁膜５１２の下には、給電層５１３が配置されている。この給電層５１３は、例えば、Ｃｕで構成されている。具体的には、給電層５１３は、隣接する下部電極５１１の間の領域であり、かつ、下部電極５１１と基板５１８との間に形成されている。
【００５８】
また、給電層５１３には、下部電極５１１に供給する電圧とは独立した電圧を供給することができる。具体的には、光電変換膜５０８が光電変換を行う露光動作時、及び、信号読み出し回路４２０が読み出し信号を生成する読み出し動作時に、給電層５１３に、信号電荷を排斥するための電圧が供給される。例えば、信号電荷が正孔の場合には正電圧が印加される。これにより、各画素３１０に、隣接画素から正孔が混入することを防止できる
。なお、このような電圧印加の制御は、例えば、固体撮像装置３０１が備える制御部（図示せず）により行われる。
【００５９】
給電層５１３には、配線層５１４が接続されている。また、配線層５１４は、リセットトランジスタ５１７のドレイン領域であり、かつ、電荷蓄積領域５１５及び増幅トランジスタ５１６のゲート端子に接続され、図２に示した電荷蓄積領域４１５と同様に信号電荷を蓄積することができる。さらに、電荷蓄積領域５１５は、リセットトランジスタ５１７のソース端子に電気的に接続されている。なお、リセットトランジスタ５１７のソース領域と電荷蓄積領域５１５とは、拡散領域を共有している。
【００６０】
ここで、図２に示す信号読み出し回路４２０を構成する、図３に示す増幅トランジスタ５１６と、リセットトランジスタ５１７と、図示されてはいないが同一の画素３１０内に形成されている選択トランジスタと、電荷蓄積領域５１５とは、全て同一のＰ型のウェル５１９内に形成されている。また、このウェル５１９は、基板５１８に形成されている。つまり、図２に示す信号読み出し回路４２０は、基板５１８から配線間絶縁膜５１２の間に形成されている。そして、信号読み出し回路４２０により、画素を構成する複数の下部電極５１１の各々に発生する電流または電圧の変化を検知することにより、光電変換膜５０８により信号電荷に応じた読み出し信号を生成する。また、増幅トランジスタ５１６は、下部電極５１１に発生する電流または電圧の変化を増幅することにより、読み出し信号を生成する。
【００６１】
また、各トランジスタは、ＳｉＯ２で構成されるＳＴＩ領域５２０によって電気的に分離されている。
【００６２】
図４は、本実施の形態における固体撮像装置３０１の１画素３１０の、リセットトランジスタ４０６の断面図である。図４に示すように、半導体基板に形成されたＰ型のウェル領域６０９上には、リセットトランジスタのＮ型のソース領域６０６とＮ型のドレイン領域６０７とが形成されている。また、ソース領域６０６とドレイン領域６０７との間のＰ型のウェル領域６０９上には、本発明におけるゲート絶縁膜に相当するゲート酸化膜６０５が形成され、ゲート酸化膜６０５の上にはゲート電極６０４が形成されている。ソース領域６０６、ゲート電極６０４及びドレイン領域６０７にはそれぞれＷ、Ｃｕ、Ａｌ等で構成されるコンタクトプラグ６０１、６０２及び６０３が接続されている。ドレイン領域６０７は、光電変換部と電気的に接続されており、電荷蓄積領域としての機能も有する。また、ソース領域６０６及びドレイン領域６０７から、それぞれリセットトランジスタのチャネルの下方、つまり、ゲート酸化膜６０５の下方に伸長し、かつ、ゲート酸化膜６０５に接しない、Ｎ型の不純物領域で構成されるパンチスルーパス６０８ａ及び６０８ｂが形成されている。ここで、パンチスルーパス６０８ａ及び６０８ｂが、本発明における第１伸長領域及び第２伸長領域に相当する。なお、本実施の形態では、パンチスルーパス（Ｎ型の不純物領域）６０８ａ及び６０８ｂが、ソース領域６０６及びドレイン領域６０７から対称に伸長している場合の構造を示している。
【００６３】
このように、パンチスルーパス６０８ａ及び６０８ｂを形成することで、ドレイン領域６０７とソース領域６０６との間の最短距離は、チャネル領域、つまり、ゲート酸化膜６０５直下のソース領域６０６とドレイン領域６０７との間の距離よりも短くなる。そのため、リセットトランジスタが非動作状態のときにドレイン領域６０７に高電圧が印加されると、ソース領域６０６とドレイン領域６０７との間にはリセットトランジスタのチャネルではなく、パンチスルーパス６０８ａ及び６０８ｂを経由して過剰な信号電荷が流れ出す。
【００６４】
一例として、ドレイン耐圧８Ｖでありチャネル長４００ｎｍを持つリセットトランジスタ、及び、ゲート耐圧７Ｖの増幅トランジスタを用いると、電荷蓄積領域を構成するドレイン領域６０７に印加可能な電圧は７Ｖとなる。そこで、パンチスルーパス６０８ａ及び６０８ｂを形成し、ソース領域６０６から伸長して形成されたパンチスルーパス６０８ａとドレイン領域６０７から伸長して形成されたパンチスルーパス６０８ｂとの間の距離が２５０ｎｍに減少すると、リセットトランジスタのドレイン領域６０７に印加される電圧が３Ｖ程度を超えたときに過剰な信号電荷がドレイン領域６０７からソース領域６０６側へパンチスルーパス６０８ａ、６０８ｂを介して排出され始め、それ以上の電圧上昇を抑制することが可能となる。すなわち、積層型固体撮像装置を用いて高輝度被写体を撮像した場合に、リセットトランジスタのドレイン電圧がリセットトランジスタのドレイン耐圧、または増幅トランジスタのゲート耐圧を越えることを防止することが可能となる。これにより、積層型撮像装置特有の課題となる黒焼付き現象を回避することが可能となる。
【００６５】
また、レイアウト上、リセットトランジスタのソース領域６０６、ドレイン領域６０７は向きが反転して配置される場合がある。この場合、ソース領域６０６、ドレイン領域６０７から伸長しているパンチスルーパス６０８ａ、６０８ｂを対称に形成すると、パンチスルーパスを形成する注入工程での製造が容易になる。
【００６６】
なお、パンチスルーの発生する電位が高く、リセットトランジスタのドレイン耐圧または増幅トランジスタのゲート耐圧を越える場合は、ソース領域６０６とドレイン領域６０７との間の最短距離を短くする、ソース領域６０６側のパンチスルーパス６０８ａとドレイン領域６０７側のパンチスルーパス６０８ｂとの間のパンチスルー発生領域６１０のウェルの不純物濃度を低くする、ソース領域側に電圧を印加する、のいずれかを組み合わせてパンチスルー発生電圧を下げるとよい。
【００６７】
以下、本実施の形態に係る固体撮像装置の製造方法について図５Ａ〜図５Ｄに示す断面図に沿って概略を説明する。図５Ａ〜図５Ｄに示す断面図では、１画素に含まれるリセットトランジスタのみ図示している。
【００６８】
まず、図５Ａに示すように、半導体基板上に素子分離領域（図３のＳＴＩ領域５２０参照）によって分離された領域に、熱処理によりゲート酸化膜６０５を形成し、その上部にＣＶＤ法またはスパッタ法によりゲート電極６０４を形成する。ゲート電極６０４のパターニングは、フォトリソグラフィ法及びドライエッチング法を用いて行う。なお、パンチスルーの発生する電位がトランジスタの耐圧よりも高い場合は、リセットトランジスタのゲート酸化膜６０５を形成する前に、ソース領域６０６及びドレイン領域６０７のパンチスルー発生領域６１０に、イオン注入法を用いてＰ−領域を形成する工程を導入してもよい。
【００６９】
続いて、図５Ｂに示すように、イオン注入法によりソース領域６０６及びドレイン領域６０７を、リセットトランジスタのゲート電極６０４に対して自己整合的に形成する。つまり、ソース領域６０６及びドレイン領域６０７を、ゲート電極６０４をマスクとしてイオン注入することにより形成する。
【００７０】
続いて、図５Ｃに示すように、画素回路に用いるリセットトランジスタについてはイオン注入法によりパンチスルーパス６０８ａ、６０８ｂを形成する。このとき、注入のＴＩＬＴ角度を大きく、例えば、２０〜４５度に設定することで、パンチスルーパス６０８ａ、６０８ｂをゲート酸化膜６０５の下方に形成することが可能となる。注入後は熱処理を行い、不純物の活性化を行う。
【００７１】
続いて、図５Ｄに示すように、ＣＶＤ法またはスパッタ法を用いて絶縁膜６１１を成膜した後、フォトリソグラフィ法とドライエッチング法を用いて、ソース領域６０６、ゲート電極６０４及びドレイン領域６０７上の絶縁膜６１１にそれぞれコンタクトホールを形成し、導電性材料を埋め込むことで、コンタクトプラグ６０１、６０２及び６０３を形成する。
【００７２】
続いて、図３に示したように、配線層５１４、下部電極５１１、光電変換膜５０８、上部電極５０７を形成する。以降の製造方法は、一般的な積層型固体撮像装置の製造方法と同様であるので、説明は省略する。
【００７３】
次に、本実施の形態に係る固体撮像装置の駆動方法を、図６に示す高輝度被写体撮像時のタイミングチャートに沿って説明する。このタイミングチャートは、図２に示す固体撮像装置の動作を示すものである。したがって、制御信号の記号は、図２に示す制御信号と対応している。同図において、ＶＲＳＴは、図２に示すリセットトランジスタ４０６のソースに印加するソース電圧、制御信号ＶＳＥＬＥＣＴは、図２に示す選択トランジスタ４０３のゲートに印加する電圧、リセット信号ＶＲＳＴＧは、図２に示すリセットトランジスタ４０６のゲートに印加する電圧、電圧ＶＳＩＧは、図２に示す列信号線４０８の出力電圧、電圧ＶＦＤは、図２に示す電荷蓄積領域４１５の電圧である。また、図６に示す電圧ＶＰＵＮＣＨは、パンチスルーの発生する電圧、電圧ＶＢＲＥＡＫは、トランジスタの耐圧を示す。
【００７４】
図６に示すように、高輝度被写体の撮像時、リセットトランジスタ４０６のゲート電圧（リセット信号）ＶＲＳＴＧをＯＦＦにしている間、電圧ＶＦＤは瞬時に増幅トランジスタ４０２の耐圧を越える。それを防止するため、本実施の形態に係る駆動方法では、図６の時刻Ｔ１〜Ｔ３に示すように、リセットトランジスタ４０６がＯＦＦ、つまり、リセットトランジスタ４０６のゲート電極に印加されるゲート電圧（リセット信号）ＶＲＳＴＧがＬＯＷの間、リセットトランジスタ４０６のソース電圧ＶＲＳＴをＨＩＧＨに設定している。ソース電圧ＶＲＳＴの電圧をＨＩＧＨに設定している間は、ソース、ドレイン間の電位差が小さくなるため、パンチスルーが発生する電圧が増加する。このとき、基板５１８またはウェル５１９に負の電圧を印加することでもパンチスルーが発生する電圧を増加させることが可能である。このときのソース電圧に印加する逆バイアスを調節し、パンチスルーにより制限される電荷蓄積領域の電圧を増幅トランジスタが飽和する電圧ＶＳＡＴ以上、且つリセットトランジスタ及び増幅トランジスタの耐圧である電圧ＶＢＲＥＡＫ以下に設定することで、飽和信号量を減少させることなくトランジスタの損傷を防止することが可能となる。
【００７５】
以下に、詳細な駆動方法を説明する。時刻Ｔ１において、選択トランジスタ４０３のゲート電極に制御信号ＶＳＥＬＥＣＴが印加され、選択トランジスタ４０３がＯＮとなることによって、光電変換部４０１で生成され増幅トランジスタ（読み出し用トランジスタ）４０２のゲートに印加された信号電荷に応じた出力信号が列信号線（読み出し線）４０８に出力される。このとき、ソース電圧ＶＲＳＴはＨＩＧＨに設定されており、電圧ＶＦＤはパンチスルーが発生する電圧までしか増加していない。その後、時刻Ｔ２において、リセットトランジスタ４０６のゲートに印加されるゲート電圧（リセット信号）ＶＲＳＴＧをＨＩＧＨにすることによって、リセットトランジスタ４０６をＯＮとし、電荷蓄積領域４１５をソース電圧ＶＲＳＴと同電位にする。その後、時刻Ｔ３においてソース電圧ＶＲＳＴをＬＯＷレベルに落とし、ソース電圧ＶＲＳＴと同電位となる電荷蓄積領域４１５を初期化する。蓄積電荷信号の読み出し動作は、選択トランジスタ４０３がＯＮとなり、画素が選択される時刻Ｔ１と当該画素の電荷蓄積領域４１５がリセットされる時刻Ｔ３の間でのサンプリング動作によって行われる。この信号読み出し動作終了後にゲート電圧（リセット信号）ＶＲＳＴＧの電圧をＬＯＷに設定してＯＮ状態となったリセットトランジスタ４０６を、時刻Ｔ４においてＯＦＦ状態とし、制御信号ＶＳＥＬＥＣＴの電圧をＬＯＷに設定して、選択トランジスタ４０３をＯＦＦとする時刻Ｔ５までの間に初期状態電圧がサンプリングによって読み出される。このシーケンスで読み出された蓄積電荷信号と初期状態電圧は後段において、両者の差分が演算され、真の画像信号として出力されるものである。
【００７６】
図７には、一例として、ドレイン領域とソース領域の間の距離が２６０ｎｍであり、パンチスルー発生領域６１０の電荷の濃度が１×１０１７である時の電荷蓄積領域４１５の電圧ＶＦＤと電荷蓄積領域４１５から発生する電流密度ＩＦＤの関係を示す。電荷蓄積領域４１５の電圧ＶＦＤの増加に対して２．５Ｖ以下では電流はわずかしか流れず、２．５Ｖを越えたところで指数的に電流が大きくなり始めることが見て取れる。電荷蓄積領域４１５の電圧は、入射光の光電変換により発生する電流が、パンチスルーが発生したときにパンチスルーパスを介して流れる電流およびドレイン領域とソース領域の間のチャネルを流れる電流の和と等しくなる電圧までしか増加しない。そこで、パンチスルーの発生する電圧をトランジスタの耐圧以下に設計することで、電荷蓄積領域４１５の電圧の過大な上昇によるトランジスタの損傷の防止が可能となる。
【００７７】
以上、本実施の形態に係る固体撮像装置は、パンチスルーパスの形成によりリセットトランジスタの性能を維持することができる。また、ソース領域とゲート領域との間に、伸長領域を介したパンチスルーが発生するので、高輝度被写体の撮像時に、電荷蓄積領域に高電圧が印加されることがなく、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象の発生しない固体撮像装置を提供することができる。
【００７８】
（実施の形態２）
次に、本発明の実施の形態２について説明する。
【００７９】
図８は、本実施の形態における固体撮像装置３０１の１画素３１０の、リセットトランジスタの断面図である。以下、本実施の形態における固体撮像装置が、実施の形態１に示した固体撮像装置と異なる点について説明する。
【００８０】
図８に示すように、本実施の形態では、パンチスルーパス７０８がソース領域７０６からのみ伸長している場合の構造を示している。その他の構成は、実施の形態１に示したリセットトランジスタの構成と同様である。ここで、パンチスルーパスが、本発明における第１伸長領域に相当する。
【００８１】
パンチスルーパス７０８を形成することで、ドレイン領域７０７とソース領域７０６との間の最短距離は、チャネル領域よりも短くなる。そのため、リセットトランジスタが非動作状態のときにドレイン領域７０７に高電圧が印加されると、ソース領域７０６とドレイン領域７０７との間にはリセットトランジスタのチャネルではなく、パンチスルーパス７０８を経由して過剰な信号電荷が流れ出す。
【００８２】
一例として、ドレイン耐圧８Ｖでありチャネル長４００ｎｍを持つリセットトランジスタ、及び、ゲート耐圧７Ｖの増幅トランジスタを用いると、電荷蓄積領域（ＦＤ部）を構成するドレイン領域７０７に印加可能な電圧は７Ｖとなる。そこで、パンチスルーパス７０８を形成し、ソース領域７０６から伸長して形成されたパンチスルーパス７０８とドレイン領域７０７との間の距離が２００ｎｍに減少すると、リセットトランジスタのドレイン領域７０７に印加される電圧が４Ｖ程度となったときに過剰な信号電荷がドレイン領域７０７からソース領域７０６側へパンチスルーパス７０８を介して排出され始め、それ以上の電圧上昇を抑制することが可能となる。すなわち、積層型固体撮像装置を用いて高輝度被写体を撮像した場合に、リセットトランジスタのドレイン電圧がリセットトランジスタのドレイン耐圧、または増幅トランジスタのゲート耐圧を越えることを防止することが可能となる。これにより、積層型撮像装置特有の課題となる焼付き現象を回避することが可能となる。
【００８３】
また、ソース領域７０６側にのみパンチスルーパス７０８を形成するため、ドレイン領域７０７の電荷蓄積領域を大きく形成する必要が無くなるため、電荷蓄積領域の持つ容量を小さく抑制することが可能となる。それにより、パンチスルーパスを形成することによる感度の低下を抑えることが可能となる。
【００８４】
以下、本実施の形態の固体撮像装置の製造方法について図９Ａ〜図９Ｄに示す断面図に沿って概略を説明する。図９Ａ〜図９Ｄに示す断面図は、１画素に含まれるリセットトランジスタのみ図示している。
【００８５】
まず、図９Ａに示すように、半導体基板上に素子分離領域（図３のＳＴＩ領域５２０参照）によって分離された領域に、熱処理によりゲート酸化膜７０５を形成し、その上部にＣＶＤ法またはスパッタ法によりゲート電極７０４を形成する。ゲート電極７０４のパターニングは、フォトリソグラフィ法及びドライエッチング法を用いて行う。なお、パンチスルーの発生する電位がトランジスタの耐圧よりも高い場合は、ソース領域７０６及びドレイン領域７０７のパンチスルー発生領域７１０に、イオン注入法を用いてＰ−領域を形成する工程を導入してもよい。
【００８６】
続いて、図９Ｂに示すように、イオン注入法によりソース領域７０６及びドレイン領域７０７を、リセットトランジスタのゲート電極７０４に対して自己整合的に形成する。つまり、ソース領域７０６及びドレイン領域７０７を、ゲート電極７０４をマスクとしてイオン注入することにより形成する。
【００８７】
続いて、図９Ｃに示すように、画素回路に用いるリセットトランジスタについてはイオン注入法によりパンチスルーパス７０８を形成する。このとき、注入のＴＩＬＴ角度を大きく、例えば、２０〜４５度に設定することで、パンチスルーパス７０８をゲート酸化膜７０５の下に形成することが可能となる。注入後は熱処理を行い、不純物の活性化を行う。
【００８８】
続いて、図９Ｄに示すように、ＣＶＤ法またはスパッタ法を用いて絶縁膜の成膜後、フォトリソグラフィ法とドライエッチング法を用いてコンタクトホールを形成し、導電性材料を埋め込むことでコンタクトプラグ７０１、７０２及び７０３を形成する。
【００８９】
続いて、図３に示したように、配線層５１４、下部電極５１１、光電変換膜５０８、上部電極５０７を形成する。以降の製造方法は、一般的な積層型固体撮像装置の製造方法と同様であるので、説明は省略する。
【００９０】
なお、本実施の形態にかかる固体撮像装置の駆動方法は、図６に示した実施の形態１に係る固体撮像装置の駆動方法と同様であるため、説明を省略する。
【００９１】
以上、本実施の形態に係る固体撮像装置は、ソース領域側にのみパンチスルーパスを形成するので、リセットトランジスタのトランジスタとしての機能を維持しつつ電荷蓄積領域に高電圧が印加されることを防ぎ、電荷蓄積領域と電気的に接続されたリセットトランジスタ及び増幅トランジスタの損傷を防止可能であるとともに、電荷蓄積領域を小さく形成することで容量を低減し、感度を高めることができる。
【００９２】
（実施の形態３）
次に、本発明の実施の形態３について説明する。
【００９３】
図１０は本実施の形態における固体撮像装置の１画素のうち、リセットトランジスタの断面図である。以下、本実施の形態における固体撮像装置が、実施の形態１に示した固体撮像装置と異なる点について説明する。
【００９４】
図１０に示すように、本実施の形態では、パンチスルーパス８０８がソース領域８０６から伸長し、電荷蓄積領域（ＦＤ部）を構成するドレイン領域８０７の下方まで形成されている場合の構造を示している。その他の構成は、実施の形態１に示したリセットトランジスタの構成と同様である。ここで、パンチスルーパスが、本発明における第１伸長領域に相当する。
【００９５】
パンチスルーパス８０８を形成することで、ドレイン領域８０７とソース領域８０６との間の最短距離は、チャネル領域よりも短くなる。そのため、リセットトランジスタが非動作状態のときにドレイン領域８０７に高電圧が印加されると、ソース領域８０６とドレイン領域８０７との間にはリセットトランジスタのチャネルではなく、パンチスルーパス８０８を経由して過剰な信号電荷が流れ出す。
【００９６】
一例として、ドレイン耐圧８Ｖでありチャネル長４００ｎｍを持つリセットトランジスタ、及び、ゲート耐圧７Ｖの増幅トランジスタを用いると、電荷蓄積領域を構成するドレイン領域８０７に印加可能な電圧は７Ｖとなる。そこで、パンチスルーパス８０８を形成し、ソース領域８０６から伸長してドレイン領域８０７の下方まで形成されたパンチスルーパス７０８とドレイン領域８０７との間の距離が２００ｎｍに減少すると、リセットトランジスタのドレイン領域８０７に印加される電圧が４Ｖ程度となったときに過剰な信号電荷がドレイン領域８０７からソース領域８０６側へパンチスルーパス８０８を介して排出され始め、それ以上の電圧上昇を抑制することが可能となる。すなわち、積層型固体撮像装置を用いて高輝度被写体を撮像した場合に、リセットトランジスタのドレイン電圧がリセットトランジスタのドレイン耐圧、または増幅トランジスタのゲート耐圧を越えることを防止することが可能となる。これにより、積層型撮像装置特有の課題となる焼付き現象を回避することが可能となる。
【００９７】
また、ソース領域８０６側にのみパンチスルーパス８０８を形成するため、ドレイン領域８０７の電荷蓄積領域を深く形成する必要が無くなるため、電荷蓄積領域の持つ容量を小さく抑制することが可能となる。それにより、パンチスルーパスを形成することによる感度の低下を抑えることが可能となる。
【００９８】
以下、本実施の形態の固体撮像装置の製造方法について図１１Ａ〜図１１Ｄに示す断面図に沿って概略を説明する。図１１Ａ〜図１１Ｄに示す断面図は、１画素に含まれるリセットトランジスタのみ図示している。
【００９９】
まず、図１１Ａに示すように、画素回路に用いるリセットトランジスタのソース、ドレイン、ゲートの下方にイオン注入法によりパンチスルーパス８０８を形成する。
【０１００】
続いて、図１１Ｂに示すように、半導体基板上に素子分離領域（図３のＳＴＩ領域５２０参照）によって分離された領域に、熱処理によりゲート酸化膜８０５を形成し、その上部にＣＶＤ法またはスパッタ法によりゲート電極８０４を形成する。ゲート電極８０４のパターニングは、フォトリソグラフィ法及びドライエッチング法を用いて行う。なお、パンチスルーの発生する電位がトランジスタの耐圧よりも高い場合は、ソース領域８０６及びドレイン領域８０７のパンチスルー発生領域８１０に、イオン注入法を用いてＰ−領域を形成する工程を導入してもよい。
【０１０１】
続いて、図１１Ｃに示すように、イオン注入法によりソース領域８０６及びドレイン領域８０７を、リセットトランジスタのゲート電極８０４に対して自己整合的に形成する。つまり、ソース領域８０６及びドレイン領域８０７を、ゲート電極８０４をマスクとしてイオン注入することにより形成する。このとき、リセットトランジスタのドレイン領域８０７を形成する時の注入エネルギーは、リセットトランジスタのソース領域８０６を形成するときの注入エネルギーよりも小さくする。これにより、ドレイン領域８０７は、ソース領域８０６よりも小さく形成される。ここで、ドレイン領域８０７がパンチスルーパス８０８と直接接続しないように注入エネルギーを設定する。注入後は熱処理を行い、不純物の活性化を行う。
【０１０２】
続いて、図１１Ｄに示すように、ＣＶＤ法またはスパッタ法を用いて絶縁膜の成膜後、フォトリソグラフィ法とドライエッチング法を用いてコンタクトホールを形成し、導電性材料を埋め込むことでコンタクトプラグ８０１、８０２及び８０３を形成する。
【０１０３】
続いて、図３に示したように、配線層５１４、下部電極５１１、光電変換膜５０８、上部電極５０７を形成するが、以降の製造方法は、一般的な積層型固体撮像装置の製造方法と同様であるので、説明は省略する。
【０１０４】
なお、本実施の形態に係る固体撮像装置の駆動方法は、図６に示した実施の形態１に係る固体撮像装置の駆動方法と同様であるため、説明を省略する。
【０１０５】
以上、本実施の形態に係る固体撮像装置は、ソース領域からドレイン領域の下方までパンチスルーパスを形成するので、リセットトランジスタのトランジスタとしての機能を維持しつつ電荷蓄積領域に高電圧が印加されることを防ぎ、電荷蓄積領域と電気的に接続されたリセットトランジスタ及び増幅トランジスタの損傷を防止することができるとともに、電荷蓄積領域を小さく形成することで容量を低減し、感度を高めることができる。
【０１０６】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０１０７】
例えば、画素アレイに配置される画素の個数や配置は、適宜変更してもよい。また、トランジスタ、及び不純物領域等のＮ型及びＰ型、印加電圧の正負等は、本発明を具体的に説明するために例示するものであり、これらを反転し、同等の結果を得ることも可能である。また、上記説明における半導体基板を、半導体基板に形成されているウェル（例えば、図３におけるウェル５１９）と置き換えてもよい。
【０１０８】
また、本発明に係る固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像装置を備えたムービーカメラも本発明に含まれる。
【産業上の利用可能性】
【０１０９】
本発明の固体撮像装置は、高輝度入射光に対しての撮像装置の耐性を高め、高い信頼性を持つ固体撮像装置に適用される。
【符号の説明】
【０１１０】
３０１ 固体撮像装置
３０２ 画素アレイ
３０３ａ、３０３ｂ 行信号駆動回路
３０５ ノイズキャンセラ回路
３０６ 水平駆動回路
３０７ 出力段アンプ
３０８ 出力信号線
３１０ 画素
４０１ 光電変換部
４０２ 増幅トランジスタ
４０３ 選択トランジスタ
４０６、５１７ リセットトランジスタ
４０８ 列信号線
４１０、４１２ トランジスタ
４１１ 列増幅回路
４１３、４１４ 容量
４１５、５１５ 電荷蓄積領域（フローティングディフュージョン（ＦＤ）部）
５０１ マイクロレンズ
５０２ 赤色カラーフィルタ
５０３ 緑色カラーフィルタ
５０４ 青色カラーフィルタ
５０５ 保護膜
５０６ 平坦化膜
５０７ 上部電極（第２電極）
５０８ 光電変換膜
５０９ 電子ブロッキング層
５１０ 電極間絶縁膜
５１１ 下部電極（第１電極）
５１２ 配線間絶縁膜
５１３ 給電層
５１４ 配線層
５１６ 増幅トランジスタ
５１８ 基板（半導体基板）
５１９ ウェル
５２０ ＳＴＩ領域（シャロウトレンチ分離領域）
５２１ 層間絶縁層
６０１、６０２、６０３、７０１、７０２、７０３、８０１、８０２、８０３ コンタクトプラグ
６０４、７０４、８０４ ゲート電極
６０５、７０５、８０５ ゲート酸化膜（ゲート絶縁膜）
６０６、７０６、８０６ ソース領域
６０７、７０７、８０７ ドレイン領域
６０８ａ、６０８ｂ、７０８、８０８ パンチスルーパス
６０９ ウェル領域
６１０、７１０、８１０ パンチスルー発生領域
１１０１ 光電変換部
１１０２ 画素電極
１１０３ 電荷蓄積部
１１０４ 増幅トランジスタ
１１０５ 選択トランジスタ
【技術分野】
【０００１】
本発明は、画像を電気信号として出力する固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｃｍｉｃｏｎｄｕｃｔｏｒ）及びＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｃｍｉｃｏｎｄｕｃｔｏｒ）エリアイメージセンサ（以下、両者を併せてＣＭＯＳイメージセンサと称する）、並びに電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）エリアイメージセンサ（以下、ＣＣＤイメージセンサと称する）は、入力光情報を光電変換することにより画像信号を生成する。これらのイメージセンサは、機能素子として、デジタルスチルカメラ、デジタルビデオカメラ、ネットワークカメラ及び携帯電話用カメラ等、多岐にわたる撮像機器に用いられている。
【０００３】
従来のイメージセンサは、半導体基板の最表面に、光電変換部（フォトダイオード）と読み出し回路部とを有する画素を二次元のアレイ状に配置した構成を有する。従って、光電変換部の面積は光入射面において読み出し回路部の面積分削減される。これにより、従来のイメージセンサでは、開口率が低下するという課題があった。
【０００４】
この課題を解決するために、例えば、光吸収能を有する材料を基板上に積層した構成の光電変換部と、基板に形成した読み出し回路とを有する積層センサが報告されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４４４４３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１２は、有機膜を光電変換部とする従来の積層型イメージセンサの画素部の回路を模式的に示したものである。光電変換部１１０１から画素電極１１０２を通して出力された信号電荷は、基板上に形成された空乏層容量よりなる電荷蓄積部１１０３に蓄積される。当該電荷蓄積部１１０３は、配線を介して増幅トランジスタ１１０４の入力ゲートに接続され、蓄積電荷量の変動に伴う電圧変化が検出され、信号電荷の読み出しタイミングを選択する選択トランジスタ１１０５を介して読み出し信号として出力される。さらに、信号電荷が読み出された後に、当該電荷蓄積部１１０３の電荷をリセットするために、リセットトランジスタ１１０６のドレイン部が電荷蓄積部１１０３に接続され、電荷蓄積部１１０３の電圧は、リセット時に初期状態電圧に設定される。
【０００７】
このような画素部の構成と読み出し方式の積層型イメージセンサにおいては、高輝度被写体撮像後に出力が低下し、その影響が永久に定着するという画質低下に至る実用上大きな課題があることが、本願発明者らの研究によって明らかとなった。以下にその詳細を説明する。
【０００８】
高輝度被写体撮像時においては、図１２のような画素部構成を有する積層型イメージセンサにおいて、電荷蓄積部１１０３は、増幅トランジスタ１１０４のゲート電極に電気的に接続されている。ＭＯＳトランジスタのゲート酸化膜は、一般に、数ｎｍ〜数十ｎｍの薄い膜で形成されており、ゲート酸化膜を損傷せずに印加可能なゲート電圧には限界が存在する。しかし、高輝度被写体撮像時においては、電荷蓄積部１１０３の電圧は、最大で光電変換部１１０１の対向電極に印加する電圧まで増加する。このとき、増幅トランジスタ１１０４のゲート酸化膜に耐圧を越える極めて高い電圧が印加される。それにより、増幅トランジスタ１１０４のゲート酸化膜が不可逆的に損傷する。このとき、サブスレッショルド特性が著しく劣化した場合は、常に当該画素において画像が暗く撮像されるという黒焼付き現象となる。
【０００９】
また、高輝度被写体撮像時には、該電荷蓄積部１１０３すなわちリセットトランジスタ１１０６のドレインも極めて高い電圧レベル（例えば、電源電圧レベル）に設定される。電荷蓄積動作時においては、リセットトランジスタ１１０６はＯＦＦ状態にあるが、リセット動作時にそのゲートがＯＮ／ＯＦＦ動作をすると、リセットトランジスタ１１０６のチャネルに電荷が注入され、ドレイン−ソース間の高い電圧差によってチャネル内で電荷が加速され、ホットキャリアとなり、インパクトイオン化により、大量の電子−正孔対を発生する。リセットトランジスタ１１０６のゲート酸化膜内にはインパクトイオン化によって発生した大量の電子が注入され、リセットトランジスタ１１０６のスイッチング特性が劣化する。この特性劣化が不可逆なレベルまで進行すると、常に当該画素において、画像が暗く撮像されるという、黒焼付き現象となる。
【００１０】
本願発明者らは、図１２のような画素部構成を有する積層センサにおいて、高輝度被写体撮像を行う際に発生する上記黒焼付き現象は、積層センサに特有の現象であることを発見した。積層型イメージセンサの実用化のためには、本課題の解決が不可欠である。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、高輝度被写体の撮像時に、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象の発生しない固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係る固体撮像装置は、半導体基板と、前記半導体基板上方に、行列状に配置され、複数存在し、各々が単位画素を構成する第１電極と、前記第１電極上に形成された光電変換膜と、前記光電変換膜上に形成された第２電極とを有する光電変換部と、前記第１電極と電気的に接続され、前記半導体基板上に設けられた電荷蓄積領域と、前記電荷蓄積領域をドレイン領域とする、若しくは、前記電荷蓄積領域をドレイン領域と電気的に接続されたリセットトランジスタとを備え、前記リセットトランジスタのソース領域及びドレイン領域の少なくともいずれかは、前記リセットトランジスタのゲート絶縁膜の下方に伸長しかつ前記ゲート絶縁膜に接しない伸長領域を有している
。
【００１３】
このような構成によって、リセットトランジスタのトランジスタとしての機能を維持しつつ電荷蓄積領域（フローティングディフュージョン部：ＦＤ部）に高電圧が印加されることを防ぎ、電荷蓄積領域と電気的に接続されたリセットトランジスタ及び増幅トランジスタの損傷を防止することが可能である。詳細には、リセットトランジスタの性能を維持しつつ、ソース領域と電荷蓄積領域との間に、伸長領域を介したパンチスルーが発生するので、高輝度被写体の撮像時に、電荷蓄積領域に高電圧が印加されることがなく、リセットトランジスタ及び増幅トランジスタが損傷せず、それにより黒焼付き現象の発生しない固体撮像装置を提供することができる。なお、パンチスルーとは、ソース領域とドレイン領域との間に、ゲート電極で制御不能な電流が流れる現象をいう。
【００１４】
また、前記伸長領域は、前記リセットトランジスタの前記ソース領域から前記リセットトランジスタの前記ゲート絶縁膜の下方に伸長する第１伸長領域を有していてもよい。
【００１５】
このような構成によって、伸長領域（パンチスルーパス）を形成することによる電荷蓄積領域の増大がなくなるため、電荷蓄積領域の容量を小さく抑制することが可能となる。それにより、画素の感度低下を抑制することが可能となる。
【００１６】
また、前記伸長領域は、前記リセットトランジスタの前記ソース領域から前記リセットトランジスタのゲート絶縁膜の下方に伸長する第１伸長領域と、前記ドレイン領域から前記リセットトランジスタのゲート絶縁膜の下方に伸長する第２伸長領域とを有し、前記第１伸長領域及び前記第２伸長領域は、対称に構成されていてもよい。
【００１７】
このような構成によって、リセットトランジスタのソース領域及びドレイン領域から伸長領域（パンチスルーパス）がそれぞれ対称に配置されるので、ゲート電極をマスクとしてイオン注入法によりイオン注入することにより、伸長領域を容易に製造することが可能である。
【００１８】
また、前記第１伸長領域は、前記リセットトランジスタの前記ソース領域から前記リセットトランジスタの前記ドレイン領域の直下まで伸長していてもよい。
【００１９】
このような構成によって、伸長領域（パンチスルーパス）を形成することによる電荷蓄積領域（ＦＤ部）の増大がなくなり、さらに、電荷蓄積領域を浅く形成することが可能となるため、電荷蓄積領域の容量を小さく抑制することが可能となる。それにより、画素の感度低下を抑制することが可能となる。
【００２０】
また、前記第１伸張領域とドレイン領域、または前記第１伸張領域と前記第２伸張領域との間に不純物濃度の低いウェル領域を有してもよい。
【００２１】
また、前記リセットトランジスタが非動作状態の間、少なくとも一部の期間において、前記リセットトランジスタの前記ソース領域と前記基板またはウェル領域との間の電位差が、リセットトランジスタが動作状態の間の前記リセットトランジスタの前記ソース領域と前記基板またはウェル領域との間の電位差よりも、逆方向バイアス側に大きく設定されてもよい。
【００２２】
このような構成によって、電荷蓄積領域とソース電極の電位差が小さくなるので、リセットトランジスタが非動作状態の期間にパンチスルーが発生する電圧（パンチスルー発生電圧）が高くなる。したがって、パンチスルー発生電圧が増幅トランジスタの飽和するゲート電圧よりも低い場合に、パンチスルーの発生により画素信号が飽和することを避け、増幅トランジスタが飽和するレベルまで電圧を増加させることが可能となる。
【００２３】
また、前記リセットトランジスタが非動作状態の間に印加される前記ソース領域と前記基板またはウェル領域との間の電位差により制限される前記電荷蓄積領域の電圧の最大値が、画素信号が飽和する電圧以上であり、且つ、前記リセットトランジスタが損傷する電圧以下であってもよい。
【００２４】
このとき印加する逆バイアスにより増加したパンチスルー発生電圧が、増幅トランジスタの飽和する電圧以上であり、かつ、リセットトランジスタ及び増幅トランジスタの耐圧以下の範囲に収まることで、飽和信号（画素信号が飽和する電圧）の低下の防止とトランジスタの損傷の防止を両立することが可能である。
【発明の効果】
【００２５】
本発明によれば、高輝度被写体の撮像時に、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象の発生しない固体撮像装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る固体撮像装置の構成を示す概略図である。
【図２】図１の固体撮像装置における信号読み出し回路とその周辺回路とを示す回路図である。
【図３】図１の固体撮像装置における３つの画素の構成を示す断面図である。
【図４】本発明の実施の形態１におけるリセットトランジスタの構成を示す断面図である。
【図５Ａ】本発明の実施の形態１におけるリセットトランジスタの製造工程を示す図である。
【図５Ｂ】本発明の実施の形態１におけるリセットトランジスタの製造工程を示す図である。
【図５Ｃ】本発明の実施の形態１におけるリセットトランジスタの製造工程を示す図である。
【図５Ｄ】本発明の実施の形態１におけるリセットトランジスタの製造工程を示す図である。
【図６】本発明の実施の形態１における固体撮像装置の動作を示すタイミングチャートである。
【図７】パンチスルー発生時のＶ−Ｉ特性を示す図である。
【図８】本発明の実施の形態２におけるリセットトランジスタの構成を示す断面図である。
【図９Ａ】本発明の実施の形態２におけるリセットトランジスタの製造工程を示す図である。
【図９Ｂ】本発明の実施の形態２におけるリセットトランジスタの製造工程を示す図である。
【図９Ｃ】本発明の実施の形態２におけるリセットトランジスタの製造工程を示す図である。
【図９Ｄ】本発明の実施の形態２におけるリセットトランジスタの製造工程を示す図である。
【図１０】本発明の実施の形態３におけるリセットトランジスタの構成を示す断面図である。
【図１１Ａ】本発明の実施の形態３におけるリセットトランジスタの製造工程を示す図である。
【図１１Ｂ】本発明の実施の形態３におけるリセットトランジスタの製造工程を示す図である。
【図１１Ｃ】本発明の実施の形態３におけるリセットトランジスタの製造工程を示す図である。
【図１１Ｄ】本発明の実施の形態３におけるリセットトランジスタの製造工程を示す図である。
【図１２】従来の固体撮像装置における画素回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施の形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施の形態との組み合わせも可能である。つまり、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００２８】
（実施の形態１）
本発明の実施の形態１に係る固体撮像装置について図１から図６を用いて説明する。本実施の形態では、半導体基板と、前記半導体基板上方に、行列状に配置され、複数存在し、各々が単位画素を構成する第１電極と、前記第１電極上に形成された光電変換膜と、前記光電変換膜上に形成された第２電極とを有する光電変換部と、前記第１電極と電気的に接続され、前記半導体基板上に設けられた電荷蓄積領域と、前記電荷蓄積領域をドレイン領域とする、若しくは、前記電荷蓄積領域をドレイン領域と電気的に接続されたリセットトランジスタとを備え、前記リセットトランジスタのソース領域及びドレイン領域の少なくともいずれかは、前記リセットトランジスタのゲート絶縁膜の下方に伸長しかつ前記ゲート絶縁膜に接しない伸長領域を有している固体撮像装置について説明する。このような構成によって、高輝度被写体の撮像時に、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象の発生しない固体撮像装置を提供することができる。
【００２９】
まず、本発明の実施の形態１に係る固体撮像装置の全体構成を説明する。
【００３０】
図１は、本発明の実施の形態１に係る固体撮像装置３０１の構成を示す概略図である。この固体撮像装置３０１は、画素アレイ３０２と、行信号駆動回路３０３ａ及び３０３ｂと、各列に配置され列アンプとノイズキャンセラとを有するノイズキャンセラ回路３０５と、水平駆動回路３０６と、出力段アンプ３０７と、出力信号線３０８とを備える。
【００３１】
画素アレイ３０２は、行列状に配置された複数の画素３１０を有する。
【００３２】
行信号駆動回路３０３ａ及び３０３ｂは、画素信号を読み出す行を選択するための制御信号を、画素アレイ３０２に供給する。
【００３３】
水平駆動回路３０６は、複数の画素３１０から読み出された画素信号を、行ごとに出力段アンプ３０７へ出力するための制御信号を、画素アレイ３０２に供給する。
【００３４】
出力段アンプ３０７は、行毎に読み出された画素信号を出力する。
【００３５】
また、図２は、固体撮像装置３０１に含まれる、ある１つの画素の画素回路とその周辺回路とを示す回路図である。
【００３６】
画素アレイ３０２は、行列状に配置された複数の画素３１０と、列毎に設けられた複数の列信号線４０８と、行毎に設けられた複数の行選択線（選択トランジスタ４０３のゲートと接続。図示せず）とを備えている。複数の列信号線４０８の各々は、対応する列に配置されている複数の画素３１０と接続されている。複数の行選択線の各々は、対応する行に配置されている複数の画素３１０と接続されている。
【００３７】
図２に示すように、画素３１０は、光電変換部４０１と、信号読み出し回路４２０とを備える。また、固体撮像装置３０１は、列信号線４０８に接続されたトランジスタ４１０と、列増幅回路４１１と、トランジスタ４１２と、容量４１３及び４１４とを備える。ここで、列信号線４０８と、トランジスタ４１０と、列増幅回路４１１と、トランジスタ４１２と、容量４１３及び４１４とは、列毎に設けられている。また、トランジスタ４１０と、列増幅回路４１１と、トランジスタ４１２と、容量４１３及び４１４は、ノイズキャンセラ回路３０５、または、ノイズキャンセラ回路３０５及びその周辺に設けられている。
【００３８】
光電変換部４０１は、入射光を光電変換することにより、入射光量に応じた信号電荷を生成する。
【００３９】
信号読み出し回路４２０は、光電変換部４０１で生成された信号電荷に応じた読み出し信号を生成する。この信号読み出し回路４２０は、増幅トランジスタ４０２と、選択トランジスタ４０３と、リセットトランジスタ４０６と、電荷蓄積領域（ＦＤ部）４１５とを備えている。
【００４０】
増幅トランジスタ４０２は、光電変換部４０１で発生した信号電荷量に応じた信号を出力する。
【００４１】
選択トランジスタ４０３は、制御信号ＶＳＥＬに応じて増幅トランジスタ４０２から出力された信号を列信号線４０８へ伝達するか否かを制御する。なお、選択トランジスタ４０３から出力された信号を画素出力信号ＶＰＩＸＯとする。
【００４２】
リセットトランジスタ４０６は、光電変換部４０１及び電荷蓄積領域４１５に蓄積された信号電荷をリセットするためのリセット信号ＶＲＳＴＧに応じて電荷蓄積領域４１５をリセットする。
【００４３】
列選択トランジスタ４１０は、制御信号ＶＳＨに応じて画素出力信号ＶＰＩＸＯを列増幅回路４１１の入力端子に伝達する。列増幅回路４１１は、入力された画素出力信号を増幅して出力する。
【００４４】
トランジスタ４１２、容量４１３及び４１４は、直列に接続されている。トランジスタ４１２は、制御信号ＶＮＣに応じてバイアス電圧ＶＮＣＢを容量４１３に印加する。
【００４５】
列増幅回路４１１で増幅された信号は、トランジスタ４１２、容量４１３及び４１４で構成される差分回路に入力される。そして、当該差分回路は、信号相当分の電圧ＶＳＩＧを差分動作によって検出する。
【００４６】
図３は、固体撮像装置３０１の３画素分の領域の断面図である。なお、実際の画素３１０は、画素アレイ３０２に、例えば１０００万画素分配列されている。
【００４７】
図３に示すように、固体撮像装置３０１は、マイクロレンズ５０１と、赤色カラーフィルタ５０２と、緑色カラーフィルタ５０３と、青色カラーフィルタ５０４と、保護膜５０５と、平坦化膜５０６と、上部電極（第２電極）５０７と、光電変換膜５０８と、電子ブロッキング層５０９と、電極間絶縁膜５１０と、下部電極（第１電極）５１１と、配線間絶縁膜５１２と、給電層５１３と、配線層５１４と、基板５１８と、ウェル５１９と、ＳＴＩ領域（シャロウトレンチ分離領域）５２０と、層間絶縁層５２１とを備えている。
【００４８】
基板５１８は、本発明における半導体基板に相当し、例えば、シリコンで構成される基板である。
【００４９】
マイクロレンズ５０１は、入射光を効率よく集光するために、固体撮像装置３０１の最表面に、画素３１０ごとに形成されている。
【００５０】
赤色カラーフィルタ５０２、緑色カラーフィルタ５０３及び青色カラーフィルタ５０４は、カラー画像を撮像するために形成されている。また、赤色カラーフィルタ５０２、緑色カラーフィルタ５０３及び青色カラーフィルタ５０４は、各マイクロレンズ５０１の直下、かつ、保護膜５０５内に形成されている。１０００万画素分にわたって集光ムラ及び色ムラのないマイクロレンズ５０１及びカラーフィルタ群を形成するために、これらの光学素子は平坦化膜５０６上に形成されている。平坦化膜５０６は、例えば、ＳｉＮで構成されている。
【００５１】
上部電極５０７は、平坦化膜５０６下に画素アレイ３０２の全面にわたって形成されている。この上部電極５０７は、可視光を透過する。例えば、上部電極５０７は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成されている。なお、上部電極５０７は、本発明における第２電極に相当する。
【００５２】
光電変換膜５０８は、光電変換膜５０８に入射した入射光を信号電荷に変換する。具体的には、光電変換膜５０８は、上部電極５０７の下に形成されており、高い光吸収能を有する有機分子で構成されている。光電変換膜５０８の厚さは、例えば、５００ｎｍである。また、光電変換膜５０８は、例えば、真空蒸着法を用いて形成される。上記有機分子は、波長４００ｎｍから７００ｎｍの可視光全域にわたって高い光吸収能を有する。
【００５３】
電子ブロッキング層５０９は、光電変換膜５０８の下に形成されており、入射光の光電変換によって発生した信号電荷（正孔）を伝導するとともに、下部電極５１１からの電子注入を阻止する。この電子ブロッキング層５０９は、高い平坦度を有する電極間絶縁膜５１０と下部電極５１１上に形成されている。
【００５４】
下部電極５１１は、基板５１８の上方に、各画素３１０に対応して行列状に複数配置されている。また、複数の下部電極５１１の各々は、電気的に分離されている。具体的には、複数の下部電極５１１は、電極間絶縁膜５１０により電気的に分離されるように形成されており、光電変換膜５０８で生成された信号電荷（正孔）を収集する。この下部電極５１１は、例えば、ＴｉＮで構成されている。また、下部電極５１１は、平坦化された厚さ１００ｎｍの配線間絶縁膜５１２上に形成されている。なお、下部電極５１１は、本発明における第１電極に相当する。
【００５５】
各下部電極５１１は、例えば、０．２μｍの間隔で分離されている。そして、この分離された領域には、電極間絶縁膜５１０が埋め込まれている。
【００５６】
また、電極間絶縁膜５１０及び下部電極５１１の下には、配線間絶縁膜５１２が形成されている。
【００５７】
さらに、分離された領域に埋め込まれた電極間絶縁膜５１０の下方、かつ、配線間絶縁膜５１２の下には、給電層５１３が配置されている。この給電層５１３は、例えば、Ｃｕで構成されている。具体的には、給電層５１３は、隣接する下部電極５１１の間の領域であり、かつ、下部電極５１１と基板５１８との間に形成されている。
【００５８】
また、給電層５１３には、下部電極５１１に供給する電圧とは独立した電圧を供給することができる。具体的には、光電変換膜５０８が光電変換を行う露光動作時、及び、信号読み出し回路４２０が読み出し信号を生成する読み出し動作時に、給電層５１３に、信号電荷を排斥するための電圧が供給される。例えば、信号電荷が正孔の場合には正電圧が印加される。これにより、各画素３１０に、隣接画素から正孔が混入することを防止できる
。なお、このような電圧印加の制御は、例えば、固体撮像装置３０１が備える制御部（図示せず）により行われる。
【００５９】
給電層５１３には、配線層５１４が接続されている。また、配線層５１４は、リセットトランジスタ５１７のドレイン領域であり、かつ、電荷蓄積領域５１５及び増幅トランジスタ５１６のゲート端子に接続され、図２に示した電荷蓄積領域４１５と同様に信号電荷を蓄積することができる。さらに、電荷蓄積領域５１５は、リセットトランジスタ５１７のソース端子に電気的に接続されている。なお、リセットトランジスタ５１７のソース領域と電荷蓄積領域５１５とは、拡散領域を共有している。
【００６０】
ここで、図２に示す信号読み出し回路４２０を構成する、図３に示す増幅トランジスタ５１６と、リセットトランジスタ５１７と、図示されてはいないが同一の画素３１０内に形成されている選択トランジスタと、電荷蓄積領域５１５とは、全て同一のＰ型のウェル５１９内に形成されている。また、このウェル５１９は、基板５１８に形成されている。つまり、図２に示す信号読み出し回路４２０は、基板５１８から配線間絶縁膜５１２の間に形成されている。そして、信号読み出し回路４２０により、画素を構成する複数の下部電極５１１の各々に発生する電流または電圧の変化を検知することにより、光電変換膜５０８により信号電荷に応じた読み出し信号を生成する。また、増幅トランジスタ５１６は、下部電極５１１に発生する電流または電圧の変化を増幅することにより、読み出し信号を生成する。
【００６１】
また、各トランジスタは、ＳｉＯ２で構成されるＳＴＩ領域５２０によって電気的に分離されている。
【００６２】
図４は、本実施の形態における固体撮像装置３０１の１画素３１０の、リセットトランジスタ４０６の断面図である。図４に示すように、半導体基板に形成されたＰ型のウェル領域６０９上には、リセットトランジスタのＮ型のソース領域６０６とＮ型のドレイン領域６０７とが形成されている。また、ソース領域６０６とドレイン領域６０７との間のＰ型のウェル領域６０９上には、本発明におけるゲート絶縁膜に相当するゲート酸化膜６０５が形成され、ゲート酸化膜６０５の上にはゲート電極６０４が形成されている。ソース領域６０６、ゲート電極６０４及びドレイン領域６０７にはそれぞれＷ、Ｃｕ、Ａｌ等で構成されるコンタクトプラグ６０１、６０２及び６０３が接続されている。ドレイン領域６０７は、光電変換部と電気的に接続されており、電荷蓄積領域としての機能も有する。また、ソース領域６０６及びドレイン領域６０７から、それぞれリセットトランジスタのチャネルの下方、つまり、ゲート酸化膜６０５の下方に伸長し、かつ、ゲート酸化膜６０５に接しない、Ｎ型の不純物領域で構成されるパンチスルーパス６０８ａ及び６０８ｂが形成されている。ここで、パンチスルーパス６０８ａ及び６０８ｂが、本発明における第１伸長領域及び第２伸長領域に相当する。なお、本実施の形態では、パンチスルーパス（Ｎ型の不純物領域）６０８ａ及び６０８ｂが、ソース領域６０６及びドレイン領域６０７から対称に伸長している場合の構造を示している。
【００６３】
このように、パンチスルーパス６０８ａ及び６０８ｂを形成することで、ドレイン領域６０７とソース領域６０６との間の最短距離は、チャネル領域、つまり、ゲート酸化膜６０５直下のソース領域６０６とドレイン領域６０７との間の距離よりも短くなる。そのため、リセットトランジスタが非動作状態のときにドレイン領域６０７に高電圧が印加されると、ソース領域６０６とドレイン領域６０７との間にはリセットトランジスタのチャネルではなく、パンチスルーパス６０８ａ及び６０８ｂを経由して過剰な信号電荷が流れ出す。
【００６４】
一例として、ドレイン耐圧８Ｖでありチャネル長４００ｎｍを持つリセットトランジスタ、及び、ゲート耐圧７Ｖの増幅トランジスタを用いると、電荷蓄積領域を構成するドレイン領域６０７に印加可能な電圧は７Ｖとなる。そこで、パンチスルーパス６０８ａ及び６０８ｂを形成し、ソース領域６０６から伸長して形成されたパンチスルーパス６０８ａとドレイン領域６０７から伸長して形成されたパンチスルーパス６０８ｂとの間の距離が２５０ｎｍに減少すると、リセットトランジスタのドレイン領域６０７に印加される電圧が３Ｖ程度を超えたときに過剰な信号電荷がドレイン領域６０７からソース領域６０６側へパンチスルーパス６０８ａ、６０８ｂを介して排出され始め、それ以上の電圧上昇を抑制することが可能となる。すなわち、積層型固体撮像装置を用いて高輝度被写体を撮像した場合に、リセットトランジスタのドレイン電圧がリセットトランジスタのドレイン耐圧、または増幅トランジスタのゲート耐圧を越えることを防止することが可能となる。これにより、積層型撮像装置特有の課題となる黒焼付き現象を回避することが可能となる。
【００６５】
また、レイアウト上、リセットトランジスタのソース領域６０６、ドレイン領域６０７は向きが反転して配置される場合がある。この場合、ソース領域６０６、ドレイン領域６０７から伸長しているパンチスルーパス６０８ａ、６０８ｂを対称に形成すると、パンチスルーパスを形成する注入工程での製造が容易になる。
【００６６】
なお、パンチスルーの発生する電位が高く、リセットトランジスタのドレイン耐圧または増幅トランジスタのゲート耐圧を越える場合は、ソース領域６０６とドレイン領域６０７との間の最短距離を短くする、ソース領域６０６側のパンチスルーパス６０８ａとドレイン領域６０７側のパンチスルーパス６０８ｂとの間のパンチスルー発生領域６１０のウェルの不純物濃度を低くする、ソース領域側に電圧を印加する、のいずれかを組み合わせてパンチスルー発生電圧を下げるとよい。
【００６７】
以下、本実施の形態に係る固体撮像装置の製造方法について図５Ａ〜図５Ｄに示す断面図に沿って概略を説明する。図５Ａ〜図５Ｄに示す断面図では、１画素に含まれるリセットトランジスタのみ図示している。
【００６８】
まず、図５Ａに示すように、半導体基板上に素子分離領域（図３のＳＴＩ領域５２０参照）によって分離された領域に、熱処理によりゲート酸化膜６０５を形成し、その上部にＣＶＤ法またはスパッタ法によりゲート電極６０４を形成する。ゲート電極６０４のパターニングは、フォトリソグラフィ法及びドライエッチング法を用いて行う。なお、パンチスルーの発生する電位がトランジスタの耐圧よりも高い場合は、リセットトランジスタのゲート酸化膜６０５を形成する前に、ソース領域６０６及びドレイン領域６０７のパンチスルー発生領域６１０に、イオン注入法を用いてＰ−領域を形成する工程を導入してもよい。
【００６９】
続いて、図５Ｂに示すように、イオン注入法によりソース領域６０６及びドレイン領域６０７を、リセットトランジスタのゲート電極６０４に対して自己整合的に形成する。つまり、ソース領域６０６及びドレイン領域６０７を、ゲート電極６０４をマスクとしてイオン注入することにより形成する。
【００７０】
続いて、図５Ｃに示すように、画素回路に用いるリセットトランジスタについてはイオン注入法によりパンチスルーパス６０８ａ、６０８ｂを形成する。このとき、注入のＴＩＬＴ角度を大きく、例えば、２０〜４５度に設定することで、パンチスルーパス６０８ａ、６０８ｂをゲート酸化膜６０５の下方に形成することが可能となる。注入後は熱処理を行い、不純物の活性化を行う。
【００７１】
続いて、図５Ｄに示すように、ＣＶＤ法またはスパッタ法を用いて絶縁膜６１１を成膜した後、フォトリソグラフィ法とドライエッチング法を用いて、ソース領域６０６、ゲート電極６０４及びドレイン領域６０７上の絶縁膜６１１にそれぞれコンタクトホールを形成し、導電性材料を埋め込むことで、コンタクトプラグ６０１、６０２及び６０３を形成する。
【００７２】
続いて、図３に示したように、配線層５１４、下部電極５１１、光電変換膜５０８、上部電極５０７を形成する。以降の製造方法は、一般的な積層型固体撮像装置の製造方法と同様であるので、説明は省略する。
【００７３】
次に、本実施の形態に係る固体撮像装置の駆動方法を、図６に示す高輝度被写体撮像時のタイミングチャートに沿って説明する。このタイミングチャートは、図２に示す固体撮像装置の動作を示すものである。したがって、制御信号の記号は、図２に示す制御信号と対応している。同図において、ＶＲＳＴは、図２に示すリセットトランジスタ４０６のソースに印加するソース電圧、制御信号ＶＳＥＬＥＣＴは、図２に示す選択トランジスタ４０３のゲートに印加する電圧、リセット信号ＶＲＳＴＧは、図２に示すリセットトランジスタ４０６のゲートに印加する電圧、電圧ＶＳＩＧは、図２に示す列信号線４０８の出力電圧、電圧ＶＦＤは、図２に示す電荷蓄積領域４１５の電圧である。また、図６に示す電圧ＶＰＵＮＣＨは、パンチスルーの発生する電圧、電圧ＶＢＲＥＡＫは、トランジスタの耐圧を示す。
【００７４】
図６に示すように、高輝度被写体の撮像時、リセットトランジスタ４０６のゲート電圧（リセット信号）ＶＲＳＴＧをＯＦＦにしている間、電圧ＶＦＤは瞬時に増幅トランジスタ４０２の耐圧を越える。それを防止するため、本実施の形態に係る駆動方法では、図６の時刻Ｔ１〜Ｔ３に示すように、リセットトランジスタ４０６がＯＦＦ、つまり、リセットトランジスタ４０６のゲート電極に印加されるゲート電圧（リセット信号）ＶＲＳＴＧがＬＯＷの間、リセットトランジスタ４０６のソース電圧ＶＲＳＴをＨＩＧＨに設定している。ソース電圧ＶＲＳＴの電圧をＨＩＧＨに設定している間は、ソース、ドレイン間の電位差が小さくなるため、パンチスルーが発生する電圧が増加する。このとき、基板５１８またはウェル５１９に負の電圧を印加することでもパンチスルーが発生する電圧を増加させることが可能である。このときのソース電圧に印加する逆バイアスを調節し、パンチスルーにより制限される電荷蓄積領域の電圧を増幅トランジスタが飽和する電圧ＶＳＡＴ以上、且つリセットトランジスタ及び増幅トランジスタの耐圧である電圧ＶＢＲＥＡＫ以下に設定することで、飽和信号量を減少させることなくトランジスタの損傷を防止することが可能となる。
【００７５】
以下に、詳細な駆動方法を説明する。時刻Ｔ１において、選択トランジスタ４０３のゲート電極に制御信号ＶＳＥＬＥＣＴが印加され、選択トランジスタ４０３がＯＮとなることによって、光電変換部４０１で生成され増幅トランジスタ（読み出し用トランジスタ）４０２のゲートに印加された信号電荷に応じた出力信号が列信号線（読み出し線）４０８に出力される。このとき、ソース電圧ＶＲＳＴはＨＩＧＨに設定されており、電圧ＶＦＤはパンチスルーが発生する電圧までしか増加していない。その後、時刻Ｔ２において、リセットトランジスタ４０６のゲートに印加されるゲート電圧（リセット信号）ＶＲＳＴＧをＨＩＧＨにすることによって、リセットトランジスタ４０６をＯＮとし、電荷蓄積領域４１５をソース電圧ＶＲＳＴと同電位にする。その後、時刻Ｔ３においてソース電圧ＶＲＳＴをＬＯＷレベルに落とし、ソース電圧ＶＲＳＴと同電位となる電荷蓄積領域４１５を初期化する。蓄積電荷信号の読み出し動作は、選択トランジスタ４０３がＯＮとなり、画素が選択される時刻Ｔ１と当該画素の電荷蓄積領域４１５がリセットされる時刻Ｔ３の間でのサンプリング動作によって行われる。この信号読み出し動作終了後にゲート電圧（リセット信号）ＶＲＳＴＧの電圧をＬＯＷに設定してＯＮ状態となったリセットトランジスタ４０６を、時刻Ｔ４においてＯＦＦ状態とし、制御信号ＶＳＥＬＥＣＴの電圧をＬＯＷに設定して、選択トランジスタ４０３をＯＦＦとする時刻Ｔ５までの間に初期状態電圧がサンプリングによって読み出される。このシーケンスで読み出された蓄積電荷信号と初期状態電圧は後段において、両者の差分が演算され、真の画像信号として出力されるものである。
【００７６】
図７には、一例として、ドレイン領域とソース領域の間の距離が２６０ｎｍであり、パンチスルー発生領域６１０の電荷の濃度が１×１０１７である時の電荷蓄積領域４１５の電圧ＶＦＤと電荷蓄積領域４１５から発生する電流密度ＩＦＤの関係を示す。電荷蓄積領域４１５の電圧ＶＦＤの増加に対して２．５Ｖ以下では電流はわずかしか流れず、２．５Ｖを越えたところで指数的に電流が大きくなり始めることが見て取れる。電荷蓄積領域４１５の電圧は、入射光の光電変換により発生する電流が、パンチスルーが発生したときにパンチスルーパスを介して流れる電流およびドレイン領域とソース領域の間のチャネルを流れる電流の和と等しくなる電圧までしか増加しない。そこで、パンチスルーの発生する電圧をトランジスタの耐圧以下に設計することで、電荷蓄積領域４１５の電圧の過大な上昇によるトランジスタの損傷の防止が可能となる。
【００７７】
以上、本実施の形態に係る固体撮像装置は、パンチスルーパスの形成によりリセットトランジスタの性能を維持することができる。また、ソース領域とゲート領域との間に、伸長領域を介したパンチスルーが発生するので、高輝度被写体の撮像時に、電荷蓄積領域に高電圧が印加されることがなく、リセットトランジスタ及び増幅トランジスタが損傷せず、かつ、黒焼付き現象の発生しない固体撮像装置を提供することができる。
【００７８】
（実施の形態２）
次に、本発明の実施の形態２について説明する。
【００７９】
図８は、本実施の形態における固体撮像装置３０１の１画素３１０の、リセットトランジスタの断面図である。以下、本実施の形態における固体撮像装置が、実施の形態１に示した固体撮像装置と異なる点について説明する。
【００８０】
図８に示すように、本実施の形態では、パンチスルーパス７０８がソース領域７０６からのみ伸長している場合の構造を示している。その他の構成は、実施の形態１に示したリセットトランジスタの構成と同様である。ここで、パンチスルーパスが、本発明における第１伸長領域に相当する。
【００８１】
パンチスルーパス７０８を形成することで、ドレイン領域７０７とソース領域７０６との間の最短距離は、チャネル領域よりも短くなる。そのため、リセットトランジスタが非動作状態のときにドレイン領域７０７に高電圧が印加されると、ソース領域７０６とドレイン領域７０７との間にはリセットトランジスタのチャネルではなく、パンチスルーパス７０８を経由して過剰な信号電荷が流れ出す。
【００８２】
一例として、ドレイン耐圧８Ｖでありチャネル長４００ｎｍを持つリセットトランジスタ、及び、ゲート耐圧７Ｖの増幅トランジスタを用いると、電荷蓄積領域（ＦＤ部）を構成するドレイン領域７０７に印加可能な電圧は７Ｖとなる。そこで、パンチスルーパス７０８を形成し、ソース領域７０６から伸長して形成されたパンチスルーパス７０８とドレイン領域７０７との間の距離が２００ｎｍに減少すると、リセットトランジスタのドレイン領域７０７に印加される電圧が４Ｖ程度となったときに過剰な信号電荷がドレイン領域７０７からソース領域７０６側へパンチスルーパス７０８を介して排出され始め、それ以上の電圧上昇を抑制することが可能となる。すなわち、積層型固体撮像装置を用いて高輝度被写体を撮像した場合に、リセットトランジスタのドレイン電圧がリセットトランジスタのドレイン耐圧、または増幅トランジスタのゲート耐圧を越えることを防止することが可能となる。これにより、積層型撮像装置特有の課題となる焼付き現象を回避することが可能となる。
【００８３】
また、ソース領域７０６側にのみパンチスルーパス７０８を形成するため、ドレイン領域７０７の電荷蓄積領域を大きく形成する必要が無くなるため、電荷蓄積領域の持つ容量を小さく抑制することが可能となる。それにより、パンチスルーパスを形成することによる感度の低下を抑えることが可能となる。
【００８４】
以下、本実施の形態の固体撮像装置の製造方法について図９Ａ〜図９Ｄに示す断面図に沿って概略を説明する。図９Ａ〜図９Ｄに示す断面図は、１画素に含まれるリセットトランジスタのみ図示している。
【００８５】
まず、図９Ａに示すように、半導体基板上に素子分離領域（図３のＳＴＩ領域５２０参照）によって分離された領域に、熱処理によりゲート酸化膜７０５を形成し、その上部にＣＶＤ法またはスパッタ法によりゲート電極７０４を形成する。ゲート電極７０４のパターニングは、フォトリソグラフィ法及びドライエッチング法を用いて行う。なお、パンチスルーの発生する電位がトランジスタの耐圧よりも高い場合は、ソース領域７０６及びドレイン領域７０７のパンチスルー発生領域７１０に、イオン注入法を用いてＰ−領域を形成する工程を導入してもよい。
【００８６】
続いて、図９Ｂに示すように、イオン注入法によりソース領域７０６及びドレイン領域７０７を、リセットトランジスタのゲート電極７０４に対して自己整合的に形成する。つまり、ソース領域７０６及びドレイン領域７０７を、ゲート電極７０４をマスクとしてイオン注入することにより形成する。
【００８７】
続いて、図９Ｃに示すように、画素回路に用いるリセットトランジスタについてはイオン注入法によりパンチスルーパス７０８を形成する。このとき、注入のＴＩＬＴ角度を大きく、例えば、２０〜４５度に設定することで、パンチスルーパス７０８をゲート酸化膜７０５の下に形成することが可能となる。注入後は熱処理を行い、不純物の活性化を行う。
【００８８】
続いて、図９Ｄに示すように、ＣＶＤ法またはスパッタ法を用いて絶縁膜の成膜後、フォトリソグラフィ法とドライエッチング法を用いてコンタクトホールを形成し、導電性材料を埋め込むことでコンタクトプラグ７０１、７０２及び７０３を形成する。
【００８９】
続いて、図３に示したように、配線層５１４、下部電極５１１、光電変換膜５０８、上部電極５０７を形成する。以降の製造方法は、一般的な積層型固体撮像装置の製造方法と同様であるので、説明は省略する。
【００９０】
なお、本実施の形態にかかる固体撮像装置の駆動方法は、図６に示した実施の形態１に係る固体撮像装置の駆動方法と同様であるため、説明を省略する。
【００９１】
以上、本実施の形態に係る固体撮像装置は、ソース領域側にのみパンチスルーパスを形成するので、リセットトランジスタのトランジスタとしての機能を維持しつつ電荷蓄積領域に高電圧が印加されることを防ぎ、電荷蓄積領域と電気的に接続されたリセットトランジスタ及び増幅トランジスタの損傷を防止可能であるとともに、電荷蓄積領域を小さく形成することで容量を低減し、感度を高めることができる。
【００９２】
（実施の形態３）
次に、本発明の実施の形態３について説明する。
【００９３】
図１０は本実施の形態における固体撮像装置の１画素のうち、リセットトランジスタの断面図である。以下、本実施の形態における固体撮像装置が、実施の形態１に示した固体撮像装置と異なる点について説明する。
【００９４】
図１０に示すように、本実施の形態では、パンチスルーパス８０８がソース領域８０６から伸長し、電荷蓄積領域（ＦＤ部）を構成するドレイン領域８０７の下方まで形成されている場合の構造を示している。その他の構成は、実施の形態１に示したリセットトランジスタの構成と同様である。ここで、パンチスルーパスが、本発明における第１伸長領域に相当する。
【００９５】
パンチスルーパス８０８を形成することで、ドレイン領域８０７とソース領域８０６との間の最短距離は、チャネル領域よりも短くなる。そのため、リセットトランジスタが非動作状態のときにドレイン領域８０７に高電圧が印加されると、ソース領域８０６とドレイン領域８０７との間にはリセットトランジスタのチャネルではなく、パンチスルーパス８０８を経由して過剰な信号電荷が流れ出す。
【００９６】
一例として、ドレイン耐圧８Ｖでありチャネル長４００ｎｍを持つリセットトランジスタ、及び、ゲート耐圧７Ｖの増幅トランジスタを用いると、電荷蓄積領域を構成するドレイン領域８０７に印加可能な電圧は７Ｖとなる。そこで、パンチスルーパス８０８を形成し、ソース領域８０６から伸長してドレイン領域８０７の下方まで形成されたパンチスルーパス７０８とドレイン領域８０７との間の距離が２００ｎｍに減少すると、リセットトランジスタのドレイン領域８０７に印加される電圧が４Ｖ程度となったときに過剰な信号電荷がドレイン領域８０７からソース領域８０６側へパンチスルーパス８０８を介して排出され始め、それ以上の電圧上昇を抑制することが可能となる。すなわち、積層型固体撮像装置を用いて高輝度被写体を撮像した場合に、リセットトランジスタのドレイン電圧がリセットトランジスタのドレイン耐圧、または増幅トランジスタのゲート耐圧を越えることを防止することが可能となる。これにより、積層型撮像装置特有の課題となる焼付き現象を回避することが可能となる。
【００９７】
また、ソース領域８０６側にのみパンチスルーパス８０８を形成するため、ドレイン領域８０７の電荷蓄積領域を深く形成する必要が無くなるため、電荷蓄積領域の持つ容量を小さく抑制することが可能となる。それにより、パンチスルーパスを形成することによる感度の低下を抑えることが可能となる。
【００９８】
以下、本実施の形態の固体撮像装置の製造方法について図１１Ａ〜図１１Ｄに示す断面図に沿って概略を説明する。図１１Ａ〜図１１Ｄに示す断面図は、１画素に含まれるリセットトランジスタのみ図示している。
【００９９】
まず、図１１Ａに示すように、画素回路に用いるリセットトランジスタのソース、ドレイン、ゲートの下方にイオン注入法によりパンチスルーパス８０８を形成する。
【０１００】
続いて、図１１Ｂに示すように、半導体基板上に素子分離領域（図３のＳＴＩ領域５２０参照）によって分離された領域に、熱処理によりゲート酸化膜８０５を形成し、その上部にＣＶＤ法またはスパッタ法によりゲート電極８０４を形成する。ゲート電極８０４のパターニングは、フォトリソグラフィ法及びドライエッチング法を用いて行う。なお、パンチスルーの発生する電位がトランジスタの耐圧よりも高い場合は、ソース領域８０６及びドレイン領域８０７のパンチスルー発生領域８１０に、イオン注入法を用いてＰ−領域を形成する工程を導入してもよい。
【０１０１】
続いて、図１１Ｃに示すように、イオン注入法によりソース領域８０６及びドレイン領域８０７を、リセットトランジスタのゲート電極８０４に対して自己整合的に形成する。つまり、ソース領域８０６及びドレイン領域８０７を、ゲート電極８０４をマスクとしてイオン注入することにより形成する。このとき、リセットトランジスタのドレイン領域８０７を形成する時の注入エネルギーは、リセットトランジスタのソース領域８０６を形成するときの注入エネルギーよりも小さくする。これにより、ドレイン領域８０７は、ソース領域８０６よりも小さく形成される。ここで、ドレイン領域８０７がパンチスルーパス８０８と直接接続しないように注入エネルギーを設定する。注入後は熱処理を行い、不純物の活性化を行う。
【０１０２】
続いて、図１１Ｄに示すように、ＣＶＤ法またはスパッタ法を用いて絶縁膜の成膜後、フォトリソグラフィ法とドライエッチング法を用いてコンタクトホールを形成し、導電性材料を埋め込むことでコンタクトプラグ８０１、８０２及び８０３を形成する。
【０１０３】
続いて、図３に示したように、配線層５１４、下部電極５１１、光電変換膜５０８、上部電極５０７を形成するが、以降の製造方法は、一般的な積層型固体撮像装置の製造方法と同様であるので、説明は省略する。
【０１０４】
なお、本実施の形態に係る固体撮像装置の駆動方法は、図６に示した実施の形態１に係る固体撮像装置の駆動方法と同様であるため、説明を省略する。
【０１０５】
以上、本実施の形態に係る固体撮像装置は、ソース領域からドレイン領域の下方までパンチスルーパスを形成するので、リセットトランジスタのトランジスタとしての機能を維持しつつ電荷蓄積領域に高電圧が印加されることを防ぎ、電荷蓄積領域と電気的に接続されたリセットトランジスタ及び増幅トランジスタの損傷を防止することができるとともに、電荷蓄積領域を小さく形成することで容量を低減し、感度を高めることができる。
【０１０６】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０１０７】
例えば、画素アレイに配置される画素の個数や配置は、適宜変更してもよい。また、トランジスタ、及び不純物領域等のＮ型及びＰ型、印加電圧の正負等は、本発明を具体的に説明するために例示するものであり、これらを反転し、同等の結果を得ることも可能である。また、上記説明における半導体基板を、半導体基板に形成されているウェル（例えば、図３におけるウェル５１９）と置き換えてもよい。
【０１０８】
また、本発明に係る固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像装置を備えたムービーカメラも本発明に含まれる。
【産業上の利用可能性】
【０１０９】
本発明の固体撮像装置は、高輝度入射光に対しての撮像装置の耐性を高め、高い信頼性を持つ固体撮像装置に適用される。
【符号の説明】
【０１１０】
３０１ 固体撮像装置
３０２ 画素アレイ
３０３ａ、３０３ｂ 行信号駆動回路
３０５ ノイズキャンセラ回路
３０６ 水平駆動回路
３０７ 出力段アンプ
３０８ 出力信号線
３１０ 画素
４０１ 光電変換部
４０２ 増幅トランジスタ
４０３ 選択トランジスタ
４０６、５１７ リセットトランジスタ
４０８ 列信号線
４１０、４１２ トランジスタ
４１１ 列増幅回路
４１３、４１４ 容量
４１５、５１５ 電荷蓄積領域（フローティングディフュージョン（ＦＤ）部）
５０１ マイクロレンズ
５０２ 赤色カラーフィルタ
５０３ 緑色カラーフィルタ
５０４ 青色カラーフィルタ
５０５ 保護膜
５０６ 平坦化膜
５０７ 上部電極（第２電極）
５０８ 光電変換膜
５０９ 電子ブロッキング層
５１０ 電極間絶縁膜
５１１ 下部電極（第１電極）
５１２ 配線間絶縁膜
５１３ 給電層
５１４ 配線層
５１６ 増幅トランジスタ
５１８ 基板（半導体基板）
５１９ ウェル
５２０ ＳＴＩ領域（シャロウトレンチ分離領域）
５２１ 層間絶縁層
６０１、６０２、６０３、７０１、７０２、７０３、８０１、８０２、８０３ コンタクトプラグ
６０４、７０４、８０４ ゲート電極
６０５、７０５、８０５ ゲート酸化膜（ゲート絶縁膜）
６０６、７０６、８０６ ソース領域
６０７、７０７、８０７ ドレイン領域
６０８ａ、６０８ｂ、７０８、８０８ パンチスルーパス
６０９ ウェル領域
６１０、７１０、８１０ パンチスルー発生領域
１１０１ 光電変換部
１１０２ 画素電極
１１０３ 電荷蓄積部
１１０４ 増幅トランジスタ
１１０５ 選択トランジスタ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上方に、行列状に配置され、複数存在し、各々が単位画素を構成する第１電極と、前記第１電極上に形成された光電変換膜と、前記光電変換膜上に形成された第２電極とを有する光電変換部と、
前記第１電極と電気的に接続され、前記半導体基板上に設けられた電荷蓄積領域と、
前記電荷蓄積領域をドレイン領域とする、若しくは、前記電荷蓄積領域をドレイン領域と電気的に接続されたリセットトランジスタとを備え、
前記リセットトランジスタのソース領域及びドレイン領域の少なくともいずれかは、前記リセットトランジスタのゲート絶縁膜の下方に伸長しかつ前記ゲート絶縁膜に接しない伸長領域を有している
固体撮像装置。
【請求項２】
前記伸長領域は、
前記リセットトランジスタの前記ソース領域から前記リセットトランジスタの前記ゲート絶縁膜の下方に伸長する第１伸長領域を有する
請求項１に記載の固体撮像装置。
【請求項３】
前記伸長領域は、
前記リセットトランジスタの前記ソース領域から前記リセットトランジスタのゲート絶縁膜の下方に伸長する第１伸長領域と、
前記ドレイン領域から前記リセットトランジスタのゲート絶縁膜の下方に伸長する第２伸長領域とを有し、
前記第１伸長領域及び前記第２伸長領域は、対称に構成されている
請求項１に記載の固体撮像装置。
【請求項４】
前記第１伸長領域は、
前記リセットトランジスタの前記ソース領域から前記リセットトランジスタの前記ドレイン領域の直下まで伸長している
請求項２に記載の固体撮像装置。
【請求項５】
前記第１伸長領域とドレイン領域、または前記第１伸長領域と前記第２伸長領域との間に不純物濃度の低いウェル領域を有する
請求項１に記載の固体撮像装置。
【請求項６】
前記リセットトランジスタが非動作状態の間、少なくとも一部の期間において、前記リセットトランジスタの前記ソース領域と前記基板またはウェル領域との間の電位差が、リセットトランジスタが動作状態の間の前記リセットトランジスタの前記ソース領域と前記基板またはウェル領域との間の電位差よりも、逆方向バイアス側に大きく設定される
請求項１に記載の固体撮像装置。
【請求項７】
前記リセットトランジスタが非動作状態の間に印加される前記ソース領域と前記基板またはウェル領域との間の電位差により制限される前記電荷蓄積領域の電圧の最大値が、画素信号が飽和する電圧以上であり、且つ、前記リセットトランジスタが損傷する電圧以下である
請求項５に記載の固体撮像装置。
【請求項１】
半導体基板と、
前記半導体基板上方に、行列状に配置され、複数存在し、各々が単位画素を構成する第１電極と、前記第１電極上に形成された光電変換膜と、前記光電変換膜上に形成された第２電極とを有する光電変換部と、
前記第１電極と電気的に接続され、前記半導体基板上に設けられた電荷蓄積領域と、
前記電荷蓄積領域をドレイン領域とする、若しくは、前記電荷蓄積領域をドレイン領域と電気的に接続されたリセットトランジスタとを備え、
前記リセットトランジスタのソース領域及びドレイン領域の少なくともいずれかは、前記リセットトランジスタのゲート絶縁膜の下方に伸長しかつ前記ゲート絶縁膜に接しない伸長領域を有している
固体撮像装置。
【請求項２】
前記伸長領域は、
前記リセットトランジスタの前記ソース領域から前記リセットトランジスタの前記ゲート絶縁膜の下方に伸長する第１伸長領域を有する
請求項１に記載の固体撮像装置。
【請求項３】
前記伸長領域は、
前記リセットトランジスタの前記ソース領域から前記リセットトランジスタのゲート絶縁膜の下方に伸長する第１伸長領域と、
前記ドレイン領域から前記リセットトランジスタのゲート絶縁膜の下方に伸長する第２伸長領域とを有し、
前記第１伸長領域及び前記第２伸長領域は、対称に構成されている
請求項１に記載の固体撮像装置。
【請求項４】
前記第１伸長領域は、
前記リセットトランジスタの前記ソース領域から前記リセットトランジスタの前記ドレイン領域の直下まで伸長している
請求項２に記載の固体撮像装置。
【請求項５】
前記第１伸長領域とドレイン領域、または前記第１伸長領域と前記第２伸長領域との間に不純物濃度の低いウェル領域を有する
請求項１に記載の固体撮像装置。
【請求項６】
前記リセットトランジスタが非動作状態の間、少なくとも一部の期間において、前記リセットトランジスタの前記ソース領域と前記基板またはウェル領域との間の電位差が、リセットトランジスタが動作状態の間の前記リセットトランジスタの前記ソース領域と前記基板またはウェル領域との間の電位差よりも、逆方向バイアス側に大きく設定される
請求項１に記載の固体撮像装置。
【請求項７】
前記リセットトランジスタが非動作状態の間に印加される前記ソース領域と前記基板またはウェル領域との間の電位差により制限される前記電荷蓄積領域の電圧の最大値が、画素信号が飽和する電圧以上であり、且つ、前記リセットトランジスタが損傷する電圧以下である
請求項５に記載の固体撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２】
【公開番号】特開２０１３−４１９８２（Ｐ２０１３−４１９８２Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７７７１（Ｐ２０１１−１７７７７１）
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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