増幅器
【課題】従来のドハティ増幅器を超えた高電力効率および低出力歪である増幅器を提供する。
【解決手段】本発明に係る増幅器は、複数の増幅回路の出力を合成して出力とする増幅器において、複数の増幅回路のうち、増幅素子をＡＢ級で動作させる第１の増幅回路と、複数の増幅回路のうち、増幅素子をＢ級またはＣ級で動作させる第２の増幅回路と、第１の増幅回路の出力に接続されるλ／４以外の電気長を有する第１の伝送線路と、第２の増幅回路の出力に接続される任意の電気長を有する第２の伝送線路と、第１の伝送線路の出力と第２の伝送線路の出力とを合成する合成端と、を備える。更に、第１の伝送線路若しくは第２の伝送線路の少なくとも一方が、位相器を有する。更に、第１の増幅回路は、ＡＢ級で動作する第１のプリアンプを有し、第２の増幅回路は、Ａ級からＣ級のいずれかを動作点とする第２のプリアンプを有する。
【解決手段】本発明に係る増幅器は、複数の増幅回路の出力を合成して出力とする増幅器において、複数の増幅回路のうち、増幅素子をＡＢ級で動作させる第１の増幅回路と、複数の増幅回路のうち、増幅素子をＢ級またはＣ級で動作させる第２の増幅回路と、第１の増幅回路の出力に接続されるλ／４以外の電気長を有する第１の伝送線路と、第２の増幅回路の出力に接続される任意の電気長を有する第２の伝送線路と、第１の伝送線路の出力と第２の伝送線路の出力とを合成する合成端と、を備える。更に、第１の伝送線路若しくは第２の伝送線路の少なくとも一方が、位相器を有する。更に、第１の増幅回路は、ＡＢ級で動作する第１のプリアンプを有し、第２の増幅回路は、Ａ級からＣ級のいずれかを動作点とする第２のプリアンプを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に係り、特に従来のドハティ増幅器では整合が困難な増幅素子等を用いたときの性能を改善した増幅器に関する。
【背景技術】
【０００２】
従来、ＣＤＭＡ信号（code division multiple access）やマルチキャリア信号のような無線周波信号を電力増幅する場合、共通増幅器に歪補償手段を付加し、共通増幅器の動作範囲を飽和領域付近まで広げることで低消費電力化を図っていた。歪補償手段として、フィードフォワード歪補償やプリディストーション歪補償などがあるが、歪補償だけでは低消費電力化に限界が近づいている。そのため近年、高効率な増幅器としてドハティ増幅器を用いることが注目されている。
【０００３】
図８は従来のドハティ増幅器の構成図である。
入力端子１から入った信号は、分配器２で分配される。分配された一方の信号は、キャリア増幅器４に入力される。
キャリア増幅器４は、増幅素子４２の入力側と分配器２の出力側との間のインピーダンス整合を取る入力整合回路４１と、増幅素子４２と、増幅素子４２の出力側とキャリア増幅器４の出力側との間のインピーダンス整合を取る出力整合回路４３とから構成されている。
キャリア増幅器４の出力は、λ／４変成器６１でインピーダンス変換される。分配器２で分配された他方の信号は、位相器３で位相を９０度（λ／４）遅らされ、ピーク増幅器５に入力される。
ピーク増幅器５は、キャリア増幅器４と同様に、入力整合回路５１と、増幅素子５２と、出力整合回路５３から構成されている。λ／４変成器６１及びピーク増幅器５の出力はノード（合成点）６２において増幅信号が合成される。合成された信号は、出力負荷Ｚ0に整合させるため、λ／４変成器７でインピーダンス変換される。λ／４変成器６１とノード６２とを合わせて、ドハティ合成部６０と呼ぶ。λ／４変成器７の出力は出力端子８を介して出力負荷９に接続される。
【０００４】
図８の従来のドハティ増幅器の動作の概要は、以下の内容である。
キャリア増幅器４とピーク増幅器５とでは、増幅素子４２がＡＢ級にバイアスされ、増幅素子５２がＢ又はＣ級にバイアスされている点で異なる。そのため、増幅素子５２が動作する入力レベルまでは増幅素子４２は単独で動作し、増幅素子４２の出力のみが負荷に供給されることになる。
増幅素子５２が動作するような大きな入力レベルとなり増幅素子４２が飽和領域に入ると、すなわち増幅素子４２の線形性が崩れ始めると、増幅素子５２も動作し始め、増幅素子５２の出力も負荷に供給され始め、増幅素子４２とともに負荷を駆動することになる。
このとき増幅出力整合回路４３から負荷側をみた抵抗値は、後述するように高い抵抗値から低い抵抗値へ移動するが、増幅素子４２は飽和領域に達したので効率は良い状態となる。
入力端子１からの入力信号のレベルが更に増加すると、増幅素子５２も飽和し始めるが、増幅素子４２、５２ともに飽和しているのでこのときも効率は良い状態である。
【０００５】
図９は、ドハティ方式の理論効率と一般のＢ級増幅器の理論効率の対比特性図である。
これは、図８のドハティ増幅器に係る理論上のコレクタ効率ないしドレイン効率を示す図である。
なおここで云うコレクタ効率とは、バイポーラトランジスタ増幅回路におけるコレクタに印加される電源の電圧（直流）とその電源から供給される電流（直流）の積に対する、コレクタから取り出せる無線周波出力電力の割合を意味するものであり、ＦＥＴ増幅回路におけるドレイン効率についても同様である。効率は図９の縦軸で示される。
図９の横軸は入力レベルの基準値を基にして相対レベルをプロットするバックオフであり、増幅素子４２、５２の両方が飽和する最小の入力端子１への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対しどれだけ余裕があるかを示すデシベル数値である。
【０００６】
図９において、破線は、一般的なＢ級増幅器の効率特性を示し、実線は、簡単なモデルにおけるドハティ増幅器の効率特性を示している。
入力レベルがＡ区間（入力レベル；小）にあるときは、基本的にキャリア増幅器４のみが動作する。バックオフが６ｄＢになる付近でキャリア増幅器４は飽和し始め、効率はＢ級増幅器の最大効率付近に同等まで達する。
ドハティ増幅器の最大出力をＰ0とすると、このときキャリア増幅器４の出力は約Ｐ0／４となる。
バックオフが６ｄＢ以下のＢ区間（入力レベル；中）では、入力レベルが増加するに従い、キャリア増幅器４の出力は約Ｐ0／４からＰ0／２へ増加していく遷移状態を示し、ピーク増幅器５の出力はほぼ０からＰ0／２へ増加していく遷移状態を示す。
このときキャリア増幅器４及びピーク増幅器５の出力が合成された出力電力の和（ノード６２）は、入力端子１への入力電力に対し、Ａ区間のときと同じ比例定数で比例する。
ピーク増幅器５が動作し始めると効率は一旦低下するが、ピーク増幅器５も飽和し始めるコンプレッションポイントで再びピークの効率を迎える。コンプレッションポイントにおいて、キャリア増幅器４とキャリア増幅器５の出力は等しくＰ0／２となる。
一般に、ＣＤＭＡ信号やマルチキャリア信号は高いピークファクタ、すなわちピーク電力と平均電力の高い比を有するが、通常の増幅器では７〜１２ｄＢのピークファクタに対応できるように、コンプレッションポイントからその分を下げた点を動作点としている。
【０００７】
図８に戻り、各部のインピーダンスを説明する。
出力負荷９のインピーダンスは一定値Ｚ0に規定されているので、これを起点として説明を開始する。
ノード６２からλ／４変成器７をみたインピーダンスＺ7は、λ／４変成器７の特性インピーダンスをＺ2とすると、Ｚ7＝Ｚ22／Ｚ0で表わされる。
出力整合回路４３の出力側から特性インピーダンスＺ１を有するλ／４変成器６１をみたインピーダンスＺ4は、Ａ区間において、出力整合回路５３の出力インピーダンスＺ11が実質的に無限大となるためにＺ11を無視することができ、上記（Ｚ7＝Ｚ22／Ｚ0）と同様に求まり、またＣ領域においては負荷を等しく分担し、そのためキャリア増幅器４の負荷インピーダンス（ノード６２でのキャリア増幅器４の寄与分）と整合回路５３の負荷インピーダンスＺ５は同じ２Ｚ7になるので次式となる。
なお、Ｂ区間におけるＺ4及びＺ5は、Ａ区間の時の値とＣ領域の時の値との間をそれぞれ遷移する。
【０００８】
【数１】
【０００９】
【数２】
【００１０】
ドハティ増幅器を周波数の高い例えばＧＨｚ領域に応用したときのインピーダンス値の一例を説明する。
すなわち、出力整合回路４３の出力側からみたインピーダンスＺ4は、入力信号レベルの小さいとき（Ａ区間）のインピーダンス値に対し、入力信号レベルが大きくなるとき（Ｃ領域）には１／２となり、別の言い方をすれば２倍の負荷変動を起こすことになる。
例えば、Ｚ7＝２５Ω、Ｚ1＝５０Ωとすると、Ｚ4は１００Ω〜５０Ωの間で変化する。
従って増幅素子４２の負荷インピーダンスも変動することになる。
【００１１】
上述した従来のドハティ増幅器の他に、ドハティ増幅器の二つの増幅回路の出力部にオフセットラインなるものを配し、整合を可能とさせ、増幅器の出力を最大限に得ようとするものが知られる（例えば特許文献１参照。）。
【００１２】
【特許文献１】特開２００４−９６７２９号公報 （第８頁 図２）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら従来のドハティ増幅器では、半導体の増幅素子を用いて高周波数、大電力の領域に応用した場合、増幅器を構成する各部位にはストリップラインを主に用いているため、プリント基板及びＦＥＴなどの増幅素子の各種特性パラメータが設計値よりずれが生じたり、ばらつきが大きくなったりして調整して増幅素子から出力側を見たインピーダンスをドハティ理論に合致させることが困難であったので、特に高出力になるほど厳しくなるのでドハティの効率特性の品質状態を安定に保つのが困難であった。
【００１４】
また電力効率は良くなったとしても、歪特性は良くならない欠点もあった。特にピーク増幅器はＣクラスで動作させることが多い為、もともと歪が悪いこと、又増幅素子５２の負荷側インピーダンスは無限大から数十Ω間まで変化することから最適整合ポイントを見つけずらかった。
即ち、図８において、増幅素子５２の出力側から見た負荷線（負荷側を見たインピーダンス）は入力電力レベルにより負荷線（負荷側を見たインピーダンス）が変化するためである。
図１０は、増幅素子５２の負荷インピーダンスの変動の一例を示すスミスチャートである。
ＺAは増幅素子５２の最大出力が得られる負荷インピーダンス点であり、通常は数Ωから十数Ωあるいはそれ以下の値であり、２Ｚ７に比べかなり小さく、破線で示す軌跡を辿り純抵抗ではない。
このスミスチャートは、ＺAと２Ｚ７の間の任意の抵抗で正規化してある。
４本の実線（歪ａ〜ｄ）は、等歪線であり、歪ａから歪ｄの順で歪がよくなることを示している。
入力レベルの増加に伴い、ピーク増幅器５の負荷インピーダンスＺ５は低下し始め、図１０に示ように無限大（∞）から２Ｚ７に向かって移行する。
この時の増幅素子５２の負荷インピーダンスはＺＢからＺAに変化する。従って、歪は歪ｄ,歪ｃの状態を経るので、これは歪の良い増幅器の動作とは云えない。
【００１５】
以上の説明は、出力及び歪に着目したが、一般に増幅器の性能を示す指標として、出力、電力効率、ゲイン及び出力歪がある。
選択された任意の種類の増幅素子のこれら性能を満足するような整合を考えた場合においても、増幅素子５２の出力インピーダンスは、入力レベルの増加とともに図１０のようにスミスチャートの中心に対し外側から内側に移動するよりも、内側から外側に移動したほうがよい場合がある。又さらに特性の良い任意の点からＺAへ動かせた方がよい場合もある。
【００１６】
本発明は、上述した背景からなされたものであり、従来のドハティ増幅器を超えた高電力効率である上、出力歪を低減して安定な品質を維持する増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明に係る増幅器は、複数の増幅回路の出力を合成して出力とする増幅器において、
前記複数の増幅回路のうち、増幅素子をＡＢ級で動作させる第１の増幅回路と、
前記複数の増幅回路のうち、増幅素子をＢ級またはＣ級で動作させる第２の増幅回路と、
前記第１の増幅回路の出力に接続されるλ／４以外の電気長を有する第１の伝送線路と、
前記第２の増幅回路の出力に接続される任意の電気長を有する第２の伝送線路と、
前記第１の伝送線路の出力と前記第２の伝送線路の出力とを合成する合成端と、を備える。
更に、前記第１の伝送線路若しくは前記第２の伝送線路の少なくとも一方が、位相器を有する。
更に、前記第１の増幅回路は、ＡＢ級で動作する第１のプリアンプを有し、
前記第２の増幅回路は、Ａ級からＣ級のいずれかを動作点とする第２のプリアンプを有する。
【発明の効果】
【００１８】
本発明にかかる増幅器によれば、適切な整合を取ることにより従来のドハティ増幅器よりも、増幅回路の定数のばらつきによる位相誤差を改善した上、高電力効率が得られ、かつ、出力歪みが低減されるので安定な品質を維持することができる。
【発明を実施するための最良の形態】
【００１９】
以下実施例１〜３について説明する。
【実施例１】
【００２０】
図１は、本発明の最良の形態に係る実施例１の増幅器の構成図である。図１の増幅器は、インピーダンス変換器３２、６４を０からλ/２以上に調整できるようにしたこと、位相器３１においても位相調整ができるようにされたことで従来と異なり、他の構成は定数の違いはあるものの基本的に同じである。
１は、増幅器への入力信号が入力される入力端子である。
２は、入力端子１に入力された信号を分配する分配器である。分配器２は、例えば配線板上に形成されたウィルキンソン分配器、あるいはカプラ等である。
３１は、入力に対して出力を遅らせることを基本とし、入力端子１からキャリア増幅器４を経由する時間、位相と入力端子１からピーク増幅器５を経由する時間、位相を出力合成端において等しくさせるような線路を有する位相可変型の位相器である。実装位置はキャリア増幅器４を経由する方に挿入することもある。また位相量をオフセットした方が良い場合もある。
４１は、分配器２で分配された信号のインピーダンスを後段の増幅素子４２の入力インピーダンスに変換する入力整合回路である。
４２は、信号を増幅する増幅素子である。増幅素子４２はＡＢ級にバイアスされる。
４３は、増幅素子４２の出力端に接続される出力整合回路である。
４は、４１、４２及び４３で構成されるキャリア増幅器である。
５１は、分配器２で分配され、位相器３１経た信号のインピーダンスを、後段の増幅素子５２の入力インピーダンスに変換する、入力整合回路である。
５２は、信号を増幅する増幅素子である。増幅素子５２はＢ級またはＣ級にバイアスされる。
増幅素子４２及び５２は通常、ＬＤ−ＭＯＳ（Lateral Double-diffused MOS）、ＧａＡｓ−ＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の半導体デバイスである。
５３は、増幅素子５２の負荷インピーダンスをＺ５（通常２Ｚ７）に整合させる出力整合回路である。
５は、５１，５２及び５３で構成されるピーク増幅器である。
入力整合回路４１、５１及び出力整合回路４３、５３は、集中定数回路、分布定数回路、或いはそれらの組み合わせのいずれの回路で構成されても良く、プリント基板などへの実装上、避けられないストレーキャパシタンスやストレーインダクタンス等を含んでもかまわない。
３２は、出力整合回路５３とともに増幅素子５２の負荷インピーダンスを入力レベルのＡ，Ｂ区間においてはＺＡを中心とした周囲のインピーダンスに変換し、Ｃ領域においてはＺＡに変換するインピーダンス変換器である。このインピーダンス変換器３２は、長さＬ＝０〜λ／２以上の可変型の電気長を有する伝送線路であり、その特性インピーダンスＺ1は２Ｚ7＝２Ｚ22／Ｚ0に等しい。（詳細は図２により後述する。）
６２は、出力整合回路４３及び５３からの出力信号をそれぞれ伝送線路６４、インピーダンス変換器３２を経て結合させるノード（同相合成端）であり、インピーダンス変換器３２の伝送線路上の信号が電気長０λ位相の時は、その構造は配線板上で単に接続線とされるものである。
６４は合成部の構成部位であるインピーダンス変換の伝送線路である。本発明においては、長さＬ＝０〜λ／２あるいは、それ以上の可変型電気長を有する伝送線路からなるインピーダンス変換器であり、その特性インピーダンスＺ1は２Ｚ7＝２Ｚ22／Ｚ0に等しい。
６は、６２及び６４で構成される合成部である。
７１は、ノード６２から負荷側をみたインピーダンスＺ７を出力負荷Ｚ0に変換するλ／４変成器である。λ／４変成器７１は、その特性インピーダンスＺ2に相当する線幅、及びλ／４に相当する電気長の長さを有する導体パターンとして配線基板上に形成させても良い。
以上に用いられた各λ／４変成器を多段構成にすると比較的広い周波数範囲で整合が取れるが、整合さえ取れればλ／４変成器以外の整合手段を用いても良い。
８は、増幅器の出力端子である。９は、特性インピーダンスＺ０を有する出力負荷である。
【００２１】
本発明の増幅器の主たる構成を説明する。
二つの増幅回路（キャリア増幅器４、ピーク増幅器５）の出力を合成して出力とする増幅器であって、二つの増幅回路のうち、増幅素子をＡＢ級で動作させる第１の増幅回路（キャリア増幅器４）と、第１の増幅回路（キャリア増幅器４）の出力に接続されるλ／４以外の電気長を有する第１の伝送線路（インピーダンス変換器６４）と、
二つの増幅回路のうち、増幅素子をＢまたはＣ級で動作させる第２の増幅回路（ピーク増幅器５）と、第２の増幅回路（ピーク増幅器５）の出力に接続される任意の電気長を有する第２の伝送線路（インピーダンス変換器３２）と、第２の増幅回路（ピーク増幅器５）の入力側に備えられた位相器（位相器３１）と、第１の伝送線路（インピーダンス変換器６４）の出力と第２の伝送線路（インピーダンス変換器３２）の出力とを合成して出力する合成端（ノード６２）とを備えている。
上記の備えによって、第２の増幅回路（ピーク増幅器５）が増幅出力を出さない低入力レベル範囲（Ａ区間）のとき、第１の増幅回路（キャリア増幅器４）は増幅を行い増幅信号が出力され、このとき合成部６２から第２の伝送線路をみたインピーダンスＺ12が概ね大きくなる（無限大より若干ずれた）ような第２の伝送線路（３２）の長さとなるものである。
更に、低入力レベル以上の入力レベル範囲（Ｂ区間、Ｃ領域）のときは、第１及び第２の増幅回路（キャリア増幅器４、ピーク増幅器５）は増幅を行い増幅信号がそれぞれ出力され、このとき第１の増幅回路（キャリア増幅器４）の出力から第１の伝送線路（インピーダンス変換器６４）側をみたインピーダンスＺ4 及び第２の増幅回路（ピーク増幅器５）の出力から第２の伝送線路（インピーダンス変換器３２）側をみたインピーダンスＺ5が増幅素子の機能（効率、利得、歪み等）を最良にする値となるように第１及び第２の伝送線路（インピーダンス変換器６４、３２）の電気長を選択されているものである。
従って、第２の伝送線路長は、Ａ区間においてインピーダンスＺ12が概ね大きくなり、かつ、Ｂ区間、Ｃ領域で増幅器の機能が良くなるような長さとなる増幅器である。
【００２２】
図２は、図１のピーク増幅器５側に着眼して、出力整合回路５３及びインピーダンス変換器３２による負荷側との整合状態を示すスミスチャートである。これによって本発明のインピーダンス整合状態を説明する。
出力整合回路５３から負荷側をみたインピーダンスＺ５の値が２Ｚ７の値であった時に、所定の電力値Ｐ0を出力できるように構成されることを基準としている。
このとき、ピーク増幅器５単体としては最大出力の状態となる。
即ち、Ｃ領域において、増幅素子５２から負荷側をみたインピーダンスはＺAに整合され、このときインピーダンス変換器３２は単なる伝送路を成す状態となる。
一方、Ａ区間において、増幅素子５２は入力が予め設定された閾値以下の入力レベルであり、電力は供給しないので、インピーダンス変換器３２から負荷側をみたインピーダンスＺ１０が概ね無限大となる。
次に、Ｂ区間において、入力信号のレベルが少しづつ予め設定された閾値を超えて供給され始めるとインピーダンス変換器３２から負荷側をみたインヒ゜ータ゛ンスＺ１０（変数）は概ね無限大から次第に低下する変数値を示すこととなる。
出力整合回路５３から負荷側をみたインピーダンスＺ５は、図２に示されるように、点ａ１で示される電気長の長さＬ＝０またはλ／２のときにＺ１０となり、点ｃ１で示される電気長の長さＬ＝λ／４のときに（２Ｚ７）2／Ｚ１０となる。
そして電気長の長さＬを０〜λ／２の範囲で動かすと、Ｚ５は、２Ｚ７を中心とし、点ａ１−点ｃ１間の距離を直径とする円上を右回りに変化するインピーダンス軌跡を示す。
この２Ｚ７を中心とする円上のインピーダンス軌跡は、出力整合回路５３によりＺAを中心とするほぼ円上に写像される。
点ａ１、ｂ１、ｃ１、ｄ１と点ａ１’、ｂ１’、ｃ１’、ｄ１’はそれぞれ対応しており、Ｌを変化されれば、出力整合回路５３から負荷側をみたインピーダンスＺ５を点ａ１’、ｂ１’、ｃ１’、ｄ１’に可変できることを示している。
従って、点ｄ１’が性能の最も優れる位置であれば、点ｄ１’になるように、電気長の長さＬを設定すればよい。
Ｚ１０は無限大から２Ｚ７まで変わるものであるが、図１に示された増幅器全体の特性に影響を及ぼすＺ１０の範囲は２Ｚ７の10倍以下程度なので、図２ではＺ１０の値を無限大値に比較して小さな値にして作図した状態を示している。
また増幅素子の種別によっては最適位置がＺＡを中心とした、ほぼ円周上のどこにあっても電気長の長さＬを変えることにより得られる。
次に、Ｂ区間において入力が増えるに従い，即ち増幅素子５２の出力が増えるに従い増幅素子５２の出力インピーダンスは点ｄ１’から図２の矢印のように進みＣ領域でＺＡになる。
ここで増幅器全体としての特性を良くするためにインピーダンス変換器３２の線路の長さを変えるがこの長さによってキャリア増幅器4も影響を受けるので，例えばＡ区間でピーク増幅器５が動作していない時ノート゛６２からインピーダンス変換器３２を見たインピーダンスＺ12がある程度大きくなるような電気長の長さが良い。
しかしながらあくまでＡ区間からＣ領域までの増幅器全体の特性を見てインピーダンス変換器３２の電気長の長さを調整して決める。
さらに位相器３１の位相を調整によりオフセットさせて回路定数のばらつきによる位相誤差を補正して増幅器全体の特性を良くする。
又ここの説明はインピーダンス変換器３２の伝送線路の電気長の長さＬを０〜λ／２としたが、増幅素子の大きさが大きく占めるので、伝送路としての電気長の長さがλ/２以下に出来ない場合も実装上ありえるので、更に長くしてλ/２以上としても問題はない。
又ＺＡは通常において最大出力時の負荷インピーダンスに合わせることになるが、増幅器全体特性から多少ずらしても良い。
【００２３】
図３（Ａ）は位相器３１の図例である。これは３ｄＢカプラを利用した反射型位相器の例である。
カプラ３００に入力端子３０１から入った信号はカプラ３００の出力として３０３と３０４に等分配されるが伝送線路３０５とリアクタンス３０７及び伝送線路３０６とリアクタンス３０８の同一係数を持った無損失線路で反射され出力端子３０２に出力される。
これは３ｄＢカプラの反射端で９０度位相が遅れることを利用して位相器を構成している。
伝送線路３０５、３０６の電気長の長さは全体の位相との絡みで零の場合もある。また３０１の入力側、３０２の出力側に入れてもよい。
リアクタンス３０７，３０８はコンデンサ或いはインダクタンスでもよい。図８で示された従来の位相器３は伝送線路で構成された直列部品であり、これは一旦電気長の長さが決まれば調整は不可能であったが、本発明は反射型の３ｄＢカプラを使用しているので、リアクタンスを変えたとしても等価的に並列となって位相の調整が可能となる。すなわちリアクタンス値を変えても入力端子３０１と出力端子３０２の関係は位相のみしか変わらないこととなる。
原理上、３０５と３０６の電気長の長さは同じ、また３０７と３０８の値も同じにするのが一般的で、これにより本来の伝送線路と同じ対称回路になるが、これに限るものではない。
他方、図３（Ｂ）では可変コンデンサ３０７、３０８を利用している。可変コンデンサは手動調整用でもよいし、電子的に可変できるコンデンサでもよい。またリアクタンス３０７、３０８を実装しないで伝送線路３０５、３０６の先端を開放にしても線路長をカットして位相量を調整してもよいし又は先端をショートにするためショートバーを貼り付けて位相量を調整してもよい。
位相器の位相部位３００は３ｄＢカプラを利用したがブランチライン型等反射型の同一機能であれば拘わらない。
位相器としてはサーキュレータを使用する場合もある。
【００２４】
次に、図４（Ａ）、（Ｂ）、（Ｃ）に本発明の増幅器の位相特性を表した図を示す。
図４（Ａ）はＡＢクラスのキャリア増幅器４のＡＭ／ＰＭ特性（振幅／位相特性）である。
図４（Ｂ）はＢ又はＣクラスのピーク増幅器５のＡＭ／ＰＭ特性である。
図４（Ｃ）は増幅器全体のＡＭ／ＰＭ特性である。
増幅器４，５のＡＭ／ＰＭ特性曲線はそれぞれ図４に示すようにａ、ｂである。
キャリア増幅器４は増幅器全体の飽和前よりＡＭ／ＰＭ変化は始まり、ピーク増幅器５はある程度の出力レベルでの出力点を境にＡＭ／ＰＭ変化方向が逆に変わる。
これらの増幅回路全体の特性は、増幅器４と５のベクトル合成で、結果のＡＭ／ＰＭ特性曲線はｃとなり、これは良いＡＭ／ＰＭ特性といえる。
仮にピーク増幅器５のＡＭ／ＰＭ特性がｂ１のように位相レベル変化することになると合成ＡＭ／ＰＭ特性はｃ１のようになり劣化してしまう。
この時、位相器３１で位相オフセットを与えれば、すなわち（ｂ−ｂ１）分の特性を予め与えればもともとのｃになることが分かる。
以上の説明はピーク増幅器５の特性が変わった場合であるがキャリア増幅器４の特性が変わっても、その分を位相器３１でオフセットを与えればよい。
【００２５】
図５は合成部６を含む合成部の詳細説明図である。
図８に示された合成部６０では、従来の伝送線路で構成しているものであり、伝送線路も固定の電気長となり回路がばらついた場合は調整できず特性がが一定とならなかった。
図５に示されたインピーダンス変換器である伝送線路６４は、その主要な回路素子として３ｄＢカプラを用いている。
この３ｄＢカプラを利用した位相器は先程説明したように入力と出力は位相のみ変わるだけであるので伝送線路の電気長の長さを変えた時と等価になる。
伝送線路はλ／４に限られているわけでなく増幅素子である各ＦＥＴの特性に最適な合成長があるので本回路を追加することにより合成効率が悪くなる事はない。
キャリア増幅器４から端子５０１を介して伝送線路６４に入った信号は３ｄＢカプラ５００で分配され伝送線路５０５、リアクタンス素子５０７と伝送線路５０６、リアクタンス素子５０８で反射され、インピーダンス変換された出力が端子５０２に現れる。
またピーク増幅器５から端子４０１を介してインピーダンス変換器３２に入った信号は３ｄＢカプラ４００で分配され伝送線路４０５、リアクタンス素子４０７と伝送線路４０６、リアクタンス素子４０８で反射されインピーダンス変換された出力が出力端子４０２に現れる。
上記５０２と４０２の信号を合成端６２にて合成し合成出力を得る。
本実施例はキャリア増幅器４から６２の間に入れる３ｄＢカプラ（位相器）５００とピーク増幅器５から６２の間に入れる３ｄＢカプラ４００の両方を採用しているが片方だけで従来のような伝送線路をしてもよい場合もある。
【００２６】
特に高出力を伝送する場合、リアクタンス素子５０７、５０８、４０７.４０８をオープン又はショートにして歪み発生を抑え、伝送線路４０３、４０４、５０３、５０４の長さを調整するために、その長さを変えることはプリント基板配線のパターンカットやパターン追加で容易である。
【実施例２】
【００２７】
第２の実施例を図６に示す。図６は、本発明の実施例２に係る増幅器の構成図である。本実施例の増幅器は、キャリア増幅器若しくはピーク増幅器の少なくともどちらかを複数設けた点で上述の実施例１と異なり、図１と同一の符号を有する構成要素は緒元を除き図１と基本的に同一である。本実施例は、２個の増幅器では出力が不足する場合に好適なものである。
【００２８】
図６において２１は、入力端子１に入力された信号をｎ分配する分配器である。
４−１から４−ｋは、ｋ個（０＜ｋ＜ｎ）のキャリア増幅器であり、それぞれの増幅器は図１のキャリア増幅器４と同等である。
５−１から５−ｍは、ｍ個（ｍ＝ｎ−ｌ）のピーク増幅器であり、それぞれの増幅器は図１のピーク増幅器４と同等である。
なお図６において記載を省略したが、４−１〜４−ｋ及び５−１〜５−ｍに対応して、実施例１のインピーダンス変換器３２や位相器３１を備えるものである。
ここでの７１も、ノード６２のインピーダンスを出力負荷のインピーダンスＺ0に変換するインピーダンス変換器である。インピーダンス変換器７１は例えばλ／４変成器である。
【００２９】
本実施例では、入力信号は分配器２１でｎ分配され、ｋ個は小信号入力から大信号入力までの間のレベルで動作するＡＢ級の増幅器（４−１〜４−ｋ）で増幅され、ｍ個は大信号入力で動作するＢまたはＣ級の増幅器（５−１〜５−ｍ）で増幅される。ｍ個の増幅器は、同一の入力レベルから動作を開始しても良いが、バイアスレベルを異ならせ、入力レベルの増加に従い徐々に動作を開始するようにしても良い。
なお増幅器の合計数はｎ個とする。
【実施例３】
【００３０】
第３の実施例を図７に示す。図７は、本発明の実施例３に係るドハティ増幅器の構成図である。本実施例のドハティ増幅器は、複数のキャリア増幅器及び複数のピーク増幅器の夫々にプリアンプを従属接続した点で実施例３と異なる。図７は、電源効率が更なる改善が行えるので本発明全般に好適なものである。
【００３１】
一般的には増幅器は、必要なゲインを得るために複数個の増幅素子を使用する。例えば、図１の増幅器の前（入力端子１）にプリアンプを従属接続して使用するが、しかし、図１の回路には分配器２があり、ピーク増幅器に分配された電力は、ピーク増幅器が動作しないC領域では有効に使われず反射される。つまり、プリアンプで増幅した信号を図１等の入力端子１から入力しても、入力された電力は、最悪で３ｄB損失される。この分配損によりドハティ増幅器の電源付加効率は低下する。
【００３２】
そこで、図７において、４４−１〜４４−ｋ及び５４−１〜５４−ｍはプリアンプであり、分配器２１とキャリア増幅器４−１〜４−ｋ及びピーク増幅器５−１〜５−ｍの間にそれぞれ対応させて挿入接続される。
これらのプリアンプは、必要に応じて、プリアンプ用としての入力整合回路や出力整合回路を備えるものとする。これらのプリアンプは全て同一構成でもよく、または動作級を異ならせてもよい。またプリアンプを複数縦続（cascade）接続してもよく、複数のプリアンプをまとめて共用して分配しても良い。
４４−１から４４−ｋや５４−１〜５４−ｍは、必要に応じて実施例１の位相器３１を、５−１〜５−ｍはインピーダンス変換器３２を備えることは云うまでもない。
【００３３】
本実施例によれば、入力信号がより小さいレベルのうちに分配器２１で分配するので、分配損の絶対量が小さくなり、結果的に増幅器全体の電源効率を改善できる。これは増幅素子４２等のゲインが小さいときに顕著である。
【産業上の利用可能性】
【００３４】
本発明は、移動通信又は固定通信に用いられる無線通信システムに適用されて通信事業等に利用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１に係る増幅器の構成を示すブロック図である。
【図２】本発明の実施例１に係る増幅器のインピーダンス整合を示すスミスチャートである。
【図３】本発明の実施例１に係る増幅器に用いる位相器の回路例である。
【図４】本発明の実施例１に係る増幅器の特性を示すグラフ図である。
【図５】本発明の実施例１に係る増幅器に用いる合成部の回路図である。
【図６】本発明の実施例３に係る増幅器の構成図である。
【図７】本発明の実施例４に係る増幅器の構成図である。
【図８】従来のドハティ増幅器の構成図である。
【図９】ドハティ増幅器に係る理論上の効率特性を示すグラフ図である。
【図１０】従来のドハティ増幅器に係るインピーダンスの変化と歪の一例を示すスミスチャートである。
【符号の説明】
【００３６】
１ 入力端子
２、２１ 分配器
３、３１ 位相器
３２ インピーダンス変換器（伝送線路）
４、４−１〜４−ｋ キャリア増幅器
４１ 入力整合回路
４２ 増幅素子
４３ 出力整合回路
４４−１〜４４−ｋ プリアンプ
５、５−１〜５−ｍ ピーク増幅器
５１ 入力整合回路
５２ 増幅素子
５３ 出力整合回路
５４−１〜５４−ｍ プリアンプ
６ 合成部
６０ ドハティ合成部
６１ λ／４変成器
６２ ノード
６４ インピーダンス変換器（伝送線路）
７、７１ λ／４変成器
８ 出力端子
９ 出力負荷
４４−１〜４４−ｋ、５４−１〜５４−ｍ プリアンプ
３００〜３０８ 位相器３１を構成する回路素子
４００〜４０８ 伝送線路６４を構成する回路素子
５００〜５０８ インピーダンス変換器３２を構成する回路素子
【技術分野】
【０００１】
本発明は、増幅器に係り、特に従来のドハティ増幅器では整合が困難な増幅素子等を用いたときの性能を改善した増幅器に関する。
【背景技術】
【０００２】
従来、ＣＤＭＡ信号（code division multiple access）やマルチキャリア信号のような無線周波信号を電力増幅する場合、共通増幅器に歪補償手段を付加し、共通増幅器の動作範囲を飽和領域付近まで広げることで低消費電力化を図っていた。歪補償手段として、フィードフォワード歪補償やプリディストーション歪補償などがあるが、歪補償だけでは低消費電力化に限界が近づいている。そのため近年、高効率な増幅器としてドハティ増幅器を用いることが注目されている。
【０００３】
図８は従来のドハティ増幅器の構成図である。
入力端子１から入った信号は、分配器２で分配される。分配された一方の信号は、キャリア増幅器４に入力される。
キャリア増幅器４は、増幅素子４２の入力側と分配器２の出力側との間のインピーダンス整合を取る入力整合回路４１と、増幅素子４２と、増幅素子４２の出力側とキャリア増幅器４の出力側との間のインピーダンス整合を取る出力整合回路４３とから構成されている。
キャリア増幅器４の出力は、λ／４変成器６１でインピーダンス変換される。分配器２で分配された他方の信号は、位相器３で位相を９０度（λ／４）遅らされ、ピーク増幅器５に入力される。
ピーク増幅器５は、キャリア増幅器４と同様に、入力整合回路５１と、増幅素子５２と、出力整合回路５３から構成されている。λ／４変成器６１及びピーク増幅器５の出力はノード（合成点）６２において増幅信号が合成される。合成された信号は、出力負荷Ｚ0に整合させるため、λ／４変成器７でインピーダンス変換される。λ／４変成器６１とノード６２とを合わせて、ドハティ合成部６０と呼ぶ。λ／４変成器７の出力は出力端子８を介して出力負荷９に接続される。
【０００４】
図８の従来のドハティ増幅器の動作の概要は、以下の内容である。
キャリア増幅器４とピーク増幅器５とでは、増幅素子４２がＡＢ級にバイアスされ、増幅素子５２がＢ又はＣ級にバイアスされている点で異なる。そのため、増幅素子５２が動作する入力レベルまでは増幅素子４２は単独で動作し、増幅素子４２の出力のみが負荷に供給されることになる。
増幅素子５２が動作するような大きな入力レベルとなり増幅素子４２が飽和領域に入ると、すなわち増幅素子４２の線形性が崩れ始めると、増幅素子５２も動作し始め、増幅素子５２の出力も負荷に供給され始め、増幅素子４２とともに負荷を駆動することになる。
このとき増幅出力整合回路４３から負荷側をみた抵抗値は、後述するように高い抵抗値から低い抵抗値へ移動するが、増幅素子４２は飽和領域に達したので効率は良い状態となる。
入力端子１からの入力信号のレベルが更に増加すると、増幅素子５２も飽和し始めるが、増幅素子４２、５２ともに飽和しているのでこのときも効率は良い状態である。
【０００５】
図９は、ドハティ方式の理論効率と一般のＢ級増幅器の理論効率の対比特性図である。
これは、図８のドハティ増幅器に係る理論上のコレクタ効率ないしドレイン効率を示す図である。
なおここで云うコレクタ効率とは、バイポーラトランジスタ増幅回路におけるコレクタに印加される電源の電圧（直流）とその電源から供給される電流（直流）の積に対する、コレクタから取り出せる無線周波出力電力の割合を意味するものであり、ＦＥＴ増幅回路におけるドレイン効率についても同様である。効率は図９の縦軸で示される。
図９の横軸は入力レベルの基準値を基にして相対レベルをプロットするバックオフであり、増幅素子４２、５２の両方が飽和する最小の入力端子１への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対しどれだけ余裕があるかを示すデシベル数値である。
【０００６】
図９において、破線は、一般的なＢ級増幅器の効率特性を示し、実線は、簡単なモデルにおけるドハティ増幅器の効率特性を示している。
入力レベルがＡ区間（入力レベル；小）にあるときは、基本的にキャリア増幅器４のみが動作する。バックオフが６ｄＢになる付近でキャリア増幅器４は飽和し始め、効率はＢ級増幅器の最大効率付近に同等まで達する。
ドハティ増幅器の最大出力をＰ0とすると、このときキャリア増幅器４の出力は約Ｐ0／４となる。
バックオフが６ｄＢ以下のＢ区間（入力レベル；中）では、入力レベルが増加するに従い、キャリア増幅器４の出力は約Ｐ0／４からＰ0／２へ増加していく遷移状態を示し、ピーク増幅器５の出力はほぼ０からＰ0／２へ増加していく遷移状態を示す。
このときキャリア増幅器４及びピーク増幅器５の出力が合成された出力電力の和（ノード６２）は、入力端子１への入力電力に対し、Ａ区間のときと同じ比例定数で比例する。
ピーク増幅器５が動作し始めると効率は一旦低下するが、ピーク増幅器５も飽和し始めるコンプレッションポイントで再びピークの効率を迎える。コンプレッションポイントにおいて、キャリア増幅器４とキャリア増幅器５の出力は等しくＰ0／２となる。
一般に、ＣＤＭＡ信号やマルチキャリア信号は高いピークファクタ、すなわちピーク電力と平均電力の高い比を有するが、通常の増幅器では７〜１２ｄＢのピークファクタに対応できるように、コンプレッションポイントからその分を下げた点を動作点としている。
【０００７】
図８に戻り、各部のインピーダンスを説明する。
出力負荷９のインピーダンスは一定値Ｚ0に規定されているので、これを起点として説明を開始する。
ノード６２からλ／４変成器７をみたインピーダンスＺ7は、λ／４変成器７の特性インピーダンスをＺ2とすると、Ｚ7＝Ｚ22／Ｚ0で表わされる。
出力整合回路４３の出力側から特性インピーダンスＺ１を有するλ／４変成器６１をみたインピーダンスＺ4は、Ａ区間において、出力整合回路５３の出力インピーダンスＺ11が実質的に無限大となるためにＺ11を無視することができ、上記（Ｚ7＝Ｚ22／Ｚ0）と同様に求まり、またＣ領域においては負荷を等しく分担し、そのためキャリア増幅器４の負荷インピーダンス（ノード６２でのキャリア増幅器４の寄与分）と整合回路５３の負荷インピーダンスＺ５は同じ２Ｚ7になるので次式となる。
なお、Ｂ区間におけるＺ4及びＺ5は、Ａ区間の時の値とＣ領域の時の値との間をそれぞれ遷移する。
【０００８】
【数１】
【０００９】
【数２】
【００１０】
ドハティ増幅器を周波数の高い例えばＧＨｚ領域に応用したときのインピーダンス値の一例を説明する。
すなわち、出力整合回路４３の出力側からみたインピーダンスＺ4は、入力信号レベルの小さいとき（Ａ区間）のインピーダンス値に対し、入力信号レベルが大きくなるとき（Ｃ領域）には１／２となり、別の言い方をすれば２倍の負荷変動を起こすことになる。
例えば、Ｚ7＝２５Ω、Ｚ1＝５０Ωとすると、Ｚ4は１００Ω〜５０Ωの間で変化する。
従って増幅素子４２の負荷インピーダンスも変動することになる。
【００１１】
上述した従来のドハティ増幅器の他に、ドハティ増幅器の二つの増幅回路の出力部にオフセットラインなるものを配し、整合を可能とさせ、増幅器の出力を最大限に得ようとするものが知られる（例えば特許文献１参照。）。
【００１２】
【特許文献１】特開２００４−９６７２９号公報 （第８頁 図２）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら従来のドハティ増幅器では、半導体の増幅素子を用いて高周波数、大電力の領域に応用した場合、増幅器を構成する各部位にはストリップラインを主に用いているため、プリント基板及びＦＥＴなどの増幅素子の各種特性パラメータが設計値よりずれが生じたり、ばらつきが大きくなったりして調整して増幅素子から出力側を見たインピーダンスをドハティ理論に合致させることが困難であったので、特に高出力になるほど厳しくなるのでドハティの効率特性の品質状態を安定に保つのが困難であった。
【００１４】
また電力効率は良くなったとしても、歪特性は良くならない欠点もあった。特にピーク増幅器はＣクラスで動作させることが多い為、もともと歪が悪いこと、又増幅素子５２の負荷側インピーダンスは無限大から数十Ω間まで変化することから最適整合ポイントを見つけずらかった。
即ち、図８において、増幅素子５２の出力側から見た負荷線（負荷側を見たインピーダンス）は入力電力レベルにより負荷線（負荷側を見たインピーダンス）が変化するためである。
図１０は、増幅素子５２の負荷インピーダンスの変動の一例を示すスミスチャートである。
ＺAは増幅素子５２の最大出力が得られる負荷インピーダンス点であり、通常は数Ωから十数Ωあるいはそれ以下の値であり、２Ｚ７に比べかなり小さく、破線で示す軌跡を辿り純抵抗ではない。
このスミスチャートは、ＺAと２Ｚ７の間の任意の抵抗で正規化してある。
４本の実線（歪ａ〜ｄ）は、等歪線であり、歪ａから歪ｄの順で歪がよくなることを示している。
入力レベルの増加に伴い、ピーク増幅器５の負荷インピーダンスＺ５は低下し始め、図１０に示ように無限大（∞）から２Ｚ７に向かって移行する。
この時の増幅素子５２の負荷インピーダンスはＺＢからＺAに変化する。従って、歪は歪ｄ,歪ｃの状態を経るので、これは歪の良い増幅器の動作とは云えない。
【００１５】
以上の説明は、出力及び歪に着目したが、一般に増幅器の性能を示す指標として、出力、電力効率、ゲイン及び出力歪がある。
選択された任意の種類の増幅素子のこれら性能を満足するような整合を考えた場合においても、増幅素子５２の出力インピーダンスは、入力レベルの増加とともに図１０のようにスミスチャートの中心に対し外側から内側に移動するよりも、内側から外側に移動したほうがよい場合がある。又さらに特性の良い任意の点からＺAへ動かせた方がよい場合もある。
【００１６】
本発明は、上述した背景からなされたものであり、従来のドハティ増幅器を超えた高電力効率である上、出力歪を低減して安定な品質を維持する増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明に係る増幅器は、複数の増幅回路の出力を合成して出力とする増幅器において、
前記複数の増幅回路のうち、増幅素子をＡＢ級で動作させる第１の増幅回路と、
前記複数の増幅回路のうち、増幅素子をＢ級またはＣ級で動作させる第２の増幅回路と、
前記第１の増幅回路の出力に接続されるλ／４以外の電気長を有する第１の伝送線路と、
前記第２の増幅回路の出力に接続される任意の電気長を有する第２の伝送線路と、
前記第１の伝送線路の出力と前記第２の伝送線路の出力とを合成する合成端と、を備える。
更に、前記第１の伝送線路若しくは前記第２の伝送線路の少なくとも一方が、位相器を有する。
更に、前記第１の増幅回路は、ＡＢ級で動作する第１のプリアンプを有し、
前記第２の増幅回路は、Ａ級からＣ級のいずれかを動作点とする第２のプリアンプを有する。
【発明の効果】
【００１８】
本発明にかかる増幅器によれば、適切な整合を取ることにより従来のドハティ増幅器よりも、増幅回路の定数のばらつきによる位相誤差を改善した上、高電力効率が得られ、かつ、出力歪みが低減されるので安定な品質を維持することができる。
【発明を実施するための最良の形態】
【００１９】
以下実施例１〜３について説明する。
【実施例１】
【００２０】
図１は、本発明の最良の形態に係る実施例１の増幅器の構成図である。図１の増幅器は、インピーダンス変換器３２、６４を０からλ/２以上に調整できるようにしたこと、位相器３１においても位相調整ができるようにされたことで従来と異なり、他の構成は定数の違いはあるものの基本的に同じである。
１は、増幅器への入力信号が入力される入力端子である。
２は、入力端子１に入力された信号を分配する分配器である。分配器２は、例えば配線板上に形成されたウィルキンソン分配器、あるいはカプラ等である。
３１は、入力に対して出力を遅らせることを基本とし、入力端子１からキャリア増幅器４を経由する時間、位相と入力端子１からピーク増幅器５を経由する時間、位相を出力合成端において等しくさせるような線路を有する位相可変型の位相器である。実装位置はキャリア増幅器４を経由する方に挿入することもある。また位相量をオフセットした方が良い場合もある。
４１は、分配器２で分配された信号のインピーダンスを後段の増幅素子４２の入力インピーダンスに変換する入力整合回路である。
４２は、信号を増幅する増幅素子である。増幅素子４２はＡＢ級にバイアスされる。
４３は、増幅素子４２の出力端に接続される出力整合回路である。
４は、４１、４２及び４３で構成されるキャリア増幅器である。
５１は、分配器２で分配され、位相器３１経た信号のインピーダンスを、後段の増幅素子５２の入力インピーダンスに変換する、入力整合回路である。
５２は、信号を増幅する増幅素子である。増幅素子５２はＢ級またはＣ級にバイアスされる。
増幅素子４２及び５２は通常、ＬＤ−ＭＯＳ（Lateral Double-diffused MOS）、ＧａＡｓ−ＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の半導体デバイスである。
５３は、増幅素子５２の負荷インピーダンスをＺ５（通常２Ｚ７）に整合させる出力整合回路である。
５は、５１，５２及び５３で構成されるピーク増幅器である。
入力整合回路４１、５１及び出力整合回路４３、５３は、集中定数回路、分布定数回路、或いはそれらの組み合わせのいずれの回路で構成されても良く、プリント基板などへの実装上、避けられないストレーキャパシタンスやストレーインダクタンス等を含んでもかまわない。
３２は、出力整合回路５３とともに増幅素子５２の負荷インピーダンスを入力レベルのＡ，Ｂ区間においてはＺＡを中心とした周囲のインピーダンスに変換し、Ｃ領域においてはＺＡに変換するインピーダンス変換器である。このインピーダンス変換器３２は、長さＬ＝０〜λ／２以上の可変型の電気長を有する伝送線路であり、その特性インピーダンスＺ1は２Ｚ7＝２Ｚ22／Ｚ0に等しい。（詳細は図２により後述する。）
６２は、出力整合回路４３及び５３からの出力信号をそれぞれ伝送線路６４、インピーダンス変換器３２を経て結合させるノード（同相合成端）であり、インピーダンス変換器３２の伝送線路上の信号が電気長０λ位相の時は、その構造は配線板上で単に接続線とされるものである。
６４は合成部の構成部位であるインピーダンス変換の伝送線路である。本発明においては、長さＬ＝０〜λ／２あるいは、それ以上の可変型電気長を有する伝送線路からなるインピーダンス変換器であり、その特性インピーダンスＺ1は２Ｚ7＝２Ｚ22／Ｚ0に等しい。
６は、６２及び６４で構成される合成部である。
７１は、ノード６２から負荷側をみたインピーダンスＺ７を出力負荷Ｚ0に変換するλ／４変成器である。λ／４変成器７１は、その特性インピーダンスＺ2に相当する線幅、及びλ／４に相当する電気長の長さを有する導体パターンとして配線基板上に形成させても良い。
以上に用いられた各λ／４変成器を多段構成にすると比較的広い周波数範囲で整合が取れるが、整合さえ取れればλ／４変成器以外の整合手段を用いても良い。
８は、増幅器の出力端子である。９は、特性インピーダンスＺ０を有する出力負荷である。
【００２１】
本発明の増幅器の主たる構成を説明する。
二つの増幅回路（キャリア増幅器４、ピーク増幅器５）の出力を合成して出力とする増幅器であって、二つの増幅回路のうち、増幅素子をＡＢ級で動作させる第１の増幅回路（キャリア増幅器４）と、第１の増幅回路（キャリア増幅器４）の出力に接続されるλ／４以外の電気長を有する第１の伝送線路（インピーダンス変換器６４）と、
二つの増幅回路のうち、増幅素子をＢまたはＣ級で動作させる第２の増幅回路（ピーク増幅器５）と、第２の増幅回路（ピーク増幅器５）の出力に接続される任意の電気長を有する第２の伝送線路（インピーダンス変換器３２）と、第２の増幅回路（ピーク増幅器５）の入力側に備えられた位相器（位相器３１）と、第１の伝送線路（インピーダンス変換器６４）の出力と第２の伝送線路（インピーダンス変換器３２）の出力とを合成して出力する合成端（ノード６２）とを備えている。
上記の備えによって、第２の増幅回路（ピーク増幅器５）が増幅出力を出さない低入力レベル範囲（Ａ区間）のとき、第１の増幅回路（キャリア増幅器４）は増幅を行い増幅信号が出力され、このとき合成部６２から第２の伝送線路をみたインピーダンスＺ12が概ね大きくなる（無限大より若干ずれた）ような第２の伝送線路（３２）の長さとなるものである。
更に、低入力レベル以上の入力レベル範囲（Ｂ区間、Ｃ領域）のときは、第１及び第２の増幅回路（キャリア増幅器４、ピーク増幅器５）は増幅を行い増幅信号がそれぞれ出力され、このとき第１の増幅回路（キャリア増幅器４）の出力から第１の伝送線路（インピーダンス変換器６４）側をみたインピーダンスＺ4 及び第２の増幅回路（ピーク増幅器５）の出力から第２の伝送線路（インピーダンス変換器３２）側をみたインピーダンスＺ5が増幅素子の機能（効率、利得、歪み等）を最良にする値となるように第１及び第２の伝送線路（インピーダンス変換器６４、３２）の電気長を選択されているものである。
従って、第２の伝送線路長は、Ａ区間においてインピーダンスＺ12が概ね大きくなり、かつ、Ｂ区間、Ｃ領域で増幅器の機能が良くなるような長さとなる増幅器である。
【００２２】
図２は、図１のピーク増幅器５側に着眼して、出力整合回路５３及びインピーダンス変換器３２による負荷側との整合状態を示すスミスチャートである。これによって本発明のインピーダンス整合状態を説明する。
出力整合回路５３から負荷側をみたインピーダンスＺ５の値が２Ｚ７の値であった時に、所定の電力値Ｐ0を出力できるように構成されることを基準としている。
このとき、ピーク増幅器５単体としては最大出力の状態となる。
即ち、Ｃ領域において、増幅素子５２から負荷側をみたインピーダンスはＺAに整合され、このときインピーダンス変換器３２は単なる伝送路を成す状態となる。
一方、Ａ区間において、増幅素子５２は入力が予め設定された閾値以下の入力レベルであり、電力は供給しないので、インピーダンス変換器３２から負荷側をみたインピーダンスＺ１０が概ね無限大となる。
次に、Ｂ区間において、入力信号のレベルが少しづつ予め設定された閾値を超えて供給され始めるとインピーダンス変換器３２から負荷側をみたインヒ゜ータ゛ンスＺ１０（変数）は概ね無限大から次第に低下する変数値を示すこととなる。
出力整合回路５３から負荷側をみたインピーダンスＺ５は、図２に示されるように、点ａ１で示される電気長の長さＬ＝０またはλ／２のときにＺ１０となり、点ｃ１で示される電気長の長さＬ＝λ／４のときに（２Ｚ７）2／Ｚ１０となる。
そして電気長の長さＬを０〜λ／２の範囲で動かすと、Ｚ５は、２Ｚ７を中心とし、点ａ１−点ｃ１間の距離を直径とする円上を右回りに変化するインピーダンス軌跡を示す。
この２Ｚ７を中心とする円上のインピーダンス軌跡は、出力整合回路５３によりＺAを中心とするほぼ円上に写像される。
点ａ１、ｂ１、ｃ１、ｄ１と点ａ１’、ｂ１’、ｃ１’、ｄ１’はそれぞれ対応しており、Ｌを変化されれば、出力整合回路５３から負荷側をみたインピーダンスＺ５を点ａ１’、ｂ１’、ｃ１’、ｄ１’に可変できることを示している。
従って、点ｄ１’が性能の最も優れる位置であれば、点ｄ１’になるように、電気長の長さＬを設定すればよい。
Ｚ１０は無限大から２Ｚ７まで変わるものであるが、図１に示された増幅器全体の特性に影響を及ぼすＺ１０の範囲は２Ｚ７の10倍以下程度なので、図２ではＺ１０の値を無限大値に比較して小さな値にして作図した状態を示している。
また増幅素子の種別によっては最適位置がＺＡを中心とした、ほぼ円周上のどこにあっても電気長の長さＬを変えることにより得られる。
次に、Ｂ区間において入力が増えるに従い，即ち増幅素子５２の出力が増えるに従い増幅素子５２の出力インピーダンスは点ｄ１’から図２の矢印のように進みＣ領域でＺＡになる。
ここで増幅器全体としての特性を良くするためにインピーダンス変換器３２の線路の長さを変えるがこの長さによってキャリア増幅器4も影響を受けるので，例えばＡ区間でピーク増幅器５が動作していない時ノート゛６２からインピーダンス変換器３２を見たインピーダンスＺ12がある程度大きくなるような電気長の長さが良い。
しかしながらあくまでＡ区間からＣ領域までの増幅器全体の特性を見てインピーダンス変換器３２の電気長の長さを調整して決める。
さらに位相器３１の位相を調整によりオフセットさせて回路定数のばらつきによる位相誤差を補正して増幅器全体の特性を良くする。
又ここの説明はインピーダンス変換器３２の伝送線路の電気長の長さＬを０〜λ／２としたが、増幅素子の大きさが大きく占めるので、伝送路としての電気長の長さがλ/２以下に出来ない場合も実装上ありえるので、更に長くしてλ/２以上としても問題はない。
又ＺＡは通常において最大出力時の負荷インピーダンスに合わせることになるが、増幅器全体特性から多少ずらしても良い。
【００２３】
図３（Ａ）は位相器３１の図例である。これは３ｄＢカプラを利用した反射型位相器の例である。
カプラ３００に入力端子３０１から入った信号はカプラ３００の出力として３０３と３０４に等分配されるが伝送線路３０５とリアクタンス３０７及び伝送線路３０６とリアクタンス３０８の同一係数を持った無損失線路で反射され出力端子３０２に出力される。
これは３ｄＢカプラの反射端で９０度位相が遅れることを利用して位相器を構成している。
伝送線路３０５、３０６の電気長の長さは全体の位相との絡みで零の場合もある。また３０１の入力側、３０２の出力側に入れてもよい。
リアクタンス３０７，３０８はコンデンサ或いはインダクタンスでもよい。図８で示された従来の位相器３は伝送線路で構成された直列部品であり、これは一旦電気長の長さが決まれば調整は不可能であったが、本発明は反射型の３ｄＢカプラを使用しているので、リアクタンスを変えたとしても等価的に並列となって位相の調整が可能となる。すなわちリアクタンス値を変えても入力端子３０１と出力端子３０２の関係は位相のみしか変わらないこととなる。
原理上、３０５と３０６の電気長の長さは同じ、また３０７と３０８の値も同じにするのが一般的で、これにより本来の伝送線路と同じ対称回路になるが、これに限るものではない。
他方、図３（Ｂ）では可変コンデンサ３０７、３０８を利用している。可変コンデンサは手動調整用でもよいし、電子的に可変できるコンデンサでもよい。またリアクタンス３０７、３０８を実装しないで伝送線路３０５、３０６の先端を開放にしても線路長をカットして位相量を調整してもよいし又は先端をショートにするためショートバーを貼り付けて位相量を調整してもよい。
位相器の位相部位３００は３ｄＢカプラを利用したがブランチライン型等反射型の同一機能であれば拘わらない。
位相器としてはサーキュレータを使用する場合もある。
【００２４】
次に、図４（Ａ）、（Ｂ）、（Ｃ）に本発明の増幅器の位相特性を表した図を示す。
図４（Ａ）はＡＢクラスのキャリア増幅器４のＡＭ／ＰＭ特性（振幅／位相特性）である。
図４（Ｂ）はＢ又はＣクラスのピーク増幅器５のＡＭ／ＰＭ特性である。
図４（Ｃ）は増幅器全体のＡＭ／ＰＭ特性である。
増幅器４，５のＡＭ／ＰＭ特性曲線はそれぞれ図４に示すようにａ、ｂである。
キャリア増幅器４は増幅器全体の飽和前よりＡＭ／ＰＭ変化は始まり、ピーク増幅器５はある程度の出力レベルでの出力点を境にＡＭ／ＰＭ変化方向が逆に変わる。
これらの増幅回路全体の特性は、増幅器４と５のベクトル合成で、結果のＡＭ／ＰＭ特性曲線はｃとなり、これは良いＡＭ／ＰＭ特性といえる。
仮にピーク増幅器５のＡＭ／ＰＭ特性がｂ１のように位相レベル変化することになると合成ＡＭ／ＰＭ特性はｃ１のようになり劣化してしまう。
この時、位相器３１で位相オフセットを与えれば、すなわち（ｂ−ｂ１）分の特性を予め与えればもともとのｃになることが分かる。
以上の説明はピーク増幅器５の特性が変わった場合であるがキャリア増幅器４の特性が変わっても、その分を位相器３１でオフセットを与えればよい。
【００２５】
図５は合成部６を含む合成部の詳細説明図である。
図８に示された合成部６０では、従来の伝送線路で構成しているものであり、伝送線路も固定の電気長となり回路がばらついた場合は調整できず特性がが一定とならなかった。
図５に示されたインピーダンス変換器である伝送線路６４は、その主要な回路素子として３ｄＢカプラを用いている。
この３ｄＢカプラを利用した位相器は先程説明したように入力と出力は位相のみ変わるだけであるので伝送線路の電気長の長さを変えた時と等価になる。
伝送線路はλ／４に限られているわけでなく増幅素子である各ＦＥＴの特性に最適な合成長があるので本回路を追加することにより合成効率が悪くなる事はない。
キャリア増幅器４から端子５０１を介して伝送線路６４に入った信号は３ｄＢカプラ５００で分配され伝送線路５０５、リアクタンス素子５０７と伝送線路５０６、リアクタンス素子５０８で反射され、インピーダンス変換された出力が端子５０２に現れる。
またピーク増幅器５から端子４０１を介してインピーダンス変換器３２に入った信号は３ｄＢカプラ４００で分配され伝送線路４０５、リアクタンス素子４０７と伝送線路４０６、リアクタンス素子４０８で反射されインピーダンス変換された出力が出力端子４０２に現れる。
上記５０２と４０２の信号を合成端６２にて合成し合成出力を得る。
本実施例はキャリア増幅器４から６２の間に入れる３ｄＢカプラ（位相器）５００とピーク増幅器５から６２の間に入れる３ｄＢカプラ４００の両方を採用しているが片方だけで従来のような伝送線路をしてもよい場合もある。
【００２６】
特に高出力を伝送する場合、リアクタンス素子５０７、５０８、４０７.４０８をオープン又はショートにして歪み発生を抑え、伝送線路４０３、４０４、５０３、５０４の長さを調整するために、その長さを変えることはプリント基板配線のパターンカットやパターン追加で容易である。
【実施例２】
【００２７】
第２の実施例を図６に示す。図６は、本発明の実施例２に係る増幅器の構成図である。本実施例の増幅器は、キャリア増幅器若しくはピーク増幅器の少なくともどちらかを複数設けた点で上述の実施例１と異なり、図１と同一の符号を有する構成要素は緒元を除き図１と基本的に同一である。本実施例は、２個の増幅器では出力が不足する場合に好適なものである。
【００２８】
図６において２１は、入力端子１に入力された信号をｎ分配する分配器である。
４−１から４−ｋは、ｋ個（０＜ｋ＜ｎ）のキャリア増幅器であり、それぞれの増幅器は図１のキャリア増幅器４と同等である。
５−１から５−ｍは、ｍ個（ｍ＝ｎ−ｌ）のピーク増幅器であり、それぞれの増幅器は図１のピーク増幅器４と同等である。
なお図６において記載を省略したが、４−１〜４−ｋ及び５−１〜５−ｍに対応して、実施例１のインピーダンス変換器３２や位相器３１を備えるものである。
ここでの７１も、ノード６２のインピーダンスを出力負荷のインピーダンスＺ0に変換するインピーダンス変換器である。インピーダンス変換器７１は例えばλ／４変成器である。
【００２９】
本実施例では、入力信号は分配器２１でｎ分配され、ｋ個は小信号入力から大信号入力までの間のレベルで動作するＡＢ級の増幅器（４−１〜４−ｋ）で増幅され、ｍ個は大信号入力で動作するＢまたはＣ級の増幅器（５−１〜５−ｍ）で増幅される。ｍ個の増幅器は、同一の入力レベルから動作を開始しても良いが、バイアスレベルを異ならせ、入力レベルの増加に従い徐々に動作を開始するようにしても良い。
なお増幅器の合計数はｎ個とする。
【実施例３】
【００３０】
第３の実施例を図７に示す。図７は、本発明の実施例３に係るドハティ増幅器の構成図である。本実施例のドハティ増幅器は、複数のキャリア増幅器及び複数のピーク増幅器の夫々にプリアンプを従属接続した点で実施例３と異なる。図７は、電源効率が更なる改善が行えるので本発明全般に好適なものである。
【００３１】
一般的には増幅器は、必要なゲインを得るために複数個の増幅素子を使用する。例えば、図１の増幅器の前（入力端子１）にプリアンプを従属接続して使用するが、しかし、図１の回路には分配器２があり、ピーク増幅器に分配された電力は、ピーク増幅器が動作しないC領域では有効に使われず反射される。つまり、プリアンプで増幅した信号を図１等の入力端子１から入力しても、入力された電力は、最悪で３ｄB損失される。この分配損によりドハティ増幅器の電源付加効率は低下する。
【００３２】
そこで、図７において、４４−１〜４４−ｋ及び５４−１〜５４−ｍはプリアンプであり、分配器２１とキャリア増幅器４−１〜４−ｋ及びピーク増幅器５−１〜５−ｍの間にそれぞれ対応させて挿入接続される。
これらのプリアンプは、必要に応じて、プリアンプ用としての入力整合回路や出力整合回路を備えるものとする。これらのプリアンプは全て同一構成でもよく、または動作級を異ならせてもよい。またプリアンプを複数縦続（cascade）接続してもよく、複数のプリアンプをまとめて共用して分配しても良い。
４４−１から４４−ｋや５４−１〜５４−ｍは、必要に応じて実施例１の位相器３１を、５−１〜５−ｍはインピーダンス変換器３２を備えることは云うまでもない。
【００３３】
本実施例によれば、入力信号がより小さいレベルのうちに分配器２１で分配するので、分配損の絶対量が小さくなり、結果的に増幅器全体の電源効率を改善できる。これは増幅素子４２等のゲインが小さいときに顕著である。
【産業上の利用可能性】
【００３４】
本発明は、移動通信又は固定通信に用いられる無線通信システムに適用されて通信事業等に利用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１に係る増幅器の構成を示すブロック図である。
【図２】本発明の実施例１に係る増幅器のインピーダンス整合を示すスミスチャートである。
【図３】本発明の実施例１に係る増幅器に用いる位相器の回路例である。
【図４】本発明の実施例１に係る増幅器の特性を示すグラフ図である。
【図５】本発明の実施例１に係る増幅器に用いる合成部の回路図である。
【図６】本発明の実施例３に係る増幅器の構成図である。
【図７】本発明の実施例４に係る増幅器の構成図である。
【図８】従来のドハティ増幅器の構成図である。
【図９】ドハティ増幅器に係る理論上の効率特性を示すグラフ図である。
【図１０】従来のドハティ増幅器に係るインピーダンスの変化と歪の一例を示すスミスチャートである。
【符号の説明】
【００３６】
１ 入力端子
２、２１ 分配器
３、３１ 位相器
３２ インピーダンス変換器（伝送線路）
４、４−１〜４−ｋ キャリア増幅器
４１ 入力整合回路
４２ 増幅素子
４３ 出力整合回路
４４−１〜４４−ｋ プリアンプ
５、５−１〜５−ｍ ピーク増幅器
５１ 入力整合回路
５２ 増幅素子
５３ 出力整合回路
５４−１〜５４−ｍ プリアンプ
６ 合成部
６０ ドハティ合成部
６１ λ／４変成器
６２ ノード
６４ インピーダンス変換器（伝送線路）
７、７１ λ／４変成器
８ 出力端子
９ 出力負荷
４４−１〜４４−ｋ、５４−１〜５４−ｍ プリアンプ
３００〜３０８ 位相器３１を構成する回路素子
４００〜４０８ 伝送線路６４を構成する回路素子
５００〜５０８ インピーダンス変換器３２を構成する回路素子
【特許請求の範囲】
【請求項１】
複数の増幅回路の出力を合成して出力とする増幅器において、
前記複数の増幅回路のうち、増幅素子をＡＢ級で動作させる第１の増幅回路と、
前記複数の増幅回路のうち、増幅素子をＢ級またはＣ級で動作させる第２の増幅回路と、
前記第１の増幅回路の出力に接続されるλ／４以外の電気長を有する第１の伝送線路と、
前記第２の増幅回路の出力に接続される任意の電気長を有する第２の伝送線路と、
前記第１の伝送線路の出力と前記第２の伝送線路の出力とを合成する合成端と、を備えた増幅器。
【請求項２】
前記第１の伝送線路若しくは前記第２の伝送線路の少なくとも一方が、位相器を有することを特徴とする請求項１記載の増幅器。
【請求項３】
前記第１の増幅回路は、ＡＢ級で動作する第１のプリアンプを有し、
前記第２の増幅回路は、Ａ級からＣ級のいずれかを動作点とする第２のプリアンプを有したことを特徴とする請求項１記載の増幅器。
【請求項１】
複数の増幅回路の出力を合成して出力とする増幅器において、
前記複数の増幅回路のうち、増幅素子をＡＢ級で動作させる第１の増幅回路と、
前記複数の増幅回路のうち、増幅素子をＢ級またはＣ級で動作させる第２の増幅回路と、
前記第１の増幅回路の出力に接続されるλ／４以外の電気長を有する第１の伝送線路と、
前記第２の増幅回路の出力に接続される任意の電気長を有する第２の伝送線路と、
前記第１の伝送線路の出力と前記第２の伝送線路の出力とを合成する合成端と、を備えた増幅器。
【請求項２】
前記第１の伝送線路若しくは前記第２の伝送線路の少なくとも一方が、位相器を有することを特徴とする請求項１記載の増幅器。
【請求項３】
前記第１の増幅回路は、ＡＢ級で動作する第１のプリアンプを有し、
前記第２の増幅回路は、Ａ級からＣ級のいずれかを動作点とする第２のプリアンプを有したことを特徴とする請求項１記載の増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−３３２８２９（Ｐ２００６−３３２８２９Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００５−１５０４５６（Ｐ２００５−１５０４５６）
【出願日】平成１７年５月２４日（２００５．５．２４）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願日】平成１７年５月２４日（２００５．５．２４）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【Ｆターム（参考）】
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