差動増幅器
【課題】トランジスタの温度差に起因する非直線性増幅誤差を広い周波数範囲に亘って低減する。
【解決手段】入力信号をバッファリングするトランジスタＱ1，Ｑ2と、該トランジスタＱ1，Ｑ2のコレクタ端子側にコレクタ電流に依存した電圧降下を発生させる電圧発生回路と、トランジスタＱ1，Ｑ2の出力をバッファリングするエミッタフォロワ回路と、トランジスタＱ1，Ｑ2にたすきがけ接続されると共にエミッタフォロワ回路によって駆動される第１の差動増幅回路と、エミッタフォロワ回路によって駆動される第２の差動増幅回路と、トランジスタＱ1，Ｑ2と第１の差動増幅回路との間に設けられたトランジスタＱ9，Ｑ10と、第２の差動増幅回路の出力に設けられたトランジスタＱ11，Ｑ12と、トランジスタＱ1，Ｑ2及び第１、第２の差動増幅回路のコレクタ-エミッタ間電圧を等しくするバイアス電圧をトランジスタＱ9〜Ｑ12に出力するバイアス回路とを具備する。
【解決手段】入力信号をバッファリングするトランジスタＱ1，Ｑ2と、該トランジスタＱ1，Ｑ2のコレクタ端子側にコレクタ電流に依存した電圧降下を発生させる電圧発生回路と、トランジスタＱ1，Ｑ2の出力をバッファリングするエミッタフォロワ回路と、トランジスタＱ1，Ｑ2にたすきがけ接続されると共にエミッタフォロワ回路によって駆動される第１の差動増幅回路と、エミッタフォロワ回路によって駆動される第２の差動増幅回路と、トランジスタＱ1，Ｑ2と第１の差動増幅回路との間に設けられたトランジスタＱ9，Ｑ10と、第２の差動増幅回路の出力に設けられたトランジスタＱ11，Ｑ12と、トランジスタＱ1，Ｑ2及び第１、第２の差動増幅回路のコレクタ-エミッタ間電圧を等しくするバイアス電圧をトランジスタＱ9〜Ｑ12に出力するバイアス回路とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の入力信号の差分を増幅する差動増幅器に関する。
【背景技術】
【０００２】
下記特許文献１の図３には、非直線性誤差を抑えた差動増幅器が開示されている。すなわち、この差動増幅器は、一対のエミッタフォロワ・トランジスタ１１，１２のエミッタ端子に一対の増幅トランジスタ１，２をたすきがけ接続し、当該一対の増幅トランジスタ１，２のエミッタ端子にエミッタ抵抗３，４をそれぞれ接続し、上記一対のエミッタフォロワ・トランジスタ１１，１２のコレクタ端子を出力端（オープンコレクタ出力）としたトランスコンダクタンス・アンプである。
【０００３】
このように構成された差動増幅器は、出力電流（Ｉout1−Ｉout2）を示す式が下式に示されるように構成素子であるトランジスタの非直線性に関する項を含まないので、広い入力電圧（Ｖin1−Ｖin2）の範囲に亘り直線性に優れた差動増幅器となる。なお、この式において、ＲEは上記エミッタ抵抗の抵抗値である。
Ｉout1−Ｉout2＝（Ｖin1−Ｖin2）／ＲE
また、この特許文献１の図５には、増幅トランジスタ１，２等からなる差動増幅回路及び４つのカレントミラー回路２１〜２４からなる電力伝達回路（信号伝達回路）を設けることにより、上記差動増幅器の欠点を解消する差動増幅器が開示されている。
【特許文献１】特開２０００−２６１２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１の図３に記載された従来の差動増幅器では、一対の増幅トランジスタ１，２のコレクタ-エミッタ間電圧ＶCEが、入力電圧が印加されない状態において増幅トランジスタ１，２のベース-エミッタ間電圧ＶBEに設定されているので、入力電圧が印加された場合に増幅トランジスタ１，２が容易に飽和してしまう。すなわち、上記従来の差動増幅器は、入力電圧が大きくなると出力信号が歪み易いという問題がある。
また、特許文献１の図５に記載された従来の差動増幅器は、上記問題を解決するものであるが、電力伝達回路の構成が複雑で信号の伝播経路が長いために高速動作を実現することができないという問題がある。
【０００５】
本出願人は、このような従来技術の問題点を解決することを目的とした発明として特願２００７−２２６６４６を出願したが、この発明に新たな問題点が発見された。すなわち、この発明は、上記従来技術の問題点を解決することが可能であるが、回路を構成する各トランジスタのベース−エミッタ間電圧Ｖbeが温度依存性を有し、また各トランジスタ間で消費電力が異なることに起因して発熱状態が異なるために、利得誤差及び非直線性増幅誤差を広い周波数範囲に亘って十分に低減することができず、よって利得が広い周波数範囲に亘って平坦な差動増幅器を実現することができない。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、大振幅の入力電圧において出力信号の歪が少ないと共に、トランジスタの温度差に起因する利得誤差及び非直線性増幅誤差を広い周波数範囲に亘って低減することが可能な差動増幅器を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明では、第１の解決手段として、入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、出力用に設けられ、一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、一対の第１エミッタフォロワ・トランジスタと第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１、第２ベース接地トランジスタに出力するバイアス回路とを具備する、という手段を採用する。
【０００８】
第２の解決手段として、ベース端子に入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続され、当該一対の第１エミッタフォロワ・トランジスタのコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、ベース端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタを備える一対のエミッタフォロワ回路と、ベース端子が一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第１増幅トランジスタを備える第１の差動増幅回路と、ベース端子が一対の第１増幅トランジスタのベース端子にそれぞれ接続された一対の第２増幅トランジスタを備える第２の差動増幅回路と、一対の第１増幅トランジスタのコレクタ端子と一対の第１エミッタフォロワ・トランジスタのエミッタ端子との間にそれぞれ挿入される一対の第１ベース接地トランジスタと、一対の第２増幅トランジスタのコレクタ端子と出力端との間にそれぞれ挿入される一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ、一対の第１増幅トランジスタ及び一対の第２増幅トランジスタにおける各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１ベース接地トランジスタ及び一対の第２ベース接地トランジスタに出力するバイアス回路とを具備する、という手段を採用する。
【０００９】
第３の解決手段として、上記第１の解決手段において、第１、第２の差動増幅回路と一対のエミッタフォロワ回路との間に直流電圧をシフトする電圧シフト回路が設けられる、という手段を採用する。
【００１０】
第４の解決手段として、上記第１または第２の解決手段において、バイアス回路は、コレクタ端子とベース端子とが接続されたバイアス・トランジスタと、当該バイアス・トランジスタのコレクタ電流に依存した電圧降下を発生させる第２の電圧降下回路と、直流電圧をシフトする第２の電圧シフト回路とが直列接続された直列回路と、該直列回路に接続される定電流源とからなり、直列回路と前記定電流源との接続点をバイアス電圧の出力端とする、という手段を採用する。
【００１１】
第５の解決手段として、上記第１〜第４のいずれか一の解決手段において、エミッタ端子が一対のエミッタフォロワ回路のコレクタ端子にそれぞれ接続された一対の第３エミッタフォロワ・トランジスタをさらに備え、一対の電圧発生回路は、一端が一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続される一対の第1コレクタ抵抗と、該一対の第1コレクタ抵抗の他端にそれぞれ直列接続される一対の第２コレクタ抵抗とからなり、一対の第３エミッタフォロワ・トランジスタの各ベース端子は、一対の第1コレクタ抵抗と一対の第２コレクタ抵抗との接続点にそれぞれ接続される、という手段を採用する。
【００１２】
第６の解決手段として、上記第１〜第５のいずれか一の解決手段において、第２の差動増幅回路及び一対の第２ベース接地トランジスタからなる出力回路が複数並列接続される、という手段を採用する。
【発明の効果】
【００１３】
本発明によれば、入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、出力用に設けられ、一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、一対の第１エミッタフォロワ・トランジスタと第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１、第２ベース接地トランジスタに出力するバイアス回路とを具備するので、第１、第２の差動増幅回路のベース電圧が上昇しても、第１、第２の差動増幅回路のコレクタが一対の第１ベース接地トランジスタのエミッタに各々接続されているので、第１、第２の差動増幅回路のコレクタ電圧は殆ど変化せず、よって従来技術よりも飽和し難い。
なお、上記第３の解決手段として規定する発明によれば、電圧シフト回路が設けられることにより第１、第２の差動増幅回路のコレクタ-エミッタ間電圧を大きくなるので、さらに飽和し難くなる。
【００１４】
また、本発明によれば、上記効果に加えて、一対の電圧発生回路、一対の第１ベース接地トランジスタ、一対の第２ベース接地トランジスタ及びバイアス回路が備えらるので、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧を等しくすることが可能であり、よって一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路の消費電力を等しくして局所的な温度変化を抑制することができる。したがって、本発明によれば、トランジスタの温度差に起因する非直線性増幅誤差を広い周波数範囲に亘って低減すことが可能である。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係る差動増幅器Ａの回路図である。この差動増幅器Ａは、図示するように、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第１ベース接地トランジスタＱ9，Ｑ10、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14、バイアス・トランジスタＱ15、一対の第１エミッタ抵抗ＲE1，ＲE2、一対の第２エミッタ抵抗ＲE3，ＲE4、一対の第１コレクタ抵抗ＲC1，ＲC2、一対の第２コレクタ抵抗ＲC3，ＲC4、バイアス抵抗Ｒ1、コンデンサＣ1、一対の第１電圧シフトダイオードＤ1，Ｄ2（電圧シフト回路）、第２電圧シフトダイオードＤ3（第２の電圧シフト回路）、第1定電流源ＣＳ0、一対の第２定電流源ＣＳ1，ＣＳ2、第３定電流源ＣＳ3及び第４定電流源ＣＳ4から構成されている。
【００１６】
これら回路素子のうち、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第１エミッタ抵抗ＲE1，ＲE2、一対の第２エミッタ抵抗ＲE3，ＲE4、第1定電流源ＣＳ0、一対の第２定電流源ＣＳ1，ＣＳ2及び第３定電流源ＣＳ3は、本差動増幅器Ａの基本回路部であるトランスコンダクタンス・アンプを構成している。
【００１７】
また、これら回路沿素子のうち、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6及び一対の第２定電流源ＣＳ1，ＣＳ2は一対のエミッタフォロワ回路を構成し、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第１エミッタ抵抗ＲE1，ＲE2及び第1定電流源ＣＳ0は第１の差動増幅回路を構成し、一対の第２増幅トランジスタＱ7，Ｑ8及び第３定電流源ＣＳ3は第２の差動増幅回路を構成している。さらに、一対の第１コレクタ抵抗ＲC1，ＲC2及び一対の第２コレクタ抵抗ＲC3，ＲC4は、一対の電圧発生回路を構成し、バイアス・トランジスタＱ15、バイアス抵抗Ｒ1、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4はバイアス回路を構成している。
【００１８】
本差動増幅器Ａは、これら回路素子によって構成されたトランスコンダクタンス・アンプに、一対の第１ベース接地トランジスタＱ9，Ｑ10、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14、バイアス・トランジスタＱ15、一対の第１コレクタ抵抗ＲC1，ＲC2、一対の第２コレクタ抵抗ＲC3，ＲC4、バイアス抵抗Ｒ1、コンデンサＣ1、一対の第１電圧シフトダイオードＤ1，Ｄ2、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4を付加することにより、トランジスタの局所的な温度変化に起因する増幅特性への影響を軽減するものである。
【００１９】
また、これら付加的な回路素子のうち、バイアス抵抗Ｒ1、バイアス・トランジスタＱ15、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4は、一対の第１ベース接地トランジスタＱ9，Ｑ10の各ベース端子及び一対の第２ベース接地トランジスタＱ11，Ｑ12の各ベース端子にバイアス電圧を供給するバイアス回路を構成している。さらに、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第２エミッタ抵抗ＲE3，ＲE4及び第３定電流源ＣＳ3は、本差動増幅器Ａの出力回路を構成している。
【００２０】
一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のうち、一方の第１エミッタフォロワ・トランジスタＱ1のベース端子は、本差動増幅器Ａの一方の入力端であり、一方の入力信号Ｖin1が入力され、他方の第１エミッタフォロワ・トランジスタＱ2のベース端子は、本差動増幅器Ａの他方の入力端であり、他方の入力信号Ｖin2が入力される。上記一対の入力信号Ｖin1，Ｖin2は、図示しない外部バイアス回路によって設定される入力バイアス電圧Ｖic（直流電圧）に小振幅の交流電圧±ΔＶiが加算されたものである。
【００２１】
また、一方の第１エミッタフォロワ・トランジスタＱ1のコレクタ端子には、一方の第１コレクタ抵抗ＲC1の一端とコンデンサＣ1の一端とが接続され、他方の第１エミッタフォロワ・トランジスタＱ2のコレクタ端子には、他方の第１コレクタ抵抗ＲC2の一端とコンデンサＣ1の他端とが接続されている。上記一方の第１コレクタ抵抗ＲC1の他端には、一方の第２コレクタ抵抗ＲC3の一端及び一方の第３エミッタフォロワ・トランジスタＱ13のベース端子が接続され、他方の第１コレクタ抵抗ＲC2の他端には、他方の第２コレクタ抵抗ＲC4の一端及び他方の第３エミッタフォロワ・トランジスタＱ14のベース端子が接続されている。なお、上記コンデンサＣ1は、本差動増幅器Ａの入力インピーダンスを調整するために付加された小静電容量のコンデンサである。
【００２２】
また、一方の第１エミッタフォロワ・トランジスタＱ1のエミッタ端子には、一方の第２エミッタフォロワ・トランジスタＱ5のベース端子及び一方の第１ベース接地トランジスタＱ9のコレクタ端子が接続され、他方の第１エミッタフォロワ・トランジスタＱ2のエミッタ端子には、他方の第２エミッタフォロワ・トランジスタＱ6のベース端子及び他方の第１ベース接地トランジスタＱ10のコレクタ端子が接続されている。
【００２３】
一方の第２エミッタフォロワ・トランジスタＱ5のエミッタ端子には、一方の第１電圧シフトダイオードＤ1のアノード端子が接続され、他方の第２エミッタフォロワ・トランジスタＱ6のエミッタ端子には、他方の第１電圧シフトダイオードＤ2のアノード端子が接続されている。また、一方の第２エミッタフォロワ・トランジスタＱ5のコレクタ端子には、一方の第３エミッタフォロワ・トランジスタＱ13のエミッタ端子が接続され、他方の第２エミッタフォロワ・トランジスタＱ6のコレクタ端子には、他方の第３エミッタフォロワ・トランジスタＱ14のエミッタ端子が接続されている。
【００２４】
また、一方の第１電圧シフトダイオードＤ1のカソード端子には、一方の増幅トランジスタＱ3のベース端子、一方の第２定電流源ＣＳ1の正極端及び一方の第２増幅トランジスタＱ7が接続され、他方の第１電圧シフトダイオードＤ2のカソード端子には、他方の増幅トランジスタＱ4のベース端子、他方の第２定電流源ＣＳ2の正極端及び他方の第２増幅トランジスタＱ8が接続されている。上記一対の第１電圧シフトダイオードＤ1，Ｄ2は、直流電圧の電圧降下を目的として挿入されたものであり、何れも同一な電圧降下ＶＤを有するショットキーダイオードである。
【００２５】
一方の第１増幅トランジスタＱ3のエミッタ端子には、一方の第１エミッタ抵抗ＲE1の一端が接続され、他方の第１増幅トランジスタＱ4のエミッタ端子には、他方の第１エミッタ抵抗ＲE2の一端が接続されている。また、一方の第１増幅トランジスタＱ3のコレクタ端子には、他方の第１ベース接地トランジスタＱ10のエミッタ端子が接続され、他方の第１増幅トランジスタＱ4のコレクタ端子には、一方の第１ベース接地トランジスタＱ9のエミッタ端子が接続されている。
【００２６】
上記一対の第１エミッタ抵抗ＲE1，ＲE2の他端には、第1定電流源ＣＳ0の正極端が共通接続されている。この第1定電流源ＣＳ0は、第１バイアス電流としての電流値Ｉ0を外部回路（つまり、一対の第１エミッタ抵抗ＲE1，ＲE2）に流す定電流源である。第1定電流源ＣＳ0及び一対の第２定電流源ＣＳ1，ＣＳ2の負極端はそれぞれ接地されている。一対の第２定電流源ＣＳ1，ＣＳ2のうち、一方の第２定電流源ＣＳ1は、第２エミッタフォロワ・トランジスタＱ5のバイアス電流を電流値Ｉ1に設定する定電流源であり、他方の第２定電流源ＣＳ2は、第２エミッタフォロワ・トランジスタＱ6のバイアス電流を電流値Ｉ2（＝Ｉ1）に設定する定電流源である。
【００２７】
一方の第２増幅トランジスタＱ7のエミッタ端子には、一方の第２エミッタ抵抗ＲE3の一端が接続され、他方の第２増幅トランジスタＱ8のエミッタ端子には、他方の第２エミッタ抵抗ＲE4の一端が接続されている。また、一方の第２増幅トランジスタＱ7のコレクタ端子には、他方の第２ベース接地トランジスタＱ12のエミッタ端子が接続され、他方の第２増幅トランジスタＱ8のコレクタ端子には、一方の第２ベース接地トランジスタＱ11のエミッタ端子が接続されている。
【００２８】
上記一対の第２エミッタ抵抗ＲE3，ＲE4の他端には、第３定電流源ＣＳ3の正極端が共通接続されている。この第３定電流源ＣＳ3は、第３バイアス電流としての電流値Ｉ3を外部回路（つまり、一対の第２エミッタ抵抗ＲE3，ＲE4）に流す定電流源であり、負極端が接地されている。なお、第1定電流源ＣＳ0の電流値Ｉ0と第３定電流源ＣＳ3の電流値Ｉ3とは、同一値に設定されている。
【００２９】
一方の第２ベース接地トランジスタＱ11のコレクタ端子及び他方の第２ベース接地トランジスタＱ12のコレクタ端子は、本差動増幅器Ａにおける一対の出力端である。一方の第２ベース接地トランジスタＱ11は、出力端に出力電流（コレクタ電流）Ｉout2を流し、他方の第２ベース接地トランジスタＱ12は、出力端に出力電流（コレクタ電流）Ｉout1を流す。また、一対の出力端に外部抵抗（コレクタ抵抗）が接続されることにより、一対の出力端に出力電圧Ｖout1，Ｖout2が取り出される。
【００３０】
また、バイアス抵抗Ｒ1の一端には、バイアス・トランジスタＱ15のベース端子とコレクタ端子とが共通接続されている。バイアス・トランジスタＱ15のエミッタ端子には、第２電圧シフトダイオードＤ3のアノード端子が接続されている。この第２電圧シフトダイオードＤ3のカソード端子には、負極端が接地された第４定電流源ＣＳ4の正極端が接続されている。この第２電圧シフトダイオードＤ3は、直流電圧の電圧降下を目的として挿入されたものであり、図示するようにショットキーダイオードである。さらに、上記バイアス抵抗Ｒ1の他端、一対の第２コレクタ抵抗ＲC3，ＲC4の各他端、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14の各コレクタ端子は、正極性の電源Ｖccに接続されている。なお、上記バイアス回路において、バイアス抵抗Ｒ1、バイアス・トランジスタＱ15及び第２電圧シフトダイオードＤ3が直列接続されてなる直列回路の接続順序は、図１に示す順序に限定されない。
【００３１】
このように構成された本差動増幅器Ａは、シリコン基板上に集積回路として形成されたものである。上述した各回路素子のうち、全てのトランジスタは、図示するように全てＮＰＮトランジスタ（バイポーラトランジスタ）としてシリコン基板上に形成される。また、各々に対をなす第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4、第２エミッタフォロワ・トランジスタＱ5，Ｑ6、第２増幅トランジスタＱ7，Ｑ8、第１ベース接地トランジスタＱ9，Ｑ10、第２ベース接地トランジスタＱ11，Ｑ12及び第３エミッタフォロワ・トランジスタＱ13，Ｑ14は、均一な半導体特性を有するシリコン基板上に形成されるが故に同一特性を有し、また各々に対をなす第１エミッタ抵抗ＲE1，ＲE2及び第２エミッタ抵抗ＲE3，ＲE4は同様にして同一な抵抗値ＲEを有する。さらに、各々に対をなす第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12の各ベース端子には、バイアス回路によって同一の内部バイアス電圧ＶBが供給されている。
【００３２】
したがって、互いに対をなす第１増幅トランジスタＱ3，Ｑ4のバイアス電流は、第1定電流源ＣＳ0が設定する第１バイアス電流の電流値Ｉ０の半分つまりＩ０／２に設定され、また互いに対をなす第２増幅トランジスタＱ7，Ｑ8のバイアス電流は、第３定電流源ＣＳ3が設定する第３バイアス電流の電流値Ｉ3（＝Ｉ０）の半分、つまり上記第１増幅トランジスタＱ3，Ｑ4のバイアス電流と全く同一なＩ０／２に設定される。
【００３３】
また、互いに対をなす第１増幅トランジスタＱ3，Ｑ4には、バイアス回路から供給される同一の内部バイアス電圧ＶBによって駆動される一対の第１ベース接地トランジスタＱ9，Ｑ10が接続され、また互いに対をなす第２増幅トランジスタＱ7，Ｑ8には、上記一対の第１ベース接地トランジスタＱ9，Ｑ10と同様に、同一の内部バイアス電圧ＶBによって駆動される一対の第２ベース接地トランジスタＱ11，Ｑ12が接続されている。
【００３４】
また、上記一対の第１コレクタ抵抗ＲC1，ＲC2及び一対の第２コレクタ抵抗ＲC3，ＲC4は、全て同一な抵抗値を有しており、当該抵抗値は、上記第１、第２エミッタ抵抗ＲE1，ＲE2，ＲE3，ＲE4の抵抗値ＲE及び一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2の無信号入力時におけるトランスコンダクタンスｇｍ（＝IＣ０／ＶＴ）によって示される（ＲE＋１／ｇｍ）に設定されている。すなわち、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のコレクタ端子には、各々に（ＲE＋１／ｇｍ）の２倍に相当する２（ＲE＋１／ｇｍ）が接続されている。なお、上記IＣ０は、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のバイアス電流（＝Ｉ０／２）であり、また上記ＶＴは一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2の熱電圧である。
【００３５】
さらに、バイアス回路が出力する内部バイアス電圧ＶBは、電源電圧Ｖccからバイアス抵抗Ｒ1、バイアス・トランジスタＱ15及び第２電圧シフトダイオードＤ3による全電圧降下を差し引いた値であり、上述した一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ-エミッタ間電圧が等しくなるように設定されている。
【００３６】
次に、このように構成された本差動増幅器Ａの動作について詳しく説明する。
本差動増幅器Ａには、上述したように入力バイアス電圧Ｖic（直流電圧）に小振幅の交流電圧±ΔＶiが加算された電圧が入力信号Ｖin1，Ｖin2として入力される。すなわち、このような入力信号Ｖin1，Ｖin2は、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のベース端子にそれぞれ入力され、当該第１エミッタフォロワ・トランジスタＱ1，Ｑ2によってバッファリングされてエミッタ端子に出力される。
【００３７】
そして、この第１エミッタフォロワ・トランジスタＱ1，Ｑ2の出力信号は、第２エミッタフォロワ・トランジスタＱ5，Ｑ6のベース端子にそれぞれ入力され、当該第２エミッタフォロワ・トランジスタＱ5，Ｑ6によって再度バッファリングされた後にエミッタ端子から第１電圧シフトダイオードＤ1，Ｄ2を介して第１増幅トランジスタＱ3，Ｑ4のベース端子及び第２増幅トランジスタＱ7，Ｑ8のベース端子にそれぞれ入力される。
【００３８】
第１増幅トランジスタＱ3，Ｑ4の入力信号は、当該第１増幅トランジスタＱ3，Ｑ4で増幅され、第１増幅トランジスタＱ3，Ｑ4のコレクタ端子から第１ベース接地トランジスタＱ9，Ｑ10を介して第１エミッタフォロワ・トランジスタＱ1，Ｑ2のエミッタ端子に帰還される。
【００３９】
一方、第２増幅トランジスタＱ7，Ｑ8の入力信号（電圧）は、当該第２増幅トランジスタＱ7，Ｑ8のトランスコンダクタンスに応じたコレクタ電流に変換され、本差動増幅器Ａの出力端である第２ベース接地トランジスタＱ11，Ｑ12の各コレクタ端子からトランスコンダクタンス・アンプの出力電流Ｉout1，Ｉout2として外部に出力される。また、一対の出力端に所定抵抗値の外部抵抗を接続した場合、本差動増幅器Ａの出力電圧Ｖout1，Ｖout2は、第２エミッタ抵抗ＲE3，ＲE4の抵抗値ＲEと外部抵抗の抵抗値とによって規定される大きさとなる。
【００４０】
すなわち、一方の入力信号Ｖin1は、一方の第１エミッタフォロワ・トランジスタＱ1及び第２エミッタフォロワ・トランジスタＱ5でバッファリングされた後、一方の第１電圧シフトダイオードＤ1を介して、他方の入力信号Ｖin2が入力される他方の第１エミッタフォロワ・トランジスタＱ2のエミッタ端子にコレクタ端子が接続された一方の第１増幅トランジスタＱ3のベース端子に入力される。また、他方の入力信号Ｖin2は、他方の第１エミッタフォロワ・トランジスタＱ2及び第２エミッタフォロワ・トランジスタＱ6でバッファリングされた後、他方の第１電圧シフトダイオードＤ2を介して、上記一方の入力信号Ｖin1が入力される一方の第１エミッタフォロワ・トランジスタＱ1のエミッタ端子にコレクタ端子が接続された他方の第１増幅トランジスタＱ4のベース端子に入力される。
【００４１】
この結果、一方の第１増幅トランジスタＱ3は、ベース端子に一方の第１エミッタフォロワ・トランジスタＱ1及び第２エミッタフォロワ・トランジスタＱ5でバッファリングされた一方の入力信号Ｖin1が入力されると共に、コレクタ電流を他方の第１エミッタフォロワ・トランジスタＱ2の動作電流として与えることにより当該他方の第１エミッタフォロワ・トランジスタＱ2に一方の第１増幅トランジスタＱ3と同一の歪みを生じさせる。
【００４２】
また、他方の第１増幅トランジスタＱ4は、ベース端子に他方の第１エミッタフォロワ・トランジスタＱ2及び第２エミッタフォロワ・トランジスタＱ6でバッファリングされた他方の入力信号Ｖin2が入力されると共に、コレクタ電流を一方の第１エミッタフォロワ・トランジスタＱ1の動作電流として与えることにより当該一方の第１エミッタフォロワ・トランジスタＱ1に他方の第１増幅トランジスタＱ4と同一の歪みを生じさせる。そして、この第１エミッタフォロワ・トランジスタＱ1，Ｑ2に生じる歪みは、上記第１増幅トランジスタＱ3，Ｑ4で生じる歪みを打ち消す向きに働く。
【００４３】
したがって、本差動増幅器Ａによれば、第１増幅トランジスタＱ3，Ｑ4の各出力電流Ｉout1，Ｉout2の差分（Ｉout1−Ｉout2）を示す式が第１増幅トランジスタＱ3，Ｑ4の非直線性（つまり、ベース-エミッタ間電圧）に関する項を含まないので、入力電圧Ｖin1，Ｖin2の差分（Ｖin1−Ｖin2）の広い範囲に亘り直線性に優れ非直線性誤差が極めて小さい差動増幅器を実現することができる。
【００４４】
また、本差動増幅器Ａによれば、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のベース電圧が上昇しても、第１増幅トランジスタＱ3，Ｑ4のコレクタが第１ベース接地トランジスタＱ9，Ｑ10のエミッタ端子に各々接続され、また第２増幅トランジスタＱ7，Ｑ8のコレクタが第２ベース接地トランジスタＱ11，Ｑ12のエミッタ端子に各々接続されているので、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ電圧は殆ど変化せず、よって比較的飽和し難い。
またこれに加えて、第１電圧シフトダイオードＤ1，Ｄ2が設けられることにより第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ-エミッタ間電圧が大きくなるので、さらに飽和し難くい。
【００４５】
また、本差動増幅器Ａでは、バイアス回路が第１ベース接地トランジスタＱ9，Ｑ10のベース端子及び第２ベース接地トランジスタＱ11，Ｑ12のベース端子に供給する内部バイアス電圧ＶBは、無信号時においては第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように設定され、差動入力時においては第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように、また第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように設定されている。
また、本差動増幅器Ａでは、無信号時においては第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ電流（バイアス電流）が等しくなるように設定され、差動入力時においては第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8の各々のコレクタ電流（バイアス電流）が等しくなるように、また第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7の各々のコレクタ電流（バイアス電流）が等しくなるように設定されている。
【００４６】
すなわち、本差動増幅器Ａでは、第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8については、コレクタ-エミッタ間電圧Ｖceが常に等しく、かつコレクタ電流（バイアス電流）が常に等しいので、消費電力が互いに等しく、よって温度変化も等しい。また、第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7については、コレクタ-エミッタ間電圧Ｖceが常に等しく、かつコレクタ電流（バイアス電流）が常に等しいので、消費電力が互いに等しく、よって温度変化も等しい。
【００４７】
また、本差動増幅器Ａでは、互いに等しい抵抗値、つまり（ＲE＋１／ｇｍ）を有する第１コレクタ抵抗ＲC1，ＲC2及び第２コレクタ抵抗ＲC3，ＲC4の接続点の電圧を第３エミッタフォロワ・トランジスタＱ13，Ｑ14に入力し、該第３エミッタフォロワ・トランジスタＱ13，Ｑ14でバッファリングして第２エミッタフォロワ・トランジスタＱ5，Ｑ6のコレクタ端子にそれぞれ供給するようにしているので、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各コレクタ-エミッタ間電圧Ｖceは、入力差動電圧が変化しても、また電源電圧Ｖccあるいは／及び本差動増幅器Ａの入力同相電圧が変動しても常に等しい。そして、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各バイアス電流Ｉ1，Ｉ2は、第２定電流源ＣＳ1，ＣＳ2によって等しい電流値に設定されている。
【００４８】
すなわち、本差動増幅器Ａでは、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各消費電力が常に一定となるので、局所的な温度変化が発生せず、よって第２エミッタフォロワ・トランジスタＱ5，Ｑ6のベース-エミッタ間電圧Ｖbeが変動することがない。
【００４９】
したがって、本差動増幅器Ａによれば、トランスコンダクタンス・アンプを構成する基本回路部のトランジスタのうち、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6については局所的な温度変化が抑制され、ベース-エミッタ間電圧Ｖbeを安定化することが可能であり、また一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8については各々の局所的な温度変化が相互に等しく、よってベース-エミッタ間電圧Ｖbeの影響を打ち消し合うことが可能なので、非直線性増幅誤差が小さくかつ周波数特性が広範囲で平坦な広帯域差動増幅器を実現することができる。
【００５０】
さらに、バイアス回路がバイアス・トランジスタＱ15、バイアス抵抗Ｒ1、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4によって構成されているので、このバイアス回路が第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12に出力するバイアス電圧ＶBは、周囲温度の変動に起因する一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8の各コレクタ-エミッタ間電圧Ｖceの変動を打ち消すように変化する。したがって、本差動増幅器Ａによれば、周囲温度の変動に対して第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の消費電力を安定化することが可能である。
【００５１】
ここで、上記各トランジスタにおける消費電力について詳説すると以下のようになる。（１）無信号入力時
Ｖcc＝２．５Ｖ、ＲE＝１００Ω、Ｉ０＝４ｍＡ、ＶD＝０．４Ｖ、Ｖic＝１．９Ｖ、ＶＴ＝３０ｍＶ（温度Ｔ＝７５°Ｃ）、無信号時の各トランジスタのベース-エミッタ間電圧Ｖbeを０．８Ｖとして計算すると、第１ベース接地トランジスタＱ9，Ｑ10のベース電位は、Ｖbe＝０．８４Ｖ、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のコレクタ-エミッタ間電圧は、Ｖce＝０．９４Ｖとなる。また、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のバイアス電流は、全て２ｍＡである。
【００５２】
したがって、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4は、コレクタ-エミッタ間電圧とバイアス電流とが全て等しいので、同一な消費電力となる。
また、この場合において、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のコレクタ-エミッタ間電圧は１．１７Ｖ、またバイアス電流は同一に設定されているので、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の消費電力も同一である。
【００５３】
（２）小信号入力時
入力バイアス電圧Ｖicに小電圧＋ΔＶiが加算された入力電圧Ｖin1が一方の第１エミッタフォロワ・トランジスタＱ1のベース端子に入力され、入力バイアス電圧Ｖicに小電圧−ΔＶiが加算された入力電圧Ｖin2が他方の第１エミッタフォロワ・トランジスタＱ2のベース端子に入力された場合、第１増幅トランジスタＱ3，Ｑ4の各エミッタ電位の変化量ΔＶe3，ΔＶe4は、下式（１），（２）によって示される。
ΔＶe3＝＋ΔＶi−ΔＶbe1−ΔＶbe5−ΔＶD−ΔＶbe3 （１）
ΔＶe4＝−ΔＶi−ΔＶbe2−ΔＶbe6−ΔＶD−ΔＶbe4 （２）
【００５４】
したがって、一対の第１増幅トランジスタＱ3，Ｑ4における各エミッタ電位の変化量ΔＶe3，ΔＶe4の差分は、式（３）によって示される。
ΔＶe3−ΔＶe4＝２ΔＶi−（ΔＶbe1−ΔＶbe4）
−（ΔＶbe2−ΔＶbe3）−（ΔＶbe5−ΔＶbe6） （３）
ここで、一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4との消費電力の変化が等しく、他方の第１エミッタフォロワ・トランジスタＱ2と一方の第１増幅トランジスタＱ3との消費電力の変化が等しく、また一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の消費電力の変化がゼロであると仮定した場合、上式（３）において、ΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3、ΔＶbe5＝ΔＶbe6＝０となり、式（３）は下式（４）のように表される。
ΔＶe3−ΔＶe4＝２ΔＶi （４）
【００５５】
また、他方の第１エミッタフォロワ・トランジスタＱ2におけるコレクタ電流の変化量（つまり、一方の第１増幅トランジスタＱ3におけるコレクタ電流の変化量）はΔＩi＝ΔＶi／ＲE、また一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ電流の変化量（つまり、他方の第１増幅トランジスタＱ4におけるコレクタ電流の変化量）は−ΔＩi＝−ΔＶi／ＲEである。また、一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ電位の変化量ΔＶc1は下式（５）によって表され、またエミッタ電位の変化量ΔＶe1は下式（６）によって表される。
【００５６】
ΔＶc1＝−２（ＲE＋１／ｇｍ）・（−ΔＩi）
＝２｛（１＋１／（ＲE・ｇｍ）｝・ΔＩi （５）
ΔＶe1＝ΔＶi−ΔＶbe1＝ΔＶi−（１／ｇｍ）・（−ΔＩi）
＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （６）
一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ-エミッタ間電圧の変化量ΔＶce1は、上式（５）、（６）から式（７）のように表される。
ΔＶce1＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （７）
【００５７】
また、他方の第１増幅トランジスタＱ4については、コレクタ電位の変化量ΔＶc4は下式（８）によって、またエミッタ電位の変化量ΔＶe4は下式（９）によって表される。
ΔＶc4＝−ΔＶbe9＝−（１／ｇｍ）・（−ΔＩi）
＝｛１／（ＲE・ｇｍ）｝・ΔＶi （８）
ΔＶe4＝−ΔＶi （９）
したがって、他方の第１増幅トランジスタＱ4におけるコレクタ-エミッタ間電圧の変化量ΔＶce4は、上式（８）、（９）から式（１０）のように表される。
ΔＶce4＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１０）
【００５８】
すなわち、式（７）及び式（１０）が示すように、一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ-エミッタ間電圧の変化量ΔＶce1は、他方の第１増幅トランジスタＱ4におけるコレクタ-エミッタ間電圧の変化量ΔＶce4と等しい。また、一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4とは、コレクタ電流が何れも等しいので、両者の消費電力は常に等しい。また、このような一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4と同様に、他方の第１エミッタフォロワ・トランジスタＱ2と一方の第１増幅トランジスタＱ3についても両者の消費電力は常に等しい。
【００５９】
したがって、一方の第１エミッタフォロワ・トランジスタＱ1におけるベース-エミッタ間電圧の変化量ΔＶbe1は、他方の第１増幅トランジスタＱ4におけるベース-エミッタ間電圧の変化量ΔＶbe4と等しく、また他方の第１エミッタフォロワ・トランジスタＱ2におけるベース-エミッタ間電圧の変化量ΔＶbe2は、一方の第１増幅トランジスタＱ3におけるベース-エミッタ間電圧の変化量ΔＶbe3と等しい。よって、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4について、上述したΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3が成立する。
【００６０】
また、一方の第２エミッタフォロワ・トランジスタＱ5におけるコレクタ電位の変化量ΔＶc5は下式（１１）で表され、エミッタ電位の変化量ΔＶe5は下式（１２）で表される。
ΔＶc5＝−（ＲE＋１／ｇｍ）・（−ΔＩi）
＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１１）
ΔＶe5＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１２）
すなわち、一方の第２エミッタフォロワ・トランジスタＱ5については、コレクタ電位の変化量ΔＶc5及びエミッタ電位の変化量ΔＶe5が等しい。また、一方の第２エミッタフォロワ・トランジスタＱ5のバイアス電流Ｉ1は一方の第２定電流源ＣＳ1によって一定値に設定されている。
【００６１】
したがって、一方の第２エミッタフォロワ・トランジスタＱ5については消費電流が変動しない。このことは、他方の第２エミッタフォロワ・トランジスタＱ6についても同様である。よって、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各ベース-エミッタ間電圧の変化量ΔＶbe5，ΔＶbe6について、上述したΔＶbe5＝ΔＶbe6＝０が成立する。
【００６２】
このように、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のベース-エミッタ間電圧についてΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3が成立し、また一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各ベース-エミッタ間電圧については、ΔＶbe5＝ΔＶbe6＝０が成立する。また、これに加えて一対の第２増幅トランジスタＱ7，Ｑ8は、上記一対の第１増幅トランジスタＱ3，Ｑ4と特性がマッチングしているので、線形性の高い電流を出力する。したがって、本差動増幅器Ａは、各差動対の消費電力が等しいので全体として高い線形性を有する。
【００６３】
なお、本差動増幅器Ａでは、各対の第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ端子（出力側）に挿入した各対の第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12の消費電力が何らかの原因で変化すると、当該各対の第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12のベース-エミッタ間電圧Ｖbe9，Ｖbe10，Ｖbe11，Ｖbe12が変化するので、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各コレクタ電位が変化する。しかしながら、この各コレクタ電位の変化に起因する消費電力の変化は極めて微小であり、非線形性や利得（ゲイン）への影響は無視することができる。
【００６４】
また、上述したように一方の第１エミッタフォロワ・トランジスタＱ1のコレクタ電位は、式（５）に示されるように、入力電圧変化ΔＶiの２｛１＋１／（ＲE・ｇｍ）｝倍だけ変化する。このために、一方の第１エミッタフォロワ・トランジスタＱ1のベース端子側から見た高周波入力インピーダンス、つまり本差動増幅器Ａの高周波入力インピーダンスは、一方の第１エミッタフォロワ・トランジスタＱ1のベース-コレクタ間容量に起因して負となり、高周波パルスを入力信号とした場合にリンギングが発生し易くなる。これを回避する手段として、コンデンサＣ1の静電容量を調整して高周波入力インピーダンスを正側に調整することが有効である。
【００６５】
〔第２実施形態〕
次に、本発明の第２実施形態について説明する。
図２は、第２実施形態に係る差動増幅器Ｂの回路図である。この図２では、上記第１実施形態の差動増幅器Ａと同一の回路素子には同一符号を付している。本差動増幅器Ｂは、上述した出力回路を２つ並列して設けたものである。すなわち、本差動増幅器Ｂは、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第２エミッタ抵抗ＲE3，ＲE4及び第４定電流源ＣＳ4からなる第１出力回路に加え、一対の第３増幅トランジスタＱ16，Ｑ17、一対の第３ベース接地トランジスタＱ18，Ｑ19、一対の第３エミッタ抵抗ＲE5，ＲE6及び第５定電流源ＣＳ5からなる第２出力回路を備える。第２出力回路は、入力端及び出力端ともに第１出力回路に並列接続されており、当該第１出力回路と全く同様な性能を有する。
【００６６】
このような構成の本差動増幅器Ｂでは、互いに並列接続された出力回路が２つあるので、出力電流を第１実施形態の差動増幅器Ａの２倍とすること、つまりトランスコンダクタンス・アンプとしての利得（ゲイン）を第１実施形態の差動増幅器Ａの２倍とすることができる。また逆に、本差動増幅器Ｂでは、第１実施形態の差動増幅器Ａの利得と同等の利得を実現しようとする場合には、出力回路のバイアス電流を１／２とすることができるので、全体としての消費電力を第１実施形態の差動増幅器Ａよりも減少させることができる。
【００６７】
〔第３実施形態〕
次に、本発明の第３実施形態について説明する。
図３は、第３実施形態に係る差動増幅器Ｃの回路図である。この図３では、上記第１実施形態の差動増幅器Ａと同一の回路素子には同一符号を付している。本差動増幅器Ｃでは、一対の第２増幅トランジスタＱ7，Ｑ8のベース端子は、一対の第１電圧シフトダイオードＤ1，Ｄ2のアノード端子、つまり一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のエミッタ端子にそれぞれ直接接続されて、また一対の第２ベース接地トランジスタＱ11，Ｑ12のベース端子は、第２電圧シフトダイオードＤ3のアノード端子、つまりバイアス・トランジスタＱ15のエミッタ端子に直接接続されている。
【００６８】
すなわち、本差動増幅器Ｃは、一対の第２増幅トランジスタＱ7，Ｑ8のベース電位が第１実施形態の差動増幅器Ａにおける一対の第２増幅トランジスタＱ7，Ｑ8のベース電位よりも一対の第１電圧シフトダイオードＤ1，Ｄ2の電圧降下ＶD分だけ高くなると共に、一対の第２増幅トランジスタＱ7，Ｑ8のコレクタ電位が第１実施形態の差動増幅器Ａにおける一対の第２増幅トランジスタＱ7，Ｑ8のコレクタ電位よりも第２電圧シフトダイオードＤ3の電圧降下ＶD分だけ高くなっている。
【００６９】
したがって、本差動増幅器Ｃによれば、一対の第２ベース接地トランジスタＱ11，Ｑ12のコレクタ-エミッタ間電圧Ｖceが第１実施形態の差動増幅器Ａよりも小さくなるので、耐圧の小さなトランジスタを使用する場合に有効である。
【００７０】
なお、本発明は、上記各実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
（１）上記各実施形態では、各トランジスタＱ1〜Ｑ19をＮＰＮトランジスタ（バイポーラトランジスタ）として構成したが、各トランジスタＱ1〜Ｑ19をＰＮＰトランジスタあるいはＭＯＳ-ＦＥＴとして構成しても良い。
（２）上記各実施形態では、第１電圧シフトダイオードＤ1，Ｄ2及び第２電圧シフトダイオードＤ3をショットキーダイオードとして構成したが、これら各電圧シフトダイオードは、必要に応じて他の種類のダイオード（一般的なシリコンダイオード）や抵抗であっても良い。
【００７１】
（３）上記各実施形態では、第１〜第３定電流源ＣＳ0〜ＣＳ3をバイアス電流設定回路として採用したが、各トランジスタのバイアス電流を高精度に設定する必要がない場合には、第１〜第３定電流源ＣＳ0〜ＣＳ3に代えて抵抗器を用いても良い。
（４）上記第２実施形態では、２個の出力回路を備える構成を採用したが、出力回路の個数は２個に限定されるものではなく、さらに多くても良い。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態に係わる差動増幅器Ａの回路図である。
【図２】本発明の第２実施形態に係わる差動増幅器Ｂの回路図である。
【図３】本発明の第３実施形態に係わる差動増幅器Ｃの回路図である。
【符号の説明】
【００７３】
Ｑ1，Ｑ2…第１エミッタフォロワ・トランジスタ、Ｑ3，Ｑ4…第１増幅トランジスタ、Ｑ5，Ｑ6…第２エミッタフォロワ・トランジスタ、Ｑ7，Ｑ8…第２増幅トランジスタ、Ｑ9，Ｑ10…第１ベース接地トランジスタ、Ｑ11，Ｑ12…第２ベース接地トランジスタ、Ｑ13，Ｑ14…第３エミッタフォロワ・トランジスタ、Ｑ15…バイアス・トランジスタ、ＲE1，ＲE2…第１エミッタ抵抗、ＲE3，ＲE4…第２エミッタ抵抗、ＲC1，ＲC2…第１コレクタ抵抗、ＲC3，ＲC4…第２コレクタ抵抗、Ｒ1…バイアス抵抗、ＣＳ0…第1定電流源、ＣＳ1，ＣＳ2…第２定電流源、ＣＳ3…第３定電流源、ＣＳ4…第４定電流源、Ｄ1，Ｄ2…第１電圧シフトダイオード（電圧シフト回路）、Ｄ3…第２電圧シフトダイオード（第２の電圧シフト回路）
【技術分野】
【０００１】
本発明は、一対の入力信号の差分を増幅する差動増幅器に関する。
【背景技術】
【０００２】
下記特許文献１の図３には、非直線性誤差を抑えた差動増幅器が開示されている。すなわち、この差動増幅器は、一対のエミッタフォロワ・トランジスタ１１，１２のエミッタ端子に一対の増幅トランジスタ１，２をたすきがけ接続し、当該一対の増幅トランジスタ１，２のエミッタ端子にエミッタ抵抗３，４をそれぞれ接続し、上記一対のエミッタフォロワ・トランジスタ１１，１２のコレクタ端子を出力端（オープンコレクタ出力）としたトランスコンダクタンス・アンプである。
【０００３】
このように構成された差動増幅器は、出力電流（Ｉout1−Ｉout2）を示す式が下式に示されるように構成素子であるトランジスタの非直線性に関する項を含まないので、広い入力電圧（Ｖin1−Ｖin2）の範囲に亘り直線性に優れた差動増幅器となる。なお、この式において、ＲEは上記エミッタ抵抗の抵抗値である。
Ｉout1−Ｉout2＝（Ｖin1−Ｖin2）／ＲE
また、この特許文献１の図５には、増幅トランジスタ１，２等からなる差動増幅回路及び４つのカレントミラー回路２１〜２４からなる電力伝達回路（信号伝達回路）を設けることにより、上記差動増幅器の欠点を解消する差動増幅器が開示されている。
【特許文献１】特開２０００−２６１２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１の図３に記載された従来の差動増幅器では、一対の増幅トランジスタ１，２のコレクタ-エミッタ間電圧ＶCEが、入力電圧が印加されない状態において増幅トランジスタ１，２のベース-エミッタ間電圧ＶBEに設定されているので、入力電圧が印加された場合に増幅トランジスタ１，２が容易に飽和してしまう。すなわち、上記従来の差動増幅器は、入力電圧が大きくなると出力信号が歪み易いという問題がある。
また、特許文献１の図５に記載された従来の差動増幅器は、上記問題を解決するものであるが、電力伝達回路の構成が複雑で信号の伝播経路が長いために高速動作を実現することができないという問題がある。
【０００５】
本出願人は、このような従来技術の問題点を解決することを目的とした発明として特願２００７−２２６６４６を出願したが、この発明に新たな問題点が発見された。すなわち、この発明は、上記従来技術の問題点を解決することが可能であるが、回路を構成する各トランジスタのベース−エミッタ間電圧Ｖbeが温度依存性を有し、また各トランジスタ間で消費電力が異なることに起因して発熱状態が異なるために、利得誤差及び非直線性増幅誤差を広い周波数範囲に亘って十分に低減することができず、よって利得が広い周波数範囲に亘って平坦な差動増幅器を実現することができない。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、大振幅の入力電圧において出力信号の歪が少ないと共に、トランジスタの温度差に起因する利得誤差及び非直線性増幅誤差を広い周波数範囲に亘って低減することが可能な差動増幅器を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明では、第１の解決手段として、入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、出力用に設けられ、一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、一対の第１エミッタフォロワ・トランジスタと第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１、第２ベース接地トランジスタに出力するバイアス回路とを具備する、という手段を採用する。
【０００８】
第２の解決手段として、ベース端子に入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続され、当該一対の第１エミッタフォロワ・トランジスタのコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、ベース端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタを備える一対のエミッタフォロワ回路と、ベース端子が一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第１増幅トランジスタを備える第１の差動増幅回路と、ベース端子が一対の第１増幅トランジスタのベース端子にそれぞれ接続された一対の第２増幅トランジスタを備える第２の差動増幅回路と、一対の第１増幅トランジスタのコレクタ端子と一対の第１エミッタフォロワ・トランジスタのエミッタ端子との間にそれぞれ挿入される一対の第１ベース接地トランジスタと、一対の第２増幅トランジスタのコレクタ端子と出力端との間にそれぞれ挿入される一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ、一対の第１増幅トランジスタ及び一対の第２増幅トランジスタにおける各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１ベース接地トランジスタ及び一対の第２ベース接地トランジスタに出力するバイアス回路とを具備する、という手段を採用する。
【０００９】
第３の解決手段として、上記第１の解決手段において、第１、第２の差動増幅回路と一対のエミッタフォロワ回路との間に直流電圧をシフトする電圧シフト回路が設けられる、という手段を採用する。
【００１０】
第４の解決手段として、上記第１または第２の解決手段において、バイアス回路は、コレクタ端子とベース端子とが接続されたバイアス・トランジスタと、当該バイアス・トランジスタのコレクタ電流に依存した電圧降下を発生させる第２の電圧降下回路と、直流電圧をシフトする第２の電圧シフト回路とが直列接続された直列回路と、該直列回路に接続される定電流源とからなり、直列回路と前記定電流源との接続点をバイアス電圧の出力端とする、という手段を採用する。
【００１１】
第５の解決手段として、上記第１〜第４のいずれか一の解決手段において、エミッタ端子が一対のエミッタフォロワ回路のコレクタ端子にそれぞれ接続された一対の第３エミッタフォロワ・トランジスタをさらに備え、一対の電圧発生回路は、一端が一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続される一対の第1コレクタ抵抗と、該一対の第1コレクタ抵抗の他端にそれぞれ直列接続される一対の第２コレクタ抵抗とからなり、一対の第３エミッタフォロワ・トランジスタの各ベース端子は、一対の第1コレクタ抵抗と一対の第２コレクタ抵抗との接続点にそれぞれ接続される、という手段を採用する。
【００１２】
第６の解決手段として、上記第１〜第５のいずれか一の解決手段において、第２の差動増幅回路及び一対の第２ベース接地トランジスタからなる出力回路が複数並列接続される、という手段を採用する。
【発明の効果】
【００１３】
本発明によれば、入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、出力用に設けられ、一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、一対の第１エミッタフォロワ・トランジスタと第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を一対の第１、第２ベース接地トランジスタに出力するバイアス回路とを具備するので、第１、第２の差動増幅回路のベース電圧が上昇しても、第１、第２の差動増幅回路のコレクタが一対の第１ベース接地トランジスタのエミッタに各々接続されているので、第１、第２の差動増幅回路のコレクタ電圧は殆ど変化せず、よって従来技術よりも飽和し難い。
なお、上記第３の解決手段として規定する発明によれば、電圧シフト回路が設けられることにより第１、第２の差動増幅回路のコレクタ-エミッタ間電圧を大きくなるので、さらに飽和し難くなる。
【００１４】
また、本発明によれば、上記効果に加えて、一対の電圧発生回路、一対の第１ベース接地トランジスタ、一対の第２ベース接地トランジスタ及びバイアス回路が備えらるので、一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧を等しくすることが可能であり、よって一対の第１エミッタフォロワ・トランジスタ及び第１、第２の差動増幅回路の消費電力を等しくして局所的な温度変化を抑制することができる。したがって、本発明によれば、トランジスタの温度差に起因する非直線性増幅誤差を広い周波数範囲に亘って低減すことが可能である。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係る差動増幅器Ａの回路図である。この差動増幅器Ａは、図示するように、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第１ベース接地トランジスタＱ9，Ｑ10、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14、バイアス・トランジスタＱ15、一対の第１エミッタ抵抗ＲE1，ＲE2、一対の第２エミッタ抵抗ＲE3，ＲE4、一対の第１コレクタ抵抗ＲC1，ＲC2、一対の第２コレクタ抵抗ＲC3，ＲC4、バイアス抵抗Ｒ1、コンデンサＣ1、一対の第１電圧シフトダイオードＤ1，Ｄ2（電圧シフト回路）、第２電圧シフトダイオードＤ3（第２の電圧シフト回路）、第1定電流源ＣＳ0、一対の第２定電流源ＣＳ1，ＣＳ2、第３定電流源ＣＳ3及び第４定電流源ＣＳ4から構成されている。
【００１６】
これら回路素子のうち、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第１エミッタ抵抗ＲE1，ＲE2、一対の第２エミッタ抵抗ＲE3，ＲE4、第1定電流源ＣＳ0、一対の第２定電流源ＣＳ1，ＣＳ2及び第３定電流源ＣＳ3は、本差動増幅器Ａの基本回路部であるトランスコンダクタンス・アンプを構成している。
【００１７】
また、これら回路沿素子のうち、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6及び一対の第２定電流源ＣＳ1，ＣＳ2は一対のエミッタフォロワ回路を構成し、一対の第１増幅トランジスタＱ3，Ｑ4、一対の第１エミッタ抵抗ＲE1，ＲE2及び第1定電流源ＣＳ0は第１の差動増幅回路を構成し、一対の第２増幅トランジスタＱ7，Ｑ8及び第３定電流源ＣＳ3は第２の差動増幅回路を構成している。さらに、一対の第１コレクタ抵抗ＲC1，ＲC2及び一対の第２コレクタ抵抗ＲC3，ＲC4は、一対の電圧発生回路を構成し、バイアス・トランジスタＱ15、バイアス抵抗Ｒ1、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4はバイアス回路を構成している。
【００１８】
本差動増幅器Ａは、これら回路素子によって構成されたトランスコンダクタンス・アンプに、一対の第１ベース接地トランジスタＱ9，Ｑ10、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14、バイアス・トランジスタＱ15、一対の第１コレクタ抵抗ＲC1，ＲC2、一対の第２コレクタ抵抗ＲC3，ＲC4、バイアス抵抗Ｒ1、コンデンサＣ1、一対の第１電圧シフトダイオードＤ1，Ｄ2、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4を付加することにより、トランジスタの局所的な温度変化に起因する増幅特性への影響を軽減するものである。
【００１９】
また、これら付加的な回路素子のうち、バイアス抵抗Ｒ1、バイアス・トランジスタＱ15、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4は、一対の第１ベース接地トランジスタＱ9，Ｑ10の各ベース端子及び一対の第２ベース接地トランジスタＱ11，Ｑ12の各ベース端子にバイアス電圧を供給するバイアス回路を構成している。さらに、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第２エミッタ抵抗ＲE3，ＲE4及び第３定電流源ＣＳ3は、本差動増幅器Ａの出力回路を構成している。
【００２０】
一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のうち、一方の第１エミッタフォロワ・トランジスタＱ1のベース端子は、本差動増幅器Ａの一方の入力端であり、一方の入力信号Ｖin1が入力され、他方の第１エミッタフォロワ・トランジスタＱ2のベース端子は、本差動増幅器Ａの他方の入力端であり、他方の入力信号Ｖin2が入力される。上記一対の入力信号Ｖin1，Ｖin2は、図示しない外部バイアス回路によって設定される入力バイアス電圧Ｖic（直流電圧）に小振幅の交流電圧±ΔＶiが加算されたものである。
【００２１】
また、一方の第１エミッタフォロワ・トランジスタＱ1のコレクタ端子には、一方の第１コレクタ抵抗ＲC1の一端とコンデンサＣ1の一端とが接続され、他方の第１エミッタフォロワ・トランジスタＱ2のコレクタ端子には、他方の第１コレクタ抵抗ＲC2の一端とコンデンサＣ1の他端とが接続されている。上記一方の第１コレクタ抵抗ＲC1の他端には、一方の第２コレクタ抵抗ＲC3の一端及び一方の第３エミッタフォロワ・トランジスタＱ13のベース端子が接続され、他方の第１コレクタ抵抗ＲC2の他端には、他方の第２コレクタ抵抗ＲC4の一端及び他方の第３エミッタフォロワ・トランジスタＱ14のベース端子が接続されている。なお、上記コンデンサＣ1は、本差動増幅器Ａの入力インピーダンスを調整するために付加された小静電容量のコンデンサである。
【００２２】
また、一方の第１エミッタフォロワ・トランジスタＱ1のエミッタ端子には、一方の第２エミッタフォロワ・トランジスタＱ5のベース端子及び一方の第１ベース接地トランジスタＱ9のコレクタ端子が接続され、他方の第１エミッタフォロワ・トランジスタＱ2のエミッタ端子には、他方の第２エミッタフォロワ・トランジスタＱ6のベース端子及び他方の第１ベース接地トランジスタＱ10のコレクタ端子が接続されている。
【００２３】
一方の第２エミッタフォロワ・トランジスタＱ5のエミッタ端子には、一方の第１電圧シフトダイオードＤ1のアノード端子が接続され、他方の第２エミッタフォロワ・トランジスタＱ6のエミッタ端子には、他方の第１電圧シフトダイオードＤ2のアノード端子が接続されている。また、一方の第２エミッタフォロワ・トランジスタＱ5のコレクタ端子には、一方の第３エミッタフォロワ・トランジスタＱ13のエミッタ端子が接続され、他方の第２エミッタフォロワ・トランジスタＱ6のコレクタ端子には、他方の第３エミッタフォロワ・トランジスタＱ14のエミッタ端子が接続されている。
【００２４】
また、一方の第１電圧シフトダイオードＤ1のカソード端子には、一方の増幅トランジスタＱ3のベース端子、一方の第２定電流源ＣＳ1の正極端及び一方の第２増幅トランジスタＱ7が接続され、他方の第１電圧シフトダイオードＤ2のカソード端子には、他方の増幅トランジスタＱ4のベース端子、他方の第２定電流源ＣＳ2の正極端及び他方の第２増幅トランジスタＱ8が接続されている。上記一対の第１電圧シフトダイオードＤ1，Ｄ2は、直流電圧の電圧降下を目的として挿入されたものであり、何れも同一な電圧降下ＶＤを有するショットキーダイオードである。
【００２５】
一方の第１増幅トランジスタＱ3のエミッタ端子には、一方の第１エミッタ抵抗ＲE1の一端が接続され、他方の第１増幅トランジスタＱ4のエミッタ端子には、他方の第１エミッタ抵抗ＲE2の一端が接続されている。また、一方の第１増幅トランジスタＱ3のコレクタ端子には、他方の第１ベース接地トランジスタＱ10のエミッタ端子が接続され、他方の第１増幅トランジスタＱ4のコレクタ端子には、一方の第１ベース接地トランジスタＱ9のエミッタ端子が接続されている。
【００２６】
上記一対の第１エミッタ抵抗ＲE1，ＲE2の他端には、第1定電流源ＣＳ0の正極端が共通接続されている。この第1定電流源ＣＳ0は、第１バイアス電流としての電流値Ｉ0を外部回路（つまり、一対の第１エミッタ抵抗ＲE1，ＲE2）に流す定電流源である。第1定電流源ＣＳ0及び一対の第２定電流源ＣＳ1，ＣＳ2の負極端はそれぞれ接地されている。一対の第２定電流源ＣＳ1，ＣＳ2のうち、一方の第２定電流源ＣＳ1は、第２エミッタフォロワ・トランジスタＱ5のバイアス電流を電流値Ｉ1に設定する定電流源であり、他方の第２定電流源ＣＳ2は、第２エミッタフォロワ・トランジスタＱ6のバイアス電流を電流値Ｉ2（＝Ｉ1）に設定する定電流源である。
【００２７】
一方の第２増幅トランジスタＱ7のエミッタ端子には、一方の第２エミッタ抵抗ＲE3の一端が接続され、他方の第２増幅トランジスタＱ8のエミッタ端子には、他方の第２エミッタ抵抗ＲE4の一端が接続されている。また、一方の第２増幅トランジスタＱ7のコレクタ端子には、他方の第２ベース接地トランジスタＱ12のエミッタ端子が接続され、他方の第２増幅トランジスタＱ8のコレクタ端子には、一方の第２ベース接地トランジスタＱ11のエミッタ端子が接続されている。
【００２８】
上記一対の第２エミッタ抵抗ＲE3，ＲE4の他端には、第３定電流源ＣＳ3の正極端が共通接続されている。この第３定電流源ＣＳ3は、第３バイアス電流としての電流値Ｉ3を外部回路（つまり、一対の第２エミッタ抵抗ＲE3，ＲE4）に流す定電流源であり、負極端が接地されている。なお、第1定電流源ＣＳ0の電流値Ｉ0と第３定電流源ＣＳ3の電流値Ｉ3とは、同一値に設定されている。
【００２９】
一方の第２ベース接地トランジスタＱ11のコレクタ端子及び他方の第２ベース接地トランジスタＱ12のコレクタ端子は、本差動増幅器Ａにおける一対の出力端である。一方の第２ベース接地トランジスタＱ11は、出力端に出力電流（コレクタ電流）Ｉout2を流し、他方の第２ベース接地トランジスタＱ12は、出力端に出力電流（コレクタ電流）Ｉout1を流す。また、一対の出力端に外部抵抗（コレクタ抵抗）が接続されることにより、一対の出力端に出力電圧Ｖout1，Ｖout2が取り出される。
【００３０】
また、バイアス抵抗Ｒ1の一端には、バイアス・トランジスタＱ15のベース端子とコレクタ端子とが共通接続されている。バイアス・トランジスタＱ15のエミッタ端子には、第２電圧シフトダイオードＤ3のアノード端子が接続されている。この第２電圧シフトダイオードＤ3のカソード端子には、負極端が接地された第４定電流源ＣＳ4の正極端が接続されている。この第２電圧シフトダイオードＤ3は、直流電圧の電圧降下を目的として挿入されたものであり、図示するようにショットキーダイオードである。さらに、上記バイアス抵抗Ｒ1の他端、一対の第２コレクタ抵抗ＲC3，ＲC4の各他端、一対の第３エミッタフォロワ・トランジスタＱ13，Ｑ14の各コレクタ端子は、正極性の電源Ｖccに接続されている。なお、上記バイアス回路において、バイアス抵抗Ｒ1、バイアス・トランジスタＱ15及び第２電圧シフトダイオードＤ3が直列接続されてなる直列回路の接続順序は、図１に示す順序に限定されない。
【００３１】
このように構成された本差動増幅器Ａは、シリコン基板上に集積回路として形成されたものである。上述した各回路素子のうち、全てのトランジスタは、図示するように全てＮＰＮトランジスタ（バイポーラトランジスタ）としてシリコン基板上に形成される。また、各々に対をなす第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4、第２エミッタフォロワ・トランジスタＱ5，Ｑ6、第２増幅トランジスタＱ7，Ｑ8、第１ベース接地トランジスタＱ9，Ｑ10、第２ベース接地トランジスタＱ11，Ｑ12及び第３エミッタフォロワ・トランジスタＱ13，Ｑ14は、均一な半導体特性を有するシリコン基板上に形成されるが故に同一特性を有し、また各々に対をなす第１エミッタ抵抗ＲE1，ＲE2及び第２エミッタ抵抗ＲE3，ＲE4は同様にして同一な抵抗値ＲEを有する。さらに、各々に対をなす第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12の各ベース端子には、バイアス回路によって同一の内部バイアス電圧ＶBが供給されている。
【００３２】
したがって、互いに対をなす第１増幅トランジスタＱ3，Ｑ4のバイアス電流は、第1定電流源ＣＳ0が設定する第１バイアス電流の電流値Ｉ０の半分つまりＩ０／２に設定され、また互いに対をなす第２増幅トランジスタＱ7，Ｑ8のバイアス電流は、第３定電流源ＣＳ3が設定する第３バイアス電流の電流値Ｉ3（＝Ｉ０）の半分、つまり上記第１増幅トランジスタＱ3，Ｑ4のバイアス電流と全く同一なＩ０／２に設定される。
【００３３】
また、互いに対をなす第１増幅トランジスタＱ3，Ｑ4には、バイアス回路から供給される同一の内部バイアス電圧ＶBによって駆動される一対の第１ベース接地トランジスタＱ9，Ｑ10が接続され、また互いに対をなす第２増幅トランジスタＱ7，Ｑ8には、上記一対の第１ベース接地トランジスタＱ9，Ｑ10と同様に、同一の内部バイアス電圧ＶBによって駆動される一対の第２ベース接地トランジスタＱ11，Ｑ12が接続されている。
【００３４】
また、上記一対の第１コレクタ抵抗ＲC1，ＲC2及び一対の第２コレクタ抵抗ＲC3，ＲC4は、全て同一な抵抗値を有しており、当該抵抗値は、上記第１、第２エミッタ抵抗ＲE1，ＲE2，ＲE3，ＲE4の抵抗値ＲE及び一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2の無信号入力時におけるトランスコンダクタンスｇｍ（＝IＣ０／ＶＴ）によって示される（ＲE＋１／ｇｍ）に設定されている。すなわち、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のコレクタ端子には、各々に（ＲE＋１／ｇｍ）の２倍に相当する２（ＲE＋１／ｇｍ）が接続されている。なお、上記IＣ０は、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のバイアス電流（＝Ｉ０／２）であり、また上記ＶＴは一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2の熱電圧である。
【００３５】
さらに、バイアス回路が出力する内部バイアス電圧ＶBは、電源電圧Ｖccからバイアス抵抗Ｒ1、バイアス・トランジスタＱ15及び第２電圧シフトダイオードＤ3による全電圧降下を差し引いた値であり、上述した一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ-エミッタ間電圧が等しくなるように設定されている。
【００３６】
次に、このように構成された本差動増幅器Ａの動作について詳しく説明する。
本差動増幅器Ａには、上述したように入力バイアス電圧Ｖic（直流電圧）に小振幅の交流電圧±ΔＶiが加算された電圧が入力信号Ｖin1，Ｖin2として入力される。すなわち、このような入力信号Ｖin1，Ｖin2は、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2のベース端子にそれぞれ入力され、当該第１エミッタフォロワ・トランジスタＱ1，Ｑ2によってバッファリングされてエミッタ端子に出力される。
【００３７】
そして、この第１エミッタフォロワ・トランジスタＱ1，Ｑ2の出力信号は、第２エミッタフォロワ・トランジスタＱ5，Ｑ6のベース端子にそれぞれ入力され、当該第２エミッタフォロワ・トランジスタＱ5，Ｑ6によって再度バッファリングされた後にエミッタ端子から第１電圧シフトダイオードＤ1，Ｄ2を介して第１増幅トランジスタＱ3，Ｑ4のベース端子及び第２増幅トランジスタＱ7，Ｑ8のベース端子にそれぞれ入力される。
【００３８】
第１増幅トランジスタＱ3，Ｑ4の入力信号は、当該第１増幅トランジスタＱ3，Ｑ4で増幅され、第１増幅トランジスタＱ3，Ｑ4のコレクタ端子から第１ベース接地トランジスタＱ9，Ｑ10を介して第１エミッタフォロワ・トランジスタＱ1，Ｑ2のエミッタ端子に帰還される。
【００３９】
一方、第２増幅トランジスタＱ7，Ｑ8の入力信号（電圧）は、当該第２増幅トランジスタＱ7，Ｑ8のトランスコンダクタンスに応じたコレクタ電流に変換され、本差動増幅器Ａの出力端である第２ベース接地トランジスタＱ11，Ｑ12の各コレクタ端子からトランスコンダクタンス・アンプの出力電流Ｉout1，Ｉout2として外部に出力される。また、一対の出力端に所定抵抗値の外部抵抗を接続した場合、本差動増幅器Ａの出力電圧Ｖout1，Ｖout2は、第２エミッタ抵抗ＲE3，ＲE4の抵抗値ＲEと外部抵抗の抵抗値とによって規定される大きさとなる。
【００４０】
すなわち、一方の入力信号Ｖin1は、一方の第１エミッタフォロワ・トランジスタＱ1及び第２エミッタフォロワ・トランジスタＱ5でバッファリングされた後、一方の第１電圧シフトダイオードＤ1を介して、他方の入力信号Ｖin2が入力される他方の第１エミッタフォロワ・トランジスタＱ2のエミッタ端子にコレクタ端子が接続された一方の第１増幅トランジスタＱ3のベース端子に入力される。また、他方の入力信号Ｖin2は、他方の第１エミッタフォロワ・トランジスタＱ2及び第２エミッタフォロワ・トランジスタＱ6でバッファリングされた後、他方の第１電圧シフトダイオードＤ2を介して、上記一方の入力信号Ｖin1が入力される一方の第１エミッタフォロワ・トランジスタＱ1のエミッタ端子にコレクタ端子が接続された他方の第１増幅トランジスタＱ4のベース端子に入力される。
【００４１】
この結果、一方の第１増幅トランジスタＱ3は、ベース端子に一方の第１エミッタフォロワ・トランジスタＱ1及び第２エミッタフォロワ・トランジスタＱ5でバッファリングされた一方の入力信号Ｖin1が入力されると共に、コレクタ電流を他方の第１エミッタフォロワ・トランジスタＱ2の動作電流として与えることにより当該他方の第１エミッタフォロワ・トランジスタＱ2に一方の第１増幅トランジスタＱ3と同一の歪みを生じさせる。
【００４２】
また、他方の第１増幅トランジスタＱ4は、ベース端子に他方の第１エミッタフォロワ・トランジスタＱ2及び第２エミッタフォロワ・トランジスタＱ6でバッファリングされた他方の入力信号Ｖin2が入力されると共に、コレクタ電流を一方の第１エミッタフォロワ・トランジスタＱ1の動作電流として与えることにより当該一方の第１エミッタフォロワ・トランジスタＱ1に他方の第１増幅トランジスタＱ4と同一の歪みを生じさせる。そして、この第１エミッタフォロワ・トランジスタＱ1，Ｑ2に生じる歪みは、上記第１増幅トランジスタＱ3，Ｑ4で生じる歪みを打ち消す向きに働く。
【００４３】
したがって、本差動増幅器Ａによれば、第１増幅トランジスタＱ3，Ｑ4の各出力電流Ｉout1，Ｉout2の差分（Ｉout1−Ｉout2）を示す式が第１増幅トランジスタＱ3，Ｑ4の非直線性（つまり、ベース-エミッタ間電圧）に関する項を含まないので、入力電圧Ｖin1，Ｖin2の差分（Ｖin1−Ｖin2）の広い範囲に亘り直線性に優れ非直線性誤差が極めて小さい差動増幅器を実現することができる。
【００４４】
また、本差動増幅器Ａによれば、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のベース電圧が上昇しても、第１増幅トランジスタＱ3，Ｑ4のコレクタが第１ベース接地トランジスタＱ9，Ｑ10のエミッタ端子に各々接続され、また第２増幅トランジスタＱ7，Ｑ8のコレクタが第２ベース接地トランジスタＱ11，Ｑ12のエミッタ端子に各々接続されているので、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ電圧は殆ど変化せず、よって比較的飽和し難い。
またこれに加えて、第１電圧シフトダイオードＤ1，Ｄ2が設けられることにより第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ-エミッタ間電圧が大きくなるので、さらに飽和し難くい。
【００４５】
また、本差動増幅器Ａでは、バイアス回路が第１ベース接地トランジスタＱ9，Ｑ10のベース端子及び第２ベース接地トランジスタＱ11，Ｑ12のベース端子に供給する内部バイアス電圧ＶBは、無信号時においては第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように設定され、差動入力時においては第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように、また第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7の各々のコレクタ-エミッタ間電圧Ｖceが等しくなるように設定されている。
また、本差動増幅器Ａでは、無信号時においては第１エミッタフォロワ・トランジスタＱ1，Ｑ2、第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の各々のコレクタ電流（バイアス電流）が等しくなるように設定され、差動入力時においては第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8の各々のコレクタ電流（バイアス電流）が等しくなるように、また第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7の各々のコレクタ電流（バイアス電流）が等しくなるように設定されている。
【００４６】
すなわち、本差動増幅器Ａでは、第１エミッタフォロワ・トランジスタＱ1、第１増幅トランジスタＱ4及び第２増幅トランジスタＱ8については、コレクタ-エミッタ間電圧Ｖceが常に等しく、かつコレクタ電流（バイアス電流）が常に等しいので、消費電力が互いに等しく、よって温度変化も等しい。また、第１エミッタフォロワ・トランジスタＱ2、第１増幅トランジスタＱ3及び第２増幅トランジスタＱ7については、コレクタ-エミッタ間電圧Ｖceが常に等しく、かつコレクタ電流（バイアス電流）が常に等しいので、消費電力が互いに等しく、よって温度変化も等しい。
【００４７】
また、本差動増幅器Ａでは、互いに等しい抵抗値、つまり（ＲE＋１／ｇｍ）を有する第１コレクタ抵抗ＲC1，ＲC2及び第２コレクタ抵抗ＲC3，ＲC4の接続点の電圧を第３エミッタフォロワ・トランジスタＱ13，Ｑ14に入力し、該第３エミッタフォロワ・トランジスタＱ13，Ｑ14でバッファリングして第２エミッタフォロワ・トランジスタＱ5，Ｑ6のコレクタ端子にそれぞれ供給するようにしているので、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各コレクタ-エミッタ間電圧Ｖceは、入力差動電圧が変化しても、また電源電圧Ｖccあるいは／及び本差動増幅器Ａの入力同相電圧が変動しても常に等しい。そして、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各バイアス電流Ｉ1，Ｉ2は、第２定電流源ＣＳ1，ＣＳ2によって等しい電流値に設定されている。
【００４８】
すなわち、本差動増幅器Ａでは、第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各消費電力が常に一定となるので、局所的な温度変化が発生せず、よって第２エミッタフォロワ・トランジスタＱ5，Ｑ6のベース-エミッタ間電圧Ｖbeが変動することがない。
【００４９】
したがって、本差動増幅器Ａによれば、トランスコンダクタンス・アンプを構成する基本回路部のトランジスタのうち、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6については局所的な温度変化が抑制され、ベース-エミッタ間電圧Ｖbeを安定化することが可能であり、また一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8については各々の局所的な温度変化が相互に等しく、よってベース-エミッタ間電圧Ｖbeの影響を打ち消し合うことが可能なので、非直線性増幅誤差が小さくかつ周波数特性が広範囲で平坦な広帯域差動増幅器を実現することができる。
【００５０】
さらに、バイアス回路がバイアス・トランジスタＱ15、バイアス抵抗Ｒ1、第２電圧シフトダイオードＤ3及び第４定電流源ＣＳ4によって構成されているので、このバイアス回路が第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12に出力するバイアス電圧ＶBは、周囲温度の変動に起因する一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２増幅トランジスタＱ7，Ｑ8の各コレクタ-エミッタ間電圧Ｖceの変動を打ち消すように変化する。したがって、本差動増幅器Ａによれば、周囲温度の変動に対して第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8の消費電力を安定化することが可能である。
【００５１】
ここで、上記各トランジスタにおける消費電力について詳説すると以下のようになる。（１）無信号入力時
Ｖcc＝２．５Ｖ、ＲE＝１００Ω、Ｉ０＝４ｍＡ、ＶD＝０．４Ｖ、Ｖic＝１．９Ｖ、ＶＴ＝３０ｍＶ（温度Ｔ＝７５°Ｃ）、無信号時の各トランジスタのベース-エミッタ間電圧Ｖbeを０．８Ｖとして計算すると、第１ベース接地トランジスタＱ9，Ｑ10のベース電位は、Ｖbe＝０．８４Ｖ、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のコレクタ-エミッタ間電圧は、Ｖce＝０．９４Ｖとなる。また、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のバイアス電流は、全て２ｍＡである。
【００５２】
したがって、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4は、コレクタ-エミッタ間電圧とバイアス電流とが全て等しいので、同一な消費電力となる。
また、この場合において、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のコレクタ-エミッタ間電圧は１．１７Ｖ、またバイアス電流は同一に設定されているので、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の消費電力も同一である。
【００５３】
（２）小信号入力時
入力バイアス電圧Ｖicに小電圧＋ΔＶiが加算された入力電圧Ｖin1が一方の第１エミッタフォロワ・トランジスタＱ1のベース端子に入力され、入力バイアス電圧Ｖicに小電圧−ΔＶiが加算された入力電圧Ｖin2が他方の第１エミッタフォロワ・トランジスタＱ2のベース端子に入力された場合、第１増幅トランジスタＱ3，Ｑ4の各エミッタ電位の変化量ΔＶe3，ΔＶe4は、下式（１），（２）によって示される。
ΔＶe3＝＋ΔＶi−ΔＶbe1−ΔＶbe5−ΔＶD−ΔＶbe3 （１）
ΔＶe4＝−ΔＶi−ΔＶbe2−ΔＶbe6−ΔＶD−ΔＶbe4 （２）
【００５４】
したがって、一対の第１増幅トランジスタＱ3，Ｑ4における各エミッタ電位の変化量ΔＶe3，ΔＶe4の差分は、式（３）によって示される。
ΔＶe3−ΔＶe4＝２ΔＶi−（ΔＶbe1−ΔＶbe4）
−（ΔＶbe2−ΔＶbe3）−（ΔＶbe5−ΔＶbe6） （３）
ここで、一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4との消費電力の変化が等しく、他方の第１エミッタフォロワ・トランジスタＱ2と一方の第１増幅トランジスタＱ3との消費電力の変化が等しく、また一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の消費電力の変化がゼロであると仮定した場合、上式（３）において、ΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3、ΔＶbe5＝ΔＶbe6＝０となり、式（３）は下式（４）のように表される。
ΔＶe3−ΔＶe4＝２ΔＶi （４）
【００５５】
また、他方の第１エミッタフォロワ・トランジスタＱ2におけるコレクタ電流の変化量（つまり、一方の第１増幅トランジスタＱ3におけるコレクタ電流の変化量）はΔＩi＝ΔＶi／ＲE、また一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ電流の変化量（つまり、他方の第１増幅トランジスタＱ4におけるコレクタ電流の変化量）は−ΔＩi＝−ΔＶi／ＲEである。また、一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ電位の変化量ΔＶc1は下式（５）によって表され、またエミッタ電位の変化量ΔＶe1は下式（６）によって表される。
【００５６】
ΔＶc1＝−２（ＲE＋１／ｇｍ）・（−ΔＩi）
＝２｛（１＋１／（ＲE・ｇｍ）｝・ΔＩi （５）
ΔＶe1＝ΔＶi−ΔＶbe1＝ΔＶi−（１／ｇｍ）・（−ΔＩi）
＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （６）
一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ-エミッタ間電圧の変化量ΔＶce1は、上式（５）、（６）から式（７）のように表される。
ΔＶce1＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （７）
【００５７】
また、他方の第１増幅トランジスタＱ4については、コレクタ電位の変化量ΔＶc4は下式（８）によって、またエミッタ電位の変化量ΔＶe4は下式（９）によって表される。
ΔＶc4＝−ΔＶbe9＝−（１／ｇｍ）・（−ΔＩi）
＝｛１／（ＲE・ｇｍ）｝・ΔＶi （８）
ΔＶe4＝−ΔＶi （９）
したがって、他方の第１増幅トランジスタＱ4におけるコレクタ-エミッタ間電圧の変化量ΔＶce4は、上式（８）、（９）から式（１０）のように表される。
ΔＶce4＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１０）
【００５８】
すなわち、式（７）及び式（１０）が示すように、一方の第１エミッタフォロワ・トランジスタＱ1におけるコレクタ-エミッタ間電圧の変化量ΔＶce1は、他方の第１増幅トランジスタＱ4におけるコレクタ-エミッタ間電圧の変化量ΔＶce4と等しい。また、一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4とは、コレクタ電流が何れも等しいので、両者の消費電力は常に等しい。また、このような一方の第１エミッタフォロワ・トランジスタＱ1と他方の第１増幅トランジスタＱ4と同様に、他方の第１エミッタフォロワ・トランジスタＱ2と一方の第１増幅トランジスタＱ3についても両者の消費電力は常に等しい。
【００５９】
したがって、一方の第１エミッタフォロワ・トランジスタＱ1におけるベース-エミッタ間電圧の変化量ΔＶbe1は、他方の第１増幅トランジスタＱ4におけるベース-エミッタ間電圧の変化量ΔＶbe4と等しく、また他方の第１エミッタフォロワ・トランジスタＱ2におけるベース-エミッタ間電圧の変化量ΔＶbe2は、一方の第１増幅トランジスタＱ3におけるベース-エミッタ間電圧の変化量ΔＶbe3と等しい。よって、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4について、上述したΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3が成立する。
【００６０】
また、一方の第２エミッタフォロワ・トランジスタＱ5におけるコレクタ電位の変化量ΔＶc5は下式（１１）で表され、エミッタ電位の変化量ΔＶe5は下式（１２）で表される。
ΔＶc5＝−（ＲE＋１／ｇｍ）・（−ΔＩi）
＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１１）
ΔＶe5＝｛１＋１／（ＲE・ｇｍ）｝・ΔＶi （１２）
すなわち、一方の第２エミッタフォロワ・トランジスタＱ5については、コレクタ電位の変化量ΔＶc5及びエミッタ電位の変化量ΔＶe5が等しい。また、一方の第２エミッタフォロワ・トランジスタＱ5のバイアス電流Ｉ1は一方の第２定電流源ＣＳ1によって一定値に設定されている。
【００６１】
したがって、一方の第２エミッタフォロワ・トランジスタＱ5については消費電流が変動しない。このことは、他方の第２エミッタフォロワ・トランジスタＱ6についても同様である。よって、一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各ベース-エミッタ間電圧の変化量ΔＶbe5，ΔＶbe6について、上述したΔＶbe5＝ΔＶbe6＝０が成立する。
【００６２】
このように、一対の第１エミッタフォロワ・トランジスタＱ1，Ｑ2及び一対の第１増幅トランジスタＱ3，Ｑ4のベース-エミッタ間電圧についてΔＶbe1＝ΔＶbe4、ΔＶbe2＝ΔＶbe3が成立し、また一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各ベース-エミッタ間電圧については、ΔＶbe5＝ΔＶbe6＝０が成立する。また、これに加えて一対の第２増幅トランジスタＱ7，Ｑ8は、上記一対の第１増幅トランジスタＱ3，Ｑ4と特性がマッチングしているので、線形性の高い電流を出力する。したがって、本差動増幅器Ａは、各差動対の消費電力が等しいので全体として高い線形性を有する。
【００６３】
なお、本差動増幅器Ａでは、各対の第１増幅トランジスタＱ3，Ｑ4及び第２増幅トランジスタＱ7，Ｑ8のコレクタ端子（出力側）に挿入した各対の第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12の消費電力が何らかの原因で変化すると、当該各対の第１ベース接地トランジスタＱ9，Ｑ10及び第２ベース接地トランジスタＱ11，Ｑ12のベース-エミッタ間電圧Ｖbe9，Ｖbe10，Ｖbe11，Ｖbe12が変化するので、一対の第１増幅トランジスタＱ3，Ｑ4及び一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6の各コレクタ電位が変化する。しかしながら、この各コレクタ電位の変化に起因する消費電力の変化は極めて微小であり、非線形性や利得（ゲイン）への影響は無視することができる。
【００６４】
また、上述したように一方の第１エミッタフォロワ・トランジスタＱ1のコレクタ電位は、式（５）に示されるように、入力電圧変化ΔＶiの２｛１＋１／（ＲE・ｇｍ）｝倍だけ変化する。このために、一方の第１エミッタフォロワ・トランジスタＱ1のベース端子側から見た高周波入力インピーダンス、つまり本差動増幅器Ａの高周波入力インピーダンスは、一方の第１エミッタフォロワ・トランジスタＱ1のベース-コレクタ間容量に起因して負となり、高周波パルスを入力信号とした場合にリンギングが発生し易くなる。これを回避する手段として、コンデンサＣ1の静電容量を調整して高周波入力インピーダンスを正側に調整することが有効である。
【００６５】
〔第２実施形態〕
次に、本発明の第２実施形態について説明する。
図２は、第２実施形態に係る差動増幅器Ｂの回路図である。この図２では、上記第１実施形態の差動増幅器Ａと同一の回路素子には同一符号を付している。本差動増幅器Ｂは、上述した出力回路を２つ並列して設けたものである。すなわち、本差動増幅器Ｂは、一対の第２増幅トランジスタＱ7，Ｑ8、一対の第２ベース接地トランジスタＱ11，Ｑ12、一対の第２エミッタ抵抗ＲE3，ＲE4及び第４定電流源ＣＳ4からなる第１出力回路に加え、一対の第３増幅トランジスタＱ16，Ｑ17、一対の第３ベース接地トランジスタＱ18，Ｑ19、一対の第３エミッタ抵抗ＲE5，ＲE6及び第５定電流源ＣＳ5からなる第２出力回路を備える。第２出力回路は、入力端及び出力端ともに第１出力回路に並列接続されており、当該第１出力回路と全く同様な性能を有する。
【００６６】
このような構成の本差動増幅器Ｂでは、互いに並列接続された出力回路が２つあるので、出力電流を第１実施形態の差動増幅器Ａの２倍とすること、つまりトランスコンダクタンス・アンプとしての利得（ゲイン）を第１実施形態の差動増幅器Ａの２倍とすることができる。また逆に、本差動増幅器Ｂでは、第１実施形態の差動増幅器Ａの利得と同等の利得を実現しようとする場合には、出力回路のバイアス電流を１／２とすることができるので、全体としての消費電力を第１実施形態の差動増幅器Ａよりも減少させることができる。
【００６７】
〔第３実施形態〕
次に、本発明の第３実施形態について説明する。
図３は、第３実施形態に係る差動増幅器Ｃの回路図である。この図３では、上記第１実施形態の差動増幅器Ａと同一の回路素子には同一符号を付している。本差動増幅器Ｃでは、一対の第２増幅トランジスタＱ7，Ｑ8のベース端子は、一対の第１電圧シフトダイオードＤ1，Ｄ2のアノード端子、つまり一対の第２エミッタフォロワ・トランジスタＱ5，Ｑ6のエミッタ端子にそれぞれ直接接続されて、また一対の第２ベース接地トランジスタＱ11，Ｑ12のベース端子は、第２電圧シフトダイオードＤ3のアノード端子、つまりバイアス・トランジスタＱ15のエミッタ端子に直接接続されている。
【００６８】
すなわち、本差動増幅器Ｃは、一対の第２増幅トランジスタＱ7，Ｑ8のベース電位が第１実施形態の差動増幅器Ａにおける一対の第２増幅トランジスタＱ7，Ｑ8のベース電位よりも一対の第１電圧シフトダイオードＤ1，Ｄ2の電圧降下ＶD分だけ高くなると共に、一対の第２増幅トランジスタＱ7，Ｑ8のコレクタ電位が第１実施形態の差動増幅器Ａにおける一対の第２増幅トランジスタＱ7，Ｑ8のコレクタ電位よりも第２電圧シフトダイオードＤ3の電圧降下ＶD分だけ高くなっている。
【００６９】
したがって、本差動増幅器Ｃによれば、一対の第２ベース接地トランジスタＱ11，Ｑ12のコレクタ-エミッタ間電圧Ｖceが第１実施形態の差動増幅器Ａよりも小さくなるので、耐圧の小さなトランジスタを使用する場合に有効である。
【００７０】
なお、本発明は、上記各実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
（１）上記各実施形態では、各トランジスタＱ1〜Ｑ19をＮＰＮトランジスタ（バイポーラトランジスタ）として構成したが、各トランジスタＱ1〜Ｑ19をＰＮＰトランジスタあるいはＭＯＳ-ＦＥＴとして構成しても良い。
（２）上記各実施形態では、第１電圧シフトダイオードＤ1，Ｄ2及び第２電圧シフトダイオードＤ3をショットキーダイオードとして構成したが、これら各電圧シフトダイオードは、必要に応じて他の種類のダイオード（一般的なシリコンダイオード）や抵抗であっても良い。
【００７１】
（３）上記各実施形態では、第１〜第３定電流源ＣＳ0〜ＣＳ3をバイアス電流設定回路として採用したが、各トランジスタのバイアス電流を高精度に設定する必要がない場合には、第１〜第３定電流源ＣＳ0〜ＣＳ3に代えて抵抗器を用いても良い。
（４）上記第２実施形態では、２個の出力回路を備える構成を採用したが、出力回路の個数は２個に限定されるものではなく、さらに多くても良い。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態に係わる差動増幅器Ａの回路図である。
【図２】本発明の第２実施形態に係わる差動増幅器Ｂの回路図である。
【図３】本発明の第３実施形態に係わる差動増幅器Ｃの回路図である。
【符号の説明】
【００７３】
Ｑ1，Ｑ2…第１エミッタフォロワ・トランジスタ、Ｑ3，Ｑ4…第１増幅トランジスタ、Ｑ5，Ｑ6…第２エミッタフォロワ・トランジスタ、Ｑ7，Ｑ8…第２増幅トランジスタ、Ｑ9，Ｑ10…第１ベース接地トランジスタ、Ｑ11，Ｑ12…第２ベース接地トランジスタ、Ｑ13，Ｑ14…第３エミッタフォロワ・トランジスタ、Ｑ15…バイアス・トランジスタ、ＲE1，ＲE2…第１エミッタ抵抗、ＲE3，ＲE4…第２エミッタ抵抗、ＲC1，ＲC2…第１コレクタ抵抗、ＲC3，ＲC4…第２コレクタ抵抗、Ｒ1…バイアス抵抗、ＣＳ0…第1定電流源、ＣＳ1，ＣＳ2…第２定電流源、ＣＳ3…第３定電流源、ＣＳ4…第４定電流源、Ｄ1，Ｄ2…第１電圧シフトダイオード（電圧シフト回路）、Ｄ3…第２電圧シフトダイオード（第２の電圧シフト回路）
【特許請求の範囲】
【請求項１】
入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、
該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、
前記一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、
前記一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、前記一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、
出力用に設けられ、前記一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、
前記一対の第１エミッタフォロワ・トランジスタと前記第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、
前記第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、
前記一対の第１エミッタフォロワ・トランジスタ及び前記第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を前記一対の第１、第２ベース接地トランジスタに出力するバイアス回路と
を具備することを特徴とする差動増幅器。
【請求項２】
ベース端子に入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、
該一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続され、当該一対の第１エミッタフォロワ・トランジスタのコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、
ベース端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタを備える一対のエミッタフォロワ回路と、
ベース端子が前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第１増幅トランジスタを備える第１の差動増幅回路と、
ベース端子が前記一対の第１増幅トランジスタのベース端子にそれぞれ接続された一対の第２増幅トランジスタを備える第２の差動増幅回路と、
前記一対の第１増幅トランジスタのコレクタ端子と前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子との間にそれぞれ挿入される一対の第１ベース接地トランジスタと、
前記一対の第２増幅トランジスタのコレクタ端子と出力端との間にそれぞれ挿入される一対の第２ベース接地トランジスタと、
前記一対の第１エミッタフォロワ・トランジスタ、前記一対の第１増幅トランジスタ及び前記一対の第２増幅トランジスタにおける各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を前記一対の第１ベース接地トランジスタ及び前記一対の第２ベース接地トランジスタに出力するバイアス回路と
を具備することを特徴とする差動増幅器。
【請求項３】
前記第１、第２の差動増幅回路と前記一対のエミッタフォロワ回路との間に直流電圧をシフトする電圧シフト回路が設けられることを特徴とする請求項１または２記載の差動増幅器。
【請求項４】
前記バイアス回路は、
コレクタ端子とベース端子とが接続されたバイアス・トランジスタと、当該バイアス・トランジスタのコレクタ電流に依存した電圧降下を発生させる第２の電圧降下回路と、直流電圧をシフトする第２の電圧シフト回路とが直列接続された直列回路と、
該直列回路に接続される定電流源とからなり、
前記直列回路と前記定電流源との接続点をバイアス電圧の出力端とすることを特徴とする請求項１〜３のいずれか一項に記載の差動増幅器。
【請求項５】
エミッタ端子が前記一対のエミッタフォロワ回路のコレクタ端子にそれぞれ接続された一対の第３エミッタフォロワ・トランジスタをさらに備え、
前記一対の電圧発生回路は、一端が前記一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続される一対の第1コレクタ抵抗と、該一対の第1コレクタ抵抗の他端にそれぞれ直列接続される一対の第２コレクタ抵抗とからなり、
前記一対の第３エミッタフォロワ・トランジスタの各ベース端子は、前記一対の第1コレクタ抵抗と前記一対の第２コレクタ抵抗との接続点にそれぞれ接続される
ことを特徴とする請求項１〜４のいずれか一項に記載の差動増幅器。
【請求項６】
前記第２の差動増幅回路及び前記一対の第２ベース接地トランジスタからなる出力回路が複数並列接続されることを特徴とする請求項１〜５のいずれか一項に記載の差動増幅器。
【請求項１】
入力信号をそれぞれバッファリングする一対の第１エミッタフォロワ・トランジスタと、
該一対の第１エミッタフォロワ・トランジスタのコレクタ端子側にコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、
前記一対の第１エミッタフォロワ・トランジスタの出力をそれぞれバッファリングする一対のエミッタフォロワ回路と、
前記一対の第１エミッタフォロワ・トランジスタにたすきがけ接続されると共に、前記一対のエミッタフォロワ回路によってそれぞれ駆動される第１の差動増幅回路と、
出力用に設けられ、前記一対のエミッタフォロワ回路によってそれぞれ駆動される第２の差動増幅回路と、
前記一対の第１エミッタフォロワ・トランジスタと前記第１の差動増幅回路との間にそれぞれ設けられた一対の第１ベース接地トランジスタと、
前記第２の差動増幅回路の出力にそれぞれ設けられた一対の第２ベース接地トランジスタと、
前記一対の第１エミッタフォロワ・トランジスタ及び前記第１、第２の差動増幅回路における各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を前記一対の第１、第２ベース接地トランジスタに出力するバイアス回路と
を具備することを特徴とする差動増幅器。
【請求項２】
ベース端子に入力信号が印加される一対の第１エミッタフォロワ・トランジスタと、
該一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続され、当該一対の第１エミッタフォロワ・トランジスタのコレクタ電流に依存した電圧降下をそれぞれ発生させる一対の電圧発生回路と、
ベース端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第２エミッタフォロワ・トランジスタを備える一対のエミッタフォロワ回路と、
ベース端子が前記一対の第２エミッタフォロワ・トランジスタのエミッタ端子にたすきがけ接続されると共にコレクタ端子が前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子にそれぞれ接続される一対の第１増幅トランジスタを備える第１の差動増幅回路と、
ベース端子が前記一対の第１増幅トランジスタのベース端子にそれぞれ接続された一対の第２増幅トランジスタを備える第２の差動増幅回路と、
前記一対の第１増幅トランジスタのコレクタ端子と前記一対の第１エミッタフォロワ・トランジスタのエミッタ端子との間にそれぞれ挿入される一対の第１ベース接地トランジスタと、
前記一対の第２増幅トランジスタのコレクタ端子と出力端との間にそれぞれ挿入される一対の第２ベース接地トランジスタと、
前記一対の第１エミッタフォロワ・トランジスタ、前記一対の第１増幅トランジスタ及び前記一対の第２増幅トランジスタにおける各々のコレクタ-エミッタ間電圧が等しくなるように設定されたバイアス電圧を前記一対の第１ベース接地トランジスタ及び前記一対の第２ベース接地トランジスタに出力するバイアス回路と
を具備することを特徴とする差動増幅器。
【請求項３】
前記第１、第２の差動増幅回路と前記一対のエミッタフォロワ回路との間に直流電圧をシフトする電圧シフト回路が設けられることを特徴とする請求項１または２記載の差動増幅器。
【請求項４】
前記バイアス回路は、
コレクタ端子とベース端子とが接続されたバイアス・トランジスタと、当該バイアス・トランジスタのコレクタ電流に依存した電圧降下を発生させる第２の電圧降下回路と、直流電圧をシフトする第２の電圧シフト回路とが直列接続された直列回路と、
該直列回路に接続される定電流源とからなり、
前記直列回路と前記定電流源との接続点をバイアス電圧の出力端とすることを特徴とする請求項１〜３のいずれか一項に記載の差動増幅器。
【請求項５】
エミッタ端子が前記一対のエミッタフォロワ回路のコレクタ端子にそれぞれ接続された一対の第３エミッタフォロワ・トランジスタをさらに備え、
前記一対の電圧発生回路は、一端が前記一対の第１エミッタフォロワ・トランジスタのコレクタ端子にそれぞれ接続される一対の第1コレクタ抵抗と、該一対の第1コレクタ抵抗の他端にそれぞれ直列接続される一対の第２コレクタ抵抗とからなり、
前記一対の第３エミッタフォロワ・トランジスタの各ベース端子は、前記一対の第1コレクタ抵抗と前記一対の第２コレクタ抵抗との接続点にそれぞれ接続される
ことを特徴とする請求項１〜４のいずれか一項に記載の差動増幅器。
【請求項６】
前記第２の差動増幅回路及び前記一対の第２ベース接地トランジスタからなる出力回路が複数並列接続されることを特徴とする請求項１〜５のいずれか一項に記載の差動増幅器。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−３４７８６（Ｐ２０１０−３４７８６Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９３８６４（Ｐ２００８−１９３８６４）
【出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
[ Back to top ]