差動増幅回路
【課題】本発明は、広い入力電圧範囲に対して適切に動作可能であり、且つ低い電源電圧でも適切に動作可能な差動増幅回路を提供することを目的とする。
【解決手段】差動増幅回路は、第１の負荷と、第１の負荷にドレイン端が結合された第１のＭＯＳトランジスタと、第２の負荷と、第２の負荷にドレイン端が結合された第２のＭＯＳトランジスタと、第１及び第２のＭＯＳトランジスタのソース端に共通に結合される第１の定電流源と、第１の負荷にソース端が結合された第３のＭＯＳトランジスタと、第２の負荷にソース端が結合された第４のＭＯＳトランジスタと、第３及び第４のＭＯＳトランジスタのドレイン端に共通に結合される第２の定電流源を含み、第１及び第２のＭＯＳトランジスタは第１の導通タイプであり、第３及び第４のＭＯＳトランジスタは第２の導通タイプであることを特徴とする。
【解決手段】差動増幅回路は、第１の負荷と、第１の負荷にドレイン端が結合された第１のＭＯＳトランジスタと、第２の負荷と、第２の負荷にドレイン端が結合された第２のＭＯＳトランジスタと、第１及び第２のＭＯＳトランジスタのソース端に共通に結合される第１の定電流源と、第１の負荷にソース端が結合された第３のＭＯＳトランジスタと、第２の負荷にソース端が結合された第４のＭＯＳトランジスタと、第３及び第４のＭＯＳトランジスタのドレイン端に共通に結合される第２の定電流源を含み、第１及び第２のＭＯＳトランジスタは第１の導通タイプであり、第３及び第４のＭＯＳトランジスタは第２の導通タイプであることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に信号を増幅する増幅回路に関し、詳しくは差動入力信号を増幅する差動増幅回路に関する。
【背景技術】
【０００２】
図１は、従来の差動増幅回路の回路構成の一例を示す図である。この回路例はＮＭＯＳトランジスタを用いた構成であるが、ＰＭＯＳトランジスタを用いても同様に差動増幅回路を構成することができる。
【０００３】
図１に示す差動増幅回路１０は、ＮＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、定電流源１３、抵抗１４、及び抵抗１５を含む。ＮＭＯＳトランジスタ１１のゲート端が入力端ＩＮ＋であり、ＮＭＯＳトランジスタ１２のゲート端が入力端ＩＮ−である。ＮＭＯＳトランジスタ１１のドレイン端と抵抗１４との接続点が出力端ＯＵＴ−であり、ＮＭＯＳトランジスタ１２のドレイン端と抵抗１５との接続点が出力端ＯＵＴ＋である。定電流源１３を流れる電流の電流値をＩｓｒｃ１とし、ＮＭＯＳトランジスタ１２を流れる電流の電流値をＩｄｎ−とする。
【０００４】
図２は、図１の差動増幅回路１０の動作を説明するための図である。（ａ）は入力端ＩＮ＋及びＩＮ−に入力される入力電圧波形を示し、（ｂ）はＮＭＯＳトランジスタ１２を流れる電流Ｉｄｎ−を示し、（ｃ）は出力端ＯＵＴ＋及びＯＵＴ−から出力される出力電圧波形である。
【０００５】
図２（ａ）において、実線で示す電圧波形２１は、差動増幅回路１０が良好に動作する入力電圧条件の入力電圧である。入力端ＩＮ＋に入力される電圧をＶｉｎ＋、入力端ＩＮ−に入力される電圧をＶｉｎ−として示してある。なおＶｉｎ＿ｃｍは入力コモンモード電圧であり、Ｖｉｎ＋とＶｉｎ−との平均に等しい。図２の（ａ）においては、図面左端から図面右に行くに従い（例えば時間経過に従い）、電圧Ｖｉｎ＋が上昇し、電圧Ｖｉｎ−が下降している。
【０００６】
図２（ｂ）において、実線で示す電流波形３１は、電圧波形２１の入力電圧を印加したときの電流Ｉｄｎ−の変化を示している。図１において、入力端ＩＮ＋に印加する電圧Ｖｉｎ＋が上昇するとＮＭＯＳトランジスタ１１の導通性が増加し、入力端ＩＮ−に印加する電圧Ｖｉｎ−が低下するとＮＭＯＳトランジスタ１２の導通性が減少する。定電流源１３に流れる電流Ｉｓｒｃ１が一定であるとすると、ＮＭＯＳトランジスタ１１を流れる電流が増加するとともに、その増加分に等しい分だけＮＭＯＳトランジスタ１２を流れる電流が減少する。このＮＭＯＳトランジスタ１２を流れる電流Ｉｄｎ−の減少が、図２（ｂ）において、電流波形３１として示される。
【０００７】
図２（ｃ）において、実線で示す電流波形４１は、電圧波形２１の入力電圧を印加したときの出力電圧の変化を示している。出力端ＯＵＴ＋に出力される電圧をＶｏｕｔ＋、出力端ＯＵＴ−に出力される電圧をＶｏｕｔ−として示してある。ＮＭＯＳトランジスタ１１を流れる電流が増加するに従い、その電流が流れる抵抗１４における電圧降下が増大し、出力電圧Ｖｏｕｔ−が低下する。またＮＭＯＳトランジスタ１２を流れる電流が減少するに従い、その電流が流れる抵抗１５における電圧降下が減少し、出力電圧Ｖｏｕｔ＋が上昇する。出力電圧Ｖｏｕｔ−及びＶｏｕｔ＋の変化の度合いは、それぞれ抵抗１４及び１５の抵抗値Ｒ１及びＲ２に比例する。抵抗値Ｒ１及びＲ２が大きいほど、増幅率が高くなる。
【０００８】
図２（ａ）において、点線で示す電圧波形２２は、入力電圧値がＶｉｎ＋及びＶｉｎ−ともに、電圧波形２１の場合に比較して低くなった場合を示す。この場合、（ｂ）に点線で示す電流波形３２のように、電流Ｉｄｎ−の変化量は、電流波形３１の場合と比較して小さくなる。これに応じて、（ｃ）に点線で示す電圧波形４２のように、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化量が電圧波形４１の場合と比較して小さくなる。即ち、増幅率が減少してしまう。
【０００９】
また図２（ａ）において、一点差線で示す電圧波形２３は、入力電圧値がＶｉｎ＋及びＶｉｎ−が双方ともに更に低くなった場合を示す。このとき、ＮＭＯＳトランジスタ１１及び１２のソース側の電位をＶｎ１とし、ＮＭＯＳトランジスタの閾値電圧をＶｔｈとして、入力電圧Ｖｉｎ＋及びＶｉｎ−がＶｎ１＋Ｖｔｈと同程度或いはそれ以下になってしまうと、差動増幅回路１０が殆んど正常な増幅動作を行わなくなる。即ち、（ｂ）に一点差線で示す電流波形３３のように、電流Ｉｄｎ−は殆んど変化しなくなる。これに応じて、（ｃ）に一点差線で示す電流波形４３のように、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化は殆んどなくなり、差動増幅回路１０の増幅動作が損なわれてしまう。
【００１０】
入力電圧値Ｖｉｎ＋及びＶｉｎ−が完全にＶｎ１＋Ｖｔｈ以下になってしまうと、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化は実質的に消滅し、差動増幅回路１０の増幅動作が完全に損なわれることになる。即ち差動増幅回路１０には、入力電圧に関して閾値電圧Ｖｔｈ分の不感帯が存在し、正常な増幅動作を行うために入力電圧が変化可能な範囲がこの不感帯により制限される。
図３は、従来の差動増幅回路の回路構成の別の一例を示す図である。この回路は、上記の閾値電圧Ｖｔｈ分の不感帯の問題を解消するよう構成されたものである。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００１１】
図３に示す差動増幅回路１０Ａは、ＮＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、定電流源１３、ＰＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、及び定電流源１８を含む。この差動増幅回路１０Ａでは、ＰＭＯＳトランジスタ１６のゲート端はＮＭＯＳトランジスタ１１のゲート端と同一の入力端ＩＮ＋であり、同一の入力電圧Ｖｉｎ＋が印加される。またＰＭＯＳトランジスタ１７のゲート端はＮＭＯＳトランジスタ１２のゲート端と同一の入力端ＩＮ−であり、同一の入力電圧Ｖｉｎ−が印加される。ＰＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、及び定電流源１８はＰチャネルの差動増幅回路を構成し、ＮＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、及び定電流源１３から構成されるＮチャネルの差動増幅回路と同様の動作をする。
【００１２】
この構成の場合、入力電圧Ｖｉｎ＋及びＶｉｎ−が低下しても、ＰＭＯＳトランジスタ１１及び１２に十分大きなゲート・ドレイン間電圧が印加されるので、Ｐチャネルの差動増幅回路が適切な増幅動作を行う。これにより、Ｎチャネルの差動増幅回路が適切な増幅動作を実行できないような入力電圧条件であっても、Ｎチャネル側とＰチャネル側を合わせた全体として、適切な増幅動作を実現することができる。なお入力電圧Ｖｉｎ＋及びＶｉｎ−が高い場合（図２（ａ）の入力電圧波形２１のような場合）には、ＰＭＯＳトランジスタ１１及び１２に十分なゲート・ドレイン間電圧が確保できないので、Ｐチャネルの差動増幅回路は適切な増幅動作を実行できない。しかしこの場合には、Ｎチャネルの差動増幅回路が適切な増幅動作を実行するので、Ｎチャネル側とＰチャネル側を合わせた全体として、適切な増幅動作を実現することができる。
【００１３】
図３の回路構成の場合、２つの定電流源と、１つのＰＭＯＳトランジスタと、１つのＮＭＯＳトランジスタが、電源電位ＶＤＤと接地電位ＧＮＤとの間で多段に積み重ねられており、多段積みの段数は４段である。図１の回路構成の多段積みの段数が３段であるのに対して、一段多くなっている。
【００１４】
回路構成に関わらず、電源電圧ＶＤＤが何らかの原因により低下し、各素子に十分な電圧が印加されなくなる程の状態になると、正常な動作が損なわれる。図１の回路構成では、３段積みであるので、１つの素子が正常に動作するに必要な電圧の３段分の電源電圧ＶＤＤが確保されれば、差動増幅回路１０は正常に動作する。しかしこの差動増幅回路１０が正常に動作する電源電圧ＶＤＤであっても、１つの素子が正常に動作するに必要な電圧の４段分の電源電圧が必要な図３の差動増幅回路１０Ａは、正常に動作することができない。即ち、図３の差動増幅回路１０Ａは、図１の差動増幅回路１０に比較して、電源電圧ＶＤＤの低下に対する影響を受けやすい。
【００１５】
特許文献１には、図３の回路と同様の構成の差動増幅回路として、入出力電圧範囲を広くとることが可能であり、且つ高い精度で増幅することができるＣＭＯＳ演算増幅回路が示される。
【特許文献１】特開２００２−３４４２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
以上を鑑みて、本発明は、広い入力電圧範囲に対して適切に動作可能であり、且つ低い電源電圧でも適切に動作可能な差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明による差動増幅回路は、一端が第１の基準電位に結合される第１の負荷と、該第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、一端が該第１の基準電位に結合される第２の負荷と、該第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、該第１のＭＯＳトランジスタのソース端及び該第２のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、該第１の負荷の該他端にソース端が結合された第３のＭＯＳトランジスタと、該第２の負荷の該他端にソース端が結合された第４のＭＯＳトランジスタと、該第３のＭＯＳトランジスタのドレイン端及び該第４のＭＯＳトランジスタのドレイン端と該第２の基準電位との間に結合される第２の定電流源を含み、該第１及び該第４のＭＯＳトランジスタのゲート同士が結合され、該第２及び該第３のＭＯＳトランジスタのゲート同士が結合され、該第１及び第２のＭＯＳトランジスタは第１の導通タイプであり、該第３及び第４のＭＯＳトランジスタは第２の導通タイプであることを特徴とする。
【発明の効果】
【００１８】
本発明の少なくとも１つの実施例によれば、差動増幅回路において、第１の導通タイプのＭＯＳトランジスタで構成される回路部分と第２の導通タイプのＭＯＳトランジスタで構成される回路部分とが並列に設けられているので、入力電圧の高低に関わらず何れか一方の回路部分は正常に動作することができる。従って、入力電圧に関して閾値電圧Ｖｔｈ分の不感帯が存在することはなく、広い入力電圧範囲に対して適切に動作することができる。また差動増幅回路において、多段積みの段数が３段となっており、１つの素子が正常に動作するに必要な電圧の３段分の電源電圧が確保されれば、正常に動作することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２０】
図４は、本発明による差動増幅回路の第１の実施例の回路構成を示す図である。図４の差動増幅回路５０は、ＮＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２、定電流源５３、抵抗５４、抵抗５５、ＰＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５７、及び定電流源５８を含む。
【００２１】
抵抗５４、ＮＭＯＳトランジスタ５１、及び定電流源５３が、電源電圧ＶＤＤと接地電圧との間に、この順に直列に接続される。また更に、この直列接続と定電流源５３を共有する形で、抵抗５５、ＮＭＯＳトランジスタ５２、及び定電流源５３が、電源電圧ＶＤＤと接地電圧との間にこの順番に直列に接続される。
【００２２】
ＮＭＯＳトランジスタ５１のゲート端が入力端ＩＮ＋として機能し、ＮＭＯＳトランジスタ５２のゲート端が入力端ＩＮ−として機能する。ＮＭＯＳトランジスタ５１のドレイン端と抵抗５４との接続点が出力端ＯＵＴ−として機能し、ＮＭＯＳトランジスタ５２のドレイン端と抵抗５５との接続点が出力端ＯＵＴ＋として機能する。定電流源５３を流れる電流の電流値をＩｓｒｃ１とし、ＮＭＯＳトランジスタ５２を流れる電流の電流値をＩｄｎ−とする。
【００２３】
出力端ＯＵＴ−（ＮＭＯＳトランジスタ５１のドレイン端と抵抗５４との接続点）と接地電位との間には更に、ＰＭＯＳトランジスタ５７と定電流源５８とがこの順に直列に接続される。また更に、この直列接続と定電流源５８を共有する形で、出力端ＯＵＴ＋（ＮＭＯＳトランジスタ５２のドレイン端と抵抗５５との接続点）と接地電位との間には、ＰＭＯＳトランジスタ５６と定電流源５８とがこの順に直列に接続される。定電流源５８を流れる電流の電流値をＩｓｒｃ２とし、ＰＭＯＳトランジスタ５６を流れる電流の電流値をＩｄｐ＋とする。
【００２４】
ＰＭＯＳトランジスタ５６のゲート端もまた入力端ＩＮ＋として用いられ、同様にＰＭＯＳトランジスタ５７のゲート端もまた入力端ＩＮ−として用いられる。即ち、ＮＭＯＳトランジスタ５１のゲート端とＰＭＯＳトランジスタ５６のゲート端とは同一の入力端ＩＮ＋に接続され、ＮＭＯＳトランジスタ５２のゲート端とＰＭＯＳトランジスタ５７のゲート端とは同一の入力端ＩＮ−に接続される。
【００２５】
図５は、図４の差動増幅回路５０の動作を説明するための図である。（ａ）は入力端ＩＮ＋及びＩＮ−に入力される入力電圧波形を示し、（ｂ）はＮＭＯＳトランジスタ５２を流れる電流Ｉｄｎ−を示し、（ｃ）はＰＭＯＳトランジスタ５６を流れる電流Ｉｄｐ＋を示し、（ｄ）は出力端ＯＵＴ＋及びＯＵＴ−から出力される出力電圧波形である。
【００２６】
図５（ａ）において、実線で示す電圧波形６１は、入力電圧条件として電源電圧ＶＤＤに近い電圧範囲の入力電圧が与えられた場合の電圧波形である。入力端ＩＮ＋に入力される電圧をＶｉｎ＋、入力端ＩＮ−に入力される電圧をＶｉｎ−として示してある。なおＶｉｎ＿ｃｍは入力コモンモード電圧であり、Ｖｉｎ＋とＶｉｎ−との平均に等しい。図５の（ａ）においては、図面左端から図面右に行くに従い（例えば時間経過に従い）、電圧Ｖｉｎ＋が上昇し、電圧Ｖｉｎ−が下降している。
【００２７】
図５（ｂ）において、実線で示す電流波形７１は、電圧波形６１の入力電圧を印加したときの電流Ｉｄｎ−の変化を示している。図４において、入力端ＩＮ＋に印加する電圧Ｖｉｎ＋が上昇するとＮＭＯＳトランジスタ５１の導通性が増加し、入力端ＩＮ−に印加する電圧Ｖｉｎ−が低下するとＮＭＯＳトランジスタ５２の導通性が減少する。定電流源５３に流れる電流Ｉｓｒｃ１が一定であるとすると、ＮＭＯＳトランジスタ５１を流れる電流が増加するとともに、その増加分に等しい分だけＮＭＯＳトランジスタ５２を流れる電流が減少する。このＮＭＯＳトランジスタ５２を流れる電流Ｉｄｎ−の減少が、図５（ｂ）において、電流波形７１として示される。
【００２８】
図５（ｃ）において、実線で示す電流波形８１は、電圧波形６１の入力電圧を印加したときの電流Ｉｄｐ＋の変化を示している。図４において、入力端ＩＮ＋に印加する電圧Ｖｉｎ＋が上昇するとＰＭＯＳトランジスタ５６の導通性が減少し、入力端ＩＮ−に印加する電圧Ｖｉｎ−が低下するとＰＭＯＳトランジスタ５７の導通性が増大する。定電流源５８に流れる電流Ｉｓｒｃ２が一定であるとすると、ＰＭＯＳトランジスタ５６を流れる電流が減少するとともに、その減少分に等しい分だけＰＭＯＳトランジスタ５７を流れる電流が増加する。このＰＭＯＳトランジスタ５６を流れる電流Ｉｄｐ＋の減少が、図５（ｃ）において、電流波形８１として示される。
【００２９】
但しこの場合、電圧波形６１に示す入力電圧（図５（ａ））が電源電圧ＶＤＤに近いので、ＰＭＯＳトランジスタ５６及び５７は弱くしか導通しない。しかもＰＭＯＳトランジスタ５６が導通する条件、即ち入力端ＩＮ＋に印加する電圧Ｖｉｎ＋が低い場合には、ＩＮ−に印加する電圧Ｖｉｎ−が相対的に高くＮＭＯＳトランジスタ５２が導通して出力端ＯＵＴ＋の電圧が低下している。従って、ＰＭＯＳトランジスタ５６のソース端（ＯＵＴ＋）とゲート端（ＩＮ＋）との間にトランジスタの閾値電圧を十分に超えるような電圧は印加されずに、電流Ｉｄｐ＋の量は電流波形８１に示されるように極めて小さい。
【００３０】
図５（ｄ）において、実線で示す電圧波形９１は、電圧波形６１の入力電圧を印加したときの出力電圧の変化を示している。出力端ＯＵＴ＋に出力される電圧をＶｏｕｔ＋、出力端ＯＵＴ−に出力される電圧をＶｏｕｔ−として示してある。ＮＭＯＳトランジスタ５１を流れる電流が増加するに従い、その電流が流れる抵抗５４における電圧降下が増大し、出力電圧Ｖｏｕｔ−が低下する。またＮＭＯＳトランジスタ５２を流れる電流が減少するに従い、その電流が流れる抵抗５５における電圧降下が減少し、出力電圧Ｖｏｕｔ＋が上昇する。出力電圧Ｖｏｕｔ−及びＶｏｕｔ＋の変化の度合いは、それぞれ抵抗５４及び５５の抵抗値Ｒ１及びＲ２に比例する。抵抗値Ｒ１及びＲ２が大きいほど、増幅率が高くなる。
【００３１】
図５（ａ）において、点線で示す電圧波形６２は、入力電圧値がＶｉｎ＋及びＶｉｎ−ともに、電圧波形６１の場合に比較して低くなった場合を示す。この場合、（ｂ）に点線で示す電流波形７２のように、電流Ｉｄｎ−の変化量は、電流波形７１の場合と比較して小さくなる。逆に、（ｃ）に点線で示す電流波形８２のように、電流Ｉｄｐ＋の変化量は、電流波形８１の場合と比較して大きくなる。但し、電流Ｉｄｐ＋の変化量の増大は、電流Ｉｄｎ−の変化量の減少に比較して小さい。これに応じて、（ｄ）に点線で示す電圧波形９２のように、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化量が電圧波形９１の場合と比較して若干小さくなる。しかし、電流Ｉｄｐ＋の変化量の増大の効果により、図２（ｃ）の出力電圧波形４２の場合ほどには増幅率は減少しない。
【００３２】
図５（ａ）において、一点差線で示す電圧波形６３は、入力電圧値がＶｉｎ＋及びＶｉｎ−が双方ともに更に小さくなった場合を示す。このとき、ＮＭＯＳトランジスタ５１及び５２のソース側の電位をＶｎ１とし、ＮＭＯＳトランジスタの閾値電圧をＶｔｈとして、入力電圧Ｖｉｎ＋及びＶｉｎ−がＶｎ１＋Ｖｔｈと同程度或いはそれ以下になってしまうと、差動増幅回路５０のＮチャネル側の回路は、殆んど正常な増幅動作を行わなくなる。即ち、（ｂ）に一点差線で示す電流波形７３のように、電流Ｉｄｎ−は殆んど変化しなくなる。
【００３３】
しかし入力電圧Ｖｉｎ＋及びＶｉｎ−が十分に小さくなったことで、ＰＭＯＳトランジスタ５６及びＰＭＯＳトランジスタ５７のうちで導通する側のトランジスタは十分に導通することになる。従って、（ｃ）に一点差線で示す電流波形８３のように、電流Ｉｄｐ＋はゼロから電流量Ｉｓｒｃ２までの範囲いっぱいに変化する電流となる。
【００３４】
これに応じて、（ｄ）に一点差線で示す電圧波形９３のように、電圧波形９１の場合と比較して若干増幅率は低下するが、差動増幅器としての動作自体が損なわれることはなく、正常な増幅動作が保たれることになる。即ち、入力電圧が低下した場合、ＮＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２、及び定電流源５３で構成されるＮチャネル側の差動増幅器においては適切な増幅動作が損なわれるにも関わらず、ＰＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５７、及び定電流源５８で構成されるＰチャネル側の回路が適切に動作して、差動増幅回路５０の全体としては適切な増幅動作が行われる。
【００３５】
入力電圧値Ｖｉｎ＋及びＶｉｎ−が完全にＶｎ１＋Ｖｔｈ以下になってしまっても、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化が消滅してしまうことはない。即ち差動増幅回路５０には、入力電圧に関して閾値電圧Ｖｔｈ分の不感帯が存在することはなく、正常な増幅動作を行うために入力電圧が変化可能な範囲がこの不感帯により制限されることもない。
【００３６】
図４の差動増幅回路５０において、出力電圧Ｖｏｕｔ＋は、Ｖｄｄ−Ｒ２×｛（Ｉｄｎ−）＋（Ｉｄｐ＋）｝となる。Ｖｏｕｔ＋が上昇すると、ＰＭＯＳトランジスタ５６の導通の度合いが増し、Ｖｏｕｔ＋のレベルを引き下げる方向に機能する。従って、差動増幅回路５０の増幅率は、図１に示す差動増幅回路１０の増幅率に比較して若干小さくなる。その代わりに、入力電圧の変動によって、出力電圧レベルが変動するのを抑える効果があることになる。
【００３７】
また、定電流源５３及び５８の電流値が等しい場合（Ｉｓｒｃ１＝Ｉｓｒｃ２）、差動増幅回路５０のＮチャネル側の回路が動作してＰチャネル側の回路が殆んど動作していないときと、差動増幅回路５０のＰチャネル側の回路が動作してＮチャネル側の回路が殆んど動作していないときとで、同一の出力電位を確保することができる。即ち、出力端ＯＵＴ＋の電圧Ｖｏｕｔ＋及び出力端ＯＵＴ−の電圧Ｖｏｕｔ−のうちで、高いほうの電圧レベルを、入力電圧の高低に関わらずに一定にすることができる。
【００３８】
また図４に示す差動増幅回路５０においては、電源電位ＶＤＤと接地電位との間には、１つの抵抗（５４又は５５）、１つのトランジスタ（５１，５２，５６，又は５７）、及び１つの定電流源（５３又は５８）が設けられており、多段積みの段数が３段となっている。従って、図３に示す従来の回路構成よりも少ない段数であり、図３の回路が正常に動作できないような低電圧であっても、１つの素子が正常に動作するに必要な電圧の３段分の電源電圧ＶＤＤが確保されれば、差動増幅回路５０は正常に動作することができる。
【００３９】
図６は、本発明による差動増幅回路の第２の実施例の回路構成を示す図である。図６の差動増幅回路５０Ａは、ＰＭＯＳトランジスタ１０１、ＰＭＯＳトランジスタ１０２、定電流源１０３、抵抗１０４、抵抗１０５、ＮＭＯＳトランジスタ１０６、ＮＭＯＳトランジスタ１０７、及び定電流源１０８を含む。
【００４０】
抵抗１０４、ＰＭＯＳトランジスタ１０１、及び定電流源１０３が、接地電圧と電源電圧ＶＤＤとの間に、直列に接続される。また更に、この直列接続と定電流源１０３を共有する形で、抵抗１０５、ＰＭＯＳトランジスタ１０２、及び定電流源１０３が、接地電圧と電源電圧ＶＤＤとの間に直列に接続される。
【００４１】
ＰＭＯＳトランジスタ１０１のゲート端が入力端ＩＮ＋として機能し、ＰＭＯＳトランジスタ１０２のゲート端が入力端ＩＮ−として機能する。ＰＭＯＳトランジスタ１０１のドレイン端と抵抗１０４との接続点が出力端ＯＵＴ−として機能し、ＰＭＯＳトランジスタ１０２のドレイン端と抵抗１０５との接続点が出力端ＯＵＴ＋として機能する。
【００４２】
出力端ＯＵＴ−（ＰＭＯＳトランジスタ１０１のドレイン端と抵抗１０４との接続点）と電源電位ＶＤＤとの間には更に、ＮＭＯＳトランジスタ１０７と定電流源１０８とが直列に接続される。また更に、この直列接続と定電流源１０８を共有する形で、出力端ＯＵＴ＋（ＰＭＯＳトランジスタ１０２のドレイン端と抵抗１０５との接続点）と電源電位ＶＤＤとの間には、ＮＭＯＳトランジスタ１０６と定電流源１０８とが直列に接続される。
【００４３】
ＮＭＯＳトランジスタ１０６のゲート端もまた入力端ＩＮ＋として用いられ、同様にＮＭＯＳトランジスタ１０７のゲート端もまた入力端ＩＮ−として用いられる。即ち、ＰＭＯＳトランジスタ１０１のゲート端とＮＭＯＳトランジスタ１０６のゲート端とは同一の入力端ＩＮ＋に接続され、ＰＭＯＳトランジスタ１０２のゲート端とＮＭＯＳトランジスタ１０７のゲート端とは同一の入力端ＩＮ−に接続される。
【００４４】
図６の回路構成の差動増幅回路５０Ａは、図４の回路構成の差動増幅回路５０と比較して、ＮＭＯＳとＰＭＯＳとを入れ替えた構成となっている。このような構成の差動増幅回路５０Ａによっても、Ｎチャネル側とＰチャネル側との役割が入れ替わっている以外は、差動増幅回路５０と同様に動作して、同様の効果を齎すことができる。即ち、差動増幅回路５０Ａには、入力電圧に関して閾値電圧Ｖｔｈ分の不感帯が存在することはなく、正常な増幅動作を行うために入力電圧が変化可能な範囲が不感帯の存在により制限されることがない。
【００４５】
また図４に示す差動増幅回路５０Ａにおいては、多段積みの段数が３段となっており、図３の従来の回路が正常に動作できないような低電源電圧であっても、１つの素子が正常に動作するに必要な電圧の３段分の電源電圧ＶＤＤが確保されれば、差動増幅回路５０Ａは正常に動作することができる。
【００４６】
図７は、本発明による差動増幅回路の第３の実施例の回路構成を示す図である。図７において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４７】
図７の差動増幅回路５０Ｂにおいては、図４の差動増幅回路５０の抵抗５４及び５５がＰＭＯＳトランジスタ５４Ａ及び５５Ａで置き換えられている。それ以外の構成は図７と図４とで同一である。ＰＭＯＳトランジスタ５４Ａ及び５５Ａのゲート端には、共通のバイアス電圧ＶＢＩＡＳ１が印加されている。
【００４８】
ＰＭＯＳトランジスタ５４Ａ及び５５Ａのソース・ゲート間電圧は一定であるので、ドレイン電流を殆んど変化させることなく、ソース・ドレイン間電圧を大きく変化させることができる。即ち、ＰＭＯＳトランジスタ５４Ａ及び５５Ａは、非常に大きな抵抗値を有する抵抗として機能することができる。また図７の構成では、ＰＭＯＳトランジスタ５４Ａ及び５５Ａのゲート端には共通のバイアス電圧ＶＢＩＡＳ１が印加されているので、このバイアス電圧ＶＢＩＡＳ１を調整することで、差動増幅回路５０Ｂの増幅率を容易に制御することができる。
【００４９】
図８は、本発明による差動増幅回路の第４の実施例の回路構成を示す図である。図８において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５０】
図８の差動増幅回路５０Ｃにおいては、図７の差動増幅回路５０ＢのＰＭＯＳトランジスタ５４Ａ及び５５Ａに対して、それぞれ、ＰＭＯＳトランジスタ５４Ｂ及び５５Ｂが並列に接続されている。それ以外の構成は図８と図７とで同一である。ＰＭＯＳトランジスタ５４Ｂのゲート端は出力端ＯＵＴ−に接続され、ＰＭＯＳトランジスタ５５Ｂのゲート端は出力端ＯＵＴ＋に接続される。
【００５１】
ＰＭＯＳトランジスタ５４Ａ及び５５Ａは、非常に大きな抵抗値を有する抵抗として機能し、バイアス電圧ＶＢＩＡＳ１を調整することで、差動増幅回路５０Ｂの増幅率を容易に制御することができる。また更に、Ｖｏｕｔ＋が上昇すると、ＰＭＯＳトランジスタ５５Ｂの導通性が低下し、Ｖｏｕｔ＋のレベルを引き下げる方向に機能する。Ｖｏｕｔ−とＰＭＯＳトランジスタ５４Ｂとの関係も同様である。従って、ＰＭＯＳトランジスタ５４Ｂ及び５５Ｂは、差動増幅回路５０Ｃの増幅率を抑制するように機能する。これにより、差動増幅回路５０Ｃの動作をより安定させることができる。
【００５２】
図９は、本発明による差動増幅回路の第５の実施例の回路構成を示す図である。図９において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５３】
図９の差動増幅回路５０Ｄにおいては、図４の差動増幅回路５０の定電流源５３及び５８がＮＭＯＳトランジスタ５３Ａ及び５８Ａで置き換えられている。それ以外の構成は図９と図４とで同一である。ＮＭＯＳトランジスタ５３Ａ及び５８Ａのゲート端には、共通のバイアス電圧ＶＢＩＡＳ２が印加されている。
【００５４】
ＰＭＯＳトランジスタ５３Ａ及び５８Ａのソース・ゲート間電圧は一定であるので、ＰＭＯＳトランジスタ５３Ａ及び５８Ａは、略一定の電流を流す定電流源として機能することができる。またバイアス電圧ＶＢＩＡＳ２を調整することで、差動増幅回路５０Ｄの増幅率を容易に制御することができる。
【００５５】
またＮＭＯＳトランジスタ５３Ａ及び５８Ａのゲート端を共通のバイアス電圧に設定することで、ＮＭＯＳトランジスタ５３Ａを流れる電流量とＮＭＯＳトランジスタ５８Ａを流れる電流量とを、実質的に同一に設定することができる。即ち、差動増幅回路５０ＤのＮチャネル側の回路が動作してＰチャネル側の回路が殆んど動作していないときと、差動増幅回路５０ＤのＰチャネル側の回路が動作してＮチャネル側の回路が殆んど動作していないときとで、同一の出力電位を確保することができる。即ち、出力端ＯＵＴ＋の出力電圧及び出力端ＯＵＴ−の出力電圧のうちで、高いほうの電圧レベルを、入力電圧の高低に関わらずに一定にすることができる。
【００５６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００５７】
【図１】従来の差動増幅回路の回路構成の一例を示す図である。
【図２】図１の差動増幅回路の動作を説明するための図である。
【図３】従来の差動増幅回路の回路構成の別の一例を示す図である。
【図４】本発明による差動増幅回路の第１の実施例の回路構成を示す図である。
【図５】図４の差動増幅回路の動作を説明するための図である。
【図６】本発明による差動増幅回路の第２の実施例の回路構成を示す図である。
【図７】本発明による差動増幅回路の第３の実施例の回路構成を示す図である。
【図８】本発明による差動増幅回路の第４の実施例の回路構成を示す図である。
【図９】本発明による差動増幅回路の第５の実施例の回路構成を示す図である。
【符号の説明】
【００５８】
５０ 差動増幅回路
５１ ＮＭＯＳトランジスタ
５２ ＮＭＯＳトランジスタ
５３ 定電流源
５４ 抵抗
５５ 抵抗
５６ ＰＭＯＳトランジスタ
５７ ＰＭＯＳトランジスタ
５８ 定電流源
【技術分野】
【０００１】
本発明は、一般に信号を増幅する増幅回路に関し、詳しくは差動入力信号を増幅する差動増幅回路に関する。
【背景技術】
【０００２】
図１は、従来の差動増幅回路の回路構成の一例を示す図である。この回路例はＮＭＯＳトランジスタを用いた構成であるが、ＰＭＯＳトランジスタを用いても同様に差動増幅回路を構成することができる。
【０００３】
図１に示す差動増幅回路１０は、ＮＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、定電流源１３、抵抗１４、及び抵抗１５を含む。ＮＭＯＳトランジスタ１１のゲート端が入力端ＩＮ＋であり、ＮＭＯＳトランジスタ１２のゲート端が入力端ＩＮ−である。ＮＭＯＳトランジスタ１１のドレイン端と抵抗１４との接続点が出力端ＯＵＴ−であり、ＮＭＯＳトランジスタ１２のドレイン端と抵抗１５との接続点が出力端ＯＵＴ＋である。定電流源１３を流れる電流の電流値をＩｓｒｃ１とし、ＮＭＯＳトランジスタ１２を流れる電流の電流値をＩｄｎ−とする。
【０００４】
図２は、図１の差動増幅回路１０の動作を説明するための図である。（ａ）は入力端ＩＮ＋及びＩＮ−に入力される入力電圧波形を示し、（ｂ）はＮＭＯＳトランジスタ１２を流れる電流Ｉｄｎ−を示し、（ｃ）は出力端ＯＵＴ＋及びＯＵＴ−から出力される出力電圧波形である。
【０００５】
図２（ａ）において、実線で示す電圧波形２１は、差動増幅回路１０が良好に動作する入力電圧条件の入力電圧である。入力端ＩＮ＋に入力される電圧をＶｉｎ＋、入力端ＩＮ−に入力される電圧をＶｉｎ−として示してある。なおＶｉｎ＿ｃｍは入力コモンモード電圧であり、Ｖｉｎ＋とＶｉｎ−との平均に等しい。図２の（ａ）においては、図面左端から図面右に行くに従い（例えば時間経過に従い）、電圧Ｖｉｎ＋が上昇し、電圧Ｖｉｎ−が下降している。
【０００６】
図２（ｂ）において、実線で示す電流波形３１は、電圧波形２１の入力電圧を印加したときの電流Ｉｄｎ−の変化を示している。図１において、入力端ＩＮ＋に印加する電圧Ｖｉｎ＋が上昇するとＮＭＯＳトランジスタ１１の導通性が増加し、入力端ＩＮ−に印加する電圧Ｖｉｎ−が低下するとＮＭＯＳトランジスタ１２の導通性が減少する。定電流源１３に流れる電流Ｉｓｒｃ１が一定であるとすると、ＮＭＯＳトランジスタ１１を流れる電流が増加するとともに、その増加分に等しい分だけＮＭＯＳトランジスタ１２を流れる電流が減少する。このＮＭＯＳトランジスタ１２を流れる電流Ｉｄｎ−の減少が、図２（ｂ）において、電流波形３１として示される。
【０００７】
図２（ｃ）において、実線で示す電流波形４１は、電圧波形２１の入力電圧を印加したときの出力電圧の変化を示している。出力端ＯＵＴ＋に出力される電圧をＶｏｕｔ＋、出力端ＯＵＴ−に出力される電圧をＶｏｕｔ−として示してある。ＮＭＯＳトランジスタ１１を流れる電流が増加するに従い、その電流が流れる抵抗１４における電圧降下が増大し、出力電圧Ｖｏｕｔ−が低下する。またＮＭＯＳトランジスタ１２を流れる電流が減少するに従い、その電流が流れる抵抗１５における電圧降下が減少し、出力電圧Ｖｏｕｔ＋が上昇する。出力電圧Ｖｏｕｔ−及びＶｏｕｔ＋の変化の度合いは、それぞれ抵抗１４及び１５の抵抗値Ｒ１及びＲ２に比例する。抵抗値Ｒ１及びＲ２が大きいほど、増幅率が高くなる。
【０００８】
図２（ａ）において、点線で示す電圧波形２２は、入力電圧値がＶｉｎ＋及びＶｉｎ−ともに、電圧波形２１の場合に比較して低くなった場合を示す。この場合、（ｂ）に点線で示す電流波形３２のように、電流Ｉｄｎ−の変化量は、電流波形３１の場合と比較して小さくなる。これに応じて、（ｃ）に点線で示す電圧波形４２のように、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化量が電圧波形４１の場合と比較して小さくなる。即ち、増幅率が減少してしまう。
【０００９】
また図２（ａ）において、一点差線で示す電圧波形２３は、入力電圧値がＶｉｎ＋及びＶｉｎ−が双方ともに更に低くなった場合を示す。このとき、ＮＭＯＳトランジスタ１１及び１２のソース側の電位をＶｎ１とし、ＮＭＯＳトランジスタの閾値電圧をＶｔｈとして、入力電圧Ｖｉｎ＋及びＶｉｎ−がＶｎ１＋Ｖｔｈと同程度或いはそれ以下になってしまうと、差動増幅回路１０が殆んど正常な増幅動作を行わなくなる。即ち、（ｂ）に一点差線で示す電流波形３３のように、電流Ｉｄｎ−は殆んど変化しなくなる。これに応じて、（ｃ）に一点差線で示す電流波形４３のように、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化は殆んどなくなり、差動増幅回路１０の増幅動作が損なわれてしまう。
【００１０】
入力電圧値Ｖｉｎ＋及びＶｉｎ−が完全にＶｎ１＋Ｖｔｈ以下になってしまうと、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化は実質的に消滅し、差動増幅回路１０の増幅動作が完全に損なわれることになる。即ち差動増幅回路１０には、入力電圧に関して閾値電圧Ｖｔｈ分の不感帯が存在し、正常な増幅動作を行うために入力電圧が変化可能な範囲がこの不感帯により制限される。
図３は、従来の差動増幅回路の回路構成の別の一例を示す図である。この回路は、上記の閾値電圧Ｖｔｈ分の不感帯の問題を解消するよう構成されたものである。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００１１】
図３に示す差動増幅回路１０Ａは、ＮＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、定電流源１３、ＰＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、及び定電流源１８を含む。この差動増幅回路１０Ａでは、ＰＭＯＳトランジスタ１６のゲート端はＮＭＯＳトランジスタ１１のゲート端と同一の入力端ＩＮ＋であり、同一の入力電圧Ｖｉｎ＋が印加される。またＰＭＯＳトランジスタ１７のゲート端はＮＭＯＳトランジスタ１２のゲート端と同一の入力端ＩＮ−であり、同一の入力電圧Ｖｉｎ−が印加される。ＰＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、及び定電流源１８はＰチャネルの差動増幅回路を構成し、ＮＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、及び定電流源１３から構成されるＮチャネルの差動増幅回路と同様の動作をする。
【００１２】
この構成の場合、入力電圧Ｖｉｎ＋及びＶｉｎ−が低下しても、ＰＭＯＳトランジスタ１１及び１２に十分大きなゲート・ドレイン間電圧が印加されるので、Ｐチャネルの差動増幅回路が適切な増幅動作を行う。これにより、Ｎチャネルの差動増幅回路が適切な増幅動作を実行できないような入力電圧条件であっても、Ｎチャネル側とＰチャネル側を合わせた全体として、適切な増幅動作を実現することができる。なお入力電圧Ｖｉｎ＋及びＶｉｎ−が高い場合（図２（ａ）の入力電圧波形２１のような場合）には、ＰＭＯＳトランジスタ１１及び１２に十分なゲート・ドレイン間電圧が確保できないので、Ｐチャネルの差動増幅回路は適切な増幅動作を実行できない。しかしこの場合には、Ｎチャネルの差動増幅回路が適切な増幅動作を実行するので、Ｎチャネル側とＰチャネル側を合わせた全体として、適切な増幅動作を実現することができる。
【００１３】
図３の回路構成の場合、２つの定電流源と、１つのＰＭＯＳトランジスタと、１つのＮＭＯＳトランジスタが、電源電位ＶＤＤと接地電位ＧＮＤとの間で多段に積み重ねられており、多段積みの段数は４段である。図１の回路構成の多段積みの段数が３段であるのに対して、一段多くなっている。
【００１４】
回路構成に関わらず、電源電圧ＶＤＤが何らかの原因により低下し、各素子に十分な電圧が印加されなくなる程の状態になると、正常な動作が損なわれる。図１の回路構成では、３段積みであるので、１つの素子が正常に動作するに必要な電圧の３段分の電源電圧ＶＤＤが確保されれば、差動増幅回路１０は正常に動作する。しかしこの差動増幅回路１０が正常に動作する電源電圧ＶＤＤであっても、１つの素子が正常に動作するに必要な電圧の４段分の電源電圧が必要な図３の差動増幅回路１０Ａは、正常に動作することができない。即ち、図３の差動増幅回路１０Ａは、図１の差動増幅回路１０に比較して、電源電圧ＶＤＤの低下に対する影響を受けやすい。
【００１５】
特許文献１には、図３の回路と同様の構成の差動増幅回路として、入出力電圧範囲を広くとることが可能であり、且つ高い精度で増幅することができるＣＭＯＳ演算増幅回路が示される。
【特許文献１】特開２００２−３４４２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
以上を鑑みて、本発明は、広い入力電圧範囲に対して適切に動作可能であり、且つ低い電源電圧でも適切に動作可能な差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明による差動増幅回路は、一端が第１の基準電位に結合される第１の負荷と、該第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、一端が該第１の基準電位に結合される第２の負荷と、該第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、該第１のＭＯＳトランジスタのソース端及び該第２のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、該第１の負荷の該他端にソース端が結合された第３のＭＯＳトランジスタと、該第２の負荷の該他端にソース端が結合された第４のＭＯＳトランジスタと、該第３のＭＯＳトランジスタのドレイン端及び該第４のＭＯＳトランジスタのドレイン端と該第２の基準電位との間に結合される第２の定電流源を含み、該第１及び該第４のＭＯＳトランジスタのゲート同士が結合され、該第２及び該第３のＭＯＳトランジスタのゲート同士が結合され、該第１及び第２のＭＯＳトランジスタは第１の導通タイプであり、該第３及び第４のＭＯＳトランジスタは第２の導通タイプであることを特徴とする。
【発明の効果】
【００１８】
本発明の少なくとも１つの実施例によれば、差動増幅回路において、第１の導通タイプのＭＯＳトランジスタで構成される回路部分と第２の導通タイプのＭＯＳトランジスタで構成される回路部分とが並列に設けられているので、入力電圧の高低に関わらず何れか一方の回路部分は正常に動作することができる。従って、入力電圧に関して閾値電圧Ｖｔｈ分の不感帯が存在することはなく、広い入力電圧範囲に対して適切に動作することができる。また差動増幅回路において、多段積みの段数が３段となっており、１つの素子が正常に動作するに必要な電圧の３段分の電源電圧が確保されれば、正常に動作することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２０】
図４は、本発明による差動増幅回路の第１の実施例の回路構成を示す図である。図４の差動増幅回路５０は、ＮＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２、定電流源５３、抵抗５４、抵抗５５、ＰＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５７、及び定電流源５８を含む。
【００２１】
抵抗５４、ＮＭＯＳトランジスタ５１、及び定電流源５３が、電源電圧ＶＤＤと接地電圧との間に、この順に直列に接続される。また更に、この直列接続と定電流源５３を共有する形で、抵抗５５、ＮＭＯＳトランジスタ５２、及び定電流源５３が、電源電圧ＶＤＤと接地電圧との間にこの順番に直列に接続される。
【００２２】
ＮＭＯＳトランジスタ５１のゲート端が入力端ＩＮ＋として機能し、ＮＭＯＳトランジスタ５２のゲート端が入力端ＩＮ−として機能する。ＮＭＯＳトランジスタ５１のドレイン端と抵抗５４との接続点が出力端ＯＵＴ−として機能し、ＮＭＯＳトランジスタ５２のドレイン端と抵抗５５との接続点が出力端ＯＵＴ＋として機能する。定電流源５３を流れる電流の電流値をＩｓｒｃ１とし、ＮＭＯＳトランジスタ５２を流れる電流の電流値をＩｄｎ−とする。
【００２３】
出力端ＯＵＴ−（ＮＭＯＳトランジスタ５１のドレイン端と抵抗５４との接続点）と接地電位との間には更に、ＰＭＯＳトランジスタ５７と定電流源５８とがこの順に直列に接続される。また更に、この直列接続と定電流源５８を共有する形で、出力端ＯＵＴ＋（ＮＭＯＳトランジスタ５２のドレイン端と抵抗５５との接続点）と接地電位との間には、ＰＭＯＳトランジスタ５６と定電流源５８とがこの順に直列に接続される。定電流源５８を流れる電流の電流値をＩｓｒｃ２とし、ＰＭＯＳトランジスタ５６を流れる電流の電流値をＩｄｐ＋とする。
【００２４】
ＰＭＯＳトランジスタ５６のゲート端もまた入力端ＩＮ＋として用いられ、同様にＰＭＯＳトランジスタ５７のゲート端もまた入力端ＩＮ−として用いられる。即ち、ＮＭＯＳトランジスタ５１のゲート端とＰＭＯＳトランジスタ５６のゲート端とは同一の入力端ＩＮ＋に接続され、ＮＭＯＳトランジスタ５２のゲート端とＰＭＯＳトランジスタ５７のゲート端とは同一の入力端ＩＮ−に接続される。
【００２５】
図５は、図４の差動増幅回路５０の動作を説明するための図である。（ａ）は入力端ＩＮ＋及びＩＮ−に入力される入力電圧波形を示し、（ｂ）はＮＭＯＳトランジスタ５２を流れる電流Ｉｄｎ−を示し、（ｃ）はＰＭＯＳトランジスタ５６を流れる電流Ｉｄｐ＋を示し、（ｄ）は出力端ＯＵＴ＋及びＯＵＴ−から出力される出力電圧波形である。
【００２６】
図５（ａ）において、実線で示す電圧波形６１は、入力電圧条件として電源電圧ＶＤＤに近い電圧範囲の入力電圧が与えられた場合の電圧波形である。入力端ＩＮ＋に入力される電圧をＶｉｎ＋、入力端ＩＮ−に入力される電圧をＶｉｎ−として示してある。なおＶｉｎ＿ｃｍは入力コモンモード電圧であり、Ｖｉｎ＋とＶｉｎ−との平均に等しい。図５の（ａ）においては、図面左端から図面右に行くに従い（例えば時間経過に従い）、電圧Ｖｉｎ＋が上昇し、電圧Ｖｉｎ−が下降している。
【００２７】
図５（ｂ）において、実線で示す電流波形７１は、電圧波形６１の入力電圧を印加したときの電流Ｉｄｎ−の変化を示している。図４において、入力端ＩＮ＋に印加する電圧Ｖｉｎ＋が上昇するとＮＭＯＳトランジスタ５１の導通性が増加し、入力端ＩＮ−に印加する電圧Ｖｉｎ−が低下するとＮＭＯＳトランジスタ５２の導通性が減少する。定電流源５３に流れる電流Ｉｓｒｃ１が一定であるとすると、ＮＭＯＳトランジスタ５１を流れる電流が増加するとともに、その増加分に等しい分だけＮＭＯＳトランジスタ５２を流れる電流が減少する。このＮＭＯＳトランジスタ５２を流れる電流Ｉｄｎ−の減少が、図５（ｂ）において、電流波形７１として示される。
【００２８】
図５（ｃ）において、実線で示す電流波形８１は、電圧波形６１の入力電圧を印加したときの電流Ｉｄｐ＋の変化を示している。図４において、入力端ＩＮ＋に印加する電圧Ｖｉｎ＋が上昇するとＰＭＯＳトランジスタ５６の導通性が減少し、入力端ＩＮ−に印加する電圧Ｖｉｎ−が低下するとＰＭＯＳトランジスタ５７の導通性が増大する。定電流源５８に流れる電流Ｉｓｒｃ２が一定であるとすると、ＰＭＯＳトランジスタ５６を流れる電流が減少するとともに、その減少分に等しい分だけＰＭＯＳトランジスタ５７を流れる電流が増加する。このＰＭＯＳトランジスタ５６を流れる電流Ｉｄｐ＋の減少が、図５（ｃ）において、電流波形８１として示される。
【００２９】
但しこの場合、電圧波形６１に示す入力電圧（図５（ａ））が電源電圧ＶＤＤに近いので、ＰＭＯＳトランジスタ５６及び５７は弱くしか導通しない。しかもＰＭＯＳトランジスタ５６が導通する条件、即ち入力端ＩＮ＋に印加する電圧Ｖｉｎ＋が低い場合には、ＩＮ−に印加する電圧Ｖｉｎ−が相対的に高くＮＭＯＳトランジスタ５２が導通して出力端ＯＵＴ＋の電圧が低下している。従って、ＰＭＯＳトランジスタ５６のソース端（ＯＵＴ＋）とゲート端（ＩＮ＋）との間にトランジスタの閾値電圧を十分に超えるような電圧は印加されずに、電流Ｉｄｐ＋の量は電流波形８１に示されるように極めて小さい。
【００３０】
図５（ｄ）において、実線で示す電圧波形９１は、電圧波形６１の入力電圧を印加したときの出力電圧の変化を示している。出力端ＯＵＴ＋に出力される電圧をＶｏｕｔ＋、出力端ＯＵＴ−に出力される電圧をＶｏｕｔ−として示してある。ＮＭＯＳトランジスタ５１を流れる電流が増加するに従い、その電流が流れる抵抗５４における電圧降下が増大し、出力電圧Ｖｏｕｔ−が低下する。またＮＭＯＳトランジスタ５２を流れる電流が減少するに従い、その電流が流れる抵抗５５における電圧降下が減少し、出力電圧Ｖｏｕｔ＋が上昇する。出力電圧Ｖｏｕｔ−及びＶｏｕｔ＋の変化の度合いは、それぞれ抵抗５４及び５５の抵抗値Ｒ１及びＲ２に比例する。抵抗値Ｒ１及びＲ２が大きいほど、増幅率が高くなる。
【００３１】
図５（ａ）において、点線で示す電圧波形６２は、入力電圧値がＶｉｎ＋及びＶｉｎ−ともに、電圧波形６１の場合に比較して低くなった場合を示す。この場合、（ｂ）に点線で示す電流波形７２のように、電流Ｉｄｎ−の変化量は、電流波形７１の場合と比較して小さくなる。逆に、（ｃ）に点線で示す電流波形８２のように、電流Ｉｄｐ＋の変化量は、電流波形８１の場合と比較して大きくなる。但し、電流Ｉｄｐ＋の変化量の増大は、電流Ｉｄｎ−の変化量の減少に比較して小さい。これに応じて、（ｄ）に点線で示す電圧波形９２のように、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化量が電圧波形９１の場合と比較して若干小さくなる。しかし、電流Ｉｄｐ＋の変化量の増大の効果により、図２（ｃ）の出力電圧波形４２の場合ほどには増幅率は減少しない。
【００３２】
図５（ａ）において、一点差線で示す電圧波形６３は、入力電圧値がＶｉｎ＋及びＶｉｎ−が双方ともに更に小さくなった場合を示す。このとき、ＮＭＯＳトランジスタ５１及び５２のソース側の電位をＶｎ１とし、ＮＭＯＳトランジスタの閾値電圧をＶｔｈとして、入力電圧Ｖｉｎ＋及びＶｉｎ−がＶｎ１＋Ｖｔｈと同程度或いはそれ以下になってしまうと、差動増幅回路５０のＮチャネル側の回路は、殆んど正常な増幅動作を行わなくなる。即ち、（ｂ）に一点差線で示す電流波形７３のように、電流Ｉｄｎ−は殆んど変化しなくなる。
【００３３】
しかし入力電圧Ｖｉｎ＋及びＶｉｎ−が十分に小さくなったことで、ＰＭＯＳトランジスタ５６及びＰＭＯＳトランジスタ５７のうちで導通する側のトランジスタは十分に導通することになる。従って、（ｃ）に一点差線で示す電流波形８３のように、電流Ｉｄｐ＋はゼロから電流量Ｉｓｒｃ２までの範囲いっぱいに変化する電流となる。
【００３４】
これに応じて、（ｄ）に一点差線で示す電圧波形９３のように、電圧波形９１の場合と比較して若干増幅率は低下するが、差動増幅器としての動作自体が損なわれることはなく、正常な増幅動作が保たれることになる。即ち、入力電圧が低下した場合、ＮＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２、及び定電流源５３で構成されるＮチャネル側の差動増幅器においては適切な増幅動作が損なわれるにも関わらず、ＰＭＯＳトランジスタ５６、ＰＭＯＳトランジスタ５７、及び定電流源５８で構成されるＰチャネル側の回路が適切に動作して、差動増幅回路５０の全体としては適切な増幅動作が行われる。
【００３５】
入力電圧値Ｖｉｎ＋及びＶｉｎ−が完全にＶｎ１＋Ｖｔｈ以下になってしまっても、出力電圧Ｖｏｕｔ−及び出力電圧Ｖｏｕｔ＋の変化が消滅してしまうことはない。即ち差動増幅回路５０には、入力電圧に関して閾値電圧Ｖｔｈ分の不感帯が存在することはなく、正常な増幅動作を行うために入力電圧が変化可能な範囲がこの不感帯により制限されることもない。
【００３６】
図４の差動増幅回路５０において、出力電圧Ｖｏｕｔ＋は、Ｖｄｄ−Ｒ２×｛（Ｉｄｎ−）＋（Ｉｄｐ＋）｝となる。Ｖｏｕｔ＋が上昇すると、ＰＭＯＳトランジスタ５６の導通の度合いが増し、Ｖｏｕｔ＋のレベルを引き下げる方向に機能する。従って、差動増幅回路５０の増幅率は、図１に示す差動増幅回路１０の増幅率に比較して若干小さくなる。その代わりに、入力電圧の変動によって、出力電圧レベルが変動するのを抑える効果があることになる。
【００３７】
また、定電流源５３及び５８の電流値が等しい場合（Ｉｓｒｃ１＝Ｉｓｒｃ２）、差動増幅回路５０のＮチャネル側の回路が動作してＰチャネル側の回路が殆んど動作していないときと、差動増幅回路５０のＰチャネル側の回路が動作してＮチャネル側の回路が殆んど動作していないときとで、同一の出力電位を確保することができる。即ち、出力端ＯＵＴ＋の電圧Ｖｏｕｔ＋及び出力端ＯＵＴ−の電圧Ｖｏｕｔ−のうちで、高いほうの電圧レベルを、入力電圧の高低に関わらずに一定にすることができる。
【００３８】
また図４に示す差動増幅回路５０においては、電源電位ＶＤＤと接地電位との間には、１つの抵抗（５４又は５５）、１つのトランジスタ（５１，５２，５６，又は５７）、及び１つの定電流源（５３又は５８）が設けられており、多段積みの段数が３段となっている。従って、図３に示す従来の回路構成よりも少ない段数であり、図３の回路が正常に動作できないような低電圧であっても、１つの素子が正常に動作するに必要な電圧の３段分の電源電圧ＶＤＤが確保されれば、差動増幅回路５０は正常に動作することができる。
【００３９】
図６は、本発明による差動増幅回路の第２の実施例の回路構成を示す図である。図６の差動増幅回路５０Ａは、ＰＭＯＳトランジスタ１０１、ＰＭＯＳトランジスタ１０２、定電流源１０３、抵抗１０４、抵抗１０５、ＮＭＯＳトランジスタ１０６、ＮＭＯＳトランジスタ１０７、及び定電流源１０８を含む。
【００４０】
抵抗１０４、ＰＭＯＳトランジスタ１０１、及び定電流源１０３が、接地電圧と電源電圧ＶＤＤとの間に、直列に接続される。また更に、この直列接続と定電流源１０３を共有する形で、抵抗１０５、ＰＭＯＳトランジスタ１０２、及び定電流源１０３が、接地電圧と電源電圧ＶＤＤとの間に直列に接続される。
【００４１】
ＰＭＯＳトランジスタ１０１のゲート端が入力端ＩＮ＋として機能し、ＰＭＯＳトランジスタ１０２のゲート端が入力端ＩＮ−として機能する。ＰＭＯＳトランジスタ１０１のドレイン端と抵抗１０４との接続点が出力端ＯＵＴ−として機能し、ＰＭＯＳトランジスタ１０２のドレイン端と抵抗１０５との接続点が出力端ＯＵＴ＋として機能する。
【００４２】
出力端ＯＵＴ−（ＰＭＯＳトランジスタ１０１のドレイン端と抵抗１０４との接続点）と電源電位ＶＤＤとの間には更に、ＮＭＯＳトランジスタ１０７と定電流源１０８とが直列に接続される。また更に、この直列接続と定電流源１０８を共有する形で、出力端ＯＵＴ＋（ＰＭＯＳトランジスタ１０２のドレイン端と抵抗１０５との接続点）と電源電位ＶＤＤとの間には、ＮＭＯＳトランジスタ１０６と定電流源１０８とが直列に接続される。
【００４３】
ＮＭＯＳトランジスタ１０６のゲート端もまた入力端ＩＮ＋として用いられ、同様にＮＭＯＳトランジスタ１０７のゲート端もまた入力端ＩＮ−として用いられる。即ち、ＰＭＯＳトランジスタ１０１のゲート端とＮＭＯＳトランジスタ１０６のゲート端とは同一の入力端ＩＮ＋に接続され、ＰＭＯＳトランジスタ１０２のゲート端とＮＭＯＳトランジスタ１０７のゲート端とは同一の入力端ＩＮ−に接続される。
【００４４】
図６の回路構成の差動増幅回路５０Ａは、図４の回路構成の差動増幅回路５０と比較して、ＮＭＯＳとＰＭＯＳとを入れ替えた構成となっている。このような構成の差動増幅回路５０Ａによっても、Ｎチャネル側とＰチャネル側との役割が入れ替わっている以外は、差動増幅回路５０と同様に動作して、同様の効果を齎すことができる。即ち、差動増幅回路５０Ａには、入力電圧に関して閾値電圧Ｖｔｈ分の不感帯が存在することはなく、正常な増幅動作を行うために入力電圧が変化可能な範囲が不感帯の存在により制限されることがない。
【００４５】
また図４に示す差動増幅回路５０Ａにおいては、多段積みの段数が３段となっており、図３の従来の回路が正常に動作できないような低電源電圧であっても、１つの素子が正常に動作するに必要な電圧の３段分の電源電圧ＶＤＤが確保されれば、差動増幅回路５０Ａは正常に動作することができる。
【００４６】
図７は、本発明による差動増幅回路の第３の実施例の回路構成を示す図である。図７において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４７】
図７の差動増幅回路５０Ｂにおいては、図４の差動増幅回路５０の抵抗５４及び５５がＰＭＯＳトランジスタ５４Ａ及び５５Ａで置き換えられている。それ以外の構成は図７と図４とで同一である。ＰＭＯＳトランジスタ５４Ａ及び５５Ａのゲート端には、共通のバイアス電圧ＶＢＩＡＳ１が印加されている。
【００４８】
ＰＭＯＳトランジスタ５４Ａ及び５５Ａのソース・ゲート間電圧は一定であるので、ドレイン電流を殆んど変化させることなく、ソース・ドレイン間電圧を大きく変化させることができる。即ち、ＰＭＯＳトランジスタ５４Ａ及び５５Ａは、非常に大きな抵抗値を有する抵抗として機能することができる。また図７の構成では、ＰＭＯＳトランジスタ５４Ａ及び５５Ａのゲート端には共通のバイアス電圧ＶＢＩＡＳ１が印加されているので、このバイアス電圧ＶＢＩＡＳ１を調整することで、差動増幅回路５０Ｂの増幅率を容易に制御することができる。
【００４９】
図８は、本発明による差動増幅回路の第４の実施例の回路構成を示す図である。図８において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５０】
図８の差動増幅回路５０Ｃにおいては、図７の差動増幅回路５０ＢのＰＭＯＳトランジスタ５４Ａ及び５５Ａに対して、それぞれ、ＰＭＯＳトランジスタ５４Ｂ及び５５Ｂが並列に接続されている。それ以外の構成は図８と図７とで同一である。ＰＭＯＳトランジスタ５４Ｂのゲート端は出力端ＯＵＴ−に接続され、ＰＭＯＳトランジスタ５５Ｂのゲート端は出力端ＯＵＴ＋に接続される。
【００５１】
ＰＭＯＳトランジスタ５４Ａ及び５５Ａは、非常に大きな抵抗値を有する抵抗として機能し、バイアス電圧ＶＢＩＡＳ１を調整することで、差動増幅回路５０Ｂの増幅率を容易に制御することができる。また更に、Ｖｏｕｔ＋が上昇すると、ＰＭＯＳトランジスタ５５Ｂの導通性が低下し、Ｖｏｕｔ＋のレベルを引き下げる方向に機能する。Ｖｏｕｔ−とＰＭＯＳトランジスタ５４Ｂとの関係も同様である。従って、ＰＭＯＳトランジスタ５４Ｂ及び５５Ｂは、差動増幅回路５０Ｃの増幅率を抑制するように機能する。これにより、差動増幅回路５０Ｃの動作をより安定させることができる。
【００５２】
図９は、本発明による差動増幅回路の第５の実施例の回路構成を示す図である。図９において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５３】
図９の差動増幅回路５０Ｄにおいては、図４の差動増幅回路５０の定電流源５３及び５８がＮＭＯＳトランジスタ５３Ａ及び５８Ａで置き換えられている。それ以外の構成は図９と図４とで同一である。ＮＭＯＳトランジスタ５３Ａ及び５８Ａのゲート端には、共通のバイアス電圧ＶＢＩＡＳ２が印加されている。
【００５４】
ＰＭＯＳトランジスタ５３Ａ及び５８Ａのソース・ゲート間電圧は一定であるので、ＰＭＯＳトランジスタ５３Ａ及び５８Ａは、略一定の電流を流す定電流源として機能することができる。またバイアス電圧ＶＢＩＡＳ２を調整することで、差動増幅回路５０Ｄの増幅率を容易に制御することができる。
【００５５】
またＮＭＯＳトランジスタ５３Ａ及び５８Ａのゲート端を共通のバイアス電圧に設定することで、ＮＭＯＳトランジスタ５３Ａを流れる電流量とＮＭＯＳトランジスタ５８Ａを流れる電流量とを、実質的に同一に設定することができる。即ち、差動増幅回路５０ＤのＮチャネル側の回路が動作してＰチャネル側の回路が殆んど動作していないときと、差動増幅回路５０ＤのＰチャネル側の回路が動作してＮチャネル側の回路が殆んど動作していないときとで、同一の出力電位を確保することができる。即ち、出力端ＯＵＴ＋の出力電圧及び出力端ＯＵＴ−の出力電圧のうちで、高いほうの電圧レベルを、入力電圧の高低に関わらずに一定にすることができる。
【００５６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００５７】
【図１】従来の差動増幅回路の回路構成の一例を示す図である。
【図２】図１の差動増幅回路の動作を説明するための図である。
【図３】従来の差動増幅回路の回路構成の別の一例を示す図である。
【図４】本発明による差動増幅回路の第１の実施例の回路構成を示す図である。
【図５】図４の差動増幅回路の動作を説明するための図である。
【図６】本発明による差動増幅回路の第２の実施例の回路構成を示す図である。
【図７】本発明による差動増幅回路の第３の実施例の回路構成を示す図である。
【図８】本発明による差動増幅回路の第４の実施例の回路構成を示す図である。
【図９】本発明による差動増幅回路の第５の実施例の回路構成を示す図である。
【符号の説明】
【００５８】
５０ 差動増幅回路
５１ ＮＭＯＳトランジスタ
５２ ＮＭＯＳトランジスタ
５３ 定電流源
５４ 抵抗
５５ 抵抗
５６ ＰＭＯＳトランジスタ
５７ ＰＭＯＳトランジスタ
５８ 定電流源
【特許請求の範囲】
【請求項１】
一端が第１の基準電位に結合される第１の負荷と、
該第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、
一端が該第１の基準電位に結合される第２の負荷と、
該第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのソース端及び該第２のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、
該第１の負荷の該他端にソース端が結合された第３のＭＯＳトランジスタと、
該第２の負荷の該他端にソース端が結合された第４のＭＯＳトランジスタと、
該第３のＭＯＳトランジスタのドレイン端及び該第４のＭＯＳトランジスタのドレイン端と該第２の基準電位との間に結合される第２の定電流源
を含み、該第１及び該第４のＭＯＳトランジスタのゲート同士が結合され、該第２及び該第３のＭＯＳトランジスタのゲート同士が結合され、該第１及び第２のＭＯＳトランジスタは第１の導通タイプであり、該第３及び第４のＭＯＳトランジスタは第２の導通タイプであることを特徴とする差動増幅回路。
【請求項２】
該第１及び第２のＭＯＳトランジスタはＮチャネルのトランジスタであり、該第３及び第４のＭＯＳトランジスタはＰチャネルのトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
該第１及び第２のＭＯＳトランジスタはＰチャネルのトランジスタであり、該第３及び第４のＭＯＳトランジスタはＮチャネルのトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項４】
該第１の負荷は第５のＭＯＳトランジスタであり、該第２の負荷は第６のＭＯＳトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項５】
該第５のＭＯＳトランジスタのゲート端と該第６のＭＯＳトランジスタのゲート端は共通のバイアス電位に結合されることを特徴とする請求項４記載の差動増幅回路。
【請求項６】
該第１の定電流源は第７のＭＯＳトランジスタであり、該第２の定電流源は第８のＭＯＳトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項７】
該第７のＭＯＳトランジスタのゲート端と該第８のＭＯＳトランジスタのゲート端は共通のバイアス電位に結合されることを特徴とする請求項６記載の差動増幅回路。
【請求項１】
一端が第１の基準電位に結合される第１の負荷と、
該第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、
一端が該第１の基準電位に結合される第２の負荷と、
該第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのソース端及び該第２のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、
該第１の負荷の該他端にソース端が結合された第３のＭＯＳトランジスタと、
該第２の負荷の該他端にソース端が結合された第４のＭＯＳトランジスタと、
該第３のＭＯＳトランジスタのドレイン端及び該第４のＭＯＳトランジスタのドレイン端と該第２の基準電位との間に結合される第２の定電流源
を含み、該第１及び該第４のＭＯＳトランジスタのゲート同士が結合され、該第２及び該第３のＭＯＳトランジスタのゲート同士が結合され、該第１及び第２のＭＯＳトランジスタは第１の導通タイプであり、該第３及び第４のＭＯＳトランジスタは第２の導通タイプであることを特徴とする差動増幅回路。
【請求項２】
該第１及び第２のＭＯＳトランジスタはＮチャネルのトランジスタであり、該第３及び第４のＭＯＳトランジスタはＰチャネルのトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
該第１及び第２のＭＯＳトランジスタはＰチャネルのトランジスタであり、該第３及び第４のＭＯＳトランジスタはＮチャネルのトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項４】
該第１の負荷は第５のＭＯＳトランジスタであり、該第２の負荷は第６のＭＯＳトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項５】
該第５のＭＯＳトランジスタのゲート端と該第６のＭＯＳトランジスタのゲート端は共通のバイアス電位に結合されることを特徴とする請求項４記載の差動増幅回路。
【請求項６】
該第１の定電流源は第７のＭＯＳトランジスタであり、該第２の定電流源は第８のＭＯＳトランジスタであることを特徴とする請求項１記載の差動増幅回路。
【請求項７】
該第７のＭＯＳトランジスタのゲート端と該第８のＭＯＳトランジスタのゲート端は共通のバイアス電位に結合されることを特徴とする請求項６記載の差動増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１８０７９６（Ｐ２００７−１８０７９６Ａ）
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願番号】特願２００５−３７５６８０（Ｐ２００５−３７５６８０）
【出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願日】平成１７年１２月２７日（２００５．１２．２７）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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