振幅制限増幅回路
【課題】前段の基本増幅段への入力信号波形が充分に急峻でない場合にも、デューティ変動補正効果が得られるようにする。
【解決手段】入力データ信号の平均値を生成する平均値検出回路と、該平均値検出回路の出力を一方の入力端子に接続した差動型振幅制限増幅器とを有する基本増幅段を前後２段縦続接続した振幅制限増幅回路において、前段の基本増幅段１０の出力データ信号の立上り時間と立下り時間を鈍らせるための波形調整回路３０，４０を前記前段の基本増幅段１０と後段の基本増幅段２０との間に接続する。
【解決手段】入力データ信号の平均値を生成する平均値検出回路と、該平均値検出回路の出力を一方の入力端子に接続した差動型振幅制限増幅器とを有する基本増幅段を前後２段縦続接続した振幅制限増幅回路において、前段の基本増幅段１０の出力データ信号の立上り時間と立下り時間を鈍らせるための波形調整回路３０，４０を前記前段の基本増幅段１０と後段の基本増幅段２０との間に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バーストデータ信号を受信して振幅制限増幅する回路に関するものである。
【背景技術】
【０００２】
バーストデータ信号を受信して一定の振幅まで増幅する振幅制限増幅回路の高速、安定動作のためには、入力データ信号の直流レベルやその変動に自動的に追従する必要がある。このような回路として、特許文献１に記載のような回路が提案されている。図８はその概略を示したものである。以下にこの回路の動作について説明する。
【０００３】
この構成では、第１の平均値検出回路１１と第１の差動型振幅制限増幅器１２からなる前段の基本増幅段１０と、第２の平均値検出回路２１と第２の差動型振幅制限増幅器２２からなる後段の基本増幅段２０の２組を用い、これら２組を縦続接続する。レベル自動追従とリセット信号不要化のために、第１および第２の平均値検出回路１１，２１は電位保持機能を持たない、ローパスフィルタで構成されている。
【０００４】
データ信号は信号入力端子１から第１の差動型振幅制限増幅器１２の正相入力端子１３に入力される。同時に、このデータ信号は第１の平均値検出回路１１にも入力され、平均電位が検出される。検出された平均電位は参照電位として第１の差動型振幅制限増幅器１２の逆相入力端子１４に入力される。このように、前段の基本増幅段１０においては、平均電位はデータ信号と同位相の信号から生成される。
【０００５】
後段の基本増幅段２０でも同様に、第２の平均値検出回路２１による平均電位の検出と、第２の差動型振幅制限増幅器２２によるデータ信号の増幅が行なわれるが、後段における第２の平均値検出回路２１の入力側は前段の第１の差動型振幅制限増幅器１２の逆相出力端子１６に接続されており、平均電圧は逆位相のデータ信号から生成される。
【０００６】
上述のように第１および第２の平均値検出回路１１，２１は電位保持機能を持たず、また、その時定数は高速応答が可能な値に設定されるので、これによって検出された平均電圧は入力データ信号に応じてある程度変動し、長い同符号連続の場合ほど中間値からずれていく。このため、第１の差動型振幅制限増幅器１２の正相入力端子１３、逆相入力端子１４への入力波形、第２の差動型振幅制限増幅器２２の正相入力端子２３、逆相入力端子２４への入力波形は図９に示すようになり、第２の差動型振幅増幅器２３の正相入力端子２３での入力波形はデューティに変動が生じる。
【０００７】
後段の基本増幅段２０は、この変動を補正する役割を果たす。上述のように後段の基本増幅段２０では平均値電圧は逆相データ信号から生成されるため、第２の平均値検出回路２１の出力電位は前段の第１の平均値検出回路１１の出力電位とは逆方向に変動する。これにより、前段の基本増幅段１０で生じたデューティ変動は後段の基本増幅段２０において補正される。
【特許文献１】特開２００４−０８８５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前項で説明した回路構成において、前段の基本増幅段１０で生じたデューティ変動を後段の基本増幅段２０で補正するためには、正相入力端子１３での立上がり時間と正相入力端子２３での立上がり時間がほぼ等しく、かつ正相入力端子１３での立下がり時間と正相入力端子２３での立下がり時間がほぼ等しい必要がある（以下では、入力（出力）データ信号の立上り時間をＴｒ、立下り時間をＴｆと表記する）。
【０００９】
なぜなら、例えば、逆相入力端子１４の信号の平均値が正相入力端子１３のデータ信号の幅が広い部分でクロスした場合、前段の基本増幅段１０の出力の幅が広くなる方向にデューティが変化するが、これが後段の基本増幅段２０で補正されるためには、逆相入力端子２４の信号の平均値が正相入力端子２３のデータ信号の幅の狭い部分でクロスしなければならない（図９参照）。
【００１０】
しかし、図１０に例示するように、正相入力端子２３のデータ信号の立上り、立下りが急峻で、そのＴｒ、Ｔｆが正相入力端子１３でのＴｒ、Ｔｆよりかなり小さくなった場合、正相入力端子２３のデータ信号の幅の変化が小さくなり、データ信号のデューティの補正効果が非常に小さくなってしまう。
【００１１】
一般的には前段の基本増幅段１０の入力データ信号の立上りあるいは立下り波形は急峻とは限らない。しかし、このような波形が前段の第１の差動型振幅制限増幅器１２により振幅制限されるまで増幅されると、立上がり、立下り波形は急峻になり、Ｔｒ，Ｔｆが正相入力端子１３と２３で異なってしまう。その結果、データ信号のデューティ変動の補正が充分にできなくなってしまうという問題がある。
【００１２】
本発明は上記問題点を解決するためになされたものであり、前段の基本増幅段への入力データ信号の波形が充分に急峻でない場合にも、デューティ変動補正効果が得られる振幅制限増幅回路を提供するものである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明の振幅制限増幅回路は、入力データ信号の平均値を生成する平均値検出回路と、該平均値検出回路の出力を一方の入力端子に接続した差動型振幅制限増幅器とを有する基本増幅段を前後２段縦続接続した振幅制限増幅回路において、前段の基本増幅段の出力データ信号の立上り時間と立下り時間を鈍らせるための波形調整回路を前記前段の基本増幅段と後段の基本増幅段との間に接続したことを特徴とする。
請求項２にかかる発明は、請求項１記載の振幅制限増幅回路において、前記前段の基本増幅段から前記後段の基本増幅段へのデータ信号通過側のみに、前記波形調整回路を接続したことを特徴とする。
請求項３にかかる発明は、請求項１または２記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した固定容量素子を使用したことを特徴とする。
請求項４にかかる発明は、請求項１または２記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段の間に接続した抵抗と、該抵抗と前記後段の基本増幅段とをつなぐ接続経路と固定電位との間に接続した固定容量素子とからなるローパスフィルタを用いたことを特徴とする。
請求項５にかかる発明は、請求項１または２記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した可変容量素子を使用したことを特徴とする。
請求項６にかかる発明は、請求項５記載の振幅制限増幅回路において、前記前段の基本増幅段への入力データ信号の立上り時間・立下り時間を検出する立上り時間・立下り時間検出回路を設け、該立上り時間・立下り時間検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする。
請求項７にかかる発明は、請求項５記載の振幅制限増幅回路において、前記後段の基本増幅段の出力データ信号のデューティを検出するデューティ検出回路を設け、該デューティ検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、波形調整回路を付加したことにより、後段の基本増幅段への入力データ信号の波形が鈍らせられるので、後段の基本増幅段への入力データ信号のＴｒ、Ｔｆを、前段の基本増幅段への入力データ信号のＴｒ、Ｔｆとほぼ同じにすることができ、前段の基本増幅段への入力波形の立上がり、立下りが急峻でない入力データ信号に対してもデューティ変動補正を行なうことができ、ＣＤＲ（Clock Data Recovery)回路など、後続の回路のタイミングマージンを拡大することができる。また、立上り時間・立下り時間検出回路を設けて入力データ信号の立上り時間・立下り時間を検出することにより、いかなる入力データ信号波形に対しても最適なＴｒ、Ｔｆとなるように、波形調整回路を自動調整することが可能となる。また、デューティ検出回路を設けて出力データ信号のデューティを検出し波形調整回路を制御することにより、出力データ信号のデューティを最適なデユーティに自動調整することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例について説明する。
【実施例１】
【００１６】
図１は本発明の第１の実施例の振幅制限増幅回路の構成を示す図である。図８に示したものと同じものには同じ符号を付けた。本実施例は、図８で説明した構成に対して、前段の基本増幅段１０と後段の基本増幅段２０の間に、立上り・立下り時間を調整して後段の基本増幅段２０の入力データ信号のＴｒ、Ｔｆを、前段の基本増幅段１０の入力データ信号のＴｒ、Ｔｆとほぼ同じにするための波形調整回路３０，４０を接続したものである。
【００１７】
前段の基本増幅段１０において、信号入力端子１からの入力データ信号は、第１の平均値検出回路１１と第１の差動型振幅制限増幅器１２の正相入力端子１３に入力される。第１の平均値検出回路１１では入力データ信号の平均電位が検出され、検出された平均電位は第１の差動型振幅制限増幅器１２の逆相入力端子１４に参照電位として入力される。第１の差動型振幅制限増幅器１２の正相出力端子１５、逆相出力端子１６のデータ信号は波形調整回路３０，４０により立上り・立下り時間が調整され、後段の基本増幅段２０に入力される。
【００１８】
後段の基本増幅段２０においては、逆相の信号は第２の平均値検出回路２１に入力され、正相の信号は第２の差動型振幅制限増幅器２２の正相入力端子２３に入力される。第２の平均値検出回路２１で検出された平均電位は第２の差動型振幅制限増幅器２２の逆相入力端子２４に参照電位として入力される。
【００１９】
図１０に、上記した波形調整回路３０，４０がない場合の波形を示す。信号入力端子１における入力データ信号の波形があまり急峻でない場合、正相入力端子１３での波形はＴｒ、Ｔｆが大きいが、このデータ信号が第１の差動型振幅制限増幅器１２で振幅制限を受けるまで増幅されるため、正相入力端子２３での入力波形は急峻になり、Ｔｒ、Ｔｆは小さくなる。
【００２０】
同符号連続時には第１の平均値検出回路１１の出力は中間値からずれていく。第１の差動型振幅制限増幅器１２の入力データ信号はＴｒ、Ｔｆが大きいので、出力データ信号のデューティには変動が生じる。第２の平均値検出回路２１の出力は、逆相信号から作られるため、同符号連続時に第１の平均値検出回路１１の出力とは逆方向に動く。しかし、上述のように、第１の差動型振幅制限増幅器１２により振幅制限されるまで増幅されているので、Ｔｒ、Ｔｆは小さくなっており、参照電位が逆方向に動いてもデューティ補正量は小さく、図１０に正相出力端子２５での波形として示す通り、デューティ変動が残ったままになる。
【００２１】
図１１に上記の波形調整回路３０の入出力波形を示す。波形調整回路４０の場合も同様である。第１の差動型振幅制限増幅器１２の出力データ信号の波形を、波形調整回路３０，４０によりその立上がり、立下がりを鈍らせることで、第２の差動型振幅制限増幅器２２への入力データ信号を第１の差動型振幅制限増幅器１２への入力データ信号とほぼ等しいＴｒ、Ｔｆを持った波形にする。
【００２２】
この結果、本実施例の第２の差動型振幅制限増幅器２２の動作波形は図９とほぼ同様となり、第２の差動型振幅制限増幅器２２に入力される参照電位とデータ信号はデューティが補正されるタイミングで交差し、第２の差動型振幅制限増幅器２２の正相出力端子２５、逆相出力端子２６からは元のデューティに戻されたデータ信号を得ることができる。
【実施例２】
【００２３】
図２は本発明の第２の実施例の振幅制限増幅回路の構成を示す図であり、前段の基本増幅段１０と後段の基本増幅段２０との間において、データ信号通過側のみに、波形調整回路３０を付加した構成である。第２の差動型振幅制限増幅器２２の逆相入力端子２４への入力信号は、第２の平均値検出回路２１によってほぼＤＣ成分のみとなるので、図１における波形調整回路４０が逆相入力端子２４への入力信号に与える影響は少ない。そのため、本構成のように、第２の平均値検出回路２１側の信号波形のＴｒ，Ｔｆを調整しない場合でもほぼ同様の効果を得ることができる。
【実施例３】
【００２４】
図３は本発明の第３の実施例の振幅制限増幅回路の構成を示す図である。この構成は、第１の実施例における波形調整回路３０，４０を固定容量素子３１，４１で実現したものである。第１の差動型振幅制限増幅器１２の出力抵抗と固定容量素子３１，４１で形成されるローパスフィルタにより、データ信号のＴｒ、Ｔｆが大きくなるよう変化する。なお、この固定容量素子を用いる方式は、実施例２で述べたデータ信号側だけに波形調整回路３０を付加する方式にも適用できる。すなわち、図３における固定容量素子４１を除いた構成であってもよい。
【実施例４】
【００２５】
図４は本発明の第４の実施例の振幅制限増幅回路の構成を示す図である。この構成は、第１の実施例における波形調整回路３０，４０を固定容量素子３１，４１と抵抗素子３２，４２からなるローパスフィルタで実現したものである。このローパスフィルタにより、データ信号のＴｒ、Ｔｆが大きくなるように変化する。この構成においても、実施例２で述べたデータ信号側だけに波形調整回路３０を付加する方式に適用可能である。すなわち、図３における固定容量素子４１を除いた構成であってもよい。
【実施例５】
【００２６】
図５は本発明の第５の実施例の振幅制限増幅回路の構成を示す図である。この構成は、第３の実施例における固定容量素子３１，４１を可変容量素子３３，４３に置き換えたものである。容量値制御端子２の電圧によりそれら可変容量素子３３，４３の容量値を変化できる。このように容量値を外部制御可能とすることで、可変容量素子３３，４３を入力波形に応じた最適な最適な容量値にすることができる。なお、この可変容量素子を用いる方式は、実施例２で述べたデータ信号側だけに波形調整回路３０を付加する方式にも適用できる。すなわち、図３における固定容量素子４１を除いた構成であってもよい。
【実施例６】
【００２７】
図６は本発明の第６の実施例の振幅制限増幅回路の構成を示す図である。前段の基本増幅段１０への入力データ信号のＴｒ，Ｔｆを検出し、その検出値に応じた可変容量調整電圧を出力する立上り時間・立下り時間検出回路５０を設ける。この検出回路５０として、例えば、入力データ信号をハイパスフィルタに通して微分することにより、信号の傾きを検出する構成が考えられる。検出回路５０の出力を実施例５と同様の可変容量素子３３，４３の容量値制御端子２に接続することで、自動的に最適な容量値に調整される。
【実施例７】
【００２８】
図７は本発明の第７の実施例の振幅制限増幅回路の構成を示す図である。ここでは、第２の差動型振幅制限増幅器２２からの出力データ信号をデューティ検出回路６０に入力する。デューティ検出回路６０では入力されたデータ信号と基準クロックを比較する等の方法により出力データ信号のデューティを検出し、これをもとに前記可変容量素子３３，４３を調整するための電圧を生成し、容量値制御端子２に印加する。これにより、出力データ信号のデューティは最適な値（通常は１ビット分のハイデータとロウデータが同じ時間長）となるように自動的に調整される。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図２】本発明の第２の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図３】本発明の第３の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図４】本発明の第４の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図５】本発明の第５の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図６】本発明の第６の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図７】本発明の第７の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図８】従来のレベル追従型の振幅制限増幅回路の構成を示すブロック図である。
【図９】図８の振幅制限増幅回路の正相入力端子２３での信号の立上り、立下りが緩慢な場合の各部の信号の波形図である。
【図１０】図８の振幅制限増幅回路の正相入力端子２３での波形の立上り、立下りが急峻な場合の各部の信号の波形図である。
【図１１】図１の振幅制限増幅回路の波形調整回路３０の入力信号と出力信号の波形図である。
【符号の説明】
【００３０】
１：信号入力端子
２：容量値制御端子
１０：前段の基本増幅段、１１：第１の平均値検出回路、１２：第１の差動型振幅制限増幅器、１３：正相入力端子、１４：逆相入力端子、１５：正相出力端子、１６：逆相出力端子
２０：前段の基本増幅段、２１：第２の平均値検出回路、２２：第２の差動型振幅制限増幅器、２３：正相入力端子、２４：逆相入力端子、２５：正相出力端子、２６：逆相出力端子
３０，４０：波形調整回路、３１，４１：固定容量素子、３２，４２：抵抗素子、３３，４３：可変容量素子
５０：立上り・立下り時間検出回路
６０：デューティ検出回路
【技術分野】
【０００１】
本発明は、バーストデータ信号を受信して振幅制限増幅する回路に関するものである。
【背景技術】
【０００２】
バーストデータ信号を受信して一定の振幅まで増幅する振幅制限増幅回路の高速、安定動作のためには、入力データ信号の直流レベルやその変動に自動的に追従する必要がある。このような回路として、特許文献１に記載のような回路が提案されている。図８はその概略を示したものである。以下にこの回路の動作について説明する。
【０００３】
この構成では、第１の平均値検出回路１１と第１の差動型振幅制限増幅器１２からなる前段の基本増幅段１０と、第２の平均値検出回路２１と第２の差動型振幅制限増幅器２２からなる後段の基本増幅段２０の２組を用い、これら２組を縦続接続する。レベル自動追従とリセット信号不要化のために、第１および第２の平均値検出回路１１，２１は電位保持機能を持たない、ローパスフィルタで構成されている。
【０００４】
データ信号は信号入力端子１から第１の差動型振幅制限増幅器１２の正相入力端子１３に入力される。同時に、このデータ信号は第１の平均値検出回路１１にも入力され、平均電位が検出される。検出された平均電位は参照電位として第１の差動型振幅制限増幅器１２の逆相入力端子１４に入力される。このように、前段の基本増幅段１０においては、平均電位はデータ信号と同位相の信号から生成される。
【０００５】
後段の基本増幅段２０でも同様に、第２の平均値検出回路２１による平均電位の検出と、第２の差動型振幅制限増幅器２２によるデータ信号の増幅が行なわれるが、後段における第２の平均値検出回路２１の入力側は前段の第１の差動型振幅制限増幅器１２の逆相出力端子１６に接続されており、平均電圧は逆位相のデータ信号から生成される。
【０００６】
上述のように第１および第２の平均値検出回路１１，２１は電位保持機能を持たず、また、その時定数は高速応答が可能な値に設定されるので、これによって検出された平均電圧は入力データ信号に応じてある程度変動し、長い同符号連続の場合ほど中間値からずれていく。このため、第１の差動型振幅制限増幅器１２の正相入力端子１３、逆相入力端子１４への入力波形、第２の差動型振幅制限増幅器２２の正相入力端子２３、逆相入力端子２４への入力波形は図９に示すようになり、第２の差動型振幅増幅器２３の正相入力端子２３での入力波形はデューティに変動が生じる。
【０００７】
後段の基本増幅段２０は、この変動を補正する役割を果たす。上述のように後段の基本増幅段２０では平均値電圧は逆相データ信号から生成されるため、第２の平均値検出回路２１の出力電位は前段の第１の平均値検出回路１１の出力電位とは逆方向に変動する。これにより、前段の基本増幅段１０で生じたデューティ変動は後段の基本増幅段２０において補正される。
【特許文献１】特開２００４−０８８５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前項で説明した回路構成において、前段の基本増幅段１０で生じたデューティ変動を後段の基本増幅段２０で補正するためには、正相入力端子１３での立上がり時間と正相入力端子２３での立上がり時間がほぼ等しく、かつ正相入力端子１３での立下がり時間と正相入力端子２３での立下がり時間がほぼ等しい必要がある（以下では、入力（出力）データ信号の立上り時間をＴｒ、立下り時間をＴｆと表記する）。
【０００９】
なぜなら、例えば、逆相入力端子１４の信号の平均値が正相入力端子１３のデータ信号の幅が広い部分でクロスした場合、前段の基本増幅段１０の出力の幅が広くなる方向にデューティが変化するが、これが後段の基本増幅段２０で補正されるためには、逆相入力端子２４の信号の平均値が正相入力端子２３のデータ信号の幅の狭い部分でクロスしなければならない（図９参照）。
【００１０】
しかし、図１０に例示するように、正相入力端子２３のデータ信号の立上り、立下りが急峻で、そのＴｒ、Ｔｆが正相入力端子１３でのＴｒ、Ｔｆよりかなり小さくなった場合、正相入力端子２３のデータ信号の幅の変化が小さくなり、データ信号のデューティの補正効果が非常に小さくなってしまう。
【００１１】
一般的には前段の基本増幅段１０の入力データ信号の立上りあるいは立下り波形は急峻とは限らない。しかし、このような波形が前段の第１の差動型振幅制限増幅器１２により振幅制限されるまで増幅されると、立上がり、立下り波形は急峻になり、Ｔｒ，Ｔｆが正相入力端子１３と２３で異なってしまう。その結果、データ信号のデューティ変動の補正が充分にできなくなってしまうという問題がある。
【００１２】
本発明は上記問題点を解決するためになされたものであり、前段の基本増幅段への入力データ信号の波形が充分に急峻でない場合にも、デューティ変動補正効果が得られる振幅制限増幅回路を提供するものである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明の振幅制限増幅回路は、入力データ信号の平均値を生成する平均値検出回路と、該平均値検出回路の出力を一方の入力端子に接続した差動型振幅制限増幅器とを有する基本増幅段を前後２段縦続接続した振幅制限増幅回路において、前段の基本増幅段の出力データ信号の立上り時間と立下り時間を鈍らせるための波形調整回路を前記前段の基本増幅段と後段の基本増幅段との間に接続したことを特徴とする。
請求項２にかかる発明は、請求項１記載の振幅制限増幅回路において、前記前段の基本増幅段から前記後段の基本増幅段へのデータ信号通過側のみに、前記波形調整回路を接続したことを特徴とする。
請求項３にかかる発明は、請求項１または２記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した固定容量素子を使用したことを特徴とする。
請求項４にかかる発明は、請求項１または２記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段の間に接続した抵抗と、該抵抗と前記後段の基本増幅段とをつなぐ接続経路と固定電位との間に接続した固定容量素子とからなるローパスフィルタを用いたことを特徴とする。
請求項５にかかる発明は、請求項１または２記載の振幅制限増幅回路において、前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した可変容量素子を使用したことを特徴とする。
請求項６にかかる発明は、請求項５記載の振幅制限増幅回路において、前記前段の基本増幅段への入力データ信号の立上り時間・立下り時間を検出する立上り時間・立下り時間検出回路を設け、該立上り時間・立下り時間検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする。
請求項７にかかる発明は、請求項５記載の振幅制限増幅回路において、前記後段の基本増幅段の出力データ信号のデューティを検出するデューティ検出回路を設け、該デューティ検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、波形調整回路を付加したことにより、後段の基本増幅段への入力データ信号の波形が鈍らせられるので、後段の基本増幅段への入力データ信号のＴｒ、Ｔｆを、前段の基本増幅段への入力データ信号のＴｒ、Ｔｆとほぼ同じにすることができ、前段の基本増幅段への入力波形の立上がり、立下りが急峻でない入力データ信号に対してもデューティ変動補正を行なうことができ、ＣＤＲ（Clock Data Recovery)回路など、後続の回路のタイミングマージンを拡大することができる。また、立上り時間・立下り時間検出回路を設けて入力データ信号の立上り時間・立下り時間を検出することにより、いかなる入力データ信号波形に対しても最適なＴｒ、Ｔｆとなるように、波形調整回路を自動調整することが可能となる。また、デューティ検出回路を設けて出力データ信号のデューティを検出し波形調整回路を制御することにより、出力データ信号のデューティを最適なデユーティに自動調整することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例について説明する。
【実施例１】
【００１６】
図１は本発明の第１の実施例の振幅制限増幅回路の構成を示す図である。図８に示したものと同じものには同じ符号を付けた。本実施例は、図８で説明した構成に対して、前段の基本増幅段１０と後段の基本増幅段２０の間に、立上り・立下り時間を調整して後段の基本増幅段２０の入力データ信号のＴｒ、Ｔｆを、前段の基本増幅段１０の入力データ信号のＴｒ、Ｔｆとほぼ同じにするための波形調整回路３０，４０を接続したものである。
【００１７】
前段の基本増幅段１０において、信号入力端子１からの入力データ信号は、第１の平均値検出回路１１と第１の差動型振幅制限増幅器１２の正相入力端子１３に入力される。第１の平均値検出回路１１では入力データ信号の平均電位が検出され、検出された平均電位は第１の差動型振幅制限増幅器１２の逆相入力端子１４に参照電位として入力される。第１の差動型振幅制限増幅器１２の正相出力端子１５、逆相出力端子１６のデータ信号は波形調整回路３０，４０により立上り・立下り時間が調整され、後段の基本増幅段２０に入力される。
【００１８】
後段の基本増幅段２０においては、逆相の信号は第２の平均値検出回路２１に入力され、正相の信号は第２の差動型振幅制限増幅器２２の正相入力端子２３に入力される。第２の平均値検出回路２１で検出された平均電位は第２の差動型振幅制限増幅器２２の逆相入力端子２４に参照電位として入力される。
【００１９】
図１０に、上記した波形調整回路３０，４０がない場合の波形を示す。信号入力端子１における入力データ信号の波形があまり急峻でない場合、正相入力端子１３での波形はＴｒ、Ｔｆが大きいが、このデータ信号が第１の差動型振幅制限増幅器１２で振幅制限を受けるまで増幅されるため、正相入力端子２３での入力波形は急峻になり、Ｔｒ、Ｔｆは小さくなる。
【００２０】
同符号連続時には第１の平均値検出回路１１の出力は中間値からずれていく。第１の差動型振幅制限増幅器１２の入力データ信号はＴｒ、Ｔｆが大きいので、出力データ信号のデューティには変動が生じる。第２の平均値検出回路２１の出力は、逆相信号から作られるため、同符号連続時に第１の平均値検出回路１１の出力とは逆方向に動く。しかし、上述のように、第１の差動型振幅制限増幅器１２により振幅制限されるまで増幅されているので、Ｔｒ、Ｔｆは小さくなっており、参照電位が逆方向に動いてもデューティ補正量は小さく、図１０に正相出力端子２５での波形として示す通り、デューティ変動が残ったままになる。
【００２１】
図１１に上記の波形調整回路３０の入出力波形を示す。波形調整回路４０の場合も同様である。第１の差動型振幅制限増幅器１２の出力データ信号の波形を、波形調整回路３０，４０によりその立上がり、立下がりを鈍らせることで、第２の差動型振幅制限増幅器２２への入力データ信号を第１の差動型振幅制限増幅器１２への入力データ信号とほぼ等しいＴｒ、Ｔｆを持った波形にする。
【００２２】
この結果、本実施例の第２の差動型振幅制限増幅器２２の動作波形は図９とほぼ同様となり、第２の差動型振幅制限増幅器２２に入力される参照電位とデータ信号はデューティが補正されるタイミングで交差し、第２の差動型振幅制限増幅器２２の正相出力端子２５、逆相出力端子２６からは元のデューティに戻されたデータ信号を得ることができる。
【実施例２】
【００２３】
図２は本発明の第２の実施例の振幅制限増幅回路の構成を示す図であり、前段の基本増幅段１０と後段の基本増幅段２０との間において、データ信号通過側のみに、波形調整回路３０を付加した構成である。第２の差動型振幅制限増幅器２２の逆相入力端子２４への入力信号は、第２の平均値検出回路２１によってほぼＤＣ成分のみとなるので、図１における波形調整回路４０が逆相入力端子２４への入力信号に与える影響は少ない。そのため、本構成のように、第２の平均値検出回路２１側の信号波形のＴｒ，Ｔｆを調整しない場合でもほぼ同様の効果を得ることができる。
【実施例３】
【００２４】
図３は本発明の第３の実施例の振幅制限増幅回路の構成を示す図である。この構成は、第１の実施例における波形調整回路３０，４０を固定容量素子３１，４１で実現したものである。第１の差動型振幅制限増幅器１２の出力抵抗と固定容量素子３１，４１で形成されるローパスフィルタにより、データ信号のＴｒ、Ｔｆが大きくなるよう変化する。なお、この固定容量素子を用いる方式は、実施例２で述べたデータ信号側だけに波形調整回路３０を付加する方式にも適用できる。すなわち、図３における固定容量素子４１を除いた構成であってもよい。
【実施例４】
【００２５】
図４は本発明の第４の実施例の振幅制限増幅回路の構成を示す図である。この構成は、第１の実施例における波形調整回路３０，４０を固定容量素子３１，４１と抵抗素子３２，４２からなるローパスフィルタで実現したものである。このローパスフィルタにより、データ信号のＴｒ、Ｔｆが大きくなるように変化する。この構成においても、実施例２で述べたデータ信号側だけに波形調整回路３０を付加する方式に適用可能である。すなわち、図３における固定容量素子４１を除いた構成であってもよい。
【実施例５】
【００２６】
図５は本発明の第５の実施例の振幅制限増幅回路の構成を示す図である。この構成は、第３の実施例における固定容量素子３１，４１を可変容量素子３３，４３に置き換えたものである。容量値制御端子２の電圧によりそれら可変容量素子３３，４３の容量値を変化できる。このように容量値を外部制御可能とすることで、可変容量素子３３，４３を入力波形に応じた最適な最適な容量値にすることができる。なお、この可変容量素子を用いる方式は、実施例２で述べたデータ信号側だけに波形調整回路３０を付加する方式にも適用できる。すなわち、図３における固定容量素子４１を除いた構成であってもよい。
【実施例６】
【００２７】
図６は本発明の第６の実施例の振幅制限増幅回路の構成を示す図である。前段の基本増幅段１０への入力データ信号のＴｒ，Ｔｆを検出し、その検出値に応じた可変容量調整電圧を出力する立上り時間・立下り時間検出回路５０を設ける。この検出回路５０として、例えば、入力データ信号をハイパスフィルタに通して微分することにより、信号の傾きを検出する構成が考えられる。検出回路５０の出力を実施例５と同様の可変容量素子３３，４３の容量値制御端子２に接続することで、自動的に最適な容量値に調整される。
【実施例７】
【００２８】
図７は本発明の第７の実施例の振幅制限増幅回路の構成を示す図である。ここでは、第２の差動型振幅制限増幅器２２からの出力データ信号をデューティ検出回路６０に入力する。デューティ検出回路６０では入力されたデータ信号と基準クロックを比較する等の方法により出力データ信号のデューティを検出し、これをもとに前記可変容量素子３３，４３を調整するための電圧を生成し、容量値制御端子２に印加する。これにより、出力データ信号のデューティは最適な値（通常は１ビット分のハイデータとロウデータが同じ時間長）となるように自動的に調整される。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図２】本発明の第２の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図３】本発明の第３の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図４】本発明の第４の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図５】本発明の第５の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図６】本発明の第６の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図７】本発明の第７の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図８】従来のレベル追従型の振幅制限増幅回路の構成を示すブロック図である。
【図９】図８の振幅制限増幅回路の正相入力端子２３での信号の立上り、立下りが緩慢な場合の各部の信号の波形図である。
【図１０】図８の振幅制限増幅回路の正相入力端子２３での波形の立上り、立下りが急峻な場合の各部の信号の波形図である。
【図１１】図１の振幅制限増幅回路の波形調整回路３０の入力信号と出力信号の波形図である。
【符号の説明】
【００３０】
１：信号入力端子
２：容量値制御端子
１０：前段の基本増幅段、１１：第１の平均値検出回路、１２：第１の差動型振幅制限増幅器、１３：正相入力端子、１４：逆相入力端子、１５：正相出力端子、１６：逆相出力端子
２０：前段の基本増幅段、２１：第２の平均値検出回路、２２：第２の差動型振幅制限増幅器、２３：正相入力端子、２４：逆相入力端子、２５：正相出力端子、２６：逆相出力端子
３０，４０：波形調整回路、３１，４１：固定容量素子、３２，４２：抵抗素子、３３，４３：可変容量素子
５０：立上り・立下り時間検出回路
６０：デューティ検出回路
【特許請求の範囲】
【請求項１】
入力データ信号の平均値を生成する平均値検出回路と、該平均値検出回路の出力を一方の入力端子に接続した差動型振幅制限増幅器とを有する基本増幅段を前後２段縦続接続した振幅制限増幅回路において、
前段の基本増幅段の出力データ信号の立上り時間と立下り時間を鈍らせるための波形調整回路を前記前段の基本増幅段と後段の基本増幅段との間に接続したことを特徴とする振幅制限増幅回路。
【請求項２】
請求項１記載の振幅制限増幅回路において、
前記前段の基本増幅段から前記後段の基本増幅段へのデータ信号通過側のみに、前記波形調整回路を接続したことを特徴とする振幅制限増幅回路。
【請求項３】
請求項１または２記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した固定容量素子を使用したことを特徴とする振幅制限増幅回路。
【請求項４】
請求項１または２記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段の間に接続した抵抗と、該抵抗と前記後段の基本増幅段とをつなぐ接続経路と固定電位との間に接続した固定容量素子とからなるローパスフィルタを用いたことを特徴とする振幅制限増幅回路。
【請求項５】
請求項１または２記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した可変容量素子を使用したことを特徴とする振幅制限増幅回路。
【請求項６】
請求項５記載の振幅制限増幅回路において、
前記前段の基本増幅段への入力データ信号の立上り時間・立下り時間を検出する立上り時間・立下り時間検出回路を設け、該立上り時間・立下り時間検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする振幅制限増幅回路。
【請求項７】
請求項５記載の振幅制限増幅回路において、
前記後段の基本増幅段の出力データ信号のデューティを検出するデューティ検出回路を設け、該デューティ検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする振幅制限増幅回路。
【請求項１】
入力データ信号の平均値を生成する平均値検出回路と、該平均値検出回路の出力を一方の入力端子に接続した差動型振幅制限増幅器とを有する基本増幅段を前後２段縦続接続した振幅制限増幅回路において、
前段の基本増幅段の出力データ信号の立上り時間と立下り時間を鈍らせるための波形調整回路を前記前段の基本増幅段と後段の基本増幅段との間に接続したことを特徴とする振幅制限増幅回路。
【請求項２】
請求項１記載の振幅制限増幅回路において、
前記前段の基本増幅段から前記後段の基本増幅段へのデータ信号通過側のみに、前記波形調整回路を接続したことを特徴とする振幅制限増幅回路。
【請求項３】
請求項１または２記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した固定容量素子を使用したことを特徴とする振幅制限増幅回路。
【請求項４】
請求項１または２記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段の間に接続した抵抗と、該抵抗と前記後段の基本増幅段とをつなぐ接続経路と固定電位との間に接続した固定容量素子とからなるローパスフィルタを用いたことを特徴とする振幅制限増幅回路。
【請求項５】
請求項１または２記載の振幅制限増幅回路において、
前記波形調整回路として、前記前段の基本増幅段と前記後段の基本増幅段をつなぐ接続経路と固定電位との間に接続した可変容量素子を使用したことを特徴とする振幅制限増幅回路。
【請求項６】
請求項５記載の振幅制限増幅回路において、
前記前段の基本増幅段への入力データ信号の立上り時間・立下り時間を検出する立上り時間・立下り時間検出回路を設け、該立上り時間・立下り時間検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする振幅制限増幅回路。
【請求項７】
請求項５記載の振幅制限増幅回路において、
前記後段の基本増幅段の出力データ信号のデューティを検出するデューティ検出回路を設け、該デューティ検出回路の検出出力を前記可変容量素子の容量値制御端子に接続したことを特徴とする振幅制限増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−２６３５６３（Ｐ２００８−２６３５６３Ａ）
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願番号】特願２００７−１０６６４９（Ｐ２００７−１０６６４９）
【出願日】平成１９年４月１６日（２００７．４．１６）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願日】平成１９年４月１６日（２００７．４．１６）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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