正確さを増加させかつ利用面積を少なくした低電力バンドギャップ基準回路
バンドギャップ基準（ＢＧＲ）回路のアナログ・ブロック内において小型の低電圧デバイスが使用される場合に正確さが高い低電力バンドギャップ動作を提供するＢＧＲ回路及び方法が述べられている。いくつかのケースでは、チョップ付き入力安定化と動的電流整合のテクニックを組み合わせて、バンドギャップ回路の演算増幅器部分内の入力電圧オフセット及び電流ミラー部分内の電流オフセットを補償できる。チョップ付き入力安定化と動的電流整合のテクニックは、ともに使用される場合に、特にアナログ・ブロック内において小型の低電圧デバイスを使用してレイアウト面積を低減し、かつ低電源動作（たとえば、電源電圧が１．４ボルト及びそれ未満まで下がる）をサポートするとき、正確さを有意に増加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路に関し、より詳細には、半導体デバイス上において基準電流と基準電圧の生成に使用される、アナログ・ブロック内においてゲート面積が小さく、低電圧デバイスを使用する高い正確さを有する低電源バンドギャップ基準（ＢＧＲ）回路に関する。
【背景技術】
【０００２】
以下の説明及び例は、背景としてのみ与えられている。
【０００３】
アナログ・ディジタル・コンバータやディジタル・アナログ・コンバータ等のアナログ、ディジタル、又は混合信号を操作する実質的にすべてのシステムは、システム内のほかのすべての動作の開始点として少なくとも１つの基準電圧に頼る。基準電圧は、回路がパワーアップされる都度再現可能でなければならないだけでなく、基準電圧は、製造プロセス、動作温度、電源電圧における変動に対して比較的変化しないようにしなければならない。
【０００４】
バンドギャップ基準（ＢＧＲ）回路は、比較的安定した基準電圧を生成できる１つの態様である。より詳細を後述するとおり、ＢＧＲ回路は、基礎をなす半導体材料のバンドギャップ・エネルギの温度に伴う予測可能な変動に頼っている。概して２つのタイプのＢＧＲ回路が存在し、ここでは「電圧加算」ＢＧＲ構成と「電流加算」ＢＧＲ構成と呼んでいる。
【０００５】
図１は、電圧加算バンドギャップ基準回路１００の例示的なブロック図を示している。一般的に、ＢＧＲ回路１００は、２つの電圧の重み付きの和として基準電圧（ＶREF）を生成するように構成される。一方の電圧は、絶対温度に比例的な（ＰＴＡＴ）Ｖ1、及び他方は絶対温度に相補的な（ＣＴＡＴ）Ｖ2。図１に示されているとおり、基準電圧は次のとおりに表すことができる。
ＶREF＝α１×Ｖ1＋α２×Ｖ2 （１）
Ｖ1は正の温度係数（ＴＣPOSV）を有し、Ｖ2は負の温度係数（ＴＣNEGV）を有し、α１、α２は、指定の温度範囲にわたる基準電圧内における温度依存変動を最小化するように選択される無次元係数である。
【０００６】
電圧加算ＢＧＲ回路１００は、温度、プロセス・コーナ、電源電圧の一定の範囲の両端間の比較的わずかしか変動しない基準電圧を生成するために使用される。図２に示されているとおり、たとえば回路１００は、次式が成り立つ温度Ｔ0が存在するように係数α１、α２が選択された場合には、一定の温度範囲（Ｔ-X，Ｔ+X）の両端間の比較的一定の基準電圧（ＶREF）を提供する。
Ｔ＝Ｔ0において、
ｄ（ＶREF）／ｄＴ＝α１×ＴＣPOSV＋α２×ＴＣNEGV＝０ （２）
Ｔは絶対温度（Ｋ）でありＴ-X＜Ｔ0＜Ｔ+Xである。言い替えると、（Ｔ-X，Ｔ+X）は、電圧加算ＢＧＲ回路１００の動作が意図されている温度範囲を定義する。
【０００７】
いくつかのケースでは、順方向バイアスされたＰ‐Ｎ接合ダイオードに電圧を加えることによって負の温度係数の電圧（Ｖ2）を生成できる。別のケースでは、ベース‐エミッタ電圧（ＶBE）降下が、バンドギャップの振る舞いを示す電圧となるようにバイポーラ接合トランジスタ（ＢＪＴ）をダイオード接続することによってＶ2を生成できる。ここで用いる場合の用語「ダイオード」は、ダイオード電圧降下を生じる任意のダイオード類似素子（ダイオード、ＢＪＴ、サブスレッショルド領域で動作するＣＭＯＳトランジスタを含む）を言う。
【０００８】
いくつかのケースでは、２つのＰ‐Ｎ接合ダイオード又は２つのバイポーラ接合トランジスタ（ＢＪＴ）に生じた電圧の差を求めることによって正の温度係数の電圧（Ｖ1）を生成される。たとえば、ＰＴＡＴ電圧は、（１）異なる電流密度において動作する２つのＰ‐Ｎ接合ダイオードの順方向電圧の間の差、又は（２）正規アクティブモードの動作でバイアスされた２つのバイポーラ接合トランジスタ（ＢＪＴ）のベース‐エミッタ電圧（ＶBE）の間の差、すなわちそれら２つのベース‐エミッタ接合がそれぞれ異なる電流密度を有するときの差として生成することが可能である。
【０００９】
１つの例においては、ダイオードの面積間の比がＮになるようにダイオードを構成することによって、異なる電流密度で動作するように順方向バイアスされた２つのＰ‐Ｎ接合ダイオード（又は２つのＢＪＴ）を構成できる。２つのダイオード（Ｄ１、Ｄ２）の面積間の比（Ｎ）は、通常、Ｎ倍大きい面積を伴う第２のダイオード（Ｄ２）を生成するように回数（Ｎ）の両端間の第１のダイオード（Ｄ１）を複製することによって実現される。
【００１０】
電圧加算ＢＧＲ回路１００は、数ボルト（たとえば、約３〜５ボルト）の電源電圧の場合に約１．２５ボルトの基準電圧を獲得するための有効なテクニックを代表する。しかしながら回路１００は、低い電源状態（たとえば、テクノロジに応じて約１．６ボルト及びそれ未満の電源電圧）の下ではうまく機能しない（及び、しばしば作動しなくなる）傾向にある。それに加えて、回路１００は、１つの基準電圧出力（約１．２５ボルト）だけを提供し、したがって１より多くの基準電圧、異なる基準電圧、又は基準電流が望ましい場合には使用できない。
【００１１】
そのため、電圧加算ＢＧＲ回路にに関連付けされる欠点を克服するように、それ代えて電流加算ＢＧＲ回路がしばしば使用される。たとえば、電流加算ＢＧＲ回路は、それらの有する（ａ）低い電源状態（たとえば、１．６ボルト及びそれ未満）の下に動作でき、（ｂ）複数の基準電圧出力（１．２５ボルト以外も含む）を同時に提供でき、かつ（ｃ）基準電圧と基準電流出力を同時に生成できるという能力からしばしば電圧加算ＢＧＲ回路より好ましい。
【００１２】
図３は、基準電流を作り出し、その後それを抵抗に渡すことことによって安定した基準電圧（ＶREF）を生成できる１つの態様を示している。たとえば電流加算ＢＧＲ回路３００は、２つの電流、すなわち正の温度係数（ＴＣPOSI）を有するＩ1、及び負の温度係数（ＴＣNEGI）を有するＩ2の重み付きの和として基準電流（ＩOUT）を生成するために使用される。基準電流（ＩOUT）は、次のとおりに表すことができる。
ＩOUT＝β1×Ｉ1＋β2×Ｉ2 （３）
Ｉ1はＰＴＡＴ電流、Ｉ2はＣＴＡＴ電流、β1とβ2は、指定の温度範囲にわたる基準電流内における温度依存変動を最小化するように選択される無次元係数値である。
【００１３】
図３に示されているとおり、基準電圧（ＶREF）は、回路３００によって生成された基準電流（ＩOUT）を、値Ｒの抵抗に通すことによって次のように生成できる。
ＶREF＝Ｒ×ＩOUT （４）
前述の回路における場合と同様に基準電圧ＶREFは、ＩOUT内の温度依存変動が最小化されていれば、一定の温度範囲（Ｔ-X，Ｔ+X）の両端間の比較的小さい変動（すなわち、図２に示されているとおりの小さいΔＶREF）を示す。たとえば、抵抗Ｒの温度係数は１つのファクタであり、温度に伴うＶREFの変動の定義において重要な役割を果たす。追加のファクタについては、より詳細を後述する。いくつかのケースにおいては、温度に伴うＶREFの小さい変動が、基準電圧（ＶREF）の導関数が次式を満たすように式（３）内の係数β１及びβ２について適切な値を選択することによって獲得できる。
Ｔ＝Ｔ0において、
ｄ（ＶREF）／ｄＴ＝０ （５）
Ｔは絶対温度（Ｋ）でありＴ-X＜Ｔ0＜Ｔ+Xである。前述同様に（Ｔ-X，Ｔ+X）は、電流加算ＢＧＲ回路３００の動作が意図されている温度範囲を定義する。
【００１４】
残念ながら電流加算ＢＧＲ回路は、まったく同一となる（すなわち、整合する）ことがむしろ意図される回路素子の間におけるプロセス誘導不整合があることでよく知られる。たとえば、プロセス誘導不整合は、半導体デバイスの製造中に生じることがあり、そのほかの点ではまったく同一デバイス（たとえば、まったく同一のゲート面積、ドーパント濃度等を伴う２つのＰＭＯＳトランジスタ）に実質的に異なるスレッショルド電圧とドレイン電流を生じさせる。プロセス誘導不整合は、基準電圧出力及び／又はＶREFの温度係数をシフトさせることによってバンドギャップ動作に有害な影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
プロセス誘導不整合を補償するために、一部の回路設計者は、ゲート漏れを低減させるべく、バンドギャップ回路のアナログ・ブロック内において大型の高電圧デバイス（厚いゲート酸化物及び大きなゲート面積を伴う）の使用を選択している。高電圧デバイスの厚い酸化物（たとえば、ｔOX≒６０オングストローム）は、実質的にゼロのゲート漏れを可能にするが、高電圧デバイスの使用は、比較的大きなレイアウト面積をもたらし、設計努力を有意に増加し、かつ（特に、約２．０ボルト及びそれ未満の電源仕様で結合された）整合済みトランジスタのオーバードライブを厳格に制限する。また高電圧デバイスの排他的な使用は、このアプローチを低電源電圧（たとえば、１．６ボルト及びそれ未満）に適さないものにする。
【００１６】
低電源仕様を満たすために、別の回路設計者は、プロセス誘導不整合を補償する大型の低電圧デバイスとダミー構造の使用の組み合わせを選択している。しかしながら、低電圧デバイスの薄い酸化物（たとえば、ｔOX≒１６オングストローム）及び大きなゲート面積（たとえば、約１００〜５００μｍ2）は、ゲート漏れの問題を有意に増加させる傾向にある。いくつかのケースでは、低電圧デバイスに起因するゲート漏れの量が、ドレイン動作ポイント電流、すなわちダミー構造の使用により正確にコントロール又は補償できないレベルに匹敵する。コントロール不能なゲート漏れに加えて、大型の低電圧デバイスとダミー構造の使用は、比較的大きなレイアウト面積をもたらす。
【００１７】
したがって、高正確さ、低電力動作が可能な電流加算ＢＧＲ構成についての必要性が残存している。好ましい実施態様においては、高正確さと低電力の仕様を、ＢＧＲ回路のアナログ・ブロック内における大きなゲート面積のデバイスの使用を回避することによって満たすことができる。
【課題を解決するための手段】
【００１８】
以下のバンドギャップ基準回路及び方法の種々の実施態様の説明は、付随する請求項の発明の内容をいかなる形においても限定すると考えられるべきでない。
【００１９】
１つの実施態様によれば、ここに、一定の範囲のプロセス、電圧、及び温度の値の両端間の安定した基準電圧を生成するためのバンドギャップ基準（ＢＧＲ）回路が提供される。１つの例においては、ＢＧＲ回路が、絶対温度に比例的な（ＰＴＡＴ）電流及び絶対温度に対して相補的な（ＣＴＡＴ）電流を生成するために結合された複数のダイオードを含むことができる。このＢＧＲ回路は、ＰＴＡＴ電流とＣＴＡＴ電流によって生成された電圧のペアを受け取るために結合され、かつそれらから差分信号を生成するために構成された演算増幅器、及び当該差分信号を受け取るために結合され、かつそれらから３つの実質的に同一の電流を生成するために構成された３分岐電流ミラー回路も含むことができる。いくつかのケースでは、ＢＧＲ回路がさらに、実質的に同一の電流の１つを受け取るための抵抗であって、それに安定した基準電圧を生じさせるために３分岐電流ミラー回路の出力に結合された少なくとも１つの抵抗を含む。かかる場合においては、このＢＧＲ回路を「電流加算」構成を有すると記述できる。
【００２０】
好ましい実施態様によれば、ここで述べているＢＧＲ回路は、プロセス誘導トランジスタ不整合の結果としてＢＧＲ回路内に生じることのある任意の電圧オフセットと電流オフセットを低減するように構成される。たとえば、ここで述べている演算増幅器と電流ミラー回路を、主として小型の低電圧デバイスを用いて実装し、レイアウト面積を低減するとともに低電力動作を可能にすることができる。その種のデバイスを含む回路は、たとえばプロセス、電圧、及び／又は温度における変動がトランジスタの不整合を導くときに生じるデバイス特性内の変動によって、しばしば有害な影響を受ける。いくつかのケースではその種の変動が、バンドギャップ回路の演算増幅器内及び電流ミラー部分に大きな電圧オフセットと電流オフセットを作り出し、それによってその正確さを下げることがある。
【００２１】
正確さを向上させるため、演算増幅器（「オペアンプ」）が、オペアンプ回路内に使用される小型の低電圧デバイスに起因する電圧オフセットを低減するためのチョップ付き安定化入力回路のペアを含むことがある。それに加えて、３分岐電流ミラー回路が、電流ミラー回路内に使用される小型の低電力デバイスに起因する電流オフセットを低減するための複数の動的にコントロールされるスイッチを含んでもよい。１つの実施態様においては、複数の動的にコントロールされるスイッチが、並列結合された３つのスイッチのセットを３つ含み、スイッチの各セットは、３つの実質的に同一の電流の異なる１つを受け取るように結合される。
【００２２】
さらに、オペアンプと電流ミラー部分のコントロールのために、ＢＧＲ回路内にディジタル・コントロール・ブロックを含めることができる。たとえば、ディジタル・コントロール・ブロックを、電流ミラー回路の出力を動的に整合させることによって、電流オフセットを低減するための構成とすることができる。いくつかのケースでは、ディジタル・コントロール・ブロックを、演算増幅器の出力を変調することによって電圧オフセットを低減するために構成させることもできる。より詳細を後述するとおり、ディジタル・コントロール・ブロックを、内部クロック・ソースから第１のクロック信号を受け取るため、及びそれに応答して複数のコントロール信号を生成するために結合させることができる。
【００２３】
いくつかのケースにおいては、デューティ・サイクルが第１のクロック信号の約５０％である第２のクロック信号を用いて差分信号（すなわち、演算増幅器の出力）を変調することによって、不整合誘導電圧オフセットを低減させるためにコントロール信号の第１のサブセットを演算増幅器に供給する。言い替えると、ディジタル・コントロール・ブロックは、第１のクロック信号を半分に分割して２つの等しい長さの第２のクロック信号の相を生成することによって、コントロール信号の第１のサブセットを生成する。コントロール信号の第１のサブセットは、その後、演算増幅器内において生じる（生じないこともある）不整合誘導電圧オフセットの低減のために、チョップ付き安定化入力回路のペアに供給される。たとえば、ここで「クロック相」をクロック周期の２分の１として定義するが、コントロール信号の第１のサブセットを使用して、第１のクロック相の間において正の電圧オフセットを、次のクロック相の間において同程度に負の電圧オフセットを生成することができる。このようにして、演算増幅器内に生じるいかなる電圧オフセットも、第２のクロック信号の２つの連続する相の両端間の生成される同程度に正及び負の電圧オフセット部分を平均することによって低減及び／又は除去される。
【００２４】
いくつかのケースでは、ディジタル・コントロール・ブロックが、コントロール信号の第１のサブセットの１つを使用して、第３のクロック信号の６つの明確な相に対応するコントロール信号の第２のサブセットを生成することができる。言い替えると、ディジタル・コントロール・ブロックは、第２のクロック信号の１つの相を６で分割し、それにより６つの等しい長さの第３のクロック信号の相を生成することによってコントロール信号の第２のサブセットを生成することができる。コントロール信号の第２のサブセットは、その後、電流ミラー回路内において生じる（生じないこともある）不整合誘導電流オフセットの低減のために電流ミラー回路に供給される。たとえば、コントロール信号の第２のサブセットを複数のスイッチのコントロールのために使用し、６つのクロック相のそれぞれの間にスイッチの各セット内において、１つのスイッチだけが電流を導通するために付勢されるようにすることができる。このようにして、第３のクロック信号の６つの連続する相の両端間の３つの実質的に同一の電流が平均されるようにスイッチの付勢をコントロールすることによって、電流ミラー回路内において生じるいかなる電流オフセットも低減及び／又は除去される。
【００２５】
別の実施態様によれば、前述したとおりの３分岐電流ミラー回路と演算増幅器を包含する電流加算バンドギャップ基準（ＢＧＲ）回路内における不整合誘導電圧オフセットと電流オフセットを低減させるための方法がここに提供される。たとえばこの方法は、５０％デューティ・サイクルのクロック信号を用いて演算増幅器の出力を変調し、当該演算増幅器に起因する電圧オフセットを低減させることを含む。いくつかのケースにおいは、この方法が（ｉ）演算増幅器の変調後の出力を３分岐電流ミラー回路に、それに応答して３つの実質的に同一の電流を生成するために供給すること、及び（ｉｉ）それぞれがクロック信号の異なる相を表す複数のディジタル・コントロール信号を生成することを含む。本発明の好ましい態様においては、それらの複数のディジタル・コントロール信号を、クロック信号のすべての相の両端間の３つの実質的に同一の電流を平均することにより電流ミラー回路内において生じる（生じないこともある）電流オフセットを低減させるために使用できる。
【００２６】
本発明のこのほかの目的及び利点は、以下の詳細な説明を読み、添付図面を参照することによって明らかになるであろう。
【００２７】
本発明は、種々の変更及び代替形式が可能であるが、それの特定の実施態様を例として図に示し、以下に説明する。しかしながら、図及びそれの詳細な説明は、開示されている特定の形式に本発明を限定する意図ではなく、むしろその逆にその意図が、付随する特許請求の範囲によって定義されるところの本発明の精神及び範囲内に入るすべての修正、等価、及び代替を保護するところにあることが理解されるものとする。
【発明を実施するための最良の形態】
【００２８】
バンドギャップ基準（ＢＧＲ）回路は、一定の温度、プロセス・コーナ、電源電圧の範囲の両端間の比較的わずかにしか変動しない基準電圧の生成のために使用される。２つのタイプのＢＧＲ回路は、電圧加算構成と電流加算構成を含む。電圧加算ＢＧＲ回路は、数ボルト（たとえば、約３〜５ボルト）の供給時に単一の基準電圧出力（たとえば、約１．２５ボルト）を生成するためにしばしば使用されて成功しているが、それらは概して、異なる電圧出力（たとえば、１．２５ボルト以外）、複数電圧出力、又は電圧出力と電流出力の組み合わせが好ましいか、及び／又は必要な低電力動作（たとえば、約１．６ボルト及びそれ未満の電源電圧）及び応用には適してない。
【００２９】
この理由のため、しばしば電流加算ＢＧＲ回路は、他方の電圧加算の欠点を克服するために使用される。しかしながらプロセス誘導不整合を補償するために、多くの電流加算ＢＧＲ回路は、大型の高電圧のデバイス又は大型の低電圧のデバイスとダミー構造の組み合わせのいずれかをＢＧＲ回路のアナログ・ブロック内において使用する。これらの解決策は、不整合の最小化を試みているが、通常、低電力動作に使用できないか（たとえば、高電圧デバイスの使用時）、又はゲート漏れの正確なコントロールに使用できない（たとえば、低電圧デバイスとダミー構造の組み合わせの使用時）。
【００３０】
したがって、より良好な解決策は、ＢＧＲ回路のアナログ・ブロック内に薄いゲート酸化物（たとえば、ｔOX≒１０〜２０オングストローム）及び小さいゲート面積（たとえば、約１〜５μｍ2）を有する小型の低電圧デバイスを使用することである。このアプローチは、ゲート漏れを無視可能（たとえば、ドレイン動作ポイント電流と比較した場合に１％未満）にするが、小さい面積のデバイスは、電圧オフセットと電流オフセットの両方において非常に大きい不整合誘導の変動、すなわち最終的にバンドギャップ回路の正確さを下げる状態を作り出す傾向にあるので問題を生じる。ここで述べている本発明のコンセプトは、上で述べた従来の解決策の欠点を克服しつつ、この問題に取り組む。
【００３１】
図４〜１０は、ＢＧＲ回路のアナログ・ブロック内において小型の低電圧デバイスを使用して、正確さが高い低電力バンドギャップ動作を提供するための例示的な電流加算ＢＧＲ構成及び方法を示している。より詳細を後述するとおり、本発明は、チョップ付き入力安定化テクニックと動的電流整合テクニックを組み合わせて、バンドギャップ回路の演算増幅器部分内における入力電圧オフセット及び電流ミラー部分内における電流オフセットを補償する。チョップ付き入力安定化テクニックと動的電流整合テクニックは、併せて使用されるとき、正確さにおける有意の増加（たとえば、より古い設計に対する約３５％の改善）を提供し、一方、アナログ・ブロック内における小型の低電圧デバイス使用はレイアウト面積を低減し（たとえば、より古い設計に対する約５００％の改善）、かつ低電源動作を可能にする（たとえば、現在のテクノロジを用いて３．６Ｖから１．４ボルトまで、又はわずかに異なるテクノロジを用いて約１．０ボルトまで下がる）。
【００３２】
図４は、本発明に従って改善された電流加算ＢＧＲ回路４００の１つの実施形態を示している。より詳細に述べれば、図４は、電流加算ＢＧＲ回路４００を形成するように組み合わせることができる種々のアナログ・ブロックとデジタル・ブロックを図解したブロック・レベルの図を提供する。ここに示されている実施形態においてはＢＧＲ回路のディジタル部分が、パワーオン・リセット（ＰＯＲ）ブロック４１０、自励発振器４２０（オプション）、ディジタル・コントロール・ブロック４３０を有している。ＰＯＲ回路４１０の目的は、パワーアップ時にディジタル・コントロール・ブロックをリセットすること、及び発振器が動作していることの保証である。ＰＯＲ回路は、電源電圧（ＶＣＣ）が所与のレベル（たとえば、最小動作電圧レベル）に到達した後、パワーオン・リセット信号（たとえば、アクティブ・ローの「ｐｏｒｂ」信号）を発振器４２０とディジタル・コントロール・ブロック４３０に供給することによってこれらの機能を実行する。実質的にこの分野で周知の任意のＰＯＲを使用してパワーオン・リセット信号を生成できる。
【００３３】
いくつかのケースにおいては、発振器４２０が、既存の内蔵クロックを備えていない種々の回路とシステム内に含まれる。内蔵クロックを有する場合には発振器４２０は、システムのパワーアップ時（たとえば、ＰＯＲ回路４１０からの「ｐｏｒｂ」信号の受信時）に内部クロック信号（「ｃｌｋ」）を生成するために使用される。より詳細に述べれば、発振器４２０は、いずれかの目標周波数において内部クロック信号を生成するように構成されている。許容可能な目標周波数は約１０ＭＨｚでよいが、応用に応じて他の目標周波数が生成されてもよいことに注意されない。たとえば、約７ＭＨｚから約１３ＭＨｚまでの間にわたる目標周波数を有する内部クロック信号を、プロセス、電圧及び温度（ＰＶＴ：process, voltage and temperature）コーナの一定の範囲の両端間の生成することができる。場合によっては、発振器４２０の動作電流の消費を５０μＡ未満とすることができる。
【００３４】
ディジタル・コントロール・ブロック４３０は、内部クロック信号（「ｃｌｋ」）を受信するため、及びそれに応答して複数のコントロール信号を生成するために発振器４２０に結合される。１つの実施形態によれば、ディジタル・コントロール・ブロック４３０は、図５に示されているとおり、「２分周」（×２）カウンタ５１０と「６分周」（×６）カウンタ５３０を含み、かつ複数のコントロール信号を生成する何らかの組み合わせロジック５２０、５４０を含む。たとえば×２カウンタ５１０は、発振器４２０から（又は、別の内部クロックから）内部クロック信号（「ｃｌｋ」）を受信するために結合される。クロック信号に応答して、演算増幅器に起因する不整合誘導電圧オフセットを低減させるために演算増幅器４４０に供給されるコントロール信号の第１のサブセット（たとえば、「ｃｌｋ＿ｉｎ」、「ｃｌｋｂ＿ｉｎ」）を生成させるために、×２カウンタ５１０と組み合わせロジック５２０を使用する。いくつかのケースでは、コントロール信号のうちの少なくとも１つ（たとえば、「ｃｌｋ＿ｉｎ」）を、コントロール信号の第２のサブセット（たとえば、ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞）を生成するために×６カウンタ５３０と組み合わせロジック５４０に供給する。より詳細を後述するとおり、コントロール信号の第２のサブセットが、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるために電流ミラー回路４５０に供給される。
【００３５】
１つの実施形態によれば、ＰＯＲ回路４１０、発振器４２０、ディジタル・コントロール・ブロック４３０は、それぞれ高電圧（ＨＶ）デバイスを用いて実装される。ここで用いるところの「高電圧デバイス」は、２端子間において損傷を受けることなく「高電圧」に耐えることが可能な任意のデバイス（たとえば、トランジスタ又はそのほかの回路素子）として記述できる。「高電圧デバイス」は、通常、より厚いゲート酸化物とより長いチャンネル長を持つように形成される。１つの例においては「高電圧デバイス」は、約５０〜約５００オングストローム又はそれを超えるゲート酸化物の厚さ（ｔOX）を有する。しかしながらここで注意を要するのが、「高電圧」は相対的でありテクノロジ依存であることである。いくつかのケースにおいては、ブロック４１０、４２０、４３０が、電源フィードバック問題を回避するためにＨＶデバイスを用いて実装される。たとえば、電源フィードバック問題は、すべてのロジック・コントロール信号が０とＶＣＣの間の信号スイングを有するＨＶＣＭＯＳであること（すなわち、すべてのロジックをＶＣＣから外れて直接供給すること）を保証することによって回避できる。ほかのケースでは低電圧（ＬＶ）デバイスを用いてブロック４１０、４２０、４３０の実装が可能であるが、低電圧デバイスの使用は、ブロックの複雑性はもとより、ブロックによって消費される面積と電流の量を増加させる。したがって、ＰＯＲ回路４１０、発振器４２０、ディジタル・コントロール・ブロック４３０は、本発明の好ましい実施形態においてはＨＶデバイスを用いて実装される。
【００３６】
図４に示されているとおり、ＢＧＲ回路４００のアナログ部分は、演算増幅器４４０、電流ミラー回路４５０、バイポーラ・アレイ４６０、抵抗ファーム４７０、ロー・パス・フィルタ４８０、スタートアップ回路４９０を含むことができる。安定した基準電圧の生成について、及び演算増幅器４４０、電流ミラー回路４５０、バイポーラ・アレイ４６０、抵抗ファーム４７０の特定の実装については、図５〜９を参照して後述する。
【００３７】
スタートアップ回路４９０の目的は、ＢＧＲ回路４００を、確実に正しい動作状態とすることである。言い替えると、ＢＧＲ回路４００は、２つの安定動作ポイント、すなわちパワーダウン（たとえば、０Ｖ）とパワーアップ（たとえば、ＶＣＣ）を有する。ＢＧＲ４００が正しい動作状態にあることを保証するためにスタートアップ回路４９０は、現在のＢＧＲ４００が誤った状態で動作しているか否かを検出する。誤り動作状態が検出された場合にスタートアップ回路４９０は、演算増幅器４４０に「スタート」信号を供給し、それがＢＧＲ４００を望ましい「パワーオン」安定動作ポイントに強制する。実質的にこの分野で周知の任意のスタートアップ回路を使用して演算増幅器４４０に供給される「スタート」信号を生成することができる。
【００３８】
ＢＧＲ回路４００によって基準電圧が生成された後は、バンドギャップ出力信号（「ｖｂｇ＿ｏｕｔ」）内に残存する高周波不整合誘導ノイズ成分の除去にロー・パス・フィルタ４８０を使用できる。１つの実施形態によれば、ロー・パス・フィルタ４８０は、約４３ＫＨｚの最小カットオフ周波数と指定クロック周波数において約２０ｄＢの最小減衰を有する受動４セルＲＣラダーとして実装される。その種のフィルタを使用して、約８３３ＫＨｚの不整合誘導ノイズ成分を首尾よく減衰できるが、必要に応じて（たとえば、内部クロック信号周波数が１０ＫＨｚと異なるとき、又はより多くの、又はより少ない減衰量が望ましいとき）代替ロー・パス・フィルタ設計／特性を実装してもよい。
【００３９】
前述したディジタル・ブロックとは異なり、アナログ・ブロック４４０、４５０、４６０、４７０、４８０、４９０は、レイアウト面積の低減と低電力バンドギャップ動作のために、主として小型の低電圧（ＬＶ）デバイスを用いて実装される。ここで用いる「低電圧デバイス」は、テクノロジに応じて約１０〜約２０オングストロームのゲート酸化物の厚さ（ｔOX）を有する任意のデバイス（たとえば、トランジスタ又はそのほかの回路素子）である。それに加えて「小型の」低電圧デバイスは、特定のテクノロジによって許容される最小寸法の５倍未満のゲート面積（すなわち、長さ及び幅）を有するトランジスタ（又はそのほかの回路素子）である。たとえば、「小型の」低電圧デバイスは、約１μｍ2〜５μｍ2のゲート面積を有する。
【００４０】
しかしながら、ＢＧＲ回路４００のアナログ・ブロック内において小型の低電圧デバイスが使用される場合には問題が生じる。特に、小型の低電圧デバイスは、ＢＧＲ回路の演算増幅器や電流ミラーの部分内に比較的大きい電圧オフセットと電流オフセット（たとえば、プロセス、電圧、及び／又は温度における変動がトランジスタの不整合となる）を生じる傾向にある。したがって、以下には、その種のオフセットを低減させ、ここで述べている低電力バンドギャップ回路の正確さを向上させるための種々の解決策が提供される。
【００４１】
前述したとおり、ディジタル・コントロール・ブロック４３０は、それに供給される内部クロック信号に応答してコントロール信号の第１のサブセット（「ｃｌｋ＿ｉｎ」／「ｃｌｋｂ＿ｉｎ」）を生成するように構成されている。いくつかのケースでは、コントロール信号は、低減デューティ・サイクル・クロック信号を用いて演算増幅器の第１段に供給される入力信号を変調し、当該演算増幅器の第１段の出力を復調することによって不整合誘導電圧オフセットを低減させるために演算増幅器４４０に供給される。たとえば、「ｃｌｋ＿ｉｎ」コントロール信号と「ｃｌｋｂ＿ｉｎ」コントロール信号がそれぞれ演算増幅器４４０に供給され、それらのデューティ・サイクルは、ディジタル・コントロール・ブロック４３０に供給される内部クロック信号のそれの約５０％である（たとえば、１０ＭＨｚの５０％＝５ＭＨｚ）。演算増幅器内において電圧オフセットが生じる場合には、「ｃｌｋ＿ｉｎ」コントロール信号と「ｃｌｋｂ＿ｉｎ」コントロール信号が（図７のチョップ付き安定化入力回路７１０、７２０とともに）、内部クロック信号（「ｃｌｋ」）の各クロック周期の一方の半分（すなわち、第１の相）の間に正の電圧オフセットを生成させ、かつ各クロック周期の別の半分（すなわち、第２の相）の間に同程度に負の電圧オフセットを生成させる。より詳細について後述するとおり、コントロール信号の第１のサブセットは、内部クロック信号のそれぞれの完全なクロック相の間に生成された正及び負のオフセットを平均することによって、演算増幅器に起因する電圧オフセットを低減させるために使用される。
【００４２】
次に、図４〜７を参照して不整合誘導電圧オフセットを低減させるための例示的な回路と方法について説明する。図４、６に示されているとおり、垂直ＰＮＰバイポーラ・アレイ４６０は、バンドギャップ回路用のＰＴＡＴ電流とＣＴＡＴ電流を導くために使用される。たとえばＣＴＡＴ電流は、バイポーラ接合トランジスタ（ＢＪＴ）が正規アクティブモードでバイアスされているとき、ＢＪＴのベース‐エミッタ電圧（ＶBE）を抵抗に生じさせることによって生成される。ここで用いられるところのＢＪＴに関する「正規アクティブモードの動作」は、ＢＪＴのベース‐エミッタ接合が順方向バイアスされ、ＢＪＴのベース‐コレクタ接合が逆方向バイアスされる場合を言う。図６においては、ＣＴＡＴ電流が、インピーダンス・ブロックＺ１、Ｚ２、Ｚ３に、すなわちその両端間にトランジスタＤ１のベース‐エミッタ電圧（Ｖｂｅ1）を加えることによって生成される。言い替えるとＣＴＡＴ電流ＩCTATは、次のとおりに表すことができる。
ＩCTAT＝Ｖｂｅ1／（Ｚ１＋Ｚ２＋Ｚ３） 式（６）
【００４３】
類似の態様において、別のインピーダンス・ブロックＺ６、Ｚ７に電圧を生じさせることによってＰＴＡＴ電流を生成することができる。たとえば、インピーダンス・ブロックＺ６、Ｚ７の両端間の電圧は、正規アクティブモードの動作でバイアスされた２つのバイポーラ接合トランジスタ（ＢＪＴ）のベース‐エミッタ電圧の間の差として、それら２つのベース‐エミッタ接合がそれぞれ異なる電流密度を有するときの差として生成される。図６においては、インピーダンス・ブロックＺ６及びＺ７の両端間に生じる電圧が、トランジスタＤ１及びＤ２のベース‐エミッタ電圧の間の差を表す。その種の実施形態においては、ＰＴＡＴ電流ＩPTATを次のとおりに表すことができる。
ＩPTAT＝（Ｖｂｅ1‐Ｖｂｅ2）／（Ｚ６＋Ｚ７） 式（７）
【００４４】
いくつかのケースにおいては、トランジスタＤ１の電流密度がトランジスタＤ２の電流密度よりＮ倍大きい。これは、第１のトランジスタ（Ｄ１）を数回（たとえば、Ｎ＝４８）複製してＮ倍大きい面積を有する第２のトランジスタ（Ｄ２）を生成することによって達成できる。したがって、ＰＴＡＴ電流は、代替的に次のとおりに表すことができる。
ＩPTAT＝（ｋＴ／ｑ）×ｌｎ（Ｎ）×（１／（Ｚ６＋Ｚ７）） 式（８）
【００４５】
図４、６に示されているとおり、ＰＴＡＴ電流とＣＴＡＴ電流は、式（３）の係数β1及びβ2を提供するために、抵抗ファーム４７０によって変えられる。たとえば図６に示されているとおり、抵抗ファーム４７０は、ＣＴＡＴ電流に関係する電圧（Ｖｉｎ‐）を生成するための第１の複数の抵抗（たとえばインピーダンス・ブロックＺ１、Ｚ２、Ｚ３）、及びＰＴＡＴ電流電流に関係する電圧（Ｖｉｎ＋）を生成するための第２の複数の抵抗（たとえばインピーダンス・ブロックＺ６、Ｚ７）を含む。第３の複数の抵抗（たとえば、インピーダンス・ブロックＺ４、Ｚ５）もまた、基準電圧（ＶREF’）を生成するために抵抗ファーム４７０内に含まれている。たとえば基準電流ＩREFは、次のようにＣＴＡＴとＰＴＡＴ電流を組み合わせることによって生成される。
ＩREF＝β1×Ｖｂｅ1／（Ｚ１＋Ｚ２＋Ｚ３）＋β2（ｋＴ／ｑ）（ｌｎ（Ｎ））×（１／（Ｚ６＋Ｚ７）） 式（９）
基準電圧（ＶREF’）は、その後、この基準電流をインピーダンス・ブロックＺ４、Ｚ５に通すことによって次のとおりに生成される。
Ｖref’＝（Ｚ４＋Ｚ５）×ＩREF 式（１０）
図４に示されているとおり、基準電圧は、その後、電流ミラー回路４５０、ロー・パス・フィルタ４８０に通った後にＢＧＲ回路４００から出力される。
【００４６】
１つの実施形態においては、インピーダンス・ブロックＺ１〜Ｚ７を、Ｒ＝８１６．３２６５Ωとして、Ｚ１＝１２Ｒ、Ｚ２＝４８Ｒ、Ｚ３＝１１２Ｒ、Ｚ４＝８０Ｒ、Ｚ５＝７Ｒ、Ｚ６＝６Ｒ、Ｚ７＝３６Ｒとなるように構成される。しかしながら注意を要するが、本発明の他の実施形態においては代替抵抗値及び／又はインピーダンス・ブロックの代替グルービングが適切となることがある。
【００４７】
次に、抵抗ファーム４７０によって生成されたＶｉｎ‐及びＶｉｎ＋を、演算増幅器４４０の正及び負の入力端子に供給し、そこでそれらが差分信号（ｏｐ＿ｏｕｔ）を生成するために増幅され、互いに対して比較される。いくつかのケースでは、増幅された差分信号（別の言い方では演算増幅器の出力）の正確さが、オペアンプに供給される入力電圧内のオフセットによって有害な影響を受けることがある。より詳細には、プロセス、電圧、及び／又は温度における変動が、オペアンプ回路の整合済みトランジスタ内に不整合誘導電圧オフセットを生成することがある。これらのオフセットは、面積に逆比例し、したがって、小型の低電圧デバイス（たとえば、バンドギャップ回路４００のアナログ・ブロック内に使用されているもの）を使用するときには増加する傾向にある。その種のオフセットを補償するために本発明は、図７に示されているとおり、ペアのチョップ付き安定化入力回路７１０、７２０を演算増幅器４４０の入力に設けられる。
【００４８】
図７は、ペアのチョップ付き安定化入力回路７１０、７２０を含む演算増幅器４４０の１つの実施形態を示している。いくつかのケースでは、オペアンプ４４０を、リードラグ（又はシャント）補償付き２段ＯＴＡと呼ぶことがある。言い替えるとオペアンプ４４０は、補償テクニックを使用してオペアンプの安定した（つまり「発振のない」）動作を確保している。図７の実施形態においては、この補償が抵抗Ｒ３とトランジスタＮ１２によって形成されるキャパシタによって提供される。しかしながら注意を要するが、ここで述べているチョップ付き安定化テクニックは、このほかの適切と考えられる実質的に任意のオペアンプ設計に適用できることである。
【００４９】
図７の実施形態において、チョップ付き安定化入力回路７１０、７２０は、それぞれ、抵抗ファーム４７０によって生成された正及び負の入力電圧（Ｖｉｎ‐、Ｖｉｎ＋）を受け取るために相補ＣＭＯＳスイッチのペア（Ｐ１／Ｎ１、Ｐ２／Ｎ２と、Ｐ３／Ｎ３、Ｐ４／Ｎ４）を含む。前に触れたとおり、これらの入力電圧を、５０％デューティ・サイクルのクロック信号（「ｃｌｋ＿ｉｎ」と「ｃｌｋｂ＿ｉｎ」）ペアを用いてチョップし、内部クロック信号（「ｃｌｋ」）の各クロック周期の一方の半分（すなわち、第１の相）の間に正の電圧オフセットを有する、及び各クロック周期の別の半分（すなわち、第２の相）の間に負の電圧オフセットを有する出力電圧（ｏｐ＿ｏｕｔ）生成できる。
【００５０】
たとえば、内部クロック信号の第１の相の間（たとえば、「ｃｌｋ＿ｉｎ」信号がハイ、「ｃｌｋｂ＿ｉｎ」信号がローのとき）に、Ｖｉｎ＋をトランジスタＰ５のゲート端子に供給し、Ｖｉｎ‐をトランジスタＰ６のゲート端子に供給する。第２の相の間は、整合トランジスタのゲート端子に逆の入力電圧を供給する。たとえば、「ｃｌｋ＿ｉｎ」信号がロー、「ｃｌｋｂ＿ｉｎ」信号がハイのときにＶｉｎ‐をトランジスタＰ５に供給し、Ｖｉｎ＋をトランジスタＰ６に供給する。交番する態様で（コントロール信号「ｃｌｋ＿ｉｎ」と「ｃｌｋｂ＿ｉｎ」を介して）トランジスタＰ５／Ｐ６のゲート端子に正及び負の入力電圧を供給することによって、チョップ付き安定化入力回路７１０、７２０は、内部クロック信号のそれぞれの完全な周期の間にオペアンプ（Ｐ５／Ｎ９及びＰ６／Ｎ１０）のレッグを通って流れる電流が確実に交換されるようにする。トランジスタＰ５／Ｐ６又はトランジスタＮ９／Ｎ１０が完全に整合していない場合には、チョップ付き安定化テクニックによって、内部クロック信号の各クロック周期の一方の半分の間に正の電圧オフセットが生成され、各クロック周期の別の半分の間に同程度に負の電圧オフセットが生成される。言い替えると、チョップ付き安定化テクニックは、内部クロック信号のそれぞれの完全な周期の間に生成された正及び負の電圧オフセットを平均することによって演算増幅器に起因する不整合誘導電圧オフセットを低減させ及び／又は除去する。
【００５１】
図７に示されている残りのトランジスタ（Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２、Ｎ１３）は、トランジスタＮ６、Ｎ６、Ｎ７、Ｎ８が信号の位相を保存するために同期態様で入力に対する出力を切り換え、トランジスタＮ１１とＮ１２がフィルタ及び補償キャパシタとしてそれぞれ使用され、トランジスタＮ１３が演算増幅器の出力段になるという形で動作する。
【００５２】
いくつかの実施形態においては、ゲート漏れを低減し、正確さを増加させ、トランジスタの降伏（高電圧クロック信号を低電圧トランジスタに供給するときに結果としてなる）を回避するために、高電圧ＣＭＯＳ相補スイッチ（Ｐ１／Ｎ１、Ｐ２／Ｎ２と、Ｐ３／Ｎ３、Ｐ４／Ｎ４）を用いてチョップ付き安定化入力回路７１０、７２０が実装されている。いくつかの実施形態においては、演算増幅器４４０は、増幅器の第１段において低電圧デバイス（Ｐ５、Ｐ６、Ｎ９、Ｎ１０）を用い、増幅器の第２段において高電圧デバイス（Ｎ５〜Ｎ８、Ｎ１１、Ｎ１２）を用いて実装される。出力段において使用される低電圧デバイス（Ｎ１３）とともに、トランジスタＰ５、Ｐ６、Ｎ９、Ｎ１０は、オペアンプ回路の信号路内において低電圧デバイスだけが使用されることを保証する。これは、オペアンプ４４０が低電源状態の下に動作することを可能にする。それぞれの実施形態において、オペアンプ４４０は、約３〜１０ＭＨｚ（ＰＶＴコーナに依存）の動作帯域幅の両端間の約４０〜５０ｄＢの間の利得を提供する。いくつかのケースでは、小型の高電圧スイッチ（Ｎ５〜Ｎ８）の使用が、チョップ付き安定化テクニックと組み合わされて、３２ｄＢを超える電源電圧変動除去（ＰＳＲ）比を提供する。
【００５３】
電圧オフセットに加えて、ディジタル・コントロール・ブロック４３０を、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるために電流ミラー回路４５０に供給されるコントロール信号の第２のサブセット（ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞）を生成するように構成する。上で触れたとおり、たとえば、コントロール信号の第１のサブセットの１つ（たとえば、「ｃｌｋ＿ｉｎ」）が、「ｃｌｋ＿ｉｎ」信号の６つの明確な相に対応するコントロール信号の第２のサブセット（たとえば、ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞）を生成するために、ディジタル・コントロール・ブロックの×６カウンタ５３０と組み合わせロジック５４０に供給される。より詳細について後述するとおり、コントロール信号の第２のサブセットは、クロック信号の各相、ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞の間の電流ミラー出力を動的に整合させることによって、不整合誘導電流オフセットを低減させるために使用できる。
【００５４】
次に、図８〜９を参照して不整合誘導電流オフセットを低減させるための例示的な回路及び方法を説明する。図８に示されているとおり、３分岐電流ミラー回路４５０を形成するために、複数のカスコード接続デバイス（Ｐ７〜Ｐ１４）を組み合わている。ここで用いているところの用語「カスコード接続デバイス」は、ソース‐ドレインの経路が直列に接続された２又はそれを超える数のトランジスタを記述するために使用される。より詳細に述べれば、「カスコード接続デバイス」は、「共通ソース」接続されたデバイスと「共通ゲート」接続されたデバイスの組み合わせとして記述できる。いくつかのケースにおいてはカスコード接続デバイスの使用が、特にカスコード接続デバイスがレイアウト面積を低減し、かつ低電力バンドギャップ動作を可能にするために小型の低電圧デバイスとともに実装されるとき、電流ミラー回路内の不整合誘導電流オフセットの低減を補助する。
【００５５】
図８の実施形態においては、電流ミラー回路４５０のカスコード接続デバイスの形成に小型の低電圧ＰＭＯＳデバイスＰ７〜Ｐ１４が使用されている。より詳細に述べれば、４ペアのＰＭＯＳデバイス（Ｐ７／Ｐ８、Ｐ９／Ｐ１０、Ｐ１１／Ｐ１２、Ｐ１３／Ｐ１４）が、演算増幅器４４０の電源ノード（ＶＣＣ）と出力（ｏｐ＿ｏｕｔ）の間に直列に結合される。トランジスタＰ８、Ｐ１０、Ｐ１２、Ｐ１４のゲート端子は、演算増幅器４４０の出力（ｏｐ＿ｏｕｔ）を受け取るために結合される。トランジスタＰ７、Ｐ９、Ｐ１１、Ｐ１３のゲート端子は、スタートアップ回路４９０にパス・ゲート（「ｐｇａｔｅ」）信号を供給するために、トランジスタＰ８のドレイン端子と抵抗Ｒ４の間に結合される。パス・ゲート信号は、抵抗Ｒ４の両端間の生成される電圧の測度である。
【００５６】
動作の間は、入力トランジスタＰ７／Ｐ８と抵抗Ｒ４を通って生成される基準電流（Ｉｒｅｆ）が、トランジスタＰ７／Ｐ９及びＰ８／Ｐ１０のゲート端子を互いに結合することによってトランジスタＰ９／Ｐ１０、Ｐ１１／Ｐ１２、Ｐ１３／Ｐ１４にミラーリングされる。言い替えると、トランジスタＰ７〜Ｐ１４が完全に整合されているときには、トランジスタＰ９／Ｐ１０、Ｐ１１／Ｐ１２、Ｐ１３／Ｐ１４を通って生成される、ミラーリングされた電流（ＩA、ＩB、及びＩC）が、入力トランジスタＰ７／Ｐ８と抵抗Ｒ４を通って生成される基準電流（Ｉｒｅｆ）とまったく同じになる。理想的な状況においては、ミラーリングされた電流のうちの２つ（たとえば、ＩCとＩB）が差分信号を生成するために演算増幅器に供給され、第３のミラーリングされた電流（たとえば、ＩA）が基準電圧（Ｖｒｅｆ）を生成するために抵抗ファーム４７０に供給される。
【００５７】
しかしながら、カスコード接続デバイスの間における不整合が、ミラーリングされた電流のうちの１つ又は複数（たとえば、ＩA、ＩB、及び／又はＩC）を基準電流（Ｉｒｅｆ）と異なるものとすることによって、電流ミラー回路内に電流オフセットが生成される。この理由のため、本発明の好ましい実施形態は、複数の動的にコントロールされるスイッチ（ＳＷ１〜ＳＷ９）を含み、バンドギャップ回路の正確さを増加させることができる。より詳細については後述するとおり、バンドギャップの正確さは、電流ミラー回路内に生じる（生じないこともある）電流オフセットを補償する電流ミラー出力の動的な整合によって改善される。
【００５８】
図８に示されているとおり、電流ミラー回路４５０は、ミラーリングされた電流を下流の回路コンポーネント（たとえば、オペアンプ４４０と抵抗ファーム４７０）に供給するための３つの出力ノード（ｏｕｔ＿ａ、ｏｕｔ＿ｂ、ｏｕｔ＿ｃ）を含む。不整合誘導電流オフセットを補償するために、複数のスイッチ（ＳＷ１〜ＳＷ９）が電流ミラーの各ブランチと３つの出力ノードの間に３つをセットとして結合される。図８の実施形態においては、スイッチの各セット内に３つの並列結合されたスイッチが含まれ、スイッチの各セットは、ミラーリングされた電流のうちの異なる１つを受け取るために結合されている（たとえば、スイッチＳＷ１、ＳＷ２、ＳＷ３は、ミラーリングされた電流ＩAを受け取るために結合され、スイッチＳＷ４、ＳＷ５、ＳＷ６は、ミラーリングされた電流ＩBを受け取るために結合されるという形になる）。
【００５９】
複数のスイッチ（ＳＷ１〜ＳＷ９）は、ディジタル・コントロール・ブロック４３０によって生成されるコントロール信号の第２のサブセット（たとえば、ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞）によってコントロールされる。上で触れたとおり、たとえば×６カウンタ５３０と組み合わせロジック５４０が、低減デューティ・サイクルのクロック信号（たとえば、「ｃｌｋ＿ｉｎ」信号）を６つの明確なクロック相に分割することによって、このコントロール信号の第２のサブセットを生成する。１つの実施形態によれば、約５ＭＨｚの「ｃｌｋ＿ｉｎ」信号を、６つの明確なクロック相に分割し、約８３３ＫＨｚで、もっとも低い電流不整合誘導ノイズ成分を変調する。しかしながら注意を要するのが、この変調周波数は、どちらかというと恣意的であり、テクノロジ、ノイズ除去要件に依存するということである。
【００６０】
その後、スイッチの各セット内の１つのスイッチだけが各明確なクロック相の間に電流を導通させるために付勢されるように、コントロール信号の第２のサブセットを使用して複数のスイッチをコントロールする。図９に示されているとおり、たとえば、６相のクロック信号の相１の間にスイッチＳＷ１、ＳＷ５、ＳＷ９を付勢するためにコントロール信号ａ＜１＞、ｂ＜２＞、ｃ＜３＞をスイッチの３つのセットに供給する。相２の間においては、スイッチＳＷ１、ＳＷ６、及びＳＷ８を付勢するためにコントロール信号ａ＜１＞、ｂ＜３＞、ｃ＜２＞を供給する。相３の間においては、スイッチＳＷ２、ＳＷ６、ＳＷ７を付勢するためにコントロール信号ａ＜２＞、ｂ＜３＞、ｃ＜１＞を供給する。相４の間においては、スイッチＳＷ３、ＳＷ５、ＳＷ７を付勢するためにコントロール信号ａ＜３＞、ｂ＜２＞、ｃ＜１＞を供給する。相５の間においては、スイッチＳＷ３、ＳＷ４、ＳＷ８を付勢するためにコントロール信号ａ＜３＞、ｂ＜１＞、ｃ＜２＞を供給する。相６の間においては、スイッチＳＷ２、ＳＷ４、ＳＷ９を付勢するためにコントロール信号ａ＜２＞、ｂ＜１＞、ｃ＜３＞を供給する。
【００６１】
図９に示されているコントロール・シーケンスを本発明のいくつかの実施形態の中で使用し、任意の２つの連続するクロック相の間に、スイッチの３つのセットのうちの２つの中においてだけ、現在付勢されているスイッチを消勢して異なるスイッチを付勢することによって、切り換えノイズを低減させることができる。しかしながら図９に示されている切り換えスキームは、好ましい切り換えスキームの１つの例に過ぎない。このほかのスキームを本発明の他の実施形態に使用することができる。
【００６２】
使用される特定の切り換えスキームによらず、ミラーリングされた電流を平均して低電圧カスコード接続デバイスの間に存在する不整合誘導電流オフセットを相殺することによって、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるためにコントロール信号の第２のサブセットを使用することが可能である。１つの実施形態においては、出力ノードｏｕｔ＿ａ、ｏｕｔ＿ｂ、ｏｕｔ＿ｃは、それぞれ、６相クロック信号の持続時間にわたって等しい量のミラーリングされた電流（ＩA、ＩB、ＩC）を受け取るように構成される。たとえば、出力ノードｏｕｔ＿ａ、ｏｕｔ＿ｂ、ｏｕｔ＿ｃを、それぞれ、６相クロック信号の持続時間にわたって（ＩA＋ＩB＋ＩC）／３に等しくすることができる。言い替えると、ここで述べている動的電流整合テクニックを使用し、カスコード接続デバイスが完全に整合されていない場合であっても実質的に同一の出力電流を提供することによって、電流ミラー回路に起因する不整合誘導電流オフセットを低減させることが可能である。
【００６３】
いくつかの実施形態においては、高電圧ＰＭＯＳデバイスを使用して複数のスイッチ（ＳＷ１〜ＳＷ９）が実装され、電源フィードバック問題を回避し、バンドギャップ回路の正確さを増加させることができる。電流ミラー部分の中に使用される小型の低電圧カスコード接続デバイスと組み合わされたとき、これらの複数のスイッチが、正確さが高く、プロセス、電圧、温度内の変動に対する敏感度がはるかに小さい、単位比を有する三重電流ミラー回路４５０を作り出す。
【００６４】
いくつかの実施形態においては、図８〜９に記述されている動的電流整合テクニックが、図５〜７に記述されているチョップ付き安定化テクニックを伴わずに使用されて、電流ミラー回路に起因する不整合誘導電流オフセットの低減及び／又は除去によってバンドギャップの正確さを増加させることが可能である。しかしながら本発明の好ましい実施形態においては、レイアウト面積と電力消費を低減させるようにバンドギャップ回路のアナログ・ブロック内において主として小型の低電圧（すなわち、漏れを生じがちな）トランジスタを使用する場合に、動的電流整合及びチョップ付き安定化のテクニックが組み合わされて最大のバンドギャップ正確さが（たとえば、電圧オフセットと電流オフセットを低減させることによって）提供される。
【００６５】
図１０は、図４〜９に示されているバンドギャップ回路（すなわち、「新設計」）と、動的電流整合又は入力チョッパ安定化テクニックの実装を伴わずに大面積ＨＶデバイスを排他的に使用する単純な電流加算構成（すなわち、「旧設計」）とについて例示的なシミュレーション結果を比較した表である。いずれの場合においても低電圧電源（たとえば、約１．６ボルト〜約２．０ボルト）と、拡張された温度範囲（たとえば、約‐４０℃〜約１４０℃）が想定されている。これらの条件の下に、「新」と「旧」設計は、ともに、約６００ｍＶの正常基準電圧出力を引き渡すことが可能である。
【００６６】
図１０に示されているとおり、図４〜９に示されている「新」バンドギャップ回路は、数十ミリアンペアの範囲内で漏れが予測されるテクノロジにおいては無関係となる電流消費（ＩＣＣ）を除くすべての面において「旧」設計より改善されている。レイアウト面積（約５００％）、スタートアップ時間（約４７０％）、修正時間（約２９０％）、モンテ・カルロ（ＭＣ）正確さ（約１６０％）、パーセンテージ・オーバーシュート（約１０００％）等のいくつかのパラメータについてはかなりの改善がある。改善されない唯一の領域（電流消費）は、追加のディジタル・ブロック（たとえば、局部発振器、ディジタル・ブロック等）の追加の電流の必要性に起因する。
【００６７】
上で触れたとおり、ここで述べているチョップ付き安定化テクニックと動的電流整合のテクニックは、正確さを犠牲にすることなく「新」バンドギャップ回路のアナログ・ブロック内において、小型の低電圧デバイスを使用できるようにする。レイアウト面積を有意に低減させること（図１０に示されるとおり）に加えて、小型の低電圧デバイスの使用は、最小電源電圧限界を（たとえば、約１．６ボルトから約１．４ボルトへ、又はそれより低く、テクノロジに応じて）下げるという追加の利点を提供する。
【００６８】
この開示の恩典を有する当業者であれば認識することになろうが、本発明は、正確さの改善と利用面積の低減を有する低電力バンドギャップ回路を提供する。本発明の種々の態様の追加の修正及び代替実施形態は、この説明の観点から当業者には明らかであろう。その種のすべての修正及び変更を特許請求の範囲が包含すること、したがって明細書及び図面が限定的な意味ではなく、例示として考慮されることが意図されている。
【図面の簡単な説明】
【００６９】
【図１】電圧加算バンドギャップ回路のブロック図である。
【図２】図１の電圧加算バンドギャップ回路についての基準電圧（ＶREF）及びその電圧成分の温度依存性を図解したグラフである。
【図３】電流‐電圧変換回路が続く電流加算バンドギャップ回路のブロック図である。
【図４】本発明に従った電流加算バンドギャップ回路の１つの実施形態を図解したブロック図である。
【図５】図４のバンドギャップ回路内に含められるディジタル・コントロール・ブロックの１つの実施形態を図解したブロック図である。
【図６】図４のバンドギャップ回路内に含められるバイポーラ・アレイ、抵抗ファーム、及び演算増幅器の１つの実施形態を図解したブロック図である。
【図７】図４のバンドギャップ回路内に含められる演算増幅器の１つの実施形態を図解した回路ブロック図である。
【図８】図４のバンドギャップ回路内に含められる３分岐電流ミラー回路の１つの実施形態を図解した回路ブロック図である。
【図９】図８の電流ミラー回路内に含められる複数のスイッチに適用できる例示的な切り換えスキームを図解した表である。
【図１０】図４〜９に示されているバンドギャップ回路（すなわち、「新設計」）及び動的電流整合又は入力チョッパ安定化を使用しない単純な電流加算構成（すなわち、「旧設計」）について例示的なシミュレーション結果を比較した表である。
【技術分野】
【０００１】
本発明は電子回路に関し、より詳細には、半導体デバイス上において基準電流と基準電圧の生成に使用される、アナログ・ブロック内においてゲート面積が小さく、低電圧デバイスを使用する高い正確さを有する低電源バンドギャップ基準（ＢＧＲ）回路に関する。
【背景技術】
【０００２】
以下の説明及び例は、背景としてのみ与えられている。
【０００３】
アナログ・ディジタル・コンバータやディジタル・アナログ・コンバータ等のアナログ、ディジタル、又は混合信号を操作する実質的にすべてのシステムは、システム内のほかのすべての動作の開始点として少なくとも１つの基準電圧に頼る。基準電圧は、回路がパワーアップされる都度再現可能でなければならないだけでなく、基準電圧は、製造プロセス、動作温度、電源電圧における変動に対して比較的変化しないようにしなければならない。
【０００４】
バンドギャップ基準（ＢＧＲ）回路は、比較的安定した基準電圧を生成できる１つの態様である。より詳細を後述するとおり、ＢＧＲ回路は、基礎をなす半導体材料のバンドギャップ・エネルギの温度に伴う予測可能な変動に頼っている。概して２つのタイプのＢＧＲ回路が存在し、ここでは「電圧加算」ＢＧＲ構成と「電流加算」ＢＧＲ構成と呼んでいる。
【０００５】
図１は、電圧加算バンドギャップ基準回路１００の例示的なブロック図を示している。一般的に、ＢＧＲ回路１００は、２つの電圧の重み付きの和として基準電圧（ＶREF）を生成するように構成される。一方の電圧は、絶対温度に比例的な（ＰＴＡＴ）Ｖ1、及び他方は絶対温度に相補的な（ＣＴＡＴ）Ｖ2。図１に示されているとおり、基準電圧は次のとおりに表すことができる。
ＶREF＝α１×Ｖ1＋α２×Ｖ2 （１）
Ｖ1は正の温度係数（ＴＣPOSV）を有し、Ｖ2は負の温度係数（ＴＣNEGV）を有し、α１、α２は、指定の温度範囲にわたる基準電圧内における温度依存変動を最小化するように選択される無次元係数である。
【０００６】
電圧加算ＢＧＲ回路１００は、温度、プロセス・コーナ、電源電圧の一定の範囲の両端間の比較的わずかしか変動しない基準電圧を生成するために使用される。図２に示されているとおり、たとえば回路１００は、次式が成り立つ温度Ｔ0が存在するように係数α１、α２が選択された場合には、一定の温度範囲（Ｔ-X，Ｔ+X）の両端間の比較的一定の基準電圧（ＶREF）を提供する。
Ｔ＝Ｔ0において、
ｄ（ＶREF）／ｄＴ＝α１×ＴＣPOSV＋α２×ＴＣNEGV＝０ （２）
Ｔは絶対温度（Ｋ）でありＴ-X＜Ｔ0＜Ｔ+Xである。言い替えると、（Ｔ-X，Ｔ+X）は、電圧加算ＢＧＲ回路１００の動作が意図されている温度範囲を定義する。
【０００７】
いくつかのケースでは、順方向バイアスされたＰ‐Ｎ接合ダイオードに電圧を加えることによって負の温度係数の電圧（Ｖ2）を生成できる。別のケースでは、ベース‐エミッタ電圧（ＶBE）降下が、バンドギャップの振る舞いを示す電圧となるようにバイポーラ接合トランジスタ（ＢＪＴ）をダイオード接続することによってＶ2を生成できる。ここで用いる場合の用語「ダイオード」は、ダイオード電圧降下を生じる任意のダイオード類似素子（ダイオード、ＢＪＴ、サブスレッショルド領域で動作するＣＭＯＳトランジスタを含む）を言う。
【０００８】
いくつかのケースでは、２つのＰ‐Ｎ接合ダイオード又は２つのバイポーラ接合トランジスタ（ＢＪＴ）に生じた電圧の差を求めることによって正の温度係数の電圧（Ｖ1）を生成される。たとえば、ＰＴＡＴ電圧は、（１）異なる電流密度において動作する２つのＰ‐Ｎ接合ダイオードの順方向電圧の間の差、又は（２）正規アクティブモードの動作でバイアスされた２つのバイポーラ接合トランジスタ（ＢＪＴ）のベース‐エミッタ電圧（ＶBE）の間の差、すなわちそれら２つのベース‐エミッタ接合がそれぞれ異なる電流密度を有するときの差として生成することが可能である。
【０００９】
１つの例においては、ダイオードの面積間の比がＮになるようにダイオードを構成することによって、異なる電流密度で動作するように順方向バイアスされた２つのＰ‐Ｎ接合ダイオード（又は２つのＢＪＴ）を構成できる。２つのダイオード（Ｄ１、Ｄ２）の面積間の比（Ｎ）は、通常、Ｎ倍大きい面積を伴う第２のダイオード（Ｄ２）を生成するように回数（Ｎ）の両端間の第１のダイオード（Ｄ１）を複製することによって実現される。
【００１０】
電圧加算ＢＧＲ回路１００は、数ボルト（たとえば、約３〜５ボルト）の電源電圧の場合に約１．２５ボルトの基準電圧を獲得するための有効なテクニックを代表する。しかしながら回路１００は、低い電源状態（たとえば、テクノロジに応じて約１．６ボルト及びそれ未満の電源電圧）の下ではうまく機能しない（及び、しばしば作動しなくなる）傾向にある。それに加えて、回路１００は、１つの基準電圧出力（約１．２５ボルト）だけを提供し、したがって１より多くの基準電圧、異なる基準電圧、又は基準電流が望ましい場合には使用できない。
【００１１】
そのため、電圧加算ＢＧＲ回路にに関連付けされる欠点を克服するように、それ代えて電流加算ＢＧＲ回路がしばしば使用される。たとえば、電流加算ＢＧＲ回路は、それらの有する（ａ）低い電源状態（たとえば、１．６ボルト及びそれ未満）の下に動作でき、（ｂ）複数の基準電圧出力（１．２５ボルト以外も含む）を同時に提供でき、かつ（ｃ）基準電圧と基準電流出力を同時に生成できるという能力からしばしば電圧加算ＢＧＲ回路より好ましい。
【００１２】
図３は、基準電流を作り出し、その後それを抵抗に渡すことことによって安定した基準電圧（ＶREF）を生成できる１つの態様を示している。たとえば電流加算ＢＧＲ回路３００は、２つの電流、すなわち正の温度係数（ＴＣPOSI）を有するＩ1、及び負の温度係数（ＴＣNEGI）を有するＩ2の重み付きの和として基準電流（ＩOUT）を生成するために使用される。基準電流（ＩOUT）は、次のとおりに表すことができる。
ＩOUT＝β1×Ｉ1＋β2×Ｉ2 （３）
Ｉ1はＰＴＡＴ電流、Ｉ2はＣＴＡＴ電流、β1とβ2は、指定の温度範囲にわたる基準電流内における温度依存変動を最小化するように選択される無次元係数値である。
【００１３】
図３に示されているとおり、基準電圧（ＶREF）は、回路３００によって生成された基準電流（ＩOUT）を、値Ｒの抵抗に通すことによって次のように生成できる。
ＶREF＝Ｒ×ＩOUT （４）
前述の回路における場合と同様に基準電圧ＶREFは、ＩOUT内の温度依存変動が最小化されていれば、一定の温度範囲（Ｔ-X，Ｔ+X）の両端間の比較的小さい変動（すなわち、図２に示されているとおりの小さいΔＶREF）を示す。たとえば、抵抗Ｒの温度係数は１つのファクタであり、温度に伴うＶREFの変動の定義において重要な役割を果たす。追加のファクタについては、より詳細を後述する。いくつかのケースにおいては、温度に伴うＶREFの小さい変動が、基準電圧（ＶREF）の導関数が次式を満たすように式（３）内の係数β１及びβ２について適切な値を選択することによって獲得できる。
Ｔ＝Ｔ0において、
ｄ（ＶREF）／ｄＴ＝０ （５）
Ｔは絶対温度（Ｋ）でありＴ-X＜Ｔ0＜Ｔ+Xである。前述同様に（Ｔ-X，Ｔ+X）は、電流加算ＢＧＲ回路３００の動作が意図されている温度範囲を定義する。
【００１４】
残念ながら電流加算ＢＧＲ回路は、まったく同一となる（すなわち、整合する）ことがむしろ意図される回路素子の間におけるプロセス誘導不整合があることでよく知られる。たとえば、プロセス誘導不整合は、半導体デバイスの製造中に生じることがあり、そのほかの点ではまったく同一デバイス（たとえば、まったく同一のゲート面積、ドーパント濃度等を伴う２つのＰＭＯＳトランジスタ）に実質的に異なるスレッショルド電圧とドレイン電流を生じさせる。プロセス誘導不整合は、基準電圧出力及び／又はＶREFの温度係数をシフトさせることによってバンドギャップ動作に有害な影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
プロセス誘導不整合を補償するために、一部の回路設計者は、ゲート漏れを低減させるべく、バンドギャップ回路のアナログ・ブロック内において大型の高電圧デバイス（厚いゲート酸化物及び大きなゲート面積を伴う）の使用を選択している。高電圧デバイスの厚い酸化物（たとえば、ｔOX≒６０オングストローム）は、実質的にゼロのゲート漏れを可能にするが、高電圧デバイスの使用は、比較的大きなレイアウト面積をもたらし、設計努力を有意に増加し、かつ（特に、約２．０ボルト及びそれ未満の電源仕様で結合された）整合済みトランジスタのオーバードライブを厳格に制限する。また高電圧デバイスの排他的な使用は、このアプローチを低電源電圧（たとえば、１．６ボルト及びそれ未満）に適さないものにする。
【００１６】
低電源仕様を満たすために、別の回路設計者は、プロセス誘導不整合を補償する大型の低電圧デバイスとダミー構造の使用の組み合わせを選択している。しかしながら、低電圧デバイスの薄い酸化物（たとえば、ｔOX≒１６オングストローム）及び大きなゲート面積（たとえば、約１００〜５００μｍ2）は、ゲート漏れの問題を有意に増加させる傾向にある。いくつかのケースでは、低電圧デバイスに起因するゲート漏れの量が、ドレイン動作ポイント電流、すなわちダミー構造の使用により正確にコントロール又は補償できないレベルに匹敵する。コントロール不能なゲート漏れに加えて、大型の低電圧デバイスとダミー構造の使用は、比較的大きなレイアウト面積をもたらす。
【００１７】
したがって、高正確さ、低電力動作が可能な電流加算ＢＧＲ構成についての必要性が残存している。好ましい実施態様においては、高正確さと低電力の仕様を、ＢＧＲ回路のアナログ・ブロック内における大きなゲート面積のデバイスの使用を回避することによって満たすことができる。
【課題を解決するための手段】
【００１８】
以下のバンドギャップ基準回路及び方法の種々の実施態様の説明は、付随する請求項の発明の内容をいかなる形においても限定すると考えられるべきでない。
【００１９】
１つの実施態様によれば、ここに、一定の範囲のプロセス、電圧、及び温度の値の両端間の安定した基準電圧を生成するためのバンドギャップ基準（ＢＧＲ）回路が提供される。１つの例においては、ＢＧＲ回路が、絶対温度に比例的な（ＰＴＡＴ）電流及び絶対温度に対して相補的な（ＣＴＡＴ）電流を生成するために結合された複数のダイオードを含むことができる。このＢＧＲ回路は、ＰＴＡＴ電流とＣＴＡＴ電流によって生成された電圧のペアを受け取るために結合され、かつそれらから差分信号を生成するために構成された演算増幅器、及び当該差分信号を受け取るために結合され、かつそれらから３つの実質的に同一の電流を生成するために構成された３分岐電流ミラー回路も含むことができる。いくつかのケースでは、ＢＧＲ回路がさらに、実質的に同一の電流の１つを受け取るための抵抗であって、それに安定した基準電圧を生じさせるために３分岐電流ミラー回路の出力に結合された少なくとも１つの抵抗を含む。かかる場合においては、このＢＧＲ回路を「電流加算」構成を有すると記述できる。
【００２０】
好ましい実施態様によれば、ここで述べているＢＧＲ回路は、プロセス誘導トランジスタ不整合の結果としてＢＧＲ回路内に生じることのある任意の電圧オフセットと電流オフセットを低減するように構成される。たとえば、ここで述べている演算増幅器と電流ミラー回路を、主として小型の低電圧デバイスを用いて実装し、レイアウト面積を低減するとともに低電力動作を可能にすることができる。その種のデバイスを含む回路は、たとえばプロセス、電圧、及び／又は温度における変動がトランジスタの不整合を導くときに生じるデバイス特性内の変動によって、しばしば有害な影響を受ける。いくつかのケースではその種の変動が、バンドギャップ回路の演算増幅器内及び電流ミラー部分に大きな電圧オフセットと電流オフセットを作り出し、それによってその正確さを下げることがある。
【００２１】
正確さを向上させるため、演算増幅器（「オペアンプ」）が、オペアンプ回路内に使用される小型の低電圧デバイスに起因する電圧オフセットを低減するためのチョップ付き安定化入力回路のペアを含むことがある。それに加えて、３分岐電流ミラー回路が、電流ミラー回路内に使用される小型の低電力デバイスに起因する電流オフセットを低減するための複数の動的にコントロールされるスイッチを含んでもよい。１つの実施態様においては、複数の動的にコントロールされるスイッチが、並列結合された３つのスイッチのセットを３つ含み、スイッチの各セットは、３つの実質的に同一の電流の異なる１つを受け取るように結合される。
【００２２】
さらに、オペアンプと電流ミラー部分のコントロールのために、ＢＧＲ回路内にディジタル・コントロール・ブロックを含めることができる。たとえば、ディジタル・コントロール・ブロックを、電流ミラー回路の出力を動的に整合させることによって、電流オフセットを低減するための構成とすることができる。いくつかのケースでは、ディジタル・コントロール・ブロックを、演算増幅器の出力を変調することによって電圧オフセットを低減するために構成させることもできる。より詳細を後述するとおり、ディジタル・コントロール・ブロックを、内部クロック・ソースから第１のクロック信号を受け取るため、及びそれに応答して複数のコントロール信号を生成するために結合させることができる。
【００２３】
いくつかのケースにおいては、デューティ・サイクルが第１のクロック信号の約５０％である第２のクロック信号を用いて差分信号（すなわち、演算増幅器の出力）を変調することによって、不整合誘導電圧オフセットを低減させるためにコントロール信号の第１のサブセットを演算増幅器に供給する。言い替えると、ディジタル・コントロール・ブロックは、第１のクロック信号を半分に分割して２つの等しい長さの第２のクロック信号の相を生成することによって、コントロール信号の第１のサブセットを生成する。コントロール信号の第１のサブセットは、その後、演算増幅器内において生じる（生じないこともある）不整合誘導電圧オフセットの低減のために、チョップ付き安定化入力回路のペアに供給される。たとえば、ここで「クロック相」をクロック周期の２分の１として定義するが、コントロール信号の第１のサブセットを使用して、第１のクロック相の間において正の電圧オフセットを、次のクロック相の間において同程度に負の電圧オフセットを生成することができる。このようにして、演算増幅器内に生じるいかなる電圧オフセットも、第２のクロック信号の２つの連続する相の両端間の生成される同程度に正及び負の電圧オフセット部分を平均することによって低減及び／又は除去される。
【００２４】
いくつかのケースでは、ディジタル・コントロール・ブロックが、コントロール信号の第１のサブセットの１つを使用して、第３のクロック信号の６つの明確な相に対応するコントロール信号の第２のサブセットを生成することができる。言い替えると、ディジタル・コントロール・ブロックは、第２のクロック信号の１つの相を６で分割し、それにより６つの等しい長さの第３のクロック信号の相を生成することによってコントロール信号の第２のサブセットを生成することができる。コントロール信号の第２のサブセットは、その後、電流ミラー回路内において生じる（生じないこともある）不整合誘導電流オフセットの低減のために電流ミラー回路に供給される。たとえば、コントロール信号の第２のサブセットを複数のスイッチのコントロールのために使用し、６つのクロック相のそれぞれの間にスイッチの各セット内において、１つのスイッチだけが電流を導通するために付勢されるようにすることができる。このようにして、第３のクロック信号の６つの連続する相の両端間の３つの実質的に同一の電流が平均されるようにスイッチの付勢をコントロールすることによって、電流ミラー回路内において生じるいかなる電流オフセットも低減及び／又は除去される。
【００２５】
別の実施態様によれば、前述したとおりの３分岐電流ミラー回路と演算増幅器を包含する電流加算バンドギャップ基準（ＢＧＲ）回路内における不整合誘導電圧オフセットと電流オフセットを低減させるための方法がここに提供される。たとえばこの方法は、５０％デューティ・サイクルのクロック信号を用いて演算増幅器の出力を変調し、当該演算増幅器に起因する電圧オフセットを低減させることを含む。いくつかのケースにおいは、この方法が（ｉ）演算増幅器の変調後の出力を３分岐電流ミラー回路に、それに応答して３つの実質的に同一の電流を生成するために供給すること、及び（ｉｉ）それぞれがクロック信号の異なる相を表す複数のディジタル・コントロール信号を生成することを含む。本発明の好ましい態様においては、それらの複数のディジタル・コントロール信号を、クロック信号のすべての相の両端間の３つの実質的に同一の電流を平均することにより電流ミラー回路内において生じる（生じないこともある）電流オフセットを低減させるために使用できる。
【００２６】
本発明のこのほかの目的及び利点は、以下の詳細な説明を読み、添付図面を参照することによって明らかになるであろう。
【００２７】
本発明は、種々の変更及び代替形式が可能であるが、それの特定の実施態様を例として図に示し、以下に説明する。しかしながら、図及びそれの詳細な説明は、開示されている特定の形式に本発明を限定する意図ではなく、むしろその逆にその意図が、付随する特許請求の範囲によって定義されるところの本発明の精神及び範囲内に入るすべての修正、等価、及び代替を保護するところにあることが理解されるものとする。
【発明を実施するための最良の形態】
【００２８】
バンドギャップ基準（ＢＧＲ）回路は、一定の温度、プロセス・コーナ、電源電圧の範囲の両端間の比較的わずかにしか変動しない基準電圧の生成のために使用される。２つのタイプのＢＧＲ回路は、電圧加算構成と電流加算構成を含む。電圧加算ＢＧＲ回路は、数ボルト（たとえば、約３〜５ボルト）の供給時に単一の基準電圧出力（たとえば、約１．２５ボルト）を生成するためにしばしば使用されて成功しているが、それらは概して、異なる電圧出力（たとえば、１．２５ボルト以外）、複数電圧出力、又は電圧出力と電流出力の組み合わせが好ましいか、及び／又は必要な低電力動作（たとえば、約１．６ボルト及びそれ未満の電源電圧）及び応用には適してない。
【００２９】
この理由のため、しばしば電流加算ＢＧＲ回路は、他方の電圧加算の欠点を克服するために使用される。しかしながらプロセス誘導不整合を補償するために、多くの電流加算ＢＧＲ回路は、大型の高電圧のデバイス又は大型の低電圧のデバイスとダミー構造の組み合わせのいずれかをＢＧＲ回路のアナログ・ブロック内において使用する。これらの解決策は、不整合の最小化を試みているが、通常、低電力動作に使用できないか（たとえば、高電圧デバイスの使用時）、又はゲート漏れの正確なコントロールに使用できない（たとえば、低電圧デバイスとダミー構造の組み合わせの使用時）。
【００３０】
したがって、より良好な解決策は、ＢＧＲ回路のアナログ・ブロック内に薄いゲート酸化物（たとえば、ｔOX≒１０〜２０オングストローム）及び小さいゲート面積（たとえば、約１〜５μｍ2）を有する小型の低電圧デバイスを使用することである。このアプローチは、ゲート漏れを無視可能（たとえば、ドレイン動作ポイント電流と比較した場合に１％未満）にするが、小さい面積のデバイスは、電圧オフセットと電流オフセットの両方において非常に大きい不整合誘導の変動、すなわち最終的にバンドギャップ回路の正確さを下げる状態を作り出す傾向にあるので問題を生じる。ここで述べている本発明のコンセプトは、上で述べた従来の解決策の欠点を克服しつつ、この問題に取り組む。
【００３１】
図４〜１０は、ＢＧＲ回路のアナログ・ブロック内において小型の低電圧デバイスを使用して、正確さが高い低電力バンドギャップ動作を提供するための例示的な電流加算ＢＧＲ構成及び方法を示している。より詳細を後述するとおり、本発明は、チョップ付き入力安定化テクニックと動的電流整合テクニックを組み合わせて、バンドギャップ回路の演算増幅器部分内における入力電圧オフセット及び電流ミラー部分内における電流オフセットを補償する。チョップ付き入力安定化テクニックと動的電流整合テクニックは、併せて使用されるとき、正確さにおける有意の増加（たとえば、より古い設計に対する約３５％の改善）を提供し、一方、アナログ・ブロック内における小型の低電圧デバイス使用はレイアウト面積を低減し（たとえば、より古い設計に対する約５００％の改善）、かつ低電源動作を可能にする（たとえば、現在のテクノロジを用いて３．６Ｖから１．４ボルトまで、又はわずかに異なるテクノロジを用いて約１．０ボルトまで下がる）。
【００３２】
図４は、本発明に従って改善された電流加算ＢＧＲ回路４００の１つの実施形態を示している。より詳細に述べれば、図４は、電流加算ＢＧＲ回路４００を形成するように組み合わせることができる種々のアナログ・ブロックとデジタル・ブロックを図解したブロック・レベルの図を提供する。ここに示されている実施形態においてはＢＧＲ回路のディジタル部分が、パワーオン・リセット（ＰＯＲ）ブロック４１０、自励発振器４２０（オプション）、ディジタル・コントロール・ブロック４３０を有している。ＰＯＲ回路４１０の目的は、パワーアップ時にディジタル・コントロール・ブロックをリセットすること、及び発振器が動作していることの保証である。ＰＯＲ回路は、電源電圧（ＶＣＣ）が所与のレベル（たとえば、最小動作電圧レベル）に到達した後、パワーオン・リセット信号（たとえば、アクティブ・ローの「ｐｏｒｂ」信号）を発振器４２０とディジタル・コントロール・ブロック４３０に供給することによってこれらの機能を実行する。実質的にこの分野で周知の任意のＰＯＲを使用してパワーオン・リセット信号を生成できる。
【００３３】
いくつかのケースにおいては、発振器４２０が、既存の内蔵クロックを備えていない種々の回路とシステム内に含まれる。内蔵クロックを有する場合には発振器４２０は、システムのパワーアップ時（たとえば、ＰＯＲ回路４１０からの「ｐｏｒｂ」信号の受信時）に内部クロック信号（「ｃｌｋ」）を生成するために使用される。より詳細に述べれば、発振器４２０は、いずれかの目標周波数において内部クロック信号を生成するように構成されている。許容可能な目標周波数は約１０ＭＨｚでよいが、応用に応じて他の目標周波数が生成されてもよいことに注意されない。たとえば、約７ＭＨｚから約１３ＭＨｚまでの間にわたる目標周波数を有する内部クロック信号を、プロセス、電圧及び温度（ＰＶＴ：process, voltage and temperature）コーナの一定の範囲の両端間の生成することができる。場合によっては、発振器４２０の動作電流の消費を５０μＡ未満とすることができる。
【００３４】
ディジタル・コントロール・ブロック４３０は、内部クロック信号（「ｃｌｋ」）を受信するため、及びそれに応答して複数のコントロール信号を生成するために発振器４２０に結合される。１つの実施形態によれば、ディジタル・コントロール・ブロック４３０は、図５に示されているとおり、「２分周」（×２）カウンタ５１０と「６分周」（×６）カウンタ５３０を含み、かつ複数のコントロール信号を生成する何らかの組み合わせロジック５２０、５４０を含む。たとえば×２カウンタ５１０は、発振器４２０から（又は、別の内部クロックから）内部クロック信号（「ｃｌｋ」）を受信するために結合される。クロック信号に応答して、演算増幅器に起因する不整合誘導電圧オフセットを低減させるために演算増幅器４４０に供給されるコントロール信号の第１のサブセット（たとえば、「ｃｌｋ＿ｉｎ」、「ｃｌｋｂ＿ｉｎ」）を生成させるために、×２カウンタ５１０と組み合わせロジック５２０を使用する。いくつかのケースでは、コントロール信号のうちの少なくとも１つ（たとえば、「ｃｌｋ＿ｉｎ」）を、コントロール信号の第２のサブセット（たとえば、ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞）を生成するために×６カウンタ５３０と組み合わせロジック５４０に供給する。より詳細を後述するとおり、コントロール信号の第２のサブセットが、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるために電流ミラー回路４５０に供給される。
【００３５】
１つの実施形態によれば、ＰＯＲ回路４１０、発振器４２０、ディジタル・コントロール・ブロック４３０は、それぞれ高電圧（ＨＶ）デバイスを用いて実装される。ここで用いるところの「高電圧デバイス」は、２端子間において損傷を受けることなく「高電圧」に耐えることが可能な任意のデバイス（たとえば、トランジスタ又はそのほかの回路素子）として記述できる。「高電圧デバイス」は、通常、より厚いゲート酸化物とより長いチャンネル長を持つように形成される。１つの例においては「高電圧デバイス」は、約５０〜約５００オングストローム又はそれを超えるゲート酸化物の厚さ（ｔOX）を有する。しかしながらここで注意を要するのが、「高電圧」は相対的でありテクノロジ依存であることである。いくつかのケースにおいては、ブロック４１０、４２０、４３０が、電源フィードバック問題を回避するためにＨＶデバイスを用いて実装される。たとえば、電源フィードバック問題は、すべてのロジック・コントロール信号が０とＶＣＣの間の信号スイングを有するＨＶＣＭＯＳであること（すなわち、すべてのロジックをＶＣＣから外れて直接供給すること）を保証することによって回避できる。ほかのケースでは低電圧（ＬＶ）デバイスを用いてブロック４１０、４２０、４３０の実装が可能であるが、低電圧デバイスの使用は、ブロックの複雑性はもとより、ブロックによって消費される面積と電流の量を増加させる。したがって、ＰＯＲ回路４１０、発振器４２０、ディジタル・コントロール・ブロック４３０は、本発明の好ましい実施形態においてはＨＶデバイスを用いて実装される。
【００３６】
図４に示されているとおり、ＢＧＲ回路４００のアナログ部分は、演算増幅器４４０、電流ミラー回路４５０、バイポーラ・アレイ４６０、抵抗ファーム４７０、ロー・パス・フィルタ４８０、スタートアップ回路４９０を含むことができる。安定した基準電圧の生成について、及び演算増幅器４４０、電流ミラー回路４５０、バイポーラ・アレイ４６０、抵抗ファーム４７０の特定の実装については、図５〜９を参照して後述する。
【００３７】
スタートアップ回路４９０の目的は、ＢＧＲ回路４００を、確実に正しい動作状態とすることである。言い替えると、ＢＧＲ回路４００は、２つの安定動作ポイント、すなわちパワーダウン（たとえば、０Ｖ）とパワーアップ（たとえば、ＶＣＣ）を有する。ＢＧＲ４００が正しい動作状態にあることを保証するためにスタートアップ回路４９０は、現在のＢＧＲ４００が誤った状態で動作しているか否かを検出する。誤り動作状態が検出された場合にスタートアップ回路４９０は、演算増幅器４４０に「スタート」信号を供給し、それがＢＧＲ４００を望ましい「パワーオン」安定動作ポイントに強制する。実質的にこの分野で周知の任意のスタートアップ回路を使用して演算増幅器４４０に供給される「スタート」信号を生成することができる。
【００３８】
ＢＧＲ回路４００によって基準電圧が生成された後は、バンドギャップ出力信号（「ｖｂｇ＿ｏｕｔ」）内に残存する高周波不整合誘導ノイズ成分の除去にロー・パス・フィルタ４８０を使用できる。１つの実施形態によれば、ロー・パス・フィルタ４８０は、約４３ＫＨｚの最小カットオフ周波数と指定クロック周波数において約２０ｄＢの最小減衰を有する受動４セルＲＣラダーとして実装される。その種のフィルタを使用して、約８３３ＫＨｚの不整合誘導ノイズ成分を首尾よく減衰できるが、必要に応じて（たとえば、内部クロック信号周波数が１０ＫＨｚと異なるとき、又はより多くの、又はより少ない減衰量が望ましいとき）代替ロー・パス・フィルタ設計／特性を実装してもよい。
【００３９】
前述したディジタル・ブロックとは異なり、アナログ・ブロック４４０、４５０、４６０、４７０、４８０、４９０は、レイアウト面積の低減と低電力バンドギャップ動作のために、主として小型の低電圧（ＬＶ）デバイスを用いて実装される。ここで用いる「低電圧デバイス」は、テクノロジに応じて約１０〜約２０オングストロームのゲート酸化物の厚さ（ｔOX）を有する任意のデバイス（たとえば、トランジスタ又はそのほかの回路素子）である。それに加えて「小型の」低電圧デバイスは、特定のテクノロジによって許容される最小寸法の５倍未満のゲート面積（すなわち、長さ及び幅）を有するトランジスタ（又はそのほかの回路素子）である。たとえば、「小型の」低電圧デバイスは、約１μｍ2〜５μｍ2のゲート面積を有する。
【００４０】
しかしながら、ＢＧＲ回路４００のアナログ・ブロック内において小型の低電圧デバイスが使用される場合には問題が生じる。特に、小型の低電圧デバイスは、ＢＧＲ回路の演算増幅器や電流ミラーの部分内に比較的大きい電圧オフセットと電流オフセット（たとえば、プロセス、電圧、及び／又は温度における変動がトランジスタの不整合となる）を生じる傾向にある。したがって、以下には、その種のオフセットを低減させ、ここで述べている低電力バンドギャップ回路の正確さを向上させるための種々の解決策が提供される。
【００４１】
前述したとおり、ディジタル・コントロール・ブロック４３０は、それに供給される内部クロック信号に応答してコントロール信号の第１のサブセット（「ｃｌｋ＿ｉｎ」／「ｃｌｋｂ＿ｉｎ」）を生成するように構成されている。いくつかのケースでは、コントロール信号は、低減デューティ・サイクル・クロック信号を用いて演算増幅器の第１段に供給される入力信号を変調し、当該演算増幅器の第１段の出力を復調することによって不整合誘導電圧オフセットを低減させるために演算増幅器４４０に供給される。たとえば、「ｃｌｋ＿ｉｎ」コントロール信号と「ｃｌｋｂ＿ｉｎ」コントロール信号がそれぞれ演算増幅器４４０に供給され、それらのデューティ・サイクルは、ディジタル・コントロール・ブロック４３０に供給される内部クロック信号のそれの約５０％である（たとえば、１０ＭＨｚの５０％＝５ＭＨｚ）。演算増幅器内において電圧オフセットが生じる場合には、「ｃｌｋ＿ｉｎ」コントロール信号と「ｃｌｋｂ＿ｉｎ」コントロール信号が（図７のチョップ付き安定化入力回路７１０、７２０とともに）、内部クロック信号（「ｃｌｋ」）の各クロック周期の一方の半分（すなわち、第１の相）の間に正の電圧オフセットを生成させ、かつ各クロック周期の別の半分（すなわち、第２の相）の間に同程度に負の電圧オフセットを生成させる。より詳細について後述するとおり、コントロール信号の第１のサブセットは、内部クロック信号のそれぞれの完全なクロック相の間に生成された正及び負のオフセットを平均することによって、演算増幅器に起因する電圧オフセットを低減させるために使用される。
【００４２】
次に、図４〜７を参照して不整合誘導電圧オフセットを低減させるための例示的な回路と方法について説明する。図４、６に示されているとおり、垂直ＰＮＰバイポーラ・アレイ４６０は、バンドギャップ回路用のＰＴＡＴ電流とＣＴＡＴ電流を導くために使用される。たとえばＣＴＡＴ電流は、バイポーラ接合トランジスタ（ＢＪＴ）が正規アクティブモードでバイアスされているとき、ＢＪＴのベース‐エミッタ電圧（ＶBE）を抵抗に生じさせることによって生成される。ここで用いられるところのＢＪＴに関する「正規アクティブモードの動作」は、ＢＪＴのベース‐エミッタ接合が順方向バイアスされ、ＢＪＴのベース‐コレクタ接合が逆方向バイアスされる場合を言う。図６においては、ＣＴＡＴ電流が、インピーダンス・ブロックＺ１、Ｚ２、Ｚ３に、すなわちその両端間にトランジスタＤ１のベース‐エミッタ電圧（Ｖｂｅ1）を加えることによって生成される。言い替えるとＣＴＡＴ電流ＩCTATは、次のとおりに表すことができる。
ＩCTAT＝Ｖｂｅ1／（Ｚ１＋Ｚ２＋Ｚ３） 式（６）
【００４３】
類似の態様において、別のインピーダンス・ブロックＺ６、Ｚ７に電圧を生じさせることによってＰＴＡＴ電流を生成することができる。たとえば、インピーダンス・ブロックＺ６、Ｚ７の両端間の電圧は、正規アクティブモードの動作でバイアスされた２つのバイポーラ接合トランジスタ（ＢＪＴ）のベース‐エミッタ電圧の間の差として、それら２つのベース‐エミッタ接合がそれぞれ異なる電流密度を有するときの差として生成される。図６においては、インピーダンス・ブロックＺ６及びＺ７の両端間に生じる電圧が、トランジスタＤ１及びＤ２のベース‐エミッタ電圧の間の差を表す。その種の実施形態においては、ＰＴＡＴ電流ＩPTATを次のとおりに表すことができる。
ＩPTAT＝（Ｖｂｅ1‐Ｖｂｅ2）／（Ｚ６＋Ｚ７） 式（７）
【００４４】
いくつかのケースにおいては、トランジスタＤ１の電流密度がトランジスタＤ２の電流密度よりＮ倍大きい。これは、第１のトランジスタ（Ｄ１）を数回（たとえば、Ｎ＝４８）複製してＮ倍大きい面積を有する第２のトランジスタ（Ｄ２）を生成することによって達成できる。したがって、ＰＴＡＴ電流は、代替的に次のとおりに表すことができる。
ＩPTAT＝（ｋＴ／ｑ）×ｌｎ（Ｎ）×（１／（Ｚ６＋Ｚ７）） 式（８）
【００４５】
図４、６に示されているとおり、ＰＴＡＴ電流とＣＴＡＴ電流は、式（３）の係数β1及びβ2を提供するために、抵抗ファーム４７０によって変えられる。たとえば図６に示されているとおり、抵抗ファーム４７０は、ＣＴＡＴ電流に関係する電圧（Ｖｉｎ‐）を生成するための第１の複数の抵抗（たとえばインピーダンス・ブロックＺ１、Ｚ２、Ｚ３）、及びＰＴＡＴ電流電流に関係する電圧（Ｖｉｎ＋）を生成するための第２の複数の抵抗（たとえばインピーダンス・ブロックＺ６、Ｚ７）を含む。第３の複数の抵抗（たとえば、インピーダンス・ブロックＺ４、Ｚ５）もまた、基準電圧（ＶREF’）を生成するために抵抗ファーム４７０内に含まれている。たとえば基準電流ＩREFは、次のようにＣＴＡＴとＰＴＡＴ電流を組み合わせることによって生成される。
ＩREF＝β1×Ｖｂｅ1／（Ｚ１＋Ｚ２＋Ｚ３）＋β2（ｋＴ／ｑ）（ｌｎ（Ｎ））×（１／（Ｚ６＋Ｚ７）） 式（９）
基準電圧（ＶREF’）は、その後、この基準電流をインピーダンス・ブロックＺ４、Ｚ５に通すことによって次のとおりに生成される。
Ｖref’＝（Ｚ４＋Ｚ５）×ＩREF 式（１０）
図４に示されているとおり、基準電圧は、その後、電流ミラー回路４５０、ロー・パス・フィルタ４８０に通った後にＢＧＲ回路４００から出力される。
【００４６】
１つの実施形態においては、インピーダンス・ブロックＺ１〜Ｚ７を、Ｒ＝８１６．３２６５Ωとして、Ｚ１＝１２Ｒ、Ｚ２＝４８Ｒ、Ｚ３＝１１２Ｒ、Ｚ４＝８０Ｒ、Ｚ５＝７Ｒ、Ｚ６＝６Ｒ、Ｚ７＝３６Ｒとなるように構成される。しかしながら注意を要するが、本発明の他の実施形態においては代替抵抗値及び／又はインピーダンス・ブロックの代替グルービングが適切となることがある。
【００４７】
次に、抵抗ファーム４７０によって生成されたＶｉｎ‐及びＶｉｎ＋を、演算増幅器４４０の正及び負の入力端子に供給し、そこでそれらが差分信号（ｏｐ＿ｏｕｔ）を生成するために増幅され、互いに対して比較される。いくつかのケースでは、増幅された差分信号（別の言い方では演算増幅器の出力）の正確さが、オペアンプに供給される入力電圧内のオフセットによって有害な影響を受けることがある。より詳細には、プロセス、電圧、及び／又は温度における変動が、オペアンプ回路の整合済みトランジスタ内に不整合誘導電圧オフセットを生成することがある。これらのオフセットは、面積に逆比例し、したがって、小型の低電圧デバイス（たとえば、バンドギャップ回路４００のアナログ・ブロック内に使用されているもの）を使用するときには増加する傾向にある。その種のオフセットを補償するために本発明は、図７に示されているとおり、ペアのチョップ付き安定化入力回路７１０、７２０を演算増幅器４４０の入力に設けられる。
【００４８】
図７は、ペアのチョップ付き安定化入力回路７１０、７２０を含む演算増幅器４４０の１つの実施形態を示している。いくつかのケースでは、オペアンプ４４０を、リードラグ（又はシャント）補償付き２段ＯＴＡと呼ぶことがある。言い替えるとオペアンプ４４０は、補償テクニックを使用してオペアンプの安定した（つまり「発振のない」）動作を確保している。図７の実施形態においては、この補償が抵抗Ｒ３とトランジスタＮ１２によって形成されるキャパシタによって提供される。しかしながら注意を要するが、ここで述べているチョップ付き安定化テクニックは、このほかの適切と考えられる実質的に任意のオペアンプ設計に適用できることである。
【００４９】
図７の実施形態において、チョップ付き安定化入力回路７１０、７２０は、それぞれ、抵抗ファーム４７０によって生成された正及び負の入力電圧（Ｖｉｎ‐、Ｖｉｎ＋）を受け取るために相補ＣＭＯＳスイッチのペア（Ｐ１／Ｎ１、Ｐ２／Ｎ２と、Ｐ３／Ｎ３、Ｐ４／Ｎ４）を含む。前に触れたとおり、これらの入力電圧を、５０％デューティ・サイクルのクロック信号（「ｃｌｋ＿ｉｎ」と「ｃｌｋｂ＿ｉｎ」）ペアを用いてチョップし、内部クロック信号（「ｃｌｋ」）の各クロック周期の一方の半分（すなわち、第１の相）の間に正の電圧オフセットを有する、及び各クロック周期の別の半分（すなわち、第２の相）の間に負の電圧オフセットを有する出力電圧（ｏｐ＿ｏｕｔ）生成できる。
【００５０】
たとえば、内部クロック信号の第１の相の間（たとえば、「ｃｌｋ＿ｉｎ」信号がハイ、「ｃｌｋｂ＿ｉｎ」信号がローのとき）に、Ｖｉｎ＋をトランジスタＰ５のゲート端子に供給し、Ｖｉｎ‐をトランジスタＰ６のゲート端子に供給する。第２の相の間は、整合トランジスタのゲート端子に逆の入力電圧を供給する。たとえば、「ｃｌｋ＿ｉｎ」信号がロー、「ｃｌｋｂ＿ｉｎ」信号がハイのときにＶｉｎ‐をトランジスタＰ５に供給し、Ｖｉｎ＋をトランジスタＰ６に供給する。交番する態様で（コントロール信号「ｃｌｋ＿ｉｎ」と「ｃｌｋｂ＿ｉｎ」を介して）トランジスタＰ５／Ｐ６のゲート端子に正及び負の入力電圧を供給することによって、チョップ付き安定化入力回路７１０、７２０は、内部クロック信号のそれぞれの完全な周期の間にオペアンプ（Ｐ５／Ｎ９及びＰ６／Ｎ１０）のレッグを通って流れる電流が確実に交換されるようにする。トランジスタＰ５／Ｐ６又はトランジスタＮ９／Ｎ１０が完全に整合していない場合には、チョップ付き安定化テクニックによって、内部クロック信号の各クロック周期の一方の半分の間に正の電圧オフセットが生成され、各クロック周期の別の半分の間に同程度に負の電圧オフセットが生成される。言い替えると、チョップ付き安定化テクニックは、内部クロック信号のそれぞれの完全な周期の間に生成された正及び負の電圧オフセットを平均することによって演算増幅器に起因する不整合誘導電圧オフセットを低減させ及び／又は除去する。
【００５１】
図７に示されている残りのトランジスタ（Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２、Ｎ１３）は、トランジスタＮ６、Ｎ６、Ｎ７、Ｎ８が信号の位相を保存するために同期態様で入力に対する出力を切り換え、トランジスタＮ１１とＮ１２がフィルタ及び補償キャパシタとしてそれぞれ使用され、トランジスタＮ１３が演算増幅器の出力段になるという形で動作する。
【００５２】
いくつかの実施形態においては、ゲート漏れを低減し、正確さを増加させ、トランジスタの降伏（高電圧クロック信号を低電圧トランジスタに供給するときに結果としてなる）を回避するために、高電圧ＣＭＯＳ相補スイッチ（Ｐ１／Ｎ１、Ｐ２／Ｎ２と、Ｐ３／Ｎ３、Ｐ４／Ｎ４）を用いてチョップ付き安定化入力回路７１０、７２０が実装されている。いくつかの実施形態においては、演算増幅器４４０は、増幅器の第１段において低電圧デバイス（Ｐ５、Ｐ６、Ｎ９、Ｎ１０）を用い、増幅器の第２段において高電圧デバイス（Ｎ５〜Ｎ８、Ｎ１１、Ｎ１２）を用いて実装される。出力段において使用される低電圧デバイス（Ｎ１３）とともに、トランジスタＰ５、Ｐ６、Ｎ９、Ｎ１０は、オペアンプ回路の信号路内において低電圧デバイスだけが使用されることを保証する。これは、オペアンプ４４０が低電源状態の下に動作することを可能にする。それぞれの実施形態において、オペアンプ４４０は、約３〜１０ＭＨｚ（ＰＶＴコーナに依存）の動作帯域幅の両端間の約４０〜５０ｄＢの間の利得を提供する。いくつかのケースでは、小型の高電圧スイッチ（Ｎ５〜Ｎ８）の使用が、チョップ付き安定化テクニックと組み合わされて、３２ｄＢを超える電源電圧変動除去（ＰＳＲ）比を提供する。
【００５３】
電圧オフセットに加えて、ディジタル・コントロール・ブロック４３０を、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるために電流ミラー回路４５０に供給されるコントロール信号の第２のサブセット（ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞）を生成するように構成する。上で触れたとおり、たとえば、コントロール信号の第１のサブセットの１つ（たとえば、「ｃｌｋ＿ｉｎ」）が、「ｃｌｋ＿ｉｎ」信号の６つの明確な相に対応するコントロール信号の第２のサブセット（たとえば、ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞）を生成するために、ディジタル・コントロール・ブロックの×６カウンタ５３０と組み合わせロジック５４０に供給される。より詳細について後述するとおり、コントロール信号の第２のサブセットは、クロック信号の各相、ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞の間の電流ミラー出力を動的に整合させることによって、不整合誘導電流オフセットを低減させるために使用できる。
【００５４】
次に、図８〜９を参照して不整合誘導電流オフセットを低減させるための例示的な回路及び方法を説明する。図８に示されているとおり、３分岐電流ミラー回路４５０を形成するために、複数のカスコード接続デバイス（Ｐ７〜Ｐ１４）を組み合わている。ここで用いているところの用語「カスコード接続デバイス」は、ソース‐ドレインの経路が直列に接続された２又はそれを超える数のトランジスタを記述するために使用される。より詳細に述べれば、「カスコード接続デバイス」は、「共通ソース」接続されたデバイスと「共通ゲート」接続されたデバイスの組み合わせとして記述できる。いくつかのケースにおいてはカスコード接続デバイスの使用が、特にカスコード接続デバイスがレイアウト面積を低減し、かつ低電力バンドギャップ動作を可能にするために小型の低電圧デバイスとともに実装されるとき、電流ミラー回路内の不整合誘導電流オフセットの低減を補助する。
【００５５】
図８の実施形態においては、電流ミラー回路４５０のカスコード接続デバイスの形成に小型の低電圧ＰＭＯＳデバイスＰ７〜Ｐ１４が使用されている。より詳細に述べれば、４ペアのＰＭＯＳデバイス（Ｐ７／Ｐ８、Ｐ９／Ｐ１０、Ｐ１１／Ｐ１２、Ｐ１３／Ｐ１４）が、演算増幅器４４０の電源ノード（ＶＣＣ）と出力（ｏｐ＿ｏｕｔ）の間に直列に結合される。トランジスタＰ８、Ｐ１０、Ｐ１２、Ｐ１４のゲート端子は、演算増幅器４４０の出力（ｏｐ＿ｏｕｔ）を受け取るために結合される。トランジスタＰ７、Ｐ９、Ｐ１１、Ｐ１３のゲート端子は、スタートアップ回路４９０にパス・ゲート（「ｐｇａｔｅ」）信号を供給するために、トランジスタＰ８のドレイン端子と抵抗Ｒ４の間に結合される。パス・ゲート信号は、抵抗Ｒ４の両端間の生成される電圧の測度である。
【００５６】
動作の間は、入力トランジスタＰ７／Ｐ８と抵抗Ｒ４を通って生成される基準電流（Ｉｒｅｆ）が、トランジスタＰ７／Ｐ９及びＰ８／Ｐ１０のゲート端子を互いに結合することによってトランジスタＰ９／Ｐ１０、Ｐ１１／Ｐ１２、Ｐ１３／Ｐ１４にミラーリングされる。言い替えると、トランジスタＰ７〜Ｐ１４が完全に整合されているときには、トランジスタＰ９／Ｐ１０、Ｐ１１／Ｐ１２、Ｐ１３／Ｐ１４を通って生成される、ミラーリングされた電流（ＩA、ＩB、及びＩC）が、入力トランジスタＰ７／Ｐ８と抵抗Ｒ４を通って生成される基準電流（Ｉｒｅｆ）とまったく同じになる。理想的な状況においては、ミラーリングされた電流のうちの２つ（たとえば、ＩCとＩB）が差分信号を生成するために演算増幅器に供給され、第３のミラーリングされた電流（たとえば、ＩA）が基準電圧（Ｖｒｅｆ）を生成するために抵抗ファーム４７０に供給される。
【００５７】
しかしながら、カスコード接続デバイスの間における不整合が、ミラーリングされた電流のうちの１つ又は複数（たとえば、ＩA、ＩB、及び／又はＩC）を基準電流（Ｉｒｅｆ）と異なるものとすることによって、電流ミラー回路内に電流オフセットが生成される。この理由のため、本発明の好ましい実施形態は、複数の動的にコントロールされるスイッチ（ＳＷ１〜ＳＷ９）を含み、バンドギャップ回路の正確さを増加させることができる。より詳細については後述するとおり、バンドギャップの正確さは、電流ミラー回路内に生じる（生じないこともある）電流オフセットを補償する電流ミラー出力の動的な整合によって改善される。
【００５８】
図８に示されているとおり、電流ミラー回路４５０は、ミラーリングされた電流を下流の回路コンポーネント（たとえば、オペアンプ４４０と抵抗ファーム４７０）に供給するための３つの出力ノード（ｏｕｔ＿ａ、ｏｕｔ＿ｂ、ｏｕｔ＿ｃ）を含む。不整合誘導電流オフセットを補償するために、複数のスイッチ（ＳＷ１〜ＳＷ９）が電流ミラーの各ブランチと３つの出力ノードの間に３つをセットとして結合される。図８の実施形態においては、スイッチの各セット内に３つの並列結合されたスイッチが含まれ、スイッチの各セットは、ミラーリングされた電流のうちの異なる１つを受け取るために結合されている（たとえば、スイッチＳＷ１、ＳＷ２、ＳＷ３は、ミラーリングされた電流ＩAを受け取るために結合され、スイッチＳＷ４、ＳＷ５、ＳＷ６は、ミラーリングされた電流ＩBを受け取るために結合されるという形になる）。
【００５９】
複数のスイッチ（ＳＷ１〜ＳＷ９）は、ディジタル・コントロール・ブロック４３０によって生成されるコントロール信号の第２のサブセット（たとえば、ａ＜１：３＞、ｂ＜１：３＞、ｃ＜１：３＞）によってコントロールされる。上で触れたとおり、たとえば×６カウンタ５３０と組み合わせロジック５４０が、低減デューティ・サイクルのクロック信号（たとえば、「ｃｌｋ＿ｉｎ」信号）を６つの明確なクロック相に分割することによって、このコントロール信号の第２のサブセットを生成する。１つの実施形態によれば、約５ＭＨｚの「ｃｌｋ＿ｉｎ」信号を、６つの明確なクロック相に分割し、約８３３ＫＨｚで、もっとも低い電流不整合誘導ノイズ成分を変調する。しかしながら注意を要するのが、この変調周波数は、どちらかというと恣意的であり、テクノロジ、ノイズ除去要件に依存するということである。
【００６０】
その後、スイッチの各セット内の１つのスイッチだけが各明確なクロック相の間に電流を導通させるために付勢されるように、コントロール信号の第２のサブセットを使用して複数のスイッチをコントロールする。図９に示されているとおり、たとえば、６相のクロック信号の相１の間にスイッチＳＷ１、ＳＷ５、ＳＷ９を付勢するためにコントロール信号ａ＜１＞、ｂ＜２＞、ｃ＜３＞をスイッチの３つのセットに供給する。相２の間においては、スイッチＳＷ１、ＳＷ６、及びＳＷ８を付勢するためにコントロール信号ａ＜１＞、ｂ＜３＞、ｃ＜２＞を供給する。相３の間においては、スイッチＳＷ２、ＳＷ６、ＳＷ７を付勢するためにコントロール信号ａ＜２＞、ｂ＜３＞、ｃ＜１＞を供給する。相４の間においては、スイッチＳＷ３、ＳＷ５、ＳＷ７を付勢するためにコントロール信号ａ＜３＞、ｂ＜２＞、ｃ＜１＞を供給する。相５の間においては、スイッチＳＷ３、ＳＷ４、ＳＷ８を付勢するためにコントロール信号ａ＜３＞、ｂ＜１＞、ｃ＜２＞を供給する。相６の間においては、スイッチＳＷ２、ＳＷ４、ＳＷ９を付勢するためにコントロール信号ａ＜２＞、ｂ＜１＞、ｃ＜３＞を供給する。
【００６１】
図９に示されているコントロール・シーケンスを本発明のいくつかの実施形態の中で使用し、任意の２つの連続するクロック相の間に、スイッチの３つのセットのうちの２つの中においてだけ、現在付勢されているスイッチを消勢して異なるスイッチを付勢することによって、切り換えノイズを低減させることができる。しかしながら図９に示されている切り換えスキームは、好ましい切り換えスキームの１つの例に過ぎない。このほかのスキームを本発明の他の実施形態に使用することができる。
【００６２】
使用される特定の切り換えスキームによらず、ミラーリングされた電流を平均して低電圧カスコード接続デバイスの間に存在する不整合誘導電流オフセットを相殺することによって、電流ミラー回路に起因する不整合誘導電流オフセットを低減させるためにコントロール信号の第２のサブセットを使用することが可能である。１つの実施形態においては、出力ノードｏｕｔ＿ａ、ｏｕｔ＿ｂ、ｏｕｔ＿ｃは、それぞれ、６相クロック信号の持続時間にわたって等しい量のミラーリングされた電流（ＩA、ＩB、ＩC）を受け取るように構成される。たとえば、出力ノードｏｕｔ＿ａ、ｏｕｔ＿ｂ、ｏｕｔ＿ｃを、それぞれ、６相クロック信号の持続時間にわたって（ＩA＋ＩB＋ＩC）／３に等しくすることができる。言い替えると、ここで述べている動的電流整合テクニックを使用し、カスコード接続デバイスが完全に整合されていない場合であっても実質的に同一の出力電流を提供することによって、電流ミラー回路に起因する不整合誘導電流オフセットを低減させることが可能である。
【００６３】
いくつかの実施形態においては、高電圧ＰＭＯＳデバイスを使用して複数のスイッチ（ＳＷ１〜ＳＷ９）が実装され、電源フィードバック問題を回避し、バンドギャップ回路の正確さを増加させることができる。電流ミラー部分の中に使用される小型の低電圧カスコード接続デバイスと組み合わされたとき、これらの複数のスイッチが、正確さが高く、プロセス、電圧、温度内の変動に対する敏感度がはるかに小さい、単位比を有する三重電流ミラー回路４５０を作り出す。
【００６４】
いくつかの実施形態においては、図８〜９に記述されている動的電流整合テクニックが、図５〜７に記述されているチョップ付き安定化テクニックを伴わずに使用されて、電流ミラー回路に起因する不整合誘導電流オフセットの低減及び／又は除去によってバンドギャップの正確さを増加させることが可能である。しかしながら本発明の好ましい実施形態においては、レイアウト面積と電力消費を低減させるようにバンドギャップ回路のアナログ・ブロック内において主として小型の低電圧（すなわち、漏れを生じがちな）トランジスタを使用する場合に、動的電流整合及びチョップ付き安定化のテクニックが組み合わされて最大のバンドギャップ正確さが（たとえば、電圧オフセットと電流オフセットを低減させることによって）提供される。
【００６５】
図１０は、図４〜９に示されているバンドギャップ回路（すなわち、「新設計」）と、動的電流整合又は入力チョッパ安定化テクニックの実装を伴わずに大面積ＨＶデバイスを排他的に使用する単純な電流加算構成（すなわち、「旧設計」）とについて例示的なシミュレーション結果を比較した表である。いずれの場合においても低電圧電源（たとえば、約１．６ボルト〜約２．０ボルト）と、拡張された温度範囲（たとえば、約‐４０℃〜約１４０℃）が想定されている。これらの条件の下に、「新」と「旧」設計は、ともに、約６００ｍＶの正常基準電圧出力を引き渡すことが可能である。
【００６６】
図１０に示されているとおり、図４〜９に示されている「新」バンドギャップ回路は、数十ミリアンペアの範囲内で漏れが予測されるテクノロジにおいては無関係となる電流消費（ＩＣＣ）を除くすべての面において「旧」設計より改善されている。レイアウト面積（約５００％）、スタートアップ時間（約４７０％）、修正時間（約２９０％）、モンテ・カルロ（ＭＣ）正確さ（約１６０％）、パーセンテージ・オーバーシュート（約１０００％）等のいくつかのパラメータについてはかなりの改善がある。改善されない唯一の領域（電流消費）は、追加のディジタル・ブロック（たとえば、局部発振器、ディジタル・ブロック等）の追加の電流の必要性に起因する。
【００６７】
上で触れたとおり、ここで述べているチョップ付き安定化テクニックと動的電流整合のテクニックは、正確さを犠牲にすることなく「新」バンドギャップ回路のアナログ・ブロック内において、小型の低電圧デバイスを使用できるようにする。レイアウト面積を有意に低減させること（図１０に示されるとおり）に加えて、小型の低電圧デバイスの使用は、最小電源電圧限界を（たとえば、約１．６ボルトから約１．４ボルトへ、又はそれより低く、テクノロジに応じて）下げるという追加の利点を提供する。
【００６８】
この開示の恩典を有する当業者であれば認識することになろうが、本発明は、正確さの改善と利用面積の低減を有する低電力バンドギャップ回路を提供する。本発明の種々の態様の追加の修正及び代替実施形態は、この説明の観点から当業者には明らかであろう。その種のすべての修正及び変更を特許請求の範囲が包含すること、したがって明細書及び図面が限定的な意味ではなく、例示として考慮されることが意図されている。
【図面の簡単な説明】
【００６９】
【図１】電圧加算バンドギャップ回路のブロック図である。
【図２】図１の電圧加算バンドギャップ回路についての基準電圧（ＶREF）及びその電圧成分の温度依存性を図解したグラフである。
【図３】電流‐電圧変換回路が続く電流加算バンドギャップ回路のブロック図である。
【図４】本発明に従った電流加算バンドギャップ回路の１つの実施形態を図解したブロック図である。
【図５】図４のバンドギャップ回路内に含められるディジタル・コントロール・ブロックの１つの実施形態を図解したブロック図である。
【図６】図４のバンドギャップ回路内に含められるバイポーラ・アレイ、抵抗ファーム、及び演算増幅器の１つの実施形態を図解したブロック図である。
【図７】図４のバンドギャップ回路内に含められる演算増幅器の１つの実施形態を図解した回路ブロック図である。
【図８】図４のバンドギャップ回路内に含められる３分岐電流ミラー回路の１つの実施形態を図解した回路ブロック図である。
【図９】図８の電流ミラー回路内に含められる複数のスイッチに適用できる例示的な切り換えスキームを図解した表である。
【図１０】図４〜９に示されているバンドギャップ回路（すなわち、「新設計」）及び動的電流整合又は入力チョッパ安定化を使用しない単純な電流加算構成（すなわち、「旧設計」）について例示的なシミュレーション結果を比較した表である。
【特許請求の範囲】
【請求項１】
バンドギャップ基準（ＢＧＲ）回路内の不整合誘導電圧オフセットと電流オフセットを低減させるように構成されたＢＧＲ回路であって、
演算増幅器に起因する電圧オフセットを低減させるためにチョップ付き安定化入力回路のペアを有する演算増幅器と、
前記演算増幅器の出力を受け取るために結合され、かつそれらから３つの実質的に同一の電流を生成するために構成された３つの電流ミラー・デバイスと、
スイッチの各セットが前記３つの実質的に同一の電流の異なる１つを受け取るように結合された、３セットの動的にコントロールされるスイッチと、
前記電流ミラー・デバイスに起因する電流オフセットを低減させるように構成されたディジタル・コントロール・ロジックであって、前記３セットのスイッチを、
多相クロック信号の第１の相の間に、スイッチの各セット内において１つのスイッチだけが電流を導通するように付勢され、かつ
前記第１の相の間に付勢される前記スイッチのうちの１つだけが、前記多相クロック信号の連続する相の間において付勢されたまま残る
ようにコントロールする、前記ディジタル・コントロール・ロジックと
を包含するバンドギャップ基準回路。
【請求項２】
前記３つの電流ミラー・デバイスは、３ペアの低電圧カスコード接続デバイスを包含する請求項１に記載のバンドギャップ基準回路。
【請求項３】
前記３セットの動的にコントロールされるスイッチは、並列結合された３つのスイッチのセットを３つ含む請求項１に記載のバンドギャップ基準回路。
【請求項４】
前記ディジタル・コントロール・ロジックは、クロック信号を受け取るために結合され、かつそれに応答して複数のコントロール信号を生成するように構成される請求項１に記載のバンドギャップ基準回路。
【請求項５】
前記ディジタル・コントロール・ロジックは、前記クロック信号を半分に分割して２つの等しい長さの第２のクロック信号の相を生成することによって前記コントロール信号の第１のサブセットを生成するために構成され、それが、前記演算増幅器の出力を変調するために前記演算増幅器及び前記チョップ付き安定化入力回路のペアに供給される請求項４に記載のバンドギャップ基準回路。
【請求項６】
前記演算増幅器の出力内において不整合誘導電圧オフセットが生じた場合に、前記コントロール信号の第１のサブセットが、前記第２のクロック信号の１つのクロック相の間に正の電圧オフセットが生成され、かつ次のクロック相の間に同程度に負の電圧オフセットが生成されることを可能にする請求項５に記載のバンドギャップ基準回路。
【請求項７】
前記ディジタル・コントロール・ロジック、前記演算増幅器、前記チョップ付き安定化入力回路のペアは、前記第２のクロック信号の２つの連続するクロック相の両端間の生成された前記正及び負の電圧オフセットを平均することによって前記演算増幅器に起因する不整合誘導電圧オフセットを低減させるように構成される請求項６に記載のバンドギャップ基準回路。
【請求項８】
前記ディジタル・コントロール・ロジックは、前記第２のクロック信号の１つの相を６で分割し、６つの等しい長さの第３のクロック信号の相を生成することによってコントロール信号の前記第１のサブセットの１つを使用して、コントロール信号の第２のサブセットを生成するように構成され、それが前記多相クロック信号として前記３セットの動的にコントロールされるスイッチに供給される請求項５に記載のバンドギャップ基準回路。
【請求項９】
前記ディジタル・コントロール・ロジックと３セットの動的にコントロールされるスイッチは、前記第３のクロック信号の各相の間に前記３つの実質的に同一の電流を平均することによって前記３つの電流ミラー・デバイスの間に存在する不整合誘導電流オフセットを除去するように構成される請求項８に記載のバンドギャップ基準回路。
【請求項１０】
前記３セットの動的にコントロールされるスイッチは、前記ＢＧＲ回路の正確さを増加させるために高電圧デバイスを用いて実装される請求項１に記載のバンドギャップ基準回路。
【請求項１１】
前記３セットの動的にコントロールされるスイッチを除く前記ＢＧＲ回路内のすべてのトランジスタは低電圧デバイスを用いて実装され、約１．６ボルト及びそれ未満の電源状態の下においても前記ＢＧＲ回路が機能できることを可能にする請求項１に記載のバンドギャップ基準回路。
【請求項１２】
プロセス、電圧、温度の値の指定範囲の両端間の安定した基準電圧を生成するように構成される電流加算バンドギャップ基準（ＢＧＲ）回路であって、
絶対温度に対して比例的な（ＰＴＡＴ）電流及び絶対温度に対して相補的な（ＣＴＡＴ）電流を生成するために結合された複数のダイオードと、
前記ＰＴＡＴ電流とＣＴＡＴ電流を受け取るために結合され、かつそれらから差分信号を生成するために構成された演算増幅器と、
前記差分信号を受け取るために結合され、かつそれらから３つの実質的に同一の電流を生成するように構成された３つの電流ミラー・デバイスと、
スイッチの各セットが前記３つの実質的に同一の電流の異なる１つを受け取るために結合された、３セットのスイッチと、
多相クロック信号の連続する相の両端間の前記３つの実質的に同一の電流を平均するように構成されたディジタル・コントロール・ロジックであって、前記３セットのスイッチを、
多相クロック信号の第１の相の間に、スイッチの各セット内において１つのスイッチだけが電流を導通するために付勢され、
前記第１の相の間に付勢される前記スイッチのうちの１つだけが、前記多相クロック信号の連続する相の間において付勢されたまま残る
ようにコントロールする、前記ディジタル・コントロール・ロジックと、
前記平均された電流を受け取るために前記３セットのスイッチに結合される抵抗であって、前記抵抗の両端間の安定した基準電圧を生じさせるように構成された少なくとも１つの抵抗と、
を包含する電流加算ＢＧＲ回路。
【請求項１３】
前記３つの電流ミラー・デバイスは、３ペアの低電圧カスコード接続デバイスを包含し、前記３セットのスイッチは、並列結合された３つのスイッチのセットを３つ含む請求項１２に記載の電流加算ＢＧＲ回路。
【請求項１４】
前記ディジタル・コントロール・ロジックは、第１のクロック信号を受け取るように構成され、かつ、
デューティ・サイクルが前記第１のクロック信号のそれの約５０％である第２のクロック信号を用いて前記差分信号を変調することによって前記演算増幅器に起因する不整合誘導電圧オフセットを低減させるように前記演算増幅器に供給される前記コントロール信号の第１のサブセットと、
前記第２のクロック信号の１つの相を６つの第３のクロック信号の明確な相に分割することよって生成される前記コントロール信号の第２のサブセットであって、前記第３のクロック信号のそれぞれの明確なクロック相の間にスイッチの各セット内において１つのスイッチだけが電流を導通するために付勢されるようにスイッチの付勢をコントロールすることによって前記電流ミラー・デバイスに起因する不整合誘導電流オフセットを低減させるように前記３セットのスイッチに供給される、前記第２のサブセットとを生成するように構成される請求項１２に記載の電流加算ＢＧＲ回路。
【請求項１５】
前記演算増幅器は、前記コントロール信号の第１のサブセットを受け取るためのチョップ付き安定化入力回路のペアを包含し、それに応答して、前記第２のクロック信号の２つの連続する相の間に正の電圧オフセット及び同程度に負の電圧オフセットを生成する請求項１４に記載の電流加算ＢＧＲ回路。
【請求項１】
バンドギャップ基準（ＢＧＲ）回路内の不整合誘導電圧オフセットと電流オフセットを低減させるように構成されたＢＧＲ回路であって、
演算増幅器に起因する電圧オフセットを低減させるためにチョップ付き安定化入力回路のペアを有する演算増幅器と、
前記演算増幅器の出力を受け取るために結合され、かつそれらから３つの実質的に同一の電流を生成するために構成された３つの電流ミラー・デバイスと、
スイッチの各セットが前記３つの実質的に同一の電流の異なる１つを受け取るように結合された、３セットの動的にコントロールされるスイッチと、
前記電流ミラー・デバイスに起因する電流オフセットを低減させるように構成されたディジタル・コントロール・ロジックであって、前記３セットのスイッチを、
多相クロック信号の第１の相の間に、スイッチの各セット内において１つのスイッチだけが電流を導通するように付勢され、かつ
前記第１の相の間に付勢される前記スイッチのうちの１つだけが、前記多相クロック信号の連続する相の間において付勢されたまま残る
ようにコントロールする、前記ディジタル・コントロール・ロジックと
を包含するバンドギャップ基準回路。
【請求項２】
前記３つの電流ミラー・デバイスは、３ペアの低電圧カスコード接続デバイスを包含する請求項１に記載のバンドギャップ基準回路。
【請求項３】
前記３セットの動的にコントロールされるスイッチは、並列結合された３つのスイッチのセットを３つ含む請求項１に記載のバンドギャップ基準回路。
【請求項４】
前記ディジタル・コントロール・ロジックは、クロック信号を受け取るために結合され、かつそれに応答して複数のコントロール信号を生成するように構成される請求項１に記載のバンドギャップ基準回路。
【請求項５】
前記ディジタル・コントロール・ロジックは、前記クロック信号を半分に分割して２つの等しい長さの第２のクロック信号の相を生成することによって前記コントロール信号の第１のサブセットを生成するために構成され、それが、前記演算増幅器の出力を変調するために前記演算増幅器及び前記チョップ付き安定化入力回路のペアに供給される請求項４に記載のバンドギャップ基準回路。
【請求項６】
前記演算増幅器の出力内において不整合誘導電圧オフセットが生じた場合に、前記コントロール信号の第１のサブセットが、前記第２のクロック信号の１つのクロック相の間に正の電圧オフセットが生成され、かつ次のクロック相の間に同程度に負の電圧オフセットが生成されることを可能にする請求項５に記載のバンドギャップ基準回路。
【請求項７】
前記ディジタル・コントロール・ロジック、前記演算増幅器、前記チョップ付き安定化入力回路のペアは、前記第２のクロック信号の２つの連続するクロック相の両端間の生成された前記正及び負の電圧オフセットを平均することによって前記演算増幅器に起因する不整合誘導電圧オフセットを低減させるように構成される請求項６に記載のバンドギャップ基準回路。
【請求項８】
前記ディジタル・コントロール・ロジックは、前記第２のクロック信号の１つの相を６で分割し、６つの等しい長さの第３のクロック信号の相を生成することによってコントロール信号の前記第１のサブセットの１つを使用して、コントロール信号の第２のサブセットを生成するように構成され、それが前記多相クロック信号として前記３セットの動的にコントロールされるスイッチに供給される請求項５に記載のバンドギャップ基準回路。
【請求項９】
前記ディジタル・コントロール・ロジックと３セットの動的にコントロールされるスイッチは、前記第３のクロック信号の各相の間に前記３つの実質的に同一の電流を平均することによって前記３つの電流ミラー・デバイスの間に存在する不整合誘導電流オフセットを除去するように構成される請求項８に記載のバンドギャップ基準回路。
【請求項１０】
前記３セットの動的にコントロールされるスイッチは、前記ＢＧＲ回路の正確さを増加させるために高電圧デバイスを用いて実装される請求項１に記載のバンドギャップ基準回路。
【請求項１１】
前記３セットの動的にコントロールされるスイッチを除く前記ＢＧＲ回路内のすべてのトランジスタは低電圧デバイスを用いて実装され、約１．６ボルト及びそれ未満の電源状態の下においても前記ＢＧＲ回路が機能できることを可能にする請求項１に記載のバンドギャップ基準回路。
【請求項１２】
プロセス、電圧、温度の値の指定範囲の両端間の安定した基準電圧を生成するように構成される電流加算バンドギャップ基準（ＢＧＲ）回路であって、
絶対温度に対して比例的な（ＰＴＡＴ）電流及び絶対温度に対して相補的な（ＣＴＡＴ）電流を生成するために結合された複数のダイオードと、
前記ＰＴＡＴ電流とＣＴＡＴ電流を受け取るために結合され、かつそれらから差分信号を生成するために構成された演算増幅器と、
前記差分信号を受け取るために結合され、かつそれらから３つの実質的に同一の電流を生成するように構成された３つの電流ミラー・デバイスと、
スイッチの各セットが前記３つの実質的に同一の電流の異なる１つを受け取るために結合された、３セットのスイッチと、
多相クロック信号の連続する相の両端間の前記３つの実質的に同一の電流を平均するように構成されたディジタル・コントロール・ロジックであって、前記３セットのスイッチを、
多相クロック信号の第１の相の間に、スイッチの各セット内において１つのスイッチだけが電流を導通するために付勢され、
前記第１の相の間に付勢される前記スイッチのうちの１つだけが、前記多相クロック信号の連続する相の間において付勢されたまま残る
ようにコントロールする、前記ディジタル・コントロール・ロジックと、
前記平均された電流を受け取るために前記３セットのスイッチに結合される抵抗であって、前記抵抗の両端間の安定した基準電圧を生じさせるように構成された少なくとも１つの抵抗と、
を包含する電流加算ＢＧＲ回路。
【請求項１３】
前記３つの電流ミラー・デバイスは、３ペアの低電圧カスコード接続デバイスを包含し、前記３セットのスイッチは、並列結合された３つのスイッチのセットを３つ含む請求項１２に記載の電流加算ＢＧＲ回路。
【請求項１４】
前記ディジタル・コントロール・ロジックは、第１のクロック信号を受け取るように構成され、かつ、
デューティ・サイクルが前記第１のクロック信号のそれの約５０％である第２のクロック信号を用いて前記差分信号を変調することによって前記演算増幅器に起因する不整合誘導電圧オフセットを低減させるように前記演算増幅器に供給される前記コントロール信号の第１のサブセットと、
前記第２のクロック信号の１つの相を６つの第３のクロック信号の明確な相に分割することよって生成される前記コントロール信号の第２のサブセットであって、前記第３のクロック信号のそれぞれの明確なクロック相の間にスイッチの各セット内において１つのスイッチだけが電流を導通するために付勢されるようにスイッチの付勢をコントロールすることによって前記電流ミラー・デバイスに起因する不整合誘導電流オフセットを低減させるように前記３セットのスイッチに供給される、前記第２のサブセットとを生成するように構成される請求項１２に記載の電流加算ＢＧＲ回路。
【請求項１５】
前記演算増幅器は、前記コントロール信号の第１のサブセットを受け取るためのチョップ付き安定化入力回路のペアを包含し、それに応答して、前記第２のクロック信号の２つの連続する相の間に正の電圧オフセット及び同程度に負の電圧オフセットを生成する請求項１４に記載の電流加算ＢＧＲ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２００９−５２２６６１（Ｐ２００９−５２２６６１Ａ）
【公表日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願番号】特願２００８−５４８７９６（Ｐ２００８−５４８７９６）
【出願日】平成１８年１２月１３日（２００６．１２．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０６１９９２
【国際公開番号】ＷＯ２００７／０８１６３４
【国際公開日】平成１９年７月１９日（２００７．７．１９）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
【公表日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願日】平成１８年１２月１３日（２００６．１２．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０６１９９２
【国際公開番号】ＷＯ２００７／０８１６３４
【国際公開日】平成１９年７月１９日（２００７．７．１９）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
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