演算増幅器
【課題】Ｒａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器のトランスコンダクタンスを一定にする。
【解決手段】Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０には差動入力段１と出力段２が設けられる。差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、及びバイアス切替部１３が設けられる。第１の差動増幅部１１には差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられ、第２の差動増幅部１２には差動対をなす定電流源１４とＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。バイアス切替部１３は、入力電圧Ｖｉｎレベルに応じて第１の差動増幅部１１のバイアス電流Ｉｂ６と第２の差動増幅部１２のバイアス電流Ｉｂ１とを切り替え、第１の差動増幅部１１及び第２の差動増幅部１２が共に動作する領域でのバイアス電流Ｉｂ６及びバイアス電流Ｉｂ１を補正する。
【解決手段】Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０には差動入力段１と出力段２が設けられる。差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、及びバイアス切替部１３が設けられる。第１の差動増幅部１１には差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられ、第２の差動増幅部１２には差動対をなす定電流源１４とＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。バイアス切替部１３は、入力電圧Ｖｉｎレベルに応じて第１の差動増幅部１１のバイアス電流Ｉｂ６と第２の差動増幅部１２のバイアス電流Ｉｂ１とを切り替え、第１の差動増幅部１１及び第２の差動増幅部１２が共に動作する領域でのバイアス電流Ｉｂ６及びバイアス電流Ｉｂ１を補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器（operational amplifier オペアンプとも呼称される）に係り、特に演算増幅器の入力範囲が供給電源の最小値から最大値までの全範囲でＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器は、入力信号を増幅して出力し、初期増幅する差動入力段と駆動機能を提供して更なる増幅も可能とする出力段とを含む。演算増幅器の差動入力段には、初期利得を提供し、増幅器に一定のバンド幅と一定な利得を与えるためにトランスコンダクタンス（ｇｍとも呼称される）が一定なＲａｉｌ ｔｏ Ｒａｉｌ動作する差動増幅回路が一般的に用いられている。なお、「Ｒａｉｌ ｔｏ Ｒａｉｌ」はモトローラ社の商標である（例えば、特許文献１参照。）。
【０００３】
近年、電子機器の低消費電力化及び多機能化の進展に伴い、差動増幅回路などをＣＭＯＳで構成されるＲａｉｌ ｔｏ Ｒａｉｌ動作の演算増幅器が多用されている。ところが、特許文献１などに記載される演算増幅器においては、差動入力段の差動増幅回路を構成するＰｃｈ ＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びＮｃｈ ＭＯＳトランジスタが共に動作する領域では総合トランスコンダクタンスが変動し、差動対をなすＰｃｈ ＭＯＳトランジスタを流れる電流及びＮｃｈ ＭＯＳトランジスタを流れる電流が等しいときに、最大約４１％増加（差動対をなすＰｃｈ ＭＯＳトランジスタだけが“ＯＮ”、或いは差動対をなすＮｃｈ ＭＯＳトランジスタだけが“ＯＮ”するときの２１／２倍）するという問題点がある。
【特許文献１】特開２００２−１８５２７２号公報（頁９、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、総合トランスコンダクタンスの値を一定にできるＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の演算増幅器は、第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の演算増幅器は、第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、総合トランスコンダクタンスの値を一定にできるＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る演算増幅器について、図面を参照して説明する。図１は演算増幅器としてのＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図である。本実施例では、入力電圧の全範囲でのトランスコンダクタンス（ｇｍ）の値を一定にするバイアス切替部をＲａｉｌ ｔｏ Ｒａｉｌオペアンプに設けている。
【００１０】
図１に示すように、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０には、差動入力段１と出力段２が設けられる。Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）から構成され、入力電圧Ｖｉｎが高電位側電源ＶＤＤレベルから低電位側電源ＶＳＳレベルの範囲までＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器である。
【００１１】
差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、及びバイアス切替部１３が設けられる。差動入力段１は、＋側の入力電圧Ｖｉｎ＋と同相の−側の入力電圧Ｖｉｎ−が入力され、差動増幅された２つの信号を出力段２に出力する。
【００１２】
第２の差動増幅部１２には、定電流源１４、Ｐｃｈ ＭＯＳトランジスタＰＴ１、及びＰｃｈ ＭＯＳトランジスタＰＴ２が設けられる。
【００１３】
ここで、Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２と、これ以降記載されるＭＯＳトランジスタで、特にＤ型と表記されないＭＯＳトランジスタはすべてＥ型（エンハンスメント型とも呼称される）である。Ｄ型とはディプレッション型とも呼称され、Ｄ型ＭＯＳトランジスタは、ノーマリーオントランジスタである。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは絶縁ゲート型電界効果トランジスタとも呼称される。
【００１４】
定電流源１４は、高電位側電源ＶＤＤとノードＮ１の間に設けられ、一定なバイアス電流Ｉｂを生成する。定電流源１４は、Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２側、Ｐｃｈ ＭＯＳトランジスタＰＴ５側、Ｐｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４側にそれぞれバイアス電流を適宜供給する。
【００１５】
Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ソースがノードＮ１に接続され、ドレインが出力段２のノードＮ１４に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ソースがノードＮ１に接続され、ドレインが出力段２のノードＮ８に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２は差動対を構成する。差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２にはバイアス電流Ｉｂ１が供給される。
【００１６】
第１の差動増幅部１１には、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ６が設けられる。
【００１７】
Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ドレインが出力段２のノードＮ１２に接続され、ソースがノードＮ５に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ２は、ドレインが出力段２のノードＮ６に接続され、ソースがノードＮ５に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２にはバイアス電流Ｉｂ６が供給される。
【００１８】
Ｎｃｈ ＭＯＳトランジスタＮＴ６は、ドレインがノードＮ５に接続され、ソースが接地電位である低電位側電源ＶＳＳに接続され、ゲートがノードＮ４に接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ６を流す。
【００１９】
バイアス切替部１３には、Ｐｃｈ ＭＯＳトランジスタＰＴ３乃至５とＮｃｈ ＭＯＳトランジスタＮＴ３乃至ＮＴ５が設けられる。
【００２０】
Ｐｃｈ ＭＯＳトランジスタＰＴ３は、ソースがノードＮ１に接続され、ドレインがノードＮ３に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｐｃｈ ＭＯＳトランジスタＰＴ４は、ソースがノードＮ１に接続され、ドレインがノードＮ３に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４にはバイアス電流Ｉｂ３が供給される。
【００２１】
Ｐｃｈ ＭＯＳトランジスタＰＴ５は、ソースがＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２のソース（ノードＮ１）とＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４のソースに接続され、ドレインがノードＮ２に接続され、ゲートに一定なバイアス電圧Ｖ１が印加され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ２を流す。
【００２２】
Ｎｃｈ ＭＯＳトランジスタＮＴ３は、ドレインがノードＮ２及びゲートに接続され、ソースが低電位側電源ＶＳＳに接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ７を流す。Ｎｃｈ ＭＯＳトランジスタＮＴ３及びＮＴ６は、カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＴ３から低電位側電源ＶＳＳに流れるバイアス電流Ｉｂ７のミラー倍された電流が、Ｎｃｈ ＭＯＳトランジスタＮＴ６から低電位側電源ＶＳＳにバイアス電流Ｉｂ６として流れる。
【００２３】
Ｎｃｈ ＭＯＳトランジスタＮＴ４は、ドレインがノードＮ３及びゲートに接続され、ソースが低電位側電源ＶＳＳに接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ４を流す。バイアス電流Ｉｂ４はバイアス電流Ｉｂ３と等しい。
【００２４】
Ｎｃｈ ＭＯＳトランジスタＮＴ５は、ドレインがノードＮ２及びＮ４に接続され、ゲートがＮｃｈ ＭＯＳトランジスタＮＴ４のゲートに接続され、ソースが低電位側電源ＶＳＳに接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ５を流す。Ｎｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５は、カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＴ４から低電位側電源ＶＳＳに流れるバイアス電流Ｉｂ４のミラー倍された電流が、Ｎｃｈ ＭＯＳトランジスタＮＴ５から低電位側電源ＶＳＳにバイアス電流Ｉｂ５として流れる。
【００２５】
出力段２には、Ｐｃｈ ＭＯＳトランジスタＰＴ６乃至ＰＴ９とＮｃｈ ＭＯＳトランジスタＮＴ７乃至１０が設けられる。出力段２は、第１の差動増幅部１１から出力される信号と第２の差動増幅部１２から出力される信号が入力され、２つの信号を一つに合成し、合成された信号を増幅して出力信号Ｓｏｕｔとして出力する。
【００２６】
Ｐｃｈ ＭＯＳトランジスタＰＴ６は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ６及びＮｃｈ ＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートがノードＮ９に接続され、ゲートに一定なバイアス電圧Ｖ４が印加される。Ｐｃｈ ＭＯＳトランジスタＰＴ７は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ１２及びＮｃｈ ＭＯＳトランジスタＮＴ１のドレインに接続され、ゲートがノードＮ９に接続され、ゲートに一定なバイアス電圧Ｖ４が印加される。
【００２７】
Ｐｃｈ ＭＯＳトランジスタＰＴ８は、ソースがノードＮ６及びＮｃｈ ＭＯＳトランジスタＮＴ２のドレインに接続され、ドレインがノードＮ７に接続され、ゲートがノードＮ１０に接続され、ゲートに一定なバイアス電圧Ｖ３が印加される。Ｐｃｈ ＭＯＳトランジスタＰＴ９は、ソースがノードＮ１２及びＮｃｈ ＭＯＳトランジスタＮＴ１のドレインに接続され、ドレインがノードＮ１３に接続され、ゲートがノードＮ１０に接続され、ゲートに一定なバイアス電圧Ｖ３が印加される。ノードＮ１３から出力信号Ｓｏｕｔが出力される。
【００２８】
Ｎｃｈ ＭＯＳトランジスタＮＴ７は、ドレインがノードＮ７に接続され、ソースがノードＮ８及びＰｃｈ ＭＯＳトランジスタＰＴ２のドレインに接続され、ゲートがノードＮ１１に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。Ｎｃｈ ＭＯＳトランジスタＮＴ８は、ドレインがノードＮ１３に接続され、ソースがノードＮ１４及びＰｃｈ ＭＯＳトランジスタＰＴ１のドレインに接続され、ゲートがノードＮ１１に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。
【００２９】
Ｎｃｈ ＭＯＳトランジスタＮＴ９は、ドレインがノードＮ８に接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートがノードＮ７に接続される。Ｎｃｈ ＭＯＳトランジスタＮＴ１０は、ドレインがノードＮ１４に接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートがノードＮ７及びＮｃｈ ＭＯＳトランジスタＮＴ９のゲートに接続される。
【００３０】
次に、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０を構成するＭＯＳトランジスタの静特性について説明する。ＭＯＳトランジスタは、非飽和領域（３極管領域）と飽和領域（５極管領域）がある。
【００３１】
非飽和領域（３極管領域）でのドレイン電流Ｉｄ１とトランスコンダクタンス（ｇｍ１）は、
Id1＝k×{(Vg−Vth)×Vd−(Vd2／2)}・・・・・・・・・式（１）
k＝(μ×εox×εo×Wg)／(tox×Lg)・・・・・・・・・式（２）
gm1＝k|Vd｜・・・・・・・・・・・・・・・・・・・・式（３）
で表される。
【００３２】
飽和領域（５極管領域）でのドレイン電流Ｉｄ２とトランスコンダクタンス（ｇｍ２）は、
Id2＝{k×(Vg−Vth)2}／2・・・・・・・・・・・・・・式（４）
gm2＝k|Vg−Vth｜≒(2k×Id2)1/2・・・・・・・・・・・式（５）
で表される。
【００３３】
なお、Ｖｇはゲート電圧、ＶｔｈはＭＯＳトランジスタの閾値電圧、Ｖｄはドレイン電圧、μは移動度（Ｎｃｈの場合は電子の移動度、Ｐｃｈの場合はホールの移動度）、εｏｘはゲート絶縁膜の比誘電率、εｏは誘電率、Ｗｇはゲート幅、ｔｏｘはゲート絶縁膜の膜厚、Ｌｇはゲート長である。Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０では、飽和領域で動作するように設計される。
【００３４】
次に、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプの特性について、図２を参照して説明する。図２はＲａｉｌ ｔｏ Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス(ｇｍ)の関係を示す図、図中実線（ａ）は本実施例の特性を示し、図中破線（ｂ）は比較例のＲａｉｌ ｔｏ Ｒａｉｌオペアンプの特性を示す。ここで、比較例のＲａｉｌ ｔｏ Ｒａｉｌオペアンプとは、Ｎｃｈ側の第１の差動増幅部とＰｃｈ側の第２の差動増幅部を入力電圧Ｖｉｎの電圧レベルに応じて切り替えるものであり、例えばＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４とＮｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５を省略してものであり、Ｎｃｈ側の第１の差動増幅部とＰｃｈ側の第２の差動増幅部が共に動作する領域で、Ｎｃｈ側の第１の差動増幅部に流れるバイアス電流とＰｃｈ側の差動増幅部に流れるバイアス電流を補整していないものである。
【００３５】
図２に示すように、比較例及びＲａｉｌ ｔｏ Ｒａｉｌオペアンプ５０では、入力電圧Ｖｉｎのレベルに応じて３つの動作領域が存在する。３つの領域とは、Ｎｃｈ側の差動対だけが動作する高電位側電源ＶＤＤ側のＮｃｈ側動作領域（I）と、Ｐｃｈ側の差動対だけが動作する低電位側ＶＳＳ側のＰｃｈ動作領域（II）と、Ｎｃｈ側の差動対とＰｃｈ側の差動対が共に動作するＮｃｈ＆Ｐｃｈ動作領域（III）とである。
【００３６】
比較例及び本実施例を含めＲａｉｌ ｔｏ Ｒａｉｌオペアンプでは、Ｎｃｈ側の差動対だけが動作する高電位側電源ＶＤＤ側のＮｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）と、Ｐｃｈ側の差動対だけが動作する低電位側ＶＳＳ側のＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）とを同一になるように、ＭＯＳトランジスタの形状などが最適化される。詳細は後述する。
【００３７】
Ｎｃｈ側の差動対とＰｃｈ側の差動対が共に動作するＮｃｈ＆Ｐｃｈ動作領域（III）では、比較例において、Ｎｃｈ側の差動対とＰｃｈ側の差動対が共に動作し、且つ入力電圧Ｖｉｎがバイアス電圧Ｖ１のとき、バイアス電流を補整していない。そのため、総合トランスコンダクタンス（ｇｍｔ）が他の領域よりも最大約４１％増加する。一方、本実施例では、総合トランスコンダクタンス（ｇｍｔ）が他の領域と同一になるようにバイアス電流が補整される。
【００３８】
これ以降、本実施例での設定方法について詳細に説明する。まず、高電位側電源ＶＤＤ側のＮｃｈ側動作領域（I）では、切替スイッチであるＰｃｈ ＭＯＳトランジスタＰＴ５がオンし、Ｐｃｈ ＭＯＳトランジスタＰＴ１乃至ＰＴ４がオフしている。
【００３９】
この領域の下限値は、Ｐｃｈ ＭＯＳトランジスタＰＴ５のゲート・ソース間がＰｃｈ ＭＯＳＰＴ１乃至ＰＴ４のゲート・ソース間電圧よりもＰｃｈ ＭＯＳトランジスタＰＴ５の閾値の絶対値｜Ｖｔｈ（ＰＴ５）｜分高い電圧のときである。つまり、Ｎｃｈ側動作領域（I）とＮｃｈ＆Ｐｃｈ動作領域（III）の境界値は、入力電圧ＶｉｎがＶ１＋｜Ｖｔｈ（ＰＴ５）｜のときである。この領域の上限値は入力電圧Ｖｉｎが高電位側電源ＶＤＤ電圧レベルのときである。なお、バイアス電圧Ｖ１と高電位側電源ＶＤＤ電圧の関係は、
0＜V1＜VDD・・・・・・・・・・・・・・・・・・式（６）
に設定される。
【００４０】
次に、低電位側電源ＶＳＳ側のＰｃｈ側動作領域（II）では、切替スイッチであるＰｃｈ ＭＯＳトランジスタＰＴ５がオフし、Ｐｃｈ ＭＯＳトランジスタＰＴ１乃至ＰＴ４がオンしている。
【００４１】
この領域の上限値は、Ｐｃｈ ＭＯＳトランジスタＰＴ５のゲート・ソース間がＰｃｈ ＭＯＳＰＴ１乃至ＰＴ４のゲート・ソース間電圧よりもＰｃｈ ＭＯＳトランジスタＰＴ５の閾値の絶対値｜Ｖｔｈ（ＰＴ５）｜分低い電圧のときである。つまり、Ｐｃｈ側動作領域（II）とＮｃｈ＆Ｐｃｈ動作領域（III）の境界値は、入力電圧ＶｉｎがＶ１−｜Ｖｔｈ（ＰＴ５）｜のときである。この領域の下限値は入力電圧Ｖｉｎが低電位側電源ＶＳＳ電圧レベルのときである。
【００４２】
続いて、Ｎｃｈ＆Ｐｃｈ動作領域（III）について説明する。Ｎｃｈ＆Ｐｃｈ動作領域（III）では、Ｐｃｈ ＭＯＳトランジスタＰＴ５、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４、差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２が動作している。
【００４３】
ここで、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２のベータ（ゲート幅Ｗｇ／ゲート長Ｌｇ）と、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４のベータ（ゲート幅Ｗｇ／ゲート長Ｌｇ）と比を（１−β）対βとする。一定なバイアス電流ＩｂがＰｃｈ ＭＯＳトランジスタＰＴ１乃至４と、Ｐｃｈ ＭＯＳトランジスタＰＴ５との電流配分をα対（１−α）とする。
【００４４】
この設定により、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２に流れるバイアス電流Ｉｂ１と、Ｐｃｈ ＭＯＳトランジスタＰＴ５に流れるバイアス電流Ｉｂ２と、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４に流れるバイアス電流Ｉｂ３とは、
は、
Ib1＝Ib×α×(1−β)・・・・・・・・・・・・式（７）
Ib2＝Ib×(1−α)・・・・・・・・・・・・・・式（８）
Ib3＝Ib×α×β ・・・・・・・・・・・・・・式（９）
Ib＝Ib1＋Ib2＋Ib3 ・・・・・・・・・・・・・式（１０）
と表される。
【００４５】
ここで、カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５において、Ｎｃｈ ＭＯＳトランジスタＮＴ４と、Ｎｃｈ ＭＯＳトランジスタＮＴ５との比を1対Ｎ（ミラー比Ｎ）とすると、Ｎｃｈ ＭＯＳトランジスタＮＴ３に流れるバイアス電流Ｉｂ７は、
Ib7＝Ib2−N×IB3＝Ib×{1−α−(N×α×β)}・・・式（１１）
と表される。
【００４６】
次に、本実施例では、高電位側電源ＶＤＤ側のＮｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）と、低電位側ＶＳＳ側のＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）とを同一になるように以下の手順でパラメータを設定する。
【００４７】
Ｐｃｈ動作領域（II）での差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２に流れるバイアス電流Ｉｂ１は、
Ib1＝Ib×(1−β)・・・・・・・・・・・・・・・・式（１２）
で表され、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２の素子形状をＷｇｐ／Ｌｇｐ、Ｐｃｈ ＭＯＳトランジスタの移動度をμｐ、ＭＯＳトランジスタのゲート絶縁膜の単位面積あたりの容量をＣｏｘとすると、Ｐｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）は、
gmp＝{2・μp・Cox・(Wgp／Lgp)・Ib・(1−β)}１／２・・・式（１３）
と表される。
【００４８】
Ｎｃｈ側動作領域（I）では、Ｎｃｈ動作領域（I）のトランスコンダクタンス（ｇｍｎ）を式（１２）で表すＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）と同一になるように、差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２の素子形状（Ｗｇｎ／Ｌｇｎ）を調整する。
【００４９】
例えば、Ｐｃｈ ＭＯＳトランジスタの移動度μｐと、Ｎｃｈ ＭＯＳトランジスタの移動度μｎとの比率を、μp：μn＝１：γとする。カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ３のベータ（Ｗｇ／Ｌｇ）とＮｃｈ ＭＯＳトランジスタＮＴ２のベータ（Ｗｇ／Ｌｇ）との比を、１対｛（１−β）／γ｝に設定し、且つ差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２の素子形状（Ｗｇｐ／Ｌｇｐ）と差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２の素子形状（Ｗｇｎ／Ｌｇｎ）とを等しく設定することにより、Ｎｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）とＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）を等しくすることができる。
【００５０】
或いは、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２の素子形状（Ｗｇｐ／Ｌｇｐ）と差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２の素子形状（Ｗｇｎ／Ｌｇｎ）との比を１対｛（１−β）／γ｝に設定し、且つ差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１の素子形状（Ｗｇｎ／Ｌｇｎ）とＮｃｈ ＭＯＳトランジスタＮＴ２の素子形状（Ｗｇｎ／Ｌｇｎ）を等しく設定することにより、Ｎｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）とＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）を等しくすることができる。
【００５１】
続いて、Ｎｃｈ＆Ｐｃｈ動作領域（III）のトランスコンダクタンス（ｇｍｔ）をＮｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）及びＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）と略同一になるように以下の手順でパラメータを設定する。
【００５２】
Ｎｃｈ＆Ｐｃｈ動作領域（III）で最もトランスコンダクタンス（ｇｍｐ）及び（ｇｍｎ）が変化し、入力電圧ＶｉｎがバイアスＶ１の点（α＝１／２の点）での差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２のトランスコンダクタンスと差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２のトランスコンダクタンスとの和（トランスコンダクタンス（ｇｍｔ））が、Ｐｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）と同一になるように設定する。トランスコンダクタンスはドレイン電流の１／２乗に比例するので、
{Ib(1-β)}1／2={Ib(1-β)／2}1／2+[Ib(1-β){1-(1／2)-N(β／2)}]1／2・・・式（１４）
と設定する。式（１４）を簡略化すると、
(1／2)−1＝(1−N・β) 1／2・・・・・・・・・式（１５）
β≒0.828／N・・・・・・・・・・・・・・・式（１６）
と表される。
【００５３】
ここで、βの値は０（ゼロ）＜β＜１の範囲にあり、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０の低消費電力化、入力オフセットの低減化、チップ面積の増加の抑制（バイアス切り替え部１３による増加分の抑制）を考慮すると、Ｎの値は１以上に設定するのが好ましい。この点を考慮し、例えばＮを４に設定するとβは０．２０７という値に設定される。
【００５４】
このような設定をすることにより、図２に示すように、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０のＮｃｈ＆Ｐｃｈ動作領域（III）での総合トランスコンダクタンス（ｇｍｔ）を、他の領域であるＮｃｈ側動作領域（I）でのトランスコンダクタンス（ｇｍｎ）及びＰｃｈ側動作領域（II）でのトランスコンダクタンス（ｇｍｐ）と略同一な値にすることができる。つまり、入力電圧Ｖｉｎの全範囲においてＲａｉｌ ｔｏ Ｒａｉｌオペアンプ５０のトランスコンダクタンスを略一定化することができる。
【００５５】
ここでいう、略一定とは、入力電圧ＶｉｎがＶ１−｜Ｖｔｈ（ＰＴ５）｜よりも大きく、且つＶ１よりも小さな領域ではＲａｉｌ ｔｏ Ｒａｉｌオペアンプ５０の総合トランスコンダクタンス（ｇｍｔ）が若干変動し、入力電圧ＶｉｎがＶ１よりも大きく、且つＶ１＋｜Ｖｔｈ（ＰＴ５）｜よりも小さな領域ではＲａｉｌ ｔｏ Ｒａｉｌオペアンプ５０の総合トランスコンダクタンス（ｇｍｔ）が若干変動することをさす。ただし、比較例と比較するとその変動量を非常に少さくすることができる。
【００５６】
上述したように、本実施例の演算増幅器では、差動入力段１と出力段２が設けられる。差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、及びバイアス切替部１３が設けられる。第１の差動増幅部１１には差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられ、第２の差動増幅部１２には差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。バイアス切替部１３には、Ｐｃｈ ＭＯＳトランジスタＰＴ３乃至５とＮｃｈ ＭＯＳトランジスタＮＴ３乃至ＮＴ５が設けられる。バイアス切替部１３のＰｃｈ ＭＯＳトランジスタＰＴ５は、入力電圧Ｖｉｎレベルに応じて第１の差動増幅部１１のバイアス電流Ｉｂ６と第２の差動増幅部１２のバイアス電流Ｉｂ１を切り替え、バイアス切替部１３の差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４とカレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５により、第１の差動増幅部１１及び第２の差動増幅部１２が共に動作する領域でのバイアス電流Ｉｂ６及びバイアス電流Ｉｂ１を補正する。
【００５７】
このため、入力電圧Ｖｉｎの全領域において、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０のトランスコンダクタンスを略一定にすることができる。
【００５８】
なお、本実施例では、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０をＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタで構成してもよい。
【実施例２】
【００５９】
次に、本発明の実施例２に係る演算増幅器について、図面を参照して説明する。図３は演算増幅器としてのＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプの第１の差動増幅部の構成を変更している。
【００６０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６１】
図３に示すように、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０ａには、差動入力段１ａと出力段２ａが設けられる。Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０ａは、ＣＭＯＳから構成され、入力電圧Ｖｉｎが高電位側電源ＶＤＤレベルから低電位側電源ＶＳＳレベルの範囲までＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器である。
【００６２】
差動入力段１ａには、第１の差動増幅部１１ａ、第２の差動増幅部１２、バイアス切替部１３ａ、及び短絡防止部１５が設けられる。差動入力段１ａは、＋側の入力電圧Ｖｉｎ＋と同相の−側の入力電圧Ｖｉｎ−が入力され、差動増幅された２つの信号を出力段２ａに出力する。
【００６３】
第１の差動増幅部１１ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ１１、Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１、及びＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２が設けられる。Ｄ型とはディプレッション型とも呼称され、Ｄ型ＭＯＳトランジスタは、ノーマリーオントランジスタである。なお、Ｐｃｈ ＭＯＳトランジスタＰＴ１１と、これ以降記載されるＭＯＳトランジスタで、特にＤ型と表記されないＭＯＳトランジスタはすべてＥ型（エンハンスメント型とも呼称される）である。
【００６４】
Ｐｃｈ ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ２１に接続され、ノードＮ２１側にバイアス電流Ｉｂ８を供給する。
【００６５】
Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１は、ソースがノードＮ２１に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ３のゲートに接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２は、ソースがノードＮ２１に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＴ２及びＰＴ４のゲートに接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２は、差動対を構成する。差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２には、バイアス電流Ｉｂ８が供給される。
【００６６】
短絡防止部１５には、Ｐｃｈ ＭＯＳトランジスタＰＴ１５とＰｃｈ ＭＯＳトランジスタＰＴ１６が設けられる。
【００６７】
Ｐｃｈ ＭＯＳトランジスタＰＴ１５は、ソースがＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１のドレインに接続され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ１のドレイン及び出力段２ａのノードＮ３３に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１６は、ソースがＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２のドレインに接続され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ２のドレイン及び出力段２ａのノードＮ２９に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１５及びＰＴ１６のゲートはノードＮ２２に接続され、ノードＮ２２は接地電位である低電位側電源ＶＳＳに接続される。
【００６８】
ここで、第１の差動増幅部１１ａがオフ、第２の差動増幅部１２がオンしているとき、Ｐｃｈ ＭＯＳトランジスタＰＴ１のドレインからＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１のドレイン側に電流が流れ込み、Ｐｃｈ ＭＯＳトランジスタＰＴ２のドレインからＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２のドレイン側に電流が流れ込む。Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２は、Ｅ型（エンハンスメント型）ＭＯＳトランジスタよりもインピーダンスが非常に低い。このため、短絡防止部１５が無い場合、Ｐｃｈ ＭＯＳトランジスタＰＴ１のドレインとＰｃｈ ＭＯＳトランジスタＰＴ２のドレインの間が短絡する。
【００６９】
つまり、短絡防止部１５は、Ｐｃｈ ＭＯＳトランジスタＰＴ１のドレインからＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１のドレイン側に電流が流れ込むのをカットし、Ｐｃｈ ＭＯＳトランジスタＰＴ２のドレインからＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２のドレイン側に電流が流れ込むのをカットする。その結果、短絡防止部１５はＰｃｈ ＭＯＳトランジスタＰＴ１のドレインとＰｃｈ ＭＯＳトランジスタＰＴ２のドレインの間の短絡を防止する。
【００７０】
バイアス切替部１３ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ３乃至５、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、及びＮｃｈ ＭＯＳトランジスタ３乃至６が設けられる。
【００７１】
Ｐｃｈ ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源ＶＤＤに接続され、ドレインが、ゲート、ノードＮ２３、及びＮｃｈ ＭＯＳトランジスタＮＴ６のドレインに接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ６を流す。Ｐｃｈ ＭＯＳトランジスタＰＴ１１及びＰＴ１２は、カレントミラー回路を構成する。Ｐｃｈ ＭＯＳトランジスタＰＴ１１からノードＮ２１側に流れるバイアス電流Ｉｂ８は、Ｐｃｈ ＭＯＳトランジスタＰＴ１２から低電位側電源ＶＳＳ側に流れるバイアス電流Ｉｂ６と同じ電流が流れる（ミラー比１に設定）。
【００７２】
出力段２ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ１３、Ｐｃｈ ＭＯＳトランジスタＰＴ１４、Ｎｃｈ ＭＯＳトランジスタＮＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＴ１３、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。出力段２ａは、第１の差動増幅部１１ａから出力される信号と第２の差動増幅部１２から出力される信号が入力され、２つの信号を一つに合成し、合成された信号を増幅して出力信号Ｓｏｕｔとして出力する。
【００７３】
Ｐｃｈ ＭＯＳトランジスタＰＴ１３は、ソースが高電位側電源ＶＤＤに接続され、ゲートがドレイン、ノードＮ２８、及びノードＮ３０に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１４は、ソースが高電位側電源ＶＤＤに接続され、ゲートがノードＮ３０及びＰｃｈ ＭＯＳトランジスタＰＴ１３のゲートに接続され、ドレインがＮ３１に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１３及びＰＴ１４は、カレントミラー回路を構成する。ノードＮ３１から出力信号Ｓｏｕｔが出力される。
【００７４】
Ｎｃｈ ＭＯＳトランジスタＮＴ１１は、ドレインがノード２８に接続され、ソースがノードＮ２９及びＰｃｈ ＭＯＳトランジスタＰＴ１６のドレインに接続され、ゲートがノードＮ３２に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。Ｎｃｈ ＭＯＳトランジスタＮＴ１２は、ドレインがノード３１に接続され、ソースがノードＮ３３及びＰｃｈ ＭＯＳトランジスタＰＴ１５のドレインに接続され、ゲートがノードＮ３２に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。
【００７５】
抵抗Ｒ１は、一端がノードＮ２９に接続され、他端が低電位側電源ＶＳＳに接続される。抵抗Ｒ２は、一端がノードＮ３３に接続され、他端が低電位側電源ＶＳＳに接続される。
【００７６】
ここで、 本実施例では、Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２の飽和領域（５極管領域）でのトランスコンダクタンス（ｇｍ２ａ）とＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２の飽和領域（５極管領域）でのトランスコンダクタンス（ｇｍ２ｂ）を同一になるように設定している。
【００７７】
その方法は、E型Ｐｃｈ ＭＯＳトランジスタの閾値電圧に対してＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２の閾値電圧の変化分による｜Ｖｄ−Ｖｔｈ｜の増加をβを減少させることにより補整し、ｇｍ２ａとｇｍ２ｂを同一にしている。Ｅ型Ｐｃｈ ＭＯＳトランジスタの移動度（μ）とＤ型Ｐｃｈ ＭＯＳトランジスタの移動度（μ）はほぼ同一の値を有する。
【００７８】
βの補整として、例えば、Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２のゲート幅（Ｗｇ）を変更することにより対応している。即ち、パラメータを１項目変更させることにより容易にｇｍ２ａとｇｍ２ｂを同一にすることができる。
【００７９】
このような設定を行うことにより、差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２は、実施例１の差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２と同様な動作をすることができる。
【００８０】
上述したように、本実施例の演算増幅器では、差動入力段１ａと出力段２ａが設けられる。差動入力段１ａには、第１の差動増幅部１１ａ、第２の差動増幅部１２、バイアス切替部１３ａ、及び短絡防止部１５が設けられる。第１の差動増幅部１１ａには差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２とＰｃｈ ＭＯＳトランジスタＰＴ１１が設けられ、第２の差動増幅部１２には差動対をなす定電流源１４とＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。バイアス切替部１３ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ３乃至５、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、及びＮｃｈ ＭＯＳトランジスタＮＴ３乃至ＮＴ６が設けられる。
【００８１】
バイアス切替部１３ａのＰｃｈ ＭＯＳトランジスタＰＴ５は、入力電圧Ｖｉｎレベルに応じて第１の差動増幅部１１ａのバイアス電流Ｉｂ８と第２の差動増幅部１２のバイアス電流Ｉｂ１を切り替え、バイアス切替部１３ａの差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４、カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５、及びカレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ３及びＮＴ６により、第１の差動増幅部１１ａ及び第２の差動増幅部１２が共に動作する領域でのバイアス電流Ｉｂ８及びバイアス電流Ｉｂ１を補正する。
【００８２】
このため、入力電圧Ｖｉｎの全領域において、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０ａのトランスコンダクタンスを一定にすることができる。
【００８３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８４】
例えば、実施例２では、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０ａをＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタで構成してもよい。また、実施例２では、第１の差動増幅部１１ａの差動対をＤ型（ディプレッション型）Ｐｃｈ ＭＯＳトランジスタで構成し、第２の差動増幅部１２の差動対をＥ型（エンハンスメント型）Ｐｃｈ ＭＯＳトランジスタで構成しているが、代わりに第１の差動増幅部１１ａの差動対をＥ型（エンハンスメント型）Ｎｃｈ ＭＯＳトランジスタで構成し、第２の差動増幅部１２の差動対をＤ型（ディプレッション型）Ｎｃｈ ＭＯＳトランジスタで構成してもよい。この場合、他のＭＯＳトランジスタもＰｃｈからＮｃｈへ変更し、ＮｃｈからＰｃｈへ変更するのがよい。
【００８５】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部とを具備する演算増幅器。
【００８６】
（付記２） 第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部と、前記第１の差動増幅部から出力される第１の信号と前記第２の差動増幅部から出力される第２の信号が入力され、前記第１及び第２の信号を合成した出力信号を出力する出力段とを具備する演算増幅器。
【００８７】
（付記３） 第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部と、前記第１の差動増幅部から出力される第１の信号と前記第２の差動増幅部から出力される第２の信号が入力され、前記第１及び第２の信号を合成した出力信号を出力する出力段とを具備する演算増幅器。
【００８８】
（付記４） 前記第１の動作領域、前記第１の差動増幅部のみ動作する領域、及び前記第２の差動増幅部のみ動作する領域からなる前記入力電圧の全動作領域で、トランスコンダクタンスが一定である付記１乃至３のいずれかに記載の演算増幅器。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施例１に係るＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図。
【図２】本発明の実施例１に係るＲａｉｌ ｔｏ Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス（ｇｍ）の関係を示す図。
【図３】本発明の実施例２に係るＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図。
【符号の説明】
【００９０】
１、１ａ 差動入力段
２、２ａ 出力段
１１、１１ａ 第１の差動増幅部
１２、１２ａ 第２の差動増幅部
１３、１３ａ バイアス切替部
１４ 定電流源
１５ 短絡防止部
５０、５０ａ Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ
ＤＰＴ１、ＤＰＴ２ Ｄ型Ｐｃｈ ＭＯＳトランジスタ
Ｉｂ、Ｉｂ１〜８ バイアス電流
Ｎ１〜１４、Ｎ２１〜２３、Ｎ２８〜３３ ノード
ＮＴ１〜１２ Ｎｃｈ ＭＯＳトランジスタ
ＰＴ１〜９、ＰＴ１１〜１６ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗
Ｓｏｕｔ 出力信号
Ｖ１〜４ バイアス電圧
Ｖｉｎ＋ ＋側の入力電圧
Ｖｉｎ− −側の入力電圧
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
【技術分野】
【０００１】
本発明は、演算増幅器（operational amplifier オペアンプとも呼称される）に係り、特に演算増幅器の入力範囲が供給電源の最小値から最大値までの全範囲でＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器は、入力信号を増幅して出力し、初期増幅する差動入力段と駆動機能を提供して更なる増幅も可能とする出力段とを含む。演算増幅器の差動入力段には、初期利得を提供し、増幅器に一定のバンド幅と一定な利得を与えるためにトランスコンダクタンス（ｇｍとも呼称される）が一定なＲａｉｌ ｔｏ Ｒａｉｌ動作する差動増幅回路が一般的に用いられている。なお、「Ｒａｉｌ ｔｏ Ｒａｉｌ」はモトローラ社の商標である（例えば、特許文献１参照。）。
【０００３】
近年、電子機器の低消費電力化及び多機能化の進展に伴い、差動増幅回路などをＣＭＯＳで構成されるＲａｉｌ ｔｏ Ｒａｉｌ動作の演算増幅器が多用されている。ところが、特許文献１などに記載される演算増幅器においては、差動入力段の差動増幅回路を構成するＰｃｈ ＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びＮｃｈ ＭＯＳトランジスタが共に動作する領域では総合トランスコンダクタンスが変動し、差動対をなすＰｃｈ ＭＯＳトランジスタを流れる電流及びＮｃｈ ＭＯＳトランジスタを流れる電流が等しいときに、最大約４１％増加（差動対をなすＰｃｈ ＭＯＳトランジスタだけが“ＯＮ”、或いは差動対をなすＮｃｈ ＭＯＳトランジスタだけが“ＯＮ”するときの２１／２倍）するという問題点がある。
【特許文献１】特開２００２−１８５２７２号公報（頁９、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、総合トランスコンダクタンスの値を一定にできるＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の演算増幅器は、第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の演算増幅器は、第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、総合トランスコンダクタンスの値を一定にできるＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る演算増幅器について、図面を参照して説明する。図１は演算増幅器としてのＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図である。本実施例では、入力電圧の全範囲でのトランスコンダクタンス（ｇｍ）の値を一定にするバイアス切替部をＲａｉｌ ｔｏ Ｒａｉｌオペアンプに設けている。
【００１０】
図１に示すように、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０には、差動入力段１と出力段２が設けられる。Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）から構成され、入力電圧Ｖｉｎが高電位側電源ＶＤＤレベルから低電位側電源ＶＳＳレベルの範囲までＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器である。
【００１１】
差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、及びバイアス切替部１３が設けられる。差動入力段１は、＋側の入力電圧Ｖｉｎ＋と同相の−側の入力電圧Ｖｉｎ−が入力され、差動増幅された２つの信号を出力段２に出力する。
【００１２】
第２の差動増幅部１２には、定電流源１４、Ｐｃｈ ＭＯＳトランジスタＰＴ１、及びＰｃｈ ＭＯＳトランジスタＰＴ２が設けられる。
【００１３】
ここで、Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２と、これ以降記載されるＭＯＳトランジスタで、特にＤ型と表記されないＭＯＳトランジスタはすべてＥ型（エンハンスメント型とも呼称される）である。Ｄ型とはディプレッション型とも呼称され、Ｄ型ＭＯＳトランジスタは、ノーマリーオントランジスタである。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは絶縁ゲート型電界効果トランジスタとも呼称される。
【００１４】
定電流源１４は、高電位側電源ＶＤＤとノードＮ１の間に設けられ、一定なバイアス電流Ｉｂを生成する。定電流源１４は、Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２側、Ｐｃｈ ＭＯＳトランジスタＰＴ５側、Ｐｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４側にそれぞれバイアス電流を適宜供給する。
【００１５】
Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ソースがノードＮ１に接続され、ドレインが出力段２のノードＮ１４に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ソースがノードＮ１に接続され、ドレインが出力段２のノードＮ８に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２は差動対を構成する。差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２にはバイアス電流Ｉｂ１が供給される。
【００１６】
第１の差動増幅部１１には、Ｎｃｈ ＭＯＳトランジスタＮＴ１、Ｎｃｈ ＭＯＳトランジスタＮＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ６が設けられる。
【００１７】
Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ドレインが出力段２のノードＮ１２に接続され、ソースがノードＮ５に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ２は、ドレインが出力段２のノードＮ６に接続され、ソースがノードＮ５に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２にはバイアス電流Ｉｂ６が供給される。
【００１８】
Ｎｃｈ ＭＯＳトランジスタＮＴ６は、ドレインがノードＮ５に接続され、ソースが接地電位である低電位側電源ＶＳＳに接続され、ゲートがノードＮ４に接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ６を流す。
【００１９】
バイアス切替部１３には、Ｐｃｈ ＭＯＳトランジスタＰＴ３乃至５とＮｃｈ ＭＯＳトランジスタＮＴ３乃至ＮＴ５が設けられる。
【００２０】
Ｐｃｈ ＭＯＳトランジスタＰＴ３は、ソースがノードＮ１に接続され、ドレインがノードＮ３に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｐｃｈ ＭＯＳトランジスタＰＴ４は、ソースがノードＮ１に接続され、ドレインがノードＮ３に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４にはバイアス電流Ｉｂ３が供給される。
【００２１】
Ｐｃｈ ＭＯＳトランジスタＰＴ５は、ソースがＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２のソース（ノードＮ１）とＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４のソースに接続され、ドレインがノードＮ２に接続され、ゲートに一定なバイアス電圧Ｖ１が印加され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ２を流す。
【００２２】
Ｎｃｈ ＭＯＳトランジスタＮＴ３は、ドレインがノードＮ２及びゲートに接続され、ソースが低電位側電源ＶＳＳに接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ７を流す。Ｎｃｈ ＭＯＳトランジスタＮＴ３及びＮＴ６は、カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＴ３から低電位側電源ＶＳＳに流れるバイアス電流Ｉｂ７のミラー倍された電流が、Ｎｃｈ ＭＯＳトランジスタＮＴ６から低電位側電源ＶＳＳにバイアス電流Ｉｂ６として流れる。
【００２３】
Ｎｃｈ ＭＯＳトランジスタＮＴ４は、ドレインがノードＮ３及びゲートに接続され、ソースが低電位側電源ＶＳＳに接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ４を流す。バイアス電流Ｉｂ４はバイアス電流Ｉｂ３と等しい。
【００２４】
Ｎｃｈ ＭＯＳトランジスタＮＴ５は、ドレインがノードＮ２及びＮ４に接続され、ゲートがＮｃｈ ＭＯＳトランジスタＮＴ４のゲートに接続され、ソースが低電位側電源ＶＳＳに接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ５を流す。Ｎｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５は、カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＴ４から低電位側電源ＶＳＳに流れるバイアス電流Ｉｂ４のミラー倍された電流が、Ｎｃｈ ＭＯＳトランジスタＮＴ５から低電位側電源ＶＳＳにバイアス電流Ｉｂ５として流れる。
【００２５】
出力段２には、Ｐｃｈ ＭＯＳトランジスタＰＴ６乃至ＰＴ９とＮｃｈ ＭＯＳトランジスタＮＴ７乃至１０が設けられる。出力段２は、第１の差動増幅部１１から出力される信号と第２の差動増幅部１２から出力される信号が入力され、２つの信号を一つに合成し、合成された信号を増幅して出力信号Ｓｏｕｔとして出力する。
【００２６】
Ｐｃｈ ＭＯＳトランジスタＰＴ６は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ６及びＮｃｈ ＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートがノードＮ９に接続され、ゲートに一定なバイアス電圧Ｖ４が印加される。Ｐｃｈ ＭＯＳトランジスタＰＴ７は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ１２及びＮｃｈ ＭＯＳトランジスタＮＴ１のドレインに接続され、ゲートがノードＮ９に接続され、ゲートに一定なバイアス電圧Ｖ４が印加される。
【００２７】
Ｐｃｈ ＭＯＳトランジスタＰＴ８は、ソースがノードＮ６及びＮｃｈ ＭＯＳトランジスタＮＴ２のドレインに接続され、ドレインがノードＮ７に接続され、ゲートがノードＮ１０に接続され、ゲートに一定なバイアス電圧Ｖ３が印加される。Ｐｃｈ ＭＯＳトランジスタＰＴ９は、ソースがノードＮ１２及びＮｃｈ ＭＯＳトランジスタＮＴ１のドレインに接続され、ドレインがノードＮ１３に接続され、ゲートがノードＮ１０に接続され、ゲートに一定なバイアス電圧Ｖ３が印加される。ノードＮ１３から出力信号Ｓｏｕｔが出力される。
【００２８】
Ｎｃｈ ＭＯＳトランジスタＮＴ７は、ドレインがノードＮ７に接続され、ソースがノードＮ８及びＰｃｈ ＭＯＳトランジスタＰＴ２のドレインに接続され、ゲートがノードＮ１１に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。Ｎｃｈ ＭＯＳトランジスタＮＴ８は、ドレインがノードＮ１３に接続され、ソースがノードＮ１４及びＰｃｈ ＭＯＳトランジスタＰＴ１のドレインに接続され、ゲートがノードＮ１１に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。
【００２９】
Ｎｃｈ ＭＯＳトランジスタＮＴ９は、ドレインがノードＮ８に接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートがノードＮ７に接続される。Ｎｃｈ ＭＯＳトランジスタＮＴ１０は、ドレインがノードＮ１４に接続され、ソースが低電位側電源ＶＳＳに接続され、ゲートがノードＮ７及びＮｃｈ ＭＯＳトランジスタＮＴ９のゲートに接続される。
【００３０】
次に、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０を構成するＭＯＳトランジスタの静特性について説明する。ＭＯＳトランジスタは、非飽和領域（３極管領域）と飽和領域（５極管領域）がある。
【００３１】
非飽和領域（３極管領域）でのドレイン電流Ｉｄ１とトランスコンダクタンス（ｇｍ１）は、
Id1＝k×{(Vg−Vth)×Vd−(Vd2／2)}・・・・・・・・・式（１）
k＝(μ×εox×εo×Wg)／(tox×Lg)・・・・・・・・・式（２）
gm1＝k|Vd｜・・・・・・・・・・・・・・・・・・・・式（３）
で表される。
【００３２】
飽和領域（５極管領域）でのドレイン電流Ｉｄ２とトランスコンダクタンス（ｇｍ２）は、
Id2＝{k×(Vg−Vth)2}／2・・・・・・・・・・・・・・式（４）
gm2＝k|Vg−Vth｜≒(2k×Id2)1/2・・・・・・・・・・・式（５）
で表される。
【００３３】
なお、Ｖｇはゲート電圧、ＶｔｈはＭＯＳトランジスタの閾値電圧、Ｖｄはドレイン電圧、μは移動度（Ｎｃｈの場合は電子の移動度、Ｐｃｈの場合はホールの移動度）、εｏｘはゲート絶縁膜の比誘電率、εｏは誘電率、Ｗｇはゲート幅、ｔｏｘはゲート絶縁膜の膜厚、Ｌｇはゲート長である。Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０では、飽和領域で動作するように設計される。
【００３４】
次に、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプの特性について、図２を参照して説明する。図２はＲａｉｌ ｔｏ Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス(ｇｍ)の関係を示す図、図中実線（ａ）は本実施例の特性を示し、図中破線（ｂ）は比較例のＲａｉｌ ｔｏ Ｒａｉｌオペアンプの特性を示す。ここで、比較例のＲａｉｌ ｔｏ Ｒａｉｌオペアンプとは、Ｎｃｈ側の第１の差動増幅部とＰｃｈ側の第２の差動増幅部を入力電圧Ｖｉｎの電圧レベルに応じて切り替えるものであり、例えばＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４とＮｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５を省略してものであり、Ｎｃｈ側の第１の差動増幅部とＰｃｈ側の第２の差動増幅部が共に動作する領域で、Ｎｃｈ側の第１の差動増幅部に流れるバイアス電流とＰｃｈ側の差動増幅部に流れるバイアス電流を補整していないものである。
【００３５】
図２に示すように、比較例及びＲａｉｌ ｔｏ Ｒａｉｌオペアンプ５０では、入力電圧Ｖｉｎのレベルに応じて３つの動作領域が存在する。３つの領域とは、Ｎｃｈ側の差動対だけが動作する高電位側電源ＶＤＤ側のＮｃｈ側動作領域（I）と、Ｐｃｈ側の差動対だけが動作する低電位側ＶＳＳ側のＰｃｈ動作領域（II）と、Ｎｃｈ側の差動対とＰｃｈ側の差動対が共に動作するＮｃｈ＆Ｐｃｈ動作領域（III）とである。
【００３６】
比較例及び本実施例を含めＲａｉｌ ｔｏ Ｒａｉｌオペアンプでは、Ｎｃｈ側の差動対だけが動作する高電位側電源ＶＤＤ側のＮｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）と、Ｐｃｈ側の差動対だけが動作する低電位側ＶＳＳ側のＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）とを同一になるように、ＭＯＳトランジスタの形状などが最適化される。詳細は後述する。
【００３７】
Ｎｃｈ側の差動対とＰｃｈ側の差動対が共に動作するＮｃｈ＆Ｐｃｈ動作領域（III）では、比較例において、Ｎｃｈ側の差動対とＰｃｈ側の差動対が共に動作し、且つ入力電圧Ｖｉｎがバイアス電圧Ｖ１のとき、バイアス電流を補整していない。そのため、総合トランスコンダクタンス（ｇｍｔ）が他の領域よりも最大約４１％増加する。一方、本実施例では、総合トランスコンダクタンス（ｇｍｔ）が他の領域と同一になるようにバイアス電流が補整される。
【００３８】
これ以降、本実施例での設定方法について詳細に説明する。まず、高電位側電源ＶＤＤ側のＮｃｈ側動作領域（I）では、切替スイッチであるＰｃｈ ＭＯＳトランジスタＰＴ５がオンし、Ｐｃｈ ＭＯＳトランジスタＰＴ１乃至ＰＴ４がオフしている。
【００３９】
この領域の下限値は、Ｐｃｈ ＭＯＳトランジスタＰＴ５のゲート・ソース間がＰｃｈ ＭＯＳＰＴ１乃至ＰＴ４のゲート・ソース間電圧よりもＰｃｈ ＭＯＳトランジスタＰＴ５の閾値の絶対値｜Ｖｔｈ（ＰＴ５）｜分高い電圧のときである。つまり、Ｎｃｈ側動作領域（I）とＮｃｈ＆Ｐｃｈ動作領域（III）の境界値は、入力電圧ＶｉｎがＶ１＋｜Ｖｔｈ（ＰＴ５）｜のときである。この領域の上限値は入力電圧Ｖｉｎが高電位側電源ＶＤＤ電圧レベルのときである。なお、バイアス電圧Ｖ１と高電位側電源ＶＤＤ電圧の関係は、
0＜V1＜VDD・・・・・・・・・・・・・・・・・・式（６）
に設定される。
【００４０】
次に、低電位側電源ＶＳＳ側のＰｃｈ側動作領域（II）では、切替スイッチであるＰｃｈ ＭＯＳトランジスタＰＴ５がオフし、Ｐｃｈ ＭＯＳトランジスタＰＴ１乃至ＰＴ４がオンしている。
【００４１】
この領域の上限値は、Ｐｃｈ ＭＯＳトランジスタＰＴ５のゲート・ソース間がＰｃｈ ＭＯＳＰＴ１乃至ＰＴ４のゲート・ソース間電圧よりもＰｃｈ ＭＯＳトランジスタＰＴ５の閾値の絶対値｜Ｖｔｈ（ＰＴ５）｜分低い電圧のときである。つまり、Ｐｃｈ側動作領域（II）とＮｃｈ＆Ｐｃｈ動作領域（III）の境界値は、入力電圧ＶｉｎがＶ１−｜Ｖｔｈ（ＰＴ５）｜のときである。この領域の下限値は入力電圧Ｖｉｎが低電位側電源ＶＳＳ電圧レベルのときである。
【００４２】
続いて、Ｎｃｈ＆Ｐｃｈ動作領域（III）について説明する。Ｎｃｈ＆Ｐｃｈ動作領域（III）では、Ｐｃｈ ＭＯＳトランジスタＰＴ５、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４、差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２が動作している。
【００４３】
ここで、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２のベータ（ゲート幅Ｗｇ／ゲート長Ｌｇ）と、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４のベータ（ゲート幅Ｗｇ／ゲート長Ｌｇ）と比を（１−β）対βとする。一定なバイアス電流ＩｂがＰｃｈ ＭＯＳトランジスタＰＴ１乃至４と、Ｐｃｈ ＭＯＳトランジスタＰＴ５との電流配分をα対（１−α）とする。
【００４４】
この設定により、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２に流れるバイアス電流Ｉｂ１と、Ｐｃｈ ＭＯＳトランジスタＰＴ５に流れるバイアス電流Ｉｂ２と、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４に流れるバイアス電流Ｉｂ３とは、
は、
Ib1＝Ib×α×(1−β)・・・・・・・・・・・・式（７）
Ib2＝Ib×(1−α)・・・・・・・・・・・・・・式（８）
Ib3＝Ib×α×β ・・・・・・・・・・・・・・式（９）
Ib＝Ib1＋Ib2＋Ib3 ・・・・・・・・・・・・・式（１０）
と表される。
【００４５】
ここで、カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５において、Ｎｃｈ ＭＯＳトランジスタＮＴ４と、Ｎｃｈ ＭＯＳトランジスタＮＴ５との比を1対Ｎ（ミラー比Ｎ）とすると、Ｎｃｈ ＭＯＳトランジスタＮＴ３に流れるバイアス電流Ｉｂ７は、
Ib7＝Ib2−N×IB3＝Ib×{1−α−(N×α×β)}・・・式（１１）
と表される。
【００４６】
次に、本実施例では、高電位側電源ＶＤＤ側のＮｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）と、低電位側ＶＳＳ側のＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）とを同一になるように以下の手順でパラメータを設定する。
【００４７】
Ｐｃｈ動作領域（II）での差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２に流れるバイアス電流Ｉｂ１は、
Ib1＝Ib×(1−β)・・・・・・・・・・・・・・・・式（１２）
で表され、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２の素子形状をＷｇｐ／Ｌｇｐ、Ｐｃｈ ＭＯＳトランジスタの移動度をμｐ、ＭＯＳトランジスタのゲート絶縁膜の単位面積あたりの容量をＣｏｘとすると、Ｐｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）は、
gmp＝{2・μp・Cox・(Wgp／Lgp)・Ib・(1−β)}１／２・・・式（１３）
と表される。
【００４８】
Ｎｃｈ側動作領域（I）では、Ｎｃｈ動作領域（I）のトランスコンダクタンス（ｇｍｎ）を式（１２）で表すＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）と同一になるように、差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２の素子形状（Ｗｇｎ／Ｌｇｎ）を調整する。
【００４９】
例えば、Ｐｃｈ ＭＯＳトランジスタの移動度μｐと、Ｎｃｈ ＭＯＳトランジスタの移動度μｎとの比率を、μp：μn＝１：γとする。カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ３のベータ（Ｗｇ／Ｌｇ）とＮｃｈ ＭＯＳトランジスタＮＴ２のベータ（Ｗｇ／Ｌｇ）との比を、１対｛（１−β）／γ｝に設定し、且つ差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２の素子形状（Ｗｇｐ／Ｌｇｐ）と差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２の素子形状（Ｗｇｎ／Ｌｇｎ）とを等しく設定することにより、Ｎｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）とＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）を等しくすることができる。
【００５０】
或いは、差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２の素子形状（Ｗｇｐ／Ｌｇｐ）と差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２の素子形状（Ｗｇｎ／Ｌｇｎ）との比を１対｛（１−β）／γ｝に設定し、且つ差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１の素子形状（Ｗｇｎ／Ｌｇｎ）とＮｃｈ ＭＯＳトランジスタＮＴ２の素子形状（Ｗｇｎ／Ｌｇｎ）を等しく設定することにより、Ｎｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）とＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）を等しくすることができる。
【００５１】
続いて、Ｎｃｈ＆Ｐｃｈ動作領域（III）のトランスコンダクタンス（ｇｍｔ）をＮｃｈ側動作領域（I）のトランスコンダクタンス（ｇｍｎ）及びＰｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）と略同一になるように以下の手順でパラメータを設定する。
【００５２】
Ｎｃｈ＆Ｐｃｈ動作領域（III）で最もトランスコンダクタンス（ｇｍｐ）及び（ｇｍｎ）が変化し、入力電圧ＶｉｎがバイアスＶ１の点（α＝１／２の点）での差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２のトランスコンダクタンスと差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２のトランスコンダクタンスとの和（トランスコンダクタンス（ｇｍｔ））が、Ｐｃｈ動作領域（II）のトランスコンダクタンス（ｇｍｐ）と同一になるように設定する。トランスコンダクタンスはドレイン電流の１／２乗に比例するので、
{Ib(1-β)}1／2={Ib(1-β)／2}1／2+[Ib(1-β){1-(1／2)-N(β／2)}]1／2・・・式（１４）
と設定する。式（１４）を簡略化すると、
(1／2)−1＝(1−N・β) 1／2・・・・・・・・・式（１５）
β≒0.828／N・・・・・・・・・・・・・・・式（１６）
と表される。
【００５３】
ここで、βの値は０（ゼロ）＜β＜１の範囲にあり、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０の低消費電力化、入力オフセットの低減化、チップ面積の増加の抑制（バイアス切り替え部１３による増加分の抑制）を考慮すると、Ｎの値は１以上に設定するのが好ましい。この点を考慮し、例えばＮを４に設定するとβは０．２０７という値に設定される。
【００５４】
このような設定をすることにより、図２に示すように、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０のＮｃｈ＆Ｐｃｈ動作領域（III）での総合トランスコンダクタンス（ｇｍｔ）を、他の領域であるＮｃｈ側動作領域（I）でのトランスコンダクタンス（ｇｍｎ）及びＰｃｈ側動作領域（II）でのトランスコンダクタンス（ｇｍｐ）と略同一な値にすることができる。つまり、入力電圧Ｖｉｎの全範囲においてＲａｉｌ ｔｏ Ｒａｉｌオペアンプ５０のトランスコンダクタンスを略一定化することができる。
【００５５】
ここでいう、略一定とは、入力電圧ＶｉｎがＶ１−｜Ｖｔｈ（ＰＴ５）｜よりも大きく、且つＶ１よりも小さな領域ではＲａｉｌ ｔｏ Ｒａｉｌオペアンプ５０の総合トランスコンダクタンス（ｇｍｔ）が若干変動し、入力電圧ＶｉｎがＶ１よりも大きく、且つＶ１＋｜Ｖｔｈ（ＰＴ５）｜よりも小さな領域ではＲａｉｌ ｔｏ Ｒａｉｌオペアンプ５０の総合トランスコンダクタンス（ｇｍｔ）が若干変動することをさす。ただし、比較例と比較するとその変動量を非常に少さくすることができる。
【００５６】
上述したように、本実施例の演算増幅器では、差動入力段１と出力段２が設けられる。差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、及びバイアス切替部１３が設けられる。第１の差動増幅部１１には差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられ、第２の差動増幅部１２には差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。バイアス切替部１３には、Ｐｃｈ ＭＯＳトランジスタＰＴ３乃至５とＮｃｈ ＭＯＳトランジスタＮＴ３乃至ＮＴ５が設けられる。バイアス切替部１３のＰｃｈ ＭＯＳトランジスタＰＴ５は、入力電圧Ｖｉｎレベルに応じて第１の差動増幅部１１のバイアス電流Ｉｂ６と第２の差動増幅部１２のバイアス電流Ｉｂ１を切り替え、バイアス切替部１３の差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４とカレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５により、第１の差動増幅部１１及び第２の差動増幅部１２が共に動作する領域でのバイアス電流Ｉｂ６及びバイアス電流Ｉｂ１を補正する。
【００５７】
このため、入力電圧Ｖｉｎの全領域において、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０のトランスコンダクタンスを略一定にすることができる。
【００５８】
なお、本実施例では、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０をＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタで構成してもよい。
【実施例２】
【００５９】
次に、本発明の実施例２に係る演算増幅器について、図面を参照して説明する。図３は演算増幅器としてのＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプの第１の差動増幅部の構成を変更している。
【００６０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６１】
図３に示すように、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０ａには、差動入力段１ａと出力段２ａが設けられる。Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０ａは、ＣＭＯＳから構成され、入力電圧Ｖｉｎが高電位側電源ＶＤＤレベルから低電位側電源ＶＳＳレベルの範囲までＲａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器である。
【００６２】
差動入力段１ａには、第１の差動増幅部１１ａ、第２の差動増幅部１２、バイアス切替部１３ａ、及び短絡防止部１５が設けられる。差動入力段１ａは、＋側の入力電圧Ｖｉｎ＋と同相の−側の入力電圧Ｖｉｎ−が入力され、差動増幅された２つの信号を出力段２ａに出力する。
【００６３】
第１の差動増幅部１１ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ１１、Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１、及びＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２が設けられる。Ｄ型とはディプレッション型とも呼称され、Ｄ型ＭＯＳトランジスタは、ノーマリーオントランジスタである。なお、Ｐｃｈ ＭＯＳトランジスタＰＴ１１と、これ以降記載されるＭＯＳトランジスタで、特にＤ型と表記されないＭＯＳトランジスタはすべてＥ型（エンハンスメント型とも呼称される）である。
【００６４】
Ｐｃｈ ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ２１に接続され、ノードＮ２１側にバイアス電流Ｉｂ８を供給する。
【００６５】
Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１は、ソースがノードＮ２１に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ３のゲートに接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２は、ソースがノードＮ２１に接続され、ゲートがＰｃｈ ＭＯＳトランジスタＰＴ２及びＰＴ４のゲートに接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２は、差動対を構成する。差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２には、バイアス電流Ｉｂ８が供給される。
【００６６】
短絡防止部１５には、Ｐｃｈ ＭＯＳトランジスタＰＴ１５とＰｃｈ ＭＯＳトランジスタＰＴ１６が設けられる。
【００６７】
Ｐｃｈ ＭＯＳトランジスタＰＴ１５は、ソースがＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１のドレインに接続され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ１のドレイン及び出力段２ａのノードＮ３３に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１６は、ソースがＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２のドレインに接続され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ２のドレイン及び出力段２ａのノードＮ２９に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１５及びＰＴ１６のゲートはノードＮ２２に接続され、ノードＮ２２は接地電位である低電位側電源ＶＳＳに接続される。
【００６８】
ここで、第１の差動増幅部１１ａがオフ、第２の差動増幅部１２がオンしているとき、Ｐｃｈ ＭＯＳトランジスタＰＴ１のドレインからＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１のドレイン側に電流が流れ込み、Ｐｃｈ ＭＯＳトランジスタＰＴ２のドレインからＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２のドレイン側に電流が流れ込む。Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２は、Ｅ型（エンハンスメント型）ＭＯＳトランジスタよりもインピーダンスが非常に低い。このため、短絡防止部１５が無い場合、Ｐｃｈ ＭＯＳトランジスタＰＴ１のドレインとＰｃｈ ＭＯＳトランジスタＰＴ２のドレインの間が短絡する。
【００６９】
つまり、短絡防止部１５は、Ｐｃｈ ＭＯＳトランジスタＰＴ１のドレインからＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１のドレイン側に電流が流れ込むのをカットし、Ｐｃｈ ＭＯＳトランジスタＰＴ２のドレインからＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ２のドレイン側に電流が流れ込むのをカットする。その結果、短絡防止部１５はＰｃｈ ＭＯＳトランジスタＰＴ１のドレインとＰｃｈ ＭＯＳトランジスタＰＴ２のドレインの間の短絡を防止する。
【００７０】
バイアス切替部１３ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ３乃至５、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、及びＮｃｈ ＭＯＳトランジスタ３乃至６が設けられる。
【００７１】
Ｐｃｈ ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源ＶＤＤに接続され、ドレインが、ゲート、ノードＮ２３、及びＮｃｈ ＭＯＳトランジスタＮＴ６のドレインに接続され、低電位側電源ＶＳＳ側にバイアス電流Ｉｂ６を流す。Ｐｃｈ ＭＯＳトランジスタＰＴ１１及びＰＴ１２は、カレントミラー回路を構成する。Ｐｃｈ ＭＯＳトランジスタＰＴ１１からノードＮ２１側に流れるバイアス電流Ｉｂ８は、Ｐｃｈ ＭＯＳトランジスタＰＴ１２から低電位側電源ＶＳＳ側に流れるバイアス電流Ｉｂ６と同じ電流が流れる（ミラー比１に設定）。
【００７２】
出力段２ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ１３、Ｐｃｈ ＭＯＳトランジスタＰＴ１４、Ｎｃｈ ＭＯＳトランジスタＮＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＴ１３、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。出力段２ａは、第１の差動増幅部１１ａから出力される信号と第２の差動増幅部１２から出力される信号が入力され、２つの信号を一つに合成し、合成された信号を増幅して出力信号Ｓｏｕｔとして出力する。
【００７３】
Ｐｃｈ ＭＯＳトランジスタＰＴ１３は、ソースが高電位側電源ＶＤＤに接続され、ゲートがドレイン、ノードＮ２８、及びノードＮ３０に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１４は、ソースが高電位側電源ＶＤＤに接続され、ゲートがノードＮ３０及びＰｃｈ ＭＯＳトランジスタＰＴ１３のゲートに接続され、ドレインがＮ３１に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１３及びＰＴ１４は、カレントミラー回路を構成する。ノードＮ３１から出力信号Ｓｏｕｔが出力される。
【００７４】
Ｎｃｈ ＭＯＳトランジスタＮＴ１１は、ドレインがノード２８に接続され、ソースがノードＮ２９及びＰｃｈ ＭＯＳトランジスタＰＴ１６のドレインに接続され、ゲートがノードＮ３２に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。Ｎｃｈ ＭＯＳトランジスタＮＴ１２は、ドレインがノード３１に接続され、ソースがノードＮ３３及びＰｃｈ ＭＯＳトランジスタＰＴ１５のドレインに接続され、ゲートがノードＮ３２に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。
【００７５】
抵抗Ｒ１は、一端がノードＮ２９に接続され、他端が低電位側電源ＶＳＳに接続される。抵抗Ｒ２は、一端がノードＮ３３に接続され、他端が低電位側電源ＶＳＳに接続される。
【００７６】
ここで、 本実施例では、Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２の飽和領域（５極管領域）でのトランスコンダクタンス（ｇｍ２ａ）とＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２の飽和領域（５極管領域）でのトランスコンダクタンス（ｇｍ２ｂ）を同一になるように設定している。
【００７７】
その方法は、E型Ｐｃｈ ＭＯＳトランジスタの閾値電圧に対してＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２の閾値電圧の変化分による｜Ｖｄ−Ｖｔｈ｜の増加をβを減少させることにより補整し、ｇｍ２ａとｇｍ２ｂを同一にしている。Ｅ型Ｐｃｈ ＭＯＳトランジスタの移動度（μ）とＤ型Ｐｃｈ ＭＯＳトランジスタの移動度（μ）はほぼ同一の値を有する。
【００７８】
βの補整として、例えば、Ｄ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２のゲート幅（Ｗｇ）を変更することにより対応している。即ち、パラメータを１項目変更させることにより容易にｇｍ２ａとｇｍ２ｂを同一にすることができる。
【００７９】
このような設定を行うことにより、差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２は、実施例１の差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２と同様な動作をすることができる。
【００８０】
上述したように、本実施例の演算増幅器では、差動入力段１ａと出力段２ａが設けられる。差動入力段１ａには、第１の差動増幅部１１ａ、第２の差動増幅部１２、バイアス切替部１３ａ、及び短絡防止部１５が設けられる。第１の差動増幅部１１ａには差動対をなすＤ型Ｐｃｈ ＭＯＳトランジスタＤＰＴ１及びＤＰＴ２とＰｃｈ ＭＯＳトランジスタＰＴ１１が設けられ、第２の差動増幅部１２には差動対をなす定電流源１４とＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。バイアス切替部１３ａには、Ｐｃｈ ＭＯＳトランジスタＰＴ３乃至５、Ｐｃｈ ＭＯＳトランジスタＰＴ１２、及びＮｃｈ ＭＯＳトランジスタＮＴ３乃至ＮＴ６が設けられる。
【００８１】
バイアス切替部１３ａのＰｃｈ ＭＯＳトランジスタＰＴ５は、入力電圧Ｖｉｎレベルに応じて第１の差動増幅部１１ａのバイアス電流Ｉｂ８と第２の差動増幅部１２のバイアス電流Ｉｂ１を切り替え、バイアス切替部１３ａの差動対をなすＰｃｈ ＭＯＳトランジスタＰＴ３及びＰＴ４、カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ４及びＮＴ５、及びカレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタＮＴ３及びＮＴ６により、第１の差動増幅部１１ａ及び第２の差動増幅部１２が共に動作する領域でのバイアス電流Ｉｂ８及びバイアス電流Ｉｂ１を補正する。
【００８２】
このため、入力電圧Ｖｉｎの全領域において、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０ａのトランスコンダクタンスを一定にすることができる。
【００８３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８４】
例えば、実施例２では、Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０ａをＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタで構成してもよい。また、実施例２では、第１の差動増幅部１１ａの差動対をＤ型（ディプレッション型）Ｐｃｈ ＭＯＳトランジスタで構成し、第２の差動増幅部１２の差動対をＥ型（エンハンスメント型）Ｐｃｈ ＭＯＳトランジスタで構成しているが、代わりに第１の差動増幅部１１ａの差動対をＥ型（エンハンスメント型）Ｎｃｈ ＭＯＳトランジスタで構成し、第２の差動増幅部１２の差動対をＤ型（ディプレッション型）Ｎｃｈ ＭＯＳトランジスタで構成してもよい。この場合、他のＭＯＳトランジスタもＰｃｈからＮｃｈへ変更し、ＮｃｈからＰｃｈへ変更するのがよい。
【００８５】
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部とを具備する演算増幅器。
【００８６】
（付記２） 第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部と、前記第１の差動増幅部から出力される第１の信号と前記第２の差動増幅部から出力される第２の信号が入力され、前記第１及び第２の信号を合成した出力信号を出力する出力段とを具備する演算増幅器。
【００８７】
（付記３） 第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部と、前記第１の差動増幅部から出力される第１の信号と前記第２の差動増幅部から出力される第２の信号が入力され、前記第１及び第２の信号を合成した出力信号を出力する出力段とを具備する演算増幅器。
【００８８】
（付記４） 前記第１の動作領域、前記第１の差動増幅部のみ動作する領域、及び前記第２の差動増幅部のみ動作する領域からなる前記入力電圧の全動作領域で、トランスコンダクタンスが一定である付記１乃至３のいずれかに記載の演算増幅器。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施例１に係るＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図。
【図２】本発明の実施例１に係るＲａｉｌ ｔｏ Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス（ｇｍ）の関係を示す図。
【図３】本発明の実施例２に係るＲａｉｌ ｔｏ Ｒａｉｌオペアンプを示す回路図。
【符号の説明】
【００９０】
１、１ａ 差動入力段
２、２ａ 出力段
１１、１１ａ 第１の差動増幅部
１２、１２ａ 第２の差動増幅部
１３、１３ａ バイアス切替部
１４ 定電流源
１５ 短絡防止部
５０、５０ａ Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ
ＤＰＴ１、ＤＰＴ２ Ｄ型Ｐｃｈ ＭＯＳトランジスタ
Ｉｂ、Ｉｂ１〜８ バイアス電流
Ｎ１〜１４、Ｎ２１〜２３、Ｎ２８〜３３ ノード
ＮＴ１〜１２ Ｎｃｈ ＭＯＳトランジスタ
ＰＴ１〜９、ＰＴ１１〜１６ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗
Ｓｏｕｔ 出力信号
Ｖ１〜４ バイアス電圧
Ｖｉｎ＋ ＋側の入力電圧
Ｖｉｎ− −側の入力電圧
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
【特許請求の範囲】
【請求項１】
第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、
前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、
前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部と、
を具備することを特徴とする演算増幅器。
【請求項２】
前記バイアス切替部は、前記第１の入力電圧がゲートに入力される第３のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、前記第２の入力電圧がゲートに入力され、前記第３のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとは差動対をなす第４のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１乃至４のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートに一定なバイアス電圧が印加され、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替える第５のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとを有し、差動対をなす前記第３及び第４のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタに流れる第３のバイアス電流に基づいて、前記第１の動作領域において前記第１及び第２のバイアス電流を補整することを特徴とする請求項１に記載の演算増幅器。
【請求項３】
第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、
前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、
前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部と、
を具備することを特徴とする演算増幅器。
【請求項４】
ソースが前記第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが低電位側電源に接続される第６のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記低電位側電源に接続される第７のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインの間の短絡を防止する短絡防止部を具備することを特徴とする請求項３に記載の演算増幅器。
【請求項５】
前記第１の動作領域、前記第１の差動増幅部のみ動作する領域、及び前記第２の差動増幅部のみ動作する領域からなる前記入力電圧の全動作領域で、トランスコンダクタンスが一定であることを特徴とする請求項１乃至４のいずれか１項に記載の演算増幅器。
【請求項１】
第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、
前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、
前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部と、
を具備することを特徴とする演算増幅器。
【請求項２】
前記バイアス切替部は、前記第１の入力電圧がゲートに入力される第３のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、前記第２の入力電圧がゲートに入力され、前記第３のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとは差動対をなす第４のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１乃至４のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートに一定なバイアス電圧が印加され、前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替える第５のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとを有し、差動対をなす前記第３及び第４のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタに流れる第３のバイアス電流に基づいて、前記第１の動作領域において前記第１及び第２のバイアス電流を補整することを特徴とする請求項１に記載の演算増幅器。
【請求項３】
第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、
前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部と、
前記入力電圧レベルに応じて前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切替え、前記第１及び第２の差動増幅部が共に動作する前記入力電圧の第１の動作領域において、前記第１及び第２のバイアス電流を補整するバイアス切替部と、
を具備することを特徴とする演算増幅器。
【請求項４】
ソースが前記第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが低電位側電源に接続される第６のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記低電位側電源に接続される第７のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインの間の短絡を防止する短絡防止部を具備することを特徴とする請求項３に記載の演算増幅器。
【請求項５】
前記第１の動作領域、前記第１の差動増幅部のみ動作する領域、及び前記第２の差動増幅部のみ動作する領域からなる前記入力電圧の全動作領域で、トランスコンダクタンスが一定であることを特徴とする請求項１乃至４のいずれか１項に記載の演算増幅器。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−４１１３１（Ｐ２０１０−４１１３１Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−１９８７７６（Ｐ２００８−１９８７７６）
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５０４１３６８７８）東芝ディスクリートテクノロジー株式会社 (95)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５０４１３６８７８）東芝ディスクリートテクノロジー株式会社 (95)
【Ｆターム（参考）】
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