画像転送調整アダプタ
【課題】画像転送インターフェースにおける画像データとクロック信号との同期を実用状態と同じ条件で簡単に評価できると共に、表示装置側の位相調整にも利用可能な画像転送調整アダプタを提供することを目的とする。
【解決手段】ビデオコントローラと表示装置との間を接続するコネクタにクロック信号を遅延させる遅延器を設け、遅延器の遅延量を外部から可変可能にすることで、画像データとクロック信号との位相調整を行い、表示装置側で受信される画像データ信号のセットアップ時間及びホールド時間を確保出来るようにした。
【解決手段】ビデオコントローラと表示装置との間を接続するコネクタにクロック信号を遅延させる遅延器を設け、遅延器の遅延量を外部から可変可能にすることで、画像データとクロック信号との位相調整を行い、表示装置側で受信される画像データ信号のセットアップ時間及びホールド時間を確保出来るようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばＤＶＩ（ディジタル・ビジュアル・インターフェース）やＨＤＭＩ（ハイ・デフィニション・マルチメディア・インターフェース）などの画像データを伝送するインターフェースにおいて、表示装置と例えばビデオコントローラとの間に接続されるアダプタに関し、特にこの発明は表示装置の画面を見ながらクロック信号の位相調整が行えるようにしたものである。
【背景技術】
【０００２】
ＤＶＩ（ディジタル・ビジュアル・インターフェース）規格での信号伝送路は、３原色（Ｒ，Ｇ，Ｂ）の情報を伝達する３チャネルの画像データ伝送路と、１チャネルのクロック伝送路とから構成される。この３チャネルの画像データと１チャネルのクロックを１まとまりにして１リンクと数え、１つのインターフェースにつき２リンクまで対応できる。
ＤＶＩでは、差動信号であるＴＭＤＳ（トランディジョン・ミニマイズド・ディファレンシャル・シグナリング）を使って１画素（１ピクセル）データを１クロックの間に１ワードの８bitデータと２bitのコントロールビットからなる１０bitの信号で伝送する。１チャネル８bitなのでＲ，Ｇ，Ｂで３ワード、２４データビットとなり１６００万色を取り扱えるようにしたものである。１０bitの画像データは、このクロック信号を基準として表示装置内部の逓倍回路で１０倍にされた表示装置側のピクセルクロックと呼ばれるサンプリング信号によって、画像データとして読み込まれる。
【０００３】
１画素のデータ転送時のタイムチャートを図１０に示す。表示装置の画面解像度とクロック周波数との関係を表１に示す。
【０００４】
【表１】
【０００５】
図１０には最も高いクロック周波数となるＵＸＧＡの場合を示す。このシリアルの伝送ラインは１０bit/画素で伝送するため、データ速度は１.６５Gbps、データ周期は６０６.１ｐｓ（ピコ・セカンド）と、一昔前の民生機器では考えられなかった高速度になる。
そのため、表示装置で画像データを受信するフリップフロップ等の記憶回路の、セットアップ時間（ある基準信号に対してその基準信号が入力される前に静止していることが要求される信号時間）及びホールド時間（ある基準信号に対してその基準信号が入力された後に静止していることが要求される信号時間）の規定値を満足できない場合が生ずる。セットアップ時間及びホールド時間が確保できないと、表示装置において画像データの取込みに失敗する。この結果、ボケたキレの悪い画面やチラついた画面等の表示品質の劣化が発生し、期待した性能が得られなくなる。
【０００６】
このような例えばビデオコントローラと表示装置間のコネクティビティの問題、すなわち繋がる/繋がらないと言う問題に対して、従来から例えば特許文献１に示すように、画像データを受信する表示装置の回路基板上に受信した画像データを遅延させる位相調整回路を設けクロック信号にタイミングを合わせる方法や、画像データ及びクロック信号を夫々遅延させてタイミングを合わせる方法（特許文献２参照）が提案されている。
画像データを遅延させる位相調整回路を設けた従来例を図１１に示しその動作を簡単に説明する。データを受信する受信データコネクタ１０１に入力された画像データは、フレーム同期判定部１０６からの信号によって受信データ用コネクタ１０１で受信したデータの遅延量を切替えるセレクタ部１０７に入力される。セレクタ部１０７は、受信したデータを複数の遅延素子から構成される遅延素子部１０３の中から選択した１つの遅延素子に伝達する。遅延素子部１０３の出力はワイヤードＯＲ接続になっておりその出力端子は、例えばフリップフロップからなる受信部１０４のデータ端子に接続される。受信部１０４は、データ端子に入力される画像データを受信クロック用コネクタ１０２に入力されるクロック信号によって取込む。受信部１０４の出力端子は、受信部１０４で取込まれた画像データと受信クロック用コネクタ１０２に入力されるクロック信号とからフレームパターンを抽出してフレーム同期検出を行うフレーム同期検出部１０５に接続される。フレ−ム同期検出部１０５の出力端子は、所定時間内にフレーム同期が検出されたか否かを判定し、フレーム同期が所定時間内に検出出来なかった場合、セレクタ部１０７に遅延素子の切換要求信号を出力するフレーム同期判定部１０６に接続される。所定時間内にフレーム同期が検出されなかった場合、フレーム同期検出部１０５はフレーム同期が検出出来なかったことをフレーム同期判定部１０６に通知する。この通知によってフレーム同期判定部１０６は、セレクタ部１０７は受信したデータを伝達する遅延素子部１０３の遅延素子を切り換える。
【０００７】
このように受信データを遅延させる位相調整回路を構成することで、受信データ信号のセットアップ時間及びホールド時間を確保するようにしたものである。
【特許文献１】特開平５−２１９０４０（段落００１６、図１）
【特許文献２】特開平１１−１７７５４０（段落００４２、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の画像転送インターフェースにおける画像データとクロック信号との同期をとる位相調整手段は、表示装置側に設けられるか若しくは、画像データの送り手側と表示装置側双方に分割して設けられていた。したがって、その間を粗悪な画像伝送ケーブルや規定以上の長さの画像伝送ケーブルで接続されてしまうと位相調整手段の調整範囲を超える遅延が発生してしまい表示品質が劣化することがあった。また、粗悪な表示装置においては、規格内の画像伝送ケーブルを用いても画質の劣化が生じることがあった。
この発明はこのような点に鑑みてなされたものであり、実用状態と同じ条件で簡単に画像の評価ができると共に、表示装置側の位相調整にも利用可能な画像転送調整アダプタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明では画像伝送ケーブルと結合する第１コネクタと、表示装置と結合する第２コネクタとの間に接続され画像信号を伝達する伝送路の他に、遅延量が設けられ第１コネクタに入力される画像信号（１画素）に対応するクロック信号を遅延させて第２コネクタに伝達する遅延器と、クロック信号の遅延量を制御する制御器とを備えた。
【発明の効果】
【００１０】
以上のようにこの発明の構成によれば、例えばビデオコントローラと表示装置とを繋ぐ間に挿入され、クロック信号の位相調整が可能になるので、実際の使用状態で表示品質の劣化を調整することができる。また、ビデオコントローラと表示装置との間の位相余裕を簡単に評価することが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施の形態を図面を参照して説明する。
［第１実施形態］
【実施例１】
【００１２】
図１２にこの発明の画像転送調整アダプタの使用例を示す。この発明の画像転送調整アダプタは、画像データを供給するビデオコントローラ１２０とその画像データを表示する表示装置１２５と、その間を接続する画像伝送ケーブル１２６とからなる画像データ転送インターフェースにおいて、ビデオコントローラ１２０と表示装置１２５との間に挿入されるアダプタによってクロック信号の位相調整を可能にしたものである。
画像信号出力コネクタ（図示せず）に接続するビデオコネクタ１２１と、ビデオコネクタ１２１に入力された画像信号を表示する表示装置１２５の画像入力コネクタ（図示せず）に接続する表示コネクタ１２３と、ビデオコネクタ１２１と表示コネクタ１２３とを接続するケーブル１２２とからなる画像伝送ケーブル１２６。例えば、この画像伝送ケーブル１２６を構成する表示コネクタ１２３と表示装置１２５との間に画像転送アダプタ１２４が挿入される。また、ビデオコネクタ１２１とビデオコントローラ１２０との間に画像転送アダプタ１２４を挿入しても良い。また、画像伝送ケーブル１２６を構成する各コネクタ部、表示コネクタ１２３又はビデオコネクタ１２１と一体に画像転送アダプタ１２４を構成しても良い。
【００１３】
図１にこの発明の画像転送調整アダプタの基本的な構成を示す。画像データの送信元となる例えばビデオコントローラと接続された画像伝送ケーブルと結合する第１コネクタ１と、画像データをインピーダンスマッチングさせ低損失で表示装置に接続される第２コネクタ３に伝達する言わば画像データをスルーさせる伝送路２と、画像データと一緒に第１コネクタ１に入力されるクロック信号を遅延器６に伝達する第１クロック線４と、第１クロック線４で入力されたクロック信号を遅延させる遅延器６と、遅延器６に接続されクロック信号の遅延量を制御する制御器５と、遅延器６で遅延されたクロック信号を第２コネクタ３に伝達する第２クロック線７とから構成される。
【００１４】
遅延器６は、いろいろな構成が考えられる。例えば、遅延量の異なる遅延素子を複数配置して制御器５からの制御信号によってクロック信号を通す例えば受動素子（コンデンサや抵抗）で構成される遅延素子を選択する方法、または、単純に第１クロック線４と第２クロック線７との間の配線長を複数用意しておき、使用する配線長、すなわちクロック信号を通す配線を制御器５からの制御信号によって切り換える方法、または、汎用ＩＣのディレーチップを使用してその遅延量を制御器５で制御する方法等がある。
制御器５は、例えば単純には複数のスイッチ、すなわちディジタル的な重み（量）が設定出来る複数bitが設定可能なスイッチで構成される。制御器５においてある制御量が設定されると、その制御量に応じて、遅延器６が制御量に応じた分、第１クロック線４から入力されたクロック信号を遅延させて第２クロック線７に伝達する。こうすることで、第１コネクタ１に入力される１画素データ当たり１クロックの関係で入力されるクロック信号の位相を予め決められた複数の遅延量のいずれかだけ遅らせることができる。こうして第２コネクタ３を介して画像データとクロック信号が入力された表示装置では、クロック信号に同期させて画像データ受信信号を生成させるので、制御器５によってクロック信号の遅延量を可変すれば表示装置における画像データの画素構成ビットデータとそのサンプリング信号との相対的な位相を調整することが出来る。
【００１５】
この実施例１による画像転送調整アダプタを用いて、例えばビデオコントローラと表示装置とを接続すれば、表示装置の表示状態を確認しながらクロック信号の位相調整が可能になる。良好な表示状態に位相調整をした後は、画像転送調整アダプタを恒久的にその表示装置の画像伝送ケーブルの一部として使用しても良い。また、制御器５によるクロック信号の遅延量を明確に把握することが可能になるので、ビデオコントローラと表示装置との間のクロック信号と画像データとの間の位相余裕を評価する評価器として使用することも可能である。
【００１６】
この発明による画像転送調整アダプタを評価器として使用すると、例えば表示装置の開発期間を短縮することも可能になる。これは、背景技術で述べたように表示装置によっては、その内部に位相調整手段を持つものもある。その位相調整手段は、ＵＸＧＡの場合、データ周期が６０６.１ｐｓと非常に高速な信号、すなわち広帯域な信号に対応した回路を実装する必要がある。たとえば表示装置の評価の度にその回路を設計試作する期間が必要であり、これが装置全体の開発期間を長くする要因になっていた。この発明の画像転送調整アダプタを用いて位相余裕を評価すれば、試作することなく設計仕様を決定することが可能となる。この結果、開発製品の開発期間を短縮することも出来る。
【００１７】
例えばビデオコントローラと表示装置を接続する画像伝送ケーブルは規格によりその伝送路の長さが決められ、ビデオコントローラと表示装置との間の長さが前記規格内であれば一般に問題はない。しかし、使用状態によっては、前記規格よりも長い画像伝送ケーブルが必要な場合がある。この場合には、前記画像データとクロック信号との相対位相ずれが問題になる場合がある。この実施例１によるアダプタを挿入接続すれば制御器の調整により良好な画像表示を可能とすることができる。
粗悪な表示装置においては、Ｒ，Ｇ，Ｂの各データに対するセットアップ時間及びホールド時間に差があるものがあり、このためビデオコントローラと表示装置との間の長さが規格の画像伝送ケーブルの長さ以内であっても良好な表示画像が得られない場合がある。しかし、この実施例１のアダプタを挿入してクロック信号の遅延量を制御することにより良好な表示画像が得られる場合もある。
【実施例２】
【００１８】
実施例２として汎用ＩＣのディレーチップを用いた場合の、制御器５のより具体的な一実施例を図２に示す。第１コネクタ１からクロック信号を遅延器６に伝送する第１クロック線４の途中にクロック信号を遅延器６と位相比較器２２の２つに分岐させる２分岐バッファー２０が挿入されている。遅延器６の出力側には、遅延器６で遅延させたクロック信号を第２コネクタ３と位相比較器２２の２つに分岐させる２分岐バッファー２１が挿入されている。位相比較器２２は、Ｒ端子に入力される遅延する前のクロック信号と、Ｆｂ端子に入力される遅延器６で遅らされたクロック信号との位相差をディジタル的に比較する。位相比較器２２は、比較した結果のパルス状の出力信号をループフィルタ２３へ出力する。ループフィルタ２３は、オペアンプで構成される例えばラグ型ローパスフィルターである。ループフィルタ２３は、位相比較器２２のパルス状の出力信号を位相比較結果に対応した直流電圧に変換する。ループフィルタ２３で直流電圧に変換された位相比較結果は、ＡＤ変換器（以下ＡＤＣと略す）２４に伝達される。ＡＤＣ２４は、図示しない発信器を内蔵しその発信周波数（少なくともクロック周波数の１０倍程度以上の高い周波数）の周期で位相比較結果をディジタル信号に変換してラッチ回路２５に出力する。ラッチ回路２５はラッチ状態では直前に入力されたデータを保持出力し、非ラッチ状態では入力データをそのまま出力するものである。ラッチ回路２５のＣ端子には、Ｒ-Ｓラッチ２８のＱ出力端が接続され、Ｒ-Ｓラッチ２８のＱ出力端が高レベル（以下Highという）の時、ラッチ回路２６はＡＤＣ２４の出力信号を加算器２７へスルーさせる。加算器２７は、クロック信号の遅延量を外部から設定する外部スイッチ２６の設定値とラッチ回路２５の出力信号を加算して遅延器６の遅延量設定端子へ出力する。Ｒ-Ｓラッチ２８のＳ端子には、Ｓ端子の電位を接地電位（ＧＮＤ）に固定する抵抗２９ａと他端が正電源ＶＣＣに接続されたスイッチ片２９ｂとで構成される初期化スイッチ２９が接続されている。Ｒ-Ｓラッチ２８のＲ端子には位相比較器２２の比較した位相が逆転したときにHighになるＤ端子が接続されている。初期化スイッチ２９がＯＮされるとＲ-Ｓラッチ２８のＱ出力端はHighに保持されるので、その間、ＡＤＣ２４の出力信号はラッチ回路２５をそのまま通過し加算器２７に伝達される。位相比較器２２で位相の逆転が検出されるとＲ-Ｓラッチ２８のＲ端子に接続されたＤ信号がHighになりＲ-Ｓラッチ２８がリセットされる。Ｒ-Ｓラッチ２８のＱ出力端が低レベル（以下Lowという）になると、そのときのＡＤＣ２４の出力信号をラッチ回路２５は保持し、それ以後のＡＤＣ２４の出力信号を遮断する。すなわち、初期化スイッチ２９をＯＮさせた後、位相の逆転が検出されるまでの間、ＡＤＣ２４の出力信号が遅延器６の遅延量設定端子へ伝達されるように動作する。
【００１９】
遅延器６はこの実施例の場合、汎用のプログラマブルディレーチップであり、遅延量設定端子に入力されるディジタル値に基づいて例えば１００ｐｓの分解能で調整範囲は１００ｐｓ×２５５ステップ（８bit）である。この遅延量の分解能は、ＵＸＧＡの場合、図１０に示すように画像データの１bitが６０６.１ｐｓ周期であるので、最低でもこの半分以上（３００ｐｓ）である必要がある。
汎用のプログラマブルディレーチップは、一般的にデバイス遅延を持つ、例えばその量は２０００ｐｓ程度の値になる。したがって、遅延器６にクロック信号を通すだけでデバイス遅延分の時間、クロック信号は遅れて出力される。この様子を図３に示す。図３（ａ）の信号Ａは遅延器６に入力される前のクロック信号であり、信号Ｂは遅延器６の出力端のクロック信号である。図２に示す位相比較器２２から加算器２７に至るこの実施例の制御器５が働く前の初期状態における遅延器６の入出力間のクロック信号の位相関係を表している。すなわち、遅延器６が持つデバイス遅延の時間、クロック信号が遅れている。この状態のクロック信号が位相比較器２２に入力されると、位相比較器２２はデバイス遅延の時間に相当したパルス状の電圧波形の位相差情報をループフィルタ２３に伝達する。ループフィルタ２３は、その位相情報に比例した直流信号をＡＤＣ２４に伝達する。ＡＤＣ２４は、位相情報に比例した直流信号をディジタル信号に変換し、加算器２７に出力する。外部スイッチ２６の状態が遅延量ゼロの状態に設定されていれば、加算器２７はＡＤＣ２４の出力信号をそのまま遅延器６の遅延量設定端子へ出力する。
【００２０】
ここでループフィルタ２３の出力を、遅延器６へ入力される前の信号Ａ（以下信号Ａと略す）と遅延器６の出力信号である信号Ｂ（以下信号Ｂと略す）の位相差ゼロで電源電圧の中点電位（（ＶＣＣ−ＧＮＤ）/２）、信号Ａに対して信号Ｂが進んでいるとき中点電位よりプラスの電圧、その逆の場合中点電位よりマイナスの電圧を発生するように設計しておく。また、位相比較器２２も一度、位相差ゼロの状態を遷移しないとその出力の極性が変化せず、位相差分のパルス幅のパルス信号をループフィルタ２３に出力するようにしておく。そうすると、図３（ａ）の場合、信号Ａがデバイス遅延時間分遅れて信号Ｂとなっているが、信号Ｂの立ち上がりＢＳが信号Ａの立ち上がりＡＳに一致するまでループフィルタ２３は、中点電位よりプラス側の電圧を徐々に上げながら出力し続ける。ループフィルタ２３の出力信号が大きいと言うことは、それをディジタル値に変換するＡＤＣ２４の出力信号も大きく、その結果、遅延器６の遅延量も大きい状態が続く。この様にして信号Ｂをどんどん遅らせ、図３（ａ）では図示されていない（図の左側に隠れている）次の信号Ｂの立ち上がりＢＳが信号Ａの立ち上がりＡＳより遅れると（図３においてＡＳよりＢＳが右になる）と、今度は位相比較器２２の出力端の極性が反転し位相比較器２２のＤ端子がHighになる。その瞬間にＲ-Ｓラッチ２８のＱ出力端はリセットさせる。その結果、ラッチ回路２５はその直前のＡＤＣ２４の出力信号を保持し、以後、ＡＤＣ２４の出力信号はラッチ回路２５で遮断され加算器２７に伝達されなくなる。すなわち、信号Ｂの立ち上がりＢＳが信号Ａの立ち上がりＡＳより遅れる瞬間の遅延量で固定される。
【００２１】
このように位相比較器２２とループフィルタ２３によっていわゆるＰＬＬ的な構成とすることで、遅延器６の入力側のクロック信号と出力側のクロック信号の位相を合わせることが出来る。この実施例では、位相比較器２２の動作は初期化スイッチ２９をＯＮさせた
後、位相の逆転が１回検出されるまで行われる。その後は、逆転した時のＡＤＣ２４の出力信号が持つディジタル値に対して、外部スイッチ２６で設定したディジタル設定値を加算して遅延器６の遅延量を可変することが出来る。
図２に示した実施例の理解を深める目的でより具体的な構成を示すブロック図を図４に示す。図２で示した構成と同じものは参照番号を同じとして説明は省略し、差異のある部分について説明を追加する。この実施例のインターフェース規格は、前述したようにＤＶＩ規格に基づいている。ＤＶＩ規格では差動信号であるＴＭＤＳを使っている。したがって、クロック信号もＣ+と、Ｃ+と位相が１８０°異なるＣ+，Ｃ-の２系統必要になる。第１コネクタ１に入力されたこのクロック信号Ｃ+，Ｃ-を、２分岐バッファー２０によって遅延器６と位相比較器２２に分岐させている。遅延器６によって遅延される前のクロック信号Ｃ+，Ｃ-は、位相比較器２２のＲ端子とＲ’端子に接続される。遅延器６で遅延されたクロック信号Ｃ+，Ｃ-は、２分岐バッファー２１によって第２コネクタ３と位相比較器２２のＦｂ，Ｆｂ’端子とに分岐される。位相比較器２２はＲ端子に入力される信号Ａに対してＦｂ端子に入力される信号Ｂが遅れている時は、より遅延量を増やす方向のＵ端子にその位相差分の時間幅のパルス信号を出力する。この様子を図５（ａ）に示す。
位相比較器２２のＵ端子は、ループフィルタ２３を構成する図示しないオペアンプの非反転入力端子に接続される。位相比較器２２はＲ端子に入力される信号Ａに対してＦｂ端子に入力される信号Ｂが進んでいるときにその位相差分の時間幅のパルス信号が出力されるＤ端子は、オペアンプの反転入力端子に接続される。
【００２２】
今、信号Ａに対して信号Ｂが遅れている図５（ａ）に示す状態だとすると、ループフィルタ２３は、電源電圧の中点電圧よりもプラス側にＵ端子に出力されるパルス幅に比例した直流電圧をこの実施例の場合８bitのＡＤＣ２４に出力する。ＡＤＣ２４はその直流電圧をディジタル値に変換してラッチ回路２５へ出力する。ラッチ回路２５のＣ端子は、Ｒ-Ｓラッチ２８が初期化スイッチ２９によってセット（Ｑ出力がHigh）されているとすると、ＡＤＣ２４の出力をそのまま通過させ、ＡＤＣ２４の８bit出力信号の下位４bitを加算器２７ａへ、上位４bitを加算器２７ｂへ出力する。加算器２７ａは、外部スイッチ２６の下位４bitとＡＤＣ２４の下位４bitを加算して遅延器６の遅延量設定端子の下位４bitに設定する。加算器２７ｂは、外部スイッチ２６の上位４bitとＡＤＣ２４の上位４bitを加算して遅延器６の遅延量設定端子の上位４bitに設定する。加算器２７ａと加算器２７ｂとを接続する線２７ｃは、加算器２７ａからの桁上がり若しくは加算器２７ｂからの桁下がりを伝達する桁上下信号である。
【００２３】
今、信号Ａと信号Ｂとの関係を図５（ａ）の状態で、外部スイッチ２６を例えば全てゼロ（Low）とすると、遅延器６の遅延量設定端子には、ＡＤＣ２４の持つディジタル値の中間値よりも大きな値が設定される。遅延器６は、遅延量設定端子に大きな値が設定されると遅延量を大きくし信号Ｂを更に遅らせる。この結果、図３で示した信号Ａと信号Ｂの関係は、デバイス遅延量を初期値として信号Ａの立ち上がりタイミングＡＳに対する信号Ｂの立ち上がりタイミングＢＳとの時間差を増やす方向に遅延器６が働く。この信号Ｂを遅らせ続ける動作は、図３（ａ）の図示されていない次の信号Ｂの立ち上がり（左側に隠れている次のＢＳ）ＢＳが信号Ａの立ち上がりＡＳに一致するまで続く。
【００２４】
その結果、信号Ａと信号Ｂとの関係が図３（ｂ）の状態になる。しかし、位相比較器２２は、信号Ａと信号Ｂが共にHigh，Highの状態から信号ＡがHighで信号ＢがLowの状態になるまでＵ端子からのパルス出力を止めない。したがって、図３（ａ）の状態から直接図３（ｂ）の状態に落ち着く事はなく、必ず信号Ａに対して信号Ｂを遅らせる動作は行き過ぎ、図３（ｂ）の信号ＢのＢＳのタイミングは、ＡＳより遅れる。すなわち、図３（ｂ）のＡＳよりも右側にＢＳが位置する状態になる。
そうすると、位相比較器２２はその位相差分の時間幅のパルス信号を今度はＤ端子に出力する。この様子を図５（ｂ）に示す。位相比較器２２のＤ端子はＲ-Ｓラッチ２８のリセット端子であるＲ端子に接続されているので、Ｄ端子がHighになった瞬間にＲ-Ｓラッチ２８のＱ出力端はLowに立ち下がる。この立ち下がりの瞬間のＡＤＣ２４の出力信号をラッチ回路２５は保持する。すなわち、信号Ａの立ち上がりと信号Ｂの立ち上がりがほぼ一致したときの遅延量を設定するディジタル値に固定される。
【００２５】
このようにして信号Ａと信号Ｂの立ち上がりのタイミングを揃えたあと、外部スイッチ２６を操作して所望の遅延量を設定する。
この実施例では、理解し易いようによく知られているＰＬＬ的な回路構成としたが、この発明はこの実施例の構成に限定されない。特に信号Ａと信号Ｂの初期状態が必ず信号Ｂが遅れた状態からスタートすることと、初期化スイッチ２９をＯＮした後、一度しか動作しないことからすると、ＰＬＬ的な回路構成にするまでもなく他の構成でも全く構わない。例えば、ループフィルタ２３とＡＤＣ２４は、純粋にディジタル動作が可能であるので、たとえばこの部分をバイナリーのアップカウタで構成することも可能である。
【００２６】
また、図４で示した実施例の構成は全て汎用のＩＣの組み合わせで実現が可能である。また、遅延器６を汎用のプログラマブルディレーチップを用いた例で説明したが、遅延量はディレーチップを複数個カスケードに接続すれば理論上いくらでも大きくすることが可能である。
〔位相余裕の評価方法〕
次に図４に示した実施例の画像転送調整アダプタを用いて、画像伝送路の位相余裕を評価する方法について説明する。図６に位相余裕の評価フローを示す。外部スイッチ２６を全てゼロの状態で、初期化スイッチ２９をＯＮさせると、前述したような回路の動作により図６に示すステップ６１（以下ステップをＳと略す）とＳ６２が行われ、信号Ａと信号Ｂとの同期が取られる。その次に外部スイッチ２６で設定できるディジタル値をゼロから徐々に増加させながら表示装置の画面状況を確認する。Ｓ６３及びＳ６４の操作。遅延量を増加して行って表示装置の画面が異常になったときの外部スイッチ２６の設定値が、遅れ側の余裕値に相当する（Ｓ６５）。この時の外部スイッチ２６の状態を確認/記録する。
【００２７】
次に外部スイッチ２６の全てのスイッチをＯＮ、すなわちHigh状態にして初期化スイッチ２９をＯＮする。すると外部スイッチ２６が全てHighの状態でＳ６６とＳ６７が行われ、信号Ａと信号Ｂとの同期が取られる。この状態から外部スイッチ２６を全てHighの状態からディジタル値として減らして行く。そうすると遅延器６の遅延量は減って行く。すなわち、外部スイッチ２６で設定できるディジタル値の最大値で信号Ａと信号Ｂの同期を取った後に、外部スイッチ２６で設定するディジタル値を減らして行くことになるので、結果的に信号Ｂの位相を進めることになる。こうして、表示装置の画面が異常になったときの外部スイッチ２６の補数が進み側の余裕値になる（Ｓ７０）。この時の外部スイッチ２６の状態を確認/記録する。
【００２８】
以上のようにこの実施例による画像転送調整アダプタを操作することで、画像伝送路のマイナス側とプラス側の位相余裕を求めることが出来る。このようにこの発明による画像転送調整アダプタによれば、実使用状態で画像伝送路の位相余裕を把握することができる。
【実施例３】
【００２９】
今までの説明では、遅延量の設定を外部スイッチ２６を操作して行う実施例で説明して来た。遅延量は外部スイッチ２６の状態から読み取ることになる。この遅延量を数字表示出来るようにした実施例を図７に示す。
図７に示すブロック図は、図４で説明したこの発明の実施例に表示の為に追加する構成である。図４で示した構成の一部を同じ参照符号で示し、他は省略している。
８bitの遅延量の下位４bitのデータである加算器２７ａと上位４bitのデータである加算器２７ｂの出力は、遅延器６の遅延量設定端子に接続されると共にデコーダ７０に接続されている。デコーダ７０は、例えばＢＣＤ３桁のコードにデコードし、デコードした結果を表示素子７２を駆動するドライバ７１に出力する。ドライバ７１は、表示素子７２が例えば１ディジット７セグメントのＬＥＤ表示素子である場合、それに合わせた駆動信号を表示素子７２に供給する。表示素子７２はＬＥＤ素子に限らない。例えば液晶でも構わない。要するに表示素子７２のデバイスに合わせたドライバ７１となっていれば、表示素子は何でも構わない。
【００３０】
このように構成することで、遅延量を数字表示することが出来、この発明の画像転送調整アダプタの使い勝手が向上する。図７の実施例では、加算器２７ａ，２７ｂの出力を表示素子７２に表示する例を示したが、デコーダ７０へ入力する信号を外部スイッチ２６に切り換えると外部スイッチ２６の状態を数字表示することも出来る。
今まで説明して来たこの発明の画像転送調整アダプタの外観の一実施例を図８に示す。
説明で述べた各構成の参照符号は同一にしてある。例えば低い方形箱型ケース３００の一方側面にビデオコントローラが接続される第１コネクタ１が取り付けられ、前記側面と反対の側面に表示装置に接続する第２コネクタ３が取り付けられ、遅延量を表示する表示素子７２と、例えばＢＣＤ３桁からなる遅延量をそれぞれ設定するスイッチ２６ａ，２６ｂ，２６ｃからなる外部スイッチ２６がケース３００の広い表面に設けられている。ケース３００内に画像伝送路２、第１クロック線４、第２クロック線７、遅延器６、制御器５が内蔵されている。遅延量を外部から電気的に制御する場合は、そのための各構成要素も内蔵されている。
【００３１】
今までの説明では、画像転送調整アダプタの電源について特に述べてこなかった。図８に示す実施例では、交流電源１００ＶからＡＣプラグ８０で電源を取る方式を示し、ケース３００の他の側面からＡＣプラグ８０が接続された電源コード８１が導出されている。今まで説明した画像転送調整アダプタは、通常５Ｖ以下の直流電源で動作するので、電源をＡＣ１００Ｖとした場合、電圧を降圧するトランスとその交流電圧を直流に整流する整流回路が必要になる。この降圧から整流に至る機能をＡＣアダプタと称し、一般的にモジュール化されている。そのモジュール化されたＡＣアダプタを電源として例えば図４で示した実施例の回路を駆動すれば容易にこの発明が実現できる。したがって、ここではＡＣアダプタの具体的な構成は示さない。
【００３２】
このようにこの発明の画像転送調整アダプタの電源を例えばＡＣ１００Ｖから供給を受けるようにすれば、画像転送調整アダプタを恒久的に使用し続けることが可能になる。
【実施例４】
【００３３】
遅延量を設定した外部スイッチ２６の代わりに例えばパーソナルコンピュータ（以下ＰＣと略す）等の外部制御機器によって遅延量を設定可能にするために、この画像転送調整アダプタに設けた通信手段２００の実施例を図９に示す。図９（ａ）はＰＣのシリアル通信ポートであるＲＳ２３２Ｃによって、ＰＣから遅延量データを得るように構成した実施例である。図９（ａ）は、図４で説明した実施例を外部制御可能にするために追加が必要な構成を示したもので、他の画像転送調整アダプタとして必要な構成は省略している。ＰＣのＲＳ２３２Ｃポートと接続するＲＳ２３２Ｃコネクタ９０にＰＣから制御信号（遅延量）が入力される。ＲＳ２３２Ｃの信号はHighが+１２Ｖ、Lowが-12Ｖで表現されるので、例えばHighを+５Ｖ、Lowを０Ｖに変換するレベル変換回路９１で電圧レベルが変換される。その電圧レベルが変換された遅延値は、まだここでは、通信レートが例えば９６００bit/秒の調歩同期式と呼ばれるパルス信号である。このパルス信号をHigh，Lowのレベル信号に変換する為にμコン９２に入力する。μコン９２は、通信レートと同期を取る必要から１０の倍数の周波数を持つ基準発信器と、μコン９２の全体の動作を制御する２のべき乗の周波数の発信器の２つの基準源を持つタイプのμコンであればなんでも良く、４bitマイコンでも８biマイコンでも簡単なプログラムで調歩同期式の信号をレベル信号に変換することが可能である。
【００３４】
レベル信号に変換された後は、ラッチ回路２５からのディジタル値に、ＲＳ２３２Ｃコネクタ９０を介して入力された遅延量を、加算器２７が加算して遅延器６の遅延量設定端子に設定する。このようにＰＣと通信手段２００を介して遅延量を制御することも可能になる。
図９（ｂ）により高速なシリアルインターフェースであるＵＳＢコネクタでＰＣと通信するようにした実施例を示す。ＰＣのＵＳＢポートと接続するＵＳＢコネクタ９３は、ＲＳ２３２Ｃと異なり電圧レベルは５Ｖなので、レベル変換は必要が無い。その代わりにＰＣから入力されたＵＳＢフォーマットの信号をシリアルに変換するＵＳＢシリアル変換９４が必要になる。シリアルに変換された後の動作は前述した説明と同じである。
【００３５】
ＵＳＢインターフェースによって通信する際の特筆すべき点は、ＵＳＢパワーが利用できる点である。ＵＳＢ規格では、５Ｖ，５００ｍＡまでの電力供給が可能でありこれをＵＳＢパワーと呼んでいる。このＵＳＢパワーでこの発明の画像転送調整アダプタの電源を賄うことも可能である。電圧レギュレータ９５は、ＵＳＢコネクタ９３からの電力を例えば４.５Ｖ程度の電圧にレギュレーションする電圧レギュレータであり、画像転送調整アダプタ内のＶＣＣ及びＧＮＤを供給するものである。ＵＳＢコネクタ９３から供給される５Ｖがクリーンであれば、特に電圧レギュレータ９５は無くても良い。このようにＵＳＢインターフェースから電源供給を受ければ画像転送調整アダプタ側に電源を設ける必要がなくなりより簡単な構成でこの発明が実現できる。
【００３６】
以上のようにこの発明の画像転送調整アダプタとＰＣとを上記したような通信手段を介して接続すれば、手動のイメージで説明した図６に示した位相余裕を求めるフローを、ＰＣによって制御することも可能となる。
また、今までの説明では、遅延量をディジタル的に制御する実施例を示しこの発明を説明して来た。しかし、遅延器６及び制御器５をアナログ的な制御にしても良い。例えば、遅延器６を可変抵素子又は可変容量素子で構成し、その可変素子を直接連続的に可変して位相調整するようにしてもこの発明は実現できる。
【図面の簡単な説明】
【００３７】
【図１】この発明の画像転送調整アダプタの基本的な構成を示す。
【図２】遅延器として汎用のディレーチップを用いた場合のこの発明のより具体的な一実施例を示す。
【図３】遅延器前後のクロック信号のタイミングを示す。
【図４】図２で示した実施例のより具体的な構成を示す。
【図５】位相比較器の入出力波形を示す。
【図６】画像伝送路の位相余裕を評価するフローを示す。
【図７】表示素子を追加した実施例を示す。
【図８】この発明の画像転送調整アダプタの外観の一例を示す。
【図９】通信手段を備えた実施例を示す。
【図１０】ＤＶＩ規格に基づく１画素データ転送時のタイムチャートを示す。
【図１１】従来の位相調整回路の例を示す。
【図１２】この発明の画像転送調整アダプタの使用例を示す。
【技術分野】
【０００１】
この発明は、例えばＤＶＩ（ディジタル・ビジュアル・インターフェース）やＨＤＭＩ（ハイ・デフィニション・マルチメディア・インターフェース）などの画像データを伝送するインターフェースにおいて、表示装置と例えばビデオコントローラとの間に接続されるアダプタに関し、特にこの発明は表示装置の画面を見ながらクロック信号の位相調整が行えるようにしたものである。
【背景技術】
【０００２】
ＤＶＩ（ディジタル・ビジュアル・インターフェース）規格での信号伝送路は、３原色（Ｒ，Ｇ，Ｂ）の情報を伝達する３チャネルの画像データ伝送路と、１チャネルのクロック伝送路とから構成される。この３チャネルの画像データと１チャネルのクロックを１まとまりにして１リンクと数え、１つのインターフェースにつき２リンクまで対応できる。
ＤＶＩでは、差動信号であるＴＭＤＳ（トランディジョン・ミニマイズド・ディファレンシャル・シグナリング）を使って１画素（１ピクセル）データを１クロックの間に１ワードの８bitデータと２bitのコントロールビットからなる１０bitの信号で伝送する。１チャネル８bitなのでＲ，Ｇ，Ｂで３ワード、２４データビットとなり１６００万色を取り扱えるようにしたものである。１０bitの画像データは、このクロック信号を基準として表示装置内部の逓倍回路で１０倍にされた表示装置側のピクセルクロックと呼ばれるサンプリング信号によって、画像データとして読み込まれる。
【０００３】
１画素のデータ転送時のタイムチャートを図１０に示す。表示装置の画面解像度とクロック周波数との関係を表１に示す。
【０００４】
【表１】
【０００５】
図１０には最も高いクロック周波数となるＵＸＧＡの場合を示す。このシリアルの伝送ラインは１０bit/画素で伝送するため、データ速度は１.６５Gbps、データ周期は６０６.１ｐｓ（ピコ・セカンド）と、一昔前の民生機器では考えられなかった高速度になる。
そのため、表示装置で画像データを受信するフリップフロップ等の記憶回路の、セットアップ時間（ある基準信号に対してその基準信号が入力される前に静止していることが要求される信号時間）及びホールド時間（ある基準信号に対してその基準信号が入力された後に静止していることが要求される信号時間）の規定値を満足できない場合が生ずる。セットアップ時間及びホールド時間が確保できないと、表示装置において画像データの取込みに失敗する。この結果、ボケたキレの悪い画面やチラついた画面等の表示品質の劣化が発生し、期待した性能が得られなくなる。
【０００６】
このような例えばビデオコントローラと表示装置間のコネクティビティの問題、すなわち繋がる/繋がらないと言う問題に対して、従来から例えば特許文献１に示すように、画像データを受信する表示装置の回路基板上に受信した画像データを遅延させる位相調整回路を設けクロック信号にタイミングを合わせる方法や、画像データ及びクロック信号を夫々遅延させてタイミングを合わせる方法（特許文献２参照）が提案されている。
画像データを遅延させる位相調整回路を設けた従来例を図１１に示しその動作を簡単に説明する。データを受信する受信データコネクタ１０１に入力された画像データは、フレーム同期判定部１０６からの信号によって受信データ用コネクタ１０１で受信したデータの遅延量を切替えるセレクタ部１０７に入力される。セレクタ部１０７は、受信したデータを複数の遅延素子から構成される遅延素子部１０３の中から選択した１つの遅延素子に伝達する。遅延素子部１０３の出力はワイヤードＯＲ接続になっておりその出力端子は、例えばフリップフロップからなる受信部１０４のデータ端子に接続される。受信部１０４は、データ端子に入力される画像データを受信クロック用コネクタ１０２に入力されるクロック信号によって取込む。受信部１０４の出力端子は、受信部１０４で取込まれた画像データと受信クロック用コネクタ１０２に入力されるクロック信号とからフレームパターンを抽出してフレーム同期検出を行うフレーム同期検出部１０５に接続される。フレ−ム同期検出部１０５の出力端子は、所定時間内にフレーム同期が検出されたか否かを判定し、フレーム同期が所定時間内に検出出来なかった場合、セレクタ部１０７に遅延素子の切換要求信号を出力するフレーム同期判定部１０６に接続される。所定時間内にフレーム同期が検出されなかった場合、フレーム同期検出部１０５はフレーム同期が検出出来なかったことをフレーム同期判定部１０６に通知する。この通知によってフレーム同期判定部１０６は、セレクタ部１０７は受信したデータを伝達する遅延素子部１０３の遅延素子を切り換える。
【０００７】
このように受信データを遅延させる位相調整回路を構成することで、受信データ信号のセットアップ時間及びホールド時間を確保するようにしたものである。
【特許文献１】特開平５−２１９０４０（段落００１６、図１）
【特許文献２】特開平１１−１７７５４０（段落００４２、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の画像転送インターフェースにおける画像データとクロック信号との同期をとる位相調整手段は、表示装置側に設けられるか若しくは、画像データの送り手側と表示装置側双方に分割して設けられていた。したがって、その間を粗悪な画像伝送ケーブルや規定以上の長さの画像伝送ケーブルで接続されてしまうと位相調整手段の調整範囲を超える遅延が発生してしまい表示品質が劣化することがあった。また、粗悪な表示装置においては、規格内の画像伝送ケーブルを用いても画質の劣化が生じることがあった。
この発明はこのような点に鑑みてなされたものであり、実用状態と同じ条件で簡単に画像の評価ができると共に、表示装置側の位相調整にも利用可能な画像転送調整アダプタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明では画像伝送ケーブルと結合する第１コネクタと、表示装置と結合する第２コネクタとの間に接続され画像信号を伝達する伝送路の他に、遅延量が設けられ第１コネクタに入力される画像信号（１画素）に対応するクロック信号を遅延させて第２コネクタに伝達する遅延器と、クロック信号の遅延量を制御する制御器とを備えた。
【発明の効果】
【００１０】
以上のようにこの発明の構成によれば、例えばビデオコントローラと表示装置とを繋ぐ間に挿入され、クロック信号の位相調整が可能になるので、実際の使用状態で表示品質の劣化を調整することができる。また、ビデオコントローラと表示装置との間の位相余裕を簡単に評価することが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施の形態を図面を参照して説明する。
［第１実施形態］
【実施例１】
【００１２】
図１２にこの発明の画像転送調整アダプタの使用例を示す。この発明の画像転送調整アダプタは、画像データを供給するビデオコントローラ１２０とその画像データを表示する表示装置１２５と、その間を接続する画像伝送ケーブル１２６とからなる画像データ転送インターフェースにおいて、ビデオコントローラ１２０と表示装置１２５との間に挿入されるアダプタによってクロック信号の位相調整を可能にしたものである。
画像信号出力コネクタ（図示せず）に接続するビデオコネクタ１２１と、ビデオコネクタ１２１に入力された画像信号を表示する表示装置１２５の画像入力コネクタ（図示せず）に接続する表示コネクタ１２３と、ビデオコネクタ１２１と表示コネクタ１２３とを接続するケーブル１２２とからなる画像伝送ケーブル１２６。例えば、この画像伝送ケーブル１２６を構成する表示コネクタ１２３と表示装置１２５との間に画像転送アダプタ１２４が挿入される。また、ビデオコネクタ１２１とビデオコントローラ１２０との間に画像転送アダプタ１２４を挿入しても良い。また、画像伝送ケーブル１２６を構成する各コネクタ部、表示コネクタ１２３又はビデオコネクタ１２１と一体に画像転送アダプタ１２４を構成しても良い。
【００１３】
図１にこの発明の画像転送調整アダプタの基本的な構成を示す。画像データの送信元となる例えばビデオコントローラと接続された画像伝送ケーブルと結合する第１コネクタ１と、画像データをインピーダンスマッチングさせ低損失で表示装置に接続される第２コネクタ３に伝達する言わば画像データをスルーさせる伝送路２と、画像データと一緒に第１コネクタ１に入力されるクロック信号を遅延器６に伝達する第１クロック線４と、第１クロック線４で入力されたクロック信号を遅延させる遅延器６と、遅延器６に接続されクロック信号の遅延量を制御する制御器５と、遅延器６で遅延されたクロック信号を第２コネクタ３に伝達する第２クロック線７とから構成される。
【００１４】
遅延器６は、いろいろな構成が考えられる。例えば、遅延量の異なる遅延素子を複数配置して制御器５からの制御信号によってクロック信号を通す例えば受動素子（コンデンサや抵抗）で構成される遅延素子を選択する方法、または、単純に第１クロック線４と第２クロック線７との間の配線長を複数用意しておき、使用する配線長、すなわちクロック信号を通す配線を制御器５からの制御信号によって切り換える方法、または、汎用ＩＣのディレーチップを使用してその遅延量を制御器５で制御する方法等がある。
制御器５は、例えば単純には複数のスイッチ、すなわちディジタル的な重み（量）が設定出来る複数bitが設定可能なスイッチで構成される。制御器５においてある制御量が設定されると、その制御量に応じて、遅延器６が制御量に応じた分、第１クロック線４から入力されたクロック信号を遅延させて第２クロック線７に伝達する。こうすることで、第１コネクタ１に入力される１画素データ当たり１クロックの関係で入力されるクロック信号の位相を予め決められた複数の遅延量のいずれかだけ遅らせることができる。こうして第２コネクタ３を介して画像データとクロック信号が入力された表示装置では、クロック信号に同期させて画像データ受信信号を生成させるので、制御器５によってクロック信号の遅延量を可変すれば表示装置における画像データの画素構成ビットデータとそのサンプリング信号との相対的な位相を調整することが出来る。
【００１５】
この実施例１による画像転送調整アダプタを用いて、例えばビデオコントローラと表示装置とを接続すれば、表示装置の表示状態を確認しながらクロック信号の位相調整が可能になる。良好な表示状態に位相調整をした後は、画像転送調整アダプタを恒久的にその表示装置の画像伝送ケーブルの一部として使用しても良い。また、制御器５によるクロック信号の遅延量を明確に把握することが可能になるので、ビデオコントローラと表示装置との間のクロック信号と画像データとの間の位相余裕を評価する評価器として使用することも可能である。
【００１６】
この発明による画像転送調整アダプタを評価器として使用すると、例えば表示装置の開発期間を短縮することも可能になる。これは、背景技術で述べたように表示装置によっては、その内部に位相調整手段を持つものもある。その位相調整手段は、ＵＸＧＡの場合、データ周期が６０６.１ｐｓと非常に高速な信号、すなわち広帯域な信号に対応した回路を実装する必要がある。たとえば表示装置の評価の度にその回路を設計試作する期間が必要であり、これが装置全体の開発期間を長くする要因になっていた。この発明の画像転送調整アダプタを用いて位相余裕を評価すれば、試作することなく設計仕様を決定することが可能となる。この結果、開発製品の開発期間を短縮することも出来る。
【００１７】
例えばビデオコントローラと表示装置を接続する画像伝送ケーブルは規格によりその伝送路の長さが決められ、ビデオコントローラと表示装置との間の長さが前記規格内であれば一般に問題はない。しかし、使用状態によっては、前記規格よりも長い画像伝送ケーブルが必要な場合がある。この場合には、前記画像データとクロック信号との相対位相ずれが問題になる場合がある。この実施例１によるアダプタを挿入接続すれば制御器の調整により良好な画像表示を可能とすることができる。
粗悪な表示装置においては、Ｒ，Ｇ，Ｂの各データに対するセットアップ時間及びホールド時間に差があるものがあり、このためビデオコントローラと表示装置との間の長さが規格の画像伝送ケーブルの長さ以内であっても良好な表示画像が得られない場合がある。しかし、この実施例１のアダプタを挿入してクロック信号の遅延量を制御することにより良好な表示画像が得られる場合もある。
【実施例２】
【００１８】
実施例２として汎用ＩＣのディレーチップを用いた場合の、制御器５のより具体的な一実施例を図２に示す。第１コネクタ１からクロック信号を遅延器６に伝送する第１クロック線４の途中にクロック信号を遅延器６と位相比較器２２の２つに分岐させる２分岐バッファー２０が挿入されている。遅延器６の出力側には、遅延器６で遅延させたクロック信号を第２コネクタ３と位相比較器２２の２つに分岐させる２分岐バッファー２１が挿入されている。位相比較器２２は、Ｒ端子に入力される遅延する前のクロック信号と、Ｆｂ端子に入力される遅延器６で遅らされたクロック信号との位相差をディジタル的に比較する。位相比較器２２は、比較した結果のパルス状の出力信号をループフィルタ２３へ出力する。ループフィルタ２３は、オペアンプで構成される例えばラグ型ローパスフィルターである。ループフィルタ２３は、位相比較器２２のパルス状の出力信号を位相比較結果に対応した直流電圧に変換する。ループフィルタ２３で直流電圧に変換された位相比較結果は、ＡＤ変換器（以下ＡＤＣと略す）２４に伝達される。ＡＤＣ２４は、図示しない発信器を内蔵しその発信周波数（少なくともクロック周波数の１０倍程度以上の高い周波数）の周期で位相比較結果をディジタル信号に変換してラッチ回路２５に出力する。ラッチ回路２５はラッチ状態では直前に入力されたデータを保持出力し、非ラッチ状態では入力データをそのまま出力するものである。ラッチ回路２５のＣ端子には、Ｒ-Ｓラッチ２８のＱ出力端が接続され、Ｒ-Ｓラッチ２８のＱ出力端が高レベル（以下Highという）の時、ラッチ回路２６はＡＤＣ２４の出力信号を加算器２７へスルーさせる。加算器２７は、クロック信号の遅延量を外部から設定する外部スイッチ２６の設定値とラッチ回路２５の出力信号を加算して遅延器６の遅延量設定端子へ出力する。Ｒ-Ｓラッチ２８のＳ端子には、Ｓ端子の電位を接地電位（ＧＮＤ）に固定する抵抗２９ａと他端が正電源ＶＣＣに接続されたスイッチ片２９ｂとで構成される初期化スイッチ２９が接続されている。Ｒ-Ｓラッチ２８のＲ端子には位相比較器２２の比較した位相が逆転したときにHighになるＤ端子が接続されている。初期化スイッチ２９がＯＮされるとＲ-Ｓラッチ２８のＱ出力端はHighに保持されるので、その間、ＡＤＣ２４の出力信号はラッチ回路２５をそのまま通過し加算器２７に伝達される。位相比較器２２で位相の逆転が検出されるとＲ-Ｓラッチ２８のＲ端子に接続されたＤ信号がHighになりＲ-Ｓラッチ２８がリセットされる。Ｒ-Ｓラッチ２８のＱ出力端が低レベル（以下Lowという）になると、そのときのＡＤＣ２４の出力信号をラッチ回路２５は保持し、それ以後のＡＤＣ２４の出力信号を遮断する。すなわち、初期化スイッチ２９をＯＮさせた後、位相の逆転が検出されるまでの間、ＡＤＣ２４の出力信号が遅延器６の遅延量設定端子へ伝達されるように動作する。
【００１９】
遅延器６はこの実施例の場合、汎用のプログラマブルディレーチップであり、遅延量設定端子に入力されるディジタル値に基づいて例えば１００ｐｓの分解能で調整範囲は１００ｐｓ×２５５ステップ（８bit）である。この遅延量の分解能は、ＵＸＧＡの場合、図１０に示すように画像データの１bitが６０６.１ｐｓ周期であるので、最低でもこの半分以上（３００ｐｓ）である必要がある。
汎用のプログラマブルディレーチップは、一般的にデバイス遅延を持つ、例えばその量は２０００ｐｓ程度の値になる。したがって、遅延器６にクロック信号を通すだけでデバイス遅延分の時間、クロック信号は遅れて出力される。この様子を図３に示す。図３（ａ）の信号Ａは遅延器６に入力される前のクロック信号であり、信号Ｂは遅延器６の出力端のクロック信号である。図２に示す位相比較器２２から加算器２７に至るこの実施例の制御器５が働く前の初期状態における遅延器６の入出力間のクロック信号の位相関係を表している。すなわち、遅延器６が持つデバイス遅延の時間、クロック信号が遅れている。この状態のクロック信号が位相比較器２２に入力されると、位相比較器２２はデバイス遅延の時間に相当したパルス状の電圧波形の位相差情報をループフィルタ２３に伝達する。ループフィルタ２３は、その位相情報に比例した直流信号をＡＤＣ２４に伝達する。ＡＤＣ２４は、位相情報に比例した直流信号をディジタル信号に変換し、加算器２７に出力する。外部スイッチ２６の状態が遅延量ゼロの状態に設定されていれば、加算器２７はＡＤＣ２４の出力信号をそのまま遅延器６の遅延量設定端子へ出力する。
【００２０】
ここでループフィルタ２３の出力を、遅延器６へ入力される前の信号Ａ（以下信号Ａと略す）と遅延器６の出力信号である信号Ｂ（以下信号Ｂと略す）の位相差ゼロで電源電圧の中点電位（（ＶＣＣ−ＧＮＤ）/２）、信号Ａに対して信号Ｂが進んでいるとき中点電位よりプラスの電圧、その逆の場合中点電位よりマイナスの電圧を発生するように設計しておく。また、位相比較器２２も一度、位相差ゼロの状態を遷移しないとその出力の極性が変化せず、位相差分のパルス幅のパルス信号をループフィルタ２３に出力するようにしておく。そうすると、図３（ａ）の場合、信号Ａがデバイス遅延時間分遅れて信号Ｂとなっているが、信号Ｂの立ち上がりＢＳが信号Ａの立ち上がりＡＳに一致するまでループフィルタ２３は、中点電位よりプラス側の電圧を徐々に上げながら出力し続ける。ループフィルタ２３の出力信号が大きいと言うことは、それをディジタル値に変換するＡＤＣ２４の出力信号も大きく、その結果、遅延器６の遅延量も大きい状態が続く。この様にして信号Ｂをどんどん遅らせ、図３（ａ）では図示されていない（図の左側に隠れている）次の信号Ｂの立ち上がりＢＳが信号Ａの立ち上がりＡＳより遅れると（図３においてＡＳよりＢＳが右になる）と、今度は位相比較器２２の出力端の極性が反転し位相比較器２２のＤ端子がHighになる。その瞬間にＲ-Ｓラッチ２８のＱ出力端はリセットさせる。その結果、ラッチ回路２５はその直前のＡＤＣ２４の出力信号を保持し、以後、ＡＤＣ２４の出力信号はラッチ回路２５で遮断され加算器２７に伝達されなくなる。すなわち、信号Ｂの立ち上がりＢＳが信号Ａの立ち上がりＡＳより遅れる瞬間の遅延量で固定される。
【００２１】
このように位相比較器２２とループフィルタ２３によっていわゆるＰＬＬ的な構成とすることで、遅延器６の入力側のクロック信号と出力側のクロック信号の位相を合わせることが出来る。この実施例では、位相比較器２２の動作は初期化スイッチ２９をＯＮさせた
後、位相の逆転が１回検出されるまで行われる。その後は、逆転した時のＡＤＣ２４の出力信号が持つディジタル値に対して、外部スイッチ２６で設定したディジタル設定値を加算して遅延器６の遅延量を可変することが出来る。
図２に示した実施例の理解を深める目的でより具体的な構成を示すブロック図を図４に示す。図２で示した構成と同じものは参照番号を同じとして説明は省略し、差異のある部分について説明を追加する。この実施例のインターフェース規格は、前述したようにＤＶＩ規格に基づいている。ＤＶＩ規格では差動信号であるＴＭＤＳを使っている。したがって、クロック信号もＣ+と、Ｃ+と位相が１８０°異なるＣ+，Ｃ-の２系統必要になる。第１コネクタ１に入力されたこのクロック信号Ｃ+，Ｃ-を、２分岐バッファー２０によって遅延器６と位相比較器２２に分岐させている。遅延器６によって遅延される前のクロック信号Ｃ+，Ｃ-は、位相比較器２２のＲ端子とＲ’端子に接続される。遅延器６で遅延されたクロック信号Ｃ+，Ｃ-は、２分岐バッファー２１によって第２コネクタ３と位相比較器２２のＦｂ，Ｆｂ’端子とに分岐される。位相比較器２２はＲ端子に入力される信号Ａに対してＦｂ端子に入力される信号Ｂが遅れている時は、より遅延量を増やす方向のＵ端子にその位相差分の時間幅のパルス信号を出力する。この様子を図５（ａ）に示す。
位相比較器２２のＵ端子は、ループフィルタ２３を構成する図示しないオペアンプの非反転入力端子に接続される。位相比較器２２はＲ端子に入力される信号Ａに対してＦｂ端子に入力される信号Ｂが進んでいるときにその位相差分の時間幅のパルス信号が出力されるＤ端子は、オペアンプの反転入力端子に接続される。
【００２２】
今、信号Ａに対して信号Ｂが遅れている図５（ａ）に示す状態だとすると、ループフィルタ２３は、電源電圧の中点電圧よりもプラス側にＵ端子に出力されるパルス幅に比例した直流電圧をこの実施例の場合８bitのＡＤＣ２４に出力する。ＡＤＣ２４はその直流電圧をディジタル値に変換してラッチ回路２５へ出力する。ラッチ回路２５のＣ端子は、Ｒ-Ｓラッチ２８が初期化スイッチ２９によってセット（Ｑ出力がHigh）されているとすると、ＡＤＣ２４の出力をそのまま通過させ、ＡＤＣ２４の８bit出力信号の下位４bitを加算器２７ａへ、上位４bitを加算器２７ｂへ出力する。加算器２７ａは、外部スイッチ２６の下位４bitとＡＤＣ２４の下位４bitを加算して遅延器６の遅延量設定端子の下位４bitに設定する。加算器２７ｂは、外部スイッチ２６の上位４bitとＡＤＣ２４の上位４bitを加算して遅延器６の遅延量設定端子の上位４bitに設定する。加算器２７ａと加算器２７ｂとを接続する線２７ｃは、加算器２７ａからの桁上がり若しくは加算器２７ｂからの桁下がりを伝達する桁上下信号である。
【００２３】
今、信号Ａと信号Ｂとの関係を図５（ａ）の状態で、外部スイッチ２６を例えば全てゼロ（Low）とすると、遅延器６の遅延量設定端子には、ＡＤＣ２４の持つディジタル値の中間値よりも大きな値が設定される。遅延器６は、遅延量設定端子に大きな値が設定されると遅延量を大きくし信号Ｂを更に遅らせる。この結果、図３で示した信号Ａと信号Ｂの関係は、デバイス遅延量を初期値として信号Ａの立ち上がりタイミングＡＳに対する信号Ｂの立ち上がりタイミングＢＳとの時間差を増やす方向に遅延器６が働く。この信号Ｂを遅らせ続ける動作は、図３（ａ）の図示されていない次の信号Ｂの立ち上がり（左側に隠れている次のＢＳ）ＢＳが信号Ａの立ち上がりＡＳに一致するまで続く。
【００２４】
その結果、信号Ａと信号Ｂとの関係が図３（ｂ）の状態になる。しかし、位相比較器２２は、信号Ａと信号Ｂが共にHigh，Highの状態から信号ＡがHighで信号ＢがLowの状態になるまでＵ端子からのパルス出力を止めない。したがって、図３（ａ）の状態から直接図３（ｂ）の状態に落ち着く事はなく、必ず信号Ａに対して信号Ｂを遅らせる動作は行き過ぎ、図３（ｂ）の信号ＢのＢＳのタイミングは、ＡＳより遅れる。すなわち、図３（ｂ）のＡＳよりも右側にＢＳが位置する状態になる。
そうすると、位相比較器２２はその位相差分の時間幅のパルス信号を今度はＤ端子に出力する。この様子を図５（ｂ）に示す。位相比較器２２のＤ端子はＲ-Ｓラッチ２８のリセット端子であるＲ端子に接続されているので、Ｄ端子がHighになった瞬間にＲ-Ｓラッチ２８のＱ出力端はLowに立ち下がる。この立ち下がりの瞬間のＡＤＣ２４の出力信号をラッチ回路２５は保持する。すなわち、信号Ａの立ち上がりと信号Ｂの立ち上がりがほぼ一致したときの遅延量を設定するディジタル値に固定される。
【００２５】
このようにして信号Ａと信号Ｂの立ち上がりのタイミングを揃えたあと、外部スイッチ２６を操作して所望の遅延量を設定する。
この実施例では、理解し易いようによく知られているＰＬＬ的な回路構成としたが、この発明はこの実施例の構成に限定されない。特に信号Ａと信号Ｂの初期状態が必ず信号Ｂが遅れた状態からスタートすることと、初期化スイッチ２９をＯＮした後、一度しか動作しないことからすると、ＰＬＬ的な回路構成にするまでもなく他の構成でも全く構わない。例えば、ループフィルタ２３とＡＤＣ２４は、純粋にディジタル動作が可能であるので、たとえばこの部分をバイナリーのアップカウタで構成することも可能である。
【００２６】
また、図４で示した実施例の構成は全て汎用のＩＣの組み合わせで実現が可能である。また、遅延器６を汎用のプログラマブルディレーチップを用いた例で説明したが、遅延量はディレーチップを複数個カスケードに接続すれば理論上いくらでも大きくすることが可能である。
〔位相余裕の評価方法〕
次に図４に示した実施例の画像転送調整アダプタを用いて、画像伝送路の位相余裕を評価する方法について説明する。図６に位相余裕の評価フローを示す。外部スイッチ２６を全てゼロの状態で、初期化スイッチ２９をＯＮさせると、前述したような回路の動作により図６に示すステップ６１（以下ステップをＳと略す）とＳ６２が行われ、信号Ａと信号Ｂとの同期が取られる。その次に外部スイッチ２６で設定できるディジタル値をゼロから徐々に増加させながら表示装置の画面状況を確認する。Ｓ６３及びＳ６４の操作。遅延量を増加して行って表示装置の画面が異常になったときの外部スイッチ２６の設定値が、遅れ側の余裕値に相当する（Ｓ６５）。この時の外部スイッチ２６の状態を確認/記録する。
【００２７】
次に外部スイッチ２６の全てのスイッチをＯＮ、すなわちHigh状態にして初期化スイッチ２９をＯＮする。すると外部スイッチ２６が全てHighの状態でＳ６６とＳ６７が行われ、信号Ａと信号Ｂとの同期が取られる。この状態から外部スイッチ２６を全てHighの状態からディジタル値として減らして行く。そうすると遅延器６の遅延量は減って行く。すなわち、外部スイッチ２６で設定できるディジタル値の最大値で信号Ａと信号Ｂの同期を取った後に、外部スイッチ２６で設定するディジタル値を減らして行くことになるので、結果的に信号Ｂの位相を進めることになる。こうして、表示装置の画面が異常になったときの外部スイッチ２６の補数が進み側の余裕値になる（Ｓ７０）。この時の外部スイッチ２６の状態を確認/記録する。
【００２８】
以上のようにこの実施例による画像転送調整アダプタを操作することで、画像伝送路のマイナス側とプラス側の位相余裕を求めることが出来る。このようにこの発明による画像転送調整アダプタによれば、実使用状態で画像伝送路の位相余裕を把握することができる。
【実施例３】
【００２９】
今までの説明では、遅延量の設定を外部スイッチ２６を操作して行う実施例で説明して来た。遅延量は外部スイッチ２６の状態から読み取ることになる。この遅延量を数字表示出来るようにした実施例を図７に示す。
図７に示すブロック図は、図４で説明したこの発明の実施例に表示の為に追加する構成である。図４で示した構成の一部を同じ参照符号で示し、他は省略している。
８bitの遅延量の下位４bitのデータである加算器２７ａと上位４bitのデータである加算器２７ｂの出力は、遅延器６の遅延量設定端子に接続されると共にデコーダ７０に接続されている。デコーダ７０は、例えばＢＣＤ３桁のコードにデコードし、デコードした結果を表示素子７２を駆動するドライバ７１に出力する。ドライバ７１は、表示素子７２が例えば１ディジット７セグメントのＬＥＤ表示素子である場合、それに合わせた駆動信号を表示素子７２に供給する。表示素子７２はＬＥＤ素子に限らない。例えば液晶でも構わない。要するに表示素子７２のデバイスに合わせたドライバ７１となっていれば、表示素子は何でも構わない。
【００３０】
このように構成することで、遅延量を数字表示することが出来、この発明の画像転送調整アダプタの使い勝手が向上する。図７の実施例では、加算器２７ａ，２７ｂの出力を表示素子７２に表示する例を示したが、デコーダ７０へ入力する信号を外部スイッチ２６に切り換えると外部スイッチ２６の状態を数字表示することも出来る。
今まで説明して来たこの発明の画像転送調整アダプタの外観の一実施例を図８に示す。
説明で述べた各構成の参照符号は同一にしてある。例えば低い方形箱型ケース３００の一方側面にビデオコントローラが接続される第１コネクタ１が取り付けられ、前記側面と反対の側面に表示装置に接続する第２コネクタ３が取り付けられ、遅延量を表示する表示素子７２と、例えばＢＣＤ３桁からなる遅延量をそれぞれ設定するスイッチ２６ａ，２６ｂ，２６ｃからなる外部スイッチ２６がケース３００の広い表面に設けられている。ケース３００内に画像伝送路２、第１クロック線４、第２クロック線７、遅延器６、制御器５が内蔵されている。遅延量を外部から電気的に制御する場合は、そのための各構成要素も内蔵されている。
【００３１】
今までの説明では、画像転送調整アダプタの電源について特に述べてこなかった。図８に示す実施例では、交流電源１００ＶからＡＣプラグ８０で電源を取る方式を示し、ケース３００の他の側面からＡＣプラグ８０が接続された電源コード８１が導出されている。今まで説明した画像転送調整アダプタは、通常５Ｖ以下の直流電源で動作するので、電源をＡＣ１００Ｖとした場合、電圧を降圧するトランスとその交流電圧を直流に整流する整流回路が必要になる。この降圧から整流に至る機能をＡＣアダプタと称し、一般的にモジュール化されている。そのモジュール化されたＡＣアダプタを電源として例えば図４で示した実施例の回路を駆動すれば容易にこの発明が実現できる。したがって、ここではＡＣアダプタの具体的な構成は示さない。
【００３２】
このようにこの発明の画像転送調整アダプタの電源を例えばＡＣ１００Ｖから供給を受けるようにすれば、画像転送調整アダプタを恒久的に使用し続けることが可能になる。
【実施例４】
【００３３】
遅延量を設定した外部スイッチ２６の代わりに例えばパーソナルコンピュータ（以下ＰＣと略す）等の外部制御機器によって遅延量を設定可能にするために、この画像転送調整アダプタに設けた通信手段２００の実施例を図９に示す。図９（ａ）はＰＣのシリアル通信ポートであるＲＳ２３２Ｃによって、ＰＣから遅延量データを得るように構成した実施例である。図９（ａ）は、図４で説明した実施例を外部制御可能にするために追加が必要な構成を示したもので、他の画像転送調整アダプタとして必要な構成は省略している。ＰＣのＲＳ２３２Ｃポートと接続するＲＳ２３２Ｃコネクタ９０にＰＣから制御信号（遅延量）が入力される。ＲＳ２３２Ｃの信号はHighが+１２Ｖ、Lowが-12Ｖで表現されるので、例えばHighを+５Ｖ、Lowを０Ｖに変換するレベル変換回路９１で電圧レベルが変換される。その電圧レベルが変換された遅延値は、まだここでは、通信レートが例えば９６００bit/秒の調歩同期式と呼ばれるパルス信号である。このパルス信号をHigh，Lowのレベル信号に変換する為にμコン９２に入力する。μコン９２は、通信レートと同期を取る必要から１０の倍数の周波数を持つ基準発信器と、μコン９２の全体の動作を制御する２のべき乗の周波数の発信器の２つの基準源を持つタイプのμコンであればなんでも良く、４bitマイコンでも８biマイコンでも簡単なプログラムで調歩同期式の信号をレベル信号に変換することが可能である。
【００３４】
レベル信号に変換された後は、ラッチ回路２５からのディジタル値に、ＲＳ２３２Ｃコネクタ９０を介して入力された遅延量を、加算器２７が加算して遅延器６の遅延量設定端子に設定する。このようにＰＣと通信手段２００を介して遅延量を制御することも可能になる。
図９（ｂ）により高速なシリアルインターフェースであるＵＳＢコネクタでＰＣと通信するようにした実施例を示す。ＰＣのＵＳＢポートと接続するＵＳＢコネクタ９３は、ＲＳ２３２Ｃと異なり電圧レベルは５Ｖなので、レベル変換は必要が無い。その代わりにＰＣから入力されたＵＳＢフォーマットの信号をシリアルに変換するＵＳＢシリアル変換９４が必要になる。シリアルに変換された後の動作は前述した説明と同じである。
【００３５】
ＵＳＢインターフェースによって通信する際の特筆すべき点は、ＵＳＢパワーが利用できる点である。ＵＳＢ規格では、５Ｖ，５００ｍＡまでの電力供給が可能でありこれをＵＳＢパワーと呼んでいる。このＵＳＢパワーでこの発明の画像転送調整アダプタの電源を賄うことも可能である。電圧レギュレータ９５は、ＵＳＢコネクタ９３からの電力を例えば４.５Ｖ程度の電圧にレギュレーションする電圧レギュレータであり、画像転送調整アダプタ内のＶＣＣ及びＧＮＤを供給するものである。ＵＳＢコネクタ９３から供給される５Ｖがクリーンであれば、特に電圧レギュレータ９５は無くても良い。このようにＵＳＢインターフェースから電源供給を受ければ画像転送調整アダプタ側に電源を設ける必要がなくなりより簡単な構成でこの発明が実現できる。
【００３６】
以上のようにこの発明の画像転送調整アダプタとＰＣとを上記したような通信手段を介して接続すれば、手動のイメージで説明した図６に示した位相余裕を求めるフローを、ＰＣによって制御することも可能となる。
また、今までの説明では、遅延量をディジタル的に制御する実施例を示しこの発明を説明して来た。しかし、遅延器６及び制御器５をアナログ的な制御にしても良い。例えば、遅延器６を可変抵素子又は可変容量素子で構成し、その可変素子を直接連続的に可変して位相調整するようにしてもこの発明は実現できる。
【図面の簡単な説明】
【００３７】
【図１】この発明の画像転送調整アダプタの基本的な構成を示す。
【図２】遅延器として汎用のディレーチップを用いた場合のこの発明のより具体的な一実施例を示す。
【図３】遅延器前後のクロック信号のタイミングを示す。
【図４】図２で示した実施例のより具体的な構成を示す。
【図５】位相比較器の入出力波形を示す。
【図６】画像伝送路の位相余裕を評価するフローを示す。
【図７】表示素子を追加した実施例を示す。
【図８】この発明の画像転送調整アダプタの外観の一例を示す。
【図９】通信手段を備えた実施例を示す。
【図１０】ＤＶＩ規格に基づく１画素データ転送時のタイムチャートを示す。
【図１１】従来の位相調整回路の例を示す。
【図１２】この発明の画像転送調整アダプタの使用例を示す。
【特許請求の範囲】
【請求項１】
画像伝送ケーブルと結合する第１コネクタと、
表示装置と結合する第２コネクタと、
第１コネクタに入力される画像信号を第２コネクタに伝達する伝送路と、
上記第１コネクタに入力される画像信号に対応するクロック信号を遅延させて上記第２コネクタに伝達する遅延器と、
上記クロック信号の上記遅延量を制御する制御器とを備えたことを特徴とする画像伝送調整アダプタ。
【請求項２】
上記遅延器が遅延させる遅延量を表示する表示器を備えたことを特徴とする請求項１に記載の画像伝送調整アダプタ。
【請求項３】
外部から受信した遅延量を上記制御器に設定する通信手段を備えたことを特徴とする請求項１に記載の画像伝送調整アダプタ。
【請求項４】
ＡＣアダプタを備えたことを特徴とする請求項１及び請求項３の何れかに記載の画像伝送調整アダプタ。
【請求項１】
画像伝送ケーブルと結合する第１コネクタと、
表示装置と結合する第２コネクタと、
第１コネクタに入力される画像信号を第２コネクタに伝達する伝送路と、
上記第１コネクタに入力される画像信号に対応するクロック信号を遅延させて上記第２コネクタに伝達する遅延器と、
上記クロック信号の上記遅延量を制御する制御器とを備えたことを特徴とする画像伝送調整アダプタ。
【請求項２】
上記遅延器が遅延させる遅延量を表示する表示器を備えたことを特徴とする請求項１に記載の画像伝送調整アダプタ。
【請求項３】
外部から受信した遅延量を上記制御器に設定する通信手段を備えたことを特徴とする請求項１に記載の画像伝送調整アダプタ。
【請求項４】
ＡＣアダプタを備えたことを特徴とする請求項１及び請求項３の何れかに記載の画像伝送調整アダプタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−１５７５９１（Ｐ２００６−１５７５９１Ａ）
【公開日】平成１８年６月１５日（２００６．６．１５）
【国際特許分類】
【出願番号】特願２００４−３４６３５７（Ｐ２００４−３４６３５７）
【出願日】平成１６年１１月３０日（２００４．１１．３０）
【出願人】（０００２３１０７３）日本航空電子工業株式会社 (1,081)
【Ｆターム（参考）】
【公開日】平成１８年６月１５日（２００６．６．１５）
【国際特許分類】
【出願日】平成１６年１１月３０日（２００４．１１．３０）
【出願人】（０００２３１０７３）日本航空電子工業株式会社 (1,081)
【Ｆターム（参考）】
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