発振回路、及び試験装置
【課題】発振信号の連続性を保持しつつ、発振信号の位相ジッタ成分を低減することができる発振回路を提供する。
【解決手段】発振信号を生成する発振回路であって、信号を正帰還させることにより発振信号を生成する発振器と、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、強制同期信号を発振器の正帰還経路に注入する結合部とを備える発振回路を提供する。
【解決手段】発振信号を生成する発振回路であって、信号を正帰還させることにより発振信号を生成する発振器と、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、強制同期信号を発振器の正帰還経路に注入する結合部とを備える発振回路を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振信号を生成する発振回路、及び電子デバイスを試験する試験装置に関する。
【背景技術】
【０００２】
従来、発振信号を生成する回路として、ＰＬＬ（Phase Locked Loop）回路が知られている。ＰＬＬ回路は、電圧制御発振器が生成する発振信号と基準信号との位相を比較し、比較結果に基づいて電圧制御発振器が生成する発振信号の周波数を制御するものである。発振信号の周波数は基準信号の整数倍であり、基準信号のエッジ毎に発振信号の周波数を制御することにより、発振信号を基準信号に同期させている。ＰＬＬ回路の電圧制御発振器には、リング発振回路やＬＣ共振回路が通常用いられる。
【０００３】
関連する特許文献等は、現在認識していないためその記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし上述したように、電圧制御発振器はリング発振回路やＬＣ共振回路のように、正帰還等を用いて発振信号を生成するため、電圧制御発振器に起因する位相雑音は徐々に累積されてしまう。つまり、基準信号との位相比較により、発振信号の各サイクルの位相の平均値は基準信号に同期されるが、各サイクルの位相ジッタ成分は累積されてしまう。例えば、発振信号の各サイクルの位相の平均値を中心とした位相ジッタ成分の振幅が徐々に増大してしまう。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の形態においては、発振信号を生成する発振回路であって、信号を正帰還させることにより発振信号を生成する発振器と、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、強制同期信号を発振器の正帰還経路に注入する結合部とを備える発振回路を提供する。
【０００６】
発振器は、与えられる制御電圧に応じた周波数の前記発振信号を生成する電圧制御発振器であって、発振回路は、所定の周波数を有し、発振信号の位相を制御するための基準信号を生成する基準信号生成部と、基準信号の位相と、発振信号の位相との位相差に基づいて制御電圧を生成して電圧制御発振器に供給する位相比較器とを更に備え、同期信号生成部は、基準信号に基づいて強制同期信号を生成してよい。
【０００７】
同期信号生成部は、基準信号を微分した信号を反転し、更に微分して強制同期信号を生成してよい。また結合部及び位相比較器は、強制同期信号による発振信号の位相の制御と、制御電圧による発振信号の周波数の制御とを交互に行うことが好ましい。
【０００８】
発振回路は、基準信号を分周した分周基準信号を生成する分周回路を更に備え、同期信号生成部は、分周基準信号の前縁又は後縁のいずれか一方のエッジに基づいて、強制同期信号を生成し、位相比較器は、分周基準信号の前縁又は後縁の他方のエッジの位相と、発振信号の位相との位相差に基づいて制御電圧を生成してよい。
【０００９】
同期信号生成部は、分周基準信号の前縁を微分する前縁微分回路と、前縁微分回路が出力する信号を反転する反転回路と、反転回路が出力する信号を微分する微分回路とを有してよい。
【００１０】
発振回路は奇数段のインバータを直列に接続し、最終段のインバータが出力する発振信号を初段のインバータの入力に帰還するリング発振回路であって、結合部は、微分回路の出力端と、初段のインバータの入力端とを容量結合することにより、強制同期信号を注入してよい。
【００１１】
発振回路は誘導成分と容量成分とが設けられたＬＣ共振回路であって、結合部は、微分回路の出力端と、誘導成分とを容量結合することにより、強制同期信号を注入してよい。
【００１２】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、電子デバイスに入力するべき試験信号の周波数に応じた発振信号を生成する発振回路と、パターン発生器が生成した試験パターンと、発振回路が生成した発振信号とに基づいて、電子デバイスに入力する試験信号を生成する波形整形器と、電子デバイスが出力する出力信号と、パターン発生器が生成する期待値パターンとを比較することにより、電子デバイスの良否を判定する判定部とを備え、発振回路は、信号を正帰還させることにより発振信号を生成する発振器と、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、強制同期信号を発振器の正帰還経路に注入する結合部とを有する試験装置を提供する。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本発明の実施形態に係る発振回路１００の構成の一例を示す図である。発振回路１００は発振信号を生成する回路であって、基準信号生成部１０、同期信号生成部２０、結合部６０、負荷５０、及び発振器７０を備える。
【００１６】
基準信号生成部１０は、所定の周波数を有し、発振信号の位相を制御するための基準信号を生成する。本例において、基準信号生成部１０は、発振器７０が生成する発振信号の周波数の整数倍の周波数の基準信号を生成する。また、発振回路１００が半導体回路等の電子デバイスを試験するための試験装置に用いられる場合、基準信号生成部１０は、当該試験装置全体で用いられる共通の基準クロックを生成する。この場合発振回路１００は、試験装置に設けられた構成要素のうち、基準クロックとは異なる周波数で動作するべき構成要素に、所定の周波数のクロックを供給する。
【００１７】
発振器７０は、信号を正帰還させることにより発振信号を生成する。例えば発振器７０は、与えられる制御電圧に応じた周波数の発振信号を生成する電圧制御発振器である。発振器７０は、複数のインバータ（７２、７４、７６）をループ状に接続したリング発振回路であってよく、またＬＣ共振回路や差動リング発振回路であってもよい。
【００１８】
同期信号生成部２０は、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する。このような強制同期信号を発振器７０の正帰還経路に注入することにより、当該所定のサイクル毎に、発振器７０が生成する発振信号の位相を理想タイミングに引き込むことができる。本例において同期信号生成部は、基準信号の分周信号を微分した信号を反転し、更に微分することにより、強制同期信号を生成する。本例における同期信号生成部２０は、分周回路２２、前縁微分回路３０、反転回路２４、及び微分回路４０を有する。
【００１９】
分周回路２２は、基準信号生成部１０が生成した基準信号を分周した分周基準信号を生成する。つまり、分周回路２２は、前述した所定のサイクルに応じた周期の分周基準信号を生成する。
【００２０】
前縁微分回路３０は、分周基準信号の前縁を微分する。ここで、分周基準信号の前縁とは、発振回路１００が正論理で動作する場合には、分周基準信号の各サイクルにおける立ち上がりエッジを指し、発振回路１００が負論理で動作する場合には、分周基準信号の各サイクルにおける立ち下がりエッジを指す。
【００２１】
反転回路２４は、前縁微分回路３０が出力する信号を反転し、微分回路４０に入力する。また微分回路４０は、反転回路２４が出力する信号を微分して出力する。このような構成により、前述した強制同期信号を生成することができる。
【００２２】
同期信号生成部２０は負荷５０を介して接地される。結合部６０は、微分回路４０の出力端と、発振器７０の正帰還経路とを結合し、強制同期信号を発振器７０の正帰還経路に注入する。例えば、発振器７０は奇数段のインバータ（７２、７４、７６）を直列に接続し、最終段のインバータ７６が出力する発振信号を初段のインバータ７２の入力に帰還するリング発振回路であって、結合部６０は、微分回路４０の出力端と、初段のインバータ７２の入力端とを容量結合することにより、強制同期信号を発振器７０の正帰還経路に注入する。
【００２３】
図２は、強制同期信号の一例を説明する図である。前述したように、同期信号生成部２０は、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する。ここで、発振信号のエッジと同一方向の傾きのエッジとは、発振信号の当該エッジが立ち上がりエッジである場合には、正の傾きを有するエッジを指し、発振信号の当該エッジが立ち下がりエッジである場合には、負の傾きを有するエッジを指す。本例においては、理想タイミングでゼロクロスする正の傾きのエッジを有する強制同期信号について説明する。
【００２４】
図２に示すように、位相ジッタ成分のない理想発振信号は、当該理想タイミングで閾電圧ＶＴとクロスするが、発振信号に位相ジッタ成分が含まれる場合、閾電圧ＶＴとクロスするタイミングは理想タイミングからはずれてしまう。発振器７０は正帰還等を用いて発振信号を生成するため、当該位相ジッタ成分の振幅は徐々に大きくなるが、本例における発振回路１００は、前述した強制同期信号を発振信号に注入することにより、発振信号の所定のサイクル毎に発振信号の位相ジッタ成分を低減する。
【００２５】
例えば、発振信号が閾電圧ＶＴとクロスするタイミングが、理想タイミングより進んでいる場合には、当該タイミングにおける発振信号のレベル（ＶＴ）に強制同期信号の負のレベルが注入される。このため、発振信号が閾電圧ＶＴとクロスするタイミングは理想タイミングに引き込まれる。このとき、強制同期信号による発振信号の移相量は、発振信号が閾電圧ＶＴとクロスするタイミングと理想タイミングとの差に応じて大きくなる。
【００２６】
このように、所定のサイクル毎に、発振信号の位相ジッタ成分の振幅に応じて発振信号を移相させることにより、発振信号の位相ジッタ成分の累積を防ぎ、位相ジッタ成分の振幅を一定以下に保つことができる。また、所定のサイクル毎に発振信号の位相を理想タイミングに合わせる場合、当該サイクルの前後において、発振信号の周期が大きく変動してしまい、発振信号の連続性を保持することができないが、本例における発振回路１００によれば、所定のサイクル毎に発振信号の位相ジッタ成分を低減するため、発振信号の連続性を保持することができる。
【００２７】
また強制同期信号は図２に示すように、強制同期有効範囲Ｔ１の間で、発振信号のエッジと同一方向の傾きで値が変化する。このとき、強制同期有効範囲Ｔ１は、発振信号の立ち上がり時間（又は立ち下がり時間）Ｔ２より十分大きいことが好ましい。
【００２８】
図３は、結合部６０の一例を示す図である。本例において結合部６０は、配線４２及び配線７８を有する。微分回路４０が出力する強制同期信号は、図３に示すように配線４２を介して負荷５０に入力される。また、インバータ７６が出力する発振信号は、配線７８を介してインバータ７２に入力される。ここで、配線４２と配線７８とは、図３に示すように近接配線される。
【００２９】
このように近接配線することにより、配線４２と配線７８とを配線カップリング容量により結合することができる。強制同期信号は、当該配線カップリング容量により、発振信号に注入される。このような構成により、発振器７０の負荷バランスに大きな影響を与えずに、強制同期信号を発振信号に注入することができる。
【００３０】
また、結合部６０は、配線４２と配線７８とを直接ＡＣ結合する手段を更に有していてもよい。例えば、結合部６０は、配線４２と配線７８との間にコンデンサを有していてもよい。
【００３１】
図４は、本発明の他の実施形態に係る発振回路２００の構成の一例を示す図である。発振回路２００は、図１に関連して説明した発振回路１００の構成に加え、位相比較器９０、チャージポンプ９２、及びループフィルタ９４を更に備え、同期信号生成部２０にインバータ２６を更に有する。図４において、図１と同一の符号を付した構成要素は、図１に関連して説明した構成要素と同一の機能を有する。
【００３２】
位相比較器９０は、分周された基準信号の位相と、発振信号の位相との位相差に基づいて制御電圧を生成する。また位相比較器９０は、チャージポンプ９２及びループフィルタ９４を介して制御電圧を発振器７０に供給し、発振器７０が生成する発振信号の周波数を制御する。つまり、発振器７０、位相比較器９０、チャージポンプ９２、及びループフィルタ９４は、ＰＬＬ回路として機能する。
【００３３】
本例における発振回路２００によれば、発振信号の各サイクルの位相の平均値を基準信号に同期させ、且つ発振信号の連続性を保ちつつ発振信号の位相ジッタ成分を低減することができる。また、発振信号の位相ジッタ成分の振幅が、図２において説明した強制同期有効範囲Ｔ１より大きくなった場合であっても、位相比較器９０が所定のサイクル毎に位相の平均値を分周同期信号に同期させるため、位相ジッタ成分の振幅を低減することができる。
【００３４】
また、結合部６０及び位相比較器９０は、強制同期信号による発振信号の位相の制御と、制御電圧による発振信号の周波数の制御とを交互に行うことが好ましい。本例における基準信号生成部１０は、発振信号の位相を制御するべきタイミングに応じた周期の基準信号を生成する。前述したように同期信号生成部２０は、基準信号に基づいて強制同期信号を生成する。本例において分周回路２２は、基準信号の周期を２倍にした分周基準信号を生成する。
【００３５】
同期信号生成部２０は、分周基準信号の前縁又は後縁のいずれか一方のエッジに基づいて、強制同期信号を生成し、位相比較器は、分周基準信号の前縁又は後縁の他方のエッジの位相と、発振信号の位相との位相差に基づいて制御電圧を生成する。本例において、インバータ２６は、分周回路２２が生成した分周基準信号を反転し、位相比較器９０に入力し、結合部６０及び位相比較器９０に、発振信号の制御を交互に行わせる。
【００３６】
結合部６０及び位相比較器９０に、発振信号の制御を交互に行わせることにより、発振信号の各サイクルの位相の平均値を基準信号に同期させる制御と、発振信号の位相ジッタ成分を低減する制御とをそれぞれ精度よく行うことができる。本例において分周回路２２は基準信号の２倍の周期を有する分周基準信号を生成するため、強制同期信号による発振信号の位相の制御と、制御電圧による発振信号の周波数の制御とは等間隔のタイミングで交互に行われる。他の例においては、分周回路２２の分周比を所望の値にすることにより、任意のタイミングで強制同期信号による発振信号の位相の制御と、制御電圧による発振信号の周波数の制御とを交互に行ってもよい。
【００３７】
図５は、同期信号生成部２０の詳細な構成の一例を示す図である。分周回路２２は、図５に示すように、基準信号がトリガとして入力され、反転出力が帰還入力されるフリップフロップを有する。このような構成により、基準信号の２倍の周期の分周基準信号を生成する。
【００３８】
前縁微分回路３０は、可変遅延回路３２、インバータ３４、及び論理積回路３６を有する。可変遅延回路３２は、分周基準信号を所定の時間遅延させる。またインバータ３４は、可変遅延回路３２が遅延させた分周基準信号を反転して出力する。論理積回路３６は、分周回路２２が出力する分周基準信号と、インバータ３４が出力する分周基準信号との論理積を出力する。このような構成により、分周基準信号の前縁を微分した信号を生成することができる。
【００３９】
また微分回路４０は図５に示すように、反転回路２４から入力される信号を、コンデンサを用いて微分し、強制同期信号を生成する。このような構成により、分周基準信号を二階微分した強制同期信号を生成することができる。
【００４０】
図６は、発振回路２００の動作の一例を示すタイミングチャートである。前述したように、基準信号生成部１０は、発振信号の整数倍の周期を有する基準信号を生成する。分周回路２２は、基準信号を分周し、基準信号の２倍の周期を有する分周基準信号を生成する。
【００４１】
前縁微分回路３０は、分周基準信号の前縁を微分した前縁微分信号を生成する。また反転回路２４は、前縁微分信号を反転した反転微分信号を生成する。そして微分回路４０は、反転微分信号を微分し、強制同期信号を生成する。また、本例においては前縁微分信号を反転した信号を微分したが、他の例においては、分周基準信号を二階微分した信号を反転してもよい。本例においては発振信号の２０サイクル毎に強制同期信号による制御が行われるため、発振信号に累積される位相ジッタ成分を２０サイクル分のみにすることができる。
【００４２】
また、インバータ２６は、分周基準信号を反転した位相比較用信号を位相比較器９０に入力する。このような動作により、結合部６０が強制同期信号によって発振信号の位相を制御する結合部注入タイミングと、位相比較器９０が制御電圧によって発振信号の周波数を制御する位相比較器制御タイミングとを等間隔に交互にすることができる。
【００４３】
図７は、発振器７０の構成の他の例を示す図である。本例における発振器７０は、可変容量の容量成分８０、抵抗８２、誘導成分８４、及びトランジスタ８６を有するＬＣ共振回路である。容量成分８０、抵抗８２、及び誘導成分８４は、駆動電位Ｖｄｄと接地電位との間に並列に設けられ、トランジスタ８６のゲートに入力されるトリガー信号に応じて発振信号を生成する。ここで、容量成分８０の容量は、位相比較器９０から与えられる制御電圧によって制御され、制御電圧に応じた周波数の発振信号を生成する。また本例において容量成分８０及び誘導成分８４は、コンデンサ及びコイルである。
【００４４】
本例における結合部６０は、微分回路４０の出力端と、誘導成分８４とを容量結合することにより、強制同期信号を発振信号に注入する。このような構成により、ＬＣ共振回路を用いた発振器７０が生成する発振信号に強制同期信号を生成することができる。
【００４５】
図８は、発振器７０にＬＣ共振回路を用いた場合の、結合部６０を説明する図である。本例において結合部６０は配線４２を有する。微分回路４０が出力する強制同期信号は、図８に示すように配線４２を介して負荷５０に入力される。ここで結合部６０は、配線４２と誘導成分８４の配線とを近接配線する。これにより配線４２と誘導成分８４とを配線カップリング容量及び相互インダクタンスにより結合することができる。強制同期信号は、当該配線カップリング容量及び相互インダクタンスにより、発振信号に注入される。このような構成により、発振器７０の負荷バランスに大きな影響を与えずに、強制同期信号を発振信号に注入することができる。
【００４６】
また、結合部６０は、配線４２と誘導成分８４とを直接ＡＣ結合する手段を更に有していてもよい。例えば、結合部６０は、配線４２と誘導成分８４との間にコンデンサを有していてもよい。
【００４７】
また、発振器７０がリング発振回路又はＬＣ共振回路である場合について説明したが、発振器７０が他の構成によって発振信号を生成する場合においても、同様に強制同期信号を注入することができる。例えば発振器７０が、リング発振器が差動素子で構成された差動リング発振回路である場合であっても、差動素子の正論理入力に強制同期信号を注入することにより、発振信号の位相ジッタ成分を低減することができる。
【００４８】
図９は、発振器７０の構成の他の例を示す図である。本例における発振器７０は、縦続接続された複数の差動増幅器（７１、７３、７５）を有する差動リング発振回路である。複数の差動増幅器の最終段の差動増幅器７５の反転出力が、初段の差動増幅器７１の反転入力に帰還され、最終段の差動増幅器７５の非反転出力が、初段の差動増幅器７１の非反転入力に帰還される。このような構成により、最終段の差動増幅器７５が発振信号を出力する。
【００４９】
本例における結合部６０は、微分回路４０の出力端と、発振器７０の正帰還経路とを容量結合する。つまり結合部６０は、図３において説明した例と同様に、強制同期信号が通過する配線と、発振器７０の正帰還経路とを近接配線することにより、配線カップリング容量により結合する。このような構成により、差動リング発振回路を用いた発振器７０が生成する発振信号に強制同期信号を生成することができる。
【００５０】
図１０は、本発明の他の実施形態に係る試験装置３００の構成の一例を示す図である。試験装置３００は、半導体回路等の電子デバイス４００を試験する装置であって、パターン発生器３１０、発振回路２００、波形整形器３２０、ドライバ３３０、及び判定部３４０を備える。
【００５１】
パターン発生器３１０は、電子デバイス４００を試験するべき試験パターンをデジタルデータで生成する。発振回路２００は、電子デバイス４００に入力するべき試験信号の周波数に応じた発振信号を生成する。発振回路２００は、図４に関連して説明した発振回路と同一の構成及び機能を有する。
【００５２】
波形整形器３２０は、パターン発生器３１０が生成した試験パターンと発振信号とに基づいて、電子デバイス４００に入力する試験信号を生成する。例えば、波形整形器３２０は、発振信号の周波数で、試験パターンに応じて値が変化する試験信号を生成する。ドライバ３３０は、波形整形器３２０が生成した試験信号を電子デバイス４００に供給する。
【００５３】
判定部３４０は、電子デバイス４００が出力する出力信号と、パターン発生器３１０が生成する期待値パターンとを比較することにより、電子デバイス４００の良否を判定する。本例における試験装置３００によれば、位相ジッタの小さい発振信号を用いて試験信号を生成するため、電子デバイス４００の良否を精度よく判定することができる。また、試験装置３００は、発振回路２００に代えて、図１に関連して説明した発振回路１００を備えていてもよい。
【００５４】
また、発振回路１００及び発振回路２００は、他の様々な用途に有効に用いることができる。例えば、携帯電話等の無線通信におけるクロックの生成、データ通信におけるクロックの生成、マイクロプロセッサにおけるクロックの生成等の用途に用いることができる。いずれの用途においても、クロックの位相雑音がシステムの特性に大きく起因するため、発振回路１００及び発振回路２００を有効に用いることができる。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００５６】
以上から明らかなように、本発明によれば、簡単な構成で、発振信号の連続性を保持しつつ、発振信号の位相ジッタ成分の累積を防ぎ、位相雑音の少ない発振信号を生成することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態に係る発振回路１００の構成の一例を示す図である。
【図２】強制同期信号の一例を説明する図である。
【図３】結合部６０の一例を示す図である。
【図４】本発明の他の実施形態に係る発振回路２００の構成の一例を示す図である。
【図５】同期信号生成部２０の詳細な構成の一例を示す図である。
【図６】発振回路２００の動作の一例を示すタイミングチャートである。
【図７】発振器７０の構成の他の例を示す図である。
【図８】発振器７０にＬＣ共振回路を用いた場合の、結合部６０を説明する図である。
【図９】発振器７０の構成の他の例を示す図である。
【図１０】本発明の他の実施形態に係る試験装置３００の構成の一例を示す図である。
【符号の説明】
【００５８】
１０・・基準信号生成部、２０・・・同期信号生成部、２２・・・分周回路、２４・・・反転回路、２６・・・インバータ、３０・・・前縁微分回路、３２・・・可変遅延回路、３４・・・インバータ、３６・・・論理積回路、４０・・・微分回路、４２・・・配線、５０・・・負荷、６０・・・結合部、７０・・・発振器、７２、７４、７６・・・インバータ、７８・・・配線、８０・・・容量成分、８２・・・抵抗、８４・・・誘導成分、８６・・・トランジスタ、９０・・・位相比較器、９２・・・チャージポンプ、９４・・・ループフィルタ、１００・・・発振回路、２００・・・発振回路、３００・・・試験装置、３１０・・・パターン発生器、３２０・・・波形整形器、３３０・・・ドライバ、３４０・・・判定部、４００・・・電子デバイス
【技術分野】
【０００１】
本発明は、発振信号を生成する発振回路、及び電子デバイスを試験する試験装置に関する。
【背景技術】
【０００２】
従来、発振信号を生成する回路として、ＰＬＬ（Phase Locked Loop）回路が知られている。ＰＬＬ回路は、電圧制御発振器が生成する発振信号と基準信号との位相を比較し、比較結果に基づいて電圧制御発振器が生成する発振信号の周波数を制御するものである。発振信号の周波数は基準信号の整数倍であり、基準信号のエッジ毎に発振信号の周波数を制御することにより、発振信号を基準信号に同期させている。ＰＬＬ回路の電圧制御発振器には、リング発振回路やＬＣ共振回路が通常用いられる。
【０００３】
関連する特許文献等は、現在認識していないためその記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし上述したように、電圧制御発振器はリング発振回路やＬＣ共振回路のように、正帰還等を用いて発振信号を生成するため、電圧制御発振器に起因する位相雑音は徐々に累積されてしまう。つまり、基準信号との位相比較により、発振信号の各サイクルの位相の平均値は基準信号に同期されるが、各サイクルの位相ジッタ成分は累積されてしまう。例えば、発振信号の各サイクルの位相の平均値を中心とした位相ジッタ成分の振幅が徐々に増大してしまう。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の形態においては、発振信号を生成する発振回路であって、信号を正帰還させることにより発振信号を生成する発振器と、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、強制同期信号を発振器の正帰還経路に注入する結合部とを備える発振回路を提供する。
【０００６】
発振器は、与えられる制御電圧に応じた周波数の前記発振信号を生成する電圧制御発振器であって、発振回路は、所定の周波数を有し、発振信号の位相を制御するための基準信号を生成する基準信号生成部と、基準信号の位相と、発振信号の位相との位相差に基づいて制御電圧を生成して電圧制御発振器に供給する位相比較器とを更に備え、同期信号生成部は、基準信号に基づいて強制同期信号を生成してよい。
【０００７】
同期信号生成部は、基準信号を微分した信号を反転し、更に微分して強制同期信号を生成してよい。また結合部及び位相比較器は、強制同期信号による発振信号の位相の制御と、制御電圧による発振信号の周波数の制御とを交互に行うことが好ましい。
【０００８】
発振回路は、基準信号を分周した分周基準信号を生成する分周回路を更に備え、同期信号生成部は、分周基準信号の前縁又は後縁のいずれか一方のエッジに基づいて、強制同期信号を生成し、位相比較器は、分周基準信号の前縁又は後縁の他方のエッジの位相と、発振信号の位相との位相差に基づいて制御電圧を生成してよい。
【０００９】
同期信号生成部は、分周基準信号の前縁を微分する前縁微分回路と、前縁微分回路が出力する信号を反転する反転回路と、反転回路が出力する信号を微分する微分回路とを有してよい。
【００１０】
発振回路は奇数段のインバータを直列に接続し、最終段のインバータが出力する発振信号を初段のインバータの入力に帰還するリング発振回路であって、結合部は、微分回路の出力端と、初段のインバータの入力端とを容量結合することにより、強制同期信号を注入してよい。
【００１１】
発振回路は誘導成分と容量成分とが設けられたＬＣ共振回路であって、結合部は、微分回路の出力端と、誘導成分とを容量結合することにより、強制同期信号を注入してよい。
【００１２】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、電子デバイスに入力するべき試験信号の周波数に応じた発振信号を生成する発振回路と、パターン発生器が生成した試験パターンと、発振回路が生成した発振信号とに基づいて、電子デバイスに入力する試験信号を生成する波形整形器と、電子デバイスが出力する出力信号と、パターン発生器が生成する期待値パターンとを比較することにより、電子デバイスの良否を判定する判定部とを備え、発振回路は、信号を正帰還させることにより発振信号を生成する発振器と、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、強制同期信号を発振器の正帰還経路に注入する結合部とを有する試験装置を提供する。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本発明の実施形態に係る発振回路１００の構成の一例を示す図である。発振回路１００は発振信号を生成する回路であって、基準信号生成部１０、同期信号生成部２０、結合部６０、負荷５０、及び発振器７０を備える。
【００１６】
基準信号生成部１０は、所定の周波数を有し、発振信号の位相を制御するための基準信号を生成する。本例において、基準信号生成部１０は、発振器７０が生成する発振信号の周波数の整数倍の周波数の基準信号を生成する。また、発振回路１００が半導体回路等の電子デバイスを試験するための試験装置に用いられる場合、基準信号生成部１０は、当該試験装置全体で用いられる共通の基準クロックを生成する。この場合発振回路１００は、試験装置に設けられた構成要素のうち、基準クロックとは異なる周波数で動作するべき構成要素に、所定の周波数のクロックを供給する。
【００１７】
発振器７０は、信号を正帰還させることにより発振信号を生成する。例えば発振器７０は、与えられる制御電圧に応じた周波数の発振信号を生成する電圧制御発振器である。発振器７０は、複数のインバータ（７２、７４、７６）をループ状に接続したリング発振回路であってよく、またＬＣ共振回路や差動リング発振回路であってもよい。
【００１８】
同期信号生成部２０は、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する。このような強制同期信号を発振器７０の正帰還経路に注入することにより、当該所定のサイクル毎に、発振器７０が生成する発振信号の位相を理想タイミングに引き込むことができる。本例において同期信号生成部は、基準信号の分周信号を微分した信号を反転し、更に微分することにより、強制同期信号を生成する。本例における同期信号生成部２０は、分周回路２２、前縁微分回路３０、反転回路２４、及び微分回路４０を有する。
【００１９】
分周回路２２は、基準信号生成部１０が生成した基準信号を分周した分周基準信号を生成する。つまり、分周回路２２は、前述した所定のサイクルに応じた周期の分周基準信号を生成する。
【００２０】
前縁微分回路３０は、分周基準信号の前縁を微分する。ここで、分周基準信号の前縁とは、発振回路１００が正論理で動作する場合には、分周基準信号の各サイクルにおける立ち上がりエッジを指し、発振回路１００が負論理で動作する場合には、分周基準信号の各サイクルにおける立ち下がりエッジを指す。
【００２１】
反転回路２４は、前縁微分回路３０が出力する信号を反転し、微分回路４０に入力する。また微分回路４０は、反転回路２４が出力する信号を微分して出力する。このような構成により、前述した強制同期信号を生成することができる。
【００２２】
同期信号生成部２０は負荷５０を介して接地される。結合部６０は、微分回路４０の出力端と、発振器７０の正帰還経路とを結合し、強制同期信号を発振器７０の正帰還経路に注入する。例えば、発振器７０は奇数段のインバータ（７２、７４、７６）を直列に接続し、最終段のインバータ７６が出力する発振信号を初段のインバータ７２の入力に帰還するリング発振回路であって、結合部６０は、微分回路４０の出力端と、初段のインバータ７２の入力端とを容量結合することにより、強制同期信号を発振器７０の正帰還経路に注入する。
【００２３】
図２は、強制同期信号の一例を説明する図である。前述したように、同期信号生成部２０は、発振信号の所定のサイクル毎に発振信号のエッジの理想タイミングでゼロクロスし、発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する。ここで、発振信号のエッジと同一方向の傾きのエッジとは、発振信号の当該エッジが立ち上がりエッジである場合には、正の傾きを有するエッジを指し、発振信号の当該エッジが立ち下がりエッジである場合には、負の傾きを有するエッジを指す。本例においては、理想タイミングでゼロクロスする正の傾きのエッジを有する強制同期信号について説明する。
【００２４】
図２に示すように、位相ジッタ成分のない理想発振信号は、当該理想タイミングで閾電圧ＶＴとクロスするが、発振信号に位相ジッタ成分が含まれる場合、閾電圧ＶＴとクロスするタイミングは理想タイミングからはずれてしまう。発振器７０は正帰還等を用いて発振信号を生成するため、当該位相ジッタ成分の振幅は徐々に大きくなるが、本例における発振回路１００は、前述した強制同期信号を発振信号に注入することにより、発振信号の所定のサイクル毎に発振信号の位相ジッタ成分を低減する。
【００２５】
例えば、発振信号が閾電圧ＶＴとクロスするタイミングが、理想タイミングより進んでいる場合には、当該タイミングにおける発振信号のレベル（ＶＴ）に強制同期信号の負のレベルが注入される。このため、発振信号が閾電圧ＶＴとクロスするタイミングは理想タイミングに引き込まれる。このとき、強制同期信号による発振信号の移相量は、発振信号が閾電圧ＶＴとクロスするタイミングと理想タイミングとの差に応じて大きくなる。
【００２６】
このように、所定のサイクル毎に、発振信号の位相ジッタ成分の振幅に応じて発振信号を移相させることにより、発振信号の位相ジッタ成分の累積を防ぎ、位相ジッタ成分の振幅を一定以下に保つことができる。また、所定のサイクル毎に発振信号の位相を理想タイミングに合わせる場合、当該サイクルの前後において、発振信号の周期が大きく変動してしまい、発振信号の連続性を保持することができないが、本例における発振回路１００によれば、所定のサイクル毎に発振信号の位相ジッタ成分を低減するため、発振信号の連続性を保持することができる。
【００２７】
また強制同期信号は図２に示すように、強制同期有効範囲Ｔ１の間で、発振信号のエッジと同一方向の傾きで値が変化する。このとき、強制同期有効範囲Ｔ１は、発振信号の立ち上がり時間（又は立ち下がり時間）Ｔ２より十分大きいことが好ましい。
【００２８】
図３は、結合部６０の一例を示す図である。本例において結合部６０は、配線４２及び配線７８を有する。微分回路４０が出力する強制同期信号は、図３に示すように配線４２を介して負荷５０に入力される。また、インバータ７６が出力する発振信号は、配線７８を介してインバータ７２に入力される。ここで、配線４２と配線７８とは、図３に示すように近接配線される。
【００２９】
このように近接配線することにより、配線４２と配線７８とを配線カップリング容量により結合することができる。強制同期信号は、当該配線カップリング容量により、発振信号に注入される。このような構成により、発振器７０の負荷バランスに大きな影響を与えずに、強制同期信号を発振信号に注入することができる。
【００３０】
また、結合部６０は、配線４２と配線７８とを直接ＡＣ結合する手段を更に有していてもよい。例えば、結合部６０は、配線４２と配線７８との間にコンデンサを有していてもよい。
【００３１】
図４は、本発明の他の実施形態に係る発振回路２００の構成の一例を示す図である。発振回路２００は、図１に関連して説明した発振回路１００の構成に加え、位相比較器９０、チャージポンプ９２、及びループフィルタ９４を更に備え、同期信号生成部２０にインバータ２６を更に有する。図４において、図１と同一の符号を付した構成要素は、図１に関連して説明した構成要素と同一の機能を有する。
【００３２】
位相比較器９０は、分周された基準信号の位相と、発振信号の位相との位相差に基づいて制御電圧を生成する。また位相比較器９０は、チャージポンプ９２及びループフィルタ９４を介して制御電圧を発振器７０に供給し、発振器７０が生成する発振信号の周波数を制御する。つまり、発振器７０、位相比較器９０、チャージポンプ９２、及びループフィルタ９４は、ＰＬＬ回路として機能する。
【００３３】
本例における発振回路２００によれば、発振信号の各サイクルの位相の平均値を基準信号に同期させ、且つ発振信号の連続性を保ちつつ発振信号の位相ジッタ成分を低減することができる。また、発振信号の位相ジッタ成分の振幅が、図２において説明した強制同期有効範囲Ｔ１より大きくなった場合であっても、位相比較器９０が所定のサイクル毎に位相の平均値を分周同期信号に同期させるため、位相ジッタ成分の振幅を低減することができる。
【００３４】
また、結合部６０及び位相比較器９０は、強制同期信号による発振信号の位相の制御と、制御電圧による発振信号の周波数の制御とを交互に行うことが好ましい。本例における基準信号生成部１０は、発振信号の位相を制御するべきタイミングに応じた周期の基準信号を生成する。前述したように同期信号生成部２０は、基準信号に基づいて強制同期信号を生成する。本例において分周回路２２は、基準信号の周期を２倍にした分周基準信号を生成する。
【００３５】
同期信号生成部２０は、分周基準信号の前縁又は後縁のいずれか一方のエッジに基づいて、強制同期信号を生成し、位相比較器は、分周基準信号の前縁又は後縁の他方のエッジの位相と、発振信号の位相との位相差に基づいて制御電圧を生成する。本例において、インバータ２６は、分周回路２２が生成した分周基準信号を反転し、位相比較器９０に入力し、結合部６０及び位相比較器９０に、発振信号の制御を交互に行わせる。
【００３６】
結合部６０及び位相比較器９０に、発振信号の制御を交互に行わせることにより、発振信号の各サイクルの位相の平均値を基準信号に同期させる制御と、発振信号の位相ジッタ成分を低減する制御とをそれぞれ精度よく行うことができる。本例において分周回路２２は基準信号の２倍の周期を有する分周基準信号を生成するため、強制同期信号による発振信号の位相の制御と、制御電圧による発振信号の周波数の制御とは等間隔のタイミングで交互に行われる。他の例においては、分周回路２２の分周比を所望の値にすることにより、任意のタイミングで強制同期信号による発振信号の位相の制御と、制御電圧による発振信号の周波数の制御とを交互に行ってもよい。
【００３７】
図５は、同期信号生成部２０の詳細な構成の一例を示す図である。分周回路２２は、図５に示すように、基準信号がトリガとして入力され、反転出力が帰還入力されるフリップフロップを有する。このような構成により、基準信号の２倍の周期の分周基準信号を生成する。
【００３８】
前縁微分回路３０は、可変遅延回路３２、インバータ３４、及び論理積回路３６を有する。可変遅延回路３２は、分周基準信号を所定の時間遅延させる。またインバータ３４は、可変遅延回路３２が遅延させた分周基準信号を反転して出力する。論理積回路３６は、分周回路２２が出力する分周基準信号と、インバータ３４が出力する分周基準信号との論理積を出力する。このような構成により、分周基準信号の前縁を微分した信号を生成することができる。
【００３９】
また微分回路４０は図５に示すように、反転回路２４から入力される信号を、コンデンサを用いて微分し、強制同期信号を生成する。このような構成により、分周基準信号を二階微分した強制同期信号を生成することができる。
【００４０】
図６は、発振回路２００の動作の一例を示すタイミングチャートである。前述したように、基準信号生成部１０は、発振信号の整数倍の周期を有する基準信号を生成する。分周回路２２は、基準信号を分周し、基準信号の２倍の周期を有する分周基準信号を生成する。
【００４１】
前縁微分回路３０は、分周基準信号の前縁を微分した前縁微分信号を生成する。また反転回路２４は、前縁微分信号を反転した反転微分信号を生成する。そして微分回路４０は、反転微分信号を微分し、強制同期信号を生成する。また、本例においては前縁微分信号を反転した信号を微分したが、他の例においては、分周基準信号を二階微分した信号を反転してもよい。本例においては発振信号の２０サイクル毎に強制同期信号による制御が行われるため、発振信号に累積される位相ジッタ成分を２０サイクル分のみにすることができる。
【００４２】
また、インバータ２６は、分周基準信号を反転した位相比較用信号を位相比較器９０に入力する。このような動作により、結合部６０が強制同期信号によって発振信号の位相を制御する結合部注入タイミングと、位相比較器９０が制御電圧によって発振信号の周波数を制御する位相比較器制御タイミングとを等間隔に交互にすることができる。
【００４３】
図７は、発振器７０の構成の他の例を示す図である。本例における発振器７０は、可変容量の容量成分８０、抵抗８２、誘導成分８４、及びトランジスタ８６を有するＬＣ共振回路である。容量成分８０、抵抗８２、及び誘導成分８４は、駆動電位Ｖｄｄと接地電位との間に並列に設けられ、トランジスタ８６のゲートに入力されるトリガー信号に応じて発振信号を生成する。ここで、容量成分８０の容量は、位相比較器９０から与えられる制御電圧によって制御され、制御電圧に応じた周波数の発振信号を生成する。また本例において容量成分８０及び誘導成分８４は、コンデンサ及びコイルである。
【００４４】
本例における結合部６０は、微分回路４０の出力端と、誘導成分８４とを容量結合することにより、強制同期信号を発振信号に注入する。このような構成により、ＬＣ共振回路を用いた発振器７０が生成する発振信号に強制同期信号を生成することができる。
【００４５】
図８は、発振器７０にＬＣ共振回路を用いた場合の、結合部６０を説明する図である。本例において結合部６０は配線４２を有する。微分回路４０が出力する強制同期信号は、図８に示すように配線４２を介して負荷５０に入力される。ここで結合部６０は、配線４２と誘導成分８４の配線とを近接配線する。これにより配線４２と誘導成分８４とを配線カップリング容量及び相互インダクタンスにより結合することができる。強制同期信号は、当該配線カップリング容量及び相互インダクタンスにより、発振信号に注入される。このような構成により、発振器７０の負荷バランスに大きな影響を与えずに、強制同期信号を発振信号に注入することができる。
【００４６】
また、結合部６０は、配線４２と誘導成分８４とを直接ＡＣ結合する手段を更に有していてもよい。例えば、結合部６０は、配線４２と誘導成分８４との間にコンデンサを有していてもよい。
【００４７】
また、発振器７０がリング発振回路又はＬＣ共振回路である場合について説明したが、発振器７０が他の構成によって発振信号を生成する場合においても、同様に強制同期信号を注入することができる。例えば発振器７０が、リング発振器が差動素子で構成された差動リング発振回路である場合であっても、差動素子の正論理入力に強制同期信号を注入することにより、発振信号の位相ジッタ成分を低減することができる。
【００４８】
図９は、発振器７０の構成の他の例を示す図である。本例における発振器７０は、縦続接続された複数の差動増幅器（７１、７３、７５）を有する差動リング発振回路である。複数の差動増幅器の最終段の差動増幅器７５の反転出力が、初段の差動増幅器７１の反転入力に帰還され、最終段の差動増幅器７５の非反転出力が、初段の差動増幅器７１の非反転入力に帰還される。このような構成により、最終段の差動増幅器７５が発振信号を出力する。
【００４９】
本例における結合部６０は、微分回路４０の出力端と、発振器７０の正帰還経路とを容量結合する。つまり結合部６０は、図３において説明した例と同様に、強制同期信号が通過する配線と、発振器７０の正帰還経路とを近接配線することにより、配線カップリング容量により結合する。このような構成により、差動リング発振回路を用いた発振器７０が生成する発振信号に強制同期信号を生成することができる。
【００５０】
図１０は、本発明の他の実施形態に係る試験装置３００の構成の一例を示す図である。試験装置３００は、半導体回路等の電子デバイス４００を試験する装置であって、パターン発生器３１０、発振回路２００、波形整形器３２０、ドライバ３３０、及び判定部３４０を備える。
【００５１】
パターン発生器３１０は、電子デバイス４００を試験するべき試験パターンをデジタルデータで生成する。発振回路２００は、電子デバイス４００に入力するべき試験信号の周波数に応じた発振信号を生成する。発振回路２００は、図４に関連して説明した発振回路と同一の構成及び機能を有する。
【００５２】
波形整形器３２０は、パターン発生器３１０が生成した試験パターンと発振信号とに基づいて、電子デバイス４００に入力する試験信号を生成する。例えば、波形整形器３２０は、発振信号の周波数で、試験パターンに応じて値が変化する試験信号を生成する。ドライバ３３０は、波形整形器３２０が生成した試験信号を電子デバイス４００に供給する。
【００５３】
判定部３４０は、電子デバイス４００が出力する出力信号と、パターン発生器３１０が生成する期待値パターンとを比較することにより、電子デバイス４００の良否を判定する。本例における試験装置３００によれば、位相ジッタの小さい発振信号を用いて試験信号を生成するため、電子デバイス４００の良否を精度よく判定することができる。また、試験装置３００は、発振回路２００に代えて、図１に関連して説明した発振回路１００を備えていてもよい。
【００５４】
また、発振回路１００及び発振回路２００は、他の様々な用途に有効に用いることができる。例えば、携帯電話等の無線通信におけるクロックの生成、データ通信におけるクロックの生成、マイクロプロセッサにおけるクロックの生成等の用途に用いることができる。いずれの用途においても、クロックの位相雑音がシステムの特性に大きく起因するため、発振回路１００及び発振回路２００を有効に用いることができる。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００５６】
以上から明らかなように、本発明によれば、簡単な構成で、発振信号の連続性を保持しつつ、発振信号の位相ジッタ成分の累積を防ぎ、位相雑音の少ない発振信号を生成することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態に係る発振回路１００の構成の一例を示す図である。
【図２】強制同期信号の一例を説明する図である。
【図３】結合部６０の一例を示す図である。
【図４】本発明の他の実施形態に係る発振回路２００の構成の一例を示す図である。
【図５】同期信号生成部２０の詳細な構成の一例を示す図である。
【図６】発振回路２００の動作の一例を示すタイミングチャートである。
【図７】発振器７０の構成の他の例を示す図である。
【図８】発振器７０にＬＣ共振回路を用いた場合の、結合部６０を説明する図である。
【図９】発振器７０の構成の他の例を示す図である。
【図１０】本発明の他の実施形態に係る試験装置３００の構成の一例を示す図である。
【符号の説明】
【００５８】
１０・・基準信号生成部、２０・・・同期信号生成部、２２・・・分周回路、２４・・・反転回路、２６・・・インバータ、３０・・・前縁微分回路、３２・・・可変遅延回路、３４・・・インバータ、３６・・・論理積回路、４０・・・微分回路、４２・・・配線、５０・・・負荷、６０・・・結合部、７０・・・発振器、７２、７４、７６・・・インバータ、７８・・・配線、８０・・・容量成分、８２・・・抵抗、８４・・・誘導成分、８６・・・トランジスタ、９０・・・位相比較器、９２・・・チャージポンプ、９４・・・ループフィルタ、１００・・・発振回路、２００・・・発振回路、３００・・・試験装置、３１０・・・パターン発生器、３２０・・・波形整形器、３３０・・・ドライバ、３４０・・・判定部、４００・・・電子デバイス
【特許請求の範囲】
【請求項１】
発振信号を生成する発振回路であって、
信号を正帰還させることにより前記発振信号を生成する発振器と、
前記発振信号の所定のサイクル毎に前記発振信号のエッジの理想タイミングでゼロクロスし、前記発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、
前記強制同期信号を前記発振器の正帰還経路に注入する結合部と
を備える発振回路。
【請求項２】
前記発振器は、与えられる制御電圧に応じた周波数の前記発振信号を生成する電圧制御発振器であって、
前記発振回路は、
所定の周波数を有し、前記発振信号の位相を制御するための基準信号を生成する基準信号生成部と、
前記基準信号の位相と、前記発振信号の位相との位相差に基づいて前記制御電圧を生成して前記電圧制御発振器に供給する位相比較器と
を更に備え、
前記同期信号生成部は、前記基準信号に基づいて前記強制同期信号を生成する
請求項１に記載の発振回路。
【請求項３】
前記同期信号生成部は、前記基準信号を微分した信号を反転し、更に微分して前記強制同期信号を生成する請求項２に記載の発振回路。
【請求項４】
前記結合部及び前記位相比較器は、前記強制同期信号による前記発振信号の位相の制御と、前記制御電圧による前記発振信号の周波数の制御とを交互に行う請求項２に記載の発振回路。
【請求項５】
前記基準信号を分周した分周基準信号を生成する分周回路を更に備え、
前記同期信号生成部は、前記分周基準信号の前縁又は後縁のいずれか一方のエッジに基づいて、前記強制同期信号を生成し、
前記位相比較器は、前記分周基準信号の前縁又は後縁の他方のエッジの位相と、前記発振信号の位相との位相差に基づいて前記制御電圧を生成する
請求項４に記載の発振回路。
【請求項６】
前記同期信号生成部は、
前記分周基準信号の前縁を微分する前縁微分回路と、
前記前縁微分回路が出力する信号を反転する反転回路と、
前記反転回路が出力する信号を微分する微分回路と
を有する請求項５に記載の発振回路。
【請求項７】
前記発振回路は奇数段のインバータを直列に接続し、最終段のインバータが出力する発振信号を初段のインバータの入力に帰還するリング発振回路であって、
前記結合部は、前記微分回路の出力端と、前記初段のインバータの入力端とを容量結合することにより、前記強制同期信号を注入する
請求項６に記載の発振回路。
【請求項８】
前記発振回路は誘導成分と容量成分とが設けられたＬＣ共振回路であって、
前記結合部は、前記微分回路の出力端と、前記誘導成分とを容量結合することにより、前記強制同期信号を注入する
請求項６に記載の発振回路。
【請求項９】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記電子デバイスに入力するべき試験信号の周波数に応じた発振信号を生成する発振回路と、
前記パターン発生器が生成した前記試験パターンと、前記発振回路が生成した前記発振信号とに基づいて、前記電子デバイスに入力する試験信号を生成する波形整形器と、
前記電子デバイスが出力する出力信号と、前記パターン発生器が生成する期待値パターンとを比較することにより、前記電子デバイスの良否を判定する判定部と
を備え、
前記発振回路は、
信号を正帰還させることにより前記発振信号を生成する発振器と、
前記発振信号の所定のサイクル毎に前記発振信号のエッジの理想タイミングでゼロクロスし、前記発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、
前記強制同期信号を前記発振器の正帰還経路に注入する結合部と
を有する試験装置。
【請求項１】
発振信号を生成する発振回路であって、
信号を正帰還させることにより前記発振信号を生成する発振器と、
前記発振信号の所定のサイクル毎に前記発振信号のエッジの理想タイミングでゼロクロスし、前記発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、
前記強制同期信号を前記発振器の正帰還経路に注入する結合部と
を備える発振回路。
【請求項２】
前記発振器は、与えられる制御電圧に応じた周波数の前記発振信号を生成する電圧制御発振器であって、
前記発振回路は、
所定の周波数を有し、前記発振信号の位相を制御するための基準信号を生成する基準信号生成部と、
前記基準信号の位相と、前記発振信号の位相との位相差に基づいて前記制御電圧を生成して前記電圧制御発振器に供給する位相比較器と
を更に備え、
前記同期信号生成部は、前記基準信号に基づいて前記強制同期信号を生成する
請求項１に記載の発振回路。
【請求項３】
前記同期信号生成部は、前記基準信号を微分した信号を反転し、更に微分して前記強制同期信号を生成する請求項２に記載の発振回路。
【請求項４】
前記結合部及び前記位相比較器は、前記強制同期信号による前記発振信号の位相の制御と、前記制御電圧による前記発振信号の周波数の制御とを交互に行う請求項２に記載の発振回路。
【請求項５】
前記基準信号を分周した分周基準信号を生成する分周回路を更に備え、
前記同期信号生成部は、前記分周基準信号の前縁又は後縁のいずれか一方のエッジに基づいて、前記強制同期信号を生成し、
前記位相比較器は、前記分周基準信号の前縁又は後縁の他方のエッジの位相と、前記発振信号の位相との位相差に基づいて前記制御電圧を生成する
請求項４に記載の発振回路。
【請求項６】
前記同期信号生成部は、
前記分周基準信号の前縁を微分する前縁微分回路と、
前記前縁微分回路が出力する信号を反転する反転回路と、
前記反転回路が出力する信号を微分する微分回路と
を有する請求項５に記載の発振回路。
【請求項７】
前記発振回路は奇数段のインバータを直列に接続し、最終段のインバータが出力する発振信号を初段のインバータの入力に帰還するリング発振回路であって、
前記結合部は、前記微分回路の出力端と、前記初段のインバータの入力端とを容量結合することにより、前記強制同期信号を注入する
請求項６に記載の発振回路。
【請求項８】
前記発振回路は誘導成分と容量成分とが設けられたＬＣ共振回路であって、
前記結合部は、前記微分回路の出力端と、前記誘導成分とを容量結合することにより、前記強制同期信号を注入する
請求項６に記載の発振回路。
【請求項９】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記電子デバイスに入力するべき試験信号の周波数に応じた発振信号を生成する発振回路と、
前記パターン発生器が生成した前記試験パターンと、前記発振回路が生成した前記発振信号とに基づいて、前記電子デバイスに入力する試験信号を生成する波形整形器と、
前記電子デバイスが出力する出力信号と、前記パターン発生器が生成する期待値パターンとを比較することにより、前記電子デバイスの良否を判定する判定部と
を備え、
前記発振回路は、
信号を正帰還させることにより前記発振信号を生成する発振器と、
前記発振信号の所定のサイクル毎に前記発振信号のエッジの理想タイミングでゼロクロスし、前記発振信号の当該エッジと同一方向の傾きのエッジを有する強制同期信号を生成する同期信号生成部と、
前記強制同期信号を前記発振器の正帰還経路に注入する結合部と
を有する試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−３３６３７（Ｐ２００６−３３６３７Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２１２２３１（Ｐ２００４−２１２２３１）
【出願日】平成１６年７月２０日（２００４．７．２０）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願日】平成１６年７月２０日（２００４．７．２０）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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