直流電源装置
【課題】ワイドバンドギャップ半導体を用いたＦＥＴを使用した、非常に大きな電力を直流に変換する直流電源装置において、１つの駆動電源にて各ＦＥＴに正と負の駆動電圧を与えることで、低価格で小型かつ高効率の直流電源装置を得る。
【解決手段】入力段に突入電流保護回路１を有し、各ＦＥＴ３〜６に対し独立した駆動回路Ｄ３〜Ｄ６を有する。高電圧側のＦＥＴ３、５をドライブトランス１４により駆動し、低電圧側のＦＥＴ４、６においては、駆動電源１７およびＦＥＴ４、６に流れる電流で充電される負バイアス用コンデンサ２４によりゲート電圧を供給可能に構成する。
【解決手段】入力段に突入電流保護回路１を有し、各ＦＥＴ３〜６に対し独立した駆動回路Ｄ３〜Ｄ６を有する。高電圧側のＦＥＴ３、５をドライブトランス１４により駆動し、低電圧側のＦＥＴ４、６においては、駆動電源１７およびＦＥＴ４、６に流れる電流で充電される負バイアス用コンデンサ２４によりゲート電圧を供給可能に構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力直流電圧を負荷側接続機器で使用可能な安定直流電圧に変換する直流電源装置（ＤＣ／ＤＣコンバータ回路）に関し、特に、窒化ガリウム（以下、「ＧａＮ」という）や炭化ケイ素（以下、「ＳｉＣ」という）などのワイドバンドギャップ半導体をスイッチング素子に使用した小型で低損失の直流電源装置に関するものである。
【背景技術】
【０００２】
従来から、入力直流電圧を負荷装置で使用可能な安定直流電圧に変換する直流電源装置（ＤＣ／ＤＣコンバータ回路）においては、小型軽量で低損失のものが要求されている。
この種の直流電源装置としては、スイッチング方式によるＤＣ／ＤＣコンバータ回路が一般的であるが、特にシリコン（以下、「Ｓｉ」という）を用いたパワー半導体素子を用いた回路においては、オン抵抗および飽和電圧の低減化が要求されているものの、技術的に限界に達しつつあり、これにともない回路の高効率化に関しても頭打ちの状況にある。
【０００３】
しかし、近年では、Ｓｉのバンドギャップ（＝１．１２［ｅＶ］）に対して約２倍程度（＝２．２［ｅＶ］）以上の値を有するワイドバンドギャップ半導体の研究が進められた結果、低オン抵抗で高耐圧であって大電流かつ高速スイッチングが可能な、ＧａＮを用いたＦＥＴやＳｉＣを用いたスイッチングデバイスが使用され始めている。
【０００４】
一般的に、ＧａＮやＳｉＣを用いたＦＥＴにより、スイッチング損失を削減することが可能となり、さらに小型で高効率なＤＣ／ＤＣコンバータ回路が提供可能なことが知られている。
しかしながら、現在実用化されつつあるＧａＮやＳｉＣで作られたＭＯＳＦＥＴは、ゲート電圧の閾値が低い状態（または、ゲート電圧が与えられていない状態）ではオン状態となる素子がほとんどを占めている。
【０００５】
したがって、ＧａＮやＳｉＣで作られたＭＯＳＦＥＴを駆動するためには、正の電源と負の電源とを用意しておき、ＦＥＴオン時にはＦＥＴゲートに正電圧を印加し、ＦＥＴオフ時にはＦＥＴゲートに負電圧を印加することが可能な駆動回路が必要であった。
【０００６】
また、ゲート電圧を印加していない状態でオン状態となる可能性のあるＧａＮやＳｉＣで作られたＭＯＳＦＥＴを電源回路に使用する場合には、入力電圧が常に短絡してしまう可能性があることから、短絡防止用の保護素子やブレーカなどの回路素子が必要となり、小型の電源装置に搭載することができないという問題があった。
【０００７】
以上のように、ゲート電圧の非印加時にオン状態になる可能性があるＧａＮやＳｉＣを用いたＭＯＳＦＥＴを電源回路に使用する場合には、電源回路の停止状態では常にＦＥＴゲートに負電圧を印加するための別電源が必要となるという問題があった。
【０００８】
特に、大出力電力の電源回路でよく用いられるフルブリッジ方式のスイッチング電源を例にとると、高電圧側に接続された２つのＦＥＴ用の駆動電源として、正負両方の電圧が出力可能な電源が２組必要となるうえ、低電圧側に接続された２つのＦＥＴ用にも正負両方の電圧が出力可能な電源が１組必要となることから、合計で正負両方の電圧が出力可能な電源が３組も必要となるので、電源装置を小型化することが困難になる。
【０００９】
そこで、低電圧側のＦＥＴのみに対して、電源停止状態においても、負のゲート電圧を印加するための別電源を設けた直流電源装置が提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２４２４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来の直流電源装置は、特許文献１に記載の回路構成によれば、入力電圧が印加される前に起動する負の別電源と、制御系を動作させるための別電源とが必要であることから、電源装置の小型化が困難であるうえ、入力電源が１系統のみの回路構成においては、入力電源を半導体スイッチや機械的スイッチで複数に分割して、各電源の投入手順に時間差を設定して制御するためのシーケンス回路が必要となるので、さらに電源回路の規模が大きくなり、装置全体の小型化を実現することができないという課題があった。
【００１２】
また、艦船用や航空機用の電源システムで使用される３相発電機の出力電圧を３相ブリッジ回路で整流平滑する場合には、高電圧側の３個のＦＥＴの各々に対して正負電源を設ける必要があるうえ、破損防止用に耐電圧性能の高い電源が要求されることから、さらに回路全体が大型化するという課題があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、短絡事故を防止して安全を確保しつつ、低価格化および小型化が可能な直流電源装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
この発明に係る直流電源装置は、ワイドバンドギャップ半導体からなる複数のＦＥＴがフルブリッジ状に接続されて構成された直流電源装置であって、複数のＦＥＴの各々を駆動するための駆動回路と、複数のＦＥＴの各々のオン／オフ比および動作タイミングを制御する制御ＩＣと、複数のＦＥＴの各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路と、複数のＦＥＴを駆動するための給電を行う単一の駆動電源と、を備え駆動回路は、複数のＦＥＴのうち高電圧側に接続された第１のＦＥＴを駆動する第１の駆動回路と、複数のＦＥＴのうち低電圧側に接続された第２のＦＥＴを駆動する第２の駆動回路と、からなり、第１の駆動回路は、第１のＦＥＴのゲートとソースとの間に挿入されたドライブトランスを含み、第２の駆動回路は、駆動電源の両端間に直列接続されて挿入された正バイアス用コンデンサおよび負バイアス用コンデンサを含み、第２の駆動回路には、負バイアス用コンデンサを充電するためのカレントトランスが接続されており、負バイアス用コンデンサは、カレントトランスを介して、第２のＦＥＴに流れる電流により充電されるものである。
【発明の効果】
【００１５】
この発明によれば、たとえばフルブリッジ方式の場合、４個のＦＥＴに対して１つの駆動電源でそれぞれのＦＥＴに正と負の両方のゲート電圧を供給することができ、ＧａＮやＳｉＣで作られたオン抵抗が小さく、ゲートの閾値電圧が低いＭＯＳＦＥＴを誤動作することなく安全に動作させることができることから、非常に小型で低損失の直流電源装置を低価格で得ることができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１に係る直流電源装置の回路構成を示すブロック図である。
【図２】この発明の実施の形態１による回路動作を図１内の各部の電圧波形で示すタイミングチャートである。
【図３】この発明の実施の形態１による回路動作を図１内の各部の電圧波形で示すタイミングチャートである。
【図４】従来の直流電源装置の回路構成を比較例として示すブロック図である。
【発明を実施するための形態】
【００１７】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１に係る直流電源装置について詳細に説明する。
図１はこの発明の実施の形態１の回路構成を示すブロック図であり、図２および図３はこの発明の実施の形態１による回路動作を図１内の各部の電圧波形で示すタイミングチャートである。
【００１８】
図１において、この発明の実施の形態１に係る直流電源装置は、入力側に挿入された突入電流保護回路１と、突入電流保護回路１の出力端子とグランドＧＮＤとの間に挿入された入力コンデンサ２と、突入電流保護回路１の出力端子とグランドＧＮＤとの間に直列に挿入されたワイドバンドギャップ半導体からなるＦＥＴ３、４と、ＦＥＴ３、４に対して並列接続されたワイドバンドギャップ半導体からなるＦＥＴ５、６と、を備えている。
【００１９】
また、直流電源装置は、ＦＥＴ３、４の接続点と、ＦＥＴ５、６の接続点との間に挿入された１次巻線を有するスイッチングトランス７を備えており、スイッチングトランス７の１次巻線には、共振用チョークコイル８が挿入されている。
【００２０】
さらに、直流電源装置は、ＦＥＴ３〜６の各ゲート端子に個別に接続点された駆動回路Ｄ３〜Ｄ６と、駆動回路Ｄ３〜Ｄ６への給電を行う駆動電源１７と、駆動回路Ｄ３〜Ｄ６を制御する駆動信号回路３０と、突入電流保護回路１および駆動信号回路３０を駆動制御する制御ＩＣ３２と、を備えている。
駆動回路Ｄ３、Ｄ５は互いに同一構成からなり、駆動回路Ｄ４、Ｄ６は互いに同一構成からなる。
【００２１】
駆動回路Ｄ３、Ｄ５は、コンデンサ１０と、コンデンサ１０の両端間に直列に挿入されたＮＰＮ型トランジスタ１１およびＰＮＰ型トランジスタ１２と、各トランジスタ１１、１２の接続点に接続された直流カットコンデンサ１３と、直流カットコンデンサ１３に１次巻線が接続されたドライブトランス１４と、ドライブトランス１４の２次巻線に接続された電流制限抵抗１５と、コンデンサ１０の給電端子に順方向に接続された逆流防止ダイオード１６と、を備えている。
【００２２】
各トランジスタ１１、１２のゲートには、駆動信号回路３０からの駆動信号が印加されている。
ドライブトランス１４の２次巻線は、一端が電流制限抵抗１５を介してＦＥＴ３、４のゲートに接続されており、他端がＦＥＴ３、４のソースに接続されている。
【００２３】
駆動回路Ｄ４、Ｄ６は、駆動電源１７の両端間に直列に挿入された正バイアス用コンデンサ２０および負バイアス用コンデンサ２４と、駆動電源１７の両端間に直列に挿入されたＮＰＮ型トランジスタ２１およびＰＮＰ型トランジスタ２２と、各トランジスタ２１、２２の接続点に接続された電流制限抵抗２３と、各トランジスタ２１、２２のゲートと駆動電源１７の負極との間に挿入された抵抗２８と、を備えている。
【００２４】
また、駆動回路Ｄ４、Ｄ６には、負バイアス用コンデンサ２４の両端間に１次巻線が挿入されたカレントトランス２５と、カレントトランス２５の１次巻線に挿入された整流ダイオード２６と、負バイアス用コンデンサ２４の両端間に挿入されたツェナーダイオード２７と、が接続されている。
【００２５】
各トランジスタ２１、２２のゲートには、駆動信号回路３０からの駆動信号が印加されており、各トランジスタ２１、２２の接続点は、電流制限抵抗２３を介してＦＥＴ４、６のゲートに接続されている。
また、各コンデンサ２０、２４の接続点は、ＦＥＴ４、６のソースおよびカレントトランス２５の２次巻線に接続されている。
【００２６】
突入電流保護回路１は、直流電源装置の入力側に接続された入力コンデンサ２に電荷がない状態で、１次電源を投入した際に過大な電流が流れるのを防ぐとともに、直流電源装置が動作し始める際に、直列接続されたＦＥＴ３、４およびＦＥＴ５、６がアーム短絡状態になっても、過大な短絡電流が流れてＦＥＴ３〜６が破損しないよう保護するものである。なお、直流電源装置に対する入力電圧は、たとえば、ＤＣ２７０［Ｖｒｍｓ］である。
【００２７】
図１に示す直流電源装置においては、４個のＦＥＴ３〜６が、それぞれ２個ずつ直列接続されており、スイッチングトランス７の１次巻線に対して襷掛け状に接続されたＦＥＴ３、６がオン状態のときには、ＦＥＴ３→共振用チョークコイル８→スイッチングトランス７の１次巻線→ＦＥＴ６→グランドＧＮＤの経路で、電流ａ（破線矢印）が流れる。
【００２８】
また、ＦＥＴ３、６がオフとなり、代わりにＦＥＴ４、５がオン状態のときには、ＦＥＴ５→スイッチングトランス７の１次巻線→共振用チョークコイル８→ＦＥＴ４→グランドＧＮＤの経路で、電流ｂ（１点鎖線）が流れる。
【００２９】
これにより、スイッチングトランス７の２次側において、１次側と２次側との巻き線比に相当する電圧および電流を発生させて、電力を伝送するように構成されている。
なお、スイッチングトランス７の１次側に直列に接続された共振用チョークコイル８は、各ＦＥＴ３〜６のスイッチング時に流れる電流を遅らせて、ソフトスイッチングを実現させるための共振用コイルを構成している。
【００３０】
ここで、高電圧側のＦＥＴ３、５を駆動するための駆動回路Ｄ３、Ｄ５において、一方の駆動回路Ｄ３に注目して説明する。
駆動回路Ｄ３において、エネルギバンクとなるコンデンサ１０には、駆動信号を増幅するための２個（ＮＰＮ型、ＰＮＰ型）のトランジスタ１１、１２がトーテムポール状に接続されている。
【００３１】
これにより、直列接続された２個のトランジスタ１１、１２の各エミッタからの出力信号は、直流カットコンデンサ１３を介してドライブトランス１４に入力され、ドライブトランス１４からの出力信号は、電流制限抵抗１５を介してＦＥＴ３のゲートに入力される。
【００３２】
たとえば、駆動信号回路３０からの駆動信号が「ハイ（Ｈｉｇｈ）」になると、ＮＰＮ型トランジスタ１１がオンとなり、コンデンサ１０の蓄電電圧がドライブトランス１４の１次側に印加され、これと同時に直流カットコンデンサ１３に電荷が蓄えられる。
【００３３】
次に、駆動信号が「ロー（Ｌｏｗ）」になると、ＮＰＮ型トランジスタ１１がオフすると同時に、ＰＮＰ型トランジスタ１２がオン状態となり、直流カットコンデンサ１３に蓄えられた電荷は、放電しながらドライブトランス１４の１次側に供給され、前述とは逆の電圧を印加することになる。
【００３４】
このように、ドライブトランス１４の１次側の電圧が、正と負の両方に振られることにより、ドライブトランス１４の２次側にも、巻き線比に比例した正と負の電圧が生じる。
したがって、ドライブトランス１４の２次側からの正負電圧がＦＥＴ３のゲートに印加されることにより、ＦＥＴ３はオン／オフを交互に繰り返すことになる。
【００３５】
また、駆動回路Ｄ３において、コンデンサ１０に接続された逆流防止ダイオード１６は、ＦＥＴ３がオン状態のときに消費したコンデンサ１０の放電電荷を駆動電源１７から再充電して補充する際に、逆流を防止する。
駆動回路Ｄ３と同一構成の駆動回路Ｄ５は、駆動回路Ｄ３の上記動作と同様に、ＦＥＴ５を駆動する。
【００３６】
次に、低電圧側のＦＥＴ４、６を駆動するための駆動回路Ｄ４、Ｄ６において、一方の駆動回路Ｄ４に注目して説明する。
駆動回路Ｄ４において、正電荷を蓄えておく正バイアス用コンデンサ２０には、駆動信号を増幅するための２個（ＮＰＮ型、ＰＮＰ型）のトランジスタ２１、２２がトーテムポール状に接続されている。
【００３７】
これにより、直列接続された２個のトランジスタ２１、２２の各エミッタからの出力信号は、電流制限抵抗２３を介してＦＥＴ４のゲートに入力される。
このとき、ＮＰＮ型トランジスタ２１がオンすることにより、ＦＥＴ４のゲートに正電圧が印加され、ＦＥＴ４がオンすることになる。
【００３８】
一方、負電荷を蓄えておく負バイアス用コンデンサ２４は、ＦＥＴ４のソースと、駆動電源１７のグランドＧＮＤ側（ＰＮＰ型トランジスタ２２のコレクタ）との間に接続されている。また、負バイアス用コンデンサ２４は、ＦＥＴ４のソースに直列接続されたカレントトランス２５の２次側に対して並列接続されている。
【００３９】
カレントトランス２５の１次側は、ＦＥＴ４のソースに直列接続されており、ＦＥＴ４がオン状態となって１次側に電流が流れると、２次側には、巻き線比に比例した電圧と、巻き線比に反比例した電流とが発生する。
これにより、整流ダイオード２６を介して負バイアス用コンデンサ２４に電荷が蓄えられ、所定以上の電荷に達すると、ツェナーダイオード２７によって余分な電荷が放電される構成となっている。
【００４０】
また、ＮＰＮ型トランジスタ２１がオフとなり、ＰＮＰ型トランジスタ２２がオン状態になると、電流制限抵抗２３を介してＦＥＴ４のゲートから電荷を引き抜きながら、負バイアス用コンデンサ２４に蓄えられた電圧分だけＦＥＴ４のゲートを負電圧に引き下げることにより、ＦＥＴ４はオフ状態を維持することになる。
さらに、抵抗２８は、駆動信号が入力されなかった場合に、各トランジスタ２１、２２のベース電位を低く維持して、ＰＮＰ型トランジスタ２２側をオン状態とし、ＦＥＴ４のオフ状態を維持させるためのものである。
【００４１】
駆動回路Ｄ４と同一構成の駆動回路Ｄ６は、駆動回路Ｄ４の上記動作と同様に、ＦＥＴ６を駆動する。
駆動信号回路３０は、制御ＩＣ３２からの制御信号を受けて、各駆動回路Ｄ３〜Ｄ６内の２個（ＮＰＮ型、ＰＮＰ型）のトランジスタに対する駆動信号を生成する。
【００４２】
以下、図２〜図４を参照しながら、図１内の制御ＩＣ３２およびＦＥＴ３〜６の動作について、さらに詳細に説明する。
図２および図３はこの発明の実施の形態１による回路動作を図１内の各部の電圧波形で示すタイミングチャートである。
【００４３】
図２においては、ＦＥＴ３、４の各ゲート電圧波形（ドライブ波形）と、突入電流保護回路１の動作タイミングとが示されている。
また、図３においては、ＦＥＴ３〜６の各ゲート電圧波形と、スイッチングトランス７の１次側に印加される１次電圧波形とが示されている。
【００４４】
図２（ａ）、図３（ａ）はＦＥＴ３へのゲート電圧波形を示し、図２（ｂ）は突入電流保護回路１のスイッチがオン状態となるタイミングを示している。
図２（ｃ）、図３（ｂ）はＦＥＴ４へのゲート電圧波形を示し、図３（ｃ）はＦＥＴ５へのゲート電圧波形を示している。
図３（ｄ）はＦＥＴ６へのゲート電圧波形を示し、図３（ｅ）はＦＥＴ３〜６の動作を受けてスイッチングトランス７の１次側に印加される電圧波形を示している。
【００４５】
図４は従来の直流電源装置の回路構成を比較例として示すブロック図である。
図４において、前述（図１参照）と同様のものについては、前述と同一符号を付して、または、符号の後に「’」、「ａ」、「ｂ」を付して詳述を省略する。
【００４６】
図４において、ＦＥＴ３〜６の各駆動回路Ｄ３’〜Ｄ６’は、互いに同一構成からなるので、代表的に１つの駆動回路Ｄ３’に注目して説明する。
駆動回路Ｄ３’は、ＦＥＴ３を駆動するために、前述（図１）のコンデンサ１０、直流カットコンデンサ１３およびドライブトランス１４に代えて、正電圧および負電圧を個別に出力する２つの駆動電源１７ａ、１７ｂを備えている。
【００４７】
図４において、高電圧側に接続されたＦＥＴ３のソースは、ＦＥＴ３がオフ状態の場合には、スイッチングトランス７およびＦＥＴ４（オン状態）を介してＧＮＤに接続されているので、低電圧側に引かれた電位となっている。
【００４８】
ここで、駆動信号回路３０ａから各トランジスタ１１、１２のゲートに「ハイ（Ｈｉｇｈ）信号」が出力されると、ＮＰＮ型トランジスタ１１がオンし、ＦＥＴ３のゲートには駆動電源１７ａの出力電圧が印加されるので、ＦＥＴ３はオン状態となる。
【００４９】
ＦＥＴ３がオン状態となると、ＦＥＴ３のソース電位は、入力電圧とほぼ等しくなり、ソース電位よりもゲートオフ電圧まで低くしない限り、ＦＥＴ３はオフできない状態となる。
【００５０】
続いて、駆動信号回路３０ａから「ロー（Ｌｏｗ）信号」が出力されると、ＮＰＮ型トランジスタ１１はオフし、代わりにＰＮＰ型トランジスタ１２がオン状態となるので、ＦＥＴ３のゲート電圧は、駆動電源１７ｂの低電圧側の電位まで下げられる。
【００５１】
このとき、駆動電源１７ｂは、高電圧側をＦＥＴ３のソース側に接続していることから、ＦＥＴ３のゲート電圧は、駆動電源１７ｂの出力電圧分だけソース電位よりも低くなり、ＦＥＴ３はオフ状態となる。
【００５２】
上記動作を繰り返すことにより、ＦＥＴ３は、制御ＩＣ３２ａからの制御信号にしたがってオン／オフ動作することとなる。
同様に、ＦＥＴ４〜６も、制御ＩＣ３２ａからの信号にしたがい、オン／オフ動作を繰り返す。
【００５３】
制御ＩＣ３２ａは、起動と同時に、ＦＥＴ３、４に対しては、互いに位相が１８０°ずれた制御信号を出力し、ＦＥＴ３、５に対してはそれぞれ同相の制御信号を出力し、ＦＥＴ４、６にはそれぞれ同相の制御信号を出力する。
【００５４】
これにより、ＦＥＴ３がオン状態のときには、ＦＥＴ４、６がオフ状態となっており、ＦＥＴ５がオン状態のときにも、ＦＥＴ４、６はオフ状態となっているので、スイッチングトランス７には電圧が印加されず、直流電源装置としてはオフ状態となっている。
上記状態は、図３（ａ）〜（ｅ）内の左半分の波形で示されている。
【００５５】
続いて、起動後の時間経過とともに、徐々にＦＥＴ３、４の駆動信号の位相が遅れ始め、ＦＥＴ３のオンタイミングとＦＥＴ６のオンタイミングとが重なりだし、ＦＥＴ５、４のオンタイミングも重なりだす。
【００５６】
これにより、各ＦＥＴ３〜６のゲート電圧は、図３（ａ）〜（ｅ）の右半分に示す波形のようになり、ＦＥＴ３、６がオン状態のときには電流ａ（破線矢印）が流れ、ＦＥＴ５、４がオン状態のときには電流ｂ（１点鎖線矢印）が流れる。
【００５７】
上記動作を繰り返すことにより、スイッチングトランス７の１次側には、図３（ｅ）の右半分の波形が示す電圧が印加されることになる。
この時点で、初めてスイッチングトランス７の２次側に電力が伝送され、直流電源装置として機能し始める。
【００５８】
このように、一般的には、図４に示すように、ＧａＮやＳｉＣを使用したＭＯＳＦＥＴの駆動回路Ｄ３’〜Ｄ６’においては、各ＦＥＴ３〜６に対して正電圧と負電圧とを個別にゲートに印加するために、それぞれ正負両方の２つの駆動電源１７ａ、１７ｂを１組ずつ用意する必要があった。
【００５９】
これに対して、この発明の実施の形態１（図１）によれば、ＦＥＴ３、５のそれぞれにおいて、ドライブトランス１４を用いて駆動する。
これにより、図２（ａ）に示すように、起動直後は駆動電源１７の出力電圧のすべてが正電圧としてＦＥＴ３（ＦＥＴ５）のゲートに印加されるが、その後すぐに、駆動信号のオン／オフ比に合わせて正電圧と負電圧とに分けられ、ＦＥＴ３（ＦＥＴ５）のゲートに印加されることとなる（ハッチング波形参照）。
【００６０】
また、図１において、ＦＥＴ４、６の駆動回路Ｄ４、Ｄ６に設けられた負バイアス用コンデンサ２４には、ＦＥＴ４、６のソース側に接続されたカレントトランス２５により、一瞬でもＦＥＴ４、６に電流が流れると、負バイアス用の電圧が充電されることとなる。
【００６１】
これにより、図２（ｃ）に示す波形のように、正負両方の電圧をＦＥＴ４（ＦＥＴ６）のゲートに印加することができるようになる。
この状態になってから、ＦＥＴ３、４の駆動信号の位相を徐々に遅れさせることにより、図３（ａ）〜（ｅ）の右半分の波形のようになり、スイッチングトランス７の２次側に電力を伝送し、直流電源装置として機能することとなる。
【００６２】
したがって、図１の回路構成によれば、１つの駆動電源１７のみで、４つのＦＥＴ３〜６に対して正負両方の電圧を印加し、各ＦＥＴ３〜６を制御ＩＣ３２の指令通りに動作させることができる。
なお、この発明の実施の形態１（図１）における回路動作においても、ＦＥＴ３〜６の各ゲート電圧波形は、図３に示した通りである。
【００６３】
なお、万一、制御ＩＣ３２からの信号が途絶えたとしても、または、駆動信号回路３０が破損して駆動信号が駆動回路Ｄ４、Ｄ６に入力されなくなったとしても、ＦＥＴ４、６は、自身に流れる電流によって負バイアス用コンデンサ２４を充電することにより、オフ状態を維持することができるので、アーム短絡を防止することが可能になるという効果も奏する。
【００６４】
以上のように、この発明の実施の形態１（図１〜図３）に係る直流電源装置は、ワイドバンドギャップ半導体からなる複数のＦＥＴ３〜６がフルブリッジ状に接続されて構成されており、複数のＦＥＴ３〜６の各々を駆動するための駆動回路Ｄ３〜Ｄ６と、複数のＦＥＴ３〜６の各々のオン／オフ比および動作タイミングを制御する制御ＩＣ３２と、複数のＦＥＴ３〜６の各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路１と、複数のＦＥＴ３〜６を駆動するための給電を行う単一の駆動電源１７と、を備えている。
【００６５】
駆動回路Ｄ３〜Ｄ６は、複数のＦＥＴ３〜６のうち高電圧側に接続された第１のＦＥＴ３、５を駆動する第１の駆動回路Ｄ３、Ｄ５と、複数のＦＥＴ３〜６のうち低電圧側に接続された第２のＦＥＴ４、６を駆動する第２の駆動回路Ｄ４、Ｄ６と、からなる。
【００６６】
第１の駆動回路Ｄ３、Ｄ５は、第１のＦＥＴ３、５のゲートとソースとの間に挿入されたドライブトランス１４を含む。
第２の駆動回路Ｄ４、Ｄ６は、駆動電源１７の両端間に直列接続されて挿入された正バイアス用コンデンサ２０および負バイアス用コンデンサ２４を含む。
【００６７】
第２の駆動回路Ｄ４、Ｄ６には、負バイアス用コンデンサ２４を充電するためのカレントトランス２５が接続されており、負バイアス用コンデンサ２４は、カレントトランス２５を介して、第２のＦＥＴ４、６に流れる電流により充電される。
第２のＦＥＴ４、６のソースは、負バイアス用コンデンサ２４の一端およびカレントトランス２５の２次側に接続されている。
【００６８】
このように、小型化および高効率化を実現するために、ワイドバンドギャップ半導体からなるＦＥＴ３〜６を使用して、非常に大きな電力を直流に変換する直流電源装置において、単一の駆動電源１７から各ＦＥＴ３〜６に対して正負両方の駆動電圧を与える。
【００６９】
すなわち、入力段に突入電流保護回路１を有し、各ＦＥＴ３〜６に対して独立した駆動回路Ｄ３〜Ｄ６を有する直流電源装置において、高電圧側をドライブトランス１４により駆動する。また、低電圧側を、駆動電源１７とＦＥＴ４、６に流れる電流とによって充電される負バイアス用コンデンサ２４により、ゲート電圧の供給を可能にする。
【００７０】
これにより、非常に低いオン抵抗で、高耐圧、大電流かつ高速スイッチングが可能なＧａＮやＳｉＣを用いたスイッチングデバイスを、１つの駆動電源１７で駆動可能な直流電源装置を構成することができ、短絡事故を防止して安全を確保しつつ、低価格化および小型化を実現することができる。
また、小型で高効率の直流電源装置を低価格に実現することが可能となるので、より小型で高効率な電源システム全体を低価格で供給することが可能となる。
【００７１】
たとえばフルブリッジ方式の場合、４個のＦＥＴ３〜６に対して単一の駆動電源１７で各ＦＥＴ３〜６に正負両方のゲート電圧を供給することができ、ＧａＮやＳｉＣで作られたオン抵抗が小さく、かつゲートの閾値電圧が低いＭＯＳＦＥＴを誤動作することなく、安全確実に動作させることができるので、非常に小型で低損失の直流電源装置を低価格で得ることができる。なお、ここでは、フェイズシフト方式と呼ばれる位相制御方式のフルブリッジコンバータを例に取って説明したが、通常のＰＷＭ方式のフルブリッジコンバータでも同様の効果が得られることは容易に想像することができる。
【００７２】
この発明の実施の形態１にかかる直流電源装置は、低価格化かつ小型化が可能で、高効率で直流電源を変換できる直流電源装置として有用であり、特に、車載用や艦船用または航空機用の電源システムで使用する直流電源装置として好適である。
【符号の説明】
【００７３】
１ 突入電流保護回路、２ 入力コンデンサ、３〜６ ＦＥＴ、７ スイッチングトランス、８ 共振用チョークコイル、Ｄ３〜Ｄ６ 駆動回路、１０ コンデンサ、１１、２１ ＮＰＮ型トランジスタ、１２、２２ ＰＮＰ型トランジスタ、１３ 直流カットコンデンサ、１４ ドライブトランス、１５、２３ 電流制限抵抗、１６ 逆流防止ダイオード、１７ 駆動電源、２０ 正バイアス用コンデンサ、２４ 負バイアス用コンデンサ、２５ カレントトランス、２６ 整流ダイオード、２７ ツェナーダイオード、２８ 抵抗、３０ 駆動信号回路、３２ 制御ＩＣ、ＧＮＤ グランド。
【技術分野】
【０００１】
この発明は、入力直流電圧を負荷側接続機器で使用可能な安定直流電圧に変換する直流電源装置（ＤＣ／ＤＣコンバータ回路）に関し、特に、窒化ガリウム（以下、「ＧａＮ」という）や炭化ケイ素（以下、「ＳｉＣ」という）などのワイドバンドギャップ半導体をスイッチング素子に使用した小型で低損失の直流電源装置に関するものである。
【背景技術】
【０００２】
従来から、入力直流電圧を負荷装置で使用可能な安定直流電圧に変換する直流電源装置（ＤＣ／ＤＣコンバータ回路）においては、小型軽量で低損失のものが要求されている。
この種の直流電源装置としては、スイッチング方式によるＤＣ／ＤＣコンバータ回路が一般的であるが、特にシリコン（以下、「Ｓｉ」という）を用いたパワー半導体素子を用いた回路においては、オン抵抗および飽和電圧の低減化が要求されているものの、技術的に限界に達しつつあり、これにともない回路の高効率化に関しても頭打ちの状況にある。
【０００３】
しかし、近年では、Ｓｉのバンドギャップ（＝１．１２［ｅＶ］）に対して約２倍程度（＝２．２［ｅＶ］）以上の値を有するワイドバンドギャップ半導体の研究が進められた結果、低オン抵抗で高耐圧であって大電流かつ高速スイッチングが可能な、ＧａＮを用いたＦＥＴやＳｉＣを用いたスイッチングデバイスが使用され始めている。
【０００４】
一般的に、ＧａＮやＳｉＣを用いたＦＥＴにより、スイッチング損失を削減することが可能となり、さらに小型で高効率なＤＣ／ＤＣコンバータ回路が提供可能なことが知られている。
しかしながら、現在実用化されつつあるＧａＮやＳｉＣで作られたＭＯＳＦＥＴは、ゲート電圧の閾値が低い状態（または、ゲート電圧が与えられていない状態）ではオン状態となる素子がほとんどを占めている。
【０００５】
したがって、ＧａＮやＳｉＣで作られたＭＯＳＦＥＴを駆動するためには、正の電源と負の電源とを用意しておき、ＦＥＴオン時にはＦＥＴゲートに正電圧を印加し、ＦＥＴオフ時にはＦＥＴゲートに負電圧を印加することが可能な駆動回路が必要であった。
【０００６】
また、ゲート電圧を印加していない状態でオン状態となる可能性のあるＧａＮやＳｉＣで作られたＭＯＳＦＥＴを電源回路に使用する場合には、入力電圧が常に短絡してしまう可能性があることから、短絡防止用の保護素子やブレーカなどの回路素子が必要となり、小型の電源装置に搭載することができないという問題があった。
【０００７】
以上のように、ゲート電圧の非印加時にオン状態になる可能性があるＧａＮやＳｉＣを用いたＭＯＳＦＥＴを電源回路に使用する場合には、電源回路の停止状態では常にＦＥＴゲートに負電圧を印加するための別電源が必要となるという問題があった。
【０００８】
特に、大出力電力の電源回路でよく用いられるフルブリッジ方式のスイッチング電源を例にとると、高電圧側に接続された２つのＦＥＴ用の駆動電源として、正負両方の電圧が出力可能な電源が２組必要となるうえ、低電圧側に接続された２つのＦＥＴ用にも正負両方の電圧が出力可能な電源が１組必要となることから、合計で正負両方の電圧が出力可能な電源が３組も必要となるので、電源装置を小型化することが困難になる。
【０００９】
そこで、低電圧側のＦＥＴのみに対して、電源停止状態においても、負のゲート電圧を印加するための別電源を設けた直流電源装置が提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２４２４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来の直流電源装置は、特許文献１に記載の回路構成によれば、入力電圧が印加される前に起動する負の別電源と、制御系を動作させるための別電源とが必要であることから、電源装置の小型化が困難であるうえ、入力電源が１系統のみの回路構成においては、入力電源を半導体スイッチや機械的スイッチで複数に分割して、各電源の投入手順に時間差を設定して制御するためのシーケンス回路が必要となるので、さらに電源回路の規模が大きくなり、装置全体の小型化を実現することができないという課題があった。
【００１２】
また、艦船用や航空機用の電源システムで使用される３相発電機の出力電圧を３相ブリッジ回路で整流平滑する場合には、高電圧側の３個のＦＥＴの各々に対して正負電源を設ける必要があるうえ、破損防止用に耐電圧性能の高い電源が要求されることから、さらに回路全体が大型化するという課題があった。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、短絡事故を防止して安全を確保しつつ、低価格化および小型化が可能な直流電源装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
この発明に係る直流電源装置は、ワイドバンドギャップ半導体からなる複数のＦＥＴがフルブリッジ状に接続されて構成された直流電源装置であって、複数のＦＥＴの各々を駆動するための駆動回路と、複数のＦＥＴの各々のオン／オフ比および動作タイミングを制御する制御ＩＣと、複数のＦＥＴの各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路と、複数のＦＥＴを駆動するための給電を行う単一の駆動電源と、を備え駆動回路は、複数のＦＥＴのうち高電圧側に接続された第１のＦＥＴを駆動する第１の駆動回路と、複数のＦＥＴのうち低電圧側に接続された第２のＦＥＴを駆動する第２の駆動回路と、からなり、第１の駆動回路は、第１のＦＥＴのゲートとソースとの間に挿入されたドライブトランスを含み、第２の駆動回路は、駆動電源の両端間に直列接続されて挿入された正バイアス用コンデンサおよび負バイアス用コンデンサを含み、第２の駆動回路には、負バイアス用コンデンサを充電するためのカレントトランスが接続されており、負バイアス用コンデンサは、カレントトランスを介して、第２のＦＥＴに流れる電流により充電されるものである。
【発明の効果】
【００１５】
この発明によれば、たとえばフルブリッジ方式の場合、４個のＦＥＴに対して１つの駆動電源でそれぞれのＦＥＴに正と負の両方のゲート電圧を供給することができ、ＧａＮやＳｉＣで作られたオン抵抗が小さく、ゲートの閾値電圧が低いＭＯＳＦＥＴを誤動作することなく安全に動作させることができることから、非常に小型で低損失の直流電源装置を低価格で得ることができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１に係る直流電源装置の回路構成を示すブロック図である。
【図２】この発明の実施の形態１による回路動作を図１内の各部の電圧波形で示すタイミングチャートである。
【図３】この発明の実施の形態１による回路動作を図１内の各部の電圧波形で示すタイミングチャートである。
【図４】従来の直流電源装置の回路構成を比較例として示すブロック図である。
【発明を実施するための形態】
【００１７】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１に係る直流電源装置について詳細に説明する。
図１はこの発明の実施の形態１の回路構成を示すブロック図であり、図２および図３はこの発明の実施の形態１による回路動作を図１内の各部の電圧波形で示すタイミングチャートである。
【００１８】
図１において、この発明の実施の形態１に係る直流電源装置は、入力側に挿入された突入電流保護回路１と、突入電流保護回路１の出力端子とグランドＧＮＤとの間に挿入された入力コンデンサ２と、突入電流保護回路１の出力端子とグランドＧＮＤとの間に直列に挿入されたワイドバンドギャップ半導体からなるＦＥＴ３、４と、ＦＥＴ３、４に対して並列接続されたワイドバンドギャップ半導体からなるＦＥＴ５、６と、を備えている。
【００１９】
また、直流電源装置は、ＦＥＴ３、４の接続点と、ＦＥＴ５、６の接続点との間に挿入された１次巻線を有するスイッチングトランス７を備えており、スイッチングトランス７の１次巻線には、共振用チョークコイル８が挿入されている。
【００２０】
さらに、直流電源装置は、ＦＥＴ３〜６の各ゲート端子に個別に接続点された駆動回路Ｄ３〜Ｄ６と、駆動回路Ｄ３〜Ｄ６への給電を行う駆動電源１７と、駆動回路Ｄ３〜Ｄ６を制御する駆動信号回路３０と、突入電流保護回路１および駆動信号回路３０を駆動制御する制御ＩＣ３２と、を備えている。
駆動回路Ｄ３、Ｄ５は互いに同一構成からなり、駆動回路Ｄ４、Ｄ６は互いに同一構成からなる。
【００２１】
駆動回路Ｄ３、Ｄ５は、コンデンサ１０と、コンデンサ１０の両端間に直列に挿入されたＮＰＮ型トランジスタ１１およびＰＮＰ型トランジスタ１２と、各トランジスタ１１、１２の接続点に接続された直流カットコンデンサ１３と、直流カットコンデンサ１３に１次巻線が接続されたドライブトランス１４と、ドライブトランス１４の２次巻線に接続された電流制限抵抗１５と、コンデンサ１０の給電端子に順方向に接続された逆流防止ダイオード１６と、を備えている。
【００２２】
各トランジスタ１１、１２のゲートには、駆動信号回路３０からの駆動信号が印加されている。
ドライブトランス１４の２次巻線は、一端が電流制限抵抗１５を介してＦＥＴ３、４のゲートに接続されており、他端がＦＥＴ３、４のソースに接続されている。
【００２３】
駆動回路Ｄ４、Ｄ６は、駆動電源１７の両端間に直列に挿入された正バイアス用コンデンサ２０および負バイアス用コンデンサ２４と、駆動電源１７の両端間に直列に挿入されたＮＰＮ型トランジスタ２１およびＰＮＰ型トランジスタ２２と、各トランジスタ２１、２２の接続点に接続された電流制限抵抗２３と、各トランジスタ２１、２２のゲートと駆動電源１７の負極との間に挿入された抵抗２８と、を備えている。
【００２４】
また、駆動回路Ｄ４、Ｄ６には、負バイアス用コンデンサ２４の両端間に１次巻線が挿入されたカレントトランス２５と、カレントトランス２５の１次巻線に挿入された整流ダイオード２６と、負バイアス用コンデンサ２４の両端間に挿入されたツェナーダイオード２７と、が接続されている。
【００２５】
各トランジスタ２１、２２のゲートには、駆動信号回路３０からの駆動信号が印加されており、各トランジスタ２１、２２の接続点は、電流制限抵抗２３を介してＦＥＴ４、６のゲートに接続されている。
また、各コンデンサ２０、２４の接続点は、ＦＥＴ４、６のソースおよびカレントトランス２５の２次巻線に接続されている。
【００２６】
突入電流保護回路１は、直流電源装置の入力側に接続された入力コンデンサ２に電荷がない状態で、１次電源を投入した際に過大な電流が流れるのを防ぐとともに、直流電源装置が動作し始める際に、直列接続されたＦＥＴ３、４およびＦＥＴ５、６がアーム短絡状態になっても、過大な短絡電流が流れてＦＥＴ３〜６が破損しないよう保護するものである。なお、直流電源装置に対する入力電圧は、たとえば、ＤＣ２７０［Ｖｒｍｓ］である。
【００２７】
図１に示す直流電源装置においては、４個のＦＥＴ３〜６が、それぞれ２個ずつ直列接続されており、スイッチングトランス７の１次巻線に対して襷掛け状に接続されたＦＥＴ３、６がオン状態のときには、ＦＥＴ３→共振用チョークコイル８→スイッチングトランス７の１次巻線→ＦＥＴ６→グランドＧＮＤの経路で、電流ａ（破線矢印）が流れる。
【００２８】
また、ＦＥＴ３、６がオフとなり、代わりにＦＥＴ４、５がオン状態のときには、ＦＥＴ５→スイッチングトランス７の１次巻線→共振用チョークコイル８→ＦＥＴ４→グランドＧＮＤの経路で、電流ｂ（１点鎖線）が流れる。
【００２９】
これにより、スイッチングトランス７の２次側において、１次側と２次側との巻き線比に相当する電圧および電流を発生させて、電力を伝送するように構成されている。
なお、スイッチングトランス７の１次側に直列に接続された共振用チョークコイル８は、各ＦＥＴ３〜６のスイッチング時に流れる電流を遅らせて、ソフトスイッチングを実現させるための共振用コイルを構成している。
【００３０】
ここで、高電圧側のＦＥＴ３、５を駆動するための駆動回路Ｄ３、Ｄ５において、一方の駆動回路Ｄ３に注目して説明する。
駆動回路Ｄ３において、エネルギバンクとなるコンデンサ１０には、駆動信号を増幅するための２個（ＮＰＮ型、ＰＮＰ型）のトランジスタ１１、１２がトーテムポール状に接続されている。
【００３１】
これにより、直列接続された２個のトランジスタ１１、１２の各エミッタからの出力信号は、直流カットコンデンサ１３を介してドライブトランス１４に入力され、ドライブトランス１４からの出力信号は、電流制限抵抗１５を介してＦＥＴ３のゲートに入力される。
【００３２】
たとえば、駆動信号回路３０からの駆動信号が「ハイ（Ｈｉｇｈ）」になると、ＮＰＮ型トランジスタ１１がオンとなり、コンデンサ１０の蓄電電圧がドライブトランス１４の１次側に印加され、これと同時に直流カットコンデンサ１３に電荷が蓄えられる。
【００３３】
次に、駆動信号が「ロー（Ｌｏｗ）」になると、ＮＰＮ型トランジスタ１１がオフすると同時に、ＰＮＰ型トランジスタ１２がオン状態となり、直流カットコンデンサ１３に蓄えられた電荷は、放電しながらドライブトランス１４の１次側に供給され、前述とは逆の電圧を印加することになる。
【００３４】
このように、ドライブトランス１４の１次側の電圧が、正と負の両方に振られることにより、ドライブトランス１４の２次側にも、巻き線比に比例した正と負の電圧が生じる。
したがって、ドライブトランス１４の２次側からの正負電圧がＦＥＴ３のゲートに印加されることにより、ＦＥＴ３はオン／オフを交互に繰り返すことになる。
【００３５】
また、駆動回路Ｄ３において、コンデンサ１０に接続された逆流防止ダイオード１６は、ＦＥＴ３がオン状態のときに消費したコンデンサ１０の放電電荷を駆動電源１７から再充電して補充する際に、逆流を防止する。
駆動回路Ｄ３と同一構成の駆動回路Ｄ５は、駆動回路Ｄ３の上記動作と同様に、ＦＥＴ５を駆動する。
【００３６】
次に、低電圧側のＦＥＴ４、６を駆動するための駆動回路Ｄ４、Ｄ６において、一方の駆動回路Ｄ４に注目して説明する。
駆動回路Ｄ４において、正電荷を蓄えておく正バイアス用コンデンサ２０には、駆動信号を増幅するための２個（ＮＰＮ型、ＰＮＰ型）のトランジスタ２１、２２がトーテムポール状に接続されている。
【００３７】
これにより、直列接続された２個のトランジスタ２１、２２の各エミッタからの出力信号は、電流制限抵抗２３を介してＦＥＴ４のゲートに入力される。
このとき、ＮＰＮ型トランジスタ２１がオンすることにより、ＦＥＴ４のゲートに正電圧が印加され、ＦＥＴ４がオンすることになる。
【００３８】
一方、負電荷を蓄えておく負バイアス用コンデンサ２４は、ＦＥＴ４のソースと、駆動電源１７のグランドＧＮＤ側（ＰＮＰ型トランジスタ２２のコレクタ）との間に接続されている。また、負バイアス用コンデンサ２４は、ＦＥＴ４のソースに直列接続されたカレントトランス２５の２次側に対して並列接続されている。
【００３９】
カレントトランス２５の１次側は、ＦＥＴ４のソースに直列接続されており、ＦＥＴ４がオン状態となって１次側に電流が流れると、２次側には、巻き線比に比例した電圧と、巻き線比に反比例した電流とが発生する。
これにより、整流ダイオード２６を介して負バイアス用コンデンサ２４に電荷が蓄えられ、所定以上の電荷に達すると、ツェナーダイオード２７によって余分な電荷が放電される構成となっている。
【００４０】
また、ＮＰＮ型トランジスタ２１がオフとなり、ＰＮＰ型トランジスタ２２がオン状態になると、電流制限抵抗２３を介してＦＥＴ４のゲートから電荷を引き抜きながら、負バイアス用コンデンサ２４に蓄えられた電圧分だけＦＥＴ４のゲートを負電圧に引き下げることにより、ＦＥＴ４はオフ状態を維持することになる。
さらに、抵抗２８は、駆動信号が入力されなかった場合に、各トランジスタ２１、２２のベース電位を低く維持して、ＰＮＰ型トランジスタ２２側をオン状態とし、ＦＥＴ４のオフ状態を維持させるためのものである。
【００４１】
駆動回路Ｄ４と同一構成の駆動回路Ｄ６は、駆動回路Ｄ４の上記動作と同様に、ＦＥＴ６を駆動する。
駆動信号回路３０は、制御ＩＣ３２からの制御信号を受けて、各駆動回路Ｄ３〜Ｄ６内の２個（ＮＰＮ型、ＰＮＰ型）のトランジスタに対する駆動信号を生成する。
【００４２】
以下、図２〜図４を参照しながら、図１内の制御ＩＣ３２およびＦＥＴ３〜６の動作について、さらに詳細に説明する。
図２および図３はこの発明の実施の形態１による回路動作を図１内の各部の電圧波形で示すタイミングチャートである。
【００４３】
図２においては、ＦＥＴ３、４の各ゲート電圧波形（ドライブ波形）と、突入電流保護回路１の動作タイミングとが示されている。
また、図３においては、ＦＥＴ３〜６の各ゲート電圧波形と、スイッチングトランス７の１次側に印加される１次電圧波形とが示されている。
【００４４】
図２（ａ）、図３（ａ）はＦＥＴ３へのゲート電圧波形を示し、図２（ｂ）は突入電流保護回路１のスイッチがオン状態となるタイミングを示している。
図２（ｃ）、図３（ｂ）はＦＥＴ４へのゲート電圧波形を示し、図３（ｃ）はＦＥＴ５へのゲート電圧波形を示している。
図３（ｄ）はＦＥＴ６へのゲート電圧波形を示し、図３（ｅ）はＦＥＴ３〜６の動作を受けてスイッチングトランス７の１次側に印加される電圧波形を示している。
【００４５】
図４は従来の直流電源装置の回路構成を比較例として示すブロック図である。
図４において、前述（図１参照）と同様のものについては、前述と同一符号を付して、または、符号の後に「’」、「ａ」、「ｂ」を付して詳述を省略する。
【００４６】
図４において、ＦＥＴ３〜６の各駆動回路Ｄ３’〜Ｄ６’は、互いに同一構成からなるので、代表的に１つの駆動回路Ｄ３’に注目して説明する。
駆動回路Ｄ３’は、ＦＥＴ３を駆動するために、前述（図１）のコンデンサ１０、直流カットコンデンサ１３およびドライブトランス１４に代えて、正電圧および負電圧を個別に出力する２つの駆動電源１７ａ、１７ｂを備えている。
【００４７】
図４において、高電圧側に接続されたＦＥＴ３のソースは、ＦＥＴ３がオフ状態の場合には、スイッチングトランス７およびＦＥＴ４（オン状態）を介してＧＮＤに接続されているので、低電圧側に引かれた電位となっている。
【００４８】
ここで、駆動信号回路３０ａから各トランジスタ１１、１２のゲートに「ハイ（Ｈｉｇｈ）信号」が出力されると、ＮＰＮ型トランジスタ１１がオンし、ＦＥＴ３のゲートには駆動電源１７ａの出力電圧が印加されるので、ＦＥＴ３はオン状態となる。
【００４９】
ＦＥＴ３がオン状態となると、ＦＥＴ３のソース電位は、入力電圧とほぼ等しくなり、ソース電位よりもゲートオフ電圧まで低くしない限り、ＦＥＴ３はオフできない状態となる。
【００５０】
続いて、駆動信号回路３０ａから「ロー（Ｌｏｗ）信号」が出力されると、ＮＰＮ型トランジスタ１１はオフし、代わりにＰＮＰ型トランジスタ１２がオン状態となるので、ＦＥＴ３のゲート電圧は、駆動電源１７ｂの低電圧側の電位まで下げられる。
【００５１】
このとき、駆動電源１７ｂは、高電圧側をＦＥＴ３のソース側に接続していることから、ＦＥＴ３のゲート電圧は、駆動電源１７ｂの出力電圧分だけソース電位よりも低くなり、ＦＥＴ３はオフ状態となる。
【００５２】
上記動作を繰り返すことにより、ＦＥＴ３は、制御ＩＣ３２ａからの制御信号にしたがってオン／オフ動作することとなる。
同様に、ＦＥＴ４〜６も、制御ＩＣ３２ａからの信号にしたがい、オン／オフ動作を繰り返す。
【００５３】
制御ＩＣ３２ａは、起動と同時に、ＦＥＴ３、４に対しては、互いに位相が１８０°ずれた制御信号を出力し、ＦＥＴ３、５に対してはそれぞれ同相の制御信号を出力し、ＦＥＴ４、６にはそれぞれ同相の制御信号を出力する。
【００５４】
これにより、ＦＥＴ３がオン状態のときには、ＦＥＴ４、６がオフ状態となっており、ＦＥＴ５がオン状態のときにも、ＦＥＴ４、６はオフ状態となっているので、スイッチングトランス７には電圧が印加されず、直流電源装置としてはオフ状態となっている。
上記状態は、図３（ａ）〜（ｅ）内の左半分の波形で示されている。
【００５５】
続いて、起動後の時間経過とともに、徐々にＦＥＴ３、４の駆動信号の位相が遅れ始め、ＦＥＴ３のオンタイミングとＦＥＴ６のオンタイミングとが重なりだし、ＦＥＴ５、４のオンタイミングも重なりだす。
【００５６】
これにより、各ＦＥＴ３〜６のゲート電圧は、図３（ａ）〜（ｅ）の右半分に示す波形のようになり、ＦＥＴ３、６がオン状態のときには電流ａ（破線矢印）が流れ、ＦＥＴ５、４がオン状態のときには電流ｂ（１点鎖線矢印）が流れる。
【００５７】
上記動作を繰り返すことにより、スイッチングトランス７の１次側には、図３（ｅ）の右半分の波形が示す電圧が印加されることになる。
この時点で、初めてスイッチングトランス７の２次側に電力が伝送され、直流電源装置として機能し始める。
【００５８】
このように、一般的には、図４に示すように、ＧａＮやＳｉＣを使用したＭＯＳＦＥＴの駆動回路Ｄ３’〜Ｄ６’においては、各ＦＥＴ３〜６に対して正電圧と負電圧とを個別にゲートに印加するために、それぞれ正負両方の２つの駆動電源１７ａ、１７ｂを１組ずつ用意する必要があった。
【００５９】
これに対して、この発明の実施の形態１（図１）によれば、ＦＥＴ３、５のそれぞれにおいて、ドライブトランス１４を用いて駆動する。
これにより、図２（ａ）に示すように、起動直後は駆動電源１７の出力電圧のすべてが正電圧としてＦＥＴ３（ＦＥＴ５）のゲートに印加されるが、その後すぐに、駆動信号のオン／オフ比に合わせて正電圧と負電圧とに分けられ、ＦＥＴ３（ＦＥＴ５）のゲートに印加されることとなる（ハッチング波形参照）。
【００６０】
また、図１において、ＦＥＴ４、６の駆動回路Ｄ４、Ｄ６に設けられた負バイアス用コンデンサ２４には、ＦＥＴ４、６のソース側に接続されたカレントトランス２５により、一瞬でもＦＥＴ４、６に電流が流れると、負バイアス用の電圧が充電されることとなる。
【００６１】
これにより、図２（ｃ）に示す波形のように、正負両方の電圧をＦＥＴ４（ＦＥＴ６）のゲートに印加することができるようになる。
この状態になってから、ＦＥＴ３、４の駆動信号の位相を徐々に遅れさせることにより、図３（ａ）〜（ｅ）の右半分の波形のようになり、スイッチングトランス７の２次側に電力を伝送し、直流電源装置として機能することとなる。
【００６２】
したがって、図１の回路構成によれば、１つの駆動電源１７のみで、４つのＦＥＴ３〜６に対して正負両方の電圧を印加し、各ＦＥＴ３〜６を制御ＩＣ３２の指令通りに動作させることができる。
なお、この発明の実施の形態１（図１）における回路動作においても、ＦＥＴ３〜６の各ゲート電圧波形は、図３に示した通りである。
【００６３】
なお、万一、制御ＩＣ３２からの信号が途絶えたとしても、または、駆動信号回路３０が破損して駆動信号が駆動回路Ｄ４、Ｄ６に入力されなくなったとしても、ＦＥＴ４、６は、自身に流れる電流によって負バイアス用コンデンサ２４を充電することにより、オフ状態を維持することができるので、アーム短絡を防止することが可能になるという効果も奏する。
【００６４】
以上のように、この発明の実施の形態１（図１〜図３）に係る直流電源装置は、ワイドバンドギャップ半導体からなる複数のＦＥＴ３〜６がフルブリッジ状に接続されて構成されており、複数のＦＥＴ３〜６の各々を駆動するための駆動回路Ｄ３〜Ｄ６と、複数のＦＥＴ３〜６の各々のオン／オフ比および動作タイミングを制御する制御ＩＣ３２と、複数のＦＥＴ３〜６の各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路１と、複数のＦＥＴ３〜６を駆動するための給電を行う単一の駆動電源１７と、を備えている。
【００６５】
駆動回路Ｄ３〜Ｄ６は、複数のＦＥＴ３〜６のうち高電圧側に接続された第１のＦＥＴ３、５を駆動する第１の駆動回路Ｄ３、Ｄ５と、複数のＦＥＴ３〜６のうち低電圧側に接続された第２のＦＥＴ４、６を駆動する第２の駆動回路Ｄ４、Ｄ６と、からなる。
【００６６】
第１の駆動回路Ｄ３、Ｄ５は、第１のＦＥＴ３、５のゲートとソースとの間に挿入されたドライブトランス１４を含む。
第２の駆動回路Ｄ４、Ｄ６は、駆動電源１７の両端間に直列接続されて挿入された正バイアス用コンデンサ２０および負バイアス用コンデンサ２４を含む。
【００６７】
第２の駆動回路Ｄ４、Ｄ６には、負バイアス用コンデンサ２４を充電するためのカレントトランス２５が接続されており、負バイアス用コンデンサ２４は、カレントトランス２５を介して、第２のＦＥＴ４、６に流れる電流により充電される。
第２のＦＥＴ４、６のソースは、負バイアス用コンデンサ２４の一端およびカレントトランス２５の２次側に接続されている。
【００６８】
このように、小型化および高効率化を実現するために、ワイドバンドギャップ半導体からなるＦＥＴ３〜６を使用して、非常に大きな電力を直流に変換する直流電源装置において、単一の駆動電源１７から各ＦＥＴ３〜６に対して正負両方の駆動電圧を与える。
【００６９】
すなわち、入力段に突入電流保護回路１を有し、各ＦＥＴ３〜６に対して独立した駆動回路Ｄ３〜Ｄ６を有する直流電源装置において、高電圧側をドライブトランス１４により駆動する。また、低電圧側を、駆動電源１７とＦＥＴ４、６に流れる電流とによって充電される負バイアス用コンデンサ２４により、ゲート電圧の供給を可能にする。
【００７０】
これにより、非常に低いオン抵抗で、高耐圧、大電流かつ高速スイッチングが可能なＧａＮやＳｉＣを用いたスイッチングデバイスを、１つの駆動電源１７で駆動可能な直流電源装置を構成することができ、短絡事故を防止して安全を確保しつつ、低価格化および小型化を実現することができる。
また、小型で高効率の直流電源装置を低価格に実現することが可能となるので、より小型で高効率な電源システム全体を低価格で供給することが可能となる。
【００７１】
たとえばフルブリッジ方式の場合、４個のＦＥＴ３〜６に対して単一の駆動電源１７で各ＦＥＴ３〜６に正負両方のゲート電圧を供給することができ、ＧａＮやＳｉＣで作られたオン抵抗が小さく、かつゲートの閾値電圧が低いＭＯＳＦＥＴを誤動作することなく、安全確実に動作させることができるので、非常に小型で低損失の直流電源装置を低価格で得ることができる。なお、ここでは、フェイズシフト方式と呼ばれる位相制御方式のフルブリッジコンバータを例に取って説明したが、通常のＰＷＭ方式のフルブリッジコンバータでも同様の効果が得られることは容易に想像することができる。
【００７２】
この発明の実施の形態１にかかる直流電源装置は、低価格化かつ小型化が可能で、高効率で直流電源を変換できる直流電源装置として有用であり、特に、車載用や艦船用または航空機用の電源システムで使用する直流電源装置として好適である。
【符号の説明】
【００７３】
１ 突入電流保護回路、２ 入力コンデンサ、３〜６ ＦＥＴ、７ スイッチングトランス、８ 共振用チョークコイル、Ｄ３〜Ｄ６ 駆動回路、１０ コンデンサ、１１、２１ ＮＰＮ型トランジスタ、１２、２２ ＰＮＰ型トランジスタ、１３ 直流カットコンデンサ、１４ ドライブトランス、１５、２３ 電流制限抵抗、１６ 逆流防止ダイオード、１７ 駆動電源、２０ 正バイアス用コンデンサ、２４ 負バイアス用コンデンサ、２５ カレントトランス、２６ 整流ダイオード、２７ ツェナーダイオード、２８ 抵抗、３０ 駆動信号回路、３２ 制御ＩＣ、ＧＮＤ グランド。
【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体からなる複数のＦＥＴがフルブリッジ状に接続されて構成された直流電源装置であって、
前記複数のＦＥＴの各々を駆動するための駆動回路と、
前記複数のＦＥＴの各々のオン／オフ比および動作タイミングを制御する制御ＩＣと、
前記複数のＦＥＴの各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路と、
前記複数のＦＥＴを駆動するための給電を行う単一の駆動電源と、を備え
前記駆動回路は、
前記複数のＦＥＴのうち高電圧側に接続された第１のＦＥＴを駆動する第１の駆動回路と、
前記複数のＦＥＴのうち低電圧側に接続された第２のＦＥＴを駆動する第２の駆動回路と、からなり、
前記第１の駆動回路は、前記第１のＦＥＴのゲートとソースとの間に挿入されたドライブトランスを含み、
前記第２の駆動回路は、前記駆動電源の両端間に直列接続されて挿入された正バイアス用コンデンサおよび負バイアス用コンデンサを含み、
前記第２の駆動回路には、前記負バイアス用コンデンサを充電するためのカレントトランスが接続されており、
前記負バイアス用コンデンサは、前記カレントトランスを介して、前記第２のＦＥＴに流れる電流により充電されることを特徴とする直流電源装置。
【請求項２】
前記第２のＦＥＴのソースは、前記負バイアス用コンデンサの一端および前記カレントトランスの２次側に接続されたことを特徴とする請求項１に記載の直流電源装置。
【請求項１】
ワイドバンドギャップ半導体からなる複数のＦＥＴがフルブリッジ状に接続されて構成された直流電源装置であって、
前記複数のＦＥＴの各々を駆動するための駆動回路と、
前記複数のＦＥＴの各々のオン／オフ比および動作タイミングを制御する制御ＩＣと、
前記複数のＦＥＴの各々が駆動し始めてからオン状態となる際の突入電流を保護する突入電流保護回路と、
前記複数のＦＥＴを駆動するための給電を行う単一の駆動電源と、を備え
前記駆動回路は、
前記複数のＦＥＴのうち高電圧側に接続された第１のＦＥＴを駆動する第１の駆動回路と、
前記複数のＦＥＴのうち低電圧側に接続された第２のＦＥＴを駆動する第２の駆動回路と、からなり、
前記第１の駆動回路は、前記第１のＦＥＴのゲートとソースとの間に挿入されたドライブトランスを含み、
前記第２の駆動回路は、前記駆動電源の両端間に直列接続されて挿入された正バイアス用コンデンサおよび負バイアス用コンデンサを含み、
前記第２の駆動回路には、前記負バイアス用コンデンサを充電するためのカレントトランスが接続されており、
前記負バイアス用コンデンサは、前記カレントトランスを介して、前記第２のＦＥＴに流れる電流により充電されることを特徴とする直流電源装置。
【請求項２】
前記第２のＦＥＴのソースは、前記負バイアス用コンデンサの一端および前記カレントトランスの２次側に接続されたことを特徴とする請求項１に記載の直流電源装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−２２２９７９（Ｐ２０１２−２２２９７９Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８７１９３（Ｐ２０１１−８７１９３）
【出願日】平成２３年４月１１日（２０１１．４．１１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月１１日（２０１１．４．１１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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