積層デバイスの製造方法
【課題】歩留まりよく積層デバイスを製造可能な積層デバイスの製造方法を提供する。
【解決手段】半導体ウエーハをｍ枚（ｍは３以上の整数）準備する半導体ウエーハ準備ステップと、ｍ枚の半導体ウエーハにおいて、良品、不良品マップ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄを半導体ウエーハ毎に作成するマップ作成ステップと、該ｍ枚の半導体ウエーハから該所定数ｎの半導体ウエーハを選択して積層し、半導体デバイス中に不良品半導体デバイス１６ｂが含まれる数が最も少なくなる組み合わせを検出する組み合わせ検出ステップと、該組み合わせ検出ステップで検出した半導体ウエーハの組み合わせに従って、該所定数ｎの半導体ウエーハを形成する積層ウエーハ形成ステップと、該積層ウエーハ形成ステップで形成した該積層ウエーハを該分割予定ラインに沿って分割して、該所定数ｎの半導体デバイスが積層された積層デバイスを形成する分割ステップと、を具備する。
【解決手段】半導体ウエーハをｍ枚（ｍは３以上の整数）準備する半導体ウエーハ準備ステップと、ｍ枚の半導体ウエーハにおいて、良品、不良品マップ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄを半導体ウエーハ毎に作成するマップ作成ステップと、該ｍ枚の半導体ウエーハから該所定数ｎの半導体ウエーハを選択して積層し、半導体デバイス中に不良品半導体デバイス１６ｂが含まれる数が最も少なくなる組み合わせを検出する組み合わせ検出ステップと、該組み合わせ検出ステップで検出した半導体ウエーハの組み合わせに従って、該所定数ｎの半導体ウエーハを形成する積層ウエーハ形成ステップと、該積層ウエーハ形成ステップで形成した該積層ウエーハを該分割予定ラインに沿って分割して、該所定数ｎの半導体デバイスが積層された積層デバイスを形成する分割ステップと、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体デバイスが積層された積層デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造プロセスにおいては、半導体ウエーハの表面にストリートと呼ばれる分割予定ラインによって区画された各領域にＩＣやＬＳＩ等のデバイスが形成される。そして、分割予定ラインに沿って半導体ウエーハをチップに分割することで、個々の半導体デバイスが製造される。このようにして製造された半導体デバイスは各種電気機器に広く利用されている。
【０００３】
近年、電気機器の小型化・薄型化に伴い半導体デバイスパッケージも小型化・薄型化が要求され、実装の高密度化が要求されている。複数の半導体デバイスを一つのパッケージに集積する手法の一つに複数の半導体デバイスチップを縦方向に積層して実装する三次元実装がある。
【０００４】
従来の三次元実装では、ワイヤボンディングを用いて半導体デバイスチップ間、或いは半導体デバイスチップとインターポーザとを接続していた。ワイヤボンディングによる接続では、その配線長分インダクタンス等が大きくなるので高速での信号のやり取りには向かないという問題があるとともに、ワイヤが半導体デバイスチップ等に触れないようにチップを積層する必要があるため小型化が難しい等の問題がある。
【０００５】
近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。
【０００６】
ＴＳＶ技術の一つとして、複数の半導体ウエーハ同士を積層し、積層した半導体ウエーハを貫く貫通電極を形成してウエーハ同士を接続する方法がある（Ｗａｆｅｒ ｏｎ Ｗａｆｅｒ：ＷＯＷ）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２４９６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、殆どの半導体ウエーハには、良品半導体デバイスと幾つかの不良品半導体デバイスが混在しているため、複数の半導体ウエーハ同士を積層し、積層した半導体ウエーハ同士を貫く貫通電極を形成して半導体ウエーハ同士を接続するＷＯＷ技術では歩留まりが悪いという問題がある。数多くの半導体ウエーハを積層する場合には、上記問題が顕著になる。
【０００９】
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、歩留まりの悪化を抑制可能な積層デバイスの製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明によると、所定数ｎ（ｎは２以上の整数）の半導体デバイスが積層された積層デバイスを製造する積層デバイスの製造方法であって、それぞれ同位置に交差する複数の分割予定ラインを有し、該分割予定ラインで区画された各領域にそれぞれ半導体デバイスが形成された半導体ウエーハを該ｎより多いｍ枚（ｍは３以上の整数）準備する半導体ウエーハ準備ステップと、該半導体ウエーハ準備ステップで準備したｍ枚の半導体ウエーハにおいて、どの半導体デバイスが良品でどの半導体デバイスが不良品であるかのマップを半導体ウエーハ毎に作成するマップ作成ステップと、該マップ作成ステップを実施した後、該ｍ枚の半導体ウエーハから該所定数ｎの半導体ウエーハを選択して積層する組み合わせのうち、積層された半導体デバイス中に不良品半導体デバイスが含まれる数が最も少なくなる組み合わせを検出する組み合わせ検出ステップと、該組み合わせ検出ステップで検出した半導体ウエーハの組み合わせに従って、該所定数ｎの半導体ウエーハを積層して積層ウエーハを形成する積層ウエーハ形成ステップと、該積層ウエーハ形成ステップで形成した該積層ウエーハを該分割予定ラインに沿って分割して、該所定数ｎの半導体デバイスが積層された積層デバイスを形成する分割ステップと、を具備したことを特徴とする積層デバイスの製造方法が提供される。
【発明の効果】
【００１１】
本発明の積層デバイスの製造方法によると、準備した全半導体ウエーハ中積層デバイスの歩留まりが最も高くなる組み合わせを選択して積層ウエーハを形成するため、積層ウエーハを分割して得られる積層デバイスの歩留まりを向上することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体ウエーハ準備ステップを説明する図である。
【図２】マップ形成ステップを説明する図である。
【図３】図３（Ａ）は半導体ウエーハＡのマップと半導体ウエーハＢのマップの組み合わせを示す図、図３（Ｂ）は半導体ウエーハＣのマップと半導体ウエーハＤのマップの組み合わせを示す図である。
【図４】図４（Ａ）は半導体ウエーハＡのマップと半導体ウエーハＣのマップの組み合わせを示す図、図４（Ｂ）は半導体ウエーハＢのマップと半導体ウエーハＤのマップの組み合わせを示す図である。
【図５】図５（Ａ）は半導体ウエーハＡのマップと半導体ウエーハＤのマップの組み合わせを示す図、図５（Ｂ）は半導体ウエーハＢのマップと半導体ウエーハＣのマップの組み合わせを示す図である。
【図６】図６（Ａ）は半導体ウエーハＡと半導体ウエーハＣとが積層された積層ウエーハの斜視図、図６（Ｂ）は半導体ウエーハＢと半導体ウエーハＤとが積層された積層ウエーハの斜視図である。
【図７】積層ウエーハを分割する分割ステップを示す斜視図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面を参照して詳細に説明する。図１を参照すると、半導体ウエーハ準備ステップの説明図が示されている。ここでは、４枚の半導体ウエーハ２Ａ，２Ｂ，２Ｃ，２Ｄを準備するものとする。
【００１４】
各半導体ウエーハ２Ａ〜２Ｄはシリコンウエーハから形成されており、その表面には格子状に形成された複数の分割予定ライン（ストリート）４によって区画された各領域にＩＣ、ＬＳＩ等の半導体デバイス６ａ，６ｂが形成されている。
【００１５】
ここで、白抜きは良品半導体デバイス６ａ、シェーディングが施されたデバイスは不良品半導体デバイス６ｂであるとする。８はシリコンウエーハの結晶方位を示すマークとしてのノッチである。
【００１６】
半導体ウエーハ２Ａ〜２Ｄの全ての半導体デバイスは検査工程で電気的特性等が検査され、良品半導体デバイス６ａは検査工程で合格した半導体デバイスであり、不良品半導体デバイス６ｂは検査工程で不合格とされた半導体デバイスである。
【００１７】
本発明の積層デバイスの製造方法では、図１に示す半導体ウエーハ２Ａ〜２Ｄを準備した後、半導体ウエーハ２Ａ〜２Ｄにおいてどの半導体デバイスが良品でどの半導体デバイスが不良品であるかのマップを半導体ウエーハ毎に作成するマップ作成ステップを実施する。
【００１８】
このマップ作成ステップでは、図２に示すようなマップを作成し、これらのマップを例えばウエーハ積層装置のメモリに格納する。ここで１２Ａは図１に示した半導体ウエーハ２Ａに対応したマップであり、１６ａは良品半導体デバイスの位置を示し、１６ｂは不良品半導体デバイスの位置を示しており、それぞれ半導体ウエーハ２Ａの良品半導体デバイス６ａ、不良品半導体デバイス６ｂに対応する。
【００１９】
１２Ｂは半導体ウエーハ２Ｂのマップであり、良品半導体デバイス位置１６ａ、不良品半導体デバイス位置１６ｂはそれぞれ半導体ウエーハ２Ｂの良品半導体デバイス６ａ、不良品半導体デバイス６ｂに対応している。
【００２０】
１２Ｃは半導体ウエーハ２Ｃのマップであり、良品半導体デバイス位置１６ａ、不良品半導体デバイス位置１６ｂはそれぞれ半導体ウエーハ２Ｃの良品半導体デバイス６ａ、不良品半導体デバイス６ｂに対応している。
【００２１】
１２Ｄは半導体ウエーハ２Ｄのマップであり、良品半導体デバイス位置１６ａ、不良品半導体デバイス位置１６ｂはそれぞれ半導体ウエーハ２Ｄの良品半導体デバイス６ａ、不良品半導体デバイス６ｂに対応している。
【００２２】
このように本発明のマップ作成ステップでは、半導体ウエーハ準備ステップで準備した全ての半導体ウエーハについて、良品半導体デバイス位置及び不良品半導体デバイス位置を示すマップを作成し、これらのマップをウエーハ積層装置のメモリに格納する。
【００２３】
マップ作成ステップを実施後、複数枚積層された半導体デバイス中に不良品半導体デバイス６ｂが含まれる数が最も少なくなる半導体ウエーハの組み合わせを検出する組み合わせ検出ステップを実施する。
【００２４】
例えば、図１に示した４枚の半導体ウエーハ２Ａ〜２Ｄの中から２枚の半導体ウエーハを組み合わせて積層ウエーハを形成する場合には、図３乃至図５に示す３通りの組み合わせがある。
【００２５】
図３は第１の組み合わせ方法を示しており、図３（Ａ）は半導体ウエーハ２Ａのマップ１２Ａと半導体ウエーハ２Ｂのマップ１２Ｂを組み合わせる場合を示しており、図３（Ｂ）は半導体ウエーハ２Ｃのマップ１２Ｃと半導体ウエーハ２Ｄのマップ１２Ｄを組み合わせる場合を示している。
【００２６】
図４は第２の組み合わせ方法を示しており、図４（Ａ）は半導体ウエーハ２Ａのマップ１２Ａと半導体ウエーハ２Ｃのマップ１２Ｃを組み合わせる場合を示しており、図４（Ｂ）は半導体ウエーハ２Ｂのマップ１２Ｂと半導体ウエーハ２Ｄのマップ１２Ｄを組み合わせる場合を示している。
【００２７】
図５は第３の組み合わせ方法を示しており、図５（Ａ）は半導体ウエーハ２Ａのマップ１２Ａと半導体ウエーハ２Ｄのマップ１２Ｄを組み合わせる場合を示しており、図５（Ｂ）は半導体ウエーハ２Ｂのマップ１２Ｂと半導体ウエーハ２Ｃのマップ１２Ｃを組み合わせる場合を示している。
【００２８】
本発明の組み合わせ検出ステップでは、積層された半導体デバイス中に不良品半導体デバイス６ｂが含まれる数が最も少なくなる組み合わせを検出する。ここで、半導体ウエーハ２Ａ中の不良品半導体デバイス１６ｂの数をＡ、半導体ウエーハ２Ｂ中の不良品半導体デバイス１６ｂの数をＢ、半導体ウエーハ２Ｃ中の不良品半導体デバイス６ｂの数をＣ、半導体ウエーハ２Ｄ中の不良品半導体デバイス６ｂの数をＤとし、位置が重複する不良品半導体デバイスの数をｘとすると、図３〜図５に示した第１の組み合わせ乃至第３の組み合わせについて、それぞれ以下の関係が得られる。
【００２９】
図３に示した第１の組み合わせ方法では、図３（Ａ）はＡ＋Ｂ−ｘ＝５＋６−１＝１０であり、図３（Ｂ）はＣ＋Ｄ−ｘ＝１０＋３−３＝１０であり、合計で２０個の不良品積層デバイスが得られる。
【００３０】
図４に示した第２の組み合わせ方法では、図４（Ａ）はＡ＋Ｃ−ｘ＝５＋１０−４＝１１であり、図４（Ｂ）はＢ＋Ｄ−ｘ＝７＋３−２＝８であり、合計で１９個の不良品積層デバイスを含んでいる。
【００３１】
図５に示した第３の組み合わせ方法では、図５（Ａ）はＡ＋Ｄ−ｘ＝５＋３−３＝５であり、図５（Ｂ）はＢ＋Ｃ−ｘ＝７＋１０−６＝１１であり、合計で１６個の不良品積層デバイスを含んでいる。
【００３２】
よって、本発明の組み合わせ検出ステップでは、図５に示した第３の組み合わせ方法である半導体ウエーハ２Ａと半導体ウエーハ２Ｄとを組み合わせ、更に半導体ウエーハ２Ｂと半導体ウエーハ２Ｃとを組み合わせる組み合わせ方法が最も少ない不良品積層デバイスを製造できると検出される。
【００３３】
よって、本発明の積層デバイスの製造方法では、組み合わせ検出ステップで検出した半導体ウエーハの積層組み合わせに従って、図６（Ａ）に示すように、半導体ウエーハ２Ａと半導体ウエーハ２Ｄとを組み合わせて積層ウエーハ１８Ａを形成し、図６（Ｂ）に示すように、半導体ウエーハ２Ｂと半導体ウエーハ２Ｃとを組み合わせて積層ウエーハ１８Ｂを形成する。
【００３４】
次いで、図７に示すように、切削装置の図示しないチャックテーブルで積層ウエーハ１８Ａを吸引保持しながら、積層ウエーハ１８Ａの第１の方向に伸長する分割予定ライン４に沿って切削ブレード２０で積層ウエーハ１８Ａを切削して分割溝２２を形成する。
【００３５】
第１の方向に伸長する全ての分割予定ライン４に沿っての分割溝２２の形成終了後、図示しないチャックテーブルを９０度回転してから、第１の方向と直交する第２の方向に伸長する全ての分割予定ライン４に沿っても同様な分割溝２２を形成することにより、積層ウエーハ１８Ａを個々の積層デバイスに分割することができる。
【００３６】
図６（Ｂ）に示す積層ウエーハ１８Ｂでも同様であり、第１の方向及び第１の方向に直交する第２の方向に伸長する全ての分割予定ライン４に沿って分割溝２２を形成することにより、積層ウエーハ１８Ｂを個々の積層デバイスに分割することができる。
【００３７】
上述した実施形態では、４枚の半導体ウエーハ２Ａ〜２Ｄの中から２枚の半導体ウエーハを積層する例について説明したが、本発明の積層デバイスの製造方法はこれに限定されるものではなく、一般的にｎ枚（ｎは２以上の整数）の半導体ウエーハを積層する場合について、ｍ枚（ｍはｎより大きい整数）の半導体ウエーハの中から最適の組み合わせを得る場合について同様に適用することができる。
【符号の説明】
【００３８】
２Ａ，２Ｂ，２Ｃ，２Ｄ 半導体ウエーハ
４ 分割予定ライン（ストリート）
６ａ 良品半導体デバイス
６ｂ 不良品半導体デバイス
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ マップ
１６ａ 良品半導体デバイス位置
１６ｂ 不良品半導体デバイス位置
１８Ａ，１８Ｂ 積層半導体ウエーハ
２０ 切削ブレード
【技術分野】
【０００１】
本発明は、複数の半導体デバイスが積層された積層デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造プロセスにおいては、半導体ウエーハの表面にストリートと呼ばれる分割予定ラインによって区画された各領域にＩＣやＬＳＩ等のデバイスが形成される。そして、分割予定ラインに沿って半導体ウエーハをチップに分割することで、個々の半導体デバイスが製造される。このようにして製造された半導体デバイスは各種電気機器に広く利用されている。
【０００３】
近年、電気機器の小型化・薄型化に伴い半導体デバイスパッケージも小型化・薄型化が要求され、実装の高密度化が要求されている。複数の半導体デバイスを一つのパッケージに集積する手法の一つに複数の半導体デバイスチップを縦方向に積層して実装する三次元実装がある。
【０００４】
従来の三次元実装では、ワイヤボンディングを用いて半導体デバイスチップ間、或いは半導体デバイスチップとインターポーザとを接続していた。ワイヤボンディングによる接続では、その配線長分インダクタンス等が大きくなるので高速での信号のやり取りには向かないという問題があるとともに、ワイヤが半導体デバイスチップ等に触れないようにチップを積層する必要があるため小型化が難しい等の問題がある。
【０００５】
近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。
【０００６】
ＴＳＶ技術の一つとして、複数の半導体ウエーハ同士を積層し、積層した半導体ウエーハを貫く貫通電極を形成してウエーハ同士を接続する方法がある（Ｗａｆｅｒ ｏｎ Ｗａｆｅｒ：ＷＯＷ）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２４９６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、殆どの半導体ウエーハには、良品半導体デバイスと幾つかの不良品半導体デバイスが混在しているため、複数の半導体ウエーハ同士を積層し、積層した半導体ウエーハ同士を貫く貫通電極を形成して半導体ウエーハ同士を接続するＷＯＷ技術では歩留まりが悪いという問題がある。数多くの半導体ウエーハを積層する場合には、上記問題が顕著になる。
【０００９】
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、歩留まりの悪化を抑制可能な積層デバイスの製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明によると、所定数ｎ（ｎは２以上の整数）の半導体デバイスが積層された積層デバイスを製造する積層デバイスの製造方法であって、それぞれ同位置に交差する複数の分割予定ラインを有し、該分割予定ラインで区画された各領域にそれぞれ半導体デバイスが形成された半導体ウエーハを該ｎより多いｍ枚（ｍは３以上の整数）準備する半導体ウエーハ準備ステップと、該半導体ウエーハ準備ステップで準備したｍ枚の半導体ウエーハにおいて、どの半導体デバイスが良品でどの半導体デバイスが不良品であるかのマップを半導体ウエーハ毎に作成するマップ作成ステップと、該マップ作成ステップを実施した後、該ｍ枚の半導体ウエーハから該所定数ｎの半導体ウエーハを選択して積層する組み合わせのうち、積層された半導体デバイス中に不良品半導体デバイスが含まれる数が最も少なくなる組み合わせを検出する組み合わせ検出ステップと、該組み合わせ検出ステップで検出した半導体ウエーハの組み合わせに従って、該所定数ｎの半導体ウエーハを積層して積層ウエーハを形成する積層ウエーハ形成ステップと、該積層ウエーハ形成ステップで形成した該積層ウエーハを該分割予定ラインに沿って分割して、該所定数ｎの半導体デバイスが積層された積層デバイスを形成する分割ステップと、を具備したことを特徴とする積層デバイスの製造方法が提供される。
【発明の効果】
【００１１】
本発明の積層デバイスの製造方法によると、準備した全半導体ウエーハ中積層デバイスの歩留まりが最も高くなる組み合わせを選択して積層ウエーハを形成するため、積層ウエーハを分割して得られる積層デバイスの歩留まりを向上することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体ウエーハ準備ステップを説明する図である。
【図２】マップ形成ステップを説明する図である。
【図３】図３（Ａ）は半導体ウエーハＡのマップと半導体ウエーハＢのマップの組み合わせを示す図、図３（Ｂ）は半導体ウエーハＣのマップと半導体ウエーハＤのマップの組み合わせを示す図である。
【図４】図４（Ａ）は半導体ウエーハＡのマップと半導体ウエーハＣのマップの組み合わせを示す図、図４（Ｂ）は半導体ウエーハＢのマップと半導体ウエーハＤのマップの組み合わせを示す図である。
【図５】図５（Ａ）は半導体ウエーハＡのマップと半導体ウエーハＤのマップの組み合わせを示す図、図５（Ｂ）は半導体ウエーハＢのマップと半導体ウエーハＣのマップの組み合わせを示す図である。
【図６】図６（Ａ）は半導体ウエーハＡと半導体ウエーハＣとが積層された積層ウエーハの斜視図、図６（Ｂ）は半導体ウエーハＢと半導体ウエーハＤとが積層された積層ウエーハの斜視図である。
【図７】積層ウエーハを分割する分割ステップを示す斜視図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面を参照して詳細に説明する。図１を参照すると、半導体ウエーハ準備ステップの説明図が示されている。ここでは、４枚の半導体ウエーハ２Ａ，２Ｂ，２Ｃ，２Ｄを準備するものとする。
【００１４】
各半導体ウエーハ２Ａ〜２Ｄはシリコンウエーハから形成されており、その表面には格子状に形成された複数の分割予定ライン（ストリート）４によって区画された各領域にＩＣ、ＬＳＩ等の半導体デバイス６ａ，６ｂが形成されている。
【００１５】
ここで、白抜きは良品半導体デバイス６ａ、シェーディングが施されたデバイスは不良品半導体デバイス６ｂであるとする。８はシリコンウエーハの結晶方位を示すマークとしてのノッチである。
【００１６】
半導体ウエーハ２Ａ〜２Ｄの全ての半導体デバイスは検査工程で電気的特性等が検査され、良品半導体デバイス６ａは検査工程で合格した半導体デバイスであり、不良品半導体デバイス６ｂは検査工程で不合格とされた半導体デバイスである。
【００１７】
本発明の積層デバイスの製造方法では、図１に示す半導体ウエーハ２Ａ〜２Ｄを準備した後、半導体ウエーハ２Ａ〜２Ｄにおいてどの半導体デバイスが良品でどの半導体デバイスが不良品であるかのマップを半導体ウエーハ毎に作成するマップ作成ステップを実施する。
【００１８】
このマップ作成ステップでは、図２に示すようなマップを作成し、これらのマップを例えばウエーハ積層装置のメモリに格納する。ここで１２Ａは図１に示した半導体ウエーハ２Ａに対応したマップであり、１６ａは良品半導体デバイスの位置を示し、１６ｂは不良品半導体デバイスの位置を示しており、それぞれ半導体ウエーハ２Ａの良品半導体デバイス６ａ、不良品半導体デバイス６ｂに対応する。
【００１９】
１２Ｂは半導体ウエーハ２Ｂのマップであり、良品半導体デバイス位置１６ａ、不良品半導体デバイス位置１６ｂはそれぞれ半導体ウエーハ２Ｂの良品半導体デバイス６ａ、不良品半導体デバイス６ｂに対応している。
【００２０】
１２Ｃは半導体ウエーハ２Ｃのマップであり、良品半導体デバイス位置１６ａ、不良品半導体デバイス位置１６ｂはそれぞれ半導体ウエーハ２Ｃの良品半導体デバイス６ａ、不良品半導体デバイス６ｂに対応している。
【００２１】
１２Ｄは半導体ウエーハ２Ｄのマップであり、良品半導体デバイス位置１６ａ、不良品半導体デバイス位置１６ｂはそれぞれ半導体ウエーハ２Ｄの良品半導体デバイス６ａ、不良品半導体デバイス６ｂに対応している。
【００２２】
このように本発明のマップ作成ステップでは、半導体ウエーハ準備ステップで準備した全ての半導体ウエーハについて、良品半導体デバイス位置及び不良品半導体デバイス位置を示すマップを作成し、これらのマップをウエーハ積層装置のメモリに格納する。
【００２３】
マップ作成ステップを実施後、複数枚積層された半導体デバイス中に不良品半導体デバイス６ｂが含まれる数が最も少なくなる半導体ウエーハの組み合わせを検出する組み合わせ検出ステップを実施する。
【００２４】
例えば、図１に示した４枚の半導体ウエーハ２Ａ〜２Ｄの中から２枚の半導体ウエーハを組み合わせて積層ウエーハを形成する場合には、図３乃至図５に示す３通りの組み合わせがある。
【００２５】
図３は第１の組み合わせ方法を示しており、図３（Ａ）は半導体ウエーハ２Ａのマップ１２Ａと半導体ウエーハ２Ｂのマップ１２Ｂを組み合わせる場合を示しており、図３（Ｂ）は半導体ウエーハ２Ｃのマップ１２Ｃと半導体ウエーハ２Ｄのマップ１２Ｄを組み合わせる場合を示している。
【００２６】
図４は第２の組み合わせ方法を示しており、図４（Ａ）は半導体ウエーハ２Ａのマップ１２Ａと半導体ウエーハ２Ｃのマップ１２Ｃを組み合わせる場合を示しており、図４（Ｂ）は半導体ウエーハ２Ｂのマップ１２Ｂと半導体ウエーハ２Ｄのマップ１２Ｄを組み合わせる場合を示している。
【００２７】
図５は第３の組み合わせ方法を示しており、図５（Ａ）は半導体ウエーハ２Ａのマップ１２Ａと半導体ウエーハ２Ｄのマップ１２Ｄを組み合わせる場合を示しており、図５（Ｂ）は半導体ウエーハ２Ｂのマップ１２Ｂと半導体ウエーハ２Ｃのマップ１２Ｃを組み合わせる場合を示している。
【００２８】
本発明の組み合わせ検出ステップでは、積層された半導体デバイス中に不良品半導体デバイス６ｂが含まれる数が最も少なくなる組み合わせを検出する。ここで、半導体ウエーハ２Ａ中の不良品半導体デバイス１６ｂの数をＡ、半導体ウエーハ２Ｂ中の不良品半導体デバイス１６ｂの数をＢ、半導体ウエーハ２Ｃ中の不良品半導体デバイス６ｂの数をＣ、半導体ウエーハ２Ｄ中の不良品半導体デバイス６ｂの数をＤとし、位置が重複する不良品半導体デバイスの数をｘとすると、図３〜図５に示した第１の組み合わせ乃至第３の組み合わせについて、それぞれ以下の関係が得られる。
【００２９】
図３に示した第１の組み合わせ方法では、図３（Ａ）はＡ＋Ｂ−ｘ＝５＋６−１＝１０であり、図３（Ｂ）はＣ＋Ｄ−ｘ＝１０＋３−３＝１０であり、合計で２０個の不良品積層デバイスが得られる。
【００３０】
図４に示した第２の組み合わせ方法では、図４（Ａ）はＡ＋Ｃ−ｘ＝５＋１０−４＝１１であり、図４（Ｂ）はＢ＋Ｄ−ｘ＝７＋３−２＝８であり、合計で１９個の不良品積層デバイスを含んでいる。
【００３１】
図５に示した第３の組み合わせ方法では、図５（Ａ）はＡ＋Ｄ−ｘ＝５＋３−３＝５であり、図５（Ｂ）はＢ＋Ｃ−ｘ＝７＋１０−６＝１１であり、合計で１６個の不良品積層デバイスを含んでいる。
【００３２】
よって、本発明の組み合わせ検出ステップでは、図５に示した第３の組み合わせ方法である半導体ウエーハ２Ａと半導体ウエーハ２Ｄとを組み合わせ、更に半導体ウエーハ２Ｂと半導体ウエーハ２Ｃとを組み合わせる組み合わせ方法が最も少ない不良品積層デバイスを製造できると検出される。
【００３３】
よって、本発明の積層デバイスの製造方法では、組み合わせ検出ステップで検出した半導体ウエーハの積層組み合わせに従って、図６（Ａ）に示すように、半導体ウエーハ２Ａと半導体ウエーハ２Ｄとを組み合わせて積層ウエーハ１８Ａを形成し、図６（Ｂ）に示すように、半導体ウエーハ２Ｂと半導体ウエーハ２Ｃとを組み合わせて積層ウエーハ１８Ｂを形成する。
【００３４】
次いで、図７に示すように、切削装置の図示しないチャックテーブルで積層ウエーハ１８Ａを吸引保持しながら、積層ウエーハ１８Ａの第１の方向に伸長する分割予定ライン４に沿って切削ブレード２０で積層ウエーハ１８Ａを切削して分割溝２２を形成する。
【００３５】
第１の方向に伸長する全ての分割予定ライン４に沿っての分割溝２２の形成終了後、図示しないチャックテーブルを９０度回転してから、第１の方向と直交する第２の方向に伸長する全ての分割予定ライン４に沿っても同様な分割溝２２を形成することにより、積層ウエーハ１８Ａを個々の積層デバイスに分割することができる。
【００３６】
図６（Ｂ）に示す積層ウエーハ１８Ｂでも同様であり、第１の方向及び第１の方向に直交する第２の方向に伸長する全ての分割予定ライン４に沿って分割溝２２を形成することにより、積層ウエーハ１８Ｂを個々の積層デバイスに分割することができる。
【００３７】
上述した実施形態では、４枚の半導体ウエーハ２Ａ〜２Ｄの中から２枚の半導体ウエーハを積層する例について説明したが、本発明の積層デバイスの製造方法はこれに限定されるものではなく、一般的にｎ枚（ｎは２以上の整数）の半導体ウエーハを積層する場合について、ｍ枚（ｍはｎより大きい整数）の半導体ウエーハの中から最適の組み合わせを得る場合について同様に適用することができる。
【符号の説明】
【００３８】
２Ａ，２Ｂ，２Ｃ，２Ｄ 半導体ウエーハ
４ 分割予定ライン（ストリート）
６ａ 良品半導体デバイス
６ｂ 不良品半導体デバイス
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ マップ
１６ａ 良品半導体デバイス位置
１６ｂ 不良品半導体デバイス位置
１８Ａ，１８Ｂ 積層半導体ウエーハ
２０ 切削ブレード
【特許請求の範囲】
【請求項１】
所定数ｎ（ｎは２以上の整数）の半導体デバイスが積層された積層デバイスを製造する積層デバイスの製造方法であって、
それぞれ同位置に交差する複数の分割予定ラインを有し、該分割予定ラインで区画された各領域にそれぞれ半導体デバイスが形成された半導体ウエーハを該ｎより多いｍ枚（ｍは３以上の整数）準備する半導体ウエーハ準備ステップと、
該半導体ウエーハ準備ステップで準備したｍ枚の半導体ウエーハにおいて、どの半導体デバイスが良品でどの半導体デバイスが不良品であるかのマップを半導体ウエーハ毎に作成するマップ作成ステップと、
該マップ作成ステップを実施した後、該ｍ枚の半導体ウエーハから該所定数ｎの半導体ウエーハを選択して積層する組み合わせのうち、積層された半導体デバイス中に不良品半導体デバイスが含まれる数が最も少なくなる組み合わせを検出する組み合わせ検出ステップと、
該組み合わせ検出ステップで検出した半導体ウエーハの組み合わせに従って、該所定数ｎの半導体ウエーハを積層して積層ウエーハを形成する積層ウエーハ形成ステップと、
該積層ウエーハ形成ステップで形成した該積層ウエーハを該分割予定ラインに沿って分割して、該所定数ｎの半導体デバイスが積層された積層デバイスを形成する分割ステップと、
を具備したことを特徴とする積層デバイスの製造方法。
【請求項１】
所定数ｎ（ｎは２以上の整数）の半導体デバイスが積層された積層デバイスを製造する積層デバイスの製造方法であって、
それぞれ同位置に交差する複数の分割予定ラインを有し、該分割予定ラインで区画された各領域にそれぞれ半導体デバイスが形成された半導体ウエーハを該ｎより多いｍ枚（ｍは３以上の整数）準備する半導体ウエーハ準備ステップと、
該半導体ウエーハ準備ステップで準備したｍ枚の半導体ウエーハにおいて、どの半導体デバイスが良品でどの半導体デバイスが不良品であるかのマップを半導体ウエーハ毎に作成するマップ作成ステップと、
該マップ作成ステップを実施した後、該ｍ枚の半導体ウエーハから該所定数ｎの半導体ウエーハを選択して積層する組み合わせのうち、積層された半導体デバイス中に不良品半導体デバイスが含まれる数が最も少なくなる組み合わせを検出する組み合わせ検出ステップと、
該組み合わせ検出ステップで検出した半導体ウエーハの組み合わせに従って、該所定数ｎの半導体ウエーハを積層して積層ウエーハを形成する積層ウエーハ形成ステップと、
該積層ウエーハ形成ステップで形成した該積層ウエーハを該分割予定ラインに沿って分割して、該所定数ｎの半導体デバイスが積層された積層デバイスを形成する分割ステップと、
を具備したことを特徴とする積層デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１３４３３４（Ｐ２０１２−１３４３３４Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８５４１６（Ｐ２０１０−２８５４１６）
【出願日】平成２２年１２月２２日（２０１０．１２．２２）
【出願人】（０００１３４０５１）株式会社ディスコ (2,397)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２２日（２０１０．１２．２２）
【出願人】（０００１３４０５１）株式会社ディスコ (2,397)
【Ｆターム（参考）】
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