積層型チップキャパシタ、積層型チップキャパシタアセンブリ及びその製造方法
【課題】積層型チップキャパシタ、積層型チップキャパシタアセンブリ及びその製造方法を提供する。
【解決手段】複数の誘電体層が積層されて形成されたキャパシタ本体と、前記キャパシタ本体内で前記誘電体層を介して互いに異なる極性の内部電極が互いに対向するように交互に配置された複数の第１及び第２の内部電極と、前記キャパシタ本体の表面のうち互いに反対の両側面にそれぞれ同一数で形成された、ｍ個（ｍ≧３）の第１及び第２の外部電極とを含む。
【解決手段】複数の誘電体層が積層されて形成されたキャパシタ本体と、前記キャパシタ本体内で前記誘電体層を介して互いに異なる極性の内部電極が互いに対向するように交互に配置された複数の第１及び第２の内部電極と、前記キャパシタ本体の表面のうち互いに反対の両側面にそれぞれ同一数で形成された、ｍ個（ｍ≧３）の第１及び第２の外部電極とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型チップキャパシタに関し、特に、ユーザが直接等価直列抵抗（ＥＳＲ）を調節することができるデカップリング用積層型チップキャパシタを備えた回路基板装置に関する。
【背景技術】
【０００２】
一般的に、積層型チップキャパシタ（ＭＬＣＣ）は、複数の誘電体層の間に異なる極性の内部電極が交互に積層された構造を有する。このようなＭＬＣＣは、小型化が可能であり、高容量が保障されて実装が容易であるという長所により、多様な電子装置の部品として広く使われる。
【０００３】
特に、コンピューターなどの中央処理装置（ＣＰＵ）のための電源供給装置は、低い電圧を提供する過程で、負荷電流の急激な変化による電圧ノイズが発生するという問題がある。よって、このような電圧ノイズを抑えるためのデカップリングキャパシタの用途として積層型チップキャパシタが電源供給装置に広く使われている。
【０００４】
デカップリング用積層型チップキャパシタは、動作周波数が増加するにつれてさらに安定して電源を供給するために、調節可能なＥＳＲ特性が求められる。
【０００５】
積層型チップキャパシタのＥＳＲ値が、求められるレベルを満たさない場合は、キャパシタのＥＳＬとマイクロプロセッサパッケージのプレーンキャパシタンス（ｐｌａｎｅ ｃａｐａｃｉｔａｎｃｅ）によって発生する並列共振周波数におけるインピーダンスピークが高くなり、キャパシタの直列共振周波数におけるインピーダンスは低くなりすぎるという問題がある。従って、ユーザが電力分配網の平坦な（ｆｌａｔ）インピーダンス特性を具現できるように、デカップリング用積層型キャパシタのＥＳＲ特性を容易に調節して提供することが好ましい。
【０００６】
ＥＳＲ調節において、外部電極及び内部電極に高い電気的な抵抗を有する材料を用いる方案が考慮される。しかし、高抵抗物質を外部電極に用いる場合に、ピンホールによる電流集中現象が引き起こされる局所的なヒートスポット（ｌｏｃａｌｉｚｅｄ ｈｅａｔ ｓｐｏｔ）が発生するという問題点がある。また、内部電極に高抵抗材料を用いる場合に、高容量化によるセラミック材料とのマッチングのために内部電極の材料も変更し続けなければならないという短所がある。
【０００７】
他のＥＳＲ改善方案として、特許文献１は、リンケージ電極（ｌｉｎｋａｇｅ ｅｌｅｃｔｒｏｄｅ）をキャパシタ本体の外部に適用することによって、内部電極をリンケージ電極を通じて直列に連結するという方案がある。
【０００８】
しかし、上述の方案は、全てキャパシタの製造者によって実行されるＥＳＲ調節方案であるという短所がある。即ち、ユーザの要求及び適用製品によって所望の特定の等価直列抵抗を有するように電極構造を改善して設計及び製造される。このような問題は、上述した材料変更方案も同様である。
【０００９】
従って、従来のＥＳＲ調節方案は、キャパシタの製造者の立場からは、ユーザの要求と適用製品の条件によって様々なＥＳＲ特性を満たす製品を個別的に製造しなければならないという困難があり、キャパシタのユーザの立場からは、必要なＥＳＲ条件によって個別的に製品を選択しなければならないという不都合があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国登録特許６，７６５，７８１号（譲受人：ＴＤＫ）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は上記の問題点を解決するためのものであって、その目的は、使用条件によって求められる等価直列抵抗（ＥＳＲ）特性をユーザが直接調節することができるという新しい構造を有する積層型チップキャパシタを提供することにある。
【００１２】
本発明は、ユーザが実装段階で電源ラインと連結される外部電極の数と位置を選択することによって、所望のＥＳＲ特性を具現することができる積層型キャパシタを備えた回路基板のようなＭＬＣＣ用アセンブリの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記の技術的課題を実現するために、本発明の一側面は、複数の誘電体層が積層されて形成されたキャパシタ本体と、上記キャパシタ本体内で上記誘電体層を介して互いに異なる極性の内部電極が互いに対向するように交互に配置された複数の第１及び第２の内部電極と、上記キャパシタ本体の表面のうち互いに反対の両側面にそれぞれ同一数で形成されたｍ個（ｍ≧３）の第１及び第２の外部電極と、を含む積層型チップキャパシタを提供する。
【００１４】
ここで、上記複数の第１及び第２の内部電極は、それぞれ、それと同一の極性を有しながら互いに反対の両側面に位置した２個の外部電極に連結され、該連結された外部電極の位置によって複数のグループに区分される。
【００１５】
上記各グループの内部電極に連結された２個の外部電極のうち少なくとも一つは、それと同一の極性を有する他のグループの内部電極に連結された外部電極と異なり、同一の極性に属する全ての内部電極が互いに電気的に連結されるように一グループの内部電極は、他の少なくとも一グループの内部電極に連結された外部電極に連結される。
【００１６】
上記第１及び第２の外部電極は、上記両側面のうち互いに対応する領域に互いに異なる極性の外部電極が位置し、同一の側面においては異なる極性の外部電極が隣接するように配列され、上記各グループの内部電極は、対向する両側面の間で最も隣接した２個の外部電極に連結されることを特徴とする積層型チップキャパシタである。
【００１７】
特定の例においては、上記第１及び第２の外部電極は、それぞれ４個以上であることができる。
【００１８】
好ましい実施形態において、上記第１の外部電極は、Ａ１乃至Ｄ１と表示される４個の外部電極であり、上記第２の外部電極は、Ａ２乃至Ｄ２と表示される４個の外部電極である。
【００１９】
ここで、上記第１及び第２の外部電極が上記キャパシタ本体の両側面でそれぞれ一方向にＡ１−Ｂ２−Ｃ１−Ｄ２及びＡ２−Ｂ１−Ｃ２−Ｄ１の順に配列される時、上記第１の内部電極は、Ａ１とＢ１の第１の外部電極に連結されたグループと、Ｂ１とＣ１の第１の外部電極に連結されたグループと、Ｃ１とＤ１の第１の外部電極に連結されたグループとに区分され、上記第２の内部電極は、Ａ２とＢ２の第２の外部電極に連結されたグループと、Ｂ２とＣ２の第２の外部電極に連結されたグループと、Ｃ２とＤ２の第２の外部電極に連結されたグループとに区分される。
【００２０】
本発明の他側面は、少なくとも一つの第１及び第２の電源ラインが設けられた印刷回路基板と、上記印刷回路基板上に実装され、第１項乃至第３項のいずれか１項による積層型チップキャパシタと、を含み、所望の等価直列抵抗（ＥＳＲ）値を得るために、上記積層型チップキャパシタの第１及び第２の外部電極のうち選択された第１及び第２の外部電極は、上記第１及び第２の電源ラインにそれぞれ連結されることを特徴とする積層型チップキャパシタアセンブリを提供する。
【００２１】
好ましくは、上記印刷回路基板は、上記積層型チップキャパシタの第１及び第２の外部電極にそれぞれ対応する位置に複数のマウンティングパッドを備え、上記積層型チップキャパシタの第１及び第２の外部電極は、それぞれ対応する位置にあるマウンティングパッドにボンディングされる。上記選択された上記第１及び第２の外部電極と連結されたマウンティングパッドには、上記第１または第２の電源ラインが連結される。
【００２２】
所望の等価直列抵抗（ＥＳＲ）値を得るために、上記マウンティングパッドのうち少なくとも一つは、上記第１または第２の電源ラインが連結されない。
【００２３】
また、本発明の他側面は、上述した積層型チップキャパシタを提供するステップと、所望の等価直列抵抗（ＥＳＲ）値を得るために上記積層型チップキャパシタの第１及び第２の外部電極のうち電源に連結される第１及び第２の外部電極を選択するステップと、上記選択された第１及び第２の外部電極のみが印刷回路基板に設けられた電源ラインに連結されるように、上記印刷回路基板に上記積層型チップキャパシタを実装するステップと、を含む積層型チップキャパシタアセンブリの製造方法を提供する。
【００２４】
好ましくは、上記印刷回路基板は、上記積層型チップキャパシタの第１及び第２の外部電極にそれぞれ対応する位置に複数のマウンティングパッドを備え、上記印刷回路基板に上記積層型チップキャパシタを実装するステップは、全ての第１及び第２の外部電極をそれぞれ対応するマウンティングパッドにボンディングすることによって、上記積層型チップキャパシタを上記印刷回路基板に実装し、上記選択された第１及び第２の外部電極に対応するマウンティングパッドのみに上記電源ラインを連結させるステップであることができる。
【００２５】
ＥＳＲを調節する側面において、上記電源に連結される第１及び第２の外部電極を選択するステップは、上記複数の第１及び第２の外部電極のうち少なくとも一つの外部電極を除いた第１及び第２の外部電極を選択するステップであることができる。
【発明の効果】
【００２６】
本発明によると、積層型キャパシタの実装時に外部の電源回路に連結される外部電極の選択によって、キャパシタのＥＳＲ特性を多様に変更することができる。このように、製造業者側は、多様なＥＳＲ特性を満たすことができる積層型キャパシタを単一チップで提供することができるだけでなく、ユーザは、外部電極と電源回路との選択的連結のみで所望のＥＳＲ特性を容易に決めることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の好ましい実施形態による積層型チップキャパシタの斜視図である。
【図２】図１に示した積層型チップキャパシタに好ましく採用可能な第１及び第２の内部電極を示す平面図である。
【図３ａ】図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。
【図３ｂ】図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。
【図３ｃ】図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。
【図３ｄ】図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。
【図４】本発明の一実施例において、図３ａ乃至図３ｄに例示した連結形態によって変更される等価直列抵抗（ＥＳＲ）成分を示すグラフである。
【図５】本発明の一実施例において、図３ａ乃至図３ｄに例示した連結形態によって変更される等価直列インダクタンス（ＥＳＬ）成分を示すグラフである。
【発明を実施するための形態】
【００２８】
一般的に、積層型キャパシタの等価直列抵抗（ＥＳＲ）は、１個の内部電極が有する抵抗（Ｒｅｌｅｃｔｒｏｄｅ）と、全体積層数（Ｎ）を利用して、下記のような式で表現することができる。
【００２９】
【数１】
【００３０】
上記式から分かるように、内部電極数が増加すると、当該積層型チップキャパシタのＥＳＲは減少する。従って、全体容量を維持しながらＥＳＲを調節するためには、容量に影響を及ぼす全体内部電極数を維持しながらＥＳＲに影響を及ぼす内部電極数を別途に調節する必要がある。
【００３１】
以下、添付された図面を参照し、本発明の実施形態を詳しく説明する。
【００３２】
図１は、本発明の好ましい実施形態による８端子積層型キャパシタ構造の一例を示す。
【００３３】
図１に示すように、本実施形態による積層型チップキャパシタ１００は、キャパシタ本体１２０と、そのキャパシタ本体１２０の表面にそれぞれ形成された第１及び第２の外部電極１３１〜１３８とを含む。
【００３４】
上記キャパシタ本体１２０は、複数の誘電体層が積層されることによって形成される。図２に示すように、上記キャパシタ本体１２０内には、複数の第１及び第２の内部電極１０１０、１０２０、１０３０、１０４０、１０５０、１０６０が誘電体層１０００によって互いに分離して配置されている。上記第１及び第２の内部電極１０１０〜１０２０は、一誘電体層１０００を介して互いに異なる極性の内部電極が互いに対向するように交互に配置されることによって、キャパシタンスを形成することができる。
【００３５】
本実施形態において、上記第１の外部電極１３１、１３３、１３５、１３７と上記第２の外部電極１３２、１３４、１３６、１３８とは、それぞれ４個ずつ提供される。上記キャパシタ本体１２０の一側面１２０ａと、これと反対側の他側面１２０ｂとに、それぞれ互いに異なる極性の外部電極が交互に配置することができる。
【００３６】
即ち、図１に示すように、上記第１及び第２の外部電極１３１〜１３８は、上記両側面１２０ａ、１２０ｂに対応する領域に互いに異なる極性の外部電極が位置し、同一の側面で異なる極性の外部電極が隣接するように配列することができる。
【００３７】
図１、２に示すように、本実施形態に採用される第１及び第２の内部電極１０１０〜１０６０は、互いに反対側に位置する両側面１２０ａ、１２０ｂに位置しながら、同一の極性に属する２個の外部電極に連結され、それぞれ直接連結された外部電極の位置によって複数のグループに区分することができる。
【００３８】
好ましくは、各グループの内部電極は、それと同一の極性を有しながら両側面の間で最も隣接するように位置した２個の外部電極に連結される。
【００３９】
本実施形態のように、内部電極と外部電極との連結は、内部電極から引き出されたリードで実現することができ、この場合に、各内部電極１０１０〜１０６０は、それぞれ２個のリード１０１０ａと１０１０ｂ、１０２０ａと１０２０ｂ、１０３０ａと１０３０ｂ、１０４０ａと１０４０ｂ、１０５０ａと１０５０ｂ、１０６０ａと１０６０ｂを有する。各内部電極が有する２個のリード（例えば、１０１０ａ、１０１０ｂ）のうち一つのリード（例えば、１０１０ａ）は一側面１２０ａに引き出され、残りの一つのリード（例えば、１０１０ｂ）はその側面１２０ａに対向する他側面１２０ｂに引き出される。
【００４０】
図２に示すように、それぞれの内部電極１０１０〜１０６０において、一側面に引き出されたリードは、他側面に引き出されたリードに対して、１つ隣の外部電極の位置だけオフセットされている。例えば、第１の内部電極１０１０において、一側面に引き出されたリード１０１０ａは、他側面に引き出されたリード１０１０ｂに対して、１つ左隣の外部電極の位置だけオフセットされる。
【００４１】
このようにオフセットされた配置を有する２個のリードが、積層方向に沿ってジグザグに配置されることによって、同一の極性の内部電極は、直接連結された外部電極の位置が他のグループであったとしても、全体キャパシタ１００ 内で互いに電気的に連結されることができる。
【００４２】
例えば、第１のグループである（＋）極性の内部電極１０１０は、リード１０１０ｂに連結された外部電極１３７を通じて第３のグループである（＋）極性の内部電極１０５０と電気的に連結され、第３のグループである（＋）極性の内部電極１０５０は、リード１０５０ａに連結された外部電極１３３を通じて第２のグループである（＋）極性の内部電極１０３０と電気的に連結される。これにより、全ての（＋）極性の内部電極、即ち、第１乃至第３のグループである内部電極１０１０、１０３０、１０５０は、上記積層型チップキャパシタ１００内で互いに電気的に連結される。
【００４３】
また、第１のグループである（−）極性の内部電極１０２０は、リード１０２０ａに連結された第２の外部電極１３２を通じて第２のグループである（−）極性の内部電極１０６０と電気的に連結されると共に、リード１０２０ｂに連結された外部電極１３６を通じて第３のグループである（−）極性の内部電極１０４０と電気的に連結される。これにより、全ての（−）極性の内部電極、即ち、第１乃至第３のグループである内部電極１０２０、１０４０、１０６０は、上記積層型チップキャパシタ１００内で互いに電気的に連結される。
【００４４】
他側面から本実施形態に採用された外部電極と内部電極とは、下記のように説明することができる。
【００４５】
図１に示すように、上記それぞれ４個の第１及び第２の外部電極１３１、１３３、１３５、１３７及び１３２、１３４、１３６、１３８は、Ａ１乃至Ｄ１と、Ａ２乃至Ｄ２と表示される。上記第１及び第２の外部電極１３１〜１３８が上記キャパシタ本体１２０の両側面１２０ａ、１２０ｂにおいて、それぞれ一方向（ｘ方向）に沿ってＡ１−Ｂ２−Ｃ１−Ｄ２及びＡ２−Ｂ１−Ｃ２−Ｄ１の順に配列される。
【００４６】
この場合、図２に示すように、上記第１の内部電極は、Ａ１とＢ１の第１の外部電極に連結されたグループの内部電極１０１０と、Ｂ１とＣ１の第１の外部電極に連結されたグループの内部電極１０３０と、Ｃ１とＤ１の第１の外部電極に連結されたグループの内部電極１０５０とに区分される。
【００４７】
また、上記第２の内部電極は、Ａ２とＢ２の第２の外部電極に連結されたグループの内部電極１０２０と、Ｂ２とＣ２の第２の外部電極に連結されたグループの内部電極１０４０と、Ｃ２とＤ２の第２の外部電極に連結されたグループの内部電極１０６０とに区分される。
【００４８】
このように、第１及び第２の内部電極１０１０〜１０６０は、図２のブロックで示すように、一つのセットとして順次に積層することができる。即ち、ブロックで示されたセットは、周期的に繰り返して積層される基本単位として理解してもよい。
【００４９】
６個の内部電極１０１０〜１０６０は、積層方向に沿って適切な順に配置されることによって（一点鎖線の矢印参照）、ＥＳＲが調節可能な積層型チップキャパシタを形成することができる。
【００５０】
本実施形態において、一グループの第１の内部電極１０１０から点線で示した順に６個の連続した内部電極１０１０、１０２０、１０３０、１０４０、１０５０、１０６０を一つのキャパシタとして積層する例が示されているが、基本単位（ブロック）の出発点は任意に決めることができる。
【００５１】
例えば、一グループの第２の内部電極１０２０から始まって６個の連続した内部電極１０２０、１０３０、１０４０、１０５０、１０６０、１０１０を一つのブロックとして設定することもできる。
【００５２】
如何なるグループの内部電極を出発点としてブロックを設定しても、一つのブロックが３個のグループの第１及び第２の内部電極が全て含まれた６個の内部電極１０１０〜１０６０として構成されれば、本発明の好ましい実施形態による層型チップキャパシタを提供することができる。
【００５３】
このような構成によると、外部電極のうち電源と連結される外部電極の選択によって所望のＥＳＲ特性を調節することができる。このようなＥＳＲ特性の調節は、本発明による積層型チップキャパシタを印刷回路基板に実装する時に、外部電極と電源との連結を調整することによって、ユーザが任意に選択することができる。
【００５４】
図３ａ乃至図３ｄは、それぞれ図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。ここで、積層型チップキャパシタＭＬＣＣアセンブリとは、電子部品に採用される印刷回路基板と、その基板上に実装された積層型チップキャパシタとが組合された部品である。
【００５５】
図３ａを参照すると、図１に示した積層型チップキャパシタ１００が搭載された印刷回路基板２１０を有するＭＬＣＣアセンブリ２００が示されている。
【００５６】
上記積層型チップキャパシタ１００の第１及び第２の外部電極１３１〜１３８は、対応する領域に８個のマウンティングパッド２３１〜２３８が設けられる。上記８個のマウンティングパッド２３１〜２３８には、上記第１及び第２の外部電極１３１〜１３８がそれぞれハンダ付けで連結される。
【００５７】
本実施形態において、電源ラインと外部電極との連結は、電源ラインとマウンティングパッドとが連結されるか否かによって決定される。即ち、積層型チップキャパシタ１００の全ての外部電極をマウンティングパッドとハンダ付けで連結し、各マウンティングパッド２３１〜２３８に第１及び第２の電源ライン２２５、２２４を選択的に連結することによって、各外部電極のうち少なくとも一部のみを実質的な外部端子として活用する方案を使用することができる。
【００５８】
このような連結方案によると、８個のマウンティングパッドとのハンダ付けによって、積層型チップキャパシタの安定した保持を図りつつ所望の外部電極のみを選択的に電源ラインに連結することができる。
【００５９】
図３ａに示すように、上記基板２１０の第１及び第２の電源ライン２２５、２２４が、８個のマウンティングパッド２３１〜２３８のそれぞれに連結される。従って、図４に示すように、上記第１及び第２の外部電極１３１〜１３８に連結された全てのグループの内部電極に当たる抵抗成分が並列に連結され、当該積層型チップキャパシタが具現可能な最も低いＥＳＲ値を表すことができる。また、図５に示すように、最も低いＥＳＬ値を有することができる。
【００６０】
これと異なって、図３ｂに示すように、上記基板２１０の第１及び第２の電源ライン２２５、２２４は、それぞれ８個の第１及び第２のマウンティングパッド２３１〜２３８のうち、それぞれ一側に２個ずつの第１及び第２マウンティングパッド２３１、２３７及び２３２、２３８のみに連結される。
【００６１】
この場合は、他の２個の第１及び第２の外部電極１３３、１３５及び１３４、１３６は電源ラインと直接連結されず、上記第１及び第２の外部電極１３１、１３７及び１３２、１３８が直接連結され、それに関連した第１及び第２の内部電極１０１０、１０５０及び１０２０、１０６０の抵抗成分のみが並列に連結される。
【００６２】
従って、図３ａに示したアセンブリよりも高いＥＳＲ値とＥＳＬを表す（図４及び図５参照）。勿論、全ての内部電極は、互いに電気的に連結されるため、全体の電気容量値は、図３ａに示した形態と同様に維持することができる。
【００６３】
一方、図３ｃに示すように、上記基板２１０の第１及び第２の電源ライン２２５、２２４は、それぞれ１個の第１のマウンティングパッド２３１及び、２個の第２のマウンティングパッド２３２、２３８のみに連結される。従って、１個の第１の外部電極１３１及び２個の第２の外部電極１３２、１３８が直接連結され、それに関連した第１及び第２の内部電極１０１０、１０５０及び１０２０、１０６０の抵抗成分のみが並列に連結される。
【００６４】
この場合に、全ての内部電極は互いに電気的に連結されるため、全体の電気容量値は、図３ａ及び図３ｂに示した形態と同様に維持することができる。従って、前述の実施形態によるアセンブリよりも高いＥＳＲ値とＥＳＬを表す（図４及び図５参照）。
【００６５】
図３ｄに示すように、上記基板２１０の第１及び第２の電源ライン２２５、２２４は、それぞれ８個の第１及び第２マウンティングパッド２３１〜２３８のうち、それぞれ一側に、１個ずつの第１及び第２のマウンティングパッド２３１及び２３８のみと連結される。
【００６６】
この場合は、他の３個の第１及び第２の外部電極１３３、１３５、１３７と １３２、１３４、１３６は電源ラインと直接連結されず、上記それぞれ１個の第１及び第２の外部電極１３１と１３８が直接連結され、それに関連した第１及び第２の内部電極１０１０と１０６０の抵抗成分のみが並列に連結される。
【００６７】
従って、本積層型チップキャパシタから得られる最も高いＥＳＲ値とＥＳＬを表すことができる（図４及び図５参照）。勿論、全ての内部電極は、互いに電気的に連結されるため、全体の電気容量値は、図３ａに示した形態と同様に維持することができる。
【００６８】
このように、本発明による積層型チップキャパシタは、電源と連結された外部電極を調整することによって、ユーザ所望のＥＳＲ特性を任意に選択することができる。
【００６９】
本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求範囲によって限定される。従って、請求範囲に記載の本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者には自明である。
【技術分野】
【０００１】
本発明は積層型チップキャパシタに関し、特に、ユーザが直接等価直列抵抗（ＥＳＲ）を調節することができるデカップリング用積層型チップキャパシタを備えた回路基板装置に関する。
【背景技術】
【０００２】
一般的に、積層型チップキャパシタ（ＭＬＣＣ）は、複数の誘電体層の間に異なる極性の内部電極が交互に積層された構造を有する。このようなＭＬＣＣは、小型化が可能であり、高容量が保障されて実装が容易であるという長所により、多様な電子装置の部品として広く使われる。
【０００３】
特に、コンピューターなどの中央処理装置（ＣＰＵ）のための電源供給装置は、低い電圧を提供する過程で、負荷電流の急激な変化による電圧ノイズが発生するという問題がある。よって、このような電圧ノイズを抑えるためのデカップリングキャパシタの用途として積層型チップキャパシタが電源供給装置に広く使われている。
【０００４】
デカップリング用積層型チップキャパシタは、動作周波数が増加するにつれてさらに安定して電源を供給するために、調節可能なＥＳＲ特性が求められる。
【０００５】
積層型チップキャパシタのＥＳＲ値が、求められるレベルを満たさない場合は、キャパシタのＥＳＬとマイクロプロセッサパッケージのプレーンキャパシタンス（ｐｌａｎｅ ｃａｐａｃｉｔａｎｃｅ）によって発生する並列共振周波数におけるインピーダンスピークが高くなり、キャパシタの直列共振周波数におけるインピーダンスは低くなりすぎるという問題がある。従って、ユーザが電力分配網の平坦な（ｆｌａｔ）インピーダンス特性を具現できるように、デカップリング用積層型キャパシタのＥＳＲ特性を容易に調節して提供することが好ましい。
【０００６】
ＥＳＲ調節において、外部電極及び内部電極に高い電気的な抵抗を有する材料を用いる方案が考慮される。しかし、高抵抗物質を外部電極に用いる場合に、ピンホールによる電流集中現象が引き起こされる局所的なヒートスポット（ｌｏｃａｌｉｚｅｄ ｈｅａｔ ｓｐｏｔ）が発生するという問題点がある。また、内部電極に高抵抗材料を用いる場合に、高容量化によるセラミック材料とのマッチングのために内部電極の材料も変更し続けなければならないという短所がある。
【０００７】
他のＥＳＲ改善方案として、特許文献１は、リンケージ電極（ｌｉｎｋａｇｅ ｅｌｅｃｔｒｏｄｅ）をキャパシタ本体の外部に適用することによって、内部電極をリンケージ電極を通じて直列に連結するという方案がある。
【０００８】
しかし、上述の方案は、全てキャパシタの製造者によって実行されるＥＳＲ調節方案であるという短所がある。即ち、ユーザの要求及び適用製品によって所望の特定の等価直列抵抗を有するように電極構造を改善して設計及び製造される。このような問題は、上述した材料変更方案も同様である。
【０００９】
従って、従来のＥＳＲ調節方案は、キャパシタの製造者の立場からは、ユーザの要求と適用製品の条件によって様々なＥＳＲ特性を満たす製品を個別的に製造しなければならないという困難があり、キャパシタのユーザの立場からは、必要なＥＳＲ条件によって個別的に製品を選択しなければならないという不都合があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国登録特許６，７６５，７８１号（譲受人：ＴＤＫ）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は上記の問題点を解決するためのものであって、その目的は、使用条件によって求められる等価直列抵抗（ＥＳＲ）特性をユーザが直接調節することができるという新しい構造を有する積層型チップキャパシタを提供することにある。
【００１２】
本発明は、ユーザが実装段階で電源ラインと連結される外部電極の数と位置を選択することによって、所望のＥＳＲ特性を具現することができる積層型キャパシタを備えた回路基板のようなＭＬＣＣ用アセンブリの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記の技術的課題を実現するために、本発明の一側面は、複数の誘電体層が積層されて形成されたキャパシタ本体と、上記キャパシタ本体内で上記誘電体層を介して互いに異なる極性の内部電極が互いに対向するように交互に配置された複数の第１及び第２の内部電極と、上記キャパシタ本体の表面のうち互いに反対の両側面にそれぞれ同一数で形成されたｍ個（ｍ≧３）の第１及び第２の外部電極と、を含む積層型チップキャパシタを提供する。
【００１４】
ここで、上記複数の第１及び第２の内部電極は、それぞれ、それと同一の極性を有しながら互いに反対の両側面に位置した２個の外部電極に連結され、該連結された外部電極の位置によって複数のグループに区分される。
【００１５】
上記各グループの内部電極に連結された２個の外部電極のうち少なくとも一つは、それと同一の極性を有する他のグループの内部電極に連結された外部電極と異なり、同一の極性に属する全ての内部電極が互いに電気的に連結されるように一グループの内部電極は、他の少なくとも一グループの内部電極に連結された外部電極に連結される。
【００１６】
上記第１及び第２の外部電極は、上記両側面のうち互いに対応する領域に互いに異なる極性の外部電極が位置し、同一の側面においては異なる極性の外部電極が隣接するように配列され、上記各グループの内部電極は、対向する両側面の間で最も隣接した２個の外部電極に連結されることを特徴とする積層型チップキャパシタである。
【００１７】
特定の例においては、上記第１及び第２の外部電極は、それぞれ４個以上であることができる。
【００１８】
好ましい実施形態において、上記第１の外部電極は、Ａ１乃至Ｄ１と表示される４個の外部電極であり、上記第２の外部電極は、Ａ２乃至Ｄ２と表示される４個の外部電極である。
【００１９】
ここで、上記第１及び第２の外部電極が上記キャパシタ本体の両側面でそれぞれ一方向にＡ１−Ｂ２−Ｃ１−Ｄ２及びＡ２−Ｂ１−Ｃ２−Ｄ１の順に配列される時、上記第１の内部電極は、Ａ１とＢ１の第１の外部電極に連結されたグループと、Ｂ１とＣ１の第１の外部電極に連結されたグループと、Ｃ１とＤ１の第１の外部電極に連結されたグループとに区分され、上記第２の内部電極は、Ａ２とＢ２の第２の外部電極に連結されたグループと、Ｂ２とＣ２の第２の外部電極に連結されたグループと、Ｃ２とＤ２の第２の外部電極に連結されたグループとに区分される。
【００２０】
本発明の他側面は、少なくとも一つの第１及び第２の電源ラインが設けられた印刷回路基板と、上記印刷回路基板上に実装され、第１項乃至第３項のいずれか１項による積層型チップキャパシタと、を含み、所望の等価直列抵抗（ＥＳＲ）値を得るために、上記積層型チップキャパシタの第１及び第２の外部電極のうち選択された第１及び第２の外部電極は、上記第１及び第２の電源ラインにそれぞれ連結されることを特徴とする積層型チップキャパシタアセンブリを提供する。
【００２１】
好ましくは、上記印刷回路基板は、上記積層型チップキャパシタの第１及び第２の外部電極にそれぞれ対応する位置に複数のマウンティングパッドを備え、上記積層型チップキャパシタの第１及び第２の外部電極は、それぞれ対応する位置にあるマウンティングパッドにボンディングされる。上記選択された上記第１及び第２の外部電極と連結されたマウンティングパッドには、上記第１または第２の電源ラインが連結される。
【００２２】
所望の等価直列抵抗（ＥＳＲ）値を得るために、上記マウンティングパッドのうち少なくとも一つは、上記第１または第２の電源ラインが連結されない。
【００２３】
また、本発明の他側面は、上述した積層型チップキャパシタを提供するステップと、所望の等価直列抵抗（ＥＳＲ）値を得るために上記積層型チップキャパシタの第１及び第２の外部電極のうち電源に連結される第１及び第２の外部電極を選択するステップと、上記選択された第１及び第２の外部電極のみが印刷回路基板に設けられた電源ラインに連結されるように、上記印刷回路基板に上記積層型チップキャパシタを実装するステップと、を含む積層型チップキャパシタアセンブリの製造方法を提供する。
【００２４】
好ましくは、上記印刷回路基板は、上記積層型チップキャパシタの第１及び第２の外部電極にそれぞれ対応する位置に複数のマウンティングパッドを備え、上記印刷回路基板に上記積層型チップキャパシタを実装するステップは、全ての第１及び第２の外部電極をそれぞれ対応するマウンティングパッドにボンディングすることによって、上記積層型チップキャパシタを上記印刷回路基板に実装し、上記選択された第１及び第２の外部電極に対応するマウンティングパッドのみに上記電源ラインを連結させるステップであることができる。
【００２５】
ＥＳＲを調節する側面において、上記電源に連結される第１及び第２の外部電極を選択するステップは、上記複数の第１及び第２の外部電極のうち少なくとも一つの外部電極を除いた第１及び第２の外部電極を選択するステップであることができる。
【発明の効果】
【００２６】
本発明によると、積層型キャパシタの実装時に外部の電源回路に連結される外部電極の選択によって、キャパシタのＥＳＲ特性を多様に変更することができる。このように、製造業者側は、多様なＥＳＲ特性を満たすことができる積層型キャパシタを単一チップで提供することができるだけでなく、ユーザは、外部電極と電源回路との選択的連結のみで所望のＥＳＲ特性を容易に決めることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の好ましい実施形態による積層型チップキャパシタの斜視図である。
【図２】図１に示した積層型チップキャパシタに好ましく採用可能な第１及び第２の内部電極を示す平面図である。
【図３ａ】図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。
【図３ｂ】図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。
【図３ｃ】図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。
【図３ｄ】図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。
【図４】本発明の一実施例において、図３ａ乃至図３ｄに例示した連結形態によって変更される等価直列抵抗（ＥＳＲ）成分を示すグラフである。
【図５】本発明の一実施例において、図３ａ乃至図３ｄに例示した連結形態によって変更される等価直列インダクタンス（ＥＳＬ）成分を示すグラフである。
【発明を実施するための形態】
【００２８】
一般的に、積層型キャパシタの等価直列抵抗（ＥＳＲ）は、１個の内部電極が有する抵抗（Ｒｅｌｅｃｔｒｏｄｅ）と、全体積層数（Ｎ）を利用して、下記のような式で表現することができる。
【００２９】
【数１】
【００３０】
上記式から分かるように、内部電極数が増加すると、当該積層型チップキャパシタのＥＳＲは減少する。従って、全体容量を維持しながらＥＳＲを調節するためには、容量に影響を及ぼす全体内部電極数を維持しながらＥＳＲに影響を及ぼす内部電極数を別途に調節する必要がある。
【００３１】
以下、添付された図面を参照し、本発明の実施形態を詳しく説明する。
【００３２】
図１は、本発明の好ましい実施形態による８端子積層型キャパシタ構造の一例を示す。
【００３３】
図１に示すように、本実施形態による積層型チップキャパシタ１００は、キャパシタ本体１２０と、そのキャパシタ本体１２０の表面にそれぞれ形成された第１及び第２の外部電極１３１〜１３８とを含む。
【００３４】
上記キャパシタ本体１２０は、複数の誘電体層が積層されることによって形成される。図２に示すように、上記キャパシタ本体１２０内には、複数の第１及び第２の内部電極１０１０、１０２０、１０３０、１０４０、１０５０、１０６０が誘電体層１０００によって互いに分離して配置されている。上記第１及び第２の内部電極１０１０〜１０２０は、一誘電体層１０００を介して互いに異なる極性の内部電極が互いに対向するように交互に配置されることによって、キャパシタンスを形成することができる。
【００３５】
本実施形態において、上記第１の外部電極１３１、１３３、１３５、１３７と上記第２の外部電極１３２、１３４、１３６、１３８とは、それぞれ４個ずつ提供される。上記キャパシタ本体１２０の一側面１２０ａと、これと反対側の他側面１２０ｂとに、それぞれ互いに異なる極性の外部電極が交互に配置することができる。
【００３６】
即ち、図１に示すように、上記第１及び第２の外部電極１３１〜１３８は、上記両側面１２０ａ、１２０ｂに対応する領域に互いに異なる極性の外部電極が位置し、同一の側面で異なる極性の外部電極が隣接するように配列することができる。
【００３７】
図１、２に示すように、本実施形態に採用される第１及び第２の内部電極１０１０〜１０６０は、互いに反対側に位置する両側面１２０ａ、１２０ｂに位置しながら、同一の極性に属する２個の外部電極に連結され、それぞれ直接連結された外部電極の位置によって複数のグループに区分することができる。
【００３８】
好ましくは、各グループの内部電極は、それと同一の極性を有しながら両側面の間で最も隣接するように位置した２個の外部電極に連結される。
【００３９】
本実施形態のように、内部電極と外部電極との連結は、内部電極から引き出されたリードで実現することができ、この場合に、各内部電極１０１０〜１０６０は、それぞれ２個のリード１０１０ａと１０１０ｂ、１０２０ａと１０２０ｂ、１０３０ａと１０３０ｂ、１０４０ａと１０４０ｂ、１０５０ａと１０５０ｂ、１０６０ａと１０６０ｂを有する。各内部電極が有する２個のリード（例えば、１０１０ａ、１０１０ｂ）のうち一つのリード（例えば、１０１０ａ）は一側面１２０ａに引き出され、残りの一つのリード（例えば、１０１０ｂ）はその側面１２０ａに対向する他側面１２０ｂに引き出される。
【００４０】
図２に示すように、それぞれの内部電極１０１０〜１０６０において、一側面に引き出されたリードは、他側面に引き出されたリードに対して、１つ隣の外部電極の位置だけオフセットされている。例えば、第１の内部電極１０１０において、一側面に引き出されたリード１０１０ａは、他側面に引き出されたリード１０１０ｂに対して、１つ左隣の外部電極の位置だけオフセットされる。
【００４１】
このようにオフセットされた配置を有する２個のリードが、積層方向に沿ってジグザグに配置されることによって、同一の極性の内部電極は、直接連結された外部電極の位置が他のグループであったとしても、全体キャパシタ１００ 内で互いに電気的に連結されることができる。
【００４２】
例えば、第１のグループである（＋）極性の内部電極１０１０は、リード１０１０ｂに連結された外部電極１３７を通じて第３のグループである（＋）極性の内部電極１０５０と電気的に連結され、第３のグループである（＋）極性の内部電極１０５０は、リード１０５０ａに連結された外部電極１３３を通じて第２のグループである（＋）極性の内部電極１０３０と電気的に連結される。これにより、全ての（＋）極性の内部電極、即ち、第１乃至第３のグループである内部電極１０１０、１０３０、１０５０は、上記積層型チップキャパシタ１００内で互いに電気的に連結される。
【００４３】
また、第１のグループである（−）極性の内部電極１０２０は、リード１０２０ａに連結された第２の外部電極１３２を通じて第２のグループである（−）極性の内部電極１０６０と電気的に連結されると共に、リード１０２０ｂに連結された外部電極１３６を通じて第３のグループである（−）極性の内部電極１０４０と電気的に連結される。これにより、全ての（−）極性の内部電極、即ち、第１乃至第３のグループである内部電極１０２０、１０４０、１０６０は、上記積層型チップキャパシタ１００内で互いに電気的に連結される。
【００４４】
他側面から本実施形態に採用された外部電極と内部電極とは、下記のように説明することができる。
【００４５】
図１に示すように、上記それぞれ４個の第１及び第２の外部電極１３１、１３３、１３５、１３７及び１３２、１３４、１３６、１３８は、Ａ１乃至Ｄ１と、Ａ２乃至Ｄ２と表示される。上記第１及び第２の外部電極１３１〜１３８が上記キャパシタ本体１２０の両側面１２０ａ、１２０ｂにおいて、それぞれ一方向（ｘ方向）に沿ってＡ１−Ｂ２−Ｃ１−Ｄ２及びＡ２−Ｂ１−Ｃ２−Ｄ１の順に配列される。
【００４６】
この場合、図２に示すように、上記第１の内部電極は、Ａ１とＢ１の第１の外部電極に連結されたグループの内部電極１０１０と、Ｂ１とＣ１の第１の外部電極に連結されたグループの内部電極１０３０と、Ｃ１とＤ１の第１の外部電極に連結されたグループの内部電極１０５０とに区分される。
【００４７】
また、上記第２の内部電極は、Ａ２とＢ２の第２の外部電極に連結されたグループの内部電極１０２０と、Ｂ２とＣ２の第２の外部電極に連結されたグループの内部電極１０４０と、Ｃ２とＤ２の第２の外部電極に連結されたグループの内部電極１０６０とに区分される。
【００４８】
このように、第１及び第２の内部電極１０１０〜１０６０は、図２のブロックで示すように、一つのセットとして順次に積層することができる。即ち、ブロックで示されたセットは、周期的に繰り返して積層される基本単位として理解してもよい。
【００４９】
６個の内部電極１０１０〜１０６０は、積層方向に沿って適切な順に配置されることによって（一点鎖線の矢印参照）、ＥＳＲが調節可能な積層型チップキャパシタを形成することができる。
【００５０】
本実施形態において、一グループの第１の内部電極１０１０から点線で示した順に６個の連続した内部電極１０１０、１０２０、１０３０、１０４０、１０５０、１０６０を一つのキャパシタとして積層する例が示されているが、基本単位（ブロック）の出発点は任意に決めることができる。
【００５１】
例えば、一グループの第２の内部電極１０２０から始まって６個の連続した内部電極１０２０、１０３０、１０４０、１０５０、１０６０、１０１０を一つのブロックとして設定することもできる。
【００５２】
如何なるグループの内部電極を出発点としてブロックを設定しても、一つのブロックが３個のグループの第１及び第２の内部電極が全て含まれた６個の内部電極１０１０〜１０６０として構成されれば、本発明の好ましい実施形態による層型チップキャパシタを提供することができる。
【００５３】
このような構成によると、外部電極のうち電源と連結される外部電極の選択によって所望のＥＳＲ特性を調節することができる。このようなＥＳＲ特性の調節は、本発明による積層型チップキャパシタを印刷回路基板に実装する時に、外部電極と電源との連結を調整することによって、ユーザが任意に選択することができる。
【００５４】
図３ａ乃至図３ｄは、それぞれ図１に示した積層型チップキャパシタが印刷回路基板に実装されたＭＬＣＣアセンブリを示す斜視図である。ここで、積層型チップキャパシタＭＬＣＣアセンブリとは、電子部品に採用される印刷回路基板と、その基板上に実装された積層型チップキャパシタとが組合された部品である。
【００５５】
図３ａを参照すると、図１に示した積層型チップキャパシタ１００が搭載された印刷回路基板２１０を有するＭＬＣＣアセンブリ２００が示されている。
【００５６】
上記積層型チップキャパシタ１００の第１及び第２の外部電極１３１〜１３８は、対応する領域に８個のマウンティングパッド２３１〜２３８が設けられる。上記８個のマウンティングパッド２３１〜２３８には、上記第１及び第２の外部電極１３１〜１３８がそれぞれハンダ付けで連結される。
【００５７】
本実施形態において、電源ラインと外部電極との連結は、電源ラインとマウンティングパッドとが連結されるか否かによって決定される。即ち、積層型チップキャパシタ１００の全ての外部電極をマウンティングパッドとハンダ付けで連結し、各マウンティングパッド２３１〜２３８に第１及び第２の電源ライン２２５、２２４を選択的に連結することによって、各外部電極のうち少なくとも一部のみを実質的な外部端子として活用する方案を使用することができる。
【００５８】
このような連結方案によると、８個のマウンティングパッドとのハンダ付けによって、積層型チップキャパシタの安定した保持を図りつつ所望の外部電極のみを選択的に電源ラインに連結することができる。
【００５９】
図３ａに示すように、上記基板２１０の第１及び第２の電源ライン２２５、２２４が、８個のマウンティングパッド２３１〜２３８のそれぞれに連結される。従って、図４に示すように、上記第１及び第２の外部電極１３１〜１３８に連結された全てのグループの内部電極に当たる抵抗成分が並列に連結され、当該積層型チップキャパシタが具現可能な最も低いＥＳＲ値を表すことができる。また、図５に示すように、最も低いＥＳＬ値を有することができる。
【００６０】
これと異なって、図３ｂに示すように、上記基板２１０の第１及び第２の電源ライン２２５、２２４は、それぞれ８個の第１及び第２のマウンティングパッド２３１〜２３８のうち、それぞれ一側に２個ずつの第１及び第２マウンティングパッド２３１、２３７及び２３２、２３８のみに連結される。
【００６１】
この場合は、他の２個の第１及び第２の外部電極１３３、１３５及び１３４、１３６は電源ラインと直接連結されず、上記第１及び第２の外部電極１３１、１３７及び１３２、１３８が直接連結され、それに関連した第１及び第２の内部電極１０１０、１０５０及び１０２０、１０６０の抵抗成分のみが並列に連結される。
【００６２】
従って、図３ａに示したアセンブリよりも高いＥＳＲ値とＥＳＬを表す（図４及び図５参照）。勿論、全ての内部電極は、互いに電気的に連結されるため、全体の電気容量値は、図３ａに示した形態と同様に維持することができる。
【００６３】
一方、図３ｃに示すように、上記基板２１０の第１及び第２の電源ライン２２５、２２４は、それぞれ１個の第１のマウンティングパッド２３１及び、２個の第２のマウンティングパッド２３２、２３８のみに連結される。従って、１個の第１の外部電極１３１及び２個の第２の外部電極１３２、１３８が直接連結され、それに関連した第１及び第２の内部電極１０１０、１０５０及び１０２０、１０６０の抵抗成分のみが並列に連結される。
【００６４】
この場合に、全ての内部電極は互いに電気的に連結されるため、全体の電気容量値は、図３ａ及び図３ｂに示した形態と同様に維持することができる。従って、前述の実施形態によるアセンブリよりも高いＥＳＲ値とＥＳＬを表す（図４及び図５参照）。
【００６５】
図３ｄに示すように、上記基板２１０の第１及び第２の電源ライン２２５、２２４は、それぞれ８個の第１及び第２マウンティングパッド２３１〜２３８のうち、それぞれ一側に、１個ずつの第１及び第２のマウンティングパッド２３１及び２３８のみと連結される。
【００６６】
この場合は、他の３個の第１及び第２の外部電極１３３、１３５、１３７と １３２、１３４、１３６は電源ラインと直接連結されず、上記それぞれ１個の第１及び第２の外部電極１３１と１３８が直接連結され、それに関連した第１及び第２の内部電極１０１０と１０６０の抵抗成分のみが並列に連結される。
【００６７】
従って、本積層型チップキャパシタから得られる最も高いＥＳＲ値とＥＳＬを表すことができる（図４及び図５参照）。勿論、全ての内部電極は、互いに電気的に連結されるため、全体の電気容量値は、図３ａに示した形態と同様に維持することができる。
【００６８】
このように、本発明による積層型チップキャパシタは、電源と連結された外部電極を調整することによって、ユーザ所望のＥＳＲ特性を任意に選択することができる。
【００６９】
本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求範囲によって限定される。従って、請求範囲に記載の本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者には自明である。
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されて形成されたキャパシタ本体と、
前記キャパシタ本体内で前記誘電体層を介して互いに異なる極性の内部電極が互いに対向するように交互に配置された複数の第１及び第２の内部電極と、
前記キャパシタ本体の表面のうち互いに反対の両側面にそれぞれ同一数で形成されたｍ個（ｍ≧３）の第１及び第２の外部電極と、を含み、
前記複数の第１及び第２の内部電極は、それぞれ同一の極性を有しながら互いに反対の両側面に位置した２個の外部電極に連結され、該連結された外部電極の位置によって複数のグループに区分され、
前記各グループの内部電極に連結された２個の外部電極のうち少なくとも一つは、それと同一の極性を有する他のグループの内部電極に連結された外部電極と異なり、同一の極性に属する全ての内部電極が互いに電気的に連結されるように一グループの内部電極は、他の少なくとも一グループの内部電極に連結された外部電極に連結され、
前記第１及び第２の外部電極は、前記両側面のうち互いに対応する領域に互いに異なる極性の外部電極が位置し、同一の側面においては異なる極性の外部電極が隣接するように配列され、
前記各グループの内部電極は、対向する両側面の間で最も隣接した２個の外部電極に連結されることを特徴とする積層型チップキャパシタ。
【請求項２】
前記第１及び第２の外部電極は、それぞれ４個以上であることを特徴とする請求項１に記載の積層型チップキャパシタ。
【請求項３】
前記第１の外部電極は、Ａ１乃至Ｄ１と表示される４個の外部電極であり、前記第２の外部電極は、Ａ２乃至Ｄ２と表示される４個の外部電極であって、
前記第１及び第２の外部電極が前記キャパシタ本体の両側面でそれぞれ一方向にＡ１−Ｂ２−Ｃ１−Ｄ２及びＡ２−Ｂ１−Ｃ２−Ｄ１の順に配列される時、
前記第１の内部電極は、Ａ１とＢ１の第１の外部電極に連結されたグループと、Ｂ１とＣ１の第１の外部電極に連結されたグループと、Ｃ１とＤ１の第１の外部電極に連結されたグループとに区分され、前記第２の内部電極は、Ａ２とＢ２の第２の外部電極に連結されたグループと、Ｂ２とＣ２の第２の外部電極に連結されたグループと、Ｃ２とＤ２の第２の外部電極に連結されたグループとに区分されることを特徴とする請求項２に記載の積層型チップキャパシタ。
【請求項４】
少なくとも一つの第１及び第２の電源ラインが設けられた印刷回路基板と、
前記印刷回路基板上に実装され、請求項１乃至３のいずれか１項による積層型チップキャパシタと、を含み、
所望の等価直列抵抗（ＥＳＲ）値を得るために、前記積層型チップキャパシタの第１及び第２の外部電極のうち選択された第１及び第２の外部電極は、前記第１及び第２の電源ラインにそれぞれ連結されることを特徴とする積層型チップキャパシタアセンブリの製造方法。
【請求項５】
前記印刷回路基板は、前記積層型チップキャパシタの第１及び第２の外部電極にそれぞれ対応する位置に複数のマウンティングパッドを備え、
前記積層型チップキャパシタの第１及び第２の外部電極は、それぞれ対応する位置にあるマウンティングパッドにボンディングされ、
前記選択された前記第１及び第２の外部電極と連結されたマウンティングパッドには、前記第１または第２の電源ラインが連結されたことを特徴とする請求項４に記載の積層型チップキャパシタアセンブリの製造方法。
【請求項６】
前記マウンティングパッドのうち少なくとも一つは、前記第１または第２の電源ラインが連結されないことを特徴とする請求項４または５に記載の積層型チップキャパシタアセンブリ。
【請求項７】
請求項１乃至３のいずれか１項に記載の積層型チップキャパシタを提供するステップと、
所望の等価直列抵抗（ＥＳＲ）値を得るために前記積層型チップキャパシタの第１及び第２の外部電極のうち電源に連結される第１及び第２の外部電極を選択するステップと、
前記選択された第１及び第２の外部電極のみが印刷回路基板に設けられた電源ラインに連結されるように、前記印刷回路基板に前記積層型チップキャパシタを実装するステップと、を含む積層型チップキャパシタアセンブリの製造方法。
【請求項８】
前記印刷回路基板は、前記積層型チップキャパシタの第１及び第２の外部電極にそれぞれ対応する位置に複数のマウンティングパッドを備え、
前記印刷回路基板に前記積層型チップキャパシタを実装するステップは、
全ての第１及び第２の外部電極をそれぞれ対応するマウンティングパッドにボンディングすることによって、前記積層型チップキャパシタを前記印刷回路基板に実装し、前記選択された第１及び第２の外部電極に対応するマウンティングパッドのみに前記電源ラインを連結させるステップであることを特徴とする請求項７に記載の積層型チップキャパシタアセンブリの製造方法。
【請求項９】
前記電源に連結される第１及び第２の外部電極を選択するステップは、
前記複数の第１及び第２の外部電極のうち少なくとも一つの外部電極を除外した第１及び第２の外部電極を選択するステップであることを特徴とする請求項７または８に記載の積層型チップキャパシタアセンブリの製造方法。
【請求項１】
複数の誘電体層が積層されて形成されたキャパシタ本体と、
前記キャパシタ本体内で前記誘電体層を介して互いに異なる極性の内部電極が互いに対向するように交互に配置された複数の第１及び第２の内部電極と、
前記キャパシタ本体の表面のうち互いに反対の両側面にそれぞれ同一数で形成されたｍ個（ｍ≧３）の第１及び第２の外部電極と、を含み、
前記複数の第１及び第２の内部電極は、それぞれ同一の極性を有しながら互いに反対の両側面に位置した２個の外部電極に連結され、該連結された外部電極の位置によって複数のグループに区分され、
前記各グループの内部電極に連結された２個の外部電極のうち少なくとも一つは、それと同一の極性を有する他のグループの内部電極に連結された外部電極と異なり、同一の極性に属する全ての内部電極が互いに電気的に連結されるように一グループの内部電極は、他の少なくとも一グループの内部電極に連結された外部電極に連結され、
前記第１及び第２の外部電極は、前記両側面のうち互いに対応する領域に互いに異なる極性の外部電極が位置し、同一の側面においては異なる極性の外部電極が隣接するように配列され、
前記各グループの内部電極は、対向する両側面の間で最も隣接した２個の外部電極に連結されることを特徴とする積層型チップキャパシタ。
【請求項２】
前記第１及び第２の外部電極は、それぞれ４個以上であることを特徴とする請求項１に記載の積層型チップキャパシタ。
【請求項３】
前記第１の外部電極は、Ａ１乃至Ｄ１と表示される４個の外部電極であり、前記第２の外部電極は、Ａ２乃至Ｄ２と表示される４個の外部電極であって、
前記第１及び第２の外部電極が前記キャパシタ本体の両側面でそれぞれ一方向にＡ１−Ｂ２−Ｃ１−Ｄ２及びＡ２−Ｂ１−Ｃ２−Ｄ１の順に配列される時、
前記第１の内部電極は、Ａ１とＢ１の第１の外部電極に連結されたグループと、Ｂ１とＣ１の第１の外部電極に連結されたグループと、Ｃ１とＤ１の第１の外部電極に連結されたグループとに区分され、前記第２の内部電極は、Ａ２とＢ２の第２の外部電極に連結されたグループと、Ｂ２とＣ２の第２の外部電極に連結されたグループと、Ｃ２とＤ２の第２の外部電極に連結されたグループとに区分されることを特徴とする請求項２に記載の積層型チップキャパシタ。
【請求項４】
少なくとも一つの第１及び第２の電源ラインが設けられた印刷回路基板と、
前記印刷回路基板上に実装され、請求項１乃至３のいずれか１項による積層型チップキャパシタと、を含み、
所望の等価直列抵抗（ＥＳＲ）値を得るために、前記積層型チップキャパシタの第１及び第２の外部電極のうち選択された第１及び第２の外部電極は、前記第１及び第２の電源ラインにそれぞれ連結されることを特徴とする積層型チップキャパシタアセンブリの製造方法。
【請求項５】
前記印刷回路基板は、前記積層型チップキャパシタの第１及び第２の外部電極にそれぞれ対応する位置に複数のマウンティングパッドを備え、
前記積層型チップキャパシタの第１及び第２の外部電極は、それぞれ対応する位置にあるマウンティングパッドにボンディングされ、
前記選択された前記第１及び第２の外部電極と連結されたマウンティングパッドには、前記第１または第２の電源ラインが連結されたことを特徴とする請求項４に記載の積層型チップキャパシタアセンブリの製造方法。
【請求項６】
前記マウンティングパッドのうち少なくとも一つは、前記第１または第２の電源ラインが連結されないことを特徴とする請求項４または５に記載の積層型チップキャパシタアセンブリ。
【請求項７】
請求項１乃至３のいずれか１項に記載の積層型チップキャパシタを提供するステップと、
所望の等価直列抵抗（ＥＳＲ）値を得るために前記積層型チップキャパシタの第１及び第２の外部電極のうち電源に連結される第１及び第２の外部電極を選択するステップと、
前記選択された第１及び第２の外部電極のみが印刷回路基板に設けられた電源ラインに連結されるように、前記印刷回路基板に前記積層型チップキャパシタを実装するステップと、を含む積層型チップキャパシタアセンブリの製造方法。
【請求項８】
前記印刷回路基板は、前記積層型チップキャパシタの第１及び第２の外部電極にそれぞれ対応する位置に複数のマウンティングパッドを備え、
前記印刷回路基板に前記積層型チップキャパシタを実装するステップは、
全ての第１及び第２の外部電極をそれぞれ対応するマウンティングパッドにボンディングすることによって、前記積層型チップキャパシタを前記印刷回路基板に実装し、前記選択された第１及び第２の外部電極に対応するマウンティングパッドのみに前記電源ラインを連結させるステップであることを特徴とする請求項７に記載の積層型チップキャパシタアセンブリの製造方法。
【請求項９】
前記電源に連結される第１及び第２の外部電極を選択するステップは、
前記複数の第１及び第２の外部電極のうち少なくとも一つの外部電極を除外した第１及び第２の外部電極を選択するステップであることを特徴とする請求項７または８に記載の積層型チップキャパシタアセンブリの製造方法。
【図１】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【図５】
【図２】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【図５】
【公開番号】特開２０１０−２１９４９６（Ｐ２０１０−２１９４９６Ａ）
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願番号】特願２００９−２９８０４０（Ｐ２００９−２９８０４０）
【出願日】平成２１年１２月２８日（２００９．１２．２８）
【出願人】（５９１００３７７０）三星電機株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願日】平成２１年１２月２８日（２００９．１２．２８）
【出願人】（５９１００３７７０）三星電機株式会社 (982)
【Ｆターム（参考）】
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