自己走査型発光素子アレイ
【課題】転送速度を改善しながら正常な転送を実現できる自己走査型発光素子アレイを提供する。
【解決手段】シフト部／発光部の島とゲート負荷抵抗の島とを分離せずに一体化する。ゲート負荷抵抗用の電極が無くなるので、ゲート負荷抵抗の電極２３とｐ型ゲート層１３との間に存在した接触抵抗が無くなる。その結果、ゲート抵抗が小さくなり、転送速度が増大する。
【解決手段】シフト部／発光部の島とゲート負荷抵抗の島とを分離せずに一体化する。ゲート負荷抵抗用の電極が無くなるので、ゲート負荷抵抗の電極２３とｐ型ゲート層１３との間に存在した接触抵抗が無くなる。その結果、ゲート抵抗が小さくなり、転送速度が増大する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己走査型発光素子アレイ、特に転送速度を向上させた自己走査型発光素子アレイに関するものである。本発明は、さらには、このような自己走査型発光素子アレイを用いた光書込みヘッド、光書込みヘッドを用いた光プリンタ，ファクシミリ，複写機に関する。
【背景技術】
【０００２】
ｐｎｐｎ構造の発光サイリスタを用いた自己走査型発光素子アレイは、光プリンタなどの光書込みヘッドに用いられる。
【０００３】
図１に、ダイオード結合方式の自己走査型発光素子アレイの回路図を示す。この自己走査型発光素子アレイは、シフト部１００と発光部２００とから構成される。
【０００４】
シフト部１００は、発光サイリスタＳ１，Ｓ２，Ｓ３・・・と、これらサイリスタのゲート間を結合する結合ダイオードＤ１，Ｄ２，Ｄ３・・・と、ゲート負荷抵抗Ｒｇとから構成されている。
【０００５】
なお、結合ダイオードは、後述するように、発光サイリスタのゲート／カソード間を用いるので、図１ではサイリスタとして描いてある。
【０００６】
電源端子ＶＧＡは、ＶＧＡライン２を経て、各ゲート負荷抵抗Ｒｇに接続される。
【０００７】
クロックパルス端子φ１は、電流制限用抵抗Ｒ１およびφ１ライン４を経て、奇数番目のシフト部サイリスタＳ１，Ｓ３，・・・のカソードに接続される。
【０００８】
クロックパルス端子φ２は、電流制限用抵抗Ｒ２およびφ２ライン６を経て、偶数番目のシフト部サイリスタＳ２，Ｓ４，・・・のカソードに接続される。
【０００９】
第１番目のサイリスタＳ１のゲートは、ダイオードＤＳを経てφ２ライン６に接続されている。
【００１０】
一方、発光部２００は、発光サイリスタＬ１，Ｌ２，Ｌ３，・・・で構成され、各サイリスタのゲートは、対応するシフト部サイリスタのゲートに接続され、カソードはφＩライン８に接続されている。
【００１１】
図１において、黒丸（●）は、電極を示している。また、Ｒｐは、後述する接触抵抗（寄生抵抗）を示している。
【００１２】
図１の自己走査型発光素子アレイチップを、この明細書では、ＳＬＥＤ（Ｓｅｌｆ−ｓｃａｎｉｎｇ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）と略称することがある。
【００１３】
図２は、図１に示した自己走査型発光素子アレイのチップの平面図である。図１と同じ構成要素には、同一の参照番号および参照記号を付して示してある。
【００１４】
図３（Ａ），（Ｂ），（Ｃ）は、図１の回路と図２の構造との対応関係を示す図である。理解を助けるためにｐｎｐｎ構造の断面を、図３（Ａ）に示してある。この断面図は、図３（Ｂ）に示す平面図のＡ−Ａ’線における断面を示している。図３（Ｃ）は、等価回路を示す。
【００１５】
本実施例のＳＬＥＤは、ｐ型基板１０を用いたアノードコモン型とした。ｐ型基板１０上には、ｐ型エピタキシャル層（アノード層）１１，ｎ型エピタキシャル層（ｎ型ゲート層）１２，ｐ型エピタキシャル層（ｐ型ゲート層）１３，ｎ型エピタキシャル層（カソード層）１４が積層され、メサエッチングされて、シフト部／発光部の島２４と、ゲート負荷抵抗の島２５とに分離されている。
【００１６】
図３において、１４は発光部サイリスタのカソード層を、１６はシフト部サイリスタのカソード層を、１８は結合ダイオードを構成するサイリスタのカソード層を、それぞれ示している。
【００１７】
１５は発光部サイリスタのカソード電極を、１７はシフト部サイリスタのカソード電極を、１９は結合ダイオードのカソード電極をそれぞれ示している。
【００１８】
また、２０はゲート電極を、２１はゲート負荷抵抗を示す。このゲート負荷抵抗は、ｐ型ゲート層１３、すなわち半導体部分により構成される。２２，２３は、ゲート負荷抵抗の電極を示している。３１は、裏面電極を示している。
【００１９】
ゲート電極２０とｐ型ゲート層１３との間、およびゲート負荷抵抗の電極２２，２３とｐ型ゲート層１３との間には、接触抵抗（寄生抵抗）Ｒｐが存在する。なお、カソード電極とカソード層との間にも、接触抵抗が存在するが、図１では図示を省略してある。
【００２０】
ダイオード結合方式のＳＬＥＤの転送速度は、シフト部サイリスタのゲートのオフ時間で制限される。ゲートオフ時間は、ゲート寄生容量とゲート抵抗値との積で決まる時定数に比例する。
【００２１】
なお、ゲート抵抗値は、サイリスタのゲート電極とＶＧＡライン２との間に存在する抵抗であり、図１において、シフト部サイリスタＳ２のゲート電極Ｇ２をＸとすると、ゲート電極ＸとＶＧＡラインとの間の経路Ｙの抵抗値である。したがって、ゲート抵抗値には、ゲート負荷抵抗Ｒｇの抵抗値と、３個の接触抵抗ＲＰの抵抗値とが含まれる。
【００２２】
接触抵抗は、オーミック接触をとるためのアニール条件と接触面積で決まっており、小さくすることは難しいのでゲート負荷抵抗Ｒｇの抵抗値を小さくすることで、転送速度を改善できる。しかし、Ｒｇを小さくすることには、限界がある。例えば、図１において、φ２ライン６およびＶＧＡライン２がＬレベル（−５Ｖ）であり、φ１ライン４およびφＩライン８がＨレベル（０Ｖ）であり、サイリスタＳ２がオンしているとする。このとき、サイリスタＳ２のゲート電極Ｇ２は、ほぼ基板電位（約０Ｖ）となり、サイリスタＳ３のゲート電極Ｇ３は、結合ダイオードＤ２のオン電圧である約−１．５Ｖとなる。サイリスタＳ４のゲート電極Ｇ４の電圧は、ゲート電極Ｇ３の電圧よりもさらにｐｎ接合１段分低い−３Ｖ程となる。
【００２３】
しかし、もしゲート負荷抵抗Ｒｇが小さく、ゲート電極Ｇ４に接続されるゲート負荷抵抗Ｒｇに結合ダイオードＤ３の保持電流以上の電流が流れると、結合ダイオードＤ３はオンしてしまい、ゲート電極Ｇ３がほぼ基板電位となる。すなわち、本来オンしていたサイリスタＳ２とともに、次の順番でオンする予定のサイリスタＳ３が同時にオンすることになる。これは、オンしているサイリスタの右隣のサイリスタがオンしてしまうこととなり、結局、全サイリスタが次々とオン状態になり、正常な転送が行えなくなる。
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、転送速度を改善しながら正常な転送を実現できる自己走査型発光素子アレイを提供することにある。
【００２５】
本発明の他の目的は、このような自己走査型発光素子アレイを有する光書込みヘッドを提供することにある。
【００２６】
本発明のさらに他の目的は、このような光書込みヘッドを有する光プリンタ、ファクシミリ、または複写機を提供することにある。
【課題を解決するための手段】
【００２７】
動作可能なＶＧＡ電圧（負値）の下限は、「オンしているｉ番目のシフト部サイリスタＳｉの、隣の結合ダイオードＤ（ｉ＋１）に保持電流以上の電流を流さない」という条件から決まっている。
【００２８】
このような条件を満たすためには、シフト部／発光部の島とゲート負荷抵抗の島とを分離せずに一体化する。
【００２９】
したがって、本発明の第１の態様は、ｐｎｐｎ層構造の第１の発光サイリスタよりなるアレイと、各サイリスタのゲート層にゲート負荷抵抗を介して接続された電源ラインとを有し、シフト機能および発光機能が実現されている自己走査型発光素子アレイにおいて、前記発光サイリスタのゲート層と前記ゲート負荷抵抗とは、同一の半導体層で構成されていることを特徴とする。
【００３０】
また、本発明の第２の態様は、ｐｎｐｎ層構造の第１の発光サイリスタよりなるアレイと、各第１のサイリスタのゲート層にゲート負荷抵抗を介して接続された電源ラインとを有するシフト部と、ｐｎｐｎ層構造の第２の発光サイリスタよりなるアレイを有する発光部とを備え、前記シフト部と前記発光部とは電気的に接続された自己走査型発光素子アレイにおいて、前記第１の発光サイリスタのゲート層と前記ゲート負荷抵抗とは、同一の半導体層で構成されていることを特徴とする。
【００３１】
また本発明によれば、前記各発光サイリスタのｐｎｐｎ構造は、一導電型の基板上に、一導電型の第１の半導体層，反対導電型の第２の半導体層，一導電型の第３の半導体層，反対導電型の第４の半導体層の順で積層された４層の半導体層構造を備え、前記同一の半導体層は、第３の半導体層であることを特徴とする。
【００３２】
本発明を適用できる自己走査型発光素子アレイには、種々のタイプのものが考えられる。たとえば、１個のシフト部サイリスタのゲートに、複数個の発光部サイリスタが接続されたもの、シフト部サイリスタのゲート間が抵抗で接続されたもの、シフト部サイリスタのゲート間がショットキー接続されたもの、１個のゲート島に複数の発光領域が設けられたもの、１個の発光領域に複数の給電点が設けられたもの、転送クロックに３相クロックパルスを用いるもの、シフト部のみの構成とし、シフト部サイリスタ自身の発光を利用するものなどに適用できる。
【発明の効果】
【００３３】
本発明によれば、シフト部島とゲート負荷抵抗島とを一体化している、あるいはシフト部／発光部島とゲート負荷抵抗島とを一体化しているので、接触抵抗を生じる箇所が少なくなるので、ゲート抵抗値を小さくできる。これにより、シフト部の転送速度を増大することが可能となる。
【００３４】
また、電極の数が減るので、チップ幅を減らすことができる。さらに、コンタクトホールの数が減ることで信頼性が向上する。
【図面の簡単な説明】
【００３５】
【図１】ダイオード結合方式の自己走査型発光素子アレイの回路図である。
【図２】図１に示した自己走査型発光素子アレイのチップの平面図である。
【図３】図１の回路と図２の構造との対応関係を示す図である。
【図４】実施例の自己走査型発光素子アレイの回路図である。
【図５】図４に示した自己走査型発光素子アレイのチップの平面図である。
【図６】図４の回路と図５の構造との対応関係を示す図である。
【図７】シフト部／発光部島とこれに一体化されたゲート負荷抵抗島との断面図である。
【図８】図７のサイリスタ島の等価回路図である。
【図９】光書込みヘッドの構造を示す図である。
【図１０】光プリンタの基本構造を示す図である。
【図１１】ファクシミリまたは複写機の基本構造を示す図である。
【発明を実施するための形態】
【００３６】
以下、本発明の自己走査型発光素子アレイの実施例を説明する。なお、以下の実施例では、代表的に、シフト部と発光部とで構成される自己走査型発光素子アレイを例に説明する。
【００３７】
図４は、本実施例の自己走査型発光素子アレイの回路図を示す。図５は、図４に示した自己走査型発光素子アレイのチップの平面図である。図６（Ａ），（Ｂ），（Ｃ）は、図４の回路と図５の構造との対応関係を示す図である。理解を助けるためにｐｎｐｎ構造の断面を図６（Ａ）に示してある。この断面図は、図６（Ｂ）の中央に示す平面図のＡ−Ａ’線における断面を示している。
【００３８】
これら図４，５，６は、図１，２，３にそれぞれ対応している。なお、これら図４，５，６において、図１，２，３と同一の構造要素には、同一の参照番号を付して示している。
【００３９】
本実施例によれば、シフト部／発光部の島とゲート負荷抵抗の島とを分離せずに一体化する。この状態は、図６（Ａ）の断面図から最も良く理解できるであろう。図３に示したゲート負荷抵抗用の電極２２が無くなるので、図３におけるゲート負荷抵抗の電極２２とｐ型ゲート層１３との間に存在した接触抵抗が無くなる。
【００４０】
その結果、ゲート抵抗値を小さくすることができる。前述したように、ゲート抵抗値は、ゲートのオフ時間を定める要素の一つでもある。
【００４１】
本実施例の動作を、図１に示した従来技術と対比しながら説明する。
【００４２】
例えば、図１のサイリスタＳ２からサイリスタＳ３にオン状態を転送させるために、サイリスタＳ３がオンした後、サイリスタＳ２がオフしたときを考える。このとき、サイリスタＳ３はオン状態にあるため、サイリスタＳ３のゲート電極Ｗの電位Ｖ（Ｗ）は、サイリスタＳ２のゲート電極Ｘの電位Ｖ（Ｘ）よりも高くなるため、結合ダイオードＤ２はオフされてしまう。このため、ゲート電極Ｘの電流経路は破線で囲まれたＹのみとなる。経路Ｙには３個の接触抵抗が存在する。
【００４３】
一方、ゲート負荷抵抗Ｒｇを一体化した図４で対応する経路Ｙ’では、接触抵抗は１個のみとなる。すなわち、ゲート負荷抵抗用の１個の電極２３の接触抵抗である。経路Ｙ’内には、ゲート電極２０の接触抵抗は含まれない。接触抵抗は１個あたり例えば１０ｋΩあり、ゲート負荷抵抗Ｒｇを２０ｋΩとすると、図１の経路Ｙは実質５０ｋΩ、図４の経路Ｙ’では３０ｋΩとなる。この場合、抵抗を一体化することにより、ゲートオフ時間は、３／５に高速化される。
【００４４】
次に、ＶＧＡ電圧の下限について考える。図１のサイリスタＳ２がオン状態にあるとして、結合ダイオードＤ３を流れる電流を決める回路をＺとする。経路Ｚには２個の接触抵抗ＲＰが存在している。一方、図４で対応する経路Ｚ’でも接触抵抗は２個となる。このためシフト部／発光部の島とゲート負荷抵抗の島とを一体化しても、動作可能なＶＧＡ電圧の下限に影響を与えない。
【００４５】
以上のように、シフト部の／発光部の島とゲート負荷抵抗の島とを分離せずに一体化すると、シフト部／発光部島のｎ型ゲート層１２とゲート負荷抵抗島のｎ型ゲート層１２とは、電気的に接続されることになる。
【００４６】
図７は、φ１ライン４に接続されたシフト部／発光部島とこれに一体化されたゲート負荷抵抗島との断面を示す。ゲート負荷抵抗は、ｐ型ゲート層１３の抵抗Ｒｇ１とｎ型ゲート層１２の抵抗Ｒｇ２と接触抵抗ＲＰとで構成される。
【００４７】
図８に等価回路を示す。シフト部サイリスタは、２個のトランジスタＱ１，Ｑ２の組合わせで表される。ゲート負荷抵抗用電極２３の下側の半導体層は、トランジスタＱ３で表される。
【００４８】
いま、φ１ライン４がＬレベルとなっていて、トランジスタＱ１，Ｑ２の組合わせで表されるサイリスタがオンしている場合を考える。この場合、φ１ライン４は、ｐｎ接合の順方向電位ＶＤ程度となり、ｐ型ゲート層（トランジスタＱ２のベース層）１３は、ほぼ基板電位となる。この状態で、抵抗構造に作り込まれているトランジスタＱ３のベース電流Ｉ１が、抵抗Ｒｇ２，トランジスタＱ２を介してφ１ライン４に流れ込む。これに応じて、トランジスタＱ３のコレクタ電流Ｉ２がゲート負荷抵抗電極２３の接触抵抗ＲＰを介して、ＶＧＡライン２に向って流れる。このためトランジスタＱ３のコレクタ側の点Ａの電圧が、電流Ｉ２に基づく接触抵抗ＲＰの電圧だけ余計に電圧降下を受けることになる。その結果、点Ａと基板との間の出力に差がとれなくなり、サイリスタのオフ速度を下げてしまうおそれがある。また、電流Ｉ２が無駄な電力を消費することにもなる。
【００４９】
このような動作上の問題は、ｎ型ゲート層１２の抵抗Ｒｇ２の値を、約５００Ω以上となるように調整し、電流Ｉ１を５０μＡ以下とすることで避けることができることがわかった。
【００５０】
ここで、抵抗Ｒｇ２は、抵抗Ｒｇ１と同じパターンで作成されるため、抵抗Ｒｇ２の値は、およそ
Ｒｇ２＝（Ｒｇ１×ｐ型ゲート層濃度×ｐ型ゲート層膜厚）／（２０×ｎ型ゲート層濃度×ｎ型ゲート層膜厚）
となる。ここで、抵抗Ｒｇ１は約２０ｋΩであり、ｐ型ゲート層濃度とｎ型ゲート層濃度とは、ほぼ同一濃度であり、ｎ型ゲート層の膜厚は、ｐ型ゲート層の膜厚の半分としたため、抵抗Ｒｇ２は約２ｋΩとすることができた。Ｒｇ２＞５００Ωとしたため、十分な速度での動作を確認できた。
【００５１】
図９に、本発明の自発光素子アレイを用いた光書き込みヘッドの一例を示す。チップ実装基板７０上に、複数個の自発光素子アレイチップ７１が、主走査方向に実装され、この発光素子アレイチップ７１の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ７２が、樹脂ハウジング７３により固定されている。ロッドレンズアレイ７２上には、感光ドラム７４が設けられる。また、チップ実装基板７０の下地には発光素子アレイチップ７１の熱を放出するためのヒートシンク７５が設けられ、ハウジング７３とヒートシンク７５は、チップ実装基板７０を間に挟んで止め金具７６により固定されている。
【００５２】
次に、このような光書込みヘッドを用いた光プリンタについて説明する。光プリンタの基本構造を、図１０に示す。
【００５３】
光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムは、プリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現象器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１０８でカセット１１０中から送られてきた用紙１１２上に、トナーを転写する。用紙は、定着器１１４にて熱等を加えられ定着され、スタッカ１１６に送られる。一方、転写の終了したドラムは、消去ランプ１１８で帯電が全面にわたって中和され、清掃器１２０で残ったトナーが除去される。
【００５４】
このような光書込みヘッドは、プリンタのみならずファクシミリ、複写機にも利用することができる。図１１は、ファクシミリまたは複写機の基本構造を示す。図１０と同一の構成要件には、同一の参照番号を付して示す。
【００５５】
紙送りローラ１３０で搬送される読取り原稿１２２に光源１２４から光を照射し、反射光を結像レンズ１２６を介して、イメージセンサ１２８で受光する。イメージセンサ１２８の出力に基づいて、光書込みヘッド１００の発光素子アレイ１３２が点灯し、ロッドレンズアレイ１３４を介して感光ドラム１０２に照射される。用紙１１２への印字は、光プリンタで説明したとおりである。
【符号の説明】
【００５６】
２…ＶＧＡライン、４…φ１ライン、６…φ２ライン、８…φＩライン、１０…ｐ型基板、１１…アノード層、１２…ｎ型ゲート層、１３…ｐ型ゲート層、１４，１６，１８…カソード層、１７，１９…カソード電極、２２，２３…ゲート負荷抵抗用電極、２４…シフト部／発光部島、２５…ゲート負荷抵抗島、３１…裏面電極、１００…シフト部、２００…発光部
【技術分野】
【０００１】
本発明は、自己走査型発光素子アレイ、特に転送速度を向上させた自己走査型発光素子アレイに関するものである。本発明は、さらには、このような自己走査型発光素子アレイを用いた光書込みヘッド、光書込みヘッドを用いた光プリンタ，ファクシミリ，複写機に関する。
【背景技術】
【０００２】
ｐｎｐｎ構造の発光サイリスタを用いた自己走査型発光素子アレイは、光プリンタなどの光書込みヘッドに用いられる。
【０００３】
図１に、ダイオード結合方式の自己走査型発光素子アレイの回路図を示す。この自己走査型発光素子アレイは、シフト部１００と発光部２００とから構成される。
【０００４】
シフト部１００は、発光サイリスタＳ１，Ｓ２，Ｓ３・・・と、これらサイリスタのゲート間を結合する結合ダイオードＤ１，Ｄ２，Ｄ３・・・と、ゲート負荷抵抗Ｒｇとから構成されている。
【０００５】
なお、結合ダイオードは、後述するように、発光サイリスタのゲート／カソード間を用いるので、図１ではサイリスタとして描いてある。
【０００６】
電源端子ＶＧＡは、ＶＧＡライン２を経て、各ゲート負荷抵抗Ｒｇに接続される。
【０００７】
クロックパルス端子φ１は、電流制限用抵抗Ｒ１およびφ１ライン４を経て、奇数番目のシフト部サイリスタＳ１，Ｓ３，・・・のカソードに接続される。
【０００８】
クロックパルス端子φ２は、電流制限用抵抗Ｒ２およびφ２ライン６を経て、偶数番目のシフト部サイリスタＳ２，Ｓ４，・・・のカソードに接続される。
【０００９】
第１番目のサイリスタＳ１のゲートは、ダイオードＤＳを経てφ２ライン６に接続されている。
【００１０】
一方、発光部２００は、発光サイリスタＬ１，Ｌ２，Ｌ３，・・・で構成され、各サイリスタのゲートは、対応するシフト部サイリスタのゲートに接続され、カソードはφＩライン８に接続されている。
【００１１】
図１において、黒丸（●）は、電極を示している。また、Ｒｐは、後述する接触抵抗（寄生抵抗）を示している。
【００１２】
図１の自己走査型発光素子アレイチップを、この明細書では、ＳＬＥＤ（Ｓｅｌｆ−ｓｃａｎｉｎｇ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ）と略称することがある。
【００１３】
図２は、図１に示した自己走査型発光素子アレイのチップの平面図である。図１と同じ構成要素には、同一の参照番号および参照記号を付して示してある。
【００１４】
図３（Ａ），（Ｂ），（Ｃ）は、図１の回路と図２の構造との対応関係を示す図である。理解を助けるためにｐｎｐｎ構造の断面を、図３（Ａ）に示してある。この断面図は、図３（Ｂ）に示す平面図のＡ−Ａ’線における断面を示している。図３（Ｃ）は、等価回路を示す。
【００１５】
本実施例のＳＬＥＤは、ｐ型基板１０を用いたアノードコモン型とした。ｐ型基板１０上には、ｐ型エピタキシャル層（アノード層）１１，ｎ型エピタキシャル層（ｎ型ゲート層）１２，ｐ型エピタキシャル層（ｐ型ゲート層）１３，ｎ型エピタキシャル層（カソード層）１４が積層され、メサエッチングされて、シフト部／発光部の島２４と、ゲート負荷抵抗の島２５とに分離されている。
【００１６】
図３において、１４は発光部サイリスタのカソード層を、１６はシフト部サイリスタのカソード層を、１８は結合ダイオードを構成するサイリスタのカソード層を、それぞれ示している。
【００１７】
１５は発光部サイリスタのカソード電極を、１７はシフト部サイリスタのカソード電極を、１９は結合ダイオードのカソード電極をそれぞれ示している。
【００１８】
また、２０はゲート電極を、２１はゲート負荷抵抗を示す。このゲート負荷抵抗は、ｐ型ゲート層１３、すなわち半導体部分により構成される。２２，２３は、ゲート負荷抵抗の電極を示している。３１は、裏面電極を示している。
【００１９】
ゲート電極２０とｐ型ゲート層１３との間、およびゲート負荷抵抗の電極２２，２３とｐ型ゲート層１３との間には、接触抵抗（寄生抵抗）Ｒｐが存在する。なお、カソード電極とカソード層との間にも、接触抵抗が存在するが、図１では図示を省略してある。
【００２０】
ダイオード結合方式のＳＬＥＤの転送速度は、シフト部サイリスタのゲートのオフ時間で制限される。ゲートオフ時間は、ゲート寄生容量とゲート抵抗値との積で決まる時定数に比例する。
【００２１】
なお、ゲート抵抗値は、サイリスタのゲート電極とＶＧＡライン２との間に存在する抵抗であり、図１において、シフト部サイリスタＳ２のゲート電極Ｇ２をＸとすると、ゲート電極ＸとＶＧＡラインとの間の経路Ｙの抵抗値である。したがって、ゲート抵抗値には、ゲート負荷抵抗Ｒｇの抵抗値と、３個の接触抵抗ＲＰの抵抗値とが含まれる。
【００２２】
接触抵抗は、オーミック接触をとるためのアニール条件と接触面積で決まっており、小さくすることは難しいのでゲート負荷抵抗Ｒｇの抵抗値を小さくすることで、転送速度を改善できる。しかし、Ｒｇを小さくすることには、限界がある。例えば、図１において、φ２ライン６およびＶＧＡライン２がＬレベル（−５Ｖ）であり、φ１ライン４およびφＩライン８がＨレベル（０Ｖ）であり、サイリスタＳ２がオンしているとする。このとき、サイリスタＳ２のゲート電極Ｇ２は、ほぼ基板電位（約０Ｖ）となり、サイリスタＳ３のゲート電極Ｇ３は、結合ダイオードＤ２のオン電圧である約−１．５Ｖとなる。サイリスタＳ４のゲート電極Ｇ４の電圧は、ゲート電極Ｇ３の電圧よりもさらにｐｎ接合１段分低い−３Ｖ程となる。
【００２３】
しかし、もしゲート負荷抵抗Ｒｇが小さく、ゲート電極Ｇ４に接続されるゲート負荷抵抗Ｒｇに結合ダイオードＤ３の保持電流以上の電流が流れると、結合ダイオードＤ３はオンしてしまい、ゲート電極Ｇ３がほぼ基板電位となる。すなわち、本来オンしていたサイリスタＳ２とともに、次の順番でオンする予定のサイリスタＳ３が同時にオンすることになる。これは、オンしているサイリスタの右隣のサイリスタがオンしてしまうこととなり、結局、全サイリスタが次々とオン状態になり、正常な転送が行えなくなる。
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、転送速度を改善しながら正常な転送を実現できる自己走査型発光素子アレイを提供することにある。
【００２５】
本発明の他の目的は、このような自己走査型発光素子アレイを有する光書込みヘッドを提供することにある。
【００２６】
本発明のさらに他の目的は、このような光書込みヘッドを有する光プリンタ、ファクシミリ、または複写機を提供することにある。
【課題を解決するための手段】
【００２７】
動作可能なＶＧＡ電圧（負値）の下限は、「オンしているｉ番目のシフト部サイリスタＳｉの、隣の結合ダイオードＤ（ｉ＋１）に保持電流以上の電流を流さない」という条件から決まっている。
【００２８】
このような条件を満たすためには、シフト部／発光部の島とゲート負荷抵抗の島とを分離せずに一体化する。
【００２９】
したがって、本発明の第１の態様は、ｐｎｐｎ層構造の第１の発光サイリスタよりなるアレイと、各サイリスタのゲート層にゲート負荷抵抗を介して接続された電源ラインとを有し、シフト機能および発光機能が実現されている自己走査型発光素子アレイにおいて、前記発光サイリスタのゲート層と前記ゲート負荷抵抗とは、同一の半導体層で構成されていることを特徴とする。
【００３０】
また、本発明の第２の態様は、ｐｎｐｎ層構造の第１の発光サイリスタよりなるアレイと、各第１のサイリスタのゲート層にゲート負荷抵抗を介して接続された電源ラインとを有するシフト部と、ｐｎｐｎ層構造の第２の発光サイリスタよりなるアレイを有する発光部とを備え、前記シフト部と前記発光部とは電気的に接続された自己走査型発光素子アレイにおいて、前記第１の発光サイリスタのゲート層と前記ゲート負荷抵抗とは、同一の半導体層で構成されていることを特徴とする。
【００３１】
また本発明によれば、前記各発光サイリスタのｐｎｐｎ構造は、一導電型の基板上に、一導電型の第１の半導体層，反対導電型の第２の半導体層，一導電型の第３の半導体層，反対導電型の第４の半導体層の順で積層された４層の半導体層構造を備え、前記同一の半導体層は、第３の半導体層であることを特徴とする。
【００３２】
本発明を適用できる自己走査型発光素子アレイには、種々のタイプのものが考えられる。たとえば、１個のシフト部サイリスタのゲートに、複数個の発光部サイリスタが接続されたもの、シフト部サイリスタのゲート間が抵抗で接続されたもの、シフト部サイリスタのゲート間がショットキー接続されたもの、１個のゲート島に複数の発光領域が設けられたもの、１個の発光領域に複数の給電点が設けられたもの、転送クロックに３相クロックパルスを用いるもの、シフト部のみの構成とし、シフト部サイリスタ自身の発光を利用するものなどに適用できる。
【発明の効果】
【００３３】
本発明によれば、シフト部島とゲート負荷抵抗島とを一体化している、あるいはシフト部／発光部島とゲート負荷抵抗島とを一体化しているので、接触抵抗を生じる箇所が少なくなるので、ゲート抵抗値を小さくできる。これにより、シフト部の転送速度を増大することが可能となる。
【００３４】
また、電極の数が減るので、チップ幅を減らすことができる。さらに、コンタクトホールの数が減ることで信頼性が向上する。
【図面の簡単な説明】
【００３５】
【図１】ダイオード結合方式の自己走査型発光素子アレイの回路図である。
【図２】図１に示した自己走査型発光素子アレイのチップの平面図である。
【図３】図１の回路と図２の構造との対応関係を示す図である。
【図４】実施例の自己走査型発光素子アレイの回路図である。
【図５】図４に示した自己走査型発光素子アレイのチップの平面図である。
【図６】図４の回路と図５の構造との対応関係を示す図である。
【図７】シフト部／発光部島とこれに一体化されたゲート負荷抵抗島との断面図である。
【図８】図７のサイリスタ島の等価回路図である。
【図９】光書込みヘッドの構造を示す図である。
【図１０】光プリンタの基本構造を示す図である。
【図１１】ファクシミリまたは複写機の基本構造を示す図である。
【発明を実施するための形態】
【００３６】
以下、本発明の自己走査型発光素子アレイの実施例を説明する。なお、以下の実施例では、代表的に、シフト部と発光部とで構成される自己走査型発光素子アレイを例に説明する。
【００３７】
図４は、本実施例の自己走査型発光素子アレイの回路図を示す。図５は、図４に示した自己走査型発光素子アレイのチップの平面図である。図６（Ａ），（Ｂ），（Ｃ）は、図４の回路と図５の構造との対応関係を示す図である。理解を助けるためにｐｎｐｎ構造の断面を図６（Ａ）に示してある。この断面図は、図６（Ｂ）の中央に示す平面図のＡ−Ａ’線における断面を示している。
【００３８】
これら図４，５，６は、図１，２，３にそれぞれ対応している。なお、これら図４，５，６において、図１，２，３と同一の構造要素には、同一の参照番号を付して示している。
【００３９】
本実施例によれば、シフト部／発光部の島とゲート負荷抵抗の島とを分離せずに一体化する。この状態は、図６（Ａ）の断面図から最も良く理解できるであろう。図３に示したゲート負荷抵抗用の電極２２が無くなるので、図３におけるゲート負荷抵抗の電極２２とｐ型ゲート層１３との間に存在した接触抵抗が無くなる。
【００４０】
その結果、ゲート抵抗値を小さくすることができる。前述したように、ゲート抵抗値は、ゲートのオフ時間を定める要素の一つでもある。
【００４１】
本実施例の動作を、図１に示した従来技術と対比しながら説明する。
【００４２】
例えば、図１のサイリスタＳ２からサイリスタＳ３にオン状態を転送させるために、サイリスタＳ３がオンした後、サイリスタＳ２がオフしたときを考える。このとき、サイリスタＳ３はオン状態にあるため、サイリスタＳ３のゲート電極Ｗの電位Ｖ（Ｗ）は、サイリスタＳ２のゲート電極Ｘの電位Ｖ（Ｘ）よりも高くなるため、結合ダイオードＤ２はオフされてしまう。このため、ゲート電極Ｘの電流経路は破線で囲まれたＹのみとなる。経路Ｙには３個の接触抵抗が存在する。
【００４３】
一方、ゲート負荷抵抗Ｒｇを一体化した図４で対応する経路Ｙ’では、接触抵抗は１個のみとなる。すなわち、ゲート負荷抵抗用の１個の電極２３の接触抵抗である。経路Ｙ’内には、ゲート電極２０の接触抵抗は含まれない。接触抵抗は１個あたり例えば１０ｋΩあり、ゲート負荷抵抗Ｒｇを２０ｋΩとすると、図１の経路Ｙは実質５０ｋΩ、図４の経路Ｙ’では３０ｋΩとなる。この場合、抵抗を一体化することにより、ゲートオフ時間は、３／５に高速化される。
【００４４】
次に、ＶＧＡ電圧の下限について考える。図１のサイリスタＳ２がオン状態にあるとして、結合ダイオードＤ３を流れる電流を決める回路をＺとする。経路Ｚには２個の接触抵抗ＲＰが存在している。一方、図４で対応する経路Ｚ’でも接触抵抗は２個となる。このためシフト部／発光部の島とゲート負荷抵抗の島とを一体化しても、動作可能なＶＧＡ電圧の下限に影響を与えない。
【００４５】
以上のように、シフト部の／発光部の島とゲート負荷抵抗の島とを分離せずに一体化すると、シフト部／発光部島のｎ型ゲート層１２とゲート負荷抵抗島のｎ型ゲート層１２とは、電気的に接続されることになる。
【００４６】
図７は、φ１ライン４に接続されたシフト部／発光部島とこれに一体化されたゲート負荷抵抗島との断面を示す。ゲート負荷抵抗は、ｐ型ゲート層１３の抵抗Ｒｇ１とｎ型ゲート層１２の抵抗Ｒｇ２と接触抵抗ＲＰとで構成される。
【００４７】
図８に等価回路を示す。シフト部サイリスタは、２個のトランジスタＱ１，Ｑ２の組合わせで表される。ゲート負荷抵抗用電極２３の下側の半導体層は、トランジスタＱ３で表される。
【００４８】
いま、φ１ライン４がＬレベルとなっていて、トランジスタＱ１，Ｑ２の組合わせで表されるサイリスタがオンしている場合を考える。この場合、φ１ライン４は、ｐｎ接合の順方向電位ＶＤ程度となり、ｐ型ゲート層（トランジスタＱ２のベース層）１３は、ほぼ基板電位となる。この状態で、抵抗構造に作り込まれているトランジスタＱ３のベース電流Ｉ１が、抵抗Ｒｇ２，トランジスタＱ２を介してφ１ライン４に流れ込む。これに応じて、トランジスタＱ３のコレクタ電流Ｉ２がゲート負荷抵抗電極２３の接触抵抗ＲＰを介して、ＶＧＡライン２に向って流れる。このためトランジスタＱ３のコレクタ側の点Ａの電圧が、電流Ｉ２に基づく接触抵抗ＲＰの電圧だけ余計に電圧降下を受けることになる。その結果、点Ａと基板との間の出力に差がとれなくなり、サイリスタのオフ速度を下げてしまうおそれがある。また、電流Ｉ２が無駄な電力を消費することにもなる。
【００４９】
このような動作上の問題は、ｎ型ゲート層１２の抵抗Ｒｇ２の値を、約５００Ω以上となるように調整し、電流Ｉ１を５０μＡ以下とすることで避けることができることがわかった。
【００５０】
ここで、抵抗Ｒｇ２は、抵抗Ｒｇ１と同じパターンで作成されるため、抵抗Ｒｇ２の値は、およそ
Ｒｇ２＝（Ｒｇ１×ｐ型ゲート層濃度×ｐ型ゲート層膜厚）／（２０×ｎ型ゲート層濃度×ｎ型ゲート層膜厚）
となる。ここで、抵抗Ｒｇ１は約２０ｋΩであり、ｐ型ゲート層濃度とｎ型ゲート層濃度とは、ほぼ同一濃度であり、ｎ型ゲート層の膜厚は、ｐ型ゲート層の膜厚の半分としたため、抵抗Ｒｇ２は約２ｋΩとすることができた。Ｒｇ２＞５００Ωとしたため、十分な速度での動作を確認できた。
【００５１】
図９に、本発明の自発光素子アレイを用いた光書き込みヘッドの一例を示す。チップ実装基板７０上に、複数個の自発光素子アレイチップ７１が、主走査方向に実装され、この発光素子アレイチップ７１の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ７２が、樹脂ハウジング７３により固定されている。ロッドレンズアレイ７２上には、感光ドラム７４が設けられる。また、チップ実装基板７０の下地には発光素子アレイチップ７１の熱を放出するためのヒートシンク７５が設けられ、ハウジング７３とヒートシンク７５は、チップ実装基板７０を間に挟んで止め金具７６により固定されている。
【００５２】
次に、このような光書込みヘッドを用いた光プリンタについて説明する。光プリンタの基本構造を、図１０に示す。
【００５３】
光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムは、プリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現象器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１０８でカセット１１０中から送られてきた用紙１１２上に、トナーを転写する。用紙は、定着器１１４にて熱等を加えられ定着され、スタッカ１１６に送られる。一方、転写の終了したドラムは、消去ランプ１１８で帯電が全面にわたって中和され、清掃器１２０で残ったトナーが除去される。
【００５４】
このような光書込みヘッドは、プリンタのみならずファクシミリ、複写機にも利用することができる。図１１は、ファクシミリまたは複写機の基本構造を示す。図１０と同一の構成要件には、同一の参照番号を付して示す。
【００５５】
紙送りローラ１３０で搬送される読取り原稿１２２に光源１２４から光を照射し、反射光を結像レンズ１２６を介して、イメージセンサ１２８で受光する。イメージセンサ１２８の出力に基づいて、光書込みヘッド１００の発光素子アレイ１３２が点灯し、ロッドレンズアレイ１３４を介して感光ドラム１０２に照射される。用紙１１２への印字は、光プリンタで説明したとおりである。
【符号の説明】
【００５６】
２…ＶＧＡライン、４…φ１ライン、６…φ２ライン、８…φＩライン、１０…ｐ型基板、１１…アノード層、１２…ｎ型ゲート層、１３…ｐ型ゲート層、１４，１６，１８…カソード層、１７，１９…カソード電極、２２，２３…ゲート負荷抵抗用電極、２４…シフト部／発光部島、２５…ゲート負荷抵抗島、３１…裏面電極、１００…シフト部、２００…発光部
【特許請求の範囲】
【請求項１】
発光機能およびシフト機能を実現する複数の発光サイリスタと、
電源ラインが接続された第１の電極と、
前段の発光サイリスタのカソードまたはアノードのいずれか一方と結合ダイオードを介して接続された第２の電極と、を備え、
前記第１の電極及び前記第２の電極が、前記複数の発光サイリスタのそれぞれに対応して設けられるとともに、対応する発光サイリスタのゲート層と同一の連続する層に設けられていることを特徴とする自己走査型発光素子アレイ。
【請求項２】
前記複数の発光サイリスタのそれぞれはｐｎｐｎ層構造を有し、
一導電型の基板上に、一導電型の第１の半導体層，反対導電型の第２の半導体層，一導電型の第３の半導体層，反対導電型の第４の半導体層の順で積層された４層の半導体層構造を備え、
前記同一の連続する層は、前記第３の半導体層であることを特徴とする請求項１に記載の自己走査型発光素子アレイ。
【請求項３】
前記第１の電極及び前記第２の電極のそれぞれの接触抵抗の値と、当該第１の電極及び当該第２の電極の間の前記同一の連続する層の抵抗値の和は、隣接する結合ダイオードに当該結合ダイオードの保持電流以上の電流を流さない値であることを特徴とする請求項１または請求項２に記載の自己走査型発光素子アレイ。
【請求項４】
発光機能を実現する複数の発光部サイリスタと、
前記複数の発光部サイリスタのそれぞれに対応してそれぞれ設けられ、シフト機能を実現する複数のシフト部サイリスタと、
電源ラインが接続された第１の電極と、
前段のシフト部サイリスタのカソードまたはアノードのいずれか一方と結合ダイオードを介して接続された第２の電極と、を備え、
前記第１の電極及び前記第２の電極が、前記複数のシフト部サイリスタのそれぞれに対応して設けられるとともに、対応するシフト部サイリスタのゲート層と同一の連続する層に設けられていることを特徴とする自己走査型発光素子アレイ。
【請求項５】
前記複数のシフト部サイリスタのそれぞれはｐｎｐｎ層構造を有し、
一導電型の基板上に、一導電型の第１の半導体層，反対導電型の第２の半導体層，一導電型の第３の半導体層，反対導電型の第４の半導体層の順で積層された４層の半導体層構造を備え、
前記同一の連続する層は、前記第３の半導体層であることを特徴とする請求項４に記載の自己走査型発光素子アレイ。
【請求項６】
前記発光部サイリスタと前記シフト部サイリスタのゲート層は同一の連続する層で構成されていることを特徴とする請求項４または５に記載の自己走査型発光素子アレイ。
【請求項７】
前記第１の電極及び前記第２の電極のそれぞれの接触抵抗の値と、当該第１の電極及び当該第２の電極の間の前記同一の連続する層の抵抗値の和は、隣接する結合ダイオードに当該結合ダイオードの保持電流以上の電流を流さない値であることを特徴とする請求項４ないし請求項６のいずれか１項に記載の自己走査型発光素子アレイ。
【請求項８】
請求項１〜７のいずれかに記載の自己走査型発光素子アレイを有する光書込みヘッド。
【請求項９】
請求項８に記載の光書込みヘッドを備える光プリンタ。
【請求項１０】
請求項８に記載の光書込みヘッドを備えるファクシミリ。
【請求項１１】
請求項８に記載の光書込みヘッドを備える複写機。
【請求項１】
発光機能およびシフト機能を実現する複数の発光サイリスタと、
電源ラインが接続された第１の電極と、
前段の発光サイリスタのカソードまたはアノードのいずれか一方と結合ダイオードを介して接続された第２の電極と、を備え、
前記第１の電極及び前記第２の電極が、前記複数の発光サイリスタのそれぞれに対応して設けられるとともに、対応する発光サイリスタのゲート層と同一の連続する層に設けられていることを特徴とする自己走査型発光素子アレイ。
【請求項２】
前記複数の発光サイリスタのそれぞれはｐｎｐｎ層構造を有し、
一導電型の基板上に、一導電型の第１の半導体層，反対導電型の第２の半導体層，一導電型の第３の半導体層，反対導電型の第４の半導体層の順で積層された４層の半導体層構造を備え、
前記同一の連続する層は、前記第３の半導体層であることを特徴とする請求項１に記載の自己走査型発光素子アレイ。
【請求項３】
前記第１の電極及び前記第２の電極のそれぞれの接触抵抗の値と、当該第１の電極及び当該第２の電極の間の前記同一の連続する層の抵抗値の和は、隣接する結合ダイオードに当該結合ダイオードの保持電流以上の電流を流さない値であることを特徴とする請求項１または請求項２に記載の自己走査型発光素子アレイ。
【請求項４】
発光機能を実現する複数の発光部サイリスタと、
前記複数の発光部サイリスタのそれぞれに対応してそれぞれ設けられ、シフト機能を実現する複数のシフト部サイリスタと、
電源ラインが接続された第１の電極と、
前段のシフト部サイリスタのカソードまたはアノードのいずれか一方と結合ダイオードを介して接続された第２の電極と、を備え、
前記第１の電極及び前記第２の電極が、前記複数のシフト部サイリスタのそれぞれに対応して設けられるとともに、対応するシフト部サイリスタのゲート層と同一の連続する層に設けられていることを特徴とする自己走査型発光素子アレイ。
【請求項５】
前記複数のシフト部サイリスタのそれぞれはｐｎｐｎ層構造を有し、
一導電型の基板上に、一導電型の第１の半導体層，反対導電型の第２の半導体層，一導電型の第３の半導体層，反対導電型の第４の半導体層の順で積層された４層の半導体層構造を備え、
前記同一の連続する層は、前記第３の半導体層であることを特徴とする請求項４に記載の自己走査型発光素子アレイ。
【請求項６】
前記発光部サイリスタと前記シフト部サイリスタのゲート層は同一の連続する層で構成されていることを特徴とする請求項４または５に記載の自己走査型発光素子アレイ。
【請求項７】
前記第１の電極及び前記第２の電極のそれぞれの接触抵抗の値と、当該第１の電極及び当該第２の電極の間の前記同一の連続する層の抵抗値の和は、隣接する結合ダイオードに当該結合ダイオードの保持電流以上の電流を流さない値であることを特徴とする請求項４ないし請求項６のいずれか１項に記載の自己走査型発光素子アレイ。
【請求項８】
請求項１〜７のいずれかに記載の自己走査型発光素子アレイを有する光書込みヘッド。
【請求項９】
請求項８に記載の光書込みヘッドを備える光プリンタ。
【請求項１０】
請求項８に記載の光書込みヘッドを備えるファクシミリ。
【請求項１１】
請求項８に記載の光書込みヘッドを備える複写機。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２３８８６９（Ｐ２０１２−２３８８６９Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１５８０５５（Ｐ２０１２−１５８０５５）
【出願日】平成２４年７月１３日（２０１２．７．１３）
【分割の表示】特願２００６−７２６２３（Ｐ２００６−７２６２３）の分割
【原出願日】平成１８年３月１６日（２００６．３．１６）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２４年７月１３日（２０１２．７．１３）
【分割の表示】特願２００６−７２６２３（Ｐ２００６−７２６２３）の分割
【原出願日】平成１８年３月１６日（２００６．３．１６）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
[ Back to top ]