表示装置の製造方法
【課題】層間ズレ測定用パターン領域を小さくし、基板の利用効率を向上した表示装置の製造方法を提供する。
【解決手段】表示領域に形成されたパターンと共に層間ズレ測定の基準となる層間ズレ測定用パターンを第１層パターンとして形成した絶縁基板上に、第１層パターンよりも後にパターニングする第２層を形成し、第２層の上に塗布したホトレジストのうち、層間ズレ測定用パターン上のホトレジストはハーフトーン露光し、表示領域のホトレジストは通常露光、現像してレジストパターンを形成する。その後、層間ズレ測定用パターン上のレジストパターンと層間ズレ測定用パターンとのズレを測定した後、アッシングにより表示領域に位置するレジストパターンを残しつつ層間ズレ測定用パターン上のレジストパターンを除去し、残った表示領域のレジストパターンをマスクとして第２層をパターニングする表示装置の製造方法。
【解決手段】表示領域に形成されたパターンと共に層間ズレ測定の基準となる層間ズレ測定用パターンを第１層パターンとして形成した絶縁基板上に、第１層パターンよりも後にパターニングする第２層を形成し、第２層の上に塗布したホトレジストのうち、層間ズレ測定用パターン上のホトレジストはハーフトーン露光し、表示領域のホトレジストは通常露光、現像してレジストパターンを形成する。その後、層間ズレ測定用パターン上のレジストパターンと層間ズレ測定用パターンとのズレを測定した後、アッシングにより表示領域に位置するレジストパターンを残しつつ層間ズレ測定用パターン上のレジストパターンを除去し、残った表示領域のレジストパターンをマスクとして第２層をパターニングする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、ホトプロセスで形成する層間の位置ズレ測定用の、所謂層間ズレ測定用パターン領域を小さくすることで表示装置を構成する基板の利用効率を向上した表示装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などのパネル型アクティブマトリクス型表示装置は、表示パネルを構成する基板上に、複数の画素がマトリクス状に配置された表示領域と、表示領域を囲む周辺領域とを有している。また、表示パネルの基板上または表示パネルの基板に接続された回路基板上に、駆動回路や信号処理回路などを有している。また、液晶表示装置ではバックライトなどの補助光源を有する場合もある。ここでは、この種の表示パネルの典型例として液晶表示パネルを用いて説明する。液晶表示パネル（以下、単にパネルとも言う）は、上記表示領域を構成する複数の画素ごとに点灯を制御するアクティブ素子や画素電極を備える一方の基板と、この一方の基板とで液晶層を挟持する他方の基板を有する。一方の基板に備えるアクティブ素子には、通常は、薄膜トランジスタ（ＴＦＴ）が用いられるため、該一方の基板を薄膜トランジスタ基板または簡略的にＴＦＴ基板と呼んでいる。
【０００３】
ＴＦＴ基板には、薄膜トランジスタや画素電極のほかに、表示領域の周辺（周辺領域）に駆動回路が内蔵される場合もある。また、ＴＦＴ基板の表示領域には、薄膜トランジスタを構成する半導体層、絶縁層、導体層が形成される。ＩＰＳ方式の場合は対向電極も形成される。ＴＦＴ基板の表示領域には、容量形成用の電極を含む各種の電極や、薄膜トランジスタを選択する走査信号線や選択された薄膜トランジスタを通して画素に映像信号を供給する映像信号線など、多数の配線なども形成される。これら薄膜トランジスタや電極、配線などは、ホトリソグラフィープロセス（以下、単にホトプロセスとも言う）の繰り返しによってパターニングして形成される。
【０００４】
複数回のホトプロセスを行う場合、ホトプロセスで形成された２つの層の間の位置ズレを測定するために、層間ズレ測定の基準となる層間ズレ測定用パターンを有する。この層間ズレ測定用パターンを利用して、不良の検出、あるいは、以降のホトプロセスにフィードバックするデータを得ることも可能となる。この層間ズレ測定用パターンを形成する領域は、ＴＦＴ基板の製造に用いられるマザー基板の一部に設けられている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の層間ズレ測定用パターンは、ホトプロセスの数だけ必要であった。その理由は次の通りである。すなわち、層間ズレの測定には、層間ズレ測定用パターンの上にこれからパターニングしようとする膜と、そのパターニングのマスクに用いるホトレジストとを形成し、露光、現像したあと、ホトレジストと層間ズレ測定用パターンとを用いて層間ズレを測定することが必要になる。その後、エッチングによりホトレジストをマスクとしてパターニングしようとする膜をパターニングする。したがって、層間ズレ測定用パターンの上にもパターニングされた膜が残ってしまうため、次に別の膜をホトプロセスでパターニングしようとしても先ほど測定に用いた層間ズレ測定用パターンは再利用できないので、別の層間ズレ測定用パターンを利用する必要がある。したがって、従来の層間ズレ測定用パターンは、ホトプロセスの数だけ必要であった。
【０００６】
この場合、パターニングする層数が増えれば、ホトプロセスの数が増え、層間ズレ測定用パターンを形成する領域が広く必要になる。したがって、基板上で層間ズレ測定用パターンを形成する領域が増えてしまい、基板の利用効率が悪かった。
【０００７】
本発明の目的は、層間ズレ測定用パターン領域を小さくし、ＴＦＴ基板の周辺領域を狭くして表示領域を拡大すなわち、狭額縁化できるパネル型表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の製造方法は、例えば、以下の工程を含むことで、上記の目的を達成する。すなわち、
（１）第一番目ホトプロセスで最初の層のパターニングを行い、層間ズレ測定用パターンも一緒に形成する。次にパターニングを行う層のための第二番目のホトプロセスでホトレジストのハーフトーン露光を使い、層間ズレ測定用パターンの上に形成された層間ズレの測定に用いるホトレジストのパターンを他の部分よりも膜厚が薄くなるように当該ハーフトーン露光で形成する。この露光は、マスクを用いた露光でも良いが、レーザ光、化学線、あるいは電子ビームなどを用いた、所謂直描（マスクレス露光）で行うことが望ましい。
【０００９】
（２）前の層のパターンとの層間ズレの測定では、層間ズレ測定用パターンとハーフトーン露光したホトレジストパターンの位置を測定し、層間ズレの測定結果とする。
【００１０】
（３）この測定の完了後、アッシング処理により上記ハーフトーン露光により形成し、測定に用いたレジストパターンのレジストがなくなるまで削って除去する。パターニングで残したい部分のレジストは残したままとする。
【００１１】
（４）アッシングの後、エッチングを行いパターニングする。これにより、層間ズレ測定用パターンの上にはパターンが残らなくなる。
【００１２】
（５）第三番目のホトプロセス以降でも、第二番目のホトプロセスと同様のことを行い、先ほどの層間ズレ測定用パターンを再利用して層間ズレの測定を行うことができる。
【発明の効果】
【００１３】
この方法により、層間ズレを測定する基準となるＴＦＴ基板側の層間ズレ測定用パターンの再利用が可能になり、層間ズレ測定用パターン領域を小さくすることができる。これにより、基板の利用効率が向上する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の最良の実施形態を、図面を参照して詳細に説明する。
【００１５】
先ず、本発明のパネル製造方法の基本を説明し、その後に本発明の実施例１を従来技術との比較で説明する。図１は、複数枚のパネルを製造するためのＴＦＴ基板側のマザー基板の平面図である。マザー基板１は例えばガラス基板などの絶縁基板であり、多数のＴＦＴ基板のパネル２を配列してなり、各パネルの一部に検査パターンとしての層間ズレ測定用パターン３を有する。なお、層間ズレ測定用パターン３はマザー基板１のパネル領域（マザー基板１の切断後に表示装置として残る部分）の外にも配置されている。表示装置が液晶表示装置の場合は、このＴＦＴ基板側のマザー基板１の完成後に、ガラスを好適とする対向基板側のマザー基板（図示せず）を重ねて貼り合わせ、その後に個々のパネルに分離する。
【００１６】
図２は、図１における層間ズレ測定用パターンの拡大平面図である。ここでの層間ズレ測定用パターン３はＴＦＴ側の基板上に半導体層または導体層のパターニングで図示したような十字形に形成される。ただし、これはあくまで一例であるため、別の形状であっても良い。図３は、従来の一枚のＴＦＴパネルの拡大平面図である。マザー基板１から分割した図３のパネル２は、パネル２の一部に層間ズレ測定用パターン３のための領域（テスト領域７）が確保される。このテスト領域７は、製造プロセスの最終では切断されて除去される。そのため、パネルとして有効に使用できる領域８はマザー基板１から分離したパネル２よりも少なくなる。従来は、層間ズレ測定用パターン３は、１つのパネル２につきホト数分の個数だけ用意されていた。
【実施例１】
【００１７】
図４は、層間ズレ測定用パターンの使用方法を本発明の実施例１と従来技術を対比させて示した図である。図４の（ａ）は従来技術を、図４の（ｂ）は本発明の実施例１を示す。なお、図４の（ａ）における（ａ−１）は平面図、（ａ−２）は（ａ−１）のＡ−Ａ’における断面図である。同様に、図４の（ｂ）における（ｂ−１）は平面図、（ｂ−２）は（ｂ−１）のＡ−Ａ’における断面図である。
【００１８】
図４の（ａ）に示す従来の層間ズレ測定用パターン３の使用方法は、ガラス基板（マザー基板）１に半導体層または導体層または絶縁層のパターニングで第１層目のパターンである層間ズレ測定用パターン３と図示しない表示領域に形成する表示部パターン３’とを形成する。この層間ズレ測定用パターン３と表示部パターン３’を絶縁膜６で覆い、次に第１層目よりも後にパターニングする第２層目の薄膜（半導体層または導体層または絶縁層）５０を成膜する。その上にホトレジスト（以下、単にレジスト）４を塗布し、パターニングする。
【００１９】
このパターニングしたレジスト（レジストパターン）４と下層の層間ズレ測定用パターンとのズレ（層間ズレ）を測定し、直描の修正制御や以降のホトプロセスにおける表示部パターンの位置合わせを行うために使用される。レジスト４をマスクとして第２層目の薄膜５０をエッチングし、残ったレジスト４を除去する。層間ズレ測定用パターン３の上には第２層目のパターン５が、図示しない表示領域に形成された第２層目の表示部パターンと共に残留する。したがって、この層間ズレ測定用パターン３は、再利用できないので、この段階で役目を終える。
【００２０】
これに対して、図４の（ｂ）に示す本発明の実施例１の層間ズレ測定用パターン３の使用方法は次のとおりである。すなわち、図４の（ａ）と同様に、ガラス基板（マザー基板）１に半導体層または導体層または絶縁層のパターニングで第１層目のパターンである層間ズレ測定用パターン３と図示しない表示領域に形成する表示部パターン３’とを共に形成する。この層間ズレ測定用パターン３と表示部パターン３’とを絶縁膜６で覆い、次に第１層目よりも後にパターニングする第２層目の薄膜（半導体層または導体層または絶縁層）５０を成膜する。この薄膜５０は、図示しない表示領域にも形成される。
【００２１】
この薄膜５０の上にレジスト４を塗布し、パターニングする。このレジスト４のうち、層間ズレ測定用パターン３の部分にあるレジスト４をハーフトーン露光することで、現像後に他の部分（例えば通常の強さで露光した表示領域のレジスト４）よりも薄く残るようにする。レジスト４と下層の層間ズレ測定用パターン３とのズレ（層間ズレ）を測定し、露光制御や以降の表示部パターンの位置合わせのためのデータとする。あるいは、不良の検出に用いる。その後、アッシングにより層間ズレ測定用パターン３の上のレジストを除去する。このとき、表示領域の表示部パターン４は厚いので、当初の厚さよりは薄くなるものの、表示部パターンのマスクになるような形状でレジスト４が残る。
【００２２】
第２層目の表示部パターン５は、当該表示部のレジスト４をマスクとして薄膜５０をエッチングして形成する。図４の（ｂ）に示すように、このエッチングでレジスト４のない層間ズレ測定用パターンの部分の薄膜５０は除去されてパターンが残らない。したがって、この層間ズレ測定用パターン３は、以降の第３層、第４層、・・・のパターンの層間ズレ測定用パターン３として再利用して使用することができる。このように、実施例１では、パネル２の一部に基本的には一つの層間ズレ測定用パターン３を形成するのみで、多層の層間ズレを測定し、位置合わせデータを得ることができるため、図３で説明したような大きなテスト領域７を設ける必要がない。したがって、パネル２の有効に利用できる領域８が拡大し、基板の利用効率が向上する。
【００２３】
図５は、本発明の実施例１のプロセスを説明する流れ図である。層間ズレ測定用パターン３の部分におけるレジスト４の膜厚やハーフトーン露光パターンなどのデータを含む露光データをＣＡＤで作成し、「Ｐｈｏｔｏ-ｐｒｏｃｅｓｓ Ｄａｔａ」としてホトリソプロセス装置にセットしておく。ＴＦＴ基板用のガラス基板（マザー基板１）上に第１層目の薄膜を成膜する（プロセス１、以下Ｐ−１のように記載）。次のプロセスがホトプロセスであるか否かを判断する（Ｐ−２）。Ｐ−２において「ＮＯ」はＰ−１で成膜される層がパターニングされない層間絶縁層などの成膜であり、ホトプロセスではない場合を示す。
【００２４】
ここでは、第１層目の薄膜（以下、第１層とも称する）がホトプロセスでパターニングする層なので、「ＹＥＳ」の判断である。第１層の上にレジストを塗布する（Ｐ−３）。このホトプロセスで処理する層が第２層目以降であるか否かを判断する（Ｐ−４）。この層は第１層なので、通常の露光を行い（Ｐ−６）、現像して（Ｐ−７）、レジストパターンを形成する。（Ｐ−８）の判断で第２層目以降であるか否かを判断するが、第１層なので（Ｐ−１１）に行き、層間ズレ測定用パターン３と共に表示領域に形成される表示部パターン３’をエッチングで形成する。その後、レジストを剥離する（Ｐ−１２）。（Ｐ−１３）で、全プロセスが終了したか否かが判断される。この場合、終了ではないので、（Ｐ−１）に戻る。
【００２５】
次に、（Ｐ−１）で絶縁層を塗布し、ホトプロセスでパターニングしないので（Ｐ−２）→（Ｐ−１３）→（Ｐ−１）に戻る。今度は、パターニングする第２層目の薄膜（以下、第２層とも称する）を成膜する（Ｐ−１）。層間ズレ測定用パターン３として先のプロセスで形成したものを利用する。（Ｐ−２）→（Ｐ−３）→（Ｐ−４）に進み、（Ｐ−４）では第２層目以降なので「ＹＥＳ」の判断となり、（Ｐ−５）に行き、層間ズレ測定用パターン３の部分のレジスト４にハーフトーン露光を施す。層間ズレ測定用パターン３の部分以外の部分（表示領域など）は通常の露光を施す。これを現像してレジストパターンを形成する（Ｐ−７）。
【００２６】
（Ｐ−８）の判断では、この層は２層目目以降であるので「ＹＥＳ」の判断となり、検査装置で層間ズレ測定用パターン３と（Ｐ−７）で形成したレジスト４との層間ズレを測定し（Ｐ−９）、露光制御や後続の露光プロセスへフィードバックするデータを得る。あるいは、不良の検出を行う。その後、アッシングにより層間ズレ測定用パターン３の上のレジストを除去する（Ｐ−１０）。このとき、表示領域のレジストパターンは残留する。これをエッチングすることで（Ｐ−１１）、表示領域の第２層は所定のパターンにパターニングされると共に、層間ズレ測定用パターン３の上の第２層は完全に除去される。その後、表示領域に残留したレジスト４を剥離して除去する（Ｐ−１２）。以下、この後にパターニングが必要な層があれば第３層目、第４層目・・・として同様のプロセスを繰り返し、全プロセスの終了で、本実施例の製造方法がＥＮＤとなる。
【００２７】
図６は、本発明の製造方法の実施例１におけるレジスト膜厚を表示領域のパターンと層間ズレ測定用パターンとで比較して示すＴＦＴ基板の説明図である。図６の最上段は部分平面図（Plane）、２段目以降は断面図(Section)である。図６の（ａ）は表示領域を示し、ここではＴＦＴの部分を代表して示す。また、図６の（ｂ）は層間ズレ測定用パターン部分を示す。図６（ｂ）では枠状のパターンとした。尚、図６で示しているパターンはあくまで一例であり、他のどのようなパターンにも応用可能である。図６において、符号１はガラス基板、３は層間ズレ測定用パターン、３’は第１層の表示部パターン、３０は第１層の薄膜、４はレジスト、５は第２層、５０は第２層の薄膜、６は絶縁膜を示す。
【００２８】
図５で説明したように、（１）ガラス基板１上に第１層の薄膜３０を成膜する。（２）この上にレジスト４を塗布する。（３）レジスト４を電子ビームの直描で露光し、現像してレジスト４のパターンを形成する。（４）これをエッチングし、（５）レジストを剥離除去して第１層のパターンを形成する。この第１層のパターンは、表示領域では表示部パターン３’となり、層間ズレ測定用パターン３の部分では層間ズレ測定用パターン３となる。
【００２９】
（６）第１層のパターンを覆って絶縁膜（層間絶縁層）を形成し、（７）その上にパターニングする第２層目の薄膜５０を成膜する。（８）薄膜５０を覆ってレジスト４を塗布し、（９）電子ビームの直描で露光し、現像してレジスト４のパターンを形成する。このとき、層間ズレ測定用パターン３の部分のレジストのみをハーフトーン露光（Half-Exp.）し、現像によって、この部分のレジストの膜厚を他の部分（例えば表示領域のレジスト）よりも減少させる。（１０）層間ズレ測定用パターン３の部分の第１層３とハーフトーン露光して現像したレジスト４のパターンとで層間ズレを測定し（M/Ins.）、層間ズレデータを得る。（１１）アッシングにより、表示領域のレジスト４は膜厚が低減されるものの残留し、層間ズレ測定用パターン３の部分のレジスト４は除去される。（１２）これをエッチングすることにより、表示領域の第２層の薄膜５０がパターニングされ、層間ズレ測定用パターン３の部分の第２層の薄膜５０は完全に除去される。（１３）レジスト４を剥離除去して表示領域にのみ第２層のパターン５が形成される。
【００３０】
このように、層間ズレ測定用パターン３の部分の第２層の薄膜５０は完全に除去されるため、第３層目以降のパターニングでも層間ズレ測定用パターン３を再利用できる。尚、一番最後の層のパターニングの場合には層間ズレ測定用パターン３の上に膜が残っても影響はないので、その場合はハーフトーン露光をしてもよいし、しなくても良い。
【００３１】
なお、第１層、第２層、図示しない第３層以降のパターンは、あくまで一例であり、他の適当なパターンであっても本発明は同様に適用できる。
【００３２】
また、例えば、半導体層としてアモルファスシリコンを用いた薄膜トランジスタを有する表示装置の場合、層間ズレ測定用パターン３は、表示領域に形成された走査信号線と同一材料で同一の層に形成することができる。そして、第２層として、半導体層を用いることができる。
【００３３】
また、例えば、半導体層としてポリシリコンを用いた薄膜トランジスタを有する表示装置の場合、層間ズレ測定用パターン３は、表示領域に形成された薄膜トランジスタに用いられる半導体層と同一材料で同一の層に形成することができる。そして、第２層として、薄膜トランジスタに用いられるゲート電極を含む層を用いることができる。
【００３４】
また、以上例示した材料や構成要素の組合せに限定されず、様々な材料、パターンに対して本発明を適用可能である。
【００３５】
また、本発明は、液晶表示装置に限定されず、他の形式の表示装置にも適用可能である。また、アクティブマトリクス型の表示装置に限定されず、単純マトリクス型の表示装置にも適用可能である。
【実施例２】
【００３６】
前記した実施例１が、レジストの露光に電子ビーム直描を用いたものに対し、本発明の実施例２は、既知の露光マスクを用いた点で異なる。この場合、ハーフトーン露光は露光解像度以下の大きさのスリットを備えたハーフトーン露光マスク、あるいは、透過率が部分的に異なるハーフトーン露光マスクを用いて行う。これ以外のプロセスは実施例１と同様である。
【図面の簡単な説明】
【００３７】
【図１】複数枚のパネルを製造するためのＴＦＴ基板側のマザー基板の平面図である。
【図２】図１における層間ズレ測定用パターンの拡大平面図である。
【図３】従来の一枚のＴＦＴパネルの拡大平面図である。
【図４】層間ズレ測定用パターンの使用方法を本発明の実施例１と従来技術を対比させて示した図である。
【図５】本発明の実施例１のプロセスを説明する流れ図である。
【図６】本発明の製造方法の実施例１におけるレジスト膜厚を表示領域のパターンと層間ズレ測定用パターンとで比較して示すＴＦＴ基板の説明図である。
【符号の説明】
【００３８】
１・・・ガラス基板、３・・・層間ズレ測定用パターン、３’・・・表示部パターン、３０・・・第１層目の薄膜、４・・・レジスト、５・・・第２層、５０・・・第２層目の薄膜、６・・・絶縁膜。
【技術分野】
【０００１】
本発明は、表示装置に係り、ホトプロセスで形成する層間の位置ズレ測定用の、所謂層間ズレ測定用パターン領域を小さくすることで表示装置を構成する基板の利用効率を向上した表示装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などのパネル型アクティブマトリクス型表示装置は、表示パネルを構成する基板上に、複数の画素がマトリクス状に配置された表示領域と、表示領域を囲む周辺領域とを有している。また、表示パネルの基板上または表示パネルの基板に接続された回路基板上に、駆動回路や信号処理回路などを有している。また、液晶表示装置ではバックライトなどの補助光源を有する場合もある。ここでは、この種の表示パネルの典型例として液晶表示パネルを用いて説明する。液晶表示パネル（以下、単にパネルとも言う）は、上記表示領域を構成する複数の画素ごとに点灯を制御するアクティブ素子や画素電極を備える一方の基板と、この一方の基板とで液晶層を挟持する他方の基板を有する。一方の基板に備えるアクティブ素子には、通常は、薄膜トランジスタ（ＴＦＴ）が用いられるため、該一方の基板を薄膜トランジスタ基板または簡略的にＴＦＴ基板と呼んでいる。
【０００３】
ＴＦＴ基板には、薄膜トランジスタや画素電極のほかに、表示領域の周辺（周辺領域）に駆動回路が内蔵される場合もある。また、ＴＦＴ基板の表示領域には、薄膜トランジスタを構成する半導体層、絶縁層、導体層が形成される。ＩＰＳ方式の場合は対向電極も形成される。ＴＦＴ基板の表示領域には、容量形成用の電極を含む各種の電極や、薄膜トランジスタを選択する走査信号線や選択された薄膜トランジスタを通して画素に映像信号を供給する映像信号線など、多数の配線なども形成される。これら薄膜トランジスタや電極、配線などは、ホトリソグラフィープロセス（以下、単にホトプロセスとも言う）の繰り返しによってパターニングして形成される。
【０００４】
複数回のホトプロセスを行う場合、ホトプロセスで形成された２つの層の間の位置ズレを測定するために、層間ズレ測定の基準となる層間ズレ測定用パターンを有する。この層間ズレ測定用パターンを利用して、不良の検出、あるいは、以降のホトプロセスにフィードバックするデータを得ることも可能となる。この層間ズレ測定用パターンを形成する領域は、ＴＦＴ基板の製造に用いられるマザー基板の一部に設けられている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の層間ズレ測定用パターンは、ホトプロセスの数だけ必要であった。その理由は次の通りである。すなわち、層間ズレの測定には、層間ズレ測定用パターンの上にこれからパターニングしようとする膜と、そのパターニングのマスクに用いるホトレジストとを形成し、露光、現像したあと、ホトレジストと層間ズレ測定用パターンとを用いて層間ズレを測定することが必要になる。その後、エッチングによりホトレジストをマスクとしてパターニングしようとする膜をパターニングする。したがって、層間ズレ測定用パターンの上にもパターニングされた膜が残ってしまうため、次に別の膜をホトプロセスでパターニングしようとしても先ほど測定に用いた層間ズレ測定用パターンは再利用できないので、別の層間ズレ測定用パターンを利用する必要がある。したがって、従来の層間ズレ測定用パターンは、ホトプロセスの数だけ必要であった。
【０００６】
この場合、パターニングする層数が増えれば、ホトプロセスの数が増え、層間ズレ測定用パターンを形成する領域が広く必要になる。したがって、基板上で層間ズレ測定用パターンを形成する領域が増えてしまい、基板の利用効率が悪かった。
【０００７】
本発明の目的は、層間ズレ測定用パターン領域を小さくし、ＴＦＴ基板の周辺領域を狭くして表示領域を拡大すなわち、狭額縁化できるパネル型表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の製造方法は、例えば、以下の工程を含むことで、上記の目的を達成する。すなわち、
（１）第一番目ホトプロセスで最初の層のパターニングを行い、層間ズレ測定用パターンも一緒に形成する。次にパターニングを行う層のための第二番目のホトプロセスでホトレジストのハーフトーン露光を使い、層間ズレ測定用パターンの上に形成された層間ズレの測定に用いるホトレジストのパターンを他の部分よりも膜厚が薄くなるように当該ハーフトーン露光で形成する。この露光は、マスクを用いた露光でも良いが、レーザ光、化学線、あるいは電子ビームなどを用いた、所謂直描（マスクレス露光）で行うことが望ましい。
【０００９】
（２）前の層のパターンとの層間ズレの測定では、層間ズレ測定用パターンとハーフトーン露光したホトレジストパターンの位置を測定し、層間ズレの測定結果とする。
【００１０】
（３）この測定の完了後、アッシング処理により上記ハーフトーン露光により形成し、測定に用いたレジストパターンのレジストがなくなるまで削って除去する。パターニングで残したい部分のレジストは残したままとする。
【００１１】
（４）アッシングの後、エッチングを行いパターニングする。これにより、層間ズレ測定用パターンの上にはパターンが残らなくなる。
【００１２】
（５）第三番目のホトプロセス以降でも、第二番目のホトプロセスと同様のことを行い、先ほどの層間ズレ測定用パターンを再利用して層間ズレの測定を行うことができる。
【発明の効果】
【００１３】
この方法により、層間ズレを測定する基準となるＴＦＴ基板側の層間ズレ測定用パターンの再利用が可能になり、層間ズレ測定用パターン領域を小さくすることができる。これにより、基板の利用効率が向上する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の最良の実施形態を、図面を参照して詳細に説明する。
【００１５】
先ず、本発明のパネル製造方法の基本を説明し、その後に本発明の実施例１を従来技術との比較で説明する。図１は、複数枚のパネルを製造するためのＴＦＴ基板側のマザー基板の平面図である。マザー基板１は例えばガラス基板などの絶縁基板であり、多数のＴＦＴ基板のパネル２を配列してなり、各パネルの一部に検査パターンとしての層間ズレ測定用パターン３を有する。なお、層間ズレ測定用パターン３はマザー基板１のパネル領域（マザー基板１の切断後に表示装置として残る部分）の外にも配置されている。表示装置が液晶表示装置の場合は、このＴＦＴ基板側のマザー基板１の完成後に、ガラスを好適とする対向基板側のマザー基板（図示せず）を重ねて貼り合わせ、その後に個々のパネルに分離する。
【００１６】
図２は、図１における層間ズレ測定用パターンの拡大平面図である。ここでの層間ズレ測定用パターン３はＴＦＴ側の基板上に半導体層または導体層のパターニングで図示したような十字形に形成される。ただし、これはあくまで一例であるため、別の形状であっても良い。図３は、従来の一枚のＴＦＴパネルの拡大平面図である。マザー基板１から分割した図３のパネル２は、パネル２の一部に層間ズレ測定用パターン３のための領域（テスト領域７）が確保される。このテスト領域７は、製造プロセスの最終では切断されて除去される。そのため、パネルとして有効に使用できる領域８はマザー基板１から分離したパネル２よりも少なくなる。従来は、層間ズレ測定用パターン３は、１つのパネル２につきホト数分の個数だけ用意されていた。
【実施例１】
【００１７】
図４は、層間ズレ測定用パターンの使用方法を本発明の実施例１と従来技術を対比させて示した図である。図４の（ａ）は従来技術を、図４の（ｂ）は本発明の実施例１を示す。なお、図４の（ａ）における（ａ−１）は平面図、（ａ−２）は（ａ−１）のＡ−Ａ’における断面図である。同様に、図４の（ｂ）における（ｂ−１）は平面図、（ｂ−２）は（ｂ−１）のＡ−Ａ’における断面図である。
【００１８】
図４の（ａ）に示す従来の層間ズレ測定用パターン３の使用方法は、ガラス基板（マザー基板）１に半導体層または導体層または絶縁層のパターニングで第１層目のパターンである層間ズレ測定用パターン３と図示しない表示領域に形成する表示部パターン３’とを形成する。この層間ズレ測定用パターン３と表示部パターン３’を絶縁膜６で覆い、次に第１層目よりも後にパターニングする第２層目の薄膜（半導体層または導体層または絶縁層）５０を成膜する。その上にホトレジスト（以下、単にレジスト）４を塗布し、パターニングする。
【００１９】
このパターニングしたレジスト（レジストパターン）４と下層の層間ズレ測定用パターンとのズレ（層間ズレ）を測定し、直描の修正制御や以降のホトプロセスにおける表示部パターンの位置合わせを行うために使用される。レジスト４をマスクとして第２層目の薄膜５０をエッチングし、残ったレジスト４を除去する。層間ズレ測定用パターン３の上には第２層目のパターン５が、図示しない表示領域に形成された第２層目の表示部パターンと共に残留する。したがって、この層間ズレ測定用パターン３は、再利用できないので、この段階で役目を終える。
【００２０】
これに対して、図４の（ｂ）に示す本発明の実施例１の層間ズレ測定用パターン３の使用方法は次のとおりである。すなわち、図４の（ａ）と同様に、ガラス基板（マザー基板）１に半導体層または導体層または絶縁層のパターニングで第１層目のパターンである層間ズレ測定用パターン３と図示しない表示領域に形成する表示部パターン３’とを共に形成する。この層間ズレ測定用パターン３と表示部パターン３’とを絶縁膜６で覆い、次に第１層目よりも後にパターニングする第２層目の薄膜（半導体層または導体層または絶縁層）５０を成膜する。この薄膜５０は、図示しない表示領域にも形成される。
【００２１】
この薄膜５０の上にレジスト４を塗布し、パターニングする。このレジスト４のうち、層間ズレ測定用パターン３の部分にあるレジスト４をハーフトーン露光することで、現像後に他の部分（例えば通常の強さで露光した表示領域のレジスト４）よりも薄く残るようにする。レジスト４と下層の層間ズレ測定用パターン３とのズレ（層間ズレ）を測定し、露光制御や以降の表示部パターンの位置合わせのためのデータとする。あるいは、不良の検出に用いる。その後、アッシングにより層間ズレ測定用パターン３の上のレジストを除去する。このとき、表示領域の表示部パターン４は厚いので、当初の厚さよりは薄くなるものの、表示部パターンのマスクになるような形状でレジスト４が残る。
【００２２】
第２層目の表示部パターン５は、当該表示部のレジスト４をマスクとして薄膜５０をエッチングして形成する。図４の（ｂ）に示すように、このエッチングでレジスト４のない層間ズレ測定用パターンの部分の薄膜５０は除去されてパターンが残らない。したがって、この層間ズレ測定用パターン３は、以降の第３層、第４層、・・・のパターンの層間ズレ測定用パターン３として再利用して使用することができる。このように、実施例１では、パネル２の一部に基本的には一つの層間ズレ測定用パターン３を形成するのみで、多層の層間ズレを測定し、位置合わせデータを得ることができるため、図３で説明したような大きなテスト領域７を設ける必要がない。したがって、パネル２の有効に利用できる領域８が拡大し、基板の利用効率が向上する。
【００２３】
図５は、本発明の実施例１のプロセスを説明する流れ図である。層間ズレ測定用パターン３の部分におけるレジスト４の膜厚やハーフトーン露光パターンなどのデータを含む露光データをＣＡＤで作成し、「Ｐｈｏｔｏ-ｐｒｏｃｅｓｓ Ｄａｔａ」としてホトリソプロセス装置にセットしておく。ＴＦＴ基板用のガラス基板（マザー基板１）上に第１層目の薄膜を成膜する（プロセス１、以下Ｐ−１のように記載）。次のプロセスがホトプロセスであるか否かを判断する（Ｐ−２）。Ｐ−２において「ＮＯ」はＰ−１で成膜される層がパターニングされない層間絶縁層などの成膜であり、ホトプロセスではない場合を示す。
【００２４】
ここでは、第１層目の薄膜（以下、第１層とも称する）がホトプロセスでパターニングする層なので、「ＹＥＳ」の判断である。第１層の上にレジストを塗布する（Ｐ−３）。このホトプロセスで処理する層が第２層目以降であるか否かを判断する（Ｐ−４）。この層は第１層なので、通常の露光を行い（Ｐ−６）、現像して（Ｐ−７）、レジストパターンを形成する。（Ｐ−８）の判断で第２層目以降であるか否かを判断するが、第１層なので（Ｐ−１１）に行き、層間ズレ測定用パターン３と共に表示領域に形成される表示部パターン３’をエッチングで形成する。その後、レジストを剥離する（Ｐ−１２）。（Ｐ−１３）で、全プロセスが終了したか否かが判断される。この場合、終了ではないので、（Ｐ−１）に戻る。
【００２５】
次に、（Ｐ−１）で絶縁層を塗布し、ホトプロセスでパターニングしないので（Ｐ−２）→（Ｐ−１３）→（Ｐ−１）に戻る。今度は、パターニングする第２層目の薄膜（以下、第２層とも称する）を成膜する（Ｐ−１）。層間ズレ測定用パターン３として先のプロセスで形成したものを利用する。（Ｐ−２）→（Ｐ−３）→（Ｐ−４）に進み、（Ｐ−４）では第２層目以降なので「ＹＥＳ」の判断となり、（Ｐ−５）に行き、層間ズレ測定用パターン３の部分のレジスト４にハーフトーン露光を施す。層間ズレ測定用パターン３の部分以外の部分（表示領域など）は通常の露光を施す。これを現像してレジストパターンを形成する（Ｐ−７）。
【００２６】
（Ｐ−８）の判断では、この層は２層目目以降であるので「ＹＥＳ」の判断となり、検査装置で層間ズレ測定用パターン３と（Ｐ−７）で形成したレジスト４との層間ズレを測定し（Ｐ−９）、露光制御や後続の露光プロセスへフィードバックするデータを得る。あるいは、不良の検出を行う。その後、アッシングにより層間ズレ測定用パターン３の上のレジストを除去する（Ｐ−１０）。このとき、表示領域のレジストパターンは残留する。これをエッチングすることで（Ｐ−１１）、表示領域の第２層は所定のパターンにパターニングされると共に、層間ズレ測定用パターン３の上の第２層は完全に除去される。その後、表示領域に残留したレジスト４を剥離して除去する（Ｐ−１２）。以下、この後にパターニングが必要な層があれば第３層目、第４層目・・・として同様のプロセスを繰り返し、全プロセスの終了で、本実施例の製造方法がＥＮＤとなる。
【００２７】
図６は、本発明の製造方法の実施例１におけるレジスト膜厚を表示領域のパターンと層間ズレ測定用パターンとで比較して示すＴＦＴ基板の説明図である。図６の最上段は部分平面図（Plane）、２段目以降は断面図(Section)である。図６の（ａ）は表示領域を示し、ここではＴＦＴの部分を代表して示す。また、図６の（ｂ）は層間ズレ測定用パターン部分を示す。図６（ｂ）では枠状のパターンとした。尚、図６で示しているパターンはあくまで一例であり、他のどのようなパターンにも応用可能である。図６において、符号１はガラス基板、３は層間ズレ測定用パターン、３’は第１層の表示部パターン、３０は第１層の薄膜、４はレジスト、５は第２層、５０は第２層の薄膜、６は絶縁膜を示す。
【００２８】
図５で説明したように、（１）ガラス基板１上に第１層の薄膜３０を成膜する。（２）この上にレジスト４を塗布する。（３）レジスト４を電子ビームの直描で露光し、現像してレジスト４のパターンを形成する。（４）これをエッチングし、（５）レジストを剥離除去して第１層のパターンを形成する。この第１層のパターンは、表示領域では表示部パターン３’となり、層間ズレ測定用パターン３の部分では層間ズレ測定用パターン３となる。
【００２９】
（６）第１層のパターンを覆って絶縁膜（層間絶縁層）を形成し、（７）その上にパターニングする第２層目の薄膜５０を成膜する。（８）薄膜５０を覆ってレジスト４を塗布し、（９）電子ビームの直描で露光し、現像してレジスト４のパターンを形成する。このとき、層間ズレ測定用パターン３の部分のレジストのみをハーフトーン露光（Half-Exp.）し、現像によって、この部分のレジストの膜厚を他の部分（例えば表示領域のレジスト）よりも減少させる。（１０）層間ズレ測定用パターン３の部分の第１層３とハーフトーン露光して現像したレジスト４のパターンとで層間ズレを測定し（M/Ins.）、層間ズレデータを得る。（１１）アッシングにより、表示領域のレジスト４は膜厚が低減されるものの残留し、層間ズレ測定用パターン３の部分のレジスト４は除去される。（１２）これをエッチングすることにより、表示領域の第２層の薄膜５０がパターニングされ、層間ズレ測定用パターン３の部分の第２層の薄膜５０は完全に除去される。（１３）レジスト４を剥離除去して表示領域にのみ第２層のパターン５が形成される。
【００３０】
このように、層間ズレ測定用パターン３の部分の第２層の薄膜５０は完全に除去されるため、第３層目以降のパターニングでも層間ズレ測定用パターン３を再利用できる。尚、一番最後の層のパターニングの場合には層間ズレ測定用パターン３の上に膜が残っても影響はないので、その場合はハーフトーン露光をしてもよいし、しなくても良い。
【００３１】
なお、第１層、第２層、図示しない第３層以降のパターンは、あくまで一例であり、他の適当なパターンであっても本発明は同様に適用できる。
【００３２】
また、例えば、半導体層としてアモルファスシリコンを用いた薄膜トランジスタを有する表示装置の場合、層間ズレ測定用パターン３は、表示領域に形成された走査信号線と同一材料で同一の層に形成することができる。そして、第２層として、半導体層を用いることができる。
【００３３】
また、例えば、半導体層としてポリシリコンを用いた薄膜トランジスタを有する表示装置の場合、層間ズレ測定用パターン３は、表示領域に形成された薄膜トランジスタに用いられる半導体層と同一材料で同一の層に形成することができる。そして、第２層として、薄膜トランジスタに用いられるゲート電極を含む層を用いることができる。
【００３４】
また、以上例示した材料や構成要素の組合せに限定されず、様々な材料、パターンに対して本発明を適用可能である。
【００３５】
また、本発明は、液晶表示装置に限定されず、他の形式の表示装置にも適用可能である。また、アクティブマトリクス型の表示装置に限定されず、単純マトリクス型の表示装置にも適用可能である。
【実施例２】
【００３６】
前記した実施例１が、レジストの露光に電子ビーム直描を用いたものに対し、本発明の実施例２は、既知の露光マスクを用いた点で異なる。この場合、ハーフトーン露光は露光解像度以下の大きさのスリットを備えたハーフトーン露光マスク、あるいは、透過率が部分的に異なるハーフトーン露光マスクを用いて行う。これ以外のプロセスは実施例１と同様である。
【図面の簡単な説明】
【００３７】
【図１】複数枚のパネルを製造するためのＴＦＴ基板側のマザー基板の平面図である。
【図２】図１における層間ズレ測定用パターンの拡大平面図である。
【図３】従来の一枚のＴＦＴパネルの拡大平面図である。
【図４】層間ズレ測定用パターンの使用方法を本発明の実施例１と従来技術を対比させて示した図である。
【図５】本発明の実施例１のプロセスを説明する流れ図である。
【図６】本発明の製造方法の実施例１におけるレジスト膜厚を表示領域のパターンと層間ズレ測定用パターンとで比較して示すＴＦＴ基板の説明図である。
【符号の説明】
【００３８】
１・・・ガラス基板、３・・・層間ズレ測定用パターン、３’・・・表示部パターン、３０・・・第１層目の薄膜、４・・・レジスト、５・・・第２層、５０・・・第２層目の薄膜、６・・・絶縁膜。
【特許請求の範囲】
【請求項１】
表示領域に形成されたパターンと共に層間ズレ測定の基準となる層間ズレ測定用パターンを第１層パターンとして有する絶縁基板上に、前記第１層パターンよりも後にパターニングする層を第２層として形成し、
前記第２層の上に塗布したホトレジストのうちの前記層間ズレ測定用パターン上のホトレジストはハーフトーン露光し、前記表示領域のホトレジストは通常露光し、現像してレジストパターンを形成し、
前記層間ズレ測定用パターン上に位置する前記レジストパターンと前記層間ズレ測定用パターンとの層間ズレを測定後、アッシングにより前記表示領域に位置する前記レジストパターンを残しつつ前記層間ズレ測定用パターン上に位置する前記レジストパターンを除去し、
前記アッシング後に残った前記表示領域の前記レジストパターンをマスクとして前記第２層をパターニングし、前記層間ズレ測定用パターン上に位置する前記第２層を除去することを特徴とする表示装置の製造方法。
【請求項２】
請求項１において、
前記露光が、レーザ光、化学線、電子ビームの何れかの直描であることを特徴とする表示装置の製造方法。
【請求項３】
請求項１又は２において、
前記層間ズレ測定用パターンは、前記第２層よりも後に形成される第３層のパターニングでの層間ズレ測定用パターンとしても用いることを特徴とする表示装置の製造方法。
【請求項４】
請求項１から３の何れかにおいて、
前記第２層をパターニングする工程よりも後に、前記絶縁基板を切断する工程を有し、
前記層間ズレ測定用パターンは、前記絶縁基板の切断後に前記表示装置として残る領域に形成されていることを特徴とする表示装置の製造方法。
【請求項５】
請求項１から４の何れかにおいて、
前記層間ズレ測定用パターンは、前記表示領域に形成された走査信号線と同一材料で同一の層に形成されることを特徴とする表示装置の製造方法。
【請求項６】
請求項５において、
前記第２層は、半導体層であることを特徴とする表示装置の製造方法。
【請求項７】
請求項１から４の何れかにおいて、
前記層間ズレ測定用パターンは、前記表示領域に形成された薄膜トランジスタに用いられる半導体層と同一材料で同一の層に形成されることを特徴とする表示装置の製造方法。
【請求項８】
請求項７において、
前記第２層は、前記薄膜トランジスタに用いられるゲート電極を含む層であることを特徴とする表示装置の製造方法。
【請求項１】
表示領域に形成されたパターンと共に層間ズレ測定の基準となる層間ズレ測定用パターンを第１層パターンとして有する絶縁基板上に、前記第１層パターンよりも後にパターニングする層を第２層として形成し、
前記第２層の上に塗布したホトレジストのうちの前記層間ズレ測定用パターン上のホトレジストはハーフトーン露光し、前記表示領域のホトレジストは通常露光し、現像してレジストパターンを形成し、
前記層間ズレ測定用パターン上に位置する前記レジストパターンと前記層間ズレ測定用パターンとの層間ズレを測定後、アッシングにより前記表示領域に位置する前記レジストパターンを残しつつ前記層間ズレ測定用パターン上に位置する前記レジストパターンを除去し、
前記アッシング後に残った前記表示領域の前記レジストパターンをマスクとして前記第２層をパターニングし、前記層間ズレ測定用パターン上に位置する前記第２層を除去することを特徴とする表示装置の製造方法。
【請求項２】
請求項１において、
前記露光が、レーザ光、化学線、電子ビームの何れかの直描であることを特徴とする表示装置の製造方法。
【請求項３】
請求項１又は２において、
前記層間ズレ測定用パターンは、前記第２層よりも後に形成される第３層のパターニングでの層間ズレ測定用パターンとしても用いることを特徴とする表示装置の製造方法。
【請求項４】
請求項１から３の何れかにおいて、
前記第２層をパターニングする工程よりも後に、前記絶縁基板を切断する工程を有し、
前記層間ズレ測定用パターンは、前記絶縁基板の切断後に前記表示装置として残る領域に形成されていることを特徴とする表示装置の製造方法。
【請求項５】
請求項１から４の何れかにおいて、
前記層間ズレ測定用パターンは、前記表示領域に形成された走査信号線と同一材料で同一の層に形成されることを特徴とする表示装置の製造方法。
【請求項６】
請求項５において、
前記第２層は、半導体層であることを特徴とする表示装置の製造方法。
【請求項７】
請求項１から４の何れかにおいて、
前記層間ズレ測定用パターンは、前記表示領域に形成された薄膜トランジスタに用いられる半導体層と同一材料で同一の層に形成されることを特徴とする表示装置の製造方法。
【請求項８】
請求項７において、
前記第２層は、前記薄膜トランジスタに用いられるゲート電極を含む層であることを特徴とする表示装置の製造方法。
【図１】
【図４】
【図６】
【図２】
【図３】
【図５】
【図４】
【図６】
【図２】
【図３】
【図５】
【公開番号】特開２００９−１６９３２８（Ｐ２００９−１６９３２８Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−１００８１（Ｐ２００８−１００８１）
【出願日】平成２０年１月２１日（２００８．１．２１）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月２１日（２００８．１．２１）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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