表示装置
【課題】信号線駆動回路の消費電力、ひいては装置全体の消費電力を抑えることができる、アクティブマトリクス型の表示装置を提供する。
【解決手段】1ライン期間に画素に入力されるビデオ信号のデータを書き込み、なおかつ該データを保持することができる記憶回路を、表示装置の信号線駆動回路に複数設ける。そして、各記憶回路に保持されているデータは、対応するラインの画素にビデオ信号として入力される。駆動回路に2つ以上の記憶回路を有することで、2つ以上のライン期間に対応するビデオ信号のデータを、記憶回路に並行して保持することが可能となる。
【解決手段】1ライン期間に画素に入力されるビデオ信号のデータを書き込み、なおかつ該データを保持することができる記憶回路を、表示装置の信号線駆動回路に複数設ける。そして、各記憶回路に保持されているデータは、対応するラインの画素にビデオ信号として入力される。駆動回路に2つ以上の記憶回路を有することで、2つ以上のライン期間に対応するビデオ信号のデータを、記憶回路に並行して保持することが可能となる。
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【特許請求の範囲】
【請求項1】
複数の画素を有する画素部と、前記複数の画素へのビデオ信号の入力を制御する信号線駆動回路とを有し、
前記信号線駆動回路は、非連続に出現する2つ以上のライン期間に対応する前記ビデオ信号のデータを並行して保持することができる複数の記憶回路を有することを特徴とする表示装置。
【請求項2】
複数の画素を有する画素部と、前記複数の画素をラインごとに選択する走査線駆動回路と、前記選択された画素へのビデオ信号の入力を制御する信号線駆動回路とを有し、
前記信号線駆動回路は、非連続に出現する2つ以上のライン期間に対応する前記ビデオ信号のデータを並行して保持することができる複数の記憶回路を有することを特徴とする表示装置。
【請求項3】
複数の画素を有する画素部と、信号線駆動回路とを有し、
前記信号線駆動回路は、ビデオ信号をサンプリングするサンプリング回路と、前記サンプリングされたビデオ信号を記憶し、前記複数の画素に入力する複数の記憶回路とを有することを特徴とする表示装置。
【請求項4】
複数の画素を有する画素部と、前記複数の画素をラインごとに選択する走査線駆動回路と、信号線駆動回路とを有し、
前記信号線駆動回路は、ビデオ信号をサンプリングするサンプリング回路と、前記サンプリングされたビデオ信号を記憶し、前記選択された画素に入力する複数の記憶回路とを有することを特徴とする表示装置。
【請求項5】
複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を抽出するデータ比較部と、複数の画素を有する画素部と、前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路とを有し、
前記信号線駆動回路は、前記複数のライン期間を通して、前記ビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される複数の記憶回路を有することを特徴とする表示装置。
【請求項6】
複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を抽出するデータ比較部と、複数の画素を有する画素部と、前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路とを有し、
前記信号線駆動回路は、前記ビデオ信号をサンプリングするサンプリング回路と、前記複数のライン期間を通して、前記サンプリングされたビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される複数の記憶回路とを有することを特徴とする表示装置。
【請求項7】
複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を有する複数のグループを抽出するデータ比較部と、複数の画素を有する画素部と、前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路とを有し、
前記データ比較部は、前記複数の各グループが有する前記複数のライン期間の数を数えるカウンタと、前記複数のライン期間の数に従って前記複数のグループの選択を行う演算回路とを有し、
前記信号線駆動回路は、前記複数のグループのうち選択されたグループが有する前記複数のライン期間を通して、前記ビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される、複数の記憶回路を有することを特徴とする表示装置。
【請求項8】
請求項1乃至請求項7のいずれか1項において、
前記信号線駆動回路は、前記複数の記憶回路から出力された前記ビデオ信号をアナログのビデオ信号に変換するデジタルアナログ変換回路をさらに有することを特徴とする表示装置。
【請求項9】
請求項1乃至請求項8のいずれか1項において、
前記メモリを複数有することを特徴とする表示装置。
【請求項1】
複数の画素を有する画素部と、前記複数の画素へのビデオ信号の入力を制御する信号線駆動回路とを有し、
前記信号線駆動回路は、非連続に出現する2つ以上のライン期間に対応する前記ビデオ信号のデータを並行して保持することができる複数の記憶回路を有することを特徴とする表示装置。
【請求項2】
複数の画素を有する画素部と、前記複数の画素をラインごとに選択する走査線駆動回路と、前記選択された画素へのビデオ信号の入力を制御する信号線駆動回路とを有し、
前記信号線駆動回路は、非連続に出現する2つ以上のライン期間に対応する前記ビデオ信号のデータを並行して保持することができる複数の記憶回路を有することを特徴とする表示装置。
【請求項3】
複数の画素を有する画素部と、信号線駆動回路とを有し、
前記信号線駆動回路は、ビデオ信号をサンプリングするサンプリング回路と、前記サンプリングされたビデオ信号を記憶し、前記複数の画素に入力する複数の記憶回路とを有することを特徴とする表示装置。
【請求項4】
複数の画素を有する画素部と、前記複数の画素をラインごとに選択する走査線駆動回路と、信号線駆動回路とを有し、
前記信号線駆動回路は、ビデオ信号をサンプリングするサンプリング回路と、前記サンプリングされたビデオ信号を記憶し、前記選択された画素に入力する複数の記憶回路とを有することを特徴とする表示装置。
【請求項5】
複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を抽出するデータ比較部と、複数の画素を有する画素部と、前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路とを有し、
前記信号線駆動回路は、前記複数のライン期間を通して、前記ビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される複数の記憶回路を有することを特徴とする表示装置。
【請求項6】
複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を抽出するデータ比較部と、複数の画素を有する画素部と、前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路とを有し、
前記信号線駆動回路は、前記ビデオ信号をサンプリングするサンプリング回路と、前記複数のライン期間を通して、前記サンプリングされたビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される複数の記憶回路とを有することを特徴とする表示装置。
【請求項7】
複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を有する複数のグループを抽出するデータ比較部と、複数の画素を有する画素部と、前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路とを有し、
前記データ比較部は、前記複数の各グループが有する前記複数のライン期間の数を数えるカウンタと、前記複数のライン期間の数に従って前記複数のグループの選択を行う演算回路とを有し、
前記信号線駆動回路は、前記複数のグループのうち選択されたグループが有する前記複数のライン期間を通して、前記ビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される、複数の記憶回路を有することを特徴とする表示装置。
【請求項8】
請求項1乃至請求項7のいずれか1項において、
前記信号線駆動回路は、前記複数の記憶回路から出力された前記ビデオ信号をアナログのビデオ信号に変換するデジタルアナログ変換回路をさらに有することを特徴とする表示装置。
【請求項9】
請求項1乃至請求項8のいずれか1項において、
前記メモリを複数有することを特徴とする表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【公開番号】特開2008−170749(P2008−170749A)
【公開日】平成20年7月24日(2008.7.24)
【国際特許分類】
【出願番号】特願2007−4106(P2007−4106)
【出願日】平成19年1月12日(2007.1.12)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成20年7月24日(2008.7.24)
【国際特許分類】
【出願日】平成19年1月12日(2007.1.12)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
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