表示装置
【課題】駆動回路を実装した後でも、駆動回路の不良を自己検出する手段を備え、駆動回路に欠陥があった場合に自己修復できる、表示装置を提供する。
【解決手段】本発明の表示装置１は、集積回路１０ａ・１０ｂおよび液晶パネル１３を備えており、集積回路１０ａ・１０ｂは液晶パネル１３のデータ線に並列接続されている。マスター側の集積回路１０ａは、自身の不良を自己検出する機能を有しており、不良が検出された場合、データ線の駆動を停止し、スレーブ側の集積回路１０ｂがデータ線を駆動する。これにより、マスター側の集積回路１０ａに欠陥があっても自己修復できる。
【解決手段】本発明の表示装置１は、集積回路１０ａ・１０ｂおよび液晶パネル１３を備えており、集積回路１０ａ・１０ｂは液晶パネル１３のデータ線に並列接続されている。マスター側の集積回路１０ａは、自身の不良を自己検出する機能を有しており、不良が検出された場合、データ線の駆動を停止し、スレーブ側の集積回路１０ｂがデータ線を駆動する。これにより、マスター側の集積回路１０ａに欠陥があっても自己修復できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡコンバータ出力回路における不具合の自己検出および自己修復を行う、表示装置に関するものである。
【背景技術】
【０００２】
近年、液晶パネル等の大型化および高精細化に伴い、液晶駆動用半導体集積回路においては、液晶駆動用出力端子の端子数増加や、出力端子からの出力する多値電圧の多階調化が進んでいる。例えば、現在主流の液晶駆動用半導体集積回路は、２５６階調の電圧を出力可能な約５００個の出力端子数を備えるものがある。さらに、出力端子数を１０００個以上備えた、液晶駆動用半導体集積回路の開発も、現在行われている。また、階調出力電圧は、液晶パネルの多色化に伴い、１０２４階調を出力可能な液晶駆動用半導体集積回路の開発も行われている。
【０００３】
ここで、従来の液晶駆動用半導体集積回路の構成を、図１２を参照して以下に説明する。図１２は、従来の液晶駆動用半導体集積回路の構成を示すブロック図である。
【０００４】
同図に示す液晶駆動用半導体集積回路２０１は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力できる。まず、液晶駆動用半導体集積回路２０１の構成について説明する。液晶駆動用半導体集積回路２０１は、外部にクロック入力端子２０２、複数の信号入力端子を備えた階調データ入力端子２０３、ＬＯＡＤ信号入力端子２０４、および、基準電源端子であるＶ０端子２０５、Ｖ１端子２０６、Ｖ２端子２０７、Ｖ３端子２０８、Ｖ４端子２０９を備えている。さらに、液晶駆動用半導体集積回路２０１は、ｎ個の液晶駆動用信号出力端子２１１−１〜２１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子２１１−１〜２１１−ｎを総称する場合は、信号出力端子２１１と称する）を備えている。また、液晶駆動用半導体集積回路２０１は、基準電源補正回路２２１、ポインタ用シフトレジスタ回路２２３、ラッチ回路部２２４、ホールド回路２２５、Ｄ／Ａコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣと称する。）回路２２６、および出力バッファ２２７を備えている。また、ポインタ用シフトレジスタ回路２２３は、ｎ段のシフトレジスタ回路２２３−１〜２２３−ｎにより構成される。さらに、ラッチ回路部２２４は、ｎ個のラッチ回路２２４−１〜２２４−ｎにより構成され、およびホールド回路２２５は、ｎ個のホールド回路２２５−１〜２２５−ｎにより構成される。また、ＤＡＣ回路２２６は、ｎ個のＤＡＣ回路２２６−１〜２２６−ｎにより構成される。加えて、出力バッファ２２７はｎ個の出力バッファ２２７−１から２２７−ｎにより構成され、各出力バッファは、オペアンプにより構成される。
【０００５】
次に、液晶駆動用半導体集積回路２０１の動作について説明する。ポインタ用シフトレジスタ回路２２３は、クロック入力端子２０２より入力したクロック入力信号に基づき、１個目のラッチ回路２２４−１からｎ個目のラッチ回路２２４−ｎまで順次選択する。ポインタ用シフトレジスタ回路２２３により選択されたラッチ回路２２４は、階調データ入力端子２０３からの階調出力データを格納する。なお、階調出力データは、ラッチ回路２２４ごとに対応する、言い換えれば、信号出力端子２１１ごとに対応する、上記クロック入力信号に同期したデータである。したがって、各ラッチ回路２２４−１〜２２４−ｎは、信号出力端子２１１ごとに対応する、それぞれ異なる値の階調出力データを格納できる。ラッチ回路２２４−１〜２２４−ｎに格納された階調出力データは、データＬＯＡＤ信号により、それぞれ対応するｎ個のホールド回路２２５−１〜２２５−ｎへ転送する。さらに、ホールド回路２２５−１〜２２５−ｎは、ラッチ回路２２４−１〜２２４−ｎより入力した階調出力データを、デジタルデータとしてＤＡＣ回路２２６−１〜２２６−ｎに出力する。
【０００６】
ここで、ＤＡＣ回路２２６−１〜２２６−ｎは、ホールド回路２２５からの階調出力データに基づき、ｍ種類の階調電圧における、１つの電圧値を選択し、出力バッファ２２７−１〜２２７−ｎに出力する。なおＤＡＣ回路２２６は、基準電源端子Ｖ０端子２０５〜Ｖ４端子２０９より入力する電圧によって、ｍ種類の階調電圧を出力することが可能である。次に、出力バッファ２２７は、ＤＡＣ回路２２６からの階調電圧をバッファし、信号出力端子２１１−１〜２１１−ｎに、液晶パネル駆動用信号として出力する。
【０００７】
以上のように、シフトレジスタ回路２２３、ラッチ回路２２４、ホールド回路２２５、ＤＡＣ回路２２６、および出力バッファ２２７は、液晶駆動用信号出力端子２１１と同じ個数必要なり、液晶駆動用信号出力端子２１１が１０００端子であれば、上記の各回路２２４〜２２７も、それぞれ１０００個必要となる。
【０００８】
上述したように、近年、液晶パネル等の表示装置が大型化・高精細化が進んでおり、フルスペックの高精細テレビ（ＨＤＴＶ：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）においては、データライン数は１９２０本となる。よって、表示駆動用半導体集積回路は、データラインごとに、Ｒ・Ｇ・Ｂの階調電圧の信号を与える必要があり、結果、表示駆動用半導体集積回路は、１９２０本×３（Ｒ・Ｇ・Ｂ）＝５７６０本の出力数、言い換えれば、５７６０個の液晶駆動用信号出力端子を備える必要がある。ここで、１つの表示駆動用半導体集積回路の出力数を７２０本とした場合、表示駆動用半導体集積回路は８個必要となる。
【０００９】
一般的に、表示駆動用半導体集積回路はウエハ段階においてテストされ、パッケージ後出荷テストされ、液晶パネルへ搭載後に表示テストが行われる。さらに、バーンインやストレステストのスクリーニングテストにより、初期不良が起こる可能性のある半導体集積回路は取り除かれる。したがって、表示不良が起こる、表示駆動用半導体集積回路を搭載した表示装置が、市場へ出荷されることはない。しかしながら、出荷前のテストやスクリーニングテストの際には、不良と判断されなかった、極微小の欠陥や異物の付着混入により、表示装置を使用している間に表示不良が稀に発生する。例えば、表示駆動用半導体集積回路の１つのデータラインにおける、出荷後の表示不良が発生する割合が０．０１ｐｐｍ（１億分の１）であったとしても、データライン数が５７６０本となるフルスペックのＨＤＴＶにおいては、表示不良の発生割合は、５７．６ｐｐｍ（１００万分の５７．６）となる。つまり、約１７３６１台に１台が、表示不良を発生することになり、より大型化・高精細化になるほど、表示不良の発生割合は高くなる。
【００１０】
このような、表示不良が発生した場合、迅速に表示装置を回収し、表示駆動用半導体集積回路のリペアを行う必要があるが、回収修理に大きなコストを要するのはもちろんのこと、商品イメージが低下することになる。
【００１１】
ここで、従来技術においては、表示駆動用半導体集積回路に、欠陥となる回路に備える予備の回路を設け、欠陥のある回路を予備の回路に切り替えることにより、表示駆動用半導体集積回路の不具合を回避することが開示されている。
【００１２】
具体的には、特許文献１において、表示駆動用半導体集積回路が、シフトレジスタの各段に予備の並列回路を備え、シフトレジスタの自己検査を行い、この検査結果をもとに、並列回路の欠陥のない一方を選択することによって、欠陥のシフトレジスタが引き起こす表示不良を回避する手法が開示されている。さらに、特許文献２においては、ＤＡＣ回路の入力と出力にセレクターを設け、欠陥のあるＤＡＣ回路の位置が記憶されたＲＡＭの情報をもとに、セレクターを切り替え、欠陥のないＤＡＣ回路を選択して使用する方法が開示されている。
【特許文献１】特開平６−２０８３４６号公報（１９９４年７月２６日公開）
【特許文献２】特開平８−２７８７７１号公報（１９９６年１０月２２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１は、シフトレジスタに並列した予備回路を設け、シフトレジスタの欠陥を検出する方法、および、欠陥のあるシフトレジスタを予備のシフトレジスタに切り替える自己修復方法について開示しているが、その他のＤＡＣ回路等の出力回路における、欠陥を検出する方法や自己修復方法については開示していない。
【００１４】
また、特許文献２は、欠陥のあるＤＡＣ回路を検出する方法について、全く開示していない。
【００１５】
本発明は、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できる、表示装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る表示装置は、上記課題を解決するために、表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、各データ線には、上記駆動回路が複数並列接続されており、並列接続された複数の駆動回路のうち少なくとも１つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、上記データ線に接続された出力端子と、上記出力端子に接続可能な出力回路を含む出力回路ブロックと、予備出力回路ブロックと、上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴としている。
【００１７】
上記の構成によれば、各データ線に、駆動回路が複数並列接続されており、そのうちの少なくとも１つが、自身の不良を自己検出する機能を有している。自身の不良が自己検出された場合、当該駆動回路によるデータ線の駆動を停止し、並列接続された他の駆動回路が、不良が自己検出された駆動回路に代わって、データ線の駆動を行う。
【００１８】
また、比較手段において、出力端子に接続された出力ブロックに含まれる出力回路からの出力信号と、予備出力ブロックに含まれる予備出力回路からの出力信号と比較する。ここで、比較手段は、２つの出力信号、言い換えれば、２つの階調電圧を比較することにより、出力回路に欠陥があった場合と、欠陥がなかった場合とにおいて、異なる値の信号を出力する。
【００１９】
具体的に述べると、例えば、出力回路に階調ｍの入力信号を入力し、予備出力回路に階調ｍ＋１の入力信号を入力する。なお、階調ｍの階調電圧は、階調ｍ＋１の階調電圧よりも低い電圧である。ここで、出力回路が正常であれば、比較手段は、予備出力回路より入力した階調電圧の方が高いことを示す信号を出力する。一方、出力回路に欠陥があり、階調ｍの信号を入力しても、出力回路は高い階調電圧しか出力できない場合、比較手段は、出力回路より入力した階調電圧の方が高いことを示す信号を出力する。
【００２０】
このように、自身の不良を自己検出する機能を有する駆動回路は、比較手段において、出力回路および予備出力回路より出力される階調電圧を比較することにより、出力回路に欠陥がある場合とない場合とにおいて、異なる値の信号を出力する。
【００２１】
次に、判定手段は、比較手段より出力された信号より、出力回路が不良か否かを判定する。具体的には、上述したような、出力回路に階調ｍの入力信号を入力し、予備出力回路に階調ｍ＋１の入力信号を入力した場合に、出力回路からの階調電圧が高いことを示す信号を、比較手段より入力したときは、出力回路は不良であると判定する。一方、予備出力回路からの階調電圧が高いことを示す信号を、比較手段より入力した場合は、判定手段は、出力回路は不良でないと判定する。
【００２２】
さらに、自身の不良を自己検出する機能を有する駆動回路は、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力する。さらに、当該他の駆動回路は、動作切換信号が入力されることにより、データ線の駆動を開始する。これにより、本発明の表示装置は、容易に出力回路の欠陥を検出する具体的な手段を備え、出力回路に欠陥があった場合に自己修復できる。したがって、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できる、表示装置を提供できるという効果を奏する。
【００２３】
本発明に係る表示装置では、各データ線には２つの駆動回路が並列接続されており、当該２つの駆動回路は、マスター側駆動回路とスレーブ側駆動回路とからなり、マスター側駆動回路およびスレーブ側駆動回路のうち少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有しており、マスター側駆動回路は、当該機能により不良と判定された場合、データ線の駆動を停止し、上記スレーブ側駆動回路が当該データ線の駆動を行うことが好ましい。
【００２４】
上記の構成によれば、各データ線に、マスター側駆動回路とスレーブ側駆動回路とが並列接続されており、少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有している。マスター側駆動回路は、自身の不良が検出された場合、データ線の駆動を停止し、スレーブ側駆動回路が、マスター側駆動回路に代わって、データ線の駆動を行う。したがって、マスター側駆動回路に欠陥があった場合に自己修復できる表示装置を提供できる。
【００２５】
本発明に係る表示装置では、上記マスター側駆動回路と上記スレーブ側駆動回路とは、同一のパッケージに搭載されていることが好ましい。
【００２６】
上記の構成によれば、２つの駆動回路を１つのパッケージに搭載できるので、ドライバのサイズを縮小できる。
【００２７】
本発明に係る表示装置では、上記パッケージには、上記データ線に接続される出力側配線が当該パッケージの長手方向に伸びるように設けられ、上記マスター側駆動回路および上記スレーブ側駆動回路の一方は、上記パッケージの上記出力側配線が設けられる面に搭載され、上記マスター側駆動回路および上記スレーブ側駆動回路の他方は、上記パッケージの上記出力側配線が設けられていない面に搭載され、上記マスター側駆動回路および上記スレーブ側駆動回路は、出力端子の配列が同一であり、同一のデータ線に対応する出力端子同士が互いに上記出力側配線によって接続されていることが好ましい。
【００２８】
上記の構成によれば、パッケージには、出力側配線が設けられ、マスター側駆動回路およびスレーブ側駆動回路の一方は、パッケージの出力側配線が設けられる面に搭載され、他方はその裏面に搭載される。さらに、マスター側駆動回路およびスレーブ側駆動回路は、同一のデータ線に対応する出力端子同士が互いに出力側配線によって接続されている。出力側配線はデータ線に接続されているので、マスター側駆動回路とスレーブ側駆動回路とは、同一のデータ線に並列接続される。
【００２９】
また、マスター側駆動回路とスレーブ側駆動回路とは、パッケージの別々の面に搭載されるので、両者は上下逆向きに搭載される。さらに、出力側配線は、パッケージの長手方向に伸びるように設けられているので、マスター側駆動回路およびスレーブ側駆動回路の出力端子は、互いに向かい合った状態となる。ここで、マスター側駆動回路とスレーブ側駆動回路とは、出力端子の配列が同一であるので、両者は出力端子を同一のレイアウトで作成できる。
【００３０】
本発明に係る表示装置では、上記パッケージの上記出力側配線が設けられる面には、入力信号が与えられる入力側配線が当該パッケージの長手方向に伸びるようにさらに設けられ、上記マスター側駆動回路および上記スレーブ側駆動回路は、入力端子の配列が同一であり、同一の入力信号に対応する入力端子同士が互いに上記入力側配線によって接続されていることが好ましい。
【００３１】
上記の構成によれば、パッケージには、出力側配線が設けられる面にさらに入力側配線が設けられ、マスター側駆動回路およびスレーブ側駆動回路の一方は、パッケージの出力側配線・入力側配線が設けられる面に搭載され、他方はその裏面に搭載される。さらに、マスター側駆動回路およびスレーブ側駆動回路は、同一の入力信号に対応する入力端子同士が互いに入力側配線によって接続されている。入力側配線には入力信号が与えられるので、マスター側駆動回路およびスレーブ側駆動回路は、出力側だけでなく入力側も並列接続される。
【００３２】
また、マスター側駆動回路とスレーブ側駆動回路とは、パッケージの別々の面に搭載されるので、両者は上下逆向きに搭載される。さらに、入力側配線は、パッケージの長手方向に伸びるように設けられているので、マスター側駆動回路およびスレーブ側駆動回路の入力端子は、互いに向かい合った状態となる。ここで、マスター側駆動回路とスレーブ側駆動回路とは、入力端子の配列が同一であるので、両者は入力端子を同一のレイアウトで作成できる。
【００３３】
本発明に係る表示装置では、上記マスター側駆動回路および上記スレーブ側駆動回路は、動作切換入出力端子を有しており、上記マスター側駆動回路の動作切換入出力端子と上記スレーブ側駆動回路の動作切換入出力端子とが互いに接続され、上記マスター側駆動回路は、不良であると判定された場合、データ線の駆動を停止し、上記動作切換入出力端子から動作切換信号を出力し、上記スレーブ側駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することが好ましい。
【００３４】
上記の構成によれば、マスター側駆動回路およびスレーブ側駆動回路に、動作切換信号を入出力するための動作切換入出力端子が設けられ、両者が互いに接続されている。これにより、マスター側駆動回路からスレーブ側駆動回路へデータ線の駆動を切り換えることができる。
【００３５】
本発明に係る表示装置では、上記マスター側駆動回路および上記スレーブ側駆動回路は、同一の回路構成で製造されていることが好ましい。
【００３６】
上記の構成によれば、マスター側駆動回路とスレーブ側駆動回路とが異なる回路構成で製造される場合に比べ、製造コストを減らすことができる。
【００３７】
本発明に係る表示装置では、上記パッケージは、上記出力側配線および上記入力側配線が設けられている面を外側にして、出力側配線が設けられる領域と入力側配線が設けられる領域とで折り返されて筒状に形成されていることが好ましい。
【００３８】
上記の構成によれば、出力側配線・入力側配線が設けられている面を外側にすることで、マスター側駆動回路およびスレーブ側駆動回路の当該面に搭載された一方は、パッケージの外側に配置され、当該面の裏面に搭載された他方は、パッケージの内側に配置される。したがって、パッケージの内側に配置される駆動回路の裏面を下向きにすることにより、表示パネルに容易にパッケージを実装できる。
【００３９】
また、出力側配線が設けられる領域で折り返されることにより、出力側配線とデータ線との接続が容易になる。同様に、入力側配線が設けられる領域で折り返されることにより、入力側配線と入力信号を供給する配線との接続も容易になる。さらに、パッケージを筒状に形成することで、パッケージをより小型化できる。
【００４０】
本発明に係る表示装置では、上記比較手段は、オペアンプであることが好ましい。
【００４１】
一般的に、表示装置を駆動する出力回路からの出力信号は、バッファリングされて出力端子に出力される。ここで、オペアンプは、自身の出力を、自身の負極性入力端子に負帰還させることにより、ボルテージフォロワ回路となり、バッファ回路としての機能を有することになる。
【００４２】
したがって、上記のように、比較手段をオペアンプとすることにより、オペアンプが、出力回路からの出力信号をバッファリングするバッファ回路の役割を備えることになる。よって、本発明の表示装置は、出力回路からの出力信号をバッファリングするためのバッファ回路を新たに備える必要がなく、コストを低減する効果を奏する。
【００４３】
本発明に係る表示装置では、上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファを含み、上記比較手段として上記オペアンプを使用することが好ましい。
【００４４】
実際に使用する回路を使用することにより、上記出力回路および出力バッファに欠陥があった場合に自己修復できるという効果を奏する。
【００４５】
本発明に係る表示装置では、上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファと、出力回路の入力に与える信号を記憶する回路を含み、上記比較手段として上記オペアンプを使用することが好ましい。
【００４６】
実際に使用する回路を使用することにより、上記出力回路ブロックに欠陥があった場合に自己修復できるという効果を奏する。
【００４７】
本発明に係る表示装置では、上記自身の不良を自己検出する機能を有する駆動回路は、上記出力回路および予備出力回路に入力する入力信号を制御する制御手段を備え、上記制御手段は、上記出力回路と予備出力回路とに、異なる大きさの入力信号を入力するとともに、上記異なる大きさの入力信号に対応する、上記比較手段からの比較結果の期待値を出力し、上記判定手段は、上記比較結果と上記期待値とが異なる場合に、上記出力回路を不良と判定することが好ましい。
【００４８】
上記の構成を備えたことにより、出力回路に欠陥があった場合における、比較手段からの比較結果が、複数パターン存在したとしても、各パターンに対応して、判定回路が的確に出力回路の不良を検出できる。
【００４９】
具体的に説明すると、すでに述べたように、出力回路が高い電圧しか出力できない欠陥があった場合に、出力回路が階調ｍの入力信号を入力し、予備出力回路が階調ｍ＋１の入力信号を入力することにより、比較手段は、出力回路より入力した階調電圧の方が高いことを示す信号を出力する。一方、出力回路の欠陥が低い電圧しか出力できない場合に、出力回路が階調ｍ＋１の入力信号を入力し、予備出力回路に階調ｍの入力信号を入力することにより、比較手段は、予備出力回路からの階調電圧の方が高いことを示す信号を出力する。
【００５０】
このように、出力回路に欠陥があるという同じ状況であっても、出力回路の欠陥の種類およびその動作確認方法によって、比較手段からの比較結果は、異なるパターンを示すことになる。ここで、制御手段は、出力回路および予備出力回路への入力信号に対応する、比較手段からの比較結果の期待値を、判定手段に出力している。さらに判定手段は、比較結果と期待値と異なる場合に、上記出力回路を不良と判定する。
【００５１】
以上のように、制御手段が、入力信号ごとに対応する期待値を判定手段に出力し、判定手段が期待値を用いて出力回路の良または不良を判定することにより、出力回路に欠陥があることを示す比較結果が、複数パターン存在したとしても、各パターンに対応して、出力回路の良または不良を判定できる。
【００５２】
本発明に係る表示装置では、上記自身の不良を自己検出する機能を有する駆動回路は、上記判定手段の判定結果を示すフラグを格納するフラグ格納手段をさらに備え、上記フラグの値が、上記出力回路が不良であることを示すとき、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力することが好ましい。
【００５３】
上記の構成のように、判定結果を示すフラグを格納するフラグ格納手段を備えたことにより、不良と判定された場合に、動作切換信号の出力を電気的に行うことができる。
【発明の効果】
【００５４】
本発明に係る表示装置は、以上のように、表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、各データ線には、上記駆動回路が複数並列接続されており、並列接続された複数の駆動回路のうち少なくとも１つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、上記データ線に接続された出力端子と、上記出力端子に接続可能な出力回路を含む出力回路ブロックと、予備出力回路ブロックと、上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始するので、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できるという効果を奏する。
【発明を実施するための最良の形態】
【００５５】
本発明の一実施形態について図１ないし図１１に基づいて説明すると以下の通りである。
【００５６】
（表示装置１の構成）
図１は、本実施形態に係る表示装置１の構成を示す概略断面図である。表示装置１は、表示駆動用半導体集積回路（以下、集積回路とする）１０および液晶パネル１３を備えており、基板１２に実装されるテープキャリアパッケージ（以下「パッケージ」）１１に、集積回路１０が２個搭載されている。集積回路１０は、基板１２上の配線から入力信号を与えられ、液晶パネル１３のデータ線に階調電圧信号を出力する半導体素子である。パッケージ１１は、両端が接合されることにより、断面が細長い筒状となっている。
【００５７】
２個の集積回路１０は、同一のレイアウトで構成されたドライバであり、液晶パネル１３の同一のデータ線に並列接続されている。集積回路１０の一方は、通常時に稼動するマスター側であり、他方はマスター側の不良時に稼動するスレーブ側である。以下の説明では、マスター側の集積回路１０を集積回路１０ａとし、スレーブ側の集積回路１０を集積回路１０ｂとする。なお、マスター側の集積回路１０を集積回路１０ｂとし、スレーブ側の集積回路１０を集積回路１０ａとしてもよい。
【００５８】
図２（ａ）は、パッケージ１１の構成を示す断面図であり、図２（ｂ）は、図２（ａ）の下方から見たパッケージ１１の構成を示す平面図である。図２では、パッケージ１１は、基板１２に実装される前の開いた状態である。
【００５９】
図２（ａ）に示すように、パッケージ１１では、フィルム基材１１３の裏側に、出力側の配線１１１および入力側の配線１１２が、パッケージ１１の長手方向に伸びるように形成されている。集積回路１０の一方の集積回路１０ａは、フィルム基材１１３の表側に搭載される。集積回路１０ａが搭載される領域にはデバイスホール１１４が開けられ、デバイスホール１１４を介して、集積回路１０ａと配線１１１・１１２とが電気的に接続される。また、集積回路１０の他方の集積回路１０ｂは、フィルム基材１１３の裏側に搭載され、集積回路１０ｂと配線１１１・１１２とが電気的に接続される。集積回路１０ｂが搭載される領域には、ソルダーレジスト１１５が塗布され、絶縁状態が確保される。
【００６０】
図２（ｂ）に示すように、集積回路１０ａの出力端子１０１ａと集積回路１０ｂの出力端子１０１ｂとは、配列が同一の状態で互いに向かい合っており、配線１１１によって電気的に接続されている。また、集積回路１０ａの入力端子１０２ａおよび動作切換入出力端子１０３ａは、パッケージ１１の図中左側端部に形成された配線１１２に接続されている。同様に、集積回路１０ｂの入力端子１０２ｂおよび動作切換入出力端子１０３ｂは、パッケージ１１の図中右側端部に形成された配線１１２に接続されている。動作切換入出力端子１０３ａ・１０３ｂは、入力端子・出力端子の両方の機能を有する端子である。
【００６１】
パッケージ１１は、集積回路１０ａの出力端子１０１ａと集積回路１０ｂの出力端子１０１ｂとの間の配線１１１の領域において、集積回路１０ａが内側に、集積回路１０ｂが外側に位置するように、配線１１１・１１２が設けられている面を外側にして折り返される。続いて、パッケージ１１の両端を互いに接合し、両端部の配線１１２が互いに電気的に接続される。これにより、集積回路１０ａの入力端子１０２ａと集積回路１０ｂの入力端子１０２ｂとが、同一の配列で互いに向かい合った状態となり、配線１１２によって電気的に接続される。また、集積回路１０ａの動作切換入出力端子１０３ａと集積回路１０ｂの動作切換入出力端子１０３ｂとが、配線１１２によって互いに接続される。
【００６２】
このように、集積回路１０ａ・１０ｂをフィルム基材１１３の表裏に実装することにより、集積回路１０ａ・１０ｂの出力端子同士、入力端子同士、および動作切換入出力端子同士をパッケージ１１上で共通に接続可能になる。続いて、入力側の配線１１２を基板１２上の配線に接続することにより、集積回路１０ａ・１０ｂは、基板１２上の配線に並列接続される。さらに、出力側の配線１１１を液晶パネル１３のデータ線に接続することにより、集積回路１０ａ・１０ｂは、液晶パネル１３のデータ線に並列接続される。
【００６３】
マスター側の集積回路１０ａの動作切換入出力端子１０３ａは、出力端子として機能する。一方、スレーブ側の集積回路１０ｂの動作切換入出力端子１０３ｂは、入力端子として機能する。通常、液晶パネル１３の駆動は、マスター側の集積回路１０ａによって行う。後述の自己検出を行い、集積回路１０ａに異常がない場合は、集積回路１０ａの動作切換入出力端子１０３ａから“Ｌ”の動作切換信号を出力する。一方、自己検出において、集積回路１０ａに異常が検出された場合には、集積回路１０ａによる液晶パネル１３の駆動を停止し、動作切換入出力端子１０３ａから“Ｈ”の動作切換信号を出力する。
【００６４】
一方、マスター側の集積回路１０ｂは、動作切換入出力端子１０３ｂに入力される動作切換信号が“Ｌ”の場合は動作を行わず、“Ｈ”の場合に液晶パネル１３の駆動を開始する。ここで、上記のように、マスター側の集積回路１０ａの動作切換入出力端子１０３ａとスレーブ側の集積回路１０ｂの動作切換入出力端子１０３ｂとは、配線１１２によって互いに接続されている。したがって、スレーブ側の集積回路１０ｂは、マスター側の集積回路１０ａの動作切換入出力端子１０３ａからの動作切換信号が“Ｌ”である場合は動作を行わず、“Ｈ”になった場合に液晶パネル１３の駆動を開始する。これにより、マスター側の集積回路１０ａに異常が検出された場合に動作切換が行われ、スレーブ側の集積回路１０ｂが、マスター側の集積回路１０ａに代わって液晶パネル１３の駆動を行う。動作切換入出力端子１０３ａ・１０３ｂでは、端子に“Ｈ”レベル・“Ｌ”レベルの電圧をパッケージ上で与えられる。より具体的には、動作切換入出力端子１０３ａ・１０３ｂが接続されるパッケージ１１の部分に、電源電圧もしくはＧＮＤレベルの信号配線が接続される。
【００６５】
このように、配線１１１の領域と配線１１２の領域とで折り返した状態で、パッケージ１１を筒状に形成する。したがって、配線１１１を液晶パネル１３のデータ線に容易に接続することができ、集積回路１０ａ・１０ｂを当該データ線に並列接続できる。また、配線１１２を基板１２上の配線に容易に接続することができ、集積回路１０ａ・１０ｂを基板１２上の配線に並列接続できる。
【００６６】
また、集積回路１０ａと集積回路１０ｂとを、パッケージ１１の表裏逆に実装することにより、同一のデータ線に接続される出力端子同士を接続できる。また、入力端子についても、パッケージ１１を筒状に形成した場合、線対称の位置に配置できるため、入力信号を共通に接続できる。つまり、パッケージ２０２は、パッケージ１１を筒状に形成した状態で、集積回路１０ａと集積回路１０ｂとの間の中間地点において、出力端子および入力端子が、線対称に配置される構造になっている事が特徴である。
【００６７】
さらに、パッケージ１１を筒状に形成することにより、入力信号を与える配線が設けられる基板１２を小さくできる。なお、集積回路１０ａから集積回路１０ｂへの切り換えにおいて、動作切換入出力端子１０３ａは入力端子として機能する一方、動作切換入出力端子１０３ｂは出力端子として機能するが、端子の構造としては、同一である。
【００６８】
なお、図２に示す構成では、出力側の配線１１１の領域においてパッケージ１１を折り返し、入力側の配線１１２の領域を接合していたが、逆であってもよい。すなわち、集積回路１０ａ・１０ｂを左右反対向きに搭載し、入力側の配線１１２の領域においてパッケージ１１を折り返し、出力側の配線１１１の領域を接合してもよい。また、本実施形態では、同一のデータ線に２つの集積回路を並列接続する構成であるが、３つ以上の集積回路を並列接続してもよい。
【００６９】
続いて、前述の自己検出動作について、図３〜図１０を参照して以下に説明する。
【００７０】
（表示駆動用半導体集積回路１０の構成）
まず、図３を参照して、本発明の集積回路１０の構成について説明する。図３は、集積回路１０（駆動回路）の構成を示す説明図である。
【００７１】
同図に示すように、集積回路１０は、階調データ入力端子（図示しない）より、データバスを介して、ｎ個の液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴｎ（以下、出力端子ＯＵＴ１〜ＯＵＴｎとする）のそれぞれに対応する階調データを入力するｎ個のサンプリング回路６−１〜６−ｎ（以下、総称する場合は、サンプリング回路６とする）と、ｎ個のホールド回路７−１〜７−ｎ（以下、総称する場合は、ホールド回路７とする）と、階調データを階調電圧信号に変換するｎ個のＤＡＣ回路８−１〜８−ｎ（以下、総称する場合は、ＤＡＣ回路８とする）と、ＤＡＣ回路８からの階調電圧信号に対するバッファ回路の役割を有するｎ個のオペアンプ１−１〜１−ｎ（以下、総称する場合は、オペアンプ１とする）と、ｎ個の判定回路３−１〜３−ｎ（以下、総称する場合は、判定回路３とする）と、ｎ個の判定フラグ４−１〜４−ｎ（以下、総称する場合は、判定フラグ４とする）と、ｎ個のプルアップ・プルダウン回路５−１〜５−ｎ（以下、総称する場合は、プルアップ・プルダウン回路５とする）を備えている。
【００７２】
さらに、同図に示すように、集積回路１０は、ｔｅｓｔ信号によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ａと、ｔｅｓｔＢ信号によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ｂと、を備えている。なお、スイッチ２ａ、２ｂは、「Ｈ」の信号を入力した場合にＯＮとなり、「Ｌ」の信号を入力した場合にＯＦＦとなる。
【００７３】
また、集積回路１０は、予備のサンプリング回路２６と、予備のホールド回路２７と、予備のＤＡＣ回路２８（予備出力回路）とを、各１回路づつ備えている。
【００７４】
（集積回路１０の通常動作）
次に、集積回路１０における、表示装置（図示しない）に階調電圧を出力する、通常の動作を、図３を参照して以下に説明する。
【００７５】
まず、通常動作の場合は、ｔｅｓｔ信号は「Ｌ」であり、ｔｅｓｔＢ信号は「Ｈ」となる。ｔｅｓｔ信号が「Ｌ」のときスイッチ２ａはＯＦＦとなり、スイッチ２ｂはＯＮとなる。これにより、図示しないポインター用シフトレジスタからの信号である、ＳＴＲ１〜ＳＴＲｎ信号（以下、総称する場合は、ＳＴＲ信号とする）を、対応する各サンプリング回路６が入力する。サンプリング回路６は、入力したＳＴＲ信号に基づき、階調データ入力端子より、データバスを介して自身に対応する階調データを取得する。ホールド回路７は、サンプリング回路６が取得した階調データを、データＬＯＡＤ信号に基づき、サンプリング回路６より入力する。次に、ＤＡＣ回路８（出力回路）は、ホールド回路７より階調データを入力する。ＤＡＣ回路８は、入力した階調データを階調電圧信号に変換し、オペアンプ１（比較手段）の正極性入力端子に出力する。ここでオペアンプ１の出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ１は、ボルテージフォロワとして動作する。よって、オペアンプ１は、ＤＡＣ回路８からの階調電圧に対して、バッファ回路の役割を有することになり、自身の正極性入力端子に入力した階調電圧信号を、対応する出力端子ＯＵＴ１〜ＯＵＴｎに出力する。上述した、出力端子ごとに直列に接続された、サンプリング回路６と、ホールド回路７と、ＤＡＣ回路８と、オペアンプ１とを含むブロックを、出力回路ブロックとすると、この出力回路ブロックは、階調データ入力端子より入力した階調データを、表示装置を駆動するための階調電圧に変換し、変換した階調電圧を出力端子を介して表示装置に出力することを目的としている。
【００７６】
（動作確認テストへの切り替え）
次に、ＤＡＣ回路８の動作確認を行う動作確認テストへの切り替えは、ｔｅｓｔ信号を「Ｈ」とし、ｔｅｓｔＢ信号を「Ｌ」とする。まず、スイッチ２ａがＯＮとなることにより、予備のサンプリング回路２６には、動作確認テスト用のＳＴＲ信号である、ＴＳＴＲ１信号が入力され、サンプリング回路６には、動作確認テスト用のＳＴＲ信号である、ＴＳＴＲ２信号が入力される。さらに、オペアンプ１の負極性入力端子には、予備のＤＡＣ回路２８からの階調電圧が入力される。また、スイッチ２ｂがＯＦＦになったことにより、オペアンプ１の出力は、自身の負極性入力端子への負帰還が遮断される。その結果、オペアンプ１は、自身の正極性入力端子に直列に接続されたＤＡＣ回路８からの出力電圧と、予備のＤＡＣ回路２８からの出力電圧とを比較するコンパレータとなる。
【００７７】
なお、ｔｅｓｔ信号およびｔｅｓｔＢ信号は、動作確認テストの切り替え、および動作確認テストの動作をコントロールする、制御回路（図示しない）より出力される。また、この制御回路（制御手段）は、動作確認テストにおける、データバスを介して入力される階調データ、および、データＬＯＡＤ信号を制御する回路でもある。さらに、この制御回路は、通常動作中の階調データ、データＬＯＡＤ信号、シフトクロック用入力信号を制御する制御回路と同一であってもよいし、異なる制御回路であってもよい。
【００７８】
（動作確認テスト１）
次に、動作確認テストの１つ目の手順を、図４を参照して以下に説明する。図４は、動作確認テストの１つ目の手順を示すフローチャート図である。
【００７９】
同図に示すステップＳ２１（以下、Ｓ２１と略称する）において、ｔｅｓｔ信号を「Ｈ」とし、ｔｅｓｔＢ信号を「Ｌ」とする。すでに上述したように、Ｓ２１により、オペアンプ１はコンパレータの役割を有することとなる。
【００８０】
次に、Ｓ２２において、図示しない制御回路が備えるカウンタｍを０に初期化する。さらに、制御回路は、カウンタｍの値に対応する階調ｍの階調データを、ここでは、階調０の階調データを、ＴＳＴＲ１信号をアクティブにし、データバスを介して予備のサンプリング回路２６に格納する。さらに、制御回路は、カウンタｍの値に１を加算した、階調ｍ＋１の階調データを、ここでは、階調１の階調データを、ＴＳＴＲ２信号をアクティブにし、データバスを介して、サンプリング回路６に格納する。次に、予備のホールド回路２７は、データＬＯＡＤ信号に基づいて、サンプリング回路２６より、階調０の階調データを取得する。さらに、ＤＡＣ回路２８は、ホールド回路２７より階調データを入力し、階調０の階調電圧を、オペアンプ１の負極性入力端子に出力する（Ｓ２３）。一方、ホールド回路７は、データＬＯＡＤ信号に基づいて、サンプリング回路６より、階調１の階調データを取得する。さらに、ＤＡＣ回路８は、ホールド回路７より階調データを入力する。各ＤＡＣ回路８は、自身に直列に接続された、各オペアンプ１の正極性入力端子に、階調１の階調電圧を出力する（Ｓ２３）。なお、本発明の集積回路１０は、ｎ階調の階調電圧を出力するものであり、階調０の階調電圧が一番低い電圧値であり、階調ｎの階調電圧が一番高い電圧値であるものとする。
【００８１】
次に、オペアンプ１は、正極性入力端子に入力したＤＡＣ回路８からの階調電圧と、負極性入力端子に入力したＤＡＣ回路２８からの階調電圧とを比較する（Ｓ２４）。具体的には、オペアンプ１は、自身の正極性入力端子に階調１の階調電圧を入力し、自身の負極性入力端子に階調０の階調電圧を入力する。ここで、ＤＡＣ回路８が正常であれば、階調１の階調電圧が階調０の階調電圧よりも高いため、オペアンプ１は、「Ｈ」レベルの信号を出力する。ここで、オペアンプの出力が「Ｌ」レベルの信号であった場合、ＤＡＣ回路８は不良であることになる。
【００８２】
次に、判定回路３（判定手段）は、オペアンプ１からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。なお、判定回路３が記憶する期待値は、制御回路より与えられたものである。この動作確認テスト１においては、判定回路３は期待値を「Ｈ」レベルとして記憶している。
【００８３】
ここで、判定回路３は、オペアンプ１より入力した信号が、自身が記憶する期待値と同じ、「Ｈ」レベルであれば、ＤＡＣ回路８が正常であると判定する。一方、判定回路３は、オペアンプ１より入力した信号が「Ｌ」レベルであれば、ＤＡＣ回路８が不良であると判定し、判定フラグ４に「Ｈ」フラグを出力する。判定フラグ４は、判定回路３より「Ｈ」フラグを入力した場合、入力した「Ｈ」フラグを自身の内部メモリに記憶する（Ｓ２５）。
【００８４】
なお、判定回路３は、オペアンプ１からの出力信号を入力し、入力した信号が「Ｈ」レベルであれば、判定フラグ４に「Ｌ」フラグを出力し、入力した信号が「Ｌ」レベルであれば、判定フラグ４に「Ｈ」フラグを出力する構成としてもよい。この場合、判定フラグ４は、判定回路３より一度でも「Ｈ」フラグを入力した場合、その後、判定回路３より「Ｌ」フラグを入力しても、判定フラグ４は「Ｈ」フラグを保持しつづける。
【００８５】
また、不良であると判断され、判定フラグ４が「Ｈ」になった場合以後の判定動作を行わない構成にしても良い。
【００８６】
次に、カウンタｍの値が、ｎ−１であるかを判定する（Ｓ２６）。カウンタｍの値がｎ−１以下の場合は、カウンタｍの値を１つ増やし、Ｓ２３〜Ｓ２５のステップを、ｍの値がｎ−１となるまで、繰り返し行う。なお、このｎとは、集積回路１０が出力できる階調数である。
【００８７】
（動作確認テスト２）
次に、動作確認テストの２つ目の手順を、図５を参照して以下に説明する。図５は、動作確認テストの２つ目の手順を示すフローチャート図である。
【００８８】
まず、動作確認テスト１においては、常にオペアンプ１の正極性入力端子に入力される階調電圧が、負極性入力端子に入力される階調電圧より高いため、ＤＡＣ回路２８に、低い電圧しか出力しないような不具合がある場合や、ＤＡＣ回路８に高い電圧しか出力しないような不具合がある場合には、判定回路３は、正常を示す「Ｌ」フラグを出力してしまう。
【００８９】
したがって、動作確認テスト２においては、オペアンプ１の正極性入力端子に、負極性入力端子より低い階調電圧を入力して動作確認を行う。
【００９０】
まず、動作確認テスト１が終了した後、カウンタｍの値を０に初期化する（Ｓ３１）。次に、制御回路は、カウンタｍの値に１を加算した、階調ｍ＋１の階調データを、ここでは、階調１の階調データを、ＴＳＴＲ１信号をアクティブにし、データバスを介して予備のサンプリング回路２６に格納する。次に、制御回路は、カウンタｍに対応する、階調ｍの階調データを、ここでは、階調０の階調データを、ＴＳＴＲ２信号をアクティブにし、データバスを介して、サンプリング回路６に格納する。
【００９１】
ここで、動作確認テスト１のＳ２３と同様に、ＤＡＣ回路２８は、サンプリング回路２６が格納した階調データを、ホールド回路２７を介して入力する。さらに、ＤＡＣ回路２８は、入力した階調データに対応する、階調ｍ＋１の階調電圧を、ここでは、階調１の階調電圧を、オペアンプ１の負極性入力端子に出力する。一方、ＤＡＣ回路８は、サンプリング回路６が格納した階調データを、ホールド回路７を介して入力する。さらに、各ＤＡＣ回路８は、入力した階調データに対応する、階調ｍの階調電圧を、ここでは、階調０の階調電圧を、自身に直列に接続された、各オペアンプ１の正極性入力端子に出力する（Ｓ３２）。
【００９２】
次に、オペアンプ１は、正極性入力端子に入力したＤＡＣ回路８からの階調０の階調電圧と、負極性入力端子に入力したＤＡＣ回路２８からの階調１の階調電圧とを比較する（Ｓ３３）。ここで、ＤＡＣ回路８が正常であれば、階調１の階調電圧が階調０の階調電圧よりも高いため、オペアンプ１は、「Ｌ」フラグの信号を出力する。ここで、オペアンプの出力が「Ｈ」レベルの信号であった場合、ＤＡＣ回路８は不良であることになる。
【００９３】
次に、判定回路３は、オペアンプ１からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。この動作確認テスト１においては、判定回路３は期待値を「Ｌ」レベルとして記憶している。ここで、判定回路３は、オペアンプ１より入力した信号が、自身が記憶する期待値と同じ、「Ｌ」レベルであれば、ＤＡＣ回路８が正常であると判定する。一方、判定回路３は、オペアンプ１より入力した信号が「Ｈ」であれば、ＤＡＣ回路８が不良であると判定し、判定フラグ４に「Ｈ」フラグを出力する。判定フラグ４は、判定回路３より「Ｈ」フラグを入力した場合、入力した「Ｈ」フラグを自身の内部メモリに記憶する（Ｓ３４）。以上の、Ｓ３３〜Ｓ３４のステップを、ｍの値がｎ−１となるまで繰り返し行う（Ｓ３５、Ｓ３６）。
【００９４】
（動作確認テスト３）
次に、動作確認テストの３つ目の手順を、図６を参照して以下に説明する。図６は、動作確認テストの３つ目の手順を示すフローチャート図である。
【００９５】
ＤＡＣ回路８において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ１に入力された階調電圧を、オペアンプ１が保持し続け、動作確認テスト１および２において、不具合を検出できない場合がある。ここで、動作確認テスト３においては、オペアンプ１の正極性入力端子にプルダウン回路を接続する。これにより、ＤＡＣ回路８の出力がオープンとなる場合、オペアンプ１の正極性入力端子に、低い電圧を入力することになる。結果、ＤＡＣ回路８の出力がオープンとなる場合、言い換えれば、ＤＡＣ回路８より出力がない場合において、実行済の確認テストによる、オペアンプ１の入力された階調電圧を、オペアンプ１が保持し続けることを防ぐことができる。
【００９６】
動作確認テスト３の具体的な手順は、図６に示すように、まず、カウンタｍを０に初期化する（Ｓ４１）。次に、プルアップ・プルダウン回路５は、オペアンプ１の正極性入力端子をプルダウンする（Ｓ４２）。ここからのＳ４３〜Ｓ４７のステップは、既に上述した動作確認テスト１の、Ｓ２３〜Ｓ２７のステップと同様であるため、ここではその説明を省略する。
【００９７】
以上のように、オペアンプ１の正極性入力端子をプルダウンし、動作確認テスト１の手順を行うことにより、ＤＡＣ回路８の出力がオープンとなった場合、オペアンプ１は、「Ｌ」レベルの信号を出力することになる。結果、判定回路３は、入力した「Ｌ」レベルの信号より、ＤＡＣ回路８に不具合があると判定し、判定フラグ４が「Ｈ」フラグを記憶することになる。
【００９８】
（動作確認テスト４）
次に、動作確認テストの４つ目の手順を、図７を参照して以下に説明する。図７は、動作確認テストの４つ目の手順を示すフローチャート図である。
【００９９】
ここで、動作確認テスト４は、動作確認テスト３と同様に、ＤＡＣ回路８の出力がオープンとなる不具合に対応するためのものである。同図に示すように、まず、カウンタｍを０に初期化する（Ｓ５１）。次に、プルアップ・プルダウン回路５は、オペアンプ１の正極性入力端子をプルアップする（Ｓ５２）。ここからのＳ５３〜Ｓ５７のステップは、既に上述した動作確認テスト２の、Ｓ３２〜Ｓ３６のステップと同様であるため、ここではその説明を省略する。
【０１００】
以上のように、オペアンプ１の正極性入力端子をプルアップし、動作確認テスト２の手順を行うことにより、ＤＡＣ回路８の出力がオープンとなった場合、オペアンプ１は、「Ｈ」レベルの信号を出力することになる。結果、判定回路３は、入力した「Ｈ」レベルの信号より、ＤＡＣ回路８に不具合があると判定し、判定フラグ４が「Ｈ」を記憶することになる。
【０１０１】
（動作確認テスト５）
次に、動作確認テストの５つ目の手順を、図８を参照して以下に説明する。図８は、動作確認テストの５つ目の手順を示すフローチャート図である。
【０１０２】
ＤＡＣ回路８においては、自身における隣接する２つ階調がショートするという不具合が発生する場合がある。このように、隣接する２つ階調がショートした場合、ＤＡＣ回路８は、ショートした２つの階調の中間電圧を出力することになる。この不具合の場合、ＤＡＣ回路８が出力する階調電圧は、正常な場合と比べて、１階調以上の電圧のずれとならない。したがって、動作確認テスト１〜４において、この不具合を検出することはできない。ここで、動作確認テスト５においては、このようなＤＡＣ回路８における、隣接する２つの階調がショートした不具合を検出することが目的である。
【０１０３】
同図に示すように、まず、カウンタｍを０に初期化する（Ｓ６１）。次に、ＴＳＴＲ１およびＴＳＴＲ２をアクティブにし、さらに、データバスを介して、階調ｍの階調データを、ここでは、階調０の階調データを、サンプリング回路２６およびサンプリング回路６が入力する。次に、ＤＡＣ回路２８および８は、ホールド回路２７および７を介して、サンプリング回路２６および６より、階調０の階調データを取得する。さらにＤＡＣ回路２８および８は、オペアンプ１の正極性入力端子および負極性入力端子に、階調０の階調電圧を出力する（Ｓ６２）。
【０１０４】
次に、図示しないスイッチにより、オペアンプ１の正極性入力端子と、負極性入力端子とをショートする。なお、動作確認テスト１および２において、ＤＡＣ回路８に不具合がないと判定されている場合は、正極性入力端子と負極性入力端子に入力される階調電圧の差は、１階調以上の電圧差にならない。したがって、正極性入力端子と負極性入力端子とをショートすることによって、大きな電流が流れるという問題はない。
【０１０５】
ここで、オペアンプ１の正極性入力端子と負極性入力端子とをショートしたことにより、オペアンプ１の２つの入力端子は、同じ階調電圧を入力することになる。ここで、本来オペアンプ１は、入出力のオフセット電圧を有しているため、自身の２つの入力端子に同じ階調電圧を入力したとしても、オペアンプ１の出力は、「Ｈ」または「Ｌ」のどちらかを出力することになる。この、オペアンプ１の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプ１の出力のレベルを、判定回路３は、期待値として記憶する（Ｓ６３）。
【０１０６】
次に、図示しないスイッチをＯＦＦにして、オペアンプ１の正極性入力端子と負極性入力端子とのショートを解除する。このとき、オペアンプ１の正極性入力端子には、ＤＡＣ回路８からの階調０の階調電圧が入力され、負極性入力端子には、ＤＡＣ回路２８からの階調０の階調電圧が入力される。ここで、ＤＡＣ回路２８および８に不具合がなければ、オペアンプ１の出力は、判定回路３に記憶した期待値と同じ出力となる。したがって、判定回路３は、オペアンプ１からの出力と、自身が記憶する期待値とを比較する（Ｓ６４）。判定回路３は、オペアンプ１からの出力値が、期待値と異なる値であれば、判定フラグ４に「Ｈ」フラグを出力する（Ｓ６５）。
【０１０７】
次に、図示しないスイッチによって、オペアンプ１の正極性入力端子にＤＡＣ回路２８からの階調電圧を入力し、負極性入力端子にＤＡＣ回路８からの階調電圧を入力するように、オペアンプ１の入力を切り替える（Ｓ６６）。ここで、Ｓ６４と同様の処理を行う（Ｓ６７）。Ｓ６７において、判定回路３が、オペアンプ１からの出力と、自身が記憶する期待値とが異なれば、判定フラグ４に「Ｈ」フラグを出力する（Ｓ６８）。このように、正極性入力端子と負極性入力端子とを切り替えることにより、判定回路３が記憶する期待値が「Ｈ」レベルまたは「Ｌ」レベルのどちらであっても、ＤＡＣ回路８の不具合を検出可能となる。
【０１０８】
以上のＳ６２〜Ｓ６８のステップを、カウンタｍの値がｎとなるまで、カウンタｍの値を１つ増加させて繰り返し行う（Ｓ６９、Ｓ７０）。
【０１０９】
（自己修復）
次に、判定フラグ４が「Ｈ」フラグを記憶している場合、言い換えれば、上記動作確認テスト１〜５において、ＤＡＣ回路８−１〜８−ｎのいずれかに不具合があると判定回路３が判定した場合について、図９を参照して以下に説明する。図９は、不良と判定した集積回路１０を切り替え、自己修復する手順を示すフローチャート図である。
【０１１０】
判定回路３は、ＤＡＣ回路８が不良であると判定した場合、「Ｈ」フラグを判定フラグ４に出力する。さらに、判定フラグ４は、判定回路３からの「Ｈ」フラグを入力し、自身の内部に記憶する。ここで、制御回路は、判定フラグ４が「Ｈ」を記録しているかどうかを検出する（Ｓ７１）。
【０１１１】
制御回路は、判定フラグ４が「Ｈ」を記憶していないことを検出した場合は（Ｓ７１においてＮＯ）、ｔｅｓｔ信号を「Ｌ」に、ｔｅｓｔＢ信号を「Ｈ」に切り替え（Ｓ７２）、通常動作に移行する。
【０１１２】
一方、制御回路は、判定フラグ４が「Ｈ」を記憶していることを検出した場合（Ｓ７１においてＹＥＳ）、Ｓ７３の処理に移る。Ｓ７３においては、制御回路は、マスター側の集積回路１０ａによる液晶パネル１３の駆動を停止させる。続いて、“Ｈ”の動作切換信号を動作切換入出力端子１０３ａより出力する（Ｓ７４）。スレーブ側の集積回路１０ｂの動作切換入出力端子１０３ｂに“Ｈ”の動作切換信号が入力されると、集積回路１０ｂの制御回路が、ｔｅｓｔ信号を「Ｌ」に、ｔｅｓｔＢ信号を「Ｈ」に切り替える（Ｓ７５）。これにより、スレーブ側の集積回路１０ｂによる液晶パネル１３の駆動を開始して（Ｓ７６）、通常動作に移行する。
【０１１３】
以上のように、動作確認テスト１〜５、および、自己修復の処理を行うことにより、集積回路１０ａが不良の場合、予備の集積回路１０ｂに切り替えることができる。
【０１１４】
次に、集積回路１０を搭載する表示装置１の電源投入から、動作確認テストを行い、通常動作を行うまでの手順を、図１０を参照して以下に説明する。図１０は、表示装置１の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。
【０１１５】
同図に示すように、まず、表示装置１に電源投入し、マスター側の集積回路１０ａを初期化することにより、判定フラグ４は全て「Ｌ」フラグになる（Ｓ８１）。次に、制御回路は、ｔｅｓｔ信号を「Ｈ」に、ｔｅｓｔＢ信号を「Ｌ」にし、動作確認テストの状態に集積回路１０を切り替える（Ｓ８２）。次に、制御回路および集積回路１０ａは、上述した動作確認テストを行う（Ｓ８３）。さらに、制御回路は、全ての動作確認テスト１〜５が終了したかどうかを確認し、集積回路１０ａが正常の場合は集積回路１０ａを動作させ、集積回路１０ａが不良の場合は予備の集積回路１０ｂに切り替え（Ｓ８４）、通常動作に移行する。
【０１１６】
（オペアンプ１の動作確認）
上述した動作確認テストは、オペアンプ１に不具合がないことを前提としている。しかしながら、オペアンプ１においても不具合が発生する可能性がある。したがって、上記動作確認テストを行う前に、オペアンプ１の動作確認を行うことが、本実施形態においては好ましい。そこで、以下に、オペアンプ１の動作確認についても、図１１を参照して説明する。図１１は、オペアンプ１とオペアンプ１の動作確認のための周辺回路との構成を示す説明図である。
【０１１７】
同図に示すように、オペアンプ１の正極性入力端子には、ＤＡＣ回路８からの出力と、所定の電圧との入力を切り替えるスイッチＳ５が接続されている。さらにスイッチＳ５のＢ側（所定の電圧の入力側）には、２つの所定の電圧Ｖｒｅｆ１およびＶｒｅｆ２を切り替えるスイッチＳ３が接続されている。一方、オペアンプ１の負極性入力端子には、オペアンプ１からの負帰還を行うためのオペアンプ１の出力と、所定の電圧との入力を切り替えるスイッチＳ６が接続されている。さらに、スイッチＳ４のＢ側（所定の電圧の入力側）には、２つの所定の電圧Ｖｒｅｆ１およびＶｒｅｆ２を切り替えるスチッチＳ４が接続されている。
【０１１８】
次に、オペアンプ１の通常動作について説明する。オペアンプ１の通常動作時は、スイッチＳ５をＡ側（ＤＡＣ回路８の出力側）にし、スイッチＳ６をＡ側にすることにより、オペアンプ１は、ボルテージフォロワの回路として動作する。
【０１１９】
次に、オペアンプ１の動作確認動作確認を行うための手順を以下に説明する。まず、スイッチＳ１およびＳ２をＢ側に切り替える。これにより、オペアンプ１の負帰還はなくなり、オペアンプ１はコンパレータとして動作する。次に、スイッチＳ３およびＳ４をＡ側に切り替える。これにより、オペアンプ１の正極性入力端子は、Ｖｒｅｆ１を入力し、負極性入力端子は、Ｖｒｅｆ２を入力することになる。ここで、Ｖｒｅｆ１およびＶｒｅｆ２は予め生成された電圧であり、Ｖｒｅｆ１の電圧値は、Ｖｒｅｆ２の電圧値より大きい値とする。なお、Ｖｒｅｆ１とＶｒｅｆ２との電圧値の差は、オペアンプ１の入出力オフセット値よりも大きい値とする。このとき、オペアンプ１は、負極性入力端子に入力したＶｒｅｆ２より、正極性入力端子に入力したＶｒｅｆ１の電圧の方が高いため、「Ｈ」レベルの信号を出力する。このオペアンプ１からの出力を、判定回路３が検出し、自身が記憶する期待値「Ｈ」と比較する。ここで、オペアンプ１の出力が「Ｌ」レベルであった場合、判定回路３は、オペアンプ１に不具合があると判定できる。なお、判定回路３が記憶する期待値は、制御回路より与えられたものである。
【０１２０】
次に、オペアンプ１のコンパレータ動作に不具合があり、オペアンプ１は「Ｈ」レベルしか出力できない場合も考えられる。したがって、スイッチＳ３およびＳ４をＢ側に切り替え、オペアンプ１の正極性入力端子にＶｒｅｆ２を入力し、負極性入力端子にＶｒｅｆ１を入力する。このとき、オペアンプ１は、正極性入力端子に入力したＶｒｅｆ２よりも、負極性入力端子に入力したＶｒｅｆ１の電圧値の方が高いため、「Ｌ」レベルを出力する。このオペアンプ１からの出力を、判定回路３が検出し、自身が記憶する期待値「Ｌ」と比較する。ここで、オペアンプ１の出力が「Ｈ」レベルであった場合、判定回路３は、オペアンプ１に不具合があると判定できる。なお、スイッチＳ３〜Ｓ６は、制御回路によって切り替えられるものとする。
（変形例）
上記の自己検出機能は、マスター側の集積回路１０ａおよびスレーブ側の集積回路１０ｂが、同一のレイアウトで作成される場合、両方の集積回路が有していることとなる。これに対し、マスター側の集積回路１０ａのみ自己検出機能を有していてもよい。この場合、スレーブ側の集積回路１０ｂは、従来の集積回路と同様、自己検出機能のための回路構成を除いた簡易な構成とすることができる。
（実施形態の総括）
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１２１】
本発明は、出力回路の欠陥の検出および自己修復の具体的な手段を備え、より容易に出力回路の不具合を対処できる、表示装置を提供するものであり、特に、大型の液晶表示装置や高精細テレビに利用することが可能である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の一形態に係る、表示装置の構成を示す概略断面図である。
【図２】（ａ）は、パッケージの構成を示す断面図であり、（ｂ）は、（ａ）の下方から見たパッケージの構成を示す平面図である。
【図３】本発明の実施の一形態に係る、表示駆動用半導体集積回路の構成を示す説明図である。
【図４】本発明の実施の一形態に係る、動作確認テストの１つ目の手順を示すフローチャート図である。
【図５】本発明の実施の一形態に係る、動作確認テストの２つ目の手順を示すフローチャート図である。
【図６】本発明の実施の一形態に係る、動作確認テストの３つ目の手順を示すフローチャート図である。
【図７】本発明の実施の一形態に係る、動作確認テストの４つ目の手順を示すフローチャート図である。
【図８】本発明の実施の一形態に係る、動作確認テストの５つ目の手順を示すフローチャート図である。
【図９】本発明の実施の一形態に係る、不良のマスター側の集積回路を、スレーブ側の集積回路に切り替える手順を示すフローチャート図である。
【図１０】本発明の実施の一形態に係る、表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの手順を示すフローチャート図である。
【図１１】本発明の実施の一形態に係る、オペアンプの動作確認を行うための回路構成を示す説明図である。
【図１２】従来例における、表示駆動用半導体集積回路の構成を示す説明図である。
【符号の説明】
【０１２３】
１−１ オペアンプ（比較手段）
１−２ オペアンプ（比較手段）
１−ｎ オペアンプ（比較手段）
３−１ 判定回路（判定手段）
３−２ 判定回路（判定手段）
３−ｎ 判定回路（判定手段）
４−１ 判定フラグ（フラグ格納手段）
４−２ 判定フラグ（フラグ格納手段）
４−ｎ 判定フラグ（フラグ格納手段）
８−１ ＤＡＣ回路（出力回路）
８−２ ＤＡＣ回路（出力回路）
８−ｎ ＤＡＣ回路（出力回路）
１０ 液晶駆動用半導体集積回路（駆動回路）
１０ａ 集積回路（マスター側駆動回路）
１０ｂ 集積回路（スレーブ側駆動回路）
１１ パッケージ
１３ 液晶パネル
２８ ＤＡＣ回路（予備出力回路）
１０１ａ 出力端子
１０１ｂ 出力端子
１０２ａ 入力端子
１０２ｂ 入力端子
１０３ａ 動作切換入出力端子
１０３ｂ 動作切換入出力端子
１１１ 配線（出力側配線）
１１２ 配線（入力側配線）
【技術分野】
【０００１】
本発明は、ＤＡコンバータ出力回路における不具合の自己検出および自己修復を行う、表示装置に関するものである。
【背景技術】
【０００２】
近年、液晶パネル等の大型化および高精細化に伴い、液晶駆動用半導体集積回路においては、液晶駆動用出力端子の端子数増加や、出力端子からの出力する多値電圧の多階調化が進んでいる。例えば、現在主流の液晶駆動用半導体集積回路は、２５６階調の電圧を出力可能な約５００個の出力端子数を備えるものがある。さらに、出力端子数を１０００個以上備えた、液晶駆動用半導体集積回路の開発も、現在行われている。また、階調出力電圧は、液晶パネルの多色化に伴い、１０２４階調を出力可能な液晶駆動用半導体集積回路の開発も行われている。
【０００３】
ここで、従来の液晶駆動用半導体集積回路の構成を、図１２を参照して以下に説明する。図１２は、従来の液晶駆動用半導体集積回路の構成を示すブロック図である。
【０００４】
同図に示す液晶駆動用半導体集積回路２０１は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力できる。まず、液晶駆動用半導体集積回路２０１の構成について説明する。液晶駆動用半導体集積回路２０１は、外部にクロック入力端子２０２、複数の信号入力端子を備えた階調データ入力端子２０３、ＬＯＡＤ信号入力端子２０４、および、基準電源端子であるＶ０端子２０５、Ｖ１端子２０６、Ｖ２端子２０７、Ｖ３端子２０８、Ｖ４端子２０９を備えている。さらに、液晶駆動用半導体集積回路２０１は、ｎ個の液晶駆動用信号出力端子２１１−１〜２１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子２１１−１〜２１１−ｎを総称する場合は、信号出力端子２１１と称する）を備えている。また、液晶駆動用半導体集積回路２０１は、基準電源補正回路２２１、ポインタ用シフトレジスタ回路２２３、ラッチ回路部２２４、ホールド回路２２５、Ｄ／Ａコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣと称する。）回路２２６、および出力バッファ２２７を備えている。また、ポインタ用シフトレジスタ回路２２３は、ｎ段のシフトレジスタ回路２２３−１〜２２３−ｎにより構成される。さらに、ラッチ回路部２２４は、ｎ個のラッチ回路２２４−１〜２２４−ｎにより構成され、およびホールド回路２２５は、ｎ個のホールド回路２２５−１〜２２５−ｎにより構成される。また、ＤＡＣ回路２２６は、ｎ個のＤＡＣ回路２２６−１〜２２６−ｎにより構成される。加えて、出力バッファ２２７はｎ個の出力バッファ２２７−１から２２７−ｎにより構成され、各出力バッファは、オペアンプにより構成される。
【０００５】
次に、液晶駆動用半導体集積回路２０１の動作について説明する。ポインタ用シフトレジスタ回路２２３は、クロック入力端子２０２より入力したクロック入力信号に基づき、１個目のラッチ回路２２４−１からｎ個目のラッチ回路２２４−ｎまで順次選択する。ポインタ用シフトレジスタ回路２２３により選択されたラッチ回路２２４は、階調データ入力端子２０３からの階調出力データを格納する。なお、階調出力データは、ラッチ回路２２４ごとに対応する、言い換えれば、信号出力端子２１１ごとに対応する、上記クロック入力信号に同期したデータである。したがって、各ラッチ回路２２４−１〜２２４−ｎは、信号出力端子２１１ごとに対応する、それぞれ異なる値の階調出力データを格納できる。ラッチ回路２２４−１〜２２４−ｎに格納された階調出力データは、データＬＯＡＤ信号により、それぞれ対応するｎ個のホールド回路２２５−１〜２２５−ｎへ転送する。さらに、ホールド回路２２５−１〜２２５−ｎは、ラッチ回路２２４−１〜２２４−ｎより入力した階調出力データを、デジタルデータとしてＤＡＣ回路２２６−１〜２２６−ｎに出力する。
【０００６】
ここで、ＤＡＣ回路２２６−１〜２２６−ｎは、ホールド回路２２５からの階調出力データに基づき、ｍ種類の階調電圧における、１つの電圧値を選択し、出力バッファ２２７−１〜２２７−ｎに出力する。なおＤＡＣ回路２２６は、基準電源端子Ｖ０端子２０５〜Ｖ４端子２０９より入力する電圧によって、ｍ種類の階調電圧を出力することが可能である。次に、出力バッファ２２７は、ＤＡＣ回路２２６からの階調電圧をバッファし、信号出力端子２１１−１〜２１１−ｎに、液晶パネル駆動用信号として出力する。
【０００７】
以上のように、シフトレジスタ回路２２３、ラッチ回路２２４、ホールド回路２２５、ＤＡＣ回路２２６、および出力バッファ２２７は、液晶駆動用信号出力端子２１１と同じ個数必要なり、液晶駆動用信号出力端子２１１が１０００端子であれば、上記の各回路２２４〜２２７も、それぞれ１０００個必要となる。
【０００８】
上述したように、近年、液晶パネル等の表示装置が大型化・高精細化が進んでおり、フルスペックの高精細テレビ（ＨＤＴＶ：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）においては、データライン数は１９２０本となる。よって、表示駆動用半導体集積回路は、データラインごとに、Ｒ・Ｇ・Ｂの階調電圧の信号を与える必要があり、結果、表示駆動用半導体集積回路は、１９２０本×３（Ｒ・Ｇ・Ｂ）＝５７６０本の出力数、言い換えれば、５７６０個の液晶駆動用信号出力端子を備える必要がある。ここで、１つの表示駆動用半導体集積回路の出力数を７２０本とした場合、表示駆動用半導体集積回路は８個必要となる。
【０００９】
一般的に、表示駆動用半導体集積回路はウエハ段階においてテストされ、パッケージ後出荷テストされ、液晶パネルへ搭載後に表示テストが行われる。さらに、バーンインやストレステストのスクリーニングテストにより、初期不良が起こる可能性のある半導体集積回路は取り除かれる。したがって、表示不良が起こる、表示駆動用半導体集積回路を搭載した表示装置が、市場へ出荷されることはない。しかしながら、出荷前のテストやスクリーニングテストの際には、不良と判断されなかった、極微小の欠陥や異物の付着混入により、表示装置を使用している間に表示不良が稀に発生する。例えば、表示駆動用半導体集積回路の１つのデータラインにおける、出荷後の表示不良が発生する割合が０．０１ｐｐｍ（１億分の１）であったとしても、データライン数が５７６０本となるフルスペックのＨＤＴＶにおいては、表示不良の発生割合は、５７．６ｐｐｍ（１００万分の５７．６）となる。つまり、約１７３６１台に１台が、表示不良を発生することになり、より大型化・高精細化になるほど、表示不良の発生割合は高くなる。
【００１０】
このような、表示不良が発生した場合、迅速に表示装置を回収し、表示駆動用半導体集積回路のリペアを行う必要があるが、回収修理に大きなコストを要するのはもちろんのこと、商品イメージが低下することになる。
【００１１】
ここで、従来技術においては、表示駆動用半導体集積回路に、欠陥となる回路に備える予備の回路を設け、欠陥のある回路を予備の回路に切り替えることにより、表示駆動用半導体集積回路の不具合を回避することが開示されている。
【００１２】
具体的には、特許文献１において、表示駆動用半導体集積回路が、シフトレジスタの各段に予備の並列回路を備え、シフトレジスタの自己検査を行い、この検査結果をもとに、並列回路の欠陥のない一方を選択することによって、欠陥のシフトレジスタが引き起こす表示不良を回避する手法が開示されている。さらに、特許文献２においては、ＤＡＣ回路の入力と出力にセレクターを設け、欠陥のあるＤＡＣ回路の位置が記憶されたＲＡＭの情報をもとに、セレクターを切り替え、欠陥のないＤＡＣ回路を選択して使用する方法が開示されている。
【特許文献１】特開平６−２０８３４６号公報（１９９４年７月２６日公開）
【特許文献２】特開平８−２７８７７１号公報（１９９６年１０月２２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１は、シフトレジスタに並列した予備回路を設け、シフトレジスタの欠陥を検出する方法、および、欠陥のあるシフトレジスタを予備のシフトレジスタに切り替える自己修復方法について開示しているが、その他のＤＡＣ回路等の出力回路における、欠陥を検出する方法や自己修復方法については開示していない。
【００１４】
また、特許文献２は、欠陥のあるＤＡＣ回路を検出する方法について、全く開示していない。
【００１５】
本発明は、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できる、表示装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係る表示装置は、上記課題を解決するために、表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、各データ線には、上記駆動回路が複数並列接続されており、並列接続された複数の駆動回路のうち少なくとも１つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、上記データ線に接続された出力端子と、上記出力端子に接続可能な出力回路を含む出力回路ブロックと、予備出力回路ブロックと、上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴としている。
【００１７】
上記の構成によれば、各データ線に、駆動回路が複数並列接続されており、そのうちの少なくとも１つが、自身の不良を自己検出する機能を有している。自身の不良が自己検出された場合、当該駆動回路によるデータ線の駆動を停止し、並列接続された他の駆動回路が、不良が自己検出された駆動回路に代わって、データ線の駆動を行う。
【００１８】
また、比較手段において、出力端子に接続された出力ブロックに含まれる出力回路からの出力信号と、予備出力ブロックに含まれる予備出力回路からの出力信号と比較する。ここで、比較手段は、２つの出力信号、言い換えれば、２つの階調電圧を比較することにより、出力回路に欠陥があった場合と、欠陥がなかった場合とにおいて、異なる値の信号を出力する。
【００１９】
具体的に述べると、例えば、出力回路に階調ｍの入力信号を入力し、予備出力回路に階調ｍ＋１の入力信号を入力する。なお、階調ｍの階調電圧は、階調ｍ＋１の階調電圧よりも低い電圧である。ここで、出力回路が正常であれば、比較手段は、予備出力回路より入力した階調電圧の方が高いことを示す信号を出力する。一方、出力回路に欠陥があり、階調ｍの信号を入力しても、出力回路は高い階調電圧しか出力できない場合、比較手段は、出力回路より入力した階調電圧の方が高いことを示す信号を出力する。
【００２０】
このように、自身の不良を自己検出する機能を有する駆動回路は、比較手段において、出力回路および予備出力回路より出力される階調電圧を比較することにより、出力回路に欠陥がある場合とない場合とにおいて、異なる値の信号を出力する。
【００２１】
次に、判定手段は、比較手段より出力された信号より、出力回路が不良か否かを判定する。具体的には、上述したような、出力回路に階調ｍの入力信号を入力し、予備出力回路に階調ｍ＋１の入力信号を入力した場合に、出力回路からの階調電圧が高いことを示す信号を、比較手段より入力したときは、出力回路は不良であると判定する。一方、予備出力回路からの階調電圧が高いことを示す信号を、比較手段より入力した場合は、判定手段は、出力回路は不良でないと判定する。
【００２２】
さらに、自身の不良を自己検出する機能を有する駆動回路は、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力する。さらに、当該他の駆動回路は、動作切換信号が入力されることにより、データ線の駆動を開始する。これにより、本発明の表示装置は、容易に出力回路の欠陥を検出する具体的な手段を備え、出力回路に欠陥があった場合に自己修復できる。したがって、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できる、表示装置を提供できるという効果を奏する。
【００２３】
本発明に係る表示装置では、各データ線には２つの駆動回路が並列接続されており、当該２つの駆動回路は、マスター側駆動回路とスレーブ側駆動回路とからなり、マスター側駆動回路およびスレーブ側駆動回路のうち少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有しており、マスター側駆動回路は、当該機能により不良と判定された場合、データ線の駆動を停止し、上記スレーブ側駆動回路が当該データ線の駆動を行うことが好ましい。
【００２４】
上記の構成によれば、各データ線に、マスター側駆動回路とスレーブ側駆動回路とが並列接続されており、少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有している。マスター側駆動回路は、自身の不良が検出された場合、データ線の駆動を停止し、スレーブ側駆動回路が、マスター側駆動回路に代わって、データ線の駆動を行う。したがって、マスター側駆動回路に欠陥があった場合に自己修復できる表示装置を提供できる。
【００２５】
本発明に係る表示装置では、上記マスター側駆動回路と上記スレーブ側駆動回路とは、同一のパッケージに搭載されていることが好ましい。
【００２６】
上記の構成によれば、２つの駆動回路を１つのパッケージに搭載できるので、ドライバのサイズを縮小できる。
【００２７】
本発明に係る表示装置では、上記パッケージには、上記データ線に接続される出力側配線が当該パッケージの長手方向に伸びるように設けられ、上記マスター側駆動回路および上記スレーブ側駆動回路の一方は、上記パッケージの上記出力側配線が設けられる面に搭載され、上記マスター側駆動回路および上記スレーブ側駆動回路の他方は、上記パッケージの上記出力側配線が設けられていない面に搭載され、上記マスター側駆動回路および上記スレーブ側駆動回路は、出力端子の配列が同一であり、同一のデータ線に対応する出力端子同士が互いに上記出力側配線によって接続されていることが好ましい。
【００２８】
上記の構成によれば、パッケージには、出力側配線が設けられ、マスター側駆動回路およびスレーブ側駆動回路の一方は、パッケージの出力側配線が設けられる面に搭載され、他方はその裏面に搭載される。さらに、マスター側駆動回路およびスレーブ側駆動回路は、同一のデータ線に対応する出力端子同士が互いに出力側配線によって接続されている。出力側配線はデータ線に接続されているので、マスター側駆動回路とスレーブ側駆動回路とは、同一のデータ線に並列接続される。
【００２９】
また、マスター側駆動回路とスレーブ側駆動回路とは、パッケージの別々の面に搭載されるので、両者は上下逆向きに搭載される。さらに、出力側配線は、パッケージの長手方向に伸びるように設けられているので、マスター側駆動回路およびスレーブ側駆動回路の出力端子は、互いに向かい合った状態となる。ここで、マスター側駆動回路とスレーブ側駆動回路とは、出力端子の配列が同一であるので、両者は出力端子を同一のレイアウトで作成できる。
【００３０】
本発明に係る表示装置では、上記パッケージの上記出力側配線が設けられる面には、入力信号が与えられる入力側配線が当該パッケージの長手方向に伸びるようにさらに設けられ、上記マスター側駆動回路および上記スレーブ側駆動回路は、入力端子の配列が同一であり、同一の入力信号に対応する入力端子同士が互いに上記入力側配線によって接続されていることが好ましい。
【００３１】
上記の構成によれば、パッケージには、出力側配線が設けられる面にさらに入力側配線が設けられ、マスター側駆動回路およびスレーブ側駆動回路の一方は、パッケージの出力側配線・入力側配線が設けられる面に搭載され、他方はその裏面に搭載される。さらに、マスター側駆動回路およびスレーブ側駆動回路は、同一の入力信号に対応する入力端子同士が互いに入力側配線によって接続されている。入力側配線には入力信号が与えられるので、マスター側駆動回路およびスレーブ側駆動回路は、出力側だけでなく入力側も並列接続される。
【００３２】
また、マスター側駆動回路とスレーブ側駆動回路とは、パッケージの別々の面に搭載されるので、両者は上下逆向きに搭載される。さらに、入力側配線は、パッケージの長手方向に伸びるように設けられているので、マスター側駆動回路およびスレーブ側駆動回路の入力端子は、互いに向かい合った状態となる。ここで、マスター側駆動回路とスレーブ側駆動回路とは、入力端子の配列が同一であるので、両者は入力端子を同一のレイアウトで作成できる。
【００３３】
本発明に係る表示装置では、上記マスター側駆動回路および上記スレーブ側駆動回路は、動作切換入出力端子を有しており、上記マスター側駆動回路の動作切換入出力端子と上記スレーブ側駆動回路の動作切換入出力端子とが互いに接続され、上記マスター側駆動回路は、不良であると判定された場合、データ線の駆動を停止し、上記動作切換入出力端子から動作切換信号を出力し、上記スレーブ側駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することが好ましい。
【００３４】
上記の構成によれば、マスター側駆動回路およびスレーブ側駆動回路に、動作切換信号を入出力するための動作切換入出力端子が設けられ、両者が互いに接続されている。これにより、マスター側駆動回路からスレーブ側駆動回路へデータ線の駆動を切り換えることができる。
【００３５】
本発明に係る表示装置では、上記マスター側駆動回路および上記スレーブ側駆動回路は、同一の回路構成で製造されていることが好ましい。
【００３６】
上記の構成によれば、マスター側駆動回路とスレーブ側駆動回路とが異なる回路構成で製造される場合に比べ、製造コストを減らすことができる。
【００３７】
本発明に係る表示装置では、上記パッケージは、上記出力側配線および上記入力側配線が設けられている面を外側にして、出力側配線が設けられる領域と入力側配線が設けられる領域とで折り返されて筒状に形成されていることが好ましい。
【００３８】
上記の構成によれば、出力側配線・入力側配線が設けられている面を外側にすることで、マスター側駆動回路およびスレーブ側駆動回路の当該面に搭載された一方は、パッケージの外側に配置され、当該面の裏面に搭載された他方は、パッケージの内側に配置される。したがって、パッケージの内側に配置される駆動回路の裏面を下向きにすることにより、表示パネルに容易にパッケージを実装できる。
【００３９】
また、出力側配線が設けられる領域で折り返されることにより、出力側配線とデータ線との接続が容易になる。同様に、入力側配線が設けられる領域で折り返されることにより、入力側配線と入力信号を供給する配線との接続も容易になる。さらに、パッケージを筒状に形成することで、パッケージをより小型化できる。
【００４０】
本発明に係る表示装置では、上記比較手段は、オペアンプであることが好ましい。
【００４１】
一般的に、表示装置を駆動する出力回路からの出力信号は、バッファリングされて出力端子に出力される。ここで、オペアンプは、自身の出力を、自身の負極性入力端子に負帰還させることにより、ボルテージフォロワ回路となり、バッファ回路としての機能を有することになる。
【００４２】
したがって、上記のように、比較手段をオペアンプとすることにより、オペアンプが、出力回路からの出力信号をバッファリングするバッファ回路の役割を備えることになる。よって、本発明の表示装置は、出力回路からの出力信号をバッファリングするためのバッファ回路を新たに備える必要がなく、コストを低減する効果を奏する。
【００４３】
本発明に係る表示装置では、上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファを含み、上記比較手段として上記オペアンプを使用することが好ましい。
【００４４】
実際に使用する回路を使用することにより、上記出力回路および出力バッファに欠陥があった場合に自己修復できるという効果を奏する。
【００４５】
本発明に係る表示装置では、上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファと、出力回路の入力に与える信号を記憶する回路を含み、上記比較手段として上記オペアンプを使用することが好ましい。
【００４６】
実際に使用する回路を使用することにより、上記出力回路ブロックに欠陥があった場合に自己修復できるという効果を奏する。
【００４７】
本発明に係る表示装置では、上記自身の不良を自己検出する機能を有する駆動回路は、上記出力回路および予備出力回路に入力する入力信号を制御する制御手段を備え、上記制御手段は、上記出力回路と予備出力回路とに、異なる大きさの入力信号を入力するとともに、上記異なる大きさの入力信号に対応する、上記比較手段からの比較結果の期待値を出力し、上記判定手段は、上記比較結果と上記期待値とが異なる場合に、上記出力回路を不良と判定することが好ましい。
【００４８】
上記の構成を備えたことにより、出力回路に欠陥があった場合における、比較手段からの比較結果が、複数パターン存在したとしても、各パターンに対応して、判定回路が的確に出力回路の不良を検出できる。
【００４９】
具体的に説明すると、すでに述べたように、出力回路が高い電圧しか出力できない欠陥があった場合に、出力回路が階調ｍの入力信号を入力し、予備出力回路が階調ｍ＋１の入力信号を入力することにより、比較手段は、出力回路より入力した階調電圧の方が高いことを示す信号を出力する。一方、出力回路の欠陥が低い電圧しか出力できない場合に、出力回路が階調ｍ＋１の入力信号を入力し、予備出力回路に階調ｍの入力信号を入力することにより、比較手段は、予備出力回路からの階調電圧の方が高いことを示す信号を出力する。
【００５０】
このように、出力回路に欠陥があるという同じ状況であっても、出力回路の欠陥の種類およびその動作確認方法によって、比較手段からの比較結果は、異なるパターンを示すことになる。ここで、制御手段は、出力回路および予備出力回路への入力信号に対応する、比較手段からの比較結果の期待値を、判定手段に出力している。さらに判定手段は、比較結果と期待値と異なる場合に、上記出力回路を不良と判定する。
【００５１】
以上のように、制御手段が、入力信号ごとに対応する期待値を判定手段に出力し、判定手段が期待値を用いて出力回路の良または不良を判定することにより、出力回路に欠陥があることを示す比較結果が、複数パターン存在したとしても、各パターンに対応して、出力回路の良または不良を判定できる。
【００５２】
本発明に係る表示装置では、上記自身の不良を自己検出する機能を有する駆動回路は、上記判定手段の判定結果を示すフラグを格納するフラグ格納手段をさらに備え、上記フラグの値が、上記出力回路が不良であることを示すとき、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力することが好ましい。
【００５３】
上記の構成のように、判定結果を示すフラグを格納するフラグ格納手段を備えたことにより、不良と判定された場合に、動作切換信号の出力を電気的に行うことができる。
【発明の効果】
【００５４】
本発明に係る表示装置は、以上のように、表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、各データ線には、上記駆動回路が複数並列接続されており、並列接続された複数の駆動回路のうち少なくとも１つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、上記データ線に接続された出力端子と、上記出力端子に接続可能な出力回路を含む出力回路ブロックと、予備出力回路ブロックと、上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始するので、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できるという効果を奏する。
【発明を実施するための最良の形態】
【００５５】
本発明の一実施形態について図１ないし図１１に基づいて説明すると以下の通りである。
【００５６】
（表示装置１の構成）
図１は、本実施形態に係る表示装置１の構成を示す概略断面図である。表示装置１は、表示駆動用半導体集積回路（以下、集積回路とする）１０および液晶パネル１３を備えており、基板１２に実装されるテープキャリアパッケージ（以下「パッケージ」）１１に、集積回路１０が２個搭載されている。集積回路１０は、基板１２上の配線から入力信号を与えられ、液晶パネル１３のデータ線に階調電圧信号を出力する半導体素子である。パッケージ１１は、両端が接合されることにより、断面が細長い筒状となっている。
【００５７】
２個の集積回路１０は、同一のレイアウトで構成されたドライバであり、液晶パネル１３の同一のデータ線に並列接続されている。集積回路１０の一方は、通常時に稼動するマスター側であり、他方はマスター側の不良時に稼動するスレーブ側である。以下の説明では、マスター側の集積回路１０を集積回路１０ａとし、スレーブ側の集積回路１０を集積回路１０ｂとする。なお、マスター側の集積回路１０を集積回路１０ｂとし、スレーブ側の集積回路１０を集積回路１０ａとしてもよい。
【００５８】
図２（ａ）は、パッケージ１１の構成を示す断面図であり、図２（ｂ）は、図２（ａ）の下方から見たパッケージ１１の構成を示す平面図である。図２では、パッケージ１１は、基板１２に実装される前の開いた状態である。
【００５９】
図２（ａ）に示すように、パッケージ１１では、フィルム基材１１３の裏側に、出力側の配線１１１および入力側の配線１１２が、パッケージ１１の長手方向に伸びるように形成されている。集積回路１０の一方の集積回路１０ａは、フィルム基材１１３の表側に搭載される。集積回路１０ａが搭載される領域にはデバイスホール１１４が開けられ、デバイスホール１１４を介して、集積回路１０ａと配線１１１・１１２とが電気的に接続される。また、集積回路１０の他方の集積回路１０ｂは、フィルム基材１１３の裏側に搭載され、集積回路１０ｂと配線１１１・１１２とが電気的に接続される。集積回路１０ｂが搭載される領域には、ソルダーレジスト１１５が塗布され、絶縁状態が確保される。
【００６０】
図２（ｂ）に示すように、集積回路１０ａの出力端子１０１ａと集積回路１０ｂの出力端子１０１ｂとは、配列が同一の状態で互いに向かい合っており、配線１１１によって電気的に接続されている。また、集積回路１０ａの入力端子１０２ａおよび動作切換入出力端子１０３ａは、パッケージ１１の図中左側端部に形成された配線１１２に接続されている。同様に、集積回路１０ｂの入力端子１０２ｂおよび動作切換入出力端子１０３ｂは、パッケージ１１の図中右側端部に形成された配線１１２に接続されている。動作切換入出力端子１０３ａ・１０３ｂは、入力端子・出力端子の両方の機能を有する端子である。
【００６１】
パッケージ１１は、集積回路１０ａの出力端子１０１ａと集積回路１０ｂの出力端子１０１ｂとの間の配線１１１の領域において、集積回路１０ａが内側に、集積回路１０ｂが外側に位置するように、配線１１１・１１２が設けられている面を外側にして折り返される。続いて、パッケージ１１の両端を互いに接合し、両端部の配線１１２が互いに電気的に接続される。これにより、集積回路１０ａの入力端子１０２ａと集積回路１０ｂの入力端子１０２ｂとが、同一の配列で互いに向かい合った状態となり、配線１１２によって電気的に接続される。また、集積回路１０ａの動作切換入出力端子１０３ａと集積回路１０ｂの動作切換入出力端子１０３ｂとが、配線１１２によって互いに接続される。
【００６２】
このように、集積回路１０ａ・１０ｂをフィルム基材１１３の表裏に実装することにより、集積回路１０ａ・１０ｂの出力端子同士、入力端子同士、および動作切換入出力端子同士をパッケージ１１上で共通に接続可能になる。続いて、入力側の配線１１２を基板１２上の配線に接続することにより、集積回路１０ａ・１０ｂは、基板１２上の配線に並列接続される。さらに、出力側の配線１１１を液晶パネル１３のデータ線に接続することにより、集積回路１０ａ・１０ｂは、液晶パネル１３のデータ線に並列接続される。
【００６３】
マスター側の集積回路１０ａの動作切換入出力端子１０３ａは、出力端子として機能する。一方、スレーブ側の集積回路１０ｂの動作切換入出力端子１０３ｂは、入力端子として機能する。通常、液晶パネル１３の駆動は、マスター側の集積回路１０ａによって行う。後述の自己検出を行い、集積回路１０ａに異常がない場合は、集積回路１０ａの動作切換入出力端子１０３ａから“Ｌ”の動作切換信号を出力する。一方、自己検出において、集積回路１０ａに異常が検出された場合には、集積回路１０ａによる液晶パネル１３の駆動を停止し、動作切換入出力端子１０３ａから“Ｈ”の動作切換信号を出力する。
【００６４】
一方、マスター側の集積回路１０ｂは、動作切換入出力端子１０３ｂに入力される動作切換信号が“Ｌ”の場合は動作を行わず、“Ｈ”の場合に液晶パネル１３の駆動を開始する。ここで、上記のように、マスター側の集積回路１０ａの動作切換入出力端子１０３ａとスレーブ側の集積回路１０ｂの動作切換入出力端子１０３ｂとは、配線１１２によって互いに接続されている。したがって、スレーブ側の集積回路１０ｂは、マスター側の集積回路１０ａの動作切換入出力端子１０３ａからの動作切換信号が“Ｌ”である場合は動作を行わず、“Ｈ”になった場合に液晶パネル１３の駆動を開始する。これにより、マスター側の集積回路１０ａに異常が検出された場合に動作切換が行われ、スレーブ側の集積回路１０ｂが、マスター側の集積回路１０ａに代わって液晶パネル１３の駆動を行う。動作切換入出力端子１０３ａ・１０３ｂでは、端子に“Ｈ”レベル・“Ｌ”レベルの電圧をパッケージ上で与えられる。より具体的には、動作切換入出力端子１０３ａ・１０３ｂが接続されるパッケージ１１の部分に、電源電圧もしくはＧＮＤレベルの信号配線が接続される。
【００６５】
このように、配線１１１の領域と配線１１２の領域とで折り返した状態で、パッケージ１１を筒状に形成する。したがって、配線１１１を液晶パネル１３のデータ線に容易に接続することができ、集積回路１０ａ・１０ｂを当該データ線に並列接続できる。また、配線１１２を基板１２上の配線に容易に接続することができ、集積回路１０ａ・１０ｂを基板１２上の配線に並列接続できる。
【００６６】
また、集積回路１０ａと集積回路１０ｂとを、パッケージ１１の表裏逆に実装することにより、同一のデータ線に接続される出力端子同士を接続できる。また、入力端子についても、パッケージ１１を筒状に形成した場合、線対称の位置に配置できるため、入力信号を共通に接続できる。つまり、パッケージ２０２は、パッケージ１１を筒状に形成した状態で、集積回路１０ａと集積回路１０ｂとの間の中間地点において、出力端子および入力端子が、線対称に配置される構造になっている事が特徴である。
【００６７】
さらに、パッケージ１１を筒状に形成することにより、入力信号を与える配線が設けられる基板１２を小さくできる。なお、集積回路１０ａから集積回路１０ｂへの切り換えにおいて、動作切換入出力端子１０３ａは入力端子として機能する一方、動作切換入出力端子１０３ｂは出力端子として機能するが、端子の構造としては、同一である。
【００６８】
なお、図２に示す構成では、出力側の配線１１１の領域においてパッケージ１１を折り返し、入力側の配線１１２の領域を接合していたが、逆であってもよい。すなわち、集積回路１０ａ・１０ｂを左右反対向きに搭載し、入力側の配線１１２の領域においてパッケージ１１を折り返し、出力側の配線１１１の領域を接合してもよい。また、本実施形態では、同一のデータ線に２つの集積回路を並列接続する構成であるが、３つ以上の集積回路を並列接続してもよい。
【００６９】
続いて、前述の自己検出動作について、図３〜図１０を参照して以下に説明する。
【００７０】
（表示駆動用半導体集積回路１０の構成）
まず、図３を参照して、本発明の集積回路１０の構成について説明する。図３は、集積回路１０（駆動回路）の構成を示す説明図である。
【００７１】
同図に示すように、集積回路１０は、階調データ入力端子（図示しない）より、データバスを介して、ｎ個の液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴｎ（以下、出力端子ＯＵＴ１〜ＯＵＴｎとする）のそれぞれに対応する階調データを入力するｎ個のサンプリング回路６−１〜６−ｎ（以下、総称する場合は、サンプリング回路６とする）と、ｎ個のホールド回路７−１〜７−ｎ（以下、総称する場合は、ホールド回路７とする）と、階調データを階調電圧信号に変換するｎ個のＤＡＣ回路８−１〜８−ｎ（以下、総称する場合は、ＤＡＣ回路８とする）と、ＤＡＣ回路８からの階調電圧信号に対するバッファ回路の役割を有するｎ個のオペアンプ１−１〜１−ｎ（以下、総称する場合は、オペアンプ１とする）と、ｎ個の判定回路３−１〜３−ｎ（以下、総称する場合は、判定回路３とする）と、ｎ個の判定フラグ４−１〜４−ｎ（以下、総称する場合は、判定フラグ４とする）と、ｎ個のプルアップ・プルダウン回路５−１〜５−ｎ（以下、総称する場合は、プルアップ・プルダウン回路５とする）を備えている。
【００７２】
さらに、同図に示すように、集積回路１０は、ｔｅｓｔ信号によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ａと、ｔｅｓｔＢ信号によってＯＮ，ＯＦＦが切り替わる複数のスイッチ２ｂと、を備えている。なお、スイッチ２ａ、２ｂは、「Ｈ」の信号を入力した場合にＯＮとなり、「Ｌ」の信号を入力した場合にＯＦＦとなる。
【００７３】
また、集積回路１０は、予備のサンプリング回路２６と、予備のホールド回路２７と、予備のＤＡＣ回路２８（予備出力回路）とを、各１回路づつ備えている。
【００７４】
（集積回路１０の通常動作）
次に、集積回路１０における、表示装置（図示しない）に階調電圧を出力する、通常の動作を、図３を参照して以下に説明する。
【００７５】
まず、通常動作の場合は、ｔｅｓｔ信号は「Ｌ」であり、ｔｅｓｔＢ信号は「Ｈ」となる。ｔｅｓｔ信号が「Ｌ」のときスイッチ２ａはＯＦＦとなり、スイッチ２ｂはＯＮとなる。これにより、図示しないポインター用シフトレジスタからの信号である、ＳＴＲ１〜ＳＴＲｎ信号（以下、総称する場合は、ＳＴＲ信号とする）を、対応する各サンプリング回路６が入力する。サンプリング回路６は、入力したＳＴＲ信号に基づき、階調データ入力端子より、データバスを介して自身に対応する階調データを取得する。ホールド回路７は、サンプリング回路６が取得した階調データを、データＬＯＡＤ信号に基づき、サンプリング回路６より入力する。次に、ＤＡＣ回路８（出力回路）は、ホールド回路７より階調データを入力する。ＤＡＣ回路８は、入力した階調データを階調電圧信号に変換し、オペアンプ１（比較手段）の正極性入力端子に出力する。ここでオペアンプ１の出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ１は、ボルテージフォロワとして動作する。よって、オペアンプ１は、ＤＡＣ回路８からの階調電圧に対して、バッファ回路の役割を有することになり、自身の正極性入力端子に入力した階調電圧信号を、対応する出力端子ＯＵＴ１〜ＯＵＴｎに出力する。上述した、出力端子ごとに直列に接続された、サンプリング回路６と、ホールド回路７と、ＤＡＣ回路８と、オペアンプ１とを含むブロックを、出力回路ブロックとすると、この出力回路ブロックは、階調データ入力端子より入力した階調データを、表示装置を駆動するための階調電圧に変換し、変換した階調電圧を出力端子を介して表示装置に出力することを目的としている。
【００７６】
（動作確認テストへの切り替え）
次に、ＤＡＣ回路８の動作確認を行う動作確認テストへの切り替えは、ｔｅｓｔ信号を「Ｈ」とし、ｔｅｓｔＢ信号を「Ｌ」とする。まず、スイッチ２ａがＯＮとなることにより、予備のサンプリング回路２６には、動作確認テスト用のＳＴＲ信号である、ＴＳＴＲ１信号が入力され、サンプリング回路６には、動作確認テスト用のＳＴＲ信号である、ＴＳＴＲ２信号が入力される。さらに、オペアンプ１の負極性入力端子には、予備のＤＡＣ回路２８からの階調電圧が入力される。また、スイッチ２ｂがＯＦＦになったことにより、オペアンプ１の出力は、自身の負極性入力端子への負帰還が遮断される。その結果、オペアンプ１は、自身の正極性入力端子に直列に接続されたＤＡＣ回路８からの出力電圧と、予備のＤＡＣ回路２８からの出力電圧とを比較するコンパレータとなる。
【００７７】
なお、ｔｅｓｔ信号およびｔｅｓｔＢ信号は、動作確認テストの切り替え、および動作確認テストの動作をコントロールする、制御回路（図示しない）より出力される。また、この制御回路（制御手段）は、動作確認テストにおける、データバスを介して入力される階調データ、および、データＬＯＡＤ信号を制御する回路でもある。さらに、この制御回路は、通常動作中の階調データ、データＬＯＡＤ信号、シフトクロック用入力信号を制御する制御回路と同一であってもよいし、異なる制御回路であってもよい。
【００７８】
（動作確認テスト１）
次に、動作確認テストの１つ目の手順を、図４を参照して以下に説明する。図４は、動作確認テストの１つ目の手順を示すフローチャート図である。
【００７９】
同図に示すステップＳ２１（以下、Ｓ２１と略称する）において、ｔｅｓｔ信号を「Ｈ」とし、ｔｅｓｔＢ信号を「Ｌ」とする。すでに上述したように、Ｓ２１により、オペアンプ１はコンパレータの役割を有することとなる。
【００８０】
次に、Ｓ２２において、図示しない制御回路が備えるカウンタｍを０に初期化する。さらに、制御回路は、カウンタｍの値に対応する階調ｍの階調データを、ここでは、階調０の階調データを、ＴＳＴＲ１信号をアクティブにし、データバスを介して予備のサンプリング回路２６に格納する。さらに、制御回路は、カウンタｍの値に１を加算した、階調ｍ＋１の階調データを、ここでは、階調１の階調データを、ＴＳＴＲ２信号をアクティブにし、データバスを介して、サンプリング回路６に格納する。次に、予備のホールド回路２７は、データＬＯＡＤ信号に基づいて、サンプリング回路２６より、階調０の階調データを取得する。さらに、ＤＡＣ回路２８は、ホールド回路２７より階調データを入力し、階調０の階調電圧を、オペアンプ１の負極性入力端子に出力する（Ｓ２３）。一方、ホールド回路７は、データＬＯＡＤ信号に基づいて、サンプリング回路６より、階調１の階調データを取得する。さらに、ＤＡＣ回路８は、ホールド回路７より階調データを入力する。各ＤＡＣ回路８は、自身に直列に接続された、各オペアンプ１の正極性入力端子に、階調１の階調電圧を出力する（Ｓ２３）。なお、本発明の集積回路１０は、ｎ階調の階調電圧を出力するものであり、階調０の階調電圧が一番低い電圧値であり、階調ｎの階調電圧が一番高い電圧値であるものとする。
【００８１】
次に、オペアンプ１は、正極性入力端子に入力したＤＡＣ回路８からの階調電圧と、負極性入力端子に入力したＤＡＣ回路２８からの階調電圧とを比較する（Ｓ２４）。具体的には、オペアンプ１は、自身の正極性入力端子に階調１の階調電圧を入力し、自身の負極性入力端子に階調０の階調電圧を入力する。ここで、ＤＡＣ回路８が正常であれば、階調１の階調電圧が階調０の階調電圧よりも高いため、オペアンプ１は、「Ｈ」レベルの信号を出力する。ここで、オペアンプの出力が「Ｌ」レベルの信号であった場合、ＤＡＣ回路８は不良であることになる。
【００８２】
次に、判定回路３（判定手段）は、オペアンプ１からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。なお、判定回路３が記憶する期待値は、制御回路より与えられたものである。この動作確認テスト１においては、判定回路３は期待値を「Ｈ」レベルとして記憶している。
【００８３】
ここで、判定回路３は、オペアンプ１より入力した信号が、自身が記憶する期待値と同じ、「Ｈ」レベルであれば、ＤＡＣ回路８が正常であると判定する。一方、判定回路３は、オペアンプ１より入力した信号が「Ｌ」レベルであれば、ＤＡＣ回路８が不良であると判定し、判定フラグ４に「Ｈ」フラグを出力する。判定フラグ４は、判定回路３より「Ｈ」フラグを入力した場合、入力した「Ｈ」フラグを自身の内部メモリに記憶する（Ｓ２５）。
【００８４】
なお、判定回路３は、オペアンプ１からの出力信号を入力し、入力した信号が「Ｈ」レベルであれば、判定フラグ４に「Ｌ」フラグを出力し、入力した信号が「Ｌ」レベルであれば、判定フラグ４に「Ｈ」フラグを出力する構成としてもよい。この場合、判定フラグ４は、判定回路３より一度でも「Ｈ」フラグを入力した場合、その後、判定回路３より「Ｌ」フラグを入力しても、判定フラグ４は「Ｈ」フラグを保持しつづける。
【００８５】
また、不良であると判断され、判定フラグ４が「Ｈ」になった場合以後の判定動作を行わない構成にしても良い。
【００８６】
次に、カウンタｍの値が、ｎ−１であるかを判定する（Ｓ２６）。カウンタｍの値がｎ−１以下の場合は、カウンタｍの値を１つ増やし、Ｓ２３〜Ｓ２５のステップを、ｍの値がｎ−１となるまで、繰り返し行う。なお、このｎとは、集積回路１０が出力できる階調数である。
【００８７】
（動作確認テスト２）
次に、動作確認テストの２つ目の手順を、図５を参照して以下に説明する。図５は、動作確認テストの２つ目の手順を示すフローチャート図である。
【００８８】
まず、動作確認テスト１においては、常にオペアンプ１の正極性入力端子に入力される階調電圧が、負極性入力端子に入力される階調電圧より高いため、ＤＡＣ回路２８に、低い電圧しか出力しないような不具合がある場合や、ＤＡＣ回路８に高い電圧しか出力しないような不具合がある場合には、判定回路３は、正常を示す「Ｌ」フラグを出力してしまう。
【００８９】
したがって、動作確認テスト２においては、オペアンプ１の正極性入力端子に、負極性入力端子より低い階調電圧を入力して動作確認を行う。
【００９０】
まず、動作確認テスト１が終了した後、カウンタｍの値を０に初期化する（Ｓ３１）。次に、制御回路は、カウンタｍの値に１を加算した、階調ｍ＋１の階調データを、ここでは、階調１の階調データを、ＴＳＴＲ１信号をアクティブにし、データバスを介して予備のサンプリング回路２６に格納する。次に、制御回路は、カウンタｍに対応する、階調ｍの階調データを、ここでは、階調０の階調データを、ＴＳＴＲ２信号をアクティブにし、データバスを介して、サンプリング回路６に格納する。
【００９１】
ここで、動作確認テスト１のＳ２３と同様に、ＤＡＣ回路２８は、サンプリング回路２６が格納した階調データを、ホールド回路２７を介して入力する。さらに、ＤＡＣ回路２８は、入力した階調データに対応する、階調ｍ＋１の階調電圧を、ここでは、階調１の階調電圧を、オペアンプ１の負極性入力端子に出力する。一方、ＤＡＣ回路８は、サンプリング回路６が格納した階調データを、ホールド回路７を介して入力する。さらに、各ＤＡＣ回路８は、入力した階調データに対応する、階調ｍの階調電圧を、ここでは、階調０の階調電圧を、自身に直列に接続された、各オペアンプ１の正極性入力端子に出力する（Ｓ３２）。
【００９２】
次に、オペアンプ１は、正極性入力端子に入力したＤＡＣ回路８からの階調０の階調電圧と、負極性入力端子に入力したＤＡＣ回路２８からの階調１の階調電圧とを比較する（Ｓ３３）。ここで、ＤＡＣ回路８が正常であれば、階調１の階調電圧が階調０の階調電圧よりも高いため、オペアンプ１は、「Ｌ」フラグの信号を出力する。ここで、オペアンプの出力が「Ｈ」レベルの信号であった場合、ＤＡＣ回路８は不良であることになる。
【００９３】
次に、判定回路３は、オペアンプ１からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。この動作確認テスト１においては、判定回路３は期待値を「Ｌ」レベルとして記憶している。ここで、判定回路３は、オペアンプ１より入力した信号が、自身が記憶する期待値と同じ、「Ｌ」レベルであれば、ＤＡＣ回路８が正常であると判定する。一方、判定回路３は、オペアンプ１より入力した信号が「Ｈ」であれば、ＤＡＣ回路８が不良であると判定し、判定フラグ４に「Ｈ」フラグを出力する。判定フラグ４は、判定回路３より「Ｈ」フラグを入力した場合、入力した「Ｈ」フラグを自身の内部メモリに記憶する（Ｓ３４）。以上の、Ｓ３３〜Ｓ３４のステップを、ｍの値がｎ−１となるまで繰り返し行う（Ｓ３５、Ｓ３６）。
【００９４】
（動作確認テスト３）
次に、動作確認テストの３つ目の手順を、図６を参照して以下に説明する。図６は、動作確認テストの３つ目の手順を示すフローチャート図である。
【００９５】
ＤＡＣ回路８において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ１に入力された階調電圧を、オペアンプ１が保持し続け、動作確認テスト１および２において、不具合を検出できない場合がある。ここで、動作確認テスト３においては、オペアンプ１の正極性入力端子にプルダウン回路を接続する。これにより、ＤＡＣ回路８の出力がオープンとなる場合、オペアンプ１の正極性入力端子に、低い電圧を入力することになる。結果、ＤＡＣ回路８の出力がオープンとなる場合、言い換えれば、ＤＡＣ回路８より出力がない場合において、実行済の確認テストによる、オペアンプ１の入力された階調電圧を、オペアンプ１が保持し続けることを防ぐことができる。
【００９６】
動作確認テスト３の具体的な手順は、図６に示すように、まず、カウンタｍを０に初期化する（Ｓ４１）。次に、プルアップ・プルダウン回路５は、オペアンプ１の正極性入力端子をプルダウンする（Ｓ４２）。ここからのＳ４３〜Ｓ４７のステップは、既に上述した動作確認テスト１の、Ｓ２３〜Ｓ２７のステップと同様であるため、ここではその説明を省略する。
【００９７】
以上のように、オペアンプ１の正極性入力端子をプルダウンし、動作確認テスト１の手順を行うことにより、ＤＡＣ回路８の出力がオープンとなった場合、オペアンプ１は、「Ｌ」レベルの信号を出力することになる。結果、判定回路３は、入力した「Ｌ」レベルの信号より、ＤＡＣ回路８に不具合があると判定し、判定フラグ４が「Ｈ」フラグを記憶することになる。
【００９８】
（動作確認テスト４）
次に、動作確認テストの４つ目の手順を、図７を参照して以下に説明する。図７は、動作確認テストの４つ目の手順を示すフローチャート図である。
【００９９】
ここで、動作確認テスト４は、動作確認テスト３と同様に、ＤＡＣ回路８の出力がオープンとなる不具合に対応するためのものである。同図に示すように、まず、カウンタｍを０に初期化する（Ｓ５１）。次に、プルアップ・プルダウン回路５は、オペアンプ１の正極性入力端子をプルアップする（Ｓ５２）。ここからのＳ５３〜Ｓ５７のステップは、既に上述した動作確認テスト２の、Ｓ３２〜Ｓ３６のステップと同様であるため、ここではその説明を省略する。
【０１００】
以上のように、オペアンプ１の正極性入力端子をプルアップし、動作確認テスト２の手順を行うことにより、ＤＡＣ回路８の出力がオープンとなった場合、オペアンプ１は、「Ｈ」レベルの信号を出力することになる。結果、判定回路３は、入力した「Ｈ」レベルの信号より、ＤＡＣ回路８に不具合があると判定し、判定フラグ４が「Ｈ」を記憶することになる。
【０１０１】
（動作確認テスト５）
次に、動作確認テストの５つ目の手順を、図８を参照して以下に説明する。図８は、動作確認テストの５つ目の手順を示すフローチャート図である。
【０１０２】
ＤＡＣ回路８においては、自身における隣接する２つ階調がショートするという不具合が発生する場合がある。このように、隣接する２つ階調がショートした場合、ＤＡＣ回路８は、ショートした２つの階調の中間電圧を出力することになる。この不具合の場合、ＤＡＣ回路８が出力する階調電圧は、正常な場合と比べて、１階調以上の電圧のずれとならない。したがって、動作確認テスト１〜４において、この不具合を検出することはできない。ここで、動作確認テスト５においては、このようなＤＡＣ回路８における、隣接する２つの階調がショートした不具合を検出することが目的である。
【０１０３】
同図に示すように、まず、カウンタｍを０に初期化する（Ｓ６１）。次に、ＴＳＴＲ１およびＴＳＴＲ２をアクティブにし、さらに、データバスを介して、階調ｍの階調データを、ここでは、階調０の階調データを、サンプリング回路２６およびサンプリング回路６が入力する。次に、ＤＡＣ回路２８および８は、ホールド回路２７および７を介して、サンプリング回路２６および６より、階調０の階調データを取得する。さらにＤＡＣ回路２８および８は、オペアンプ１の正極性入力端子および負極性入力端子に、階調０の階調電圧を出力する（Ｓ６２）。
【０１０４】
次に、図示しないスイッチにより、オペアンプ１の正極性入力端子と、負極性入力端子とをショートする。なお、動作確認テスト１および２において、ＤＡＣ回路８に不具合がないと判定されている場合は、正極性入力端子と負極性入力端子に入力される階調電圧の差は、１階調以上の電圧差にならない。したがって、正極性入力端子と負極性入力端子とをショートすることによって、大きな電流が流れるという問題はない。
【０１０５】
ここで、オペアンプ１の正極性入力端子と負極性入力端子とをショートしたことにより、オペアンプ１の２つの入力端子は、同じ階調電圧を入力することになる。ここで、本来オペアンプ１は、入出力のオフセット電圧を有しているため、自身の２つの入力端子に同じ階調電圧を入力したとしても、オペアンプ１の出力は、「Ｈ」または「Ｌ」のどちらかを出力することになる。この、オペアンプ１の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプ１の出力のレベルを、判定回路３は、期待値として記憶する（Ｓ６３）。
【０１０６】
次に、図示しないスイッチをＯＦＦにして、オペアンプ１の正極性入力端子と負極性入力端子とのショートを解除する。このとき、オペアンプ１の正極性入力端子には、ＤＡＣ回路８からの階調０の階調電圧が入力され、負極性入力端子には、ＤＡＣ回路２８からの階調０の階調電圧が入力される。ここで、ＤＡＣ回路２８および８に不具合がなければ、オペアンプ１の出力は、判定回路３に記憶した期待値と同じ出力となる。したがって、判定回路３は、オペアンプ１からの出力と、自身が記憶する期待値とを比較する（Ｓ６４）。判定回路３は、オペアンプ１からの出力値が、期待値と異なる値であれば、判定フラグ４に「Ｈ」フラグを出力する（Ｓ６５）。
【０１０７】
次に、図示しないスイッチによって、オペアンプ１の正極性入力端子にＤＡＣ回路２８からの階調電圧を入力し、負極性入力端子にＤＡＣ回路８からの階調電圧を入力するように、オペアンプ１の入力を切り替える（Ｓ６６）。ここで、Ｓ６４と同様の処理を行う（Ｓ６７）。Ｓ６７において、判定回路３が、オペアンプ１からの出力と、自身が記憶する期待値とが異なれば、判定フラグ４に「Ｈ」フラグを出力する（Ｓ６８）。このように、正極性入力端子と負極性入力端子とを切り替えることにより、判定回路３が記憶する期待値が「Ｈ」レベルまたは「Ｌ」レベルのどちらであっても、ＤＡＣ回路８の不具合を検出可能となる。
【０１０８】
以上のＳ６２〜Ｓ６８のステップを、カウンタｍの値がｎとなるまで、カウンタｍの値を１つ増加させて繰り返し行う（Ｓ６９、Ｓ７０）。
【０１０９】
（自己修復）
次に、判定フラグ４が「Ｈ」フラグを記憶している場合、言い換えれば、上記動作確認テスト１〜５において、ＤＡＣ回路８−１〜８−ｎのいずれかに不具合があると判定回路３が判定した場合について、図９を参照して以下に説明する。図９は、不良と判定した集積回路１０を切り替え、自己修復する手順を示すフローチャート図である。
【０１１０】
判定回路３は、ＤＡＣ回路８が不良であると判定した場合、「Ｈ」フラグを判定フラグ４に出力する。さらに、判定フラグ４は、判定回路３からの「Ｈ」フラグを入力し、自身の内部に記憶する。ここで、制御回路は、判定フラグ４が「Ｈ」を記録しているかどうかを検出する（Ｓ７１）。
【０１１１】
制御回路は、判定フラグ４が「Ｈ」を記憶していないことを検出した場合は（Ｓ７１においてＮＯ）、ｔｅｓｔ信号を「Ｌ」に、ｔｅｓｔＢ信号を「Ｈ」に切り替え（Ｓ７２）、通常動作に移行する。
【０１１２】
一方、制御回路は、判定フラグ４が「Ｈ」を記憶していることを検出した場合（Ｓ７１においてＹＥＳ）、Ｓ７３の処理に移る。Ｓ７３においては、制御回路は、マスター側の集積回路１０ａによる液晶パネル１３の駆動を停止させる。続いて、“Ｈ”の動作切換信号を動作切換入出力端子１０３ａより出力する（Ｓ７４）。スレーブ側の集積回路１０ｂの動作切換入出力端子１０３ｂに“Ｈ”の動作切換信号が入力されると、集積回路１０ｂの制御回路が、ｔｅｓｔ信号を「Ｌ」に、ｔｅｓｔＢ信号を「Ｈ」に切り替える（Ｓ７５）。これにより、スレーブ側の集積回路１０ｂによる液晶パネル１３の駆動を開始して（Ｓ７６）、通常動作に移行する。
【０１１３】
以上のように、動作確認テスト１〜５、および、自己修復の処理を行うことにより、集積回路１０ａが不良の場合、予備の集積回路１０ｂに切り替えることができる。
【０１１４】
次に、集積回路１０を搭載する表示装置１の電源投入から、動作確認テストを行い、通常動作を行うまでの手順を、図１０を参照して以下に説明する。図１０は、表示装置１の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。
【０１１５】
同図に示すように、まず、表示装置１に電源投入し、マスター側の集積回路１０ａを初期化することにより、判定フラグ４は全て「Ｌ」フラグになる（Ｓ８１）。次に、制御回路は、ｔｅｓｔ信号を「Ｈ」に、ｔｅｓｔＢ信号を「Ｌ」にし、動作確認テストの状態に集積回路１０を切り替える（Ｓ８２）。次に、制御回路および集積回路１０ａは、上述した動作確認テストを行う（Ｓ８３）。さらに、制御回路は、全ての動作確認テスト１〜５が終了したかどうかを確認し、集積回路１０ａが正常の場合は集積回路１０ａを動作させ、集積回路１０ａが不良の場合は予備の集積回路１０ｂに切り替え（Ｓ８４）、通常動作に移行する。
【０１１６】
（オペアンプ１の動作確認）
上述した動作確認テストは、オペアンプ１に不具合がないことを前提としている。しかしながら、オペアンプ１においても不具合が発生する可能性がある。したがって、上記動作確認テストを行う前に、オペアンプ１の動作確認を行うことが、本実施形態においては好ましい。そこで、以下に、オペアンプ１の動作確認についても、図１１を参照して説明する。図１１は、オペアンプ１とオペアンプ１の動作確認のための周辺回路との構成を示す説明図である。
【０１１７】
同図に示すように、オペアンプ１の正極性入力端子には、ＤＡＣ回路８からの出力と、所定の電圧との入力を切り替えるスイッチＳ５が接続されている。さらにスイッチＳ５のＢ側（所定の電圧の入力側）には、２つの所定の電圧Ｖｒｅｆ１およびＶｒｅｆ２を切り替えるスイッチＳ３が接続されている。一方、オペアンプ１の負極性入力端子には、オペアンプ１からの負帰還を行うためのオペアンプ１の出力と、所定の電圧との入力を切り替えるスイッチＳ６が接続されている。さらに、スイッチＳ４のＢ側（所定の電圧の入力側）には、２つの所定の電圧Ｖｒｅｆ１およびＶｒｅｆ２を切り替えるスチッチＳ４が接続されている。
【０１１８】
次に、オペアンプ１の通常動作について説明する。オペアンプ１の通常動作時は、スイッチＳ５をＡ側（ＤＡＣ回路８の出力側）にし、スイッチＳ６をＡ側にすることにより、オペアンプ１は、ボルテージフォロワの回路として動作する。
【０１１９】
次に、オペアンプ１の動作確認動作確認を行うための手順を以下に説明する。まず、スイッチＳ１およびＳ２をＢ側に切り替える。これにより、オペアンプ１の負帰還はなくなり、オペアンプ１はコンパレータとして動作する。次に、スイッチＳ３およびＳ４をＡ側に切り替える。これにより、オペアンプ１の正極性入力端子は、Ｖｒｅｆ１を入力し、負極性入力端子は、Ｖｒｅｆ２を入力することになる。ここで、Ｖｒｅｆ１およびＶｒｅｆ２は予め生成された電圧であり、Ｖｒｅｆ１の電圧値は、Ｖｒｅｆ２の電圧値より大きい値とする。なお、Ｖｒｅｆ１とＶｒｅｆ２との電圧値の差は、オペアンプ１の入出力オフセット値よりも大きい値とする。このとき、オペアンプ１は、負極性入力端子に入力したＶｒｅｆ２より、正極性入力端子に入力したＶｒｅｆ１の電圧の方が高いため、「Ｈ」レベルの信号を出力する。このオペアンプ１からの出力を、判定回路３が検出し、自身が記憶する期待値「Ｈ」と比較する。ここで、オペアンプ１の出力が「Ｌ」レベルであった場合、判定回路３は、オペアンプ１に不具合があると判定できる。なお、判定回路３が記憶する期待値は、制御回路より与えられたものである。
【０１２０】
次に、オペアンプ１のコンパレータ動作に不具合があり、オペアンプ１は「Ｈ」レベルしか出力できない場合も考えられる。したがって、スイッチＳ３およびＳ４をＢ側に切り替え、オペアンプ１の正極性入力端子にＶｒｅｆ２を入力し、負極性入力端子にＶｒｅｆ１を入力する。このとき、オペアンプ１は、正極性入力端子に入力したＶｒｅｆ２よりも、負極性入力端子に入力したＶｒｅｆ１の電圧値の方が高いため、「Ｌ」レベルを出力する。このオペアンプ１からの出力を、判定回路３が検出し、自身が記憶する期待値「Ｌ」と比較する。ここで、オペアンプ１の出力が「Ｈ」レベルであった場合、判定回路３は、オペアンプ１に不具合があると判定できる。なお、スイッチＳ３〜Ｓ６は、制御回路によって切り替えられるものとする。
（変形例）
上記の自己検出機能は、マスター側の集積回路１０ａおよびスレーブ側の集積回路１０ｂが、同一のレイアウトで作成される場合、両方の集積回路が有していることとなる。これに対し、マスター側の集積回路１０ａのみ自己検出機能を有していてもよい。この場合、スレーブ側の集積回路１０ｂは、従来の集積回路と同様、自己検出機能のための回路構成を除いた簡易な構成とすることができる。
（実施形態の総括）
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１２１】
本発明は、出力回路の欠陥の検出および自己修復の具体的な手段を備え、より容易に出力回路の不具合を対処できる、表示装置を提供するものであり、特に、大型の液晶表示装置や高精細テレビに利用することが可能である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の一形態に係る、表示装置の構成を示す概略断面図である。
【図２】（ａ）は、パッケージの構成を示す断面図であり、（ｂ）は、（ａ）の下方から見たパッケージの構成を示す平面図である。
【図３】本発明の実施の一形態に係る、表示駆動用半導体集積回路の構成を示す説明図である。
【図４】本発明の実施の一形態に係る、動作確認テストの１つ目の手順を示すフローチャート図である。
【図５】本発明の実施の一形態に係る、動作確認テストの２つ目の手順を示すフローチャート図である。
【図６】本発明の実施の一形態に係る、動作確認テストの３つ目の手順を示すフローチャート図である。
【図７】本発明の実施の一形態に係る、動作確認テストの４つ目の手順を示すフローチャート図である。
【図８】本発明の実施の一形態に係る、動作確認テストの５つ目の手順を示すフローチャート図である。
【図９】本発明の実施の一形態に係る、不良のマスター側の集積回路を、スレーブ側の集積回路に切り替える手順を示すフローチャート図である。
【図１０】本発明の実施の一形態に係る、表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの手順を示すフローチャート図である。
【図１１】本発明の実施の一形態に係る、オペアンプの動作確認を行うための回路構成を示す説明図である。
【図１２】従来例における、表示駆動用半導体集積回路の構成を示す説明図である。
【符号の説明】
【０１２３】
１−１ オペアンプ（比較手段）
１−２ オペアンプ（比較手段）
１−ｎ オペアンプ（比較手段）
３−１ 判定回路（判定手段）
３−２ 判定回路（判定手段）
３−ｎ 判定回路（判定手段）
４−１ 判定フラグ（フラグ格納手段）
４−２ 判定フラグ（フラグ格納手段）
４−ｎ 判定フラグ（フラグ格納手段）
８−１ ＤＡＣ回路（出力回路）
８−２ ＤＡＣ回路（出力回路）
８−ｎ ＤＡＣ回路（出力回路）
１０ 液晶駆動用半導体集積回路（駆動回路）
１０ａ 集積回路（マスター側駆動回路）
１０ｂ 集積回路（スレーブ側駆動回路）
１１ パッケージ
１３ 液晶パネル
２８ ＤＡＣ回路（予備出力回路）
１０１ａ 出力端子
１０１ｂ 出力端子
１０２ａ 入力端子
１０２ｂ 入力端子
１０３ａ 動作切換入出力端子
１０３ｂ 動作切換入出力端子
１１１ 配線（出力側配線）
１１２ 配線（入力側配線）
【特許請求の範囲】
【請求項１】
表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、
各データ線には、上記駆動回路が複数並列接続されており、
並列接続された複数の駆動回路のうち少なくとも１つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、
不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、
上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、
上記データ線に接続された出力端子と、
上記出力端子に接続可能な出力回路を含む出力回路ブロックと、
予備出力回路ブロックと、
上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、
上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、
上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、
当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴とする表示装置。
【請求項２】
各データ線には２つの駆動回路が並列接続されており、
当該２つの駆動回路は、マスター側駆動回路とスレーブ側駆動回路とからなり、
マスター側駆動回路およびスレーブ側駆動回路のうち少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有しており、
マスター側駆動回路は、当該機能により不良と判定された場合、データ線の駆動を停止し、
上記スレーブ側駆動回路が当該データ線の駆動を行うことを特徴とする請求項１に記載の表示装置。
【請求項３】
上記マスター側駆動回路と上記スレーブ側駆動回路とは、同一のパッケージに搭載されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
上記パッケージには、上記データ線に接続される出力側配線が当該パッケージの長手方向に伸びるように設けられ、
上記マスター側駆動回路および上記スレーブ側駆動回路の一方は、上記パッケージの上記出力側配線が設けられる面に搭載され、
上記マスター側駆動回路および上記スレーブ側駆動回路の他方は、上記パッケージの上記出力側配線が設けられていない面に搭載され、
上記マスター側駆動回路および上記スレーブ側駆動回路は、出力端子の配列が同一であり、同一のデータ線に対応する出力端子同士が互いに上記出力側配線によって接続されていることを特徴とする請求項３に記載の表示装置。
【請求項５】
上記パッケージの上記出力側配線が設けられる面には、入力信号が与えられる入力側配線が当該パッケージの長手方向に伸びるようにさらに設けられ、
上記マスター側駆動回路および上記スレーブ側駆動回路は、入力端子の配列が同一であり、同一の入力信号に対応する入力端子同士が互いに上記入力側配線によって接続されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
上記マスター側駆動回路および上記スレーブ側駆動回路は、動作切換入出力端子を有しており、上記マスター側駆動回路の動作切換入出力端子と上記スレーブ側駆動回路の動作切換入出力端子とが互いに接続され、
上記マスター側駆動回路は、不良であると判定された場合、データ線の駆動を停止し、上記動作切換入出力端子から動作切換信号を出力し、
上記スレーブ側駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴とする請求項４または５に記載の表示装置。
【請求項７】
上記マスター側駆動回路および上記スレーブ側駆動回路は、同一の回路構成で製造されていることを特徴とする請求項４から６までのいずれか１項に記載の表示装置。
【請求項８】
上記パッケージは、上記出力側配線および上記入力側配線が設けられている面を外側にして、出力側配線が設けられる領域と入力側配線が設けられる領域とで折り返されて筒状に形成されていることを特徴とする請求項５から７までのいずれか１項に記載の表示装置。
【請求項９】
上記比較手段は、オペアンプであることを特徴とする、請求項１から８までのいずれか１項に記載の表示装置。
【請求項１０】
上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファを含み、上記比較手段として上記オペアンプを使用することを特徴とする請求項１から８までのいずれか１項に記載の表示装置。
【請求項１１】
上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファと、出力回路の入力に与える信号を記憶する回路を含み、上記比較手段として上記オペアンプを使用することを特徴とする請求項１から８までのいずれか１項に記載の表示装置。
【請求項１２】
上記自身の不良を自己検出する機能を有する駆動回路は、
上記出力回路および予備出力回路に入力する入力信号を制御する制御手段を備え、
上記制御手段は、
上記出力回路と予備出力回路とに、異なる大きさの入力信号を入力するとともに、
上記異なる大きさの入力信号に対応する、上記比較手段からの比較結果の期待値を出力し、
上記判定手段は、上記比較結果と上記期待値とが異なる場合に、上記出力回路を不良と判定することを特徴とする、請求項１から１１までのいずれか１項に記載の表示装置。
【請求項１３】
上記自身の不良を自己検出する機能を有する駆動回路は、
上記判定手段の判定結果を示すフラグを格納するフラグ格納手段をさらに備え、
上記フラグの値が、上記出力回路が不良であることを示すとき、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力することを特徴とする、請求項１から１２までのいずれか１項に記載の表示装置。
【請求項１】
表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、
各データ線には、上記駆動回路が複数並列接続されており、
並列接続された複数の駆動回路のうち少なくとも１つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、
不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、
上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、
上記データ線に接続された出力端子と、
上記出力端子に接続可能な出力回路を含む出力回路ブロックと、
予備出力回路ブロックと、
上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、
上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、
上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、
当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴とする表示装置。
【請求項２】
各データ線には２つの駆動回路が並列接続されており、
当該２つの駆動回路は、マスター側駆動回路とスレーブ側駆動回路とからなり、
マスター側駆動回路およびスレーブ側駆動回路のうち少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有しており、
マスター側駆動回路は、当該機能により不良と判定された場合、データ線の駆動を停止し、
上記スレーブ側駆動回路が当該データ線の駆動を行うことを特徴とする請求項１に記載の表示装置。
【請求項３】
上記マスター側駆動回路と上記スレーブ側駆動回路とは、同一のパッケージに搭載されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
上記パッケージには、上記データ線に接続される出力側配線が当該パッケージの長手方向に伸びるように設けられ、
上記マスター側駆動回路および上記スレーブ側駆動回路の一方は、上記パッケージの上記出力側配線が設けられる面に搭載され、
上記マスター側駆動回路および上記スレーブ側駆動回路の他方は、上記パッケージの上記出力側配線が設けられていない面に搭載され、
上記マスター側駆動回路および上記スレーブ側駆動回路は、出力端子の配列が同一であり、同一のデータ線に対応する出力端子同士が互いに上記出力側配線によって接続されていることを特徴とする請求項３に記載の表示装置。
【請求項５】
上記パッケージの上記出力側配線が設けられる面には、入力信号が与えられる入力側配線が当該パッケージの長手方向に伸びるようにさらに設けられ、
上記マスター側駆動回路および上記スレーブ側駆動回路は、入力端子の配列が同一であり、同一の入力信号に対応する入力端子同士が互いに上記入力側配線によって接続されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
上記マスター側駆動回路および上記スレーブ側駆動回路は、動作切換入出力端子を有しており、上記マスター側駆動回路の動作切換入出力端子と上記スレーブ側駆動回路の動作切換入出力端子とが互いに接続され、
上記マスター側駆動回路は、不良であると判定された場合、データ線の駆動を停止し、上記動作切換入出力端子から動作切換信号を出力し、
上記スレーブ側駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴とする請求項４または５に記載の表示装置。
【請求項７】
上記マスター側駆動回路および上記スレーブ側駆動回路は、同一の回路構成で製造されていることを特徴とする請求項４から６までのいずれか１項に記載の表示装置。
【請求項８】
上記パッケージは、上記出力側配線および上記入力側配線が設けられている面を外側にして、出力側配線が設けられる領域と入力側配線が設けられる領域とで折り返されて筒状に形成されていることを特徴とする請求項５から７までのいずれか１項に記載の表示装置。
【請求項９】
上記比較手段は、オペアンプであることを特徴とする、請求項１から８までのいずれか１項に記載の表示装置。
【請求項１０】
上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファを含み、上記比較手段として上記オペアンプを使用することを特徴とする請求項１から８までのいずれか１項に記載の表示装置。
【請求項１１】
上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファと、出力回路の入力に与える信号を記憶する回路を含み、上記比較手段として上記オペアンプを使用することを特徴とする請求項１から８までのいずれか１項に記載の表示装置。
【請求項１２】
上記自身の不良を自己検出する機能を有する駆動回路は、
上記出力回路および予備出力回路に入力する入力信号を制御する制御手段を備え、
上記制御手段は、
上記出力回路と予備出力回路とに、異なる大きさの入力信号を入力するとともに、
上記異なる大きさの入力信号に対応する、上記比較手段からの比較結果の期待値を出力し、
上記判定手段は、上記比較結果と上記期待値とが異なる場合に、上記出力回路を不良と判定することを特徴とする、請求項１から１１までのいずれか１項に記載の表示装置。
【請求項１３】
上記自身の不良を自己検出する機能を有する駆動回路は、
上記判定手段の判定結果を示すフラグを格納するフラグ格納手段をさらに備え、
上記フラグの値が、上記出力回路が不良であることを示すとき、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力することを特徴とする、請求項１から１２までのいずれか１項に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−１２８５３２（Ｐ２００９−１２８５３２Ａ）
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願番号】特願２００７−３０２２８９（Ｐ２００７−３０２２８９）
【出願日】平成１９年１１月２１日（２００７．１１．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２１年６月１１日（２００９．６．１１）
【国際特許分類】
【出願日】平成１９年１１月２１日（２００７．１１．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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