表示装置
【課題】 液晶表示装置において、ゲート線の延在方向の画素のTFT素子の書き込み時間のばらつきを低減する。
【解決手段】 複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ドレイン線にデータ信号を出力するデータドライバとを有する表示装置であって、前記データドライバは、前記複数本のドレイン線を複数のブロックに分割し、各ブロックのドレイン線へデータ信号を出力するタイミングをブロック毎に設定する内部コントロール信号を生成する内部コントロール信号生成回路と、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を記録したレジスタ回路とを有する。
【解決手段】 複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ドレイン線にデータ信号を出力するデータドライバとを有する表示装置であって、前記データドライバは、前記複数本のドレイン線を複数のブロックに分割し、各ブロックのドレイン線へデータ信号を出力するタイミングをブロック毎に設定する内部コントロール信号を生成する内部コントロール信号生成回路と、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を記録したレジスタ回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、液晶表示装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、表示装置には、液晶表示パネルを用いた液晶表示装置がある。前記液晶表示パネルは、一対の基板の間に液晶材料を封入した表示パネルである。このとき、前記基板には、たとえば、複数本のゲート線と複数本のドレイン線がマトリクス状に配置されている。そして、隣接する２本のゲート線と隣接する２本のドレイン線で囲まれた領域を１つの画素領域とし、各画素領域にTFT素子や画素電極を配置している。
【０００３】
前記液晶表示パネルに画像や映像を表示させるときには、たとえば、各ドレイン線に表示データ信号を入力しておき、各ゲート線に走査信号を順次入力していく。
【０００４】
このとき、前記各ドレイン線に入力する表示データ信号の生成および入力のタイミングは、タイミングコントローラとデータドライバ（ドレインドライバ）によって行われる。また、前記各ゲート線に入力する走査信号の生成および入力のタイミングは、前記タイミングコントローラと走査ドライバ（ゲートドライバ）によって行われる。
【０００５】
前記データドライバは、たとえば、表示データが１水平同期期間分揃うまで保持するラッチ回路、前記表示データの信号レベルを変換するレベルシフト回路、信号レベルを変換した表示データに基づいてアナログ信号（階調電圧）を生成するデコーダ回路、前記デコーダ回路で生成したアナログ信号を増幅する出力回路、前記出力回路で増幅したアナログ信号をドレイン線に出力するスイッチ回路などを有する（たとえば、特許文献１を参照。）。
【０００６】
また、前記レベルシフト回路は、電圧変換回路であり、一般に、低電圧動作部と高電圧動作部の２段構成となっている。このとき、前記高電圧動作部は、たとえば、４個または６個のMOSトランジスタからなる襷がけ方式と呼ばれる回路構成になっている（たとえば、特許文献２を参照。）。
【０００７】
また、前記液晶表示装置では、近年、動画の画質を向上させるために、たとえば、表示データの間に黒表示を挿入する方法が提案されている（たとえば、特許文献３を参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３０１９４６号公報
【特許文献２】特開２００４−２８９３２９号公報
【特許文献３】特開２００３−２０８５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の液晶表示装置では、たとえば、下記に示すような問題点があることを、本願発明者らは見いだした。
【００１０】
（ａ）前記データドライバから各ドレイン線に表示データ信号を出力するときに、すべてのドレイン線に同じタイミングで出力している。しかし、ゲート線の走査信号入力端に近い画素と遠い画素とでは、走査信号の波形が異なるため、TFT素子の表示データ信号（階調電圧信号）の書き込み時間にばらつきが生じるという問題がある。
【００１１】
（ｂ）前記データドライバでは、水平同期信号によってデータラッチが一括して行われるタイミングで瞬時電流が発生する。このとき、瞬時電流に起因する電源電圧の変動により、データドライバおよび表示装置の信頼性が低下するという問題がある。
【００１２】
（ｃ）前記走査ドライバが複数のドライバICからなる場合、前記表示データ用の走査信号を出力するゲート線と、黒表示挿入用の走査信号を出力するゲート線は、チップ間以上の間隔を開けなければならないという問題がある。なぜなら、同一のドライバICに接続された２本のゲート線に対して、一方に表示データ用の走査信号を出力し、他方に黒表示挿入用の走査信号を出力するという制御ができないためである。そのため、複数のドライバICをカスケード接続した場合、表示データ用のゲート線と黒表示挿入用のゲート線との間隔の設定には限界があるという問題がある。
【００１３】
（ｄ）前記ドライバでは、シフトレジスタの前段のロジック回路の動作電圧に対し、前記TFT素子に対して供給する電圧が非常に高く、従来のレベルシフタ回路のMOSトランジスタのサイズでは動作しないという問題がある。また、レベルシフタ回路を動作させるためには、従来の倍以上のサイズのMOSトランジスタが必要となり、ドライバICが大きくなるという問題がある。
【００１４】
前記（ａ）の問題について具体的に説明すると、ゲート線に入力された走査信号は、入力端の近傍ではシャープな波形であるが、入力端から遠ざかるにしたがってなまった波形になるために生じる。従来のデータドライバでは、各ドレイン線に表示データ信号を一括出力するので、ゲート線の入力端の近端または遠端のどちらかに書き込みタイミングを設定している。そのため、どちらか一方の端側で書き込みが不十分の状況が発生し、表示品質が低下するという問題がある。
【００１５】
前記（ｂ）の問題について具体的に説明すると、前記データドライバにおいて、水平同期信号によってラッチ回路から一括出力されるデータは、レベルシフタ回路を同時に駆動し、デコーダ回路の所定の階調電圧を選択する。このとき、高耐圧系（高電圧動作部）の電源とグランド（GND）の間には、出力数分のレベルシフタ回路の電流が流れることになる。そのため、出力数が増えれば、その分瞬時電流が大きくなり、電源電圧の変動が大きくなる。このような問題は、たとえば、カーナビゲーションシステムなどの車載用の液晶表示装置で顕著である。
【００１６】
本発明の目的は、液晶表示装置において、ゲート線の延在方向の画素のTFT素子の書き込み時間のばらつきを低減することが可能な技術を提供することにある。
【００１７】
本発明の他の目的は、液晶表示装置において、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させることが可能な技術を提供することにある。
【００１８】
本発明の他の目的は、液晶表示装置において、複数の走査ドライバICをカスケード接続し、かつ、表示データ用の走査信号を出力するゲート線と黒表示挿入用の走査信号を出力するゲート線の組み合わせの自由度を高くすることが可能な技術を提供することにある。
【００１９】
本発明の他の目的は、液晶表示装置において、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させることが可能な技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明の概略を説明すれば、以下の通りである。
【００２２】
（１）複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記データドライバは、前記複数本のドレイン線を複数のブロックに分割し、前記表示制御回路からの水平同期クロックに基づいて、各ブロックのドレイン線へデータ信号を出力するタイミングをブロック毎に設定する内部コントロール信号を生成する内部コントロール信号生成回路と、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を記録したレジスタ回路とを有し、前記データ信号をブロック毎に出力する機能を有する表示装置である。
【００２３】
（２）前記（１）において、前記内部コントロール信号生成回路は、前記ゲート線の、前記走査信号の入力端に近いブロックから遠いブロックに向けて、前記データ信号を出力するタイミングを遅らせる表示装置である。
【００２４】
（３）前記（１）または（２）において、前記データドライバは、共通バス配線に接続された複数個のドライバICからなり、前記各ドライバICは、それぞれ前記内部コントロール信号生成回路およびレジスタ回路を有し、前記表示制御回路は、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を前記ドライバIC毎にまとめたレジスタデータを生成して各ドライバICに出力しており、前記各ドライバICは、入力されたレジスタデータのうち、自身のドライバICに割り当てられたレジスタデータに基づいて、内部コントロール信号を生成する表示装置である。
【００２５】
（４）前記（３）において、前記各ドライバICは、それぞれを識別するアドレス情報を有し、前記表示制御回路は、前記アドレス情報を含むレジスタデータを生成して各ドライバICに出力する表示装置である。
【００２６】
（５）前記（３）において、前記各ドライバICは、自身のドライバICに割り当てられたレジスタデータの読み込みが終了した後、次段のドライバICにキャリー信号を転送する表示装置である。
【００２７】
（６）複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記データドライバは、表示データを一時的に保持するデータラッチ回路と、前記データラッチ回路から時分割して送られてくる表示データが１水平同期期間分揃うまで保持する第１のラッチ回路と、前記１水平同期期間分の表示データを保持する第２のラッチ回路と、前記第２のラッチ回路で保持している表示データを受け取り、前記表示データの信号レベルを変換するレベルシフタ回路と、前記レベルシフタ回路で変換した表示データの信号レベルに応じたアナログ信号を生成するデコーダ回路と、前記デコーダ回路で生成したアナログ信号を増幅する出力回路と、前記出力回路で増幅したアナログ信号をドレイン線に出力するスイッチ回路と、前記第２のラッチ回路から前記レベルシフタに前記表示データを転送する際に、前記複数本のドレイン線を複数のブロックに分割し、ブロック毎に前記表示データを転送するタイミングをずらす水平同期信号遅延回路とを有する表示装置である。
【００２８】
（７）前記（６）において、前記第２のラッチ回路は、ラッチ回路とマルチプレクサ回路を有し、前記水平同期信号遅延回路は、前記ラッチ回路用の遅延回路と、前記マルチプレクサ回路用の遅延回路を有する表示装置である。
【００２９】
（８）前記（６）または（７）において、前記水平同期信号遅延回路は、前記ドレイン線の配置方向の中央付近のブロックから端部のブロックに向かうにつれて前記表示データを転送するタイミングを遅延させる表示装置である。
【００３０】
（９）複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記走査ドライバは、複数個のドライバICからなり、各ドライバICは、表示データ制御用の第１のシフトレジスタ回路と、黒挿入データ用の第２のシフトレジスタ回路と、前記第１のシフトレジスタ回路の出力または第２のシフトレジスタ回路の出力のいずれか一方を選択するセレクタスイッチ回路とを有する表示装置である。
【００３１】
（１０）前記（９）において、前記走査ドライバは、前記第１のシフトレジスタまたは第２のシフトレジスタ回路の出力を受け取り、前記受け取った出力の信号レベルを変換するレベルシフタ回路を有し、前記セレクタスイッチ回路と前記レベルシフタ回路の間に、前記レベルシフタ回路の出力信号を３値の異なる電圧レベルを持つ出力信号に変換するラッチ回路を有する表示装置である。
【００３２】
（１１）前記（９）または（１０）において、前記各ドライバICは、カスケード接続されている表示装置である。
【００３３】
（１２）複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記走査ドライバは、シフトレジスタ回路からの出力信号の信号レベルを変換するレベルシフタ回路を有し、前記レベルシフタ回路は、低電圧電源で動作する第１の回路部と、高電圧電源で動作する第２の回路部とを有し、前記第１の回路部は、入力された信号を一時的に保持するラッチ回路を有し、前記第２の回路部は、少なくとも２つのPチャネルMOSトランジスタおよび２つのNチャネルMOSトランジスタを有し、第１のNチャネルMOSトランジスタは、ゲート電極が前記第１の回路部の第１の出力端と接続され、ドレイン電極が第１のPチャネルMOSトランジスタのドレイン電極および第２のPチャネルMOSトランジスタのゲート電極と接続されており、第２のNチャネルMOSトランジスタは、ゲート電極が前記第１の回路部の第２の出力端と接続され、ドレイン電極が前記第２のPチャネルMOSトランジスタのドレイン電極および前記第１のPチャネルMOSトランジスタのゲート電極と接続されている表示装置である。
【００３４】
（１３）前記（１２）において、前記第１の回路部は、第３のPチャネルMOSトランジスタ、第３のNチャネルMOSトランジスタ、第４のNチャネルMOSトランジスタ、第５のNチャネルMOSトランジスタとを有し、前記第３のPチャネルMOSトランジスタは、ゲート電極が前記シフトレジスタ回路の出力と第１のイネーブル信号に基づく入力信号の入力端と接続され、前記第３のNチャネルMOSトランジスタは、ゲート電極が第２のイネーブル信号の入力端と接続され、ドレイン電極が前記第３のPチャネルMOSトランジスタのドレイン電極およびNOTゲートを介して前記第４のNチャネルMOSトランジスタのゲート電極と接続されており、前記第４のNチャネルMOSトランジスタは、ソース電極が第３のPチャネルMOSトランジスタのドレイン電極と接続されており、前記第５のNチャネルMOSトランジスタは、ゲート電極が第３のイネーブル信号の入力端と接続され、ドレイン電極が前記第４のNチャネルMOSトランジスタのドレイン電極と接続されており、前記第１の出力端は、前記第３のPチャネルMOSトランジスタのドレイン電極と接続されており、前記第２の出力端は、前記第３のPチャネルMOSトランジスタのドレイン電極と前記第４のNチャネルMOSトランジスタのソース電極のノードより後段にNOTゲートを介して接続されている表示装置である。
【００３５】
（１４）前記（１３）において、前記第２のイネーブル信号および第３のイネーブル信号は、差動アンプ回路で生成する表示装置である。
【発明の効果】
【００３６】
本発明の表示装置では、ゲート線の延在方向に並んだ各画素のTFT素子への書き込み時間のばらつきを低減するために、前記データドライバの構成およびデータドライバに入力される制御データを、前記手段（１）から手段（５）までのようにする。すなわち、前記手段（１）のように、前記データドライバにおいて、前記内部コントロール信号を生成し、ブロック毎に異なるタイミングで表示データ信号を出力する。このとき、各ブロックのドレイン線に表示データ信号を出力するタイミングは、たとえば、前記手段（２）のように、ゲート線の入力端から遠いブロックの出力タイミングを遅らせるようにする。このようにすれば、前記走査信号の波形がシャープな入力端に近い画素のTFT素子への書き込み時間と、入力端から遠い画素のTFT素子への書き込み時間を合わせることができる。そのため、書き込み時間のばらつきによる表示品質の低下を防げる。
【００３７】
また、前記データドライバが共通バス配線に接続された複数個のドライバICからなる場合は、たとえば、前記手段（３）のように、ドライバIC毎に内部コントロール信号の設定に必要なレジスタデータをまとめて各ドライバICに入力すればよい。このとき、前記各ドライバICがアドレス情報を持っていれば、前記レジスタデータは前記手段（４）のようにすればよい。また、アドレス情報を持っていない場合は、前記手段（５）のようにすればよい。
【００３８】
また、本発明の表示装置では、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させるために、前記データドライバの構成を、前記手段（６）から手段（８）までのようにする。すなわち、前記第２のラッチ回路からレベルシフタ回路に表示データを転送するときに、複数のブロックに分け、複数回にわけて転送する。このとき、第２のラッチ回路の構成は、たとえば、前記手段（７）のようにする。また、前記ブロック毎に表示データを転送するときには、たとえば、前記手段（８）のように転送する。このようにすることで、レベルシフタ回路が駆動したときに発生する瞬時電流を分散させ、ピーク値を下げることができる。そのため、データドライバおよび表示装置の信頼性を向上させることができる。
【００３９】
また、本発明の表示装置では、複数の走査ドライバICをカスケード接続し、かつ、任意のゲート線に黒表示挿入用の走査信号を出力するために、走査ドライバの構成を、前記手段（９）のようにする。このようにすることで、同一のドライバICに接続された異なるゲート線に対して、表示データ用の走査信号と黒表示挿入用の走査信号を同時に出力することができる。またこのとき、前記手段（１０）のようにすれば、データの取り込み時間を長くすることができ、表示画質がさらに向上する。また、前記手段（９）および手段（１０）のような構成にすることで、前記手段（１１）のように複数のドライバICをカスケード接続することが可能となる。
【００４０】
また、本発明の表示装置では、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させるために、レベルシフタ回路の構成を、前記手段（１２）のようにする。このとき、前記第１の回路部の構成は、たとえば、前記手段（１３）および手段（１４）のようにする。このようにすることで、前記第１の回路部のMOSトランジスタは最小のサイズで構成できるとともに、反転させるために電流を流す必要が無くなる。そのため、消費電流を抑えることができ、MOSトランジスタのサイズを大きくしなくても、レベルシフタ回路を動作させることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明が適用される表示装置の概略構成を示す模式図であり、液晶表示装置の構成例を示すブロック図である。
【図２】本発明が適用される表示装置の概略構成を示す模式図であり、液晶表示パネルの構成を示す回路図である。
【図３】本発明が適用される表示装置の概略構成を示す模式図であり、１画素の構成および動作を説明する図である。
【図４】本発明による実施例１の液晶表示装置の動作原理を説明するための模式図であり、ドレイン線の分割方法を説明する図である。
【図５】本発明による実施例１の液晶表示装置の動作原理を説明するための模式図であり、表示データの出力方法を説明する図である。
【図６】本発明による実施例１の液晶表示装置の動作原理を説明するための模式図であり、遅延量の設定方法を説明する図である。
【図７】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、データドライバの構成例を示すブロック図である。
【図８】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、表示データの出力タイミングを説明する図である。
【図９】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、内部コントロール信号の生成方法を説明する図である。
【図１０】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、内部コントロール信号生成回路の初段の構成例を示す回路図である。
【図１１】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、内部コントロール信号生成回路のシフトレジスタ用クロックの構成例を示す回路図である。
【図１２】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、内部コントロール信号生成回路の２段目以降の構成例を示す回路図である。
【図１３】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力方法を説明する図である。
【図１４】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力方法を説明する図である。
【図１５】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力例を説明する図である。
【図１６】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力例を説明する図である。
【図１７】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力例を説明する図である。
【図１８】表示データの転送方法を説明するための模式図であり、走査ドライバが一辺のみに配置されている場合の転送方法の例を示す図である。
【図１９】表示データの転送方法を説明するための模式図であり、走査ドライバが対向する二辺に配置されている場合の転送方法の例を示す図である。
【図２０】本発明による実施例２の表示装置の概略構成を示す模式図であり、データドライバの構成例を示すブロック図である。
【図２１】本発明による実施例２の表示装置の概略構成を示す模式図であり、水平同期信号遅延回路からデコーダ回路までの構成例を示す回路ブロック図である。
【図２２】本発明による実施例２の表示装置の概略構成を示す模式図であり、水平同期信号遅延回路からデコーダ回路までの構成例を示す回路ブロック図である。
【図２３】表示データの取り込みの遅延方法を説明するための模式図である。
【図２４】本発明による実施例２の表示装置の概略構成を示す模式図であり、走査ドライバの構成例を示すブロック図である。
【図２５】本発明による実施例２の表示装置の概略構成を示す模式図であり、シフトレジスタ回路の構成例を示す回路ブロック図である。
【図２６】本実施例３の表示装置における走査信号のタイミング波形を示す模式図である。
【図２７】本実施例３の走査ドライバにおける３値セレクタ回路の構成例を示す回路図である。
【図２８】３値セレクタ回路の動作を説明する波形図である。
【図２９】３値出力の場合の走査信号の出力波形を示す図である。
【図３０】３値出力の作用効果を説明する図である。
【図３１】シフトレジスタ回路の構成例を示す図であり、模式的に示した回路図である。
【図３２】シフトレジスタ回路の構成例を示す図であり、図３１の回路を具体的に示した回路図である。
【図３３】本発明による実施例４の表示装置の概略構成を示す模式図であり、データドライバの構成例を示すブロック図である。
【図３４】本発明による実施例４の表示装置の概略構成を示す模式図であり、レベルシフタ回路の構成例を示す回路図である。
【図３５】本実施例４のレベルシフタ回路の動作を説明する模式図である。
【図３６】本実施例４のレベルシフタ回路と比較するための従来のレベルシフタ回路の構成例を示す図である。
【図３７】図３６に示したレベルシフタ回路の動作を示す図である。
【図３８】高耐圧のイネーブル信号を生成する差動回路の構成例を示す回路図である。
【図３９】本実施例４の効果を説明する模式図である。
【発明を実施するための形態】
【００４２】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００４３】
図１乃至図３は、本発明が適用される表示装置の概略構成を示す模式図であり、図１は液晶表示装置の構成例を示すブロック図、図２は液晶表示パネルの構成を示す回路図、図３は１画素の構成および動作を説明する図である。
【００４４】
本発明が適用される表示装置は、たとえば、図１に示すように、液晶表示パネル１と、データドライバ２と、走査ドライバ３と、タイミングコントローラ４と、液晶駆動電源５とを有する液晶表示装置である。
【００４５】
前記液晶表示パネル１は、たとえば、図２および図３に示すように、複数本のドレイン線ＤＬと複数本のゲート線ＧＬがマトリクス状に配置されており、各ドレイン線ＤＬはデータドライバ２に接続されており、各ゲート線ＧＬは走査ドライバ３に接続されている。また、液晶表示パネル１では、隣接する２本のドレイン線ＤＬと隣接する２本のゲート線ＧＬで囲まれた領域が１つの画素領域となっており、各画素領域にはTFT素子および画素電極ＰＸ、ならびに共通電極ＣＴが配置されている。このとき、TFT素子のゲート電極は一方のゲート線ＧＬと接続しており、ドレイン電極は一方のドレイン線ＤＬと接続している。また、TFT素子のソース電極は画素電極ＰＸと接続している。また、画素電極ＰＸは、共通信号線ＣＬに接続された共通電極ＣＴとの間で容量素子を形成している。
【００４６】
このような液晶表示パネル１で画像を表示するときには、データドライバ２から各ドレイン線ＤＬに表示データ信号を出力しておき、走査ドライバ３から各ゲート線ＧＬに走査信号を順次出力していく。このとき、データドライバ２および走査ドライバ３における各信号の出力のタイミングはタイミングコントローラ４によって制御されている。
【実施例１】
【００４７】
図４乃至図６は、本発明による実施例１の液晶表示装置の動作原理を説明するための模式図であり、図４はドレイン線の分割方法を説明する図、図５は表示データの出力方法を説明する図、図６は遅延量の設定方法を説明する図である。
【００４８】
本実施例１の液晶表示装置は、前記液晶表示パネル１においてゲート線ＧＬの延在方向に並んだ各画素のTFT素子にデータを書き込む時間のばらつきを防ぐことを目的とした表示装置である。このような液晶表示装置では、たとえば、図４に示すように、液晶表示パネル１に配置された複数本のドレイン線ＤＬを、複数のブロックDBL1〜DBLnに分ける。そして、データドライバ２から各ドレイン線ＤＬに表示データ信号（階調電圧信号）を出力するときには、たとえば、図５に示すように、各ブロックDBL1〜DBLnに出力するタイミングをずらす。このとき、具体的には、図５に示したように、ゲート線ＧＬの入力端（走査ドライバ３）に最も近いブロックDBL1から最も遠いブロックDBLnに向けて、出力のタイミングを遅延させる。
【００４９】
また、表示データ信号の出力タイミングを遅延させるときの遅延量（遅延時間）は、各ブロックDBL2〜DBLnでのゲート線ＧＬの走査信号の波形のなまりの度合いに基づいて設定する。ゲート線ＧＬに入力される走査信号の理想的な波形は、たとえば、図６に点線で示した走査信号の波形Vg(ideal)のように矩形である。しかし、走査ドライバ３からゲート線ＧＬに出力された走査信号は、各ブロックの領域に到達するまでに波形がなまってしまう。このとき、走査ドライバ３から最も近いブロックDBL1での走査信号の波形Vg(DBL1)は、図６に示したように立ち上がりが鋭く、立ち下がりも鋭い。一方、走査ドライバ３から最も遠いブロックDBLnでの走査信号の波形Vg(DBLn)は、図６に示したように立ち上がりがゆるく、立ち下がりが鈍い。
【００５０】
従来の液晶表示装置では、図６の下側に示したように、すべてのドレイン線に対して同じタイミングで表示データ信号DATAを出力している。また、液晶表示装置では通常、走査信号と表示データ信号のタイミングは、次の表示データ信号が書き込まれないように、ゲート遠端の波形Vg(far)と表示データ信号DATAの最低電位との関係によって決定される。そのため、ゲート近端の波形Vg(near)のように立ち上がりおよび立ち下がりが鋭い領域での書き込み時間WTne，WTne’は、ゲート遠端の書き込み時間WTf，WTf’に比べて短くなる。
【００５１】
そこで、本実施例１の液晶表示装置では、ブロックDBL1に対しては、走査信号の波形Vg(DBL1)と表示データ信号DATA(DBL1)の最低電位との関係から表示データ信号DATA(DBL1)の出力タイミングを決定する。そして、ブロックDBLnに対しては、走査信号の波形Vg(DBLn)と表示データ信号DATA(DBLn)の最低電位との関係から表示データ信号DATA(DBLn)の出力タイミングを決定する。このようにすれば、たとえば、図６に示したように、ゲート近端のブロックDBL1における表示データ信号DATA(DBL1)の書き換え時刻と、
ゲート遠端のブロックDBLnにおける表示データ信号DATA(DBLn)の書き換え時刻にΔｔ（秒）の差が生じる。つまり、ゲート近端のブロックDBL1への表示データ信号の出力タイミングをΔｔ（秒）だけ早くすることで、ゲート近端のブロックDBL1での書き込み時間の不足を補うことができる。これにより、ゲート近端のブロックDBL1における書き込み時間WT1，WT1’と、ゲート遠端のブロックDBLnにおける書き込み時間WTn，WTn’をほぼ等しくすることができる。なお、図６では走査ドライバ３から最も近いブロックDBL1と最も遠いブロックDBLnのみを示しているが、実際には、すべてのブロックDBL1〜DBLnでの表示データの書き込み時間がほぼ等しくなるように出力タイミングを設定する。
【００５２】
図７乃至図１７は、本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、図７はデータドライバの構成例を示すブロック図、図８は表示データの出力タイミングを説明する図、図９は内部コントロール信号の生成方法を説明する図、図１０は内部コントロール信号生成回路の初段の構成例を示す回路図、図１１は内部コントロール信号生成回路のシフトレジスタ用クロックの構成例を示す回路図、図１２は内部コントロール信号生成回路の２段目以降の構成例を示す回路図、図１３および図１４はレジスタデータの入力方法を説明する図、図１５乃至図１７はレジスタデータの入力例を説明する図である。
【００５３】
本実施例１の液晶表示装置において、データドライバ２から各ブロックDBL1〜DBLnのドレイン線ＤＬに表示データ信号を出力するタイミングをずらす（遅延させる）場合、データドライバ２を、たとえば、図７に示すような構成にする。図７に示したデータドライバ２の構成のうち、データラッチ回路２０１、シフトレジスタ２０２、1stラッチ回路２０３、2ndラッチ回路２０４Ａ、3rdラッチ回路２０４Ｂ、レベルシフタ回路２０５、デコーダ回路２０６、基準電圧生成回路２０７、出力回路２０８、スイッチ回路２０９の構成は、従来のデータドライバも備える構成である。そして、本実施例１の表示装置では、前記各構成回路に加え、前記内部コントロール信号を生成する内部コントロール信号生成回路２１０と、内部コントロール信号の生成に用いる設定を記憶しておくディレイレジスタ回路２１１とを備える。
【００５４】
データドライバ２では、外部から入力される表示データを、まず、データラッチ回路２０１で一時的に保持し、時分割して1stラッチ回路２０３に送る。1stラッチ回路２０３は、時分割して送られてくる表示データが１水平同期期間分揃うまで各表示データを保持する。そして、１水平同期期間分揃ったら2ndラッチ回路２０４Ａに送る。2ndラッチ回路２０４Ａは、水平同期信号に合わせて、保持している表示データを3rdラッチ回路２０４Ｂに送る。3rdラッチ回路２０４Ｂは、内部コントロール信号生成回路２１０からの内部コントロール信号に合わせて、表示データをレベルシフタ回路２０５に送る。レベルシフタ回路２０５は、受け取った表示データの信号レベルを変換してデコーダ回路２０６に送る。デコーダ回路２０６は、基準電圧生成回路２０７で生成した基準電圧とレベルシフタ回路２０５から受け取った表示データに基づいて、表示データの信号レベルに応じた階調電圧信号（アナログ信号）を生成し、出力回路２０８に送る。
【００５５】
また、1stラッチ回路２０３は、表示データを2ndラッチ回路２０４に送る一方で、各ブロックDBL1〜DBLnの出力タイミングを示すレジスタデータをディレイレジスタ回路２１１に送る。ディレイレジスタ回路２１１は、レジスタデータに基づいて出力タイミングの設定に必要な情報を内部コントロール信号生成回路２１０に送る。内部コントロール信号生成回路２１０は、受け取った情報に基づいて内部コントロール信号を生成し、3rdラッチ回路２０４Ｂと出力回路２０８とに送る。このとき生成される内部コントロール信号は、たとえば、図８のCL1D1〜CL1Dnで示すように、データドライバ２の内部で生成されるクロックCL2に同期するように、各ブロックDBL1〜DBLnの出力タイミングを設定した信号である。
【００５６】
出力回路２０８は、デコーダ回路２０６から受け取った階調電圧信号を増幅し、内部コントロール信号に基づいてブロック毎に設定されたタイミングで階調電圧信号をスイッチ回路２０９に送る。そして、スイッチ回路２０９は受け取った階調電圧信号から順にドレイン線ＤＬに出力する。
【００５７】
内部コントロール信号生成回路２１０で内部コントロール信号を生成するときには、たとえば、図９に示すように、内部コントロール信号CL1D1〜CL1D5の立ち上がり設定RS1およびCL1D1とEQ1との立ち下がりエッジの設定RS2、遅延幅の設定RS3、遅延ブロックの分割の設定RS4、遅延させる方向の設定RS5、イコライズ信号EQの設定が必要である。このとき、内部コントロール信号の立ち上がり設定RS1および立ち下がり設定RS2は、たとえば、レジスタ設定により内部クロックCL2のカウント数で設定する。また、遅延幅の設定RS3は、内部クロックCL2を分周したシフトレジスタ用クロックで設定する。また、遅延ブロックの分割の設定RS4は、たとえば、前段の内部コントロール信号に対して遅延させる場合は「１」、遅延させない場合は「０」に設定する。また、遅延させる方向の設定RS5は、１番目のブロックDBL1からＮ番目のブロックDBLNに向けて遅延させるか、その逆かを設定する。
【００５８】
またこのとき、最初に出力するブロックの内部コントロール信号CL1D1はカウンタ回路により生成し、残りの内部コントロール信号CL1D2〜CL1D5はシフトレジスタにより生成する。
【００５９】
前記最初に出力するブロックの内部コントロール信号CL1D1およびイコライズ信号EQP1を生成するカウンタ回路は、たとえば、図１０に示すような構成にする。このカウンタ回路では、フリップフロップ回路と、内部コントロール信号の立ち上がり設定RS1および立ち下がり設定RS2、ならびにイコライズ信号の立ち下がり設定RS6を用い、タイミングコントローラから入力された水平同期クロックCL1Pと、内部クロックCL2などから内部コントロール信号CL1D1とイコライズ信号EQP1を生成する。
【００６０】
また、残りの内部コントロール信号については、前記カウンタ回路で生成した内部コントロール信号CL1D1に基づき、この内部コントロール信号CL1D1からどれだけ遅延させるかをシフトレジスタ用クロック回路およびシフトレジスタ回路で設定し、生成する。このとき、シフトレジスタ用クロック回路は、たとえば、図１１に示すような構成にする。このシフトレジスタ用クロック回路では、内部クロックCL2の１周期を基準とし、その２倍、４倍、８倍、１６倍の遅延クロックを生成する。
【００６１】
また、前記シフトレジスタ回路は、たとえば、図１２のような構成にする。このシフトレジスタでは、前記カウンタ回路で生成した内部コントロール信号CL1D1および前記シフトレジスタ用クロック回路で生成した遅延クロックと、遅延ブロックの分割の設定RS4および遅延させる方向の設定RS5から、残りのブロックの内部コントロール信号CL1D2〜CL1DNを生成する。
【００６２】
ところで、前記データドライバは、通常、複数個のドライバIC（ドライバチップ） ＤＤからなり、図１３および図１４に示すように、各ドライバIC ＤＤは共通バス配線で接続されている。このとき、各配線には、それぞれのドライバIC ＤＤに送るべきデータがまとめて送信されている。そのため、各ドライバIC ＤＤが、受け取ったデータのうち、どの部分が自身のドライバICのためのデータであるか判別できるようにしておく必要がある。このとき、たとえば、図１３に示すように、各ドライバIC ＤＤに識別のためのアドレス情報を持たせているならば、各ドライバIC用のデータの先頭にアドレス情報を付加して送信する。このようにすれば、各ドライバIC ＤＤは自身のアドレス情報が付加された分を割り当てられたデータとして読み取ることができる。
【００６３】
また、各ドライバIC ＤＤにアドレス情報を持たせない場合は、１番最初のデータから数えて何番目のデータが各ドライバICのデータの入力開始データかを指定しておき、図１４に示すように、各ドライバIC ＤＤが自身に割り当てられたデータを読み終えた時点で、キャリー信号を次段のドライバICに転送する。
【００６４】
以下に、データドライバの入力インタフェースの一例として、mini-LVDSと呼ばれるインタフェースの場合の表示データの入力方法について、図１５乃至図１７を用いて説明する。
【００６５】
前記mini-LVDSインタフェースでは、通常、データ入力線（共通バス配線）は６本であり、表示データは、図１５に示すように、シリアルデータでタイミングコントローラ４から転送されてくる。このとき、2ndドライバ（driver）は、1stドライバ（driver）からのキャリーがイネーブル信号EIOとなり、データを取り込み始める。
【００６６】
そして、たとえば、図１６に示すように、CS信号がＨになっているときをレジスタ設定モードとし、データの先頭の8bitの値に内部コントロール信号を生成するために必要なレジスタ設定用の値を書き込むようにしておけば、それに基づいてディレイレジスタ回路２１１の値を設定する。
【００６７】
表示データの先頭にレジスタ設定用の値を書き込むときには、たとえば、図１７に示すように、データ線LV0で転送されるデータの先頭の8bit分R00〜R07、データ線LV1で転送されるデータの先頭の8bit分R10〜R17、データ線LV2で転送されるデータの先頭の8bit分R20〜R27、データ線LV3で転送されるデータの先頭の8bit分R30〜R37、データ線LV4で転送されるデータの先頭の8bit分R40〜R47、データ線LV5で転送されるデータの先頭の8bit分R50〜R57に書き込まれる。このとき、データ線LV0で転送されるデータの先頭の8bit分R00〜R07には、たとえば、下記表１に示すように、遅延方向と遅延幅を設定する値を書き込む。つまり、遅延方向が１番目のブロックから１７番目のブロックの場合、たとえば、データ線LV0で転送されるデータビットR01を「１」とし、データビットR02を「０」にする。また、遅延幅に関しては、設定する幅と対応するデータビットのみを「１」とし、残りのデータビットは「０」とする。
【００６８】
【表１】
【００６９】
また、データ線LV1で転送されるデータの先頭の8bit分R10〜R17およびデータ線LV2で転送されるデータの先頭の8bit分R20〜R27には、たとえば、下記表２および表３に示すように、遅延ブロックの分割、すなわちどのブロックとブロックの間を遅延させるかを設定する値を書き込む。つまり、遅延を発生させたいブロック間と対応するデータビットのみを「１」とし、残りのデータビットは「０」とする。
【００７０】
【表２】
【００７１】
また、データ線LV3で転送されるデータの先頭の8bit分R30〜R37には、たとえば、下記表４-１に示すように、内部コントロール（内部CL1）信号の立ち上がりを設定する値を書き込む。この立ち上がり設定は、クロックの8bitカウンタ数で指定し、各データビットR30〜R37の値（「１」または「０」）の組み合わせに応じて立ち上がり時間が設定される。またこのとき、具体的には、たとえば、下記表４-２に示すように、各データビットR30〜R37の値で決まる8ビットカウンタ数に応じて、立ち上がり時間（遅延クロック数）が0クロック（遅延無し）から255クロックのいずれかに設定される。
【００７２】
【表３】
【００７３】
また、データ線LV4で転送されるデータの先頭の8bit分R40〜R47には、たとえば、下記表５-１に示すように、内部コントロール（内部CL1）信号の立ち下がりを設定する値を書き込む。この立ち下がり設定も、クロックの8bitカウンタ数で指定し、各データビットR40〜R47の値（「１」または「０」）の組み合わせに応じて立ち下がり時間が設定される。またこのとき、具体的には、たとえば、下記表５-２に示すように、各データビットR30〜R37の値で決まる8ビットカウンタ数に応じて、立ち下がり時間（遅延クロック数）が0クロック（遅延無し）から255クロックのいずれかに設定される。
【００７４】
【表４】
【００７５】
また、データ線LV5で転送されるデータの先頭の8bit分R50〜R57には、たとえば、下記表６-１に示すように、イコライズ信号の立ち上がりを設定する値を書き込む。この立ち上がり設定も、クロックの8bitカウンタ数で指定し、各データビットR50〜R57の値（「１」または「０」）の組み合わせに応じて立ち上がり時間が設定される。またこのとき、具体的には、たとえば、下記表６-２に示すように、各データビットR30〜R37の値で決まる8ビットカウンタ数に応じて、立ち下がり時間（遅延クロック数）が0クロック（遅延無し）から8クロックのいずれかに設定される。
【００７６】
【表５】
【００７７】
図１８および図１９は、表示データの転送方法を説明するための模式図であり、図１８は走査ドライバが一辺のみに配置されている場合の転送方法の例を示す図、図１９は走査ドライバが対向する二辺に配置されている場合の転送方法の例を示す図である。
【００７８】
本実施例１で説明した表示データ信号の出力方法では、各ブロックの出力タイミングを遅延させるだけでなく、遅延させる方向も制御することができる。
【００７９】
前記液晶表示パネル１として一般的なものは、たとえば、図１８に示すように、表示パネルの１つの辺に走査ドライバ（ドライバIC ＧＤ）が配置されており、各ゲート線に入力された操作信号の伝達方向は一方向である。このような液晶表示パネルの場合、タイミングコントローラ４からの表示データおよびレジスタデータを、図１８に示すように、前記走査ドライバから最も近いドライバIC ＤＤ１から遠いドライバIC ＤＤ８に順に入力していき、走査ドライバから遠くなるにつれて遅延幅が大きくなるような内部コントロール信号を生成すればよい。
【００８０】
しかしながら、前記液晶表示パネル１には、たとえば、図１９に示すように、走査ドライバのドライバIC ＧＤがパネルの対向する二辺に配置されているものもある。このような液晶表示パネルの場合、図１９に示すように、遅延方向が互いに逆向きの２種類のゲート線がある。そのため、本実施例１のように、遅延させる方向も制御できるようにしておけば、図１９に示したような液晶表示パネルの場合でも、各ブロックを通過するゲート線の遅延方向にあわせて各ブロックの表示データの出力タイミングを遅延させることができる。
【００８１】
以上説明したように、本実施例１の液晶表示装置によれば、ドレイン線を複数のブロックに分割し、各ブロックへの表示データの出力のタイミングをずらす（遅延させる）ことで、ゲート線の延在方向に並んだ各画素のTFT素子のデータ書き込み時間を等しくすることができる。そのため、データの書き込み不足による表示むら、表示品質の低下を防ぐことができる。
【実施例２】
【００８２】
図２０乃至図２２は、本発明による実施例２の表示装置の概略構成を示す模式図であり、図２０はデータドライバの構成例を示すブロック図、図２１および図２２は水平同期信号遅延回路からデコーダ回路までの構成例を示す回路ブロック図である。
【００８３】
本実施例２の液晶表示装置は、前記データドライバ２で発生する瞬時電流のピーク値を低くし、データドライバ２や表示装置の信頼性の低下を防ぐことを目的とした表示装置である。このような液晶表示装置では、データドライバ２は、たとえば、図２０に示すような構成にする。図２０に示したデータドライバ２の構成のうち、データラッチ回路２０１、シフトレジスタ２０２、1stラッチ回路２０３、2ndラッチ回路２０４、レベルシフタ回路２０５、デコーダ回路２０６、基準電圧生成回路２０７、出力回路２０８、スイッチ回路２０９、クロック生成回路２１２の構成は、従来のデータドライバも備える構成である。そして、本実施例２の表示装置では、前記各構成回路に加え、水平同期信号遅延回路２１３を備える。
【００８４】
水平同期信号遅延回路２１３は、たとえば、図２１および図２２に示すように、フリップフロップ回路のようなクロック同期型の遅延回路で構成される。またこのとき、2ndラッチ回路２０４で保持している各ドレイン線に出力する表示データは、いくつかのブロックに分割し、ブロック単位で水平同期信号を遅延させる遅延信号を生成し、2ndラッチ回路に入力する。このとき、表示データは、たとえば、10ブロックから20ブロック程度に分割する。
【００８５】
また、データドライバ２が一般的なドット反転に対応したドライバの場合、図２２に示すように、レベルシフタ回路が動作するタイミングとしてHVデコーダ（Decorder）またはLVデコーダ（Decorder）を選択するマルチプレクサを有するので、この切り替えのタイミングも変える必要がある。そのため、本実施例２では、水平同期信号遅延回路２１３に、前記マルチプレクサパルスを遅延させる遅延信号Φ１を生成する系統と、前記2ndラッチ回路のデータラッチパルスを遅延させる遅延信号Φ２を生成する系統の２つ系統の遅延回路を設ける。
【００８６】
このとき、2ndラッチ回路２０４の各ブロックには、水平同期信号CL1をクロック同期の遅延回路で生成した遅延信号Φ２が入力される。そのため、2ndラッチ回路２０４は、遅延信号Φ２の種類に応じて、ブロック単位で複数回に分けて1stラッチ回路２０３で保持している１水平同期期間分の表示データを取り込む。つまり、従来は一括で取り込んでいた表示データを複数回に分けて取り込むことにより、１度に駆動するレベルシフタ回路の数を減少させる。そのため、レベルシフタ回路を駆動させ、デコーダ回路で階調電圧を選択するときに発生する瞬時電流の集中を回避できる。その結果、瞬時電流のピーク値を低くでき、電源電圧の変動を小さくすることができる。そのため、データドライバ２や表示装置の信頼性を向上させることができる。
【００８７】
図２３は、表示データの取り込みの遅延方法を説明するための模式図である。
【００８８】
2ndラッチ回路２０４による表示データの取り込みを遅延させるときには、たとえば、図２３に示すように、分割したブロックのうち、中心にあるブロックから出力が開始され、両端に向かうにしたがって遅延して出力するようにするのが好ましい。図２３に示した例では、2ndラッチ回路２０４を20ブロックに分割し、一方の端のブロックから順に１，２，３，…，２０と番号を付けているとする。このとき、中心にある１０番目および１１番目ブロックから出力を開始し、両端の１番目のブロックと２０番目のブロックが最後に出力されることになる。このようにすると、たとえば、データドライバが複数のドライバICからなり、各ドライバICが図２０乃至図２２に示したような構成になっている場合に、ドライバIC毎のブロックむらが発生する可能性を低減できる。
【００８９】
以上説明したように、本実施例２の表示装置によれば、2ndラッチ回路２０４で１水平同期期間分の表示データを取り込むときに、複数のブロックに分けて分割して取り込むことにより、レベルシフタ回路を駆動させたときの瞬時電流の集中を回避でき、データドライバ２や表示装置の信頼性を向上させることができる。
【００９０】
また、瞬時電流による電源電圧の変動を小さくすることができるので、バイパスコンデンサなどの変動を抑制する回路部品を排除することができる。そのため、本実施例２の構成は、たとえば、カーナビゲーションシステムなどの車載用の液晶表示装置などに適用して好ましい。
【００９１】
また、本実施例２では、前記瞬時電流の集中を回避するデータドライバの構成および動作について説明したが、この構成に、たとえば、前記実施例１で説明した構成を組み合わせてもよいことはもちろんである。つまり、水平同期信号遅延回路２１３を設けて2ndラッチ回路２０４による表示データの取り込みを分散させて瞬時電流の集中を回避するとともに、データドライバからの出力のタイミングをブロック毎に遅延させてもよい。なお、ブロック間の位相が、たとえば、半周期でもずれた構成であれば、特に制限されない。
【実施例３】
【００９２】
図２４および図２５は、本発明による実施例３の表示装置の概略構成を示す模式図であり、図２４は走査ドライバの構成例を示すブロック図、図２５はシフトレジスタ回路の構成例を示す回路ブロック図である。
【００９３】
本実施例３の液晶表示装置は、画像（映像）を表示する際に、一定の間隔で黒表示を挿入する液晶表示装置において、複数の走査ドライバICをカスケード接続し、かつ、表示データ用の走査信号を出力するゲート線と黒表示挿入用の走査信号を出力するゲート線の組み合わせの自由度を高くすることを目的とした表示装置である。このような液晶表示装置では、走査ドライバ３は、たとえば、図２４に示すように、入力部３０１、シフトレジスタ部３０２、レベルシフタ回路３０３、３値セレクタ回路３０４、出力バッファ回路３０５、出力部３０６を備える。このうち、入力部３０１および出力バッファ回路３０５、並びに出力部３０６は、従来の走査ドライバ３と同様の構成でよい。
【００９４】
また、前記シフトレジスタ部３０２は、図２４および図２５に示すように、第１のシフトレジスタ（シフトレジスタ１）３０２ａと、第２のシフトレジスタ（シフトレジスタ２）３０２ｂと、各シフトレジスタ３０２ａ，３０２ｂの出力のいずれか一方をレベルシフタ回路３０３に出力するセレクタスイッチ３０２ｃを備える。このとき、第１のシフトレジスタ３０２ａは表示データ用のシフトレジスタとし、第２のシフトレジスタ３０２ｂは黒表示挿入用のシフトレジスタとする。
【００９５】
図２６は、本実施例３の表示装置における走査信号のタイミング波形を示す模式図である。
【００９６】
本実施例３の表示装置の走査ドライバ３は、表示データ用の第１のシフトレジスタ３０２ａと黒表示挿入用の第２のシフトレジスタ３０２ｂを有する。このとき、各シフトレジスタ３０２ａ，３０２ｂにはそれぞれ独立したDIO信号を入力し、第１のシフトレジスタ３０２ａには第１のDIO信号DIO1を入力し、第２のシフトレジスタ３０２ｂには第２のDIO信号DIO2を入力する。またこのとき、第２のDIO信号DIO2は入力信号のタイミングで制御する。このとき、各DIO信号DIO1，DIO2とセレクタスイッチ３０２ｃに入力する選択信号RSLのタイミング波形の関係は、たとえば、図２６に示したようになる。
【００９７】
本実施例３の表示装置では、第１のシフトレジスタ３０２ａからの出力による表示データ用の走査信号は、たとえば、図２６に示すように、開始時間t1から時間t21までの間にS1-SFT1〜S1-SFT17が出力される。
【００９８】
一方、第２のシフトレジスタ３０２ｂからの出力による黒表示挿入用の走査信号は、たとえば、図２６に示すように、開始時間t1から時間t21までの間にS2-SFT1〜S2-SFT10が出力される。
【００９９】
このとき、各ゲート線ＧＬに対して端から順にX1〜XMの番号を付け、時間t11からt21の間に走査信号が出力されるゲート線の関係は、図２６に示したようになる。たとえば、黒表示挿入用の走査信号S2-SFT1，S2-SFT2が出力されるタイミングは、表示データ用の走査信号S1-SFT12が出力されている。従来のようなシフトレジスタが１つの場合、同一チップ内でこのような状況になると、表示データ信号を残しておきたい画素、すなわちゲート線ＧＬ（X12）に接続された画素に黒データが書き込まれてしまう。一方、本実施例３のようにシフトレジスタを２つにすれば、黒データが書き込まれてしまうことはない。
【０１００】
図２６に示した例において、t14またはt19のタイミングでは、S1のシフトレジスタ出力を選択し、表示データ用の走査信号が出力される。すなわち、ゲート線ＧＬ（X12またはX16）に接続された画素に表示データが書き込まれる。本実施例３のようにシフトレジスタを２つにすると、t14またはt19の同周期内であるタイミングのうち、t15または120では、S1ではなくS2のシフトレジスタ出力を選択し、黒表示挿入用の走査信号が出力される。すなわち、ゲート線ＧＬ（X1〜X2またはX3〜X6）に接続された画素に黒表示データが書き込まれる。ただし、このとき、t14またはt19で表示データ用の走査信号が出力されたゲート線ＧＬ（X12またはX16）に接続された画素は影響を受けない。そのため、表示データ信号を残しておきたい画素、すなわちゲート線ＧＬ（X12）に接続された画素に黒データが書き込まれるのを防げる。そのため、同一チップから表示データ用の走査信号と黒表示挿入用の走査信号を出力することが可能となる。また、これにより、複数のチップ（ドライバIC）をカスケード接続することが可能となる。
【０１０１】
図２７は、本実施例３の走査ドライバにおける３値セレクタ回路の構成例を示す回路図である。また、図２８は、３値セレクタ回路の動作を説明する波形図である。また、図２９は、３値出力の場合の走査信号の出力波形を示す図である。
【０１０２】
本実施例３の走査ドライバでは、レベルシフタ回路３０３および３値セレクタ回路３０４により走査信号の３値出力を行う。このとき、３値セレクタ回路３０４は、たとえば、図２７に示すような回路構成にする。このような構成にすると、たとえば、図２８に示すように、表示レベルVON，非表示レベルVOFFの２つのレベルに加え、非表示レベルVOFF以下の第３のレベルVEEを設けることができる。
【０１０３】
このようにすると、実際に各ゲート線（X1,X2,…）に出力される操作信号の波形は、図２８に示すようになる。
【０１０４】
図３０は、３値出力の作用効果を説明する図である。なお、図３０では、上側が３値出力の場合の波形、下側が比較のための従来の２値出力の場合の波形を示している。
【０１０５】
本実施例３のように、表示レベルVONおよび非表示レベルVOFF、ならびに非表示レベルVOFF以下の第３のレベルVEEを設けた場合、ゲート線に入力された走査信号の波形は、図３０に示すように、表示レベルVONから立ち下がり、非表示レベルVOFFに戻るときに、一度非表示レベルVOFF以下の第３のレベルVEEになる。このとき、表示レベルVONからの立ち下がりは、従来の２値出力の場合に比べて鋭くなり、立ち下がり時間が短縮される。そのため、データの取り込み時間を長くすることが可能となる。
【０１０６】
従来の走査ドライバのように、表示レベルVONと非表示レベルVOFFの２値しかない回路構成に対して３値出力を行うことは、回路規模の増加を意味する。また、表示データ用の走査信号と黒表示挿入用の走査信号を独立に制御しながら３値出力をするとなると、単純な論理回路の組み合わせだけでなく、データをラッチする必要がある。しかも、そのようなレベルシフタ以降の回路を高耐圧系（高電圧動作系）で構成する必要がある。そのため、回路規模だけでなく構成が複雑になり、ドライバICのチップサイズが大きくなる。
【０１０７】
一方、本実施例３のように、２つのシフトレジスタ回路３０２ａ，３０２ｂを設け、そのいずれか一方の出力を選択して３値出力させることで、回路規模の増加などを抑えることができ、ドライバICのチップサイズの大型化を抑えることができる。
【０１０８】
以上説明したように、本実施例３の液晶表示装置によれば、シフトレジスタ回路３０２を、表示データ用の第１のシフトレジスタ回路３０２ａ、黒表示挿入用の第２のシフトレジスタ回路３０２ｂ、各シフトレジスタの出力のいずれか一方を選択してレベルシフタ回路３０３に送るセレクタスイッチ３０２ｃで構成することにより、同一チップから表示データ用の走査信号と黒表示挿入用の走査信号を出力することが可能となる。また、これにより、複数のチップ（ドライバIC）をカスケード接続することが可能となる。
【０１０９】
また、レベルシフタ回路３０３および３値セレクタ回路３０４により走査信号を３値出力させることで、各画素のTFT素子のデータの取り込み時間を長くすることができ、表示画質を向上させることができる。
【０１１０】
また、本実施例３の走査ドライバにおいて、黒表示挿入用のデータに関しては、タイミングおよび出力数を制御する信号を各チップ（ドライバIC）に入力し、チップ内でカウンタ回路、ラッチ回路等を用いて黒表示挿入用のデータを生成し、制御することも可能である。
【０１１１】
また、レベルシフタ回路３０３として、差動式レベルシフタ回路を用いることで、高耐圧系で構成しているラッチ回路の制御信号回路を小規模で構成し、供給することが可能である。
【０１１２】
図３１および図３２は、シフトレジスタ回路の構成例を示す図であり、図３１は模式的に示した回路図、図３２は図３１の回路を具体的に示した回路図である。
【０１１３】
本実施例３の走査ドライバにおいて、各シフトレジスタ回路３０２ａ，３０２ｂは、たとえば、図３１および図３２に示したような構成になっているのが一般的である。しかしながら、データを転送する機能があれば、このような構成に限らず、他の回路構成であってもよい。
【実施例４】
【０１１４】
図３３および図３４は、本発明による実施例４の表示装置の概略構成を示す模式図であり、図３３はデータドライバの構成例を示すブロック図、図３４はレベルシフタ回路の構成例を示す回路図である。
【０１１５】
本実施例４の液晶表示装置は、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させることを目的とした表示装置である。このような液晶表示装置では、走査ドライバは、たとえば、図３３に示すような構成にする。なお、図３３に示した構成は、出力数分だけ繰り返し必要となる回路ブロックおよびこのブロックを制御するための信号の構成を示しており、入力部３０１、シフトレジスタ３０２、レベルシフタ回路３０３、出力バッファ回路３０５、出力部３０６を備える。また、本実施例４の走査ドライバにおいて、シフトレジスタ３０２は、前記実施例３で説明したような構成ではなく、従来の一般的な構成でよい。
【０１１６】
また、レベルシフタ回路３０３は、前記実施例３のような３値出力を行う必要はなく、従来の２値出力の回路構成でよい。ただし、本実施例４では、レベルシフタ回路３０３は、図３４に示すように、初段をラッチ方式の回路３０３ａとし、２段目は従来のような襷がけと呼ばれる方式の回路３０３ｂとする。
【０１１７】
このような構成のレベルシフタ回路３０３において、初段のラッチ方式の回路３０３ａでは、NANDゲートから入力された信号LVINをクロック１周期分保持し、次の信号が入力される前に、３種類のイネーブル信号ENBN，HENB，HENBNで入力信号LVINの制御および信号保持部分のリセットを行う。
【０１１８】
図３５は、本実施例４のレベルシフタ回路の動作を説明する模式図である。
【０１１９】
本実施例４のレベルシフタ回路３０３では、図３５に示すように、まず、第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNで保持部分のノードリセットを行う。次に、第３のイネーブル信号ENBNで入力信号LVINの取り込みを行う。そして、取り込んだ入力信号LVINをクロック１周期分保持する。そして、次の周期の信号が入力される前に、第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNで保持部分のノードリセットを行う。
【０１２０】
このような動作をした場合、初段の回路３０３ａから２段目の回路３０３ｂに転送される２つの信号Ｔ，Ｂは、図３５のようになる。そのため、２段目の回路３０３ｂを経て出力される出力信号OUTは、図３５のようになる。
【０１２１】
図３６は、本実施例４のレベルシフタ回路と比較するための従来のレベルシフタ回路の構成例を示す図である。また、図３７は、図３６に示したレベルシフタ回路の動作を示す図である。
【０１２２】
従来のレベルシフタ回路は、通常、２段目の回路３０３ｂのような襷がけ方式の回路を２段にした構成であり、たとえば、図３６に示すように、２つのインバータ回路からの出力信号ａ，ｂを初段の襷がけ方式の回路の２つのPチャネルMOSトランジスタの各ゲートに入力する。そして、２つのNチャネルMOSトランジスタのドレインからの出力信号ｃ，ｄを２段目の襷がけ方式の回路の２つのNチャネルMOSトランジスタの各ゲートに入力する。そして、２つのPチャネルMOSトランジスタのドレインから出力をそれぞれインバータ回路に入力し、最終的に２つの出力信号OUT1，OUT2が取り出される。このとき、レベルシフタ回路に入力される信号LVIN、インバータ回路からの出力信号ａ，ｂ、初段の襷がけ方式の回路からの出力信号ｃ，ｄ、最終的に２つの出力信号OUT1，OUT2は、たとえば、図３７のようになる。またこのとき、図３７における入力信号LVINと最終的な出力信号OUT1の関係は、図３５における入力信号LVINと出力信号OUTの関係と一致している。そのため、図３４に示したレベルシフタ回路は、図３６に示したレベルシフタ回路と同等の機能を有すると言える。
【０１２３】
また、図３４のレベルシフタ回路と図３６に示したレベルシフタ回路を比較した場合、MOSトランジスタ回路の数は同等である。しかしながら、図３４に示した回路構成のほうが電流を必要としないため、１個あたりのトランジスタサイズを小さくすることができる。また、初段の回路を従来の襷がけ方式からラッチ方式の回路３０３ａにすることにより、レベルシフタ回路全体のサイズを小さくすることができる。
【０１２４】
しかしながら、ラッチ方式の回路３０３ａでは、第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNとして、高耐圧信号を入力する必要がある。この第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNを生成する回路は、襷がけ方式の回路でもよいが、差動方式の回路にすることで、チップサイズをより小さくすることができる。
【０１２５】
図３８は、高耐圧のイネーブル信号を生成する差動回路の構成例を示す回路図である。
【０１２６】
第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNを生成するには、たとえば、図３８に示すような差動アンプ回路を用いる。ただし、本実施例４では、小信号を増幅するアンプとしてではなく、電圧変換回路として用いる。このようにすることで、ラッチ方式の回路３０３ａで必要な高耐圧のイネーブル信号HENB，HENBNを生成し、供給することができる。
【０１２７】
図３９は、本実施例４の効果を説明する模式図である。なお、図３９では、左から、本実施例４のレベルシフタ回路３０３の寸法、差動アンプ回路の寸法、従来のレベルシフタ回路の寸法を示している。
【０１２８】
従来のレベルシフタ回路は、流れる電流を大きくするためにMOSトランジスタのサイズを大きくする必要があり、たとえば、図３９に示すように、１段目（初段）の襷がけ方式の回路の面積が大きくなってしまう。一方、本実施例４のレベルシフタ回路３０３では、MOSトランジスタを反転させるための電流を流す必要が無く、１段目のラッチ方式の回路３０３ａを小さくすることができる。ただし、ラッチ方式の回路３０３ａに供給する高耐圧のイネーブル信号HENB，HENBNを生成するための電圧変換回路（差動アンプ回路）が必要である。
【０１２９】
しかしながら、図３９に示すように、本実施例４のレベルシフタ回路３０３の縦寸法（205μｍ）と電圧変換回路（差動アンプ回路）の縦寸法（275μｍ）を足しても、従来のレベルシフタ回路の縦寸法（635μｍ）に比べて小さくできる。
【０１３０】
以上説明したように、本実施例４の液晶表示装置によれば、レベルシフタ回路３０３の構成を、初段はラッチ方式の回路３０３ａ、２段目は襷がけ方式の回路３０３ｂとすることで、チップ（ドライバIC）上でのレベルシフタ回路３０３の面積を小さくすることができる。
【０１３１】
また、本実施例４では、初段の回路をラッチ方式の回路３０３ａとしたが、入力信号LVINを保持できる回路構成であれば、他の回路でもよい。
【０１３２】
また、本実施例４では、初段はラッチ方式の回路３０３ａ、２段目は襷がけ方式の回路３０３ｂとしているが、これに限らず、たとえば、２段目もラッチ方式の回路にしてもよい。
【０１３３】
また、本実施例４では、図３８に示したような電圧変換回路（差動アンプ回路）を用いて初段のラッチ方式の回路３０３ａに供給する高耐圧のイネーブル信号HENB，HENBNを生成したが、これに限らず、たとえば、走査ドライバの外部から直接高耐圧信号を供給してもよい。
【０１３４】
また、本実施例４では、従来の構成の走査ドライバにおいて、レベルシフタ回路３０３の構成を変えた例を挙げたが、この構成に、前記実施例３で説明した構成を組み合わせてもよい。
【０１３５】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【符号の説明】
【０１３６】
１…液晶表示パネル
２…データドライバ
２０１…データラッチ回路
２０２，３０２…シフトレジスタ
２０３…1stラッチ回路
２０４…2ndラッチ回路
２０５，３０３…レベルシフタ回路
２０６…デコーダ回路
２０７…基準電圧生成回路
２０８…出力回路
２０９…スイッチ回路
２１０…内部コントロール信号生成回路
２１１…ディレイレジスタ回路
２１２…クロック生成回路
２１３…水平同期信号遅延回路
３…走査ドライバ
３０１…入力部
３０２ａ…第１のシフトレジスタ
３０２ｂ…第２のシフトレジスタ
３０２ｃ…セレクタスイッチ
３０３ａ…ラッチ方式の回路
３０３ｂ…襷がけ方式の回路
３０４…３値セレクタ回路
３０５…出力バッファ回路
３０６…出力部
４…タイミングコントローラ
５…液晶駆動電源
ＤＬ…ドレイン線
ＧＬ…ゲート線
ＣＬ…共通信号線
ＰＸ…画素電極
ＣＴ…共通電極
ＤＤ，ＧＤ…ドライバIC
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、液晶表示装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、表示装置には、液晶表示パネルを用いた液晶表示装置がある。前記液晶表示パネルは、一対の基板の間に液晶材料を封入した表示パネルである。このとき、前記基板には、たとえば、複数本のゲート線と複数本のドレイン線がマトリクス状に配置されている。そして、隣接する２本のゲート線と隣接する２本のドレイン線で囲まれた領域を１つの画素領域とし、各画素領域にTFT素子や画素電極を配置している。
【０００３】
前記液晶表示パネルに画像や映像を表示させるときには、たとえば、各ドレイン線に表示データ信号を入力しておき、各ゲート線に走査信号を順次入力していく。
【０００４】
このとき、前記各ドレイン線に入力する表示データ信号の生成および入力のタイミングは、タイミングコントローラとデータドライバ（ドレインドライバ）によって行われる。また、前記各ゲート線に入力する走査信号の生成および入力のタイミングは、前記タイミングコントローラと走査ドライバ（ゲートドライバ）によって行われる。
【０００５】
前記データドライバは、たとえば、表示データが１水平同期期間分揃うまで保持するラッチ回路、前記表示データの信号レベルを変換するレベルシフト回路、信号レベルを変換した表示データに基づいてアナログ信号（階調電圧）を生成するデコーダ回路、前記デコーダ回路で生成したアナログ信号を増幅する出力回路、前記出力回路で増幅したアナログ信号をドレイン線に出力するスイッチ回路などを有する（たとえば、特許文献１を参照。）。
【０００６】
また、前記レベルシフト回路は、電圧変換回路であり、一般に、低電圧動作部と高電圧動作部の２段構成となっている。このとき、前記高電圧動作部は、たとえば、４個または６個のMOSトランジスタからなる襷がけ方式と呼ばれる回路構成になっている（たとえば、特許文献２を参照。）。
【０００７】
また、前記液晶表示装置では、近年、動画の画質を向上させるために、たとえば、表示データの間に黒表示を挿入する方法が提案されている（たとえば、特許文献３を参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３０１９４６号公報
【特許文献２】特開２００４−２８９３２９号公報
【特許文献３】特開２００３−２０８５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の液晶表示装置では、たとえば、下記に示すような問題点があることを、本願発明者らは見いだした。
【００１０】
（ａ）前記データドライバから各ドレイン線に表示データ信号を出力するときに、すべてのドレイン線に同じタイミングで出力している。しかし、ゲート線の走査信号入力端に近い画素と遠い画素とでは、走査信号の波形が異なるため、TFT素子の表示データ信号（階調電圧信号）の書き込み時間にばらつきが生じるという問題がある。
【００１１】
（ｂ）前記データドライバでは、水平同期信号によってデータラッチが一括して行われるタイミングで瞬時電流が発生する。このとき、瞬時電流に起因する電源電圧の変動により、データドライバおよび表示装置の信頼性が低下するという問題がある。
【００１２】
（ｃ）前記走査ドライバが複数のドライバICからなる場合、前記表示データ用の走査信号を出力するゲート線と、黒表示挿入用の走査信号を出力するゲート線は、チップ間以上の間隔を開けなければならないという問題がある。なぜなら、同一のドライバICに接続された２本のゲート線に対して、一方に表示データ用の走査信号を出力し、他方に黒表示挿入用の走査信号を出力するという制御ができないためである。そのため、複数のドライバICをカスケード接続した場合、表示データ用のゲート線と黒表示挿入用のゲート線との間隔の設定には限界があるという問題がある。
【００１３】
（ｄ）前記ドライバでは、シフトレジスタの前段のロジック回路の動作電圧に対し、前記TFT素子に対して供給する電圧が非常に高く、従来のレベルシフタ回路のMOSトランジスタのサイズでは動作しないという問題がある。また、レベルシフタ回路を動作させるためには、従来の倍以上のサイズのMOSトランジスタが必要となり、ドライバICが大きくなるという問題がある。
【００１４】
前記（ａ）の問題について具体的に説明すると、ゲート線に入力された走査信号は、入力端の近傍ではシャープな波形であるが、入力端から遠ざかるにしたがってなまった波形になるために生じる。従来のデータドライバでは、各ドレイン線に表示データ信号を一括出力するので、ゲート線の入力端の近端または遠端のどちらかに書き込みタイミングを設定している。そのため、どちらか一方の端側で書き込みが不十分の状況が発生し、表示品質が低下するという問題がある。
【００１５】
前記（ｂ）の問題について具体的に説明すると、前記データドライバにおいて、水平同期信号によってラッチ回路から一括出力されるデータは、レベルシフタ回路を同時に駆動し、デコーダ回路の所定の階調電圧を選択する。このとき、高耐圧系（高電圧動作部）の電源とグランド（GND）の間には、出力数分のレベルシフタ回路の電流が流れることになる。そのため、出力数が増えれば、その分瞬時電流が大きくなり、電源電圧の変動が大きくなる。このような問題は、たとえば、カーナビゲーションシステムなどの車載用の液晶表示装置で顕著である。
【００１６】
本発明の目的は、液晶表示装置において、ゲート線の延在方向の画素のTFT素子の書き込み時間のばらつきを低減することが可能な技術を提供することにある。
【００１７】
本発明の他の目的は、液晶表示装置において、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させることが可能な技術を提供することにある。
【００１８】
本発明の他の目的は、液晶表示装置において、複数の走査ドライバICをカスケード接続し、かつ、表示データ用の走査信号を出力するゲート線と黒表示挿入用の走査信号を出力するゲート線の組み合わせの自由度を高くすることが可能な技術を提供することにある。
【００１９】
本発明の他の目的は、液晶表示装置において、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させることが可能な技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明の概略を説明すれば、以下の通りである。
【００２２】
（１）複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記データドライバは、前記複数本のドレイン線を複数のブロックに分割し、前記表示制御回路からの水平同期クロックに基づいて、各ブロックのドレイン線へデータ信号を出力するタイミングをブロック毎に設定する内部コントロール信号を生成する内部コントロール信号生成回路と、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を記録したレジスタ回路とを有し、前記データ信号をブロック毎に出力する機能を有する表示装置である。
【００２３】
（２）前記（１）において、前記内部コントロール信号生成回路は、前記ゲート線の、前記走査信号の入力端に近いブロックから遠いブロックに向けて、前記データ信号を出力するタイミングを遅らせる表示装置である。
【００２４】
（３）前記（１）または（２）において、前記データドライバは、共通バス配線に接続された複数個のドライバICからなり、前記各ドライバICは、それぞれ前記内部コントロール信号生成回路およびレジスタ回路を有し、前記表示制御回路は、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を前記ドライバIC毎にまとめたレジスタデータを生成して各ドライバICに出力しており、前記各ドライバICは、入力されたレジスタデータのうち、自身のドライバICに割り当てられたレジスタデータに基づいて、内部コントロール信号を生成する表示装置である。
【００２５】
（４）前記（３）において、前記各ドライバICは、それぞれを識別するアドレス情報を有し、前記表示制御回路は、前記アドレス情報を含むレジスタデータを生成して各ドライバICに出力する表示装置である。
【００２６】
（５）前記（３）において、前記各ドライバICは、自身のドライバICに割り当てられたレジスタデータの読み込みが終了した後、次段のドライバICにキャリー信号を転送する表示装置である。
【００２７】
（６）複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記データドライバは、表示データを一時的に保持するデータラッチ回路と、前記データラッチ回路から時分割して送られてくる表示データが１水平同期期間分揃うまで保持する第１のラッチ回路と、前記１水平同期期間分の表示データを保持する第２のラッチ回路と、前記第２のラッチ回路で保持している表示データを受け取り、前記表示データの信号レベルを変換するレベルシフタ回路と、前記レベルシフタ回路で変換した表示データの信号レベルに応じたアナログ信号を生成するデコーダ回路と、前記デコーダ回路で生成したアナログ信号を増幅する出力回路と、前記出力回路で増幅したアナログ信号をドレイン線に出力するスイッチ回路と、前記第２のラッチ回路から前記レベルシフタに前記表示データを転送する際に、前記複数本のドレイン線を複数のブロックに分割し、ブロック毎に前記表示データを転送するタイミングをずらす水平同期信号遅延回路とを有する表示装置である。
【００２８】
（７）前記（６）において、前記第２のラッチ回路は、ラッチ回路とマルチプレクサ回路を有し、前記水平同期信号遅延回路は、前記ラッチ回路用の遅延回路と、前記マルチプレクサ回路用の遅延回路を有する表示装置である。
【００２９】
（８）前記（６）または（７）において、前記水平同期信号遅延回路は、前記ドレイン線の配置方向の中央付近のブロックから端部のブロックに向かうにつれて前記表示データを転送するタイミングを遅延させる表示装置である。
【００３０】
（９）複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記走査ドライバは、複数個のドライバICからなり、各ドライバICは、表示データ制御用の第１のシフトレジスタ回路と、黒挿入データ用の第２のシフトレジスタ回路と、前記第１のシフトレジスタ回路の出力または第２のシフトレジスタ回路の出力のいずれか一方を選択するセレクタスイッチ回路とを有する表示装置である。
【００３１】
（１０）前記（９）において、前記走査ドライバは、前記第１のシフトレジスタまたは第２のシフトレジスタ回路の出力を受け取り、前記受け取った出力の信号レベルを変換するレベルシフタ回路を有し、前記セレクタスイッチ回路と前記レベルシフタ回路の間に、前記レベルシフタ回路の出力信号を３値の異なる電圧レベルを持つ出力信号に変換するラッチ回路を有する表示装置である。
【００３２】
（１１）前記（９）または（１０）において、前記各ドライバICは、カスケード接続されている表示装置である。
【００３３】
（１２）複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記走査ドライバは、シフトレジスタ回路からの出力信号の信号レベルを変換するレベルシフタ回路を有し、前記レベルシフタ回路は、低電圧電源で動作する第１の回路部と、高電圧電源で動作する第２の回路部とを有し、前記第１の回路部は、入力された信号を一時的に保持するラッチ回路を有し、前記第２の回路部は、少なくとも２つのPチャネルMOSトランジスタおよび２つのNチャネルMOSトランジスタを有し、第１のNチャネルMOSトランジスタは、ゲート電極が前記第１の回路部の第１の出力端と接続され、ドレイン電極が第１のPチャネルMOSトランジスタのドレイン電極および第２のPチャネルMOSトランジスタのゲート電極と接続されており、第２のNチャネルMOSトランジスタは、ゲート電極が前記第１の回路部の第２の出力端と接続され、ドレイン電極が前記第２のPチャネルMOSトランジスタのドレイン電極および前記第１のPチャネルMOSトランジスタのゲート電極と接続されている表示装置である。
【００３４】
（１３）前記（１２）において、前記第１の回路部は、第３のPチャネルMOSトランジスタ、第３のNチャネルMOSトランジスタ、第４のNチャネルMOSトランジスタ、第５のNチャネルMOSトランジスタとを有し、前記第３のPチャネルMOSトランジスタは、ゲート電極が前記シフトレジスタ回路の出力と第１のイネーブル信号に基づく入力信号の入力端と接続され、前記第３のNチャネルMOSトランジスタは、ゲート電極が第２のイネーブル信号の入力端と接続され、ドレイン電極が前記第３のPチャネルMOSトランジスタのドレイン電極およびNOTゲートを介して前記第４のNチャネルMOSトランジスタのゲート電極と接続されており、前記第４のNチャネルMOSトランジスタは、ソース電極が第３のPチャネルMOSトランジスタのドレイン電極と接続されており、前記第５のNチャネルMOSトランジスタは、ゲート電極が第３のイネーブル信号の入力端と接続され、ドレイン電極が前記第４のNチャネルMOSトランジスタのドレイン電極と接続されており、前記第１の出力端は、前記第３のPチャネルMOSトランジスタのドレイン電極と接続されており、前記第２の出力端は、前記第３のPチャネルMOSトランジスタのドレイン電極と前記第４のNチャネルMOSトランジスタのソース電極のノードより後段にNOTゲートを介して接続されている表示装置である。
【００３５】
（１４）前記（１３）において、前記第２のイネーブル信号および第３のイネーブル信号は、差動アンプ回路で生成する表示装置である。
【発明の効果】
【００３６】
本発明の表示装置では、ゲート線の延在方向に並んだ各画素のTFT素子への書き込み時間のばらつきを低減するために、前記データドライバの構成およびデータドライバに入力される制御データを、前記手段（１）から手段（５）までのようにする。すなわち、前記手段（１）のように、前記データドライバにおいて、前記内部コントロール信号を生成し、ブロック毎に異なるタイミングで表示データ信号を出力する。このとき、各ブロックのドレイン線に表示データ信号を出力するタイミングは、たとえば、前記手段（２）のように、ゲート線の入力端から遠いブロックの出力タイミングを遅らせるようにする。このようにすれば、前記走査信号の波形がシャープな入力端に近い画素のTFT素子への書き込み時間と、入力端から遠い画素のTFT素子への書き込み時間を合わせることができる。そのため、書き込み時間のばらつきによる表示品質の低下を防げる。
【００３７】
また、前記データドライバが共通バス配線に接続された複数個のドライバICからなる場合は、たとえば、前記手段（３）のように、ドライバIC毎に内部コントロール信号の設定に必要なレジスタデータをまとめて各ドライバICに入力すればよい。このとき、前記各ドライバICがアドレス情報を持っていれば、前記レジスタデータは前記手段（４）のようにすればよい。また、アドレス情報を持っていない場合は、前記手段（５）のようにすればよい。
【００３８】
また、本発明の表示装置では、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させるために、前記データドライバの構成を、前記手段（６）から手段（８）までのようにする。すなわち、前記第２のラッチ回路からレベルシフタ回路に表示データを転送するときに、複数のブロックに分け、複数回にわけて転送する。このとき、第２のラッチ回路の構成は、たとえば、前記手段（７）のようにする。また、前記ブロック毎に表示データを転送するときには、たとえば、前記手段（８）のように転送する。このようにすることで、レベルシフタ回路が駆動したときに発生する瞬時電流を分散させ、ピーク値を下げることができる。そのため、データドライバおよび表示装置の信頼性を向上させることができる。
【００３９】
また、本発明の表示装置では、複数の走査ドライバICをカスケード接続し、かつ、任意のゲート線に黒表示挿入用の走査信号を出力するために、走査ドライバの構成を、前記手段（９）のようにする。このようにすることで、同一のドライバICに接続された異なるゲート線に対して、表示データ用の走査信号と黒表示挿入用の走査信号を同時に出力することができる。またこのとき、前記手段（１０）のようにすれば、データの取り込み時間を長くすることができ、表示画質がさらに向上する。また、前記手段（９）および手段（１０）のような構成にすることで、前記手段（１１）のように複数のドライバICをカスケード接続することが可能となる。
【００４０】
また、本発明の表示装置では、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させるために、レベルシフタ回路の構成を、前記手段（１２）のようにする。このとき、前記第１の回路部の構成は、たとえば、前記手段（１３）および手段（１４）のようにする。このようにすることで、前記第１の回路部のMOSトランジスタは最小のサイズで構成できるとともに、反転させるために電流を流す必要が無くなる。そのため、消費電流を抑えることができ、MOSトランジスタのサイズを大きくしなくても、レベルシフタ回路を動作させることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明が適用される表示装置の概略構成を示す模式図であり、液晶表示装置の構成例を示すブロック図である。
【図２】本発明が適用される表示装置の概略構成を示す模式図であり、液晶表示パネルの構成を示す回路図である。
【図３】本発明が適用される表示装置の概略構成を示す模式図であり、１画素の構成および動作を説明する図である。
【図４】本発明による実施例１の液晶表示装置の動作原理を説明するための模式図であり、ドレイン線の分割方法を説明する図である。
【図５】本発明による実施例１の液晶表示装置の動作原理を説明するための模式図であり、表示データの出力方法を説明する図である。
【図６】本発明による実施例１の液晶表示装置の動作原理を説明するための模式図であり、遅延量の設定方法を説明する図である。
【図７】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、データドライバの構成例を示すブロック図である。
【図８】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、表示データの出力タイミングを説明する図である。
【図９】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、内部コントロール信号の生成方法を説明する図である。
【図１０】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、内部コントロール信号生成回路の初段の構成例を示す回路図である。
【図１１】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、内部コントロール信号生成回路のシフトレジスタ用クロックの構成例を示す回路図である。
【図１２】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、内部コントロール信号生成回路の２段目以降の構成例を示す回路図である。
【図１３】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力方法を説明する図である。
【図１４】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力方法を説明する図である。
【図１５】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力例を説明する図である。
【図１６】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力例を説明する図である。
【図１７】本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、レジスタデータの入力例を説明する図である。
【図１８】表示データの転送方法を説明するための模式図であり、走査ドライバが一辺のみに配置されている場合の転送方法の例を示す図である。
【図１９】表示データの転送方法を説明するための模式図であり、走査ドライバが対向する二辺に配置されている場合の転送方法の例を示す図である。
【図２０】本発明による実施例２の表示装置の概略構成を示す模式図であり、データドライバの構成例を示すブロック図である。
【図２１】本発明による実施例２の表示装置の概略構成を示す模式図であり、水平同期信号遅延回路からデコーダ回路までの構成例を示す回路ブロック図である。
【図２２】本発明による実施例２の表示装置の概略構成を示す模式図であり、水平同期信号遅延回路からデコーダ回路までの構成例を示す回路ブロック図である。
【図２３】表示データの取り込みの遅延方法を説明するための模式図である。
【図２４】本発明による実施例２の表示装置の概略構成を示す模式図であり、走査ドライバの構成例を示すブロック図である。
【図２５】本発明による実施例２の表示装置の概略構成を示す模式図であり、シフトレジスタ回路の構成例を示す回路ブロック図である。
【図２６】本実施例３の表示装置における走査信号のタイミング波形を示す模式図である。
【図２７】本実施例３の走査ドライバにおける３値セレクタ回路の構成例を示す回路図である。
【図２８】３値セレクタ回路の動作を説明する波形図である。
【図２９】３値出力の場合の走査信号の出力波形を示す図である。
【図３０】３値出力の作用効果を説明する図である。
【図３１】シフトレジスタ回路の構成例を示す図であり、模式的に示した回路図である。
【図３２】シフトレジスタ回路の構成例を示す図であり、図３１の回路を具体的に示した回路図である。
【図３３】本発明による実施例４の表示装置の概略構成を示す模式図であり、データドライバの構成例を示すブロック図である。
【図３４】本発明による実施例４の表示装置の概略構成を示す模式図であり、レベルシフタ回路の構成例を示す回路図である。
【図３５】本実施例４のレベルシフタ回路の動作を説明する模式図である。
【図３６】本実施例４のレベルシフタ回路と比較するための従来のレベルシフタ回路の構成例を示す図である。
【図３７】図３６に示したレベルシフタ回路の動作を示す図である。
【図３８】高耐圧のイネーブル信号を生成する差動回路の構成例を示す回路図である。
【図３９】本実施例４の効果を説明する模式図である。
【発明を実施するための形態】
【００４２】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００４３】
図１乃至図３は、本発明が適用される表示装置の概略構成を示す模式図であり、図１は液晶表示装置の構成例を示すブロック図、図２は液晶表示パネルの構成を示す回路図、図３は１画素の構成および動作を説明する図である。
【００４４】
本発明が適用される表示装置は、たとえば、図１に示すように、液晶表示パネル１と、データドライバ２と、走査ドライバ３と、タイミングコントローラ４と、液晶駆動電源５とを有する液晶表示装置である。
【００４５】
前記液晶表示パネル１は、たとえば、図２および図３に示すように、複数本のドレイン線ＤＬと複数本のゲート線ＧＬがマトリクス状に配置されており、各ドレイン線ＤＬはデータドライバ２に接続されており、各ゲート線ＧＬは走査ドライバ３に接続されている。また、液晶表示パネル１では、隣接する２本のドレイン線ＤＬと隣接する２本のゲート線ＧＬで囲まれた領域が１つの画素領域となっており、各画素領域にはTFT素子および画素電極ＰＸ、ならびに共通電極ＣＴが配置されている。このとき、TFT素子のゲート電極は一方のゲート線ＧＬと接続しており、ドレイン電極は一方のドレイン線ＤＬと接続している。また、TFT素子のソース電極は画素電極ＰＸと接続している。また、画素電極ＰＸは、共通信号線ＣＬに接続された共通電極ＣＴとの間で容量素子を形成している。
【００４６】
このような液晶表示パネル１で画像を表示するときには、データドライバ２から各ドレイン線ＤＬに表示データ信号を出力しておき、走査ドライバ３から各ゲート線ＧＬに走査信号を順次出力していく。このとき、データドライバ２および走査ドライバ３における各信号の出力のタイミングはタイミングコントローラ４によって制御されている。
【実施例１】
【００４７】
図４乃至図６は、本発明による実施例１の液晶表示装置の動作原理を説明するための模式図であり、図４はドレイン線の分割方法を説明する図、図５は表示データの出力方法を説明する図、図６は遅延量の設定方法を説明する図である。
【００４８】
本実施例１の液晶表示装置は、前記液晶表示パネル１においてゲート線ＧＬの延在方向に並んだ各画素のTFT素子にデータを書き込む時間のばらつきを防ぐことを目的とした表示装置である。このような液晶表示装置では、たとえば、図４に示すように、液晶表示パネル１に配置された複数本のドレイン線ＤＬを、複数のブロックDBL1〜DBLnに分ける。そして、データドライバ２から各ドレイン線ＤＬに表示データ信号（階調電圧信号）を出力するときには、たとえば、図５に示すように、各ブロックDBL1〜DBLnに出力するタイミングをずらす。このとき、具体的には、図５に示したように、ゲート線ＧＬの入力端（走査ドライバ３）に最も近いブロックDBL1から最も遠いブロックDBLnに向けて、出力のタイミングを遅延させる。
【００４９】
また、表示データ信号の出力タイミングを遅延させるときの遅延量（遅延時間）は、各ブロックDBL2〜DBLnでのゲート線ＧＬの走査信号の波形のなまりの度合いに基づいて設定する。ゲート線ＧＬに入力される走査信号の理想的な波形は、たとえば、図６に点線で示した走査信号の波形Vg(ideal)のように矩形である。しかし、走査ドライバ３からゲート線ＧＬに出力された走査信号は、各ブロックの領域に到達するまでに波形がなまってしまう。このとき、走査ドライバ３から最も近いブロックDBL1での走査信号の波形Vg(DBL1)は、図６に示したように立ち上がりが鋭く、立ち下がりも鋭い。一方、走査ドライバ３から最も遠いブロックDBLnでの走査信号の波形Vg(DBLn)は、図６に示したように立ち上がりがゆるく、立ち下がりが鈍い。
【００５０】
従来の液晶表示装置では、図６の下側に示したように、すべてのドレイン線に対して同じタイミングで表示データ信号DATAを出力している。また、液晶表示装置では通常、走査信号と表示データ信号のタイミングは、次の表示データ信号が書き込まれないように、ゲート遠端の波形Vg(far)と表示データ信号DATAの最低電位との関係によって決定される。そのため、ゲート近端の波形Vg(near)のように立ち上がりおよび立ち下がりが鋭い領域での書き込み時間WTne，WTne’は、ゲート遠端の書き込み時間WTf，WTf’に比べて短くなる。
【００５１】
そこで、本実施例１の液晶表示装置では、ブロックDBL1に対しては、走査信号の波形Vg(DBL1)と表示データ信号DATA(DBL1)の最低電位との関係から表示データ信号DATA(DBL1)の出力タイミングを決定する。そして、ブロックDBLnに対しては、走査信号の波形Vg(DBLn)と表示データ信号DATA(DBLn)の最低電位との関係から表示データ信号DATA(DBLn)の出力タイミングを決定する。このようにすれば、たとえば、図６に示したように、ゲート近端のブロックDBL1における表示データ信号DATA(DBL1)の書き換え時刻と、
ゲート遠端のブロックDBLnにおける表示データ信号DATA(DBLn)の書き換え時刻にΔｔ（秒）の差が生じる。つまり、ゲート近端のブロックDBL1への表示データ信号の出力タイミングをΔｔ（秒）だけ早くすることで、ゲート近端のブロックDBL1での書き込み時間の不足を補うことができる。これにより、ゲート近端のブロックDBL1における書き込み時間WT1，WT1’と、ゲート遠端のブロックDBLnにおける書き込み時間WTn，WTn’をほぼ等しくすることができる。なお、図６では走査ドライバ３から最も近いブロックDBL1と最も遠いブロックDBLnのみを示しているが、実際には、すべてのブロックDBL1〜DBLnでの表示データの書き込み時間がほぼ等しくなるように出力タイミングを設定する。
【００５２】
図７乃至図１７は、本実施例１の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、図７はデータドライバの構成例を示すブロック図、図８は表示データの出力タイミングを説明する図、図９は内部コントロール信号の生成方法を説明する図、図１０は内部コントロール信号生成回路の初段の構成例を示す回路図、図１１は内部コントロール信号生成回路のシフトレジスタ用クロックの構成例を示す回路図、図１２は内部コントロール信号生成回路の２段目以降の構成例を示す回路図、図１３および図１４はレジスタデータの入力方法を説明する図、図１５乃至図１７はレジスタデータの入力例を説明する図である。
【００５３】
本実施例１の液晶表示装置において、データドライバ２から各ブロックDBL1〜DBLnのドレイン線ＤＬに表示データ信号を出力するタイミングをずらす（遅延させる）場合、データドライバ２を、たとえば、図７に示すような構成にする。図７に示したデータドライバ２の構成のうち、データラッチ回路２０１、シフトレジスタ２０２、1stラッチ回路２０３、2ndラッチ回路２０４Ａ、3rdラッチ回路２０４Ｂ、レベルシフタ回路２０５、デコーダ回路２０６、基準電圧生成回路２０７、出力回路２０８、スイッチ回路２０９の構成は、従来のデータドライバも備える構成である。そして、本実施例１の表示装置では、前記各構成回路に加え、前記内部コントロール信号を生成する内部コントロール信号生成回路２１０と、内部コントロール信号の生成に用いる設定を記憶しておくディレイレジスタ回路２１１とを備える。
【００５４】
データドライバ２では、外部から入力される表示データを、まず、データラッチ回路２０１で一時的に保持し、時分割して1stラッチ回路２０３に送る。1stラッチ回路２０３は、時分割して送られてくる表示データが１水平同期期間分揃うまで各表示データを保持する。そして、１水平同期期間分揃ったら2ndラッチ回路２０４Ａに送る。2ndラッチ回路２０４Ａは、水平同期信号に合わせて、保持している表示データを3rdラッチ回路２０４Ｂに送る。3rdラッチ回路２０４Ｂは、内部コントロール信号生成回路２１０からの内部コントロール信号に合わせて、表示データをレベルシフタ回路２０５に送る。レベルシフタ回路２０５は、受け取った表示データの信号レベルを変換してデコーダ回路２０６に送る。デコーダ回路２０６は、基準電圧生成回路２０７で生成した基準電圧とレベルシフタ回路２０５から受け取った表示データに基づいて、表示データの信号レベルに応じた階調電圧信号（アナログ信号）を生成し、出力回路２０８に送る。
【００５５】
また、1stラッチ回路２０３は、表示データを2ndラッチ回路２０４に送る一方で、各ブロックDBL1〜DBLnの出力タイミングを示すレジスタデータをディレイレジスタ回路２１１に送る。ディレイレジスタ回路２１１は、レジスタデータに基づいて出力タイミングの設定に必要な情報を内部コントロール信号生成回路２１０に送る。内部コントロール信号生成回路２１０は、受け取った情報に基づいて内部コントロール信号を生成し、3rdラッチ回路２０４Ｂと出力回路２０８とに送る。このとき生成される内部コントロール信号は、たとえば、図８のCL1D1〜CL1Dnで示すように、データドライバ２の内部で生成されるクロックCL2に同期するように、各ブロックDBL1〜DBLnの出力タイミングを設定した信号である。
【００５６】
出力回路２０８は、デコーダ回路２０６から受け取った階調電圧信号を増幅し、内部コントロール信号に基づいてブロック毎に設定されたタイミングで階調電圧信号をスイッチ回路２０９に送る。そして、スイッチ回路２０９は受け取った階調電圧信号から順にドレイン線ＤＬに出力する。
【００５７】
内部コントロール信号生成回路２１０で内部コントロール信号を生成するときには、たとえば、図９に示すように、内部コントロール信号CL1D1〜CL1D5の立ち上がり設定RS1およびCL1D1とEQ1との立ち下がりエッジの設定RS2、遅延幅の設定RS3、遅延ブロックの分割の設定RS4、遅延させる方向の設定RS5、イコライズ信号EQの設定が必要である。このとき、内部コントロール信号の立ち上がり設定RS1および立ち下がり設定RS2は、たとえば、レジスタ設定により内部クロックCL2のカウント数で設定する。また、遅延幅の設定RS3は、内部クロックCL2を分周したシフトレジスタ用クロックで設定する。また、遅延ブロックの分割の設定RS4は、たとえば、前段の内部コントロール信号に対して遅延させる場合は「１」、遅延させない場合は「０」に設定する。また、遅延させる方向の設定RS5は、１番目のブロックDBL1からＮ番目のブロックDBLNに向けて遅延させるか、その逆かを設定する。
【００５８】
またこのとき、最初に出力するブロックの内部コントロール信号CL1D1はカウンタ回路により生成し、残りの内部コントロール信号CL1D2〜CL1D5はシフトレジスタにより生成する。
【００５９】
前記最初に出力するブロックの内部コントロール信号CL1D1およびイコライズ信号EQP1を生成するカウンタ回路は、たとえば、図１０に示すような構成にする。このカウンタ回路では、フリップフロップ回路と、内部コントロール信号の立ち上がり設定RS1および立ち下がり設定RS2、ならびにイコライズ信号の立ち下がり設定RS6を用い、タイミングコントローラから入力された水平同期クロックCL1Pと、内部クロックCL2などから内部コントロール信号CL1D1とイコライズ信号EQP1を生成する。
【００６０】
また、残りの内部コントロール信号については、前記カウンタ回路で生成した内部コントロール信号CL1D1に基づき、この内部コントロール信号CL1D1からどれだけ遅延させるかをシフトレジスタ用クロック回路およびシフトレジスタ回路で設定し、生成する。このとき、シフトレジスタ用クロック回路は、たとえば、図１１に示すような構成にする。このシフトレジスタ用クロック回路では、内部クロックCL2の１周期を基準とし、その２倍、４倍、８倍、１６倍の遅延クロックを生成する。
【００６１】
また、前記シフトレジスタ回路は、たとえば、図１２のような構成にする。このシフトレジスタでは、前記カウンタ回路で生成した内部コントロール信号CL1D1および前記シフトレジスタ用クロック回路で生成した遅延クロックと、遅延ブロックの分割の設定RS4および遅延させる方向の設定RS5から、残りのブロックの内部コントロール信号CL1D2〜CL1DNを生成する。
【００６２】
ところで、前記データドライバは、通常、複数個のドライバIC（ドライバチップ） ＤＤからなり、図１３および図１４に示すように、各ドライバIC ＤＤは共通バス配線で接続されている。このとき、各配線には、それぞれのドライバIC ＤＤに送るべきデータがまとめて送信されている。そのため、各ドライバIC ＤＤが、受け取ったデータのうち、どの部分が自身のドライバICのためのデータであるか判別できるようにしておく必要がある。このとき、たとえば、図１３に示すように、各ドライバIC ＤＤに識別のためのアドレス情報を持たせているならば、各ドライバIC用のデータの先頭にアドレス情報を付加して送信する。このようにすれば、各ドライバIC ＤＤは自身のアドレス情報が付加された分を割り当てられたデータとして読み取ることができる。
【００６３】
また、各ドライバIC ＤＤにアドレス情報を持たせない場合は、１番最初のデータから数えて何番目のデータが各ドライバICのデータの入力開始データかを指定しておき、図１４に示すように、各ドライバIC ＤＤが自身に割り当てられたデータを読み終えた時点で、キャリー信号を次段のドライバICに転送する。
【００６４】
以下に、データドライバの入力インタフェースの一例として、mini-LVDSと呼ばれるインタフェースの場合の表示データの入力方法について、図１５乃至図１７を用いて説明する。
【００６５】
前記mini-LVDSインタフェースでは、通常、データ入力線（共通バス配線）は６本であり、表示データは、図１５に示すように、シリアルデータでタイミングコントローラ４から転送されてくる。このとき、2ndドライバ（driver）は、1stドライバ（driver）からのキャリーがイネーブル信号EIOとなり、データを取り込み始める。
【００６６】
そして、たとえば、図１６に示すように、CS信号がＨになっているときをレジスタ設定モードとし、データの先頭の8bitの値に内部コントロール信号を生成するために必要なレジスタ設定用の値を書き込むようにしておけば、それに基づいてディレイレジスタ回路２１１の値を設定する。
【００６７】
表示データの先頭にレジスタ設定用の値を書き込むときには、たとえば、図１７に示すように、データ線LV0で転送されるデータの先頭の8bit分R00〜R07、データ線LV1で転送されるデータの先頭の8bit分R10〜R17、データ線LV2で転送されるデータの先頭の8bit分R20〜R27、データ線LV3で転送されるデータの先頭の8bit分R30〜R37、データ線LV4で転送されるデータの先頭の8bit分R40〜R47、データ線LV5で転送されるデータの先頭の8bit分R50〜R57に書き込まれる。このとき、データ線LV0で転送されるデータの先頭の8bit分R00〜R07には、たとえば、下記表１に示すように、遅延方向と遅延幅を設定する値を書き込む。つまり、遅延方向が１番目のブロックから１７番目のブロックの場合、たとえば、データ線LV0で転送されるデータビットR01を「１」とし、データビットR02を「０」にする。また、遅延幅に関しては、設定する幅と対応するデータビットのみを「１」とし、残りのデータビットは「０」とする。
【００６８】
【表１】
【００６９】
また、データ線LV1で転送されるデータの先頭の8bit分R10〜R17およびデータ線LV2で転送されるデータの先頭の8bit分R20〜R27には、たとえば、下記表２および表３に示すように、遅延ブロックの分割、すなわちどのブロックとブロックの間を遅延させるかを設定する値を書き込む。つまり、遅延を発生させたいブロック間と対応するデータビットのみを「１」とし、残りのデータビットは「０」とする。
【００７０】
【表２】
【００７１】
また、データ線LV3で転送されるデータの先頭の8bit分R30〜R37には、たとえば、下記表４-１に示すように、内部コントロール（内部CL1）信号の立ち上がりを設定する値を書き込む。この立ち上がり設定は、クロックの8bitカウンタ数で指定し、各データビットR30〜R37の値（「１」または「０」）の組み合わせに応じて立ち上がり時間が設定される。またこのとき、具体的には、たとえば、下記表４-２に示すように、各データビットR30〜R37の値で決まる8ビットカウンタ数に応じて、立ち上がり時間（遅延クロック数）が0クロック（遅延無し）から255クロックのいずれかに設定される。
【００７２】
【表３】
【００７３】
また、データ線LV4で転送されるデータの先頭の8bit分R40〜R47には、たとえば、下記表５-１に示すように、内部コントロール（内部CL1）信号の立ち下がりを設定する値を書き込む。この立ち下がり設定も、クロックの8bitカウンタ数で指定し、各データビットR40〜R47の値（「１」または「０」）の組み合わせに応じて立ち下がり時間が設定される。またこのとき、具体的には、たとえば、下記表５-２に示すように、各データビットR30〜R37の値で決まる8ビットカウンタ数に応じて、立ち下がり時間（遅延クロック数）が0クロック（遅延無し）から255クロックのいずれかに設定される。
【００７４】
【表４】
【００７５】
また、データ線LV5で転送されるデータの先頭の8bit分R50〜R57には、たとえば、下記表６-１に示すように、イコライズ信号の立ち上がりを設定する値を書き込む。この立ち上がり設定も、クロックの8bitカウンタ数で指定し、各データビットR50〜R57の値（「１」または「０」）の組み合わせに応じて立ち上がり時間が設定される。またこのとき、具体的には、たとえば、下記表６-２に示すように、各データビットR30〜R37の値で決まる8ビットカウンタ数に応じて、立ち下がり時間（遅延クロック数）が0クロック（遅延無し）から8クロックのいずれかに設定される。
【００７６】
【表５】
【００７７】
図１８および図１９は、表示データの転送方法を説明するための模式図であり、図１８は走査ドライバが一辺のみに配置されている場合の転送方法の例を示す図、図１９は走査ドライバが対向する二辺に配置されている場合の転送方法の例を示す図である。
【００７８】
本実施例１で説明した表示データ信号の出力方法では、各ブロックの出力タイミングを遅延させるだけでなく、遅延させる方向も制御することができる。
【００７９】
前記液晶表示パネル１として一般的なものは、たとえば、図１８に示すように、表示パネルの１つの辺に走査ドライバ（ドライバIC ＧＤ）が配置されており、各ゲート線に入力された操作信号の伝達方向は一方向である。このような液晶表示パネルの場合、タイミングコントローラ４からの表示データおよびレジスタデータを、図１８に示すように、前記走査ドライバから最も近いドライバIC ＤＤ１から遠いドライバIC ＤＤ８に順に入力していき、走査ドライバから遠くなるにつれて遅延幅が大きくなるような内部コントロール信号を生成すればよい。
【００８０】
しかしながら、前記液晶表示パネル１には、たとえば、図１９に示すように、走査ドライバのドライバIC ＧＤがパネルの対向する二辺に配置されているものもある。このような液晶表示パネルの場合、図１９に示すように、遅延方向が互いに逆向きの２種類のゲート線がある。そのため、本実施例１のように、遅延させる方向も制御できるようにしておけば、図１９に示したような液晶表示パネルの場合でも、各ブロックを通過するゲート線の遅延方向にあわせて各ブロックの表示データの出力タイミングを遅延させることができる。
【００８１】
以上説明したように、本実施例１の液晶表示装置によれば、ドレイン線を複数のブロックに分割し、各ブロックへの表示データの出力のタイミングをずらす（遅延させる）ことで、ゲート線の延在方向に並んだ各画素のTFT素子のデータ書き込み時間を等しくすることができる。そのため、データの書き込み不足による表示むら、表示品質の低下を防ぐことができる。
【実施例２】
【００８２】
図２０乃至図２２は、本発明による実施例２の表示装置の概略構成を示す模式図であり、図２０はデータドライバの構成例を示すブロック図、図２１および図２２は水平同期信号遅延回路からデコーダ回路までの構成例を示す回路ブロック図である。
【００８３】
本実施例２の液晶表示装置は、前記データドライバ２で発生する瞬時電流のピーク値を低くし、データドライバ２や表示装置の信頼性の低下を防ぐことを目的とした表示装置である。このような液晶表示装置では、データドライバ２は、たとえば、図２０に示すような構成にする。図２０に示したデータドライバ２の構成のうち、データラッチ回路２０１、シフトレジスタ２０２、1stラッチ回路２０３、2ndラッチ回路２０４、レベルシフタ回路２０５、デコーダ回路２０６、基準電圧生成回路２０７、出力回路２０８、スイッチ回路２０９、クロック生成回路２１２の構成は、従来のデータドライバも備える構成である。そして、本実施例２の表示装置では、前記各構成回路に加え、水平同期信号遅延回路２１３を備える。
【００８４】
水平同期信号遅延回路２１３は、たとえば、図２１および図２２に示すように、フリップフロップ回路のようなクロック同期型の遅延回路で構成される。またこのとき、2ndラッチ回路２０４で保持している各ドレイン線に出力する表示データは、いくつかのブロックに分割し、ブロック単位で水平同期信号を遅延させる遅延信号を生成し、2ndラッチ回路に入力する。このとき、表示データは、たとえば、10ブロックから20ブロック程度に分割する。
【００８５】
また、データドライバ２が一般的なドット反転に対応したドライバの場合、図２２に示すように、レベルシフタ回路が動作するタイミングとしてHVデコーダ（Decorder）またはLVデコーダ（Decorder）を選択するマルチプレクサを有するので、この切り替えのタイミングも変える必要がある。そのため、本実施例２では、水平同期信号遅延回路２１３に、前記マルチプレクサパルスを遅延させる遅延信号Φ１を生成する系統と、前記2ndラッチ回路のデータラッチパルスを遅延させる遅延信号Φ２を生成する系統の２つ系統の遅延回路を設ける。
【００８６】
このとき、2ndラッチ回路２０４の各ブロックには、水平同期信号CL1をクロック同期の遅延回路で生成した遅延信号Φ２が入力される。そのため、2ndラッチ回路２０４は、遅延信号Φ２の種類に応じて、ブロック単位で複数回に分けて1stラッチ回路２０３で保持している１水平同期期間分の表示データを取り込む。つまり、従来は一括で取り込んでいた表示データを複数回に分けて取り込むことにより、１度に駆動するレベルシフタ回路の数を減少させる。そのため、レベルシフタ回路を駆動させ、デコーダ回路で階調電圧を選択するときに発生する瞬時電流の集中を回避できる。その結果、瞬時電流のピーク値を低くでき、電源電圧の変動を小さくすることができる。そのため、データドライバ２や表示装置の信頼性を向上させることができる。
【００８７】
図２３は、表示データの取り込みの遅延方法を説明するための模式図である。
【００８８】
2ndラッチ回路２０４による表示データの取り込みを遅延させるときには、たとえば、図２３に示すように、分割したブロックのうち、中心にあるブロックから出力が開始され、両端に向かうにしたがって遅延して出力するようにするのが好ましい。図２３に示した例では、2ndラッチ回路２０４を20ブロックに分割し、一方の端のブロックから順に１，２，３，…，２０と番号を付けているとする。このとき、中心にある１０番目および１１番目ブロックから出力を開始し、両端の１番目のブロックと２０番目のブロックが最後に出力されることになる。このようにすると、たとえば、データドライバが複数のドライバICからなり、各ドライバICが図２０乃至図２２に示したような構成になっている場合に、ドライバIC毎のブロックむらが発生する可能性を低減できる。
【００８９】
以上説明したように、本実施例２の表示装置によれば、2ndラッチ回路２０４で１水平同期期間分の表示データを取り込むときに、複数のブロックに分けて分割して取り込むことにより、レベルシフタ回路を駆動させたときの瞬時電流の集中を回避でき、データドライバ２や表示装置の信頼性を向上させることができる。
【００９０】
また、瞬時電流による電源電圧の変動を小さくすることができるので、バイパスコンデンサなどの変動を抑制する回路部品を排除することができる。そのため、本実施例２の構成は、たとえば、カーナビゲーションシステムなどの車載用の液晶表示装置などに適用して好ましい。
【００９１】
また、本実施例２では、前記瞬時電流の集中を回避するデータドライバの構成および動作について説明したが、この構成に、たとえば、前記実施例１で説明した構成を組み合わせてもよいことはもちろんである。つまり、水平同期信号遅延回路２１３を設けて2ndラッチ回路２０４による表示データの取り込みを分散させて瞬時電流の集中を回避するとともに、データドライバからの出力のタイミングをブロック毎に遅延させてもよい。なお、ブロック間の位相が、たとえば、半周期でもずれた構成であれば、特に制限されない。
【実施例３】
【００９２】
図２４および図２５は、本発明による実施例３の表示装置の概略構成を示す模式図であり、図２４は走査ドライバの構成例を示すブロック図、図２５はシフトレジスタ回路の構成例を示す回路ブロック図である。
【００９３】
本実施例３の液晶表示装置は、画像（映像）を表示する際に、一定の間隔で黒表示を挿入する液晶表示装置において、複数の走査ドライバICをカスケード接続し、かつ、表示データ用の走査信号を出力するゲート線と黒表示挿入用の走査信号を出力するゲート線の組み合わせの自由度を高くすることを目的とした表示装置である。このような液晶表示装置では、走査ドライバ３は、たとえば、図２４に示すように、入力部３０１、シフトレジスタ部３０２、レベルシフタ回路３０３、３値セレクタ回路３０４、出力バッファ回路３０５、出力部３０６を備える。このうち、入力部３０１および出力バッファ回路３０５、並びに出力部３０６は、従来の走査ドライバ３と同様の構成でよい。
【００９４】
また、前記シフトレジスタ部３０２は、図２４および図２５に示すように、第１のシフトレジスタ（シフトレジスタ１）３０２ａと、第２のシフトレジスタ（シフトレジスタ２）３０２ｂと、各シフトレジスタ３０２ａ，３０２ｂの出力のいずれか一方をレベルシフタ回路３０３に出力するセレクタスイッチ３０２ｃを備える。このとき、第１のシフトレジスタ３０２ａは表示データ用のシフトレジスタとし、第２のシフトレジスタ３０２ｂは黒表示挿入用のシフトレジスタとする。
【００９５】
図２６は、本実施例３の表示装置における走査信号のタイミング波形を示す模式図である。
【００９６】
本実施例３の表示装置の走査ドライバ３は、表示データ用の第１のシフトレジスタ３０２ａと黒表示挿入用の第２のシフトレジスタ３０２ｂを有する。このとき、各シフトレジスタ３０２ａ，３０２ｂにはそれぞれ独立したDIO信号を入力し、第１のシフトレジスタ３０２ａには第１のDIO信号DIO1を入力し、第２のシフトレジスタ３０２ｂには第２のDIO信号DIO2を入力する。またこのとき、第２のDIO信号DIO2は入力信号のタイミングで制御する。このとき、各DIO信号DIO1，DIO2とセレクタスイッチ３０２ｃに入力する選択信号RSLのタイミング波形の関係は、たとえば、図２６に示したようになる。
【００９７】
本実施例３の表示装置では、第１のシフトレジスタ３０２ａからの出力による表示データ用の走査信号は、たとえば、図２６に示すように、開始時間t1から時間t21までの間にS1-SFT1〜S1-SFT17が出力される。
【００９８】
一方、第２のシフトレジスタ３０２ｂからの出力による黒表示挿入用の走査信号は、たとえば、図２６に示すように、開始時間t1から時間t21までの間にS2-SFT1〜S2-SFT10が出力される。
【００９９】
このとき、各ゲート線ＧＬに対して端から順にX1〜XMの番号を付け、時間t11からt21の間に走査信号が出力されるゲート線の関係は、図２６に示したようになる。たとえば、黒表示挿入用の走査信号S2-SFT1，S2-SFT2が出力されるタイミングは、表示データ用の走査信号S1-SFT12が出力されている。従来のようなシフトレジスタが１つの場合、同一チップ内でこのような状況になると、表示データ信号を残しておきたい画素、すなわちゲート線ＧＬ（X12）に接続された画素に黒データが書き込まれてしまう。一方、本実施例３のようにシフトレジスタを２つにすれば、黒データが書き込まれてしまうことはない。
【０１００】
図２６に示した例において、t14またはt19のタイミングでは、S1のシフトレジスタ出力を選択し、表示データ用の走査信号が出力される。すなわち、ゲート線ＧＬ（X12またはX16）に接続された画素に表示データが書き込まれる。本実施例３のようにシフトレジスタを２つにすると、t14またはt19の同周期内であるタイミングのうち、t15または120では、S1ではなくS2のシフトレジスタ出力を選択し、黒表示挿入用の走査信号が出力される。すなわち、ゲート線ＧＬ（X1〜X2またはX3〜X6）に接続された画素に黒表示データが書き込まれる。ただし、このとき、t14またはt19で表示データ用の走査信号が出力されたゲート線ＧＬ（X12またはX16）に接続された画素は影響を受けない。そのため、表示データ信号を残しておきたい画素、すなわちゲート線ＧＬ（X12）に接続された画素に黒データが書き込まれるのを防げる。そのため、同一チップから表示データ用の走査信号と黒表示挿入用の走査信号を出力することが可能となる。また、これにより、複数のチップ（ドライバIC）をカスケード接続することが可能となる。
【０１０１】
図２７は、本実施例３の走査ドライバにおける３値セレクタ回路の構成例を示す回路図である。また、図２８は、３値セレクタ回路の動作を説明する波形図である。また、図２９は、３値出力の場合の走査信号の出力波形を示す図である。
【０１０２】
本実施例３の走査ドライバでは、レベルシフタ回路３０３および３値セレクタ回路３０４により走査信号の３値出力を行う。このとき、３値セレクタ回路３０４は、たとえば、図２７に示すような回路構成にする。このような構成にすると、たとえば、図２８に示すように、表示レベルVON，非表示レベルVOFFの２つのレベルに加え、非表示レベルVOFF以下の第３のレベルVEEを設けることができる。
【０１０３】
このようにすると、実際に各ゲート線（X1,X2,…）に出力される操作信号の波形は、図２８に示すようになる。
【０１０４】
図３０は、３値出力の作用効果を説明する図である。なお、図３０では、上側が３値出力の場合の波形、下側が比較のための従来の２値出力の場合の波形を示している。
【０１０５】
本実施例３のように、表示レベルVONおよび非表示レベルVOFF、ならびに非表示レベルVOFF以下の第３のレベルVEEを設けた場合、ゲート線に入力された走査信号の波形は、図３０に示すように、表示レベルVONから立ち下がり、非表示レベルVOFFに戻るときに、一度非表示レベルVOFF以下の第３のレベルVEEになる。このとき、表示レベルVONからの立ち下がりは、従来の２値出力の場合に比べて鋭くなり、立ち下がり時間が短縮される。そのため、データの取り込み時間を長くすることが可能となる。
【０１０６】
従来の走査ドライバのように、表示レベルVONと非表示レベルVOFFの２値しかない回路構成に対して３値出力を行うことは、回路規模の増加を意味する。また、表示データ用の走査信号と黒表示挿入用の走査信号を独立に制御しながら３値出力をするとなると、単純な論理回路の組み合わせだけでなく、データをラッチする必要がある。しかも、そのようなレベルシフタ以降の回路を高耐圧系（高電圧動作系）で構成する必要がある。そのため、回路規模だけでなく構成が複雑になり、ドライバICのチップサイズが大きくなる。
【０１０７】
一方、本実施例３のように、２つのシフトレジスタ回路３０２ａ，３０２ｂを設け、そのいずれか一方の出力を選択して３値出力させることで、回路規模の増加などを抑えることができ、ドライバICのチップサイズの大型化を抑えることができる。
【０１０８】
以上説明したように、本実施例３の液晶表示装置によれば、シフトレジスタ回路３０２を、表示データ用の第１のシフトレジスタ回路３０２ａ、黒表示挿入用の第２のシフトレジスタ回路３０２ｂ、各シフトレジスタの出力のいずれか一方を選択してレベルシフタ回路３０３に送るセレクタスイッチ３０２ｃで構成することにより、同一チップから表示データ用の走査信号と黒表示挿入用の走査信号を出力することが可能となる。また、これにより、複数のチップ（ドライバIC）をカスケード接続することが可能となる。
【０１０９】
また、レベルシフタ回路３０３および３値セレクタ回路３０４により走査信号を３値出力させることで、各画素のTFT素子のデータの取り込み時間を長くすることができ、表示画質を向上させることができる。
【０１１０】
また、本実施例３の走査ドライバにおいて、黒表示挿入用のデータに関しては、タイミングおよび出力数を制御する信号を各チップ（ドライバIC）に入力し、チップ内でカウンタ回路、ラッチ回路等を用いて黒表示挿入用のデータを生成し、制御することも可能である。
【０１１１】
また、レベルシフタ回路３０３として、差動式レベルシフタ回路を用いることで、高耐圧系で構成しているラッチ回路の制御信号回路を小規模で構成し、供給することが可能である。
【０１１２】
図３１および図３２は、シフトレジスタ回路の構成例を示す図であり、図３１は模式的に示した回路図、図３２は図３１の回路を具体的に示した回路図である。
【０１１３】
本実施例３の走査ドライバにおいて、各シフトレジスタ回路３０２ａ，３０２ｂは、たとえば、図３１および図３２に示したような構成になっているのが一般的である。しかしながら、データを転送する機能があれば、このような構成に限らず、他の回路構成であってもよい。
【実施例４】
【０１１４】
図３３および図３４は、本発明による実施例４の表示装置の概略構成を示す模式図であり、図３３はデータドライバの構成例を示すブロック図、図３４はレベルシフタ回路の構成例を示す回路図である。
【０１１５】
本実施例４の液晶表示装置は、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させることを目的とした表示装置である。このような液晶表示装置では、走査ドライバは、たとえば、図３３に示すような構成にする。なお、図３３に示した構成は、出力数分だけ繰り返し必要となる回路ブロックおよびこのブロックを制御するための信号の構成を示しており、入力部３０１、シフトレジスタ３０２、レベルシフタ回路３０３、出力バッファ回路３０５、出力部３０６を備える。また、本実施例４の走査ドライバにおいて、シフトレジスタ３０２は、前記実施例３で説明したような構成ではなく、従来の一般的な構成でよい。
【０１１６】
また、レベルシフタ回路３０３は、前記実施例３のような３値出力を行う必要はなく、従来の２値出力の回路構成でよい。ただし、本実施例４では、レベルシフタ回路３０３は、図３４に示すように、初段をラッチ方式の回路３０３ａとし、２段目は従来のような襷がけと呼ばれる方式の回路３０３ｂとする。
【０１１７】
このような構成のレベルシフタ回路３０３において、初段のラッチ方式の回路３０３ａでは、NANDゲートから入力された信号LVINをクロック１周期分保持し、次の信号が入力される前に、３種類のイネーブル信号ENBN，HENB，HENBNで入力信号LVINの制御および信号保持部分のリセットを行う。
【０１１８】
図３５は、本実施例４のレベルシフタ回路の動作を説明する模式図である。
【０１１９】
本実施例４のレベルシフタ回路３０３では、図３５に示すように、まず、第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNで保持部分のノードリセットを行う。次に、第３のイネーブル信号ENBNで入力信号LVINの取り込みを行う。そして、取り込んだ入力信号LVINをクロック１周期分保持する。そして、次の周期の信号が入力される前に、第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNで保持部分のノードリセットを行う。
【０１２０】
このような動作をした場合、初段の回路３０３ａから２段目の回路３０３ｂに転送される２つの信号Ｔ，Ｂは、図３５のようになる。そのため、２段目の回路３０３ｂを経て出力される出力信号OUTは、図３５のようになる。
【０１２１】
図３６は、本実施例４のレベルシフタ回路と比較するための従来のレベルシフタ回路の構成例を示す図である。また、図３７は、図３６に示したレベルシフタ回路の動作を示す図である。
【０１２２】
従来のレベルシフタ回路は、通常、２段目の回路３０３ｂのような襷がけ方式の回路を２段にした構成であり、たとえば、図３６に示すように、２つのインバータ回路からの出力信号ａ，ｂを初段の襷がけ方式の回路の２つのPチャネルMOSトランジスタの各ゲートに入力する。そして、２つのNチャネルMOSトランジスタのドレインからの出力信号ｃ，ｄを２段目の襷がけ方式の回路の２つのNチャネルMOSトランジスタの各ゲートに入力する。そして、２つのPチャネルMOSトランジスタのドレインから出力をそれぞれインバータ回路に入力し、最終的に２つの出力信号OUT1，OUT2が取り出される。このとき、レベルシフタ回路に入力される信号LVIN、インバータ回路からの出力信号ａ，ｂ、初段の襷がけ方式の回路からの出力信号ｃ，ｄ、最終的に２つの出力信号OUT1，OUT2は、たとえば、図３７のようになる。またこのとき、図３７における入力信号LVINと最終的な出力信号OUT1の関係は、図３５における入力信号LVINと出力信号OUTの関係と一致している。そのため、図３４に示したレベルシフタ回路は、図３６に示したレベルシフタ回路と同等の機能を有すると言える。
【０１２３】
また、図３４のレベルシフタ回路と図３６に示したレベルシフタ回路を比較した場合、MOSトランジスタ回路の数は同等である。しかしながら、図３４に示した回路構成のほうが電流を必要としないため、１個あたりのトランジスタサイズを小さくすることができる。また、初段の回路を従来の襷がけ方式からラッチ方式の回路３０３ａにすることにより、レベルシフタ回路全体のサイズを小さくすることができる。
【０１２４】
しかしながら、ラッチ方式の回路３０３ａでは、第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNとして、高耐圧信号を入力する必要がある。この第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNを生成する回路は、襷がけ方式の回路でもよいが、差動方式の回路にすることで、チップサイズをより小さくすることができる。
【０１２５】
図３８は、高耐圧のイネーブル信号を生成する差動回路の構成例を示す回路図である。
【０１２６】
第１のイネーブル信号HENBおよび第２のイネーブル信号HENBNを生成するには、たとえば、図３８に示すような差動アンプ回路を用いる。ただし、本実施例４では、小信号を増幅するアンプとしてではなく、電圧変換回路として用いる。このようにすることで、ラッチ方式の回路３０３ａで必要な高耐圧のイネーブル信号HENB，HENBNを生成し、供給することができる。
【０１２７】
図３９は、本実施例４の効果を説明する模式図である。なお、図３９では、左から、本実施例４のレベルシフタ回路３０３の寸法、差動アンプ回路の寸法、従来のレベルシフタ回路の寸法を示している。
【０１２８】
従来のレベルシフタ回路は、流れる電流を大きくするためにMOSトランジスタのサイズを大きくする必要があり、たとえば、図３９に示すように、１段目（初段）の襷がけ方式の回路の面積が大きくなってしまう。一方、本実施例４のレベルシフタ回路３０３では、MOSトランジスタを反転させるための電流を流す必要が無く、１段目のラッチ方式の回路３０３ａを小さくすることができる。ただし、ラッチ方式の回路３０３ａに供給する高耐圧のイネーブル信号HENB，HENBNを生成するための電圧変換回路（差動アンプ回路）が必要である。
【０１２９】
しかしながら、図３９に示すように、本実施例４のレベルシフタ回路３０３の縦寸法（205μｍ）と電圧変換回路（差動アンプ回路）の縦寸法（275μｍ）を足しても、従来のレベルシフタ回路の縦寸法（635μｍ）に比べて小さくできる。
【０１３０】
以上説明したように、本実施例４の液晶表示装置によれば、レベルシフタ回路３０３の構成を、初段はラッチ方式の回路３０３ａ、２段目は襷がけ方式の回路３０３ｂとすることで、チップ（ドライバIC）上でのレベルシフタ回路３０３の面積を小さくすることができる。
【０１３１】
また、本実施例４では、初段の回路をラッチ方式の回路３０３ａとしたが、入力信号LVINを保持できる回路構成であれば、他の回路でもよい。
【０１３２】
また、本実施例４では、初段はラッチ方式の回路３０３ａ、２段目は襷がけ方式の回路３０３ｂとしているが、これに限らず、たとえば、２段目もラッチ方式の回路にしてもよい。
【０１３３】
また、本実施例４では、図３８に示したような電圧変換回路（差動アンプ回路）を用いて初段のラッチ方式の回路３０３ａに供給する高耐圧のイネーブル信号HENB，HENBNを生成したが、これに限らず、たとえば、走査ドライバの外部から直接高耐圧信号を供給してもよい。
【０１３４】
また、本実施例４では、従来の構成の走査ドライバにおいて、レベルシフタ回路３０３の構成を変えた例を挙げたが、この構成に、前記実施例３で説明した構成を組み合わせてもよい。
【０１３５】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【符号の説明】
【０１３６】
１…液晶表示パネル
２…データドライバ
２０１…データラッチ回路
２０２，３０２…シフトレジスタ
２０３…1stラッチ回路
２０４…2ndラッチ回路
２０５，３０３…レベルシフタ回路
２０６…デコーダ回路
２０７…基準電圧生成回路
２０８…出力回路
２０９…スイッチ回路
２１０…内部コントロール信号生成回路
２１１…ディレイレジスタ回路
２１２…クロック生成回路
２１３…水平同期信号遅延回路
３…走査ドライバ
３０１…入力部
３０２ａ…第１のシフトレジスタ
３０２ｂ…第２のシフトレジスタ
３０２ｃ…セレクタスイッチ
３０３ａ…ラッチ方式の回路
３０３ｂ…襷がけ方式の回路
３０４…３値セレクタ回路
３０５…出力バッファ回路
３０６…出力部
４…タイミングコントローラ
５…液晶駆動電源
ＤＬ…ドレイン線
ＧＬ…ゲート線
ＣＬ…共通信号線
ＰＸ…画素電極
ＣＴ…共通電極
ＤＤ，ＧＤ…ドライバIC
【特許請求の範囲】
【請求項１】
複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、
前記データドライバは、表示データを一時的に保持するデータラッチ回路と、
前記データラッチ回路から時分割して送られてくる表示データが１水平同期期間分揃うまで保持する第１のラッチ回路と、
前記１水平同期期間分の表示データを保持する第２のラッチ回路と、
前記第２のラッチ回路で保持している表示データを受け取り、前記表示データの信号レベルを変換するレベルシフタ回路と、
前記レベルシフタ回路で変換した表示データの信号レベルに応じたアナログ信号を生成するデコーダ回路と、
前記デコーダ回路で生成したアナログ信号を増幅する出力回路と、
前記出力回路で増幅したアナログ信号をドレイン線に出力するスイッチ回路と、
前記第２のラッチ回路から前記レベルシフタに前記表示データを転送する際に、前記複数本のドレイン線を複数のブロックに分割し、ブロック毎に前記表示データを転送するタイミングをずらす水平同期信号遅延回路とを有することを特徴とする表示装置。
【請求項２】
前記第２のラッチ回路は、ラッチ回路とマルチプレクサ回路を有し、
前記水平同期信号遅延回路は、前記ラッチ回路用の遅延回路と、前記マルチプレクサ回路用の遅延回路を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記水平同期信号遅延回路は、前記ドレイン線の配置方向の中央付近のブロックから端部のブロックに向かうにつれて前記表示データを転送するタイミングを遅延させることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項１】
複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、
前記データドライバは、表示データを一時的に保持するデータラッチ回路と、
前記データラッチ回路から時分割して送られてくる表示データが１水平同期期間分揃うまで保持する第１のラッチ回路と、
前記１水平同期期間分の表示データを保持する第２のラッチ回路と、
前記第２のラッチ回路で保持している表示データを受け取り、前記表示データの信号レベルを変換するレベルシフタ回路と、
前記レベルシフタ回路で変換した表示データの信号レベルに応じたアナログ信号を生成するデコーダ回路と、
前記デコーダ回路で生成したアナログ信号を増幅する出力回路と、
前記出力回路で増幅したアナログ信号をドレイン線に出力するスイッチ回路と、
前記第２のラッチ回路から前記レベルシフタに前記表示データを転送する際に、前記複数本のドレイン線を複数のブロックに分割し、ブロック毎に前記表示データを転送するタイミングをずらす水平同期信号遅延回路とを有することを特徴とする表示装置。
【請求項２】
前記第２のラッチ回路は、ラッチ回路とマルチプレクサ回路を有し、
前記水平同期信号遅延回路は、前記ラッチ回路用の遅延回路と、前記マルチプレクサ回路用の遅延回路を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記水平同期信号遅延回路は、前記ドレイン線の配置方向の中央付近のブロックから端部のブロックに向かうにつれて前記表示データを転送するタイミングを遅延させることを特徴とする請求項１または請求項２に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１１−２３２７８０（Ｐ２０１１−２３２７８０Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１１−１７３５０５（Ｐ２０１１−１７３５０５）
【出願日】平成２３年８月９日（２０１１．８．９）
【分割の表示】特願２００５−３６９７５８（Ｐ２００５−３６９７５８）の分割
【原出願日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２３年８月９日（２０１１．８．９）
【分割の表示】特願２００５−３６９７５８（Ｐ２００５−３６９７５８）の分割
【原出願日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（５０６０８７８１９）パナソニック液晶ディスプレイ株式会社 (443)
【Ｆターム（参考）】
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