記憶装置および記憶装置を備える印刷記録材容器
【課題】 記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制すること。
【解決手段】アクセス許可信号ENを受信したオペレーションコードデコーダ204は、コマンドを取得してデコードし、デコードしたコマンドをリードライトコントローラ206に送出する。リードライトコントローラ206は、受信したコマンドが書き込み命令である場合には、メモリアレイ201の先頭から4番目のアドレスからアクセス制御情報を取得する。リードライトコントローラ206は、取得したアクセス制御情報が書き込み禁止を示している場合には、オペレーションコードデコーダ204から受信した書き込み命令を、I/Oコントローラ205に対して送出しない。
【解決手段】アクセス許可信号ENを受信したオペレーションコードデコーダ204は、コマンドを取得してデコードし、デコードしたコマンドをリードライトコントローラ206に送出する。リードライトコントローラ206は、受信したコマンドが書き込み命令である場合には、メモリアレイ201の先頭から4番目のアドレスからアクセス制御情報を取得する。リードライトコントローラ206は、取得したアクセス制御情報が書き込み禁止を示している場合には、オペレーションコードデコーダ204から受信した書き込み命令を、I/Oコントローラ205に対して送出しない。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、相互にバス接続される記憶装置に関し、さらに詳細には記憶装置に対するアクセスを制御する技術に関する。
【背景技術】
【0002】
記憶装置に対するアクセス(データの書き込み)を制御する技術として、例えば、記憶装置の外部に記憶装置に対する書き込み禁止装置を接地する技術が知られている。あるいは、記憶装置使用時に、記憶装置におけるデータ格納領域より後ろのアドレスにデータ格納領域に対する書き込み不許可を示す情報を書き込むことで、データ格納領域に対する書き込みを禁止する技術が知られている。
【0003】
【特許文献1】特開2004−242891号公報
【特許文献2】特開2001−166649号公報
【特許文献3】特開平10−302485号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、記憶装置の外部に書き込み禁止装置を備える場合には、記憶装置に加えて書き込み禁止装置を外部に備える必要があった。また、記憶装置におけるデータ格納領域より後ろのアドレスに、データ格納領域に対する書き込みの可否を設定可能な技術においては、データ格納領域に対する書き込みが可能か否かの判定に時間を要すると共に、書き込み可否の判定処理時にデータ格納領域に対する意図しない書き込みが実行されるおそれがあった。さらに、記憶装置のデータ格納領域全体に対する書き込み禁止の設定が必ずしも適切に行われないおそれがあった。
【0005】
本発明は、上記課題を解決するためになされたものであり、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するために本発明の第1の態様は、先頭アドレスからシーケンシャルにアクセスされる記憶装置を提供する。本発明の第1の態様に係る記憶装置は、データ格納開始アドレスよりも先にアクセスされるアドレスに、記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記メモリアレイに対する書き込み要求または読み出し要求のいずれかを含むアクセス要求を受信する受信部と、前記受信したアクセス要求が前記メモリアレイに対する書き込み要求である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備えることを特徴とする。
【0007】
本発明の第1の態様に係る記憶装置によれば、受信したアクセス要求がメモリアレイに対する書き込み要求である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信したアクセス要求を実行しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【0008】
本発明の第1の態様に係る記憶装置において、前記アクセス制御情報が格納されるアドレスは、先頭アドレスから4番目のアドレスであり、
前記アクセス制御部は、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからの データの読み出しを行う入出力制御部と、前記受信部を介して入力されたアクセス要求に含まれる書き込み/読み出し命令を解析する命令デコーダと、前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備えても良い。
【0009】
上記構成によれば、リードライト制御部は、命令デコーダによる命令の解析結果が書き込み命令である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信した書き込み命令を入出力制御部に対して送出しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【0010】
本発明の第1の態様に係る記憶装置において、前記メモリアレイは、先頭アドレスから3番目のアドレスまでに記憶装置を識別するための識別情報を格納し、前記アクセス要求にはさらに、前記記憶装置を特定するための記憶装置識別情報が含まれており、
前記記憶装置はさらに、前記メモリアレイから前記識別情報を取得し、その取得した識別情報と前記受信したアクセス要求に含まれる記憶装置識別情報とが一致するか否かを判定するIDコンパレータであって、前記識別情報と前記記憶装置識別情報とが一致する場合には、前記命令デコーダに対して、前記アクセス要求に含まれる命令の解析を許可する許可信号を送信するIDコンパレータを備えても良い。
【0011】
上記構成を備えることにより、所望する記憶装置に対するアクセスのみを許容することができる。特に、複数の記憶装置が備えられている場合には、複数の記憶装置の中から所望の記憶装置を特定して読み出し、書き込みといったアクセスを実行することができる。
【0012】
本発明の第1の態様に係る記憶装置において、
前記受信部は、前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、データを入出力するためのデータ端子と、リセット信号を受信するリセット信号端子とを備え、
前記記憶装置はさらに、前記データ端子と接続されているデータバスと、前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタとを備えても良い。
【0013】
本発明の第2の態様は、先頭アドレスからシーケンシャルにアクセスされる記憶装置を提供する。本発明の第2の態様に係る記憶装置は、先頭アドレスから3番目のアドレスまでに記憶装置を識別するための識別情報を格納し、先頭アドレスから4番目のアドレスに記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、データ列を入出力するためのデータ端子と、リセット信号を受信するリセット信号端子と、前記データ端子と接続されているデータバスと、前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタと、前記データバスに接続されていると共に、前記データ列に含まれる記憶装置識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するIDコンパレータであって、前記記憶装置識別情報と前記識別情報とが一致する場合には、前記データ列に含まれる命令の解析を許可する許可信号を出力するIDコンパレータと、前記メモリアレイと前記データ端子との間に配置され、受信した命令に応じて前記メモリアレイに対するデータ転送方向および前記データバスのデータ転送方向を制御すると共に、命令を受信するまでは、前記メモリアレイに対するデータ転送方向をデータ読み出し方向に設定し且つ前記データバスとの接続を遮断する入出力制御装置と、前記データバスおよび前記IDコンパレータと接続されていると共に、前記IDコンパレータから前記許可信号を受け取った場合には、前記データ列に含まれる命令を解析する命令デコーダと、前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備えることを特徴とする。
【0014】
本発明の第2の態様に係る記憶装置によれば、命令の解析結果が書き込み命令である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信した書き込み命令を入出力制御部に対して送出しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【0015】
本発明の第3の態様は、本発明の第1または第2の態様に係る記憶装置を備える印刷記録材収容容器を提供する。本発明の第3の態様に係る印刷記録材収容容器によれば、データ格納領域に対するアクセス制御を迅速に実行すると共に、データ格納領域に対する意図しない書き込みを抑制することができる記憶装置を備える印刷記録材収容容器を提供することができる。
【0016】
本発明の第3の態様に係る印刷記録材収容容器において、前記印刷記録材収容容器は、収容するインク種に対応してインク種毎に異なる識別情報を有する記憶装置を備えても良い。かかる場合には、識別情報によって印刷記録材収容容器に収容されているインク種を識別することができる。
【0017】
本発明の第4の態様は、アクセス開始位置からメモリセル単位にてシーケンシャルにアクセスされる記憶装置を提供する。本発明の第4の態様に係る記憶装置は、複数のメモリセルを備えると共に、先頭から3つのメモリセルに記憶装置を識別するための識別情報を格納し、先頭から4つ目のメモリセルに記憶装置に対する書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記記憶装置に対するアクセス要求を受信する受信部と、前記受信したアクセス要求に書き込み要求が含まれている場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備えることを特徴とする。
【0018】
本発明の第4の態様に係る記憶装置によれば、受信したアクセス要求に書き込み要求が含まれている場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信したアクセス要求を実行しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【0019】
本発明の第5の態様は、シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置であって、所定のデータを格納する記憶装置の読み出し専用化方法を提供する。本発明の第5の態様に係る記憶装置の読み出し専用化方法は、リセット信号の検出により、アドレスカウンタのカウンタ値を初期値にリセットすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、データバスに送出された書き込み命令に基づいて前記データバスのデータ転送方向を書き込み方向に設定すると共に前記メモリアレイに対するデータ転送方向を書き込み方向に設定し、前記データ転送方向の設定終了後に、前記アドレスカウンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、前記アドレスカウンタのカウント値にしたがって、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにメモリアレイに対する書き込みを禁止するアクセス制御情報を書き込むことを特徴とする。
【0020】
本発明の第5の態様に係る方法によれば、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにアクセス制御情報を書き込むことによって読み出し専用の記憶装置を製造するので、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【0021】
本発明の第5の態様に係る方法において、前記アクセス制御情報は先頭アドレスから4番目のアドレスに書き込まれ、
前記製造方法はさらに、前記アドレスカウンタのカウント値にしたがって前記メモリアレイの先頭アドレスから3番目のアドレスまでに識別情報を書き込んでも良い。
【0022】
本発明の第6の態様は、シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置においてメモリアレイの記憶領域の先頭位置から4番目の位置に書き込み可否を示すアクセス制御情報を格納する記憶装置の読み出し専用化方法を提供する。本発明の第6の態様に係る方法は、前記記憶装置のメモリアレイに格納されている前記識別情報と一致する識別情報を検索し、前記メモリアレイに格納されている前記識別情報と一致する識別情報を検索した場合には、前記検索した識別情報および書き込み命令を前記記憶装置に対して送出し、前記メモリアレイの記憶領域の末尾位置に対応する書き込みデータの次に前記識別情報をおよびアクセス制御情報を有するデータ列を前記記憶装置に対して送出し、アドレスカウンタのカウント値にしたがって、前記メモリアレイの記憶領域の末尾位置までデータを書き込み、続いて前記メモリアレイの記憶領域の先頭位置から4番目の位置に読み出しの禁止を示すアクセス制御情報を書き込むことを特徴とする。
【0023】
本発明の第6の態様に係る方法によれば、メモリアレイの記憶領域の末尾位置までデータを書き込み、続いてメモリアレイの記憶領域の先頭位置から4番目の位置に読み出しの禁止を示すアクセス制御情報を書き込むので、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【0024】
本発明の第7の態様は、クロック信号線、データ信号線およびリセット信号線とバス接続されている複数の不揮発性の記憶装置と、クロック信号線、データ信号線およびリセット信号線を介して記憶装置と接続されている制御装置とを備える記憶システムを提供する。本発明の第7の態様に係る記憶システムにおいて、
前記制御装置は、
クロック信号生成回路と、前記記憶装置を初期化するリセット信号を生成するリセット信号生成回路と、前記複数の記憶装置のうち所望の記憶装置の識別情報に対応する識別情報を発行する識別情報発行回路と、前記生成されたクロック信号に同期させて、前記発行された識別情報、読み書きコマンドを含むデータ列を前記データ信号線に送出するデータ送出回路とを備え、
前記各記憶装置は、
前記データ信号線と接続されているデータバスと、シーケンシャルにアクセスされると共に、その記憶領域の先頭位置から所定の位置に、データの書き込みの可否を示すアクセス制御情報が格納されるメモリアレイと、前記データバスに接続されていると共に、前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するIDコンパレータと、前記メモリアレイおよび前記データバス間に配置されていると共に、受信した命令に応じて前記データバスおよび前記メモリアレイに対するデータ転送を制御する入出力制御装置と、前記データバスおよび前記IDコンパレータ比較装置と接続され、前記比較装置によって前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致すると判定された場合には、前記データ列に含まれる書き込み/読み出し命令を解析する命令デコーダと、前記入出力制御装置と命令デコーダとの間に配置され、前記解析された命令が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記入出力制御装置に対して書き込み命令を送信しないリードライト制御部とを備えることを特徴とする。
【0025】
本発明の第7の態様に係る記憶システムによれば、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【0026】
本発明の第7の態様に係る記憶システムにおいて、前記記憶装置はさらに
前記クロック信号線を介して入力されたクロック信号に同期してカウンタ値 をカウントアップし、前記記憶セルの記憶領域のアクセスすべき位置を指定す ると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタを備え、
前記入出力制御装置は、初期化時には前記メモリアレイに対するデータ転送 方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し 、前記命令デコーダによる書き込み/読み出し命令の解析が終了するまで、前 記初期化時の状態を維持しても良い。
【0027】
上記構成を備えることにより、記憶装置の有する識別情報と入力された識別情報とが一致するか否かを判定する際には、メモリアレイに対するデータの書き込みは実行され得ず、メモリアレイに格納されている識別情報の読み出し専用性を維持することができる
【発明を実施するための最良の形態】
【0028】
以下、本発明に係る記憶装置を備える記憶システムおよび記憶装置の製造方法について図面を参照しつつ、実施例に基づいて説明する。
【0029】
A.記憶システムの構成:
図1を参照して本実施例に係る記憶装置を備える記憶システムの概略構成について概念的に説明する。図1は本実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。
【0030】
本実施例に係る記憶システムは、ホストコンピュータ10と、メモリモジュール基板200上に配置されていると共にホストコンピュータ10によってアクセスが制御される5個の記憶装置20,21,22,23,24とを備えている。なお、各記憶装置20,21,22,23,24は、図11に示すようにインクジェットプリンタ用の5色のインクカートリッジC1、C2、C3、C4、C5にそれぞれ備えられているものとする。5色のインクカートリッジC1、C2、C3、C4、C5には、例えば、シアン、ライトシアン、マゼンタ、ライトマゼンタ、イエローの各色のインクが収容されている。また、本実施例における記憶装置は不揮発的に記憶内容を保持すると共に1ビット単位にて先頭アドレスからシーケンシャルにアクセスされるEEPROMとする。
【0031】
図1では説明を容易にするために、記憶装置20,21,22,23,24のみが示されているが、既述のように本実施例に係る記憶装置20,21,22,23,24は、実際にはインクカートリッジC1、C2、C3、C4、C5に備えられている。
【0032】
各記憶装置20,21,22,23,24のデータ信号端子DT、クロック信号端子CT、リセット信号端子RTはデータバスDB、クロックバスCB、リセットバスRBを介してそれぞれ接続されている(図4参照)。ホストコンピュータ10とデータバスDB、クロックバスCB、リセットバスRBとはデータ信号線DL、クロック信号線CL、リセット信号線RLを介して接続されている。なお、これら信号線は、例えば、フレキシブル・フィード・ケーブル(FFC)として実現され得る。ホストコンピュータ10の電源正極端子VDDHと各記憶装置20,21,22,23,24の電源正極端子VDDMとは電源供給線VDLを介して接続されている。メモリモジュール基板200上には、各記憶装置20,21,22,23,24の電源負極端子VSSをシリアルに接続する電源負極信号線VSLが配置されている。電源負極信号線VSLの一端は接地されており、他端はカートリッジアウト信号線COLを介してホストコンピュータ10のカートリッジアウト検出端子COTと接続されている。
【0033】
ホストコンピュータ10は、その内部に図示しないクロック信号生成回路、リセット信号生成回路、電源監視回路、電源回路、電源補償回路、データ記憶回路および各回路を制御する制御回路を保有する制御装置であり、記憶装置20,21,22,23,24に対するアクセスを制御する。ホストコンピュータ10は、例えば、インクジェットプリンタの本体側に配置されており、インク消費量、インクカートリッジの装着時間といったデータを取得しデータ記憶回路に記憶する。
【0034】
ホストコンピュータ10の制御回路は、例えば、インクジェットプリンタの電源投入時、インクカートリッジの交換時、印刷ジョブの終了時、インクジェットプリンタの電源遮断時等に記憶装置20,21,22,23,24に対するアクセスを実行する。ホストコンピュータ10の制御回路は、記憶装置20,21,22,23,24へアクセスする場合には、リセット信号生成回路に対してリセット信号RSTの生成を要求する。したがって、停電、電源プラグが抜かれた場合にもリセット信号RSTが生成される。ホストコンピュータ10の電源補償回路は、電源の供給が遮断された場合にも所定の期間(例えば、0.3s)電源を供給する。電源補償回路としては、例えば、コンデンサが用いられる。
【0035】
ホストコンピュータ10の制御回路は、電源回路を制御して正電源の出力を制御する。本実施例に係るホストコンピュータ10は、記憶装置20,21,22,23,24に対して、常時電源を供給しておらず、記憶装置20,21,22,23,24に対するアクセス要求が発生した場合にのみ、記憶装置20,21,22,23,24に対して正電源を供給する。
【0036】
ホストコンピュータ10から送出されるデータ列について図2および図3を参照して説明する。図2は通常時にホストコンピュータ10から送出されるデータ列の一例を示す説明図である。図3は工場出荷時の記憶装置に対する書き込みに際してホストコンピュータから送出されるデータ列の一例を示す説明図である。
【0037】
ホストコンピュータ10から送出されるデータ列は、通常時には、図2に示すように3ビットの識別データ部、1ビットの読み出し/書き込みコマンド部、1ビット〜252ビットの書き込み/読み出しデータ格納部を備える。一方、工場出荷前のデータ書き込み時には、設定用ホストコンピュータから送出されるデータ列は、図3に示すように1ビットの書き込みコマンド部、1ビット〜256ビットの書き込みデータ部を備える。なお、書き込みに際しては、先頭から5ビット目(5番目のアドレス)から書き込みが開始されるので、書き込みデータ部の最後の4ビットの最初の3ビットには識別データが、最後の4ビットの最終ビットにはメモリアレイ201に対する書き込みの可否を示すアクセス制御情報が配置されている。後述するように、本実施例に係る記憶装置20〜24は、メモリアレイの先頭から4ビット目(4アドレス目)は、メモリアレイに対する書き込みの可否を示すアクセス制御情報が格納される。このアクセス制御情報は、工場出荷前のデータ書き込み時に、書き込みデータ(格納データ)と共に、メモリアレイに格納される。なお、アクセス制御情報は、例えば、0のときに書き込み禁止(読み出し専用)、1の時に書き込み可能を意味する。データ値=0の時を書き込み禁止とすることによって、データ化けによる記憶装置に対する誤った書き込みを抑制することができる。すなわち、一般的に、記憶装置は、メモリアレイ201のメモリセルに電荷を蓄えることによって、データ値=1を実現するため、例えば、ノイズによってデータ値=0がデータ値=1とされる可能性は高いが、その逆の現象が起こることは極めて稀である。
【0038】
ホストコンピュータ10のクロック信号生成回路は、記憶装置20,21,22,23,24からデータを読み出す場合には、例えば、4μS間隔のクロック信号SCKを生成し、データ書き込み時には3ms間隔のクロック信号SCKを生成する。
【0039】
・本実施例に係る記憶装置の構成
次に、図4を参照して記憶装置20,21,22,23,24の内部構成について説明する。図4は記憶装置20の内部回路構成を示すブロック図である。なお、個々の記憶装置20,21,22,23,24の内部構成は、格納されている識別情報(識別データ)、固有のデータを除いて同一であるから以下の説明では代表的に記憶装置20の内部構成について説明する。
【0040】
記憶装置20は、メモリアレイ201、アドレスカウンタ202、IDコンパレータ203、オペレーションコードデコーダ204、I/Oコントローラ205およびリードライトコントローラ206を備えている。
【0041】
メモリアレイ201は、所定容量、例えば、256ビットの記憶領域を有し、先頭から3ビットの記憶領域(3番目のアドレスまで)には識別データが格納され、先頭から4ビット目の記憶領域(4番目のアドレス)にはメモリアレイ201に対する書き込みを禁止するためのアクセス制御情報が格納されている。本実施例では、工場出荷時には、以降の記憶装置20〜24に対する不意の書き込みを防止するために、メモリアレイ201に対する書き込みを禁止するアクセス制御情報が格納されている。上述のように、通常時、ホストコンピュータ10から送出されるデータ列の先頭3ビットには識別データが格納され、先頭から4ビット目には書き込み/読み出しコマンドが格納されている。したがって、先頭から5ビット目(5番目のアドレス)以降の記憶領域でなければデータの書き込みは行われず、メモリアレイ201の記憶領域がこのような構成を備えることによって先頭4ビット(先頭4アドレス)は読み出し専用の記憶領域となる。なお、アドレスが0から開始する場合には、アドレス0が1番目のアドレスまたは1ビット目に該当し、アドレスが1から開始する場合には、アドレス1が1番目のアドレスまたは1ビット目に該当する。
【0042】
アドレスカウンタ202は、クロック信号端子CTに入力されるクロック信号SCKに同期してそのカウンタ値をインクリメントする回路であり、メモリアレイ201と接続されている。カウンタ値とメモリアレイ201の記憶領域位置(アドレス)とは関連付けられており、アドレスカウンタ202のカウンタ値によってメモリアレイ201における書き込み位置または読み出し位置を指定することができる。アドレスカウンタ202はまた、リセット信号端子RTと接続されており、リセット信号RSTが入力されると、カウンタ値を初期値にリセットする。ここで、初期値はメモリアレイ201の先頭位置と関連付けられていればどのような値でも良く、一般的には0が初期値として用いられる。
【0043】
IDコンパレータ203は、クロック信号端子CT、データ信号端子DT、リセット信号端子RTと接続されており、データ信号端子DTを介して入力されたデータ列に含まれる識別データとメモリアレイ201に格納されている識別データとが一致するか否かを判定する。詳述すると、IDコンパレータ203は、リセット信号RSTが入力された後に入力される3ビット分のデータ、すなわち識別データを取得する。IDコンパレータ203は、データ列に含まれる識別データを格納する3ビットレジスタ(図示しない)、I/Oコントローラ205を介してメモリアレイ201から取得した識別データを格納する3ビットレジスタ(図示しない)を有しており、両レジスタの値が一致するか否かによって識別データが一致するか否かを判定する。IDコンパレータ203は、両識別データが一致する場合には、アクセス許可信号ENをオペレーションコードデコーダ204に送出する。IDコンパレータ203は、リセット信号RSTが入力されるとレジスタの値をクリアする。なお、記憶装置20、および他の全記憶装置21,22,23,24のIDコンパレータ203には共通識別データ、例えば、本実施例では(1,1,1)が格納されている。この共通識別データを各記憶装置20,21,22,23,24のIDコンパレータが保有することにより、各記憶装置20,21,22,23,24に対して共通に書き込むべきデータの書き込みを同時に実行することができる。
【0044】
オペレーションコードデコーダ204は、IDコンパレータ203、リードライトコントローラ206、クロック信号端子CT、データ信号端子DTと接続されている。オペレーションコードデコーダ204は、データ信号端子DTから入力されるデータ列から、リセット信号RSTが入力された後に入力される4ビット目のデータ、すなわち書き込み/読み出しコマンドを取得する。オペレーションコードデコーダ204は、IDコンパレータ203からアクセス許可信号ENが入力されると、取得した書き込み/読み出しコマンドを解析してリードライトコントローラ206に対して書き込み処理要求または読み出し処理要求を送出する。
【0045】
I/Oコントローラ205は、データ信号端子DT、メモリアレイ201と接続されており、リードライトコントローラ206からの要求に従ってメモリアレイ201に対するデータ転送方向ならびにデータ信号端子DTに対する(データ信号端子DTと接続されている信号線の)データ転送方向を切り換え制御する。I/Oコントローラ205は、リセット信号端子RTとも接続されており、リセット信号RSTを受信する。I/Oコントローラ205は、メモリアレイ201から読み出したデータおよびメモリアレイ201に対して書き込みデータを一時的に格納する第1のバッファメモリ(図示しない)と、データバスDBからのデータおよびデータバスDBへのデータを一時的に格納する第2のバッファメモリ(図示しない)を備えている。
【0046】
I/Oコントローラ205は、リセット信号RSTの入力により初期化され、初期化時には、メモリアレイ201に対するデータ転送方向を読み出し方向に設定し、データ信号端子DTと接続されている信号線をハイインピーダンスとすることでデータ信号端子DTに対するデータ転送を禁止する。この初期化時の状態は、リードライトコントローラ206から書き込み処理要求または読み出し処理要求が入力されるまで維持される。後述するように、リードライトコントローラ206から書き込み処理要求または読み出し処理要求が入力されるのは、データ列の4ビット目のデータを用いた書き込み判断処理の終了後となる。したがって、リセット信号入力後にデータ信号端子DTを介して入力されるデータ列の先頭から4ビットのデータはメモリアレイ201に書き込まれることはない。また、メモリアレイ201の先頭4ビットに格納されているデータは、IDコンパレータ203に送出される。この結果、メモリアレイ201の先頭4ビット(先頭から4番目までのアドレス)は読み出し専用状態となる。
【0047】
リードライトコントローラ206は、オペレーションコードデコーダ204、I/Oコントローラ205およびメモリアレイ201と接続されている。リードライトコントローラ206は、オペレーションコードデコーダ204から書き込み処理要求が入力されると、メモリアレイ201に対する書き込みが可能であるか否かを判定する。詳述すると、リードライトコントローラ206は、メモリアレイ201の先頭から4番目のアドレスにアクセスし、書き込み禁止を示すアクセス制御情報が格納されているか、すなわち、先頭から4番目のアドレスに「0」が記録されているか否かを判定する。リードライトコントローラ206は、書き込み禁止を示すアクセス制御情報が格納されている場合には、オペレーションコードデコーダ204からの書き込み処理要求を、I/Oコントローラ205に転送することなく破棄する。
【0048】
リードライトコントローラ206は、書き込み許可を示すアクセス制御情報が格納されている場合には、オペレーションコードデコーダ204からの書き込み処理要求を、I/Oコントローラ205に転送する。リードライトコントローラ206は、オペレーションコードデコーダ204からの入力が、読み出し処理要求の場合には、メモリアレイ201に書き込み禁止を示すアクセス制御情報が格納されているか否かを判定することなく、I/Oコントローラ205に対して読み出し処理要求を転送する。なお、オペレーションコードデコーダ204、I/Oコントローラ205およびリードライトコントローラ206はアクセス制御手段として1つの機能回路によって実現されても良い。
【0049】
・記憶システムの動作
図5〜図8を参照して本実施例における記憶システムの動作について説明する。図5は記憶装置20,21,22,23,24にアクセスする際にホストコンピュータ10によって実行される処理ルーチンを示すフローチャートである。図6はホストコンピュータ10によってアクセスされた際に記憶装置20,21,22,23,24の各構成回路によって実行される処理ルーチンを示すフローチャートである。図7はデータ読み出し時におけるリセット信号RST、クロック信号SCK、データ信号CDAおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。図8はデータ書き込み時におけるリセット信号RST、クロック信号SCK、データ信号CDAおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【0050】
ホストコンピュータ10の制御回路は、カートリッジアウト信号線COLの入力値COが0となるまで待機する(ステップS100:No)。すなわち、全てのインクカートリッジが正しくインクカートリッジホルダに収容されている場合には、電源負極信号線VSLがシリアルに接続されて接地されるのでカートリッジアウト信号線COLの入力値COは接地電圧(例えば、約0ボルト)を示すからである。これに対して、たとえ、1個のインクカートリッジでもインクカートリッジホルダに正しく収容されていない場合には、電源負極信号線VSLはシリアルに接続されないので、接地されず、制御回路の回路電圧に対応する値がカートリッジアウト信号線COL上に現れる。但し、本実施例ではノイズ等の影響を排除するため、所定のしきい値を基準にして2値化している。したがって、カートリッジアウト信号線COLの入力値COは0か1を取る。
【0051】
ホストコンピュータ10の制御回路は、カートリッジアウト信号線COLの入力値COが0を取ると(ステップS100:Yes)、図7および図8に示すように、電源供給線VDLを介して電源電圧を記憶装置20,21,22,23,24の電源正極端子VDDMに供給し(VDD=1)、リセット信号生成回路にリセット・ロー信号を生成させて(RST=0にセット)リセット信号線RLを介してリセットバスRBに送出する(ステップS110)。すなわち、インクカートリッジがインクカートリッジホルダに正しく収容されない限り、記憶装置20,21,22,23,24に対しては電源電圧が供給されない。なお、リセット信号RSTはアクティブ・ローであるものとし、本明細書中にて用いられるリセット信号RSTが生成される、入力されるといった用語は、特に断らない限りリセット・ロー信号を意味するものとする。
【0052】
ホストコンピュータ10は、続いて、図7および図8に示すようにリセット信号生成回路にRST=1とさせてリセット信号RSTをハイに設定する(ステップS120)。ホストコンピュータ10の制御回路は、アクセスを所望するインクカートリッジ(記憶装置20,21,22,23,24)の識別データ(IDデータ)を発行する(ステップS130)。発行されたIDデータは、図7および図8に示すようにクロック信号SCKの立ち上がりエッジに同期されてデータ信号線DLを介してデータバスDBに転送される。ホストコンピュータ10の制御回路は、発行したIDデータが(1,1,1)であるか否かを判定する(ステップS140)。既述のように、IDデータ(1,1,1)は全ての記憶装置20,21,22,23,24のIDコンパレータに予め格納されている識別データであり、発行されたIDデータが(1,1,1)の場合には、全ての記憶装置20,21,22,23,24に対して同時にデータの書き込みを実行することができる。
【0053】
ホストコンピュータ10の制御回路は、IDデータ=(1,1,1)であると判定した場合には(ステップS140:Yes)、書き込みコマンドを発行する(ステップS150)。発行された書き込みコマンドは、図7および図8に示すようにリセット信号RSTがローからハイに切り替えられた後の4つ目のクロック信号SCKの立ち上がりエッジに同期されてデータ信号線DLを介してデータバスDBに転送される。ホストコンピュータ10の制御回路は、クロック信号生成回路に対してクロック信号SCKの速度を遅く、すなわち、クロック信号SCKの生成間隔を長くするよう要求する(ステップS160)。EEPROMに対してデータを書き込みために必要な時間は、例えば、3ms程度であり、データ読み出しに必要な時間は、例えば、4μs程度である。したがって、データ書き込み時には、データ読み出しに必要な時間の約1000倍程度の時間を要する。そこで、本実施例では、データ書き込みコマンドが発行されるまでは速いクロック信号速度にて記憶装置20,21,22,23,24に対してアクセスし、データ書き込み処理時にはクロック信号速度を遅くすることで、アクセス時間を短縮すると共に確実なデータの書き込みを実現する。
【0054】
ホストコンピュータ10の制御回路は、発行されたIDデータが(1,1,1)でないと判定した場合には(ステップS140:No)、読み出しコマンド(Read)または、書き込みコマンド(Write)のいずれかを発行する(ステップS170)。発行されたコマンドは、データ信号線DLを介してデータバスDBに転送される。発行したコマンドが書き込みコマンドの場合には(ステップS170:Write)、ホストコンピュータ10の制御回路は、クロック信号速度を遅らせる(ステップS160)。一方、発行したコマンドが読み出しコマンドの場合には(ステップS170:Read)クロック信号速度を維持する。
【0055】
ホストコンピュータ10の制御回路は、書き込みを所望するメモリアレイ201のアドレス(位置)に対応する数のクロック信号パルスを発行する(ステップS180)。すなわち、本実施例における記憶装置20はシーケンシャルアクセスタイプの記憶装置であるから、書き込みを所望するアドレスに対応する数のクロック信号パルスを発行し、アドレスカウンタ202のカウンタ値を所定のアドレスに対応するカウント値までインクリメントしなければならない。ホストコンピュータ10の制御回路は、最後に、リセット信号生成回路にリセット・ロー信号を生成させて(RST=0にセット)リセット信号線RLを介してリセットバスRBに送出して記憶装置20,21,22,23,24に対するアクセスを完了する。このように、リセット信号RST(リセット・ロー信号)の送出によりアクセスを完了し、また、電源遮断時にもリセット信号RSTを送出するので、データ書き込み中に電源が遮断された場合でも少なくとも書き込みを終えたデータの書き込み処理を正常に完了することができる。
【0056】
次に、図6を参照してホストコンピュータ10によってアクセスされる際に記憶装置20,21,22,23,24の各構成回路によって実行される処理を説明する。なお、本説明においても記憶装置20を代表的に用いて説明する。
【0057】
リセット・ロー信号がリセットバスRBに入力されると、アドレスカウンタ202はカウンタ値を初期値(0)にリセットする(ステップS200)。また、IDコンパレータ203、I/Oコントローラ205も初期化される。すなわち、IDコンパレータ内の2つのレジスタがクリアされ、I/Oコントローラ205はメモリアレイ201に対するデータ転送方向を読み出し方向に設定すると共にデータ信号端子DTと接続されている信号線をハイインピーダンスにしてデータ転送を禁止する。
【0058】
既述のように、ホストコンピュータ10は、リセット信号RSTがローからハイに切り替わると、クロック信号SCKの立ち上がりエッジに同期させて各種データを送出する。アドレスカウンタ202は、同じくリセット信号RSTがローからハイに切り替わると、クロック信号SCKの立ち上がりエッジに同期してカウンタ値を初期値から1つずつインクリメントする。
【0059】
IDコンパレータ203は、リセット信号RSTかローからハイに切り替えられた後の3つのクロック信号SCKの立ち上がりエッジに同期してデータバスDBに送出されたデータ、すなわち、3ビットのIDデータを取得して第1の3ビットレジスタに格納する(ステップS210a)。これと同時にIDコンパレータ203は、アドレスカウンタ202のカウンタ値00、01、02によって指定されるメモリアレイ201のアドレスからデータを取得する(ステップS220b)。すなわち、メモリアレイ201の1〜3番目のアドレス(メモリセル、格納領域)に格納されている識別データを取得して、第2の3ビットレジスタに格納する。
【0060】
IDコンパレータ203は、第1、第2レジスタに格納されたIDデータ(識別データ)が一致するか否かを判定する(ステップS220)。さらに、IDコンパレータ203は、予め保有している共通IDデータと第1レジスタに格納されているIDデータとが一致するか否かも判定する。IDコンパレータ203は、IDデータが一致しないと判定した場合には(ステップS220:No)、I/Oコントローラ205に対してデータバスの解放を要求する。要求を受けたI/Oコントローラ205は、バスを解放して(ステップS270)、本処理ルーチンを終了する。すなわち、ホストコンピュータ10によるメモリアレイ201に対するアクセスは許容されず、記憶装置20におけるアクセス処理は終了する。かかる場合には、他の記憶装置21,22,23,24のいずれかに対するアクセスが許容される。
【0061】
一方、IDコンパレータ203は、IDデータは一致すると判定した場合には(ステップS220:Yes)、オペレーションコードデコーダ204に対してアクセス許可信号ENを送出する(ステップS230)。かかる場合には複数の記憶装置20,21,22,23,24のうち記憶装置20のみが、あるいは、IDデータが(1,1,1)の場合には全ての記憶装置20,21,22,23,24のメモリアレイに対するアクセスが許可されることとなる。アクセス許可信号ENを受信したオペレーションコードデコーダ204は、リセット信号RSTのローからハイへの切り替わり後の4つ目のクロック信号SCKの立ち上がりエッジに同期してデータバスに送出された読み出し/書き込みコマンドを取得して、コマンドをデコードする(ステップS250)。
【0062】
オペレーションコードデコーダ204は、デコードした読み出し/書き込みコマンドをリードライトコントローラ206に送出する。リードライトコントローラ206は、オペレーションコードデコーダ204から入力されたデコード済みコマンドが書き込み命令であるか否かを判定する(ステップS240)。リードライトコントローラ206は、書き込み命令であると判定した場合には(ステップS240:Yes)、メモリアレイ201の先頭から4番目のアドレスからアクセス制御情報を取得する(ステップS250)。
【0063】
リードライトコントローラ206は、メモリアレイ201に対して書き込みが可能であるか否かを判定する(ステップS260)。具体的には、リードライトコントローラ206は、取得したアクセス制御情報が書き込み禁止を示しているか否か、すなわち、「0」であるか否かを判定する。リードライトコントローラ206は、メモリアレイ201に対して書き込みが可能であると判定した場合、すなわち、アクセス制御情報が書き込み禁止を示さない(書き込み許可を示す)と判定した場合には(ステップS260:Yes)、I/Oコントローラ205に対して、オペレーションコードデコーダ204から受信した書き込み命令を送出する。
【0064】
書き込み命令を受信したI/Oコントローラ205は、メモリアレイ201に対するデータ転送方向を書き込み方向に変更し、データ端子DTと接続されている信号線のハイインピーダンス設定を解除してデータ転送を許容する(ステップS270)。この状態では、データバスに送出されたされた書き込みデータは、クロック信号SCKに同期して順次カウントアップされるアドレスカウンタ202のカウンタ値によって指定されるメモリアレイ201のアドレス(位置)に1ビットづつシーケンシャルに格納されていく。本実施例に係る記憶装置20は、このようにシーケンシャルにアクセスされるので、ホストコンピュータ10から送出された書き込みデータは、書き換えを所望するアドレスに対応するデータを除いて、メモリアレイ201に現在格納されているデータと同一の値(0または1)を有している。すなわち、メモリアレイ201における書き換えられないアドレスのデータは、同一の値によって上書きされる。
【0065】
リードライトコントローラ206は、メモリアレイ201に対して書き込みが不可能であると判定した場合、すなわち、取得したアクセス制御情報が書き込み禁止を示していると判定した場合には(ステップS260:No)、オペレーションコードデコーダ204から受信した書き込み命令を、I/Oコントローラ205に対して送出しない。リードライトコントローラ206は、I/Oコントローラ205に対してデータバスの解放を要求し、I/Oコントローラ205はデータバスを解放して本処理ルーチンを終了する。(ステップS280)。
【0066】
リードライトコントローラ206は、書き込み命令でないと判定した場合には(ステップS240:No)、オペレーションコードデコーダ204から受信した読み出し命令をI/Oコントローラ205に対して送信する。読み出し命令を受信したI/Oコントローラ205は、メモリアレイ201に対するデータ転送方向を読み出し方向に変更し、データ端子DTと接続されている信号線のハイインピーダンス設定を解除してデータ転送を許容する。(ステップS290)。この状態では、メモリアレイ201に格納されているデータは、クロック信号SCKに同期して順次インクリメントされるアドレスカウンタ202のカウンタ値によって指定されるアドレス(位置)の順にシーケンシャルに読み出され、I/Oコントローラ205の第1のバッファメモリに順次上書きされていく。
【0067】
すなわち、最後に読み出されたアドレスのデータ(ホストコンピュータ10によって指定されたアドレス位置のデータ)のみが最終的にI/Oコントローラ205の第2のバッファメモリに保持される。I/Oコントローラ205は、第2のバッファメモリに保持されている読み出しデータをデータ端子DTを介してデータバスDBに送出し、ホストコンピュータ10に転送する。
【0068】
最後に、リセット・ロー信号が入力されると、アドレスカウンタ202、IDコンパレータ203、I/Oコントローラ205は初期化され、データの書き込みまたは読み出しが終了される。なお、読み出しまたは書き込みデータは1ビット単位で確定されており、リセット・ロー信号の再入力はデータの確定に必要な動作ではない。
【0069】
・工場出荷時における記憶装置に対するデータの書き込み:
続いて、工場出荷時における記憶装置20〜24に対するデータ書き込み処理について図9および図10を参照して説明する。図9は工場出荷時における記憶装置に対するデータ書き込み処理の流れを示すフローチャートである。図10は工場出荷時の書き込み処理を実施する際の設定用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。
【0070】
以下の処理は、インクカートリッジ製造時にインクカートリッジに記憶装置20を装着した状態で、図10に示すように、記憶装置20の各端子CT、DT、RT(プローブ)に対してホストコンピュータ100(または専用の設定用ホストコンピュータ)からの信号線を一対一に接続することによって実行され得る。
【0071】
このとき用いられる記憶装置20のメモリアレイ201の先頭4ビットあるいは全記憶領域には「1」がデータ値として格納されている。先ず、設定用ホストコンピュータ100は、IDデータ「1,1,1」を発行し、IDコンパレータ203からオペレーションコードデコーダ204に対してアクセス許可信号ENを出力させる。
【0072】
設定用ホストコンピュータ100は、IDコンパレータ203からのアクセス許可信号ENを検出すると、メモリアレイ201の容量と同容量のデータをメモリアレイ201に書き込む(S300)。設定用ホストコンピュータ100から送出されるデータ列は、図3を用いて説明したように、先頭ビットに書き込み処理コマンドが記述され、続いて5ビット目以降のデータが記述され、最後の4ビットのうち最初の3ビットには識別情報が、最後の4ビットのうち最終ビットにはアクセス制御情報が記述されている。
【0073】
また、本実施例ではメモリアレイ201は、それぞれに1ビットの容量が割り当てられている0(1)番目のアドレスから255(256)番目のアドレスまで256ビットの容量を有している。したがって、ステップS300では、書き込み可能な5ビット目(5番目のアドレス)から256ビット目(256番目のアドレス)まで252ビットの容量のデータが書き込まれる。
【0074】
設定用ホストコンピュータ100は、続いて257〜259ビット目までの3ビット容量のデータ(識別データ)および260ビット目の1ビット容量のデータ(アクセス制御情報)をメモリアレイ201に書き込んで(ステップS310)、本処理ルーチンを終了する。すなわち、メモリアレイ201のアドレスのうち256ビット目まではすでに書き込みが完了しているので、新たに書き込まれるデータは、メモリアレイ201の先頭から1〜3ビット目(1番目から3番目のアドレス)および4ビット目(4番目のアドレス)に書き込まれる。この結果、メモリアレイ201の先頭3ビットに識別データが、先頭から4ビット目にメモリアレイ201に対するデータの書き込みの禁止を示すアクセス制御情報が書き込まれる。
【0075】
以上説明したように、本実施例に係る記憶装置および記憶システムによれば、記憶装置20に対する書き込みが可能か否かを、メモリアレイ201の先頭から4ビット目に格納されているアクセス制御情報を用いて判断するので、記憶装置20に対する書き込みが可能か否かを迅速に判断することができる。
【0076】
また、記憶装置20(メモリアレイ201)における先頭から5ビット目以降のデータ格納領域に対してアクセスすることなく、記憶装置20に対する書き込みの可否が判定されるので、データ格納領域に格納されているデータに対する誤った上書きを低減または防止することができる。したがって、記憶装置20に格納されているデータに対する信頼性を向上させることができる。
【0077】
さらに、記憶装置20における先頭4ビットのデータを用いて、記憶装置20に対するアクセスの可否、書き込みの可否を判定することができるので、複数の記憶装置20〜24が備えられているメモリシステムにおいて、迅速に、ターゲットとなる記憶装置を識別し、識別した記憶装置に対する書き込みが許容されるか否かを判定することができる。
【0078】
また、本実施例における読み出し専用化方法によれば、記憶装置20がインクカートリッジに装着されて出荷された後には、記憶装置20に対する新たな書き込みは禁止され、記憶装置20は読み出し専用化される。すなわち、インクカートリッジの工場出荷後は、記憶装置20に対する書き込みを禁止することができる。したがって、5ビット目以降に格納されているインクに関するデータはもちろんのこと、識別情報に対する上書きを防止することができる。
【0079】
・その他の実施例:
(1)上記実施例では、メモリアレイ201の先頭から4ビット目(4番目のアドレス)に書き込み禁止を示すアクセス制御情報が格納されているが、メモリアレイ201に格納されるべきデータより前のアドレスであれば他のアドレスに格納されても良い。また、識別情報は3ビットである必要はなく、格納データが識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。さらに、メモリアレイ201の容量は256ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【0080】
(2)上記実施例では、記憶装置20としてEEPROMを用いて説明したが、格納データを不揮発的に維持することができると共に、格納データを読み出し専用化することができる記憶装置であればEEPROMに限られない。
【0081】
(3)上記実施例では、メモリアレイ201の先頭3ビットに識別データを格納しているが、識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。また、メモリアレイ201の容量は256ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【0082】
(4)上記実施例では、5つの記憶装置20,21,22,23,24を5色(5個)の独立したインクカートリッジに備えた場合について説明したが、本実施例に係る記憶装置20は、2色〜4色、あるいは6色以上のインクカートリッジに対しても適用することができる。また、識別情報と記憶装置20〜24との対応付けは、記憶装置20〜24が装着されるインクカートリッジのインク種、インク色のみならず、インクカートリッジに格納される初期インク量であっても良い。
【0083】
(5)上記実施例では、インクジェットプリンタ用のインクカートリッジにインクカートリッジ情報を格納するための記憶装置として本実施例に係る記憶装置20を説明したが、本実施例に係る記憶装置20は他の態様にて用いられ得ることは言うまでもない。すなわち、複数の記憶装置を用いるシステムにおいて、特定の記憶装置に対してアクセスするためにメモリアレイ201の先頭3ビットに識別データを格納しているが、識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。また、メモリアレイ201の容量は256ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【0084】
(6)記憶装置20が書き込み可能な状態において、リセット信号RSTは電源遮断時にも出力されるので、たとえデータの書き込みの最中に偶発的に電源が遮断されても、その時点で書き込みの完了しているデータについては書き込みが終了され、また、本実施例では1ビット単位でデータが書き込まれるので、書き込みの完了しているデータについてはデータ化け等の問題を回避することができる。
【0085】
(7)電源遮断時には電源補償回路によって所定期間は電源供給が補償されると共に、データの書き込みに際しては、インク残量またはインク消費量といった書き込み優先データから順次書き込まれていく。したがって、複数の記憶装置20,21,22,23,24に対して書き込みが必要な場合にも、全ての記憶装置に対して書き込み優先データの書き込みを完了することができる。
【0086】
以上、実施例に基づき本発明に係る記憶装置、記憶システム、記憶装置の読み出し専用化方法を説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることはもちろんである。
【図面の簡単な説明】
【0087】
【図1】本実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。
【図2】通常時にホストコンピュータから送出されるデータ列の一例を示す説明図である。
【図3】工場出荷時の記憶装置に対する書き込みに際してホストコンピュータから送出されるデータ列の一例を示す説明図である。
【図4】実施例に従う記憶装置の内部回路構成を示すブロック図である。
【図5】記憶装置にアクセスする際にホストコンピュータによって実行される処理ルーチンを示すフローチャートである。
【図6】ホストコンピュータによってアクセスされた際に記憶装置の各構成回路によって実行される処理ルーチンを示すフローチャートである。
【図7】データ読み出し時におけるリセット信号RST、クロック信号SCK、データ信号CDAおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【図8】データ書き込み時におけるリセット信号RST、クロック信号SCK、データ信号CDAおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【図9】工場出荷時における記憶装置に対するデータ書き込み処理の流れを示すフローチャートである。
【図10】工場出荷時の書き込み処理を実施する際の設定用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。
【図11】実施例において記憶装置がインクカートリッジに適用される一例を示す説明図である。
【符号の説明】
【0088】
10…ホストコンピュータ
100…設定用ホストコンピュータ100
20,21,22,23,24…記憶装置
200…メモリモジュール
201…メモリアレイ
202…アドレスカウンタ
203…IDコンパレータ
204…オペレーションコードデコーダ
205…I/Oコントローラ
206…リードライトコントローラ
VDL…電源電圧供給線
VDDH…電源正極端子
VDDM…電源正極端子
CL…クロック信号線
DL…データ信号線
RL…リセット信号線
CB…クロックバス
DB…データバス
RB…リセットバス
VSC…電源負極信号線
COL…カートリッジアウト信号線
COT…カートリッジアウト検出端子
CT…クロック信号端子
DT…データ信号端子
RT…リセット信号端子
SCK…クロック信号
CDA…データ信号
RST…リセット信号
COO…カートリッジアウト信号
【技術分野】
【0001】
本発明は、相互にバス接続される記憶装置に関し、さらに詳細には記憶装置に対するアクセスを制御する技術に関する。
【背景技術】
【0002】
記憶装置に対するアクセス(データの書き込み)を制御する技術として、例えば、記憶装置の外部に記憶装置に対する書き込み禁止装置を接地する技術が知られている。あるいは、記憶装置使用時に、記憶装置におけるデータ格納領域より後ろのアドレスにデータ格納領域に対する書き込み不許可を示す情報を書き込むことで、データ格納領域に対する書き込みを禁止する技術が知られている。
【0003】
【特許文献1】特開2004−242891号公報
【特許文献2】特開2001−166649号公報
【特許文献3】特開平10−302485号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、記憶装置の外部に書き込み禁止装置を備える場合には、記憶装置に加えて書き込み禁止装置を外部に備える必要があった。また、記憶装置におけるデータ格納領域より後ろのアドレスに、データ格納領域に対する書き込みの可否を設定可能な技術においては、データ格納領域に対する書き込みが可能か否かの判定に時間を要すると共に、書き込み可否の判定処理時にデータ格納領域に対する意図しない書き込みが実行されるおそれがあった。さらに、記憶装置のデータ格納領域全体に対する書き込み禁止の設定が必ずしも適切に行われないおそれがあった。
【0005】
本発明は、上記課題を解決するためになされたものであり、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するために本発明の第1の態様は、先頭アドレスからシーケンシャルにアクセスされる記憶装置を提供する。本発明の第1の態様に係る記憶装置は、データ格納開始アドレスよりも先にアクセスされるアドレスに、記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記メモリアレイに対する書き込み要求または読み出し要求のいずれかを含むアクセス要求を受信する受信部と、前記受信したアクセス要求が前記メモリアレイに対する書き込み要求である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備えることを特徴とする。
【0007】
本発明の第1の態様に係る記憶装置によれば、受信したアクセス要求がメモリアレイに対する書き込み要求である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信したアクセス要求を実行しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【0008】
本発明の第1の態様に係る記憶装置において、前記アクセス制御情報が格納されるアドレスは、先頭アドレスから4番目のアドレスであり、
前記アクセス制御部は、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからの データの読み出しを行う入出力制御部と、前記受信部を介して入力されたアクセス要求に含まれる書き込み/読み出し命令を解析する命令デコーダと、前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備えても良い。
【0009】
上記構成によれば、リードライト制御部は、命令デコーダによる命令の解析結果が書き込み命令である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信した書き込み命令を入出力制御部に対して送出しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【0010】
本発明の第1の態様に係る記憶装置において、前記メモリアレイは、先頭アドレスから3番目のアドレスまでに記憶装置を識別するための識別情報を格納し、前記アクセス要求にはさらに、前記記憶装置を特定するための記憶装置識別情報が含まれており、
前記記憶装置はさらに、前記メモリアレイから前記識別情報を取得し、その取得した識別情報と前記受信したアクセス要求に含まれる記憶装置識別情報とが一致するか否かを判定するIDコンパレータであって、前記識別情報と前記記憶装置識別情報とが一致する場合には、前記命令デコーダに対して、前記アクセス要求に含まれる命令の解析を許可する許可信号を送信するIDコンパレータを備えても良い。
【0011】
上記構成を備えることにより、所望する記憶装置に対するアクセスのみを許容することができる。特に、複数の記憶装置が備えられている場合には、複数の記憶装置の中から所望の記憶装置を特定して読み出し、書き込みといったアクセスを実行することができる。
【0012】
本発明の第1の態様に係る記憶装置において、
前記受信部は、前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、データを入出力するためのデータ端子と、リセット信号を受信するリセット信号端子とを備え、
前記記憶装置はさらに、前記データ端子と接続されているデータバスと、前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタとを備えても良い。
【0013】
本発明の第2の態様は、先頭アドレスからシーケンシャルにアクセスされる記憶装置を提供する。本発明の第2の態様に係る記憶装置は、先頭アドレスから3番目のアドレスまでに記憶装置を識別するための識別情報を格納し、先頭アドレスから4番目のアドレスに記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、データ列を入出力するためのデータ端子と、リセット信号を受信するリセット信号端子と、前記データ端子と接続されているデータバスと、前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタと、前記データバスに接続されていると共に、前記データ列に含まれる記憶装置識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するIDコンパレータであって、前記記憶装置識別情報と前記識別情報とが一致する場合には、前記データ列に含まれる命令の解析を許可する許可信号を出力するIDコンパレータと、前記メモリアレイと前記データ端子との間に配置され、受信した命令に応じて前記メモリアレイに対するデータ転送方向および前記データバスのデータ転送方向を制御すると共に、命令を受信するまでは、前記メモリアレイに対するデータ転送方向をデータ読み出し方向に設定し且つ前記データバスとの接続を遮断する入出力制御装置と、前記データバスおよび前記IDコンパレータと接続されていると共に、前記IDコンパレータから前記許可信号を受け取った場合には、前記データ列に含まれる命令を解析する命令デコーダと、前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備えることを特徴とする。
【0014】
本発明の第2の態様に係る記憶装置によれば、命令の解析結果が書き込み命令である場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信した書き込み命令を入出力制御部に対して送出しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【0015】
本発明の第3の態様は、本発明の第1または第2の態様に係る記憶装置を備える印刷記録材収容容器を提供する。本発明の第3の態様に係る印刷記録材収容容器によれば、データ格納領域に対するアクセス制御を迅速に実行すると共に、データ格納領域に対する意図しない書き込みを抑制することができる記憶装置を備える印刷記録材収容容器を提供することができる。
【0016】
本発明の第3の態様に係る印刷記録材収容容器において、前記印刷記録材収容容器は、収容するインク種に対応してインク種毎に異なる識別情報を有する記憶装置を備えても良い。かかる場合には、識別情報によって印刷記録材収容容器に収容されているインク種を識別することができる。
【0017】
本発明の第4の態様は、アクセス開始位置からメモリセル単位にてシーケンシャルにアクセスされる記憶装置を提供する。本発明の第4の態様に係る記憶装置は、複数のメモリセルを備えると共に、先頭から3つのメモリセルに記憶装置を識別するための識別情報を格納し、先頭から4つ目のメモリセルに記憶装置に対する書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、前記記憶装置に対するアクセス要求を受信する受信部と、前記受信したアクセス要求に書き込み要求が含まれている場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備えることを特徴とする。
【0018】
本発明の第4の態様に係る記憶装置によれば、受信したアクセス要求に書き込み要求が含まれている場合には、メモリアレイにおけるアクセス制御情報を参照し、書き込みが許容されていない場合には、受信したアクセス要求を実行しないので、記憶装置のメモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる。
【0019】
本発明の第5の態様は、シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置であって、所定のデータを格納する記憶装置の読み出し専用化方法を提供する。本発明の第5の態様に係る記憶装置の読み出し専用化方法は、リセット信号の検出により、アドレスカウンタのカウンタ値を初期値にリセットすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、データバスに送出された書き込み命令に基づいて前記データバスのデータ転送方向を書き込み方向に設定すると共に前記メモリアレイに対するデータ転送方向を書き込み方向に設定し、前記データ転送方向の設定終了後に、前記アドレスカウンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、前記アドレスカウンタのカウント値にしたがって、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにメモリアレイに対する書き込みを禁止するアクセス制御情報を書き込むことを特徴とする。
【0020】
本発明の第5の態様に係る方法によれば、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにアクセス制御情報を書き込むことによって読み出し専用の記憶装置を製造するので、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【0021】
本発明の第5の態様に係る方法において、前記アクセス制御情報は先頭アドレスから4番目のアドレスに書き込まれ、
前記製造方法はさらに、前記アドレスカウンタのカウント値にしたがって前記メモリアレイの先頭アドレスから3番目のアドレスまでに識別情報を書き込んでも良い。
【0022】
本発明の第6の態様は、シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置においてメモリアレイの記憶領域の先頭位置から4番目の位置に書き込み可否を示すアクセス制御情報を格納する記憶装置の読み出し専用化方法を提供する。本発明の第6の態様に係る方法は、前記記憶装置のメモリアレイに格納されている前記識別情報と一致する識別情報を検索し、前記メモリアレイに格納されている前記識別情報と一致する識別情報を検索した場合には、前記検索した識別情報および書き込み命令を前記記憶装置に対して送出し、前記メモリアレイの記憶領域の末尾位置に対応する書き込みデータの次に前記識別情報をおよびアクセス制御情報を有するデータ列を前記記憶装置に対して送出し、アドレスカウンタのカウント値にしたがって、前記メモリアレイの記憶領域の末尾位置までデータを書き込み、続いて前記メモリアレイの記憶領域の先頭位置から4番目の位置に読み出しの禁止を示すアクセス制御情報を書き込むことを特徴とする。
【0023】
本発明の第6の態様に係る方法によれば、メモリアレイの記憶領域の末尾位置までデータを書き込み、続いてメモリアレイの記憶領域の先頭位置から4番目の位置に読み出しの禁止を示すアクセス制御情報を書き込むので、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【0024】
本発明の第7の態様は、クロック信号線、データ信号線およびリセット信号線とバス接続されている複数の不揮発性の記憶装置と、クロック信号線、データ信号線およびリセット信号線を介して記憶装置と接続されている制御装置とを備える記憶システムを提供する。本発明の第7の態様に係る記憶システムにおいて、
前記制御装置は、
クロック信号生成回路と、前記記憶装置を初期化するリセット信号を生成するリセット信号生成回路と、前記複数の記憶装置のうち所望の記憶装置の識別情報に対応する識別情報を発行する識別情報発行回路と、前記生成されたクロック信号に同期させて、前記発行された識別情報、読み書きコマンドを含むデータ列を前記データ信号線に送出するデータ送出回路とを備え、
前記各記憶装置は、
前記データ信号線と接続されているデータバスと、シーケンシャルにアクセスされると共に、その記憶領域の先頭位置から所定の位置に、データの書き込みの可否を示すアクセス制御情報が格納されるメモリアレイと、前記データバスに接続されていると共に、前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するIDコンパレータと、前記メモリアレイおよび前記データバス間に配置されていると共に、受信した命令に応じて前記データバスおよび前記メモリアレイに対するデータ転送を制御する入出力制御装置と、前記データバスおよび前記IDコンパレータ比較装置と接続され、前記比較装置によって前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致すると判定された場合には、前記データ列に含まれる書き込み/読み出し命令を解析する命令デコーダと、前記入出力制御装置と命令デコーダとの間に配置され、前記解析された命令が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記入出力制御装置に対して書き込み命令を送信しないリードライト制御部とを備えることを特徴とする。
【0025】
本発明の第7の態様に係る記憶システムによれば、メモリアレイに対するアクセス制御を迅速に実行すると共に、メモリアレイに対する意図しない書き込みを抑制することができる、記憶装置を製造することができる。
【0026】
本発明の第7の態様に係る記憶システムにおいて、前記記憶装置はさらに
前記クロック信号線を介して入力されたクロック信号に同期してカウンタ値 をカウントアップし、前記記憶セルの記憶領域のアクセスすべき位置を指定す ると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタを備え、
前記入出力制御装置は、初期化時には前記メモリアレイに対するデータ転送 方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し 、前記命令デコーダによる書き込み/読み出し命令の解析が終了するまで、前 記初期化時の状態を維持しても良い。
【0027】
上記構成を備えることにより、記憶装置の有する識別情報と入力された識別情報とが一致するか否かを判定する際には、メモリアレイに対するデータの書き込みは実行され得ず、メモリアレイに格納されている識別情報の読み出し専用性を維持することができる
【発明を実施するための最良の形態】
【0028】
以下、本発明に係る記憶装置を備える記憶システムおよび記憶装置の製造方法について図面を参照しつつ、実施例に基づいて説明する。
【0029】
A.記憶システムの構成:
図1を参照して本実施例に係る記憶装置を備える記憶システムの概略構成について概念的に説明する。図1は本実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。
【0030】
本実施例に係る記憶システムは、ホストコンピュータ10と、メモリモジュール基板200上に配置されていると共にホストコンピュータ10によってアクセスが制御される5個の記憶装置20,21,22,23,24とを備えている。なお、各記憶装置20,21,22,23,24は、図11に示すようにインクジェットプリンタ用の5色のインクカートリッジC1、C2、C3、C4、C5にそれぞれ備えられているものとする。5色のインクカートリッジC1、C2、C3、C4、C5には、例えば、シアン、ライトシアン、マゼンタ、ライトマゼンタ、イエローの各色のインクが収容されている。また、本実施例における記憶装置は不揮発的に記憶内容を保持すると共に1ビット単位にて先頭アドレスからシーケンシャルにアクセスされるEEPROMとする。
【0031】
図1では説明を容易にするために、記憶装置20,21,22,23,24のみが示されているが、既述のように本実施例に係る記憶装置20,21,22,23,24は、実際にはインクカートリッジC1、C2、C3、C4、C5に備えられている。
【0032】
各記憶装置20,21,22,23,24のデータ信号端子DT、クロック信号端子CT、リセット信号端子RTはデータバスDB、クロックバスCB、リセットバスRBを介してそれぞれ接続されている(図4参照)。ホストコンピュータ10とデータバスDB、クロックバスCB、リセットバスRBとはデータ信号線DL、クロック信号線CL、リセット信号線RLを介して接続されている。なお、これら信号線は、例えば、フレキシブル・フィード・ケーブル(FFC)として実現され得る。ホストコンピュータ10の電源正極端子VDDHと各記憶装置20,21,22,23,24の電源正極端子VDDMとは電源供給線VDLを介して接続されている。メモリモジュール基板200上には、各記憶装置20,21,22,23,24の電源負極端子VSSをシリアルに接続する電源負極信号線VSLが配置されている。電源負極信号線VSLの一端は接地されており、他端はカートリッジアウト信号線COLを介してホストコンピュータ10のカートリッジアウト検出端子COTと接続されている。
【0033】
ホストコンピュータ10は、その内部に図示しないクロック信号生成回路、リセット信号生成回路、電源監視回路、電源回路、電源補償回路、データ記憶回路および各回路を制御する制御回路を保有する制御装置であり、記憶装置20,21,22,23,24に対するアクセスを制御する。ホストコンピュータ10は、例えば、インクジェットプリンタの本体側に配置されており、インク消費量、インクカートリッジの装着時間といったデータを取得しデータ記憶回路に記憶する。
【0034】
ホストコンピュータ10の制御回路は、例えば、インクジェットプリンタの電源投入時、インクカートリッジの交換時、印刷ジョブの終了時、インクジェットプリンタの電源遮断時等に記憶装置20,21,22,23,24に対するアクセスを実行する。ホストコンピュータ10の制御回路は、記憶装置20,21,22,23,24へアクセスする場合には、リセット信号生成回路に対してリセット信号RSTの生成を要求する。したがって、停電、電源プラグが抜かれた場合にもリセット信号RSTが生成される。ホストコンピュータ10の電源補償回路は、電源の供給が遮断された場合にも所定の期間(例えば、0.3s)電源を供給する。電源補償回路としては、例えば、コンデンサが用いられる。
【0035】
ホストコンピュータ10の制御回路は、電源回路を制御して正電源の出力を制御する。本実施例に係るホストコンピュータ10は、記憶装置20,21,22,23,24に対して、常時電源を供給しておらず、記憶装置20,21,22,23,24に対するアクセス要求が発生した場合にのみ、記憶装置20,21,22,23,24に対して正電源を供給する。
【0036】
ホストコンピュータ10から送出されるデータ列について図2および図3を参照して説明する。図2は通常時にホストコンピュータ10から送出されるデータ列の一例を示す説明図である。図3は工場出荷時の記憶装置に対する書き込みに際してホストコンピュータから送出されるデータ列の一例を示す説明図である。
【0037】
ホストコンピュータ10から送出されるデータ列は、通常時には、図2に示すように3ビットの識別データ部、1ビットの読み出し/書き込みコマンド部、1ビット〜252ビットの書き込み/読み出しデータ格納部を備える。一方、工場出荷前のデータ書き込み時には、設定用ホストコンピュータから送出されるデータ列は、図3に示すように1ビットの書き込みコマンド部、1ビット〜256ビットの書き込みデータ部を備える。なお、書き込みに際しては、先頭から5ビット目(5番目のアドレス)から書き込みが開始されるので、書き込みデータ部の最後の4ビットの最初の3ビットには識別データが、最後の4ビットの最終ビットにはメモリアレイ201に対する書き込みの可否を示すアクセス制御情報が配置されている。後述するように、本実施例に係る記憶装置20〜24は、メモリアレイの先頭から4ビット目(4アドレス目)は、メモリアレイに対する書き込みの可否を示すアクセス制御情報が格納される。このアクセス制御情報は、工場出荷前のデータ書き込み時に、書き込みデータ(格納データ)と共に、メモリアレイに格納される。なお、アクセス制御情報は、例えば、0のときに書き込み禁止(読み出し専用)、1の時に書き込み可能を意味する。データ値=0の時を書き込み禁止とすることによって、データ化けによる記憶装置に対する誤った書き込みを抑制することができる。すなわち、一般的に、記憶装置は、メモリアレイ201のメモリセルに電荷を蓄えることによって、データ値=1を実現するため、例えば、ノイズによってデータ値=0がデータ値=1とされる可能性は高いが、その逆の現象が起こることは極めて稀である。
【0038】
ホストコンピュータ10のクロック信号生成回路は、記憶装置20,21,22,23,24からデータを読み出す場合には、例えば、4μS間隔のクロック信号SCKを生成し、データ書き込み時には3ms間隔のクロック信号SCKを生成する。
【0039】
・本実施例に係る記憶装置の構成
次に、図4を参照して記憶装置20,21,22,23,24の内部構成について説明する。図4は記憶装置20の内部回路構成を示すブロック図である。なお、個々の記憶装置20,21,22,23,24の内部構成は、格納されている識別情報(識別データ)、固有のデータを除いて同一であるから以下の説明では代表的に記憶装置20の内部構成について説明する。
【0040】
記憶装置20は、メモリアレイ201、アドレスカウンタ202、IDコンパレータ203、オペレーションコードデコーダ204、I/Oコントローラ205およびリードライトコントローラ206を備えている。
【0041】
メモリアレイ201は、所定容量、例えば、256ビットの記憶領域を有し、先頭から3ビットの記憶領域(3番目のアドレスまで)には識別データが格納され、先頭から4ビット目の記憶領域(4番目のアドレス)にはメモリアレイ201に対する書き込みを禁止するためのアクセス制御情報が格納されている。本実施例では、工場出荷時には、以降の記憶装置20〜24に対する不意の書き込みを防止するために、メモリアレイ201に対する書き込みを禁止するアクセス制御情報が格納されている。上述のように、通常時、ホストコンピュータ10から送出されるデータ列の先頭3ビットには識別データが格納され、先頭から4ビット目には書き込み/読み出しコマンドが格納されている。したがって、先頭から5ビット目(5番目のアドレス)以降の記憶領域でなければデータの書き込みは行われず、メモリアレイ201の記憶領域がこのような構成を備えることによって先頭4ビット(先頭4アドレス)は読み出し専用の記憶領域となる。なお、アドレスが0から開始する場合には、アドレス0が1番目のアドレスまたは1ビット目に該当し、アドレスが1から開始する場合には、アドレス1が1番目のアドレスまたは1ビット目に該当する。
【0042】
アドレスカウンタ202は、クロック信号端子CTに入力されるクロック信号SCKに同期してそのカウンタ値をインクリメントする回路であり、メモリアレイ201と接続されている。カウンタ値とメモリアレイ201の記憶領域位置(アドレス)とは関連付けられており、アドレスカウンタ202のカウンタ値によってメモリアレイ201における書き込み位置または読み出し位置を指定することができる。アドレスカウンタ202はまた、リセット信号端子RTと接続されており、リセット信号RSTが入力されると、カウンタ値を初期値にリセットする。ここで、初期値はメモリアレイ201の先頭位置と関連付けられていればどのような値でも良く、一般的には0が初期値として用いられる。
【0043】
IDコンパレータ203は、クロック信号端子CT、データ信号端子DT、リセット信号端子RTと接続されており、データ信号端子DTを介して入力されたデータ列に含まれる識別データとメモリアレイ201に格納されている識別データとが一致するか否かを判定する。詳述すると、IDコンパレータ203は、リセット信号RSTが入力された後に入力される3ビット分のデータ、すなわち識別データを取得する。IDコンパレータ203は、データ列に含まれる識別データを格納する3ビットレジスタ(図示しない)、I/Oコントローラ205を介してメモリアレイ201から取得した識別データを格納する3ビットレジスタ(図示しない)を有しており、両レジスタの値が一致するか否かによって識別データが一致するか否かを判定する。IDコンパレータ203は、両識別データが一致する場合には、アクセス許可信号ENをオペレーションコードデコーダ204に送出する。IDコンパレータ203は、リセット信号RSTが入力されるとレジスタの値をクリアする。なお、記憶装置20、および他の全記憶装置21,22,23,24のIDコンパレータ203には共通識別データ、例えば、本実施例では(1,1,1)が格納されている。この共通識別データを各記憶装置20,21,22,23,24のIDコンパレータが保有することにより、各記憶装置20,21,22,23,24に対して共通に書き込むべきデータの書き込みを同時に実行することができる。
【0044】
オペレーションコードデコーダ204は、IDコンパレータ203、リードライトコントローラ206、クロック信号端子CT、データ信号端子DTと接続されている。オペレーションコードデコーダ204は、データ信号端子DTから入力されるデータ列から、リセット信号RSTが入力された後に入力される4ビット目のデータ、すなわち書き込み/読み出しコマンドを取得する。オペレーションコードデコーダ204は、IDコンパレータ203からアクセス許可信号ENが入力されると、取得した書き込み/読み出しコマンドを解析してリードライトコントローラ206に対して書き込み処理要求または読み出し処理要求を送出する。
【0045】
I/Oコントローラ205は、データ信号端子DT、メモリアレイ201と接続されており、リードライトコントローラ206からの要求に従ってメモリアレイ201に対するデータ転送方向ならびにデータ信号端子DTに対する(データ信号端子DTと接続されている信号線の)データ転送方向を切り換え制御する。I/Oコントローラ205は、リセット信号端子RTとも接続されており、リセット信号RSTを受信する。I/Oコントローラ205は、メモリアレイ201から読み出したデータおよびメモリアレイ201に対して書き込みデータを一時的に格納する第1のバッファメモリ(図示しない)と、データバスDBからのデータおよびデータバスDBへのデータを一時的に格納する第2のバッファメモリ(図示しない)を備えている。
【0046】
I/Oコントローラ205は、リセット信号RSTの入力により初期化され、初期化時には、メモリアレイ201に対するデータ転送方向を読み出し方向に設定し、データ信号端子DTと接続されている信号線をハイインピーダンスとすることでデータ信号端子DTに対するデータ転送を禁止する。この初期化時の状態は、リードライトコントローラ206から書き込み処理要求または読み出し処理要求が入力されるまで維持される。後述するように、リードライトコントローラ206から書き込み処理要求または読み出し処理要求が入力されるのは、データ列の4ビット目のデータを用いた書き込み判断処理の終了後となる。したがって、リセット信号入力後にデータ信号端子DTを介して入力されるデータ列の先頭から4ビットのデータはメモリアレイ201に書き込まれることはない。また、メモリアレイ201の先頭4ビットに格納されているデータは、IDコンパレータ203に送出される。この結果、メモリアレイ201の先頭4ビット(先頭から4番目までのアドレス)は読み出し専用状態となる。
【0047】
リードライトコントローラ206は、オペレーションコードデコーダ204、I/Oコントローラ205およびメモリアレイ201と接続されている。リードライトコントローラ206は、オペレーションコードデコーダ204から書き込み処理要求が入力されると、メモリアレイ201に対する書き込みが可能であるか否かを判定する。詳述すると、リードライトコントローラ206は、メモリアレイ201の先頭から4番目のアドレスにアクセスし、書き込み禁止を示すアクセス制御情報が格納されているか、すなわち、先頭から4番目のアドレスに「0」が記録されているか否かを判定する。リードライトコントローラ206は、書き込み禁止を示すアクセス制御情報が格納されている場合には、オペレーションコードデコーダ204からの書き込み処理要求を、I/Oコントローラ205に転送することなく破棄する。
【0048】
リードライトコントローラ206は、書き込み許可を示すアクセス制御情報が格納されている場合には、オペレーションコードデコーダ204からの書き込み処理要求を、I/Oコントローラ205に転送する。リードライトコントローラ206は、オペレーションコードデコーダ204からの入力が、読み出し処理要求の場合には、メモリアレイ201に書き込み禁止を示すアクセス制御情報が格納されているか否かを判定することなく、I/Oコントローラ205に対して読み出し処理要求を転送する。なお、オペレーションコードデコーダ204、I/Oコントローラ205およびリードライトコントローラ206はアクセス制御手段として1つの機能回路によって実現されても良い。
【0049】
・記憶システムの動作
図5〜図8を参照して本実施例における記憶システムの動作について説明する。図5は記憶装置20,21,22,23,24にアクセスする際にホストコンピュータ10によって実行される処理ルーチンを示すフローチャートである。図6はホストコンピュータ10によってアクセスされた際に記憶装置20,21,22,23,24の各構成回路によって実行される処理ルーチンを示すフローチャートである。図7はデータ読み出し時におけるリセット信号RST、クロック信号SCK、データ信号CDAおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。図8はデータ書き込み時におけるリセット信号RST、クロック信号SCK、データ信号CDAおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【0050】
ホストコンピュータ10の制御回路は、カートリッジアウト信号線COLの入力値COが0となるまで待機する(ステップS100:No)。すなわち、全てのインクカートリッジが正しくインクカートリッジホルダに収容されている場合には、電源負極信号線VSLがシリアルに接続されて接地されるのでカートリッジアウト信号線COLの入力値COは接地電圧(例えば、約0ボルト)を示すからである。これに対して、たとえ、1個のインクカートリッジでもインクカートリッジホルダに正しく収容されていない場合には、電源負極信号線VSLはシリアルに接続されないので、接地されず、制御回路の回路電圧に対応する値がカートリッジアウト信号線COL上に現れる。但し、本実施例ではノイズ等の影響を排除するため、所定のしきい値を基準にして2値化している。したがって、カートリッジアウト信号線COLの入力値COは0か1を取る。
【0051】
ホストコンピュータ10の制御回路は、カートリッジアウト信号線COLの入力値COが0を取ると(ステップS100:Yes)、図7および図8に示すように、電源供給線VDLを介して電源電圧を記憶装置20,21,22,23,24の電源正極端子VDDMに供給し(VDD=1)、リセット信号生成回路にリセット・ロー信号を生成させて(RST=0にセット)リセット信号線RLを介してリセットバスRBに送出する(ステップS110)。すなわち、インクカートリッジがインクカートリッジホルダに正しく収容されない限り、記憶装置20,21,22,23,24に対しては電源電圧が供給されない。なお、リセット信号RSTはアクティブ・ローであるものとし、本明細書中にて用いられるリセット信号RSTが生成される、入力されるといった用語は、特に断らない限りリセット・ロー信号を意味するものとする。
【0052】
ホストコンピュータ10は、続いて、図7および図8に示すようにリセット信号生成回路にRST=1とさせてリセット信号RSTをハイに設定する(ステップS120)。ホストコンピュータ10の制御回路は、アクセスを所望するインクカートリッジ(記憶装置20,21,22,23,24)の識別データ(IDデータ)を発行する(ステップS130)。発行されたIDデータは、図7および図8に示すようにクロック信号SCKの立ち上がりエッジに同期されてデータ信号線DLを介してデータバスDBに転送される。ホストコンピュータ10の制御回路は、発行したIDデータが(1,1,1)であるか否かを判定する(ステップS140)。既述のように、IDデータ(1,1,1)は全ての記憶装置20,21,22,23,24のIDコンパレータに予め格納されている識別データであり、発行されたIDデータが(1,1,1)の場合には、全ての記憶装置20,21,22,23,24に対して同時にデータの書き込みを実行することができる。
【0053】
ホストコンピュータ10の制御回路は、IDデータ=(1,1,1)であると判定した場合には(ステップS140:Yes)、書き込みコマンドを発行する(ステップS150)。発行された書き込みコマンドは、図7および図8に示すようにリセット信号RSTがローからハイに切り替えられた後の4つ目のクロック信号SCKの立ち上がりエッジに同期されてデータ信号線DLを介してデータバスDBに転送される。ホストコンピュータ10の制御回路は、クロック信号生成回路に対してクロック信号SCKの速度を遅く、すなわち、クロック信号SCKの生成間隔を長くするよう要求する(ステップS160)。EEPROMに対してデータを書き込みために必要な時間は、例えば、3ms程度であり、データ読み出しに必要な時間は、例えば、4μs程度である。したがって、データ書き込み時には、データ読み出しに必要な時間の約1000倍程度の時間を要する。そこで、本実施例では、データ書き込みコマンドが発行されるまでは速いクロック信号速度にて記憶装置20,21,22,23,24に対してアクセスし、データ書き込み処理時にはクロック信号速度を遅くすることで、アクセス時間を短縮すると共に確実なデータの書き込みを実現する。
【0054】
ホストコンピュータ10の制御回路は、発行されたIDデータが(1,1,1)でないと判定した場合には(ステップS140:No)、読み出しコマンド(Read)または、書き込みコマンド(Write)のいずれかを発行する(ステップS170)。発行されたコマンドは、データ信号線DLを介してデータバスDBに転送される。発行したコマンドが書き込みコマンドの場合には(ステップS170:Write)、ホストコンピュータ10の制御回路は、クロック信号速度を遅らせる(ステップS160)。一方、発行したコマンドが読み出しコマンドの場合には(ステップS170:Read)クロック信号速度を維持する。
【0055】
ホストコンピュータ10の制御回路は、書き込みを所望するメモリアレイ201のアドレス(位置)に対応する数のクロック信号パルスを発行する(ステップS180)。すなわち、本実施例における記憶装置20はシーケンシャルアクセスタイプの記憶装置であるから、書き込みを所望するアドレスに対応する数のクロック信号パルスを発行し、アドレスカウンタ202のカウンタ値を所定のアドレスに対応するカウント値までインクリメントしなければならない。ホストコンピュータ10の制御回路は、最後に、リセット信号生成回路にリセット・ロー信号を生成させて(RST=0にセット)リセット信号線RLを介してリセットバスRBに送出して記憶装置20,21,22,23,24に対するアクセスを完了する。このように、リセット信号RST(リセット・ロー信号)の送出によりアクセスを完了し、また、電源遮断時にもリセット信号RSTを送出するので、データ書き込み中に電源が遮断された場合でも少なくとも書き込みを終えたデータの書き込み処理を正常に完了することができる。
【0056】
次に、図6を参照してホストコンピュータ10によってアクセスされる際に記憶装置20,21,22,23,24の各構成回路によって実行される処理を説明する。なお、本説明においても記憶装置20を代表的に用いて説明する。
【0057】
リセット・ロー信号がリセットバスRBに入力されると、アドレスカウンタ202はカウンタ値を初期値(0)にリセットする(ステップS200)。また、IDコンパレータ203、I/Oコントローラ205も初期化される。すなわち、IDコンパレータ内の2つのレジスタがクリアされ、I/Oコントローラ205はメモリアレイ201に対するデータ転送方向を読み出し方向に設定すると共にデータ信号端子DTと接続されている信号線をハイインピーダンスにしてデータ転送を禁止する。
【0058】
既述のように、ホストコンピュータ10は、リセット信号RSTがローからハイに切り替わると、クロック信号SCKの立ち上がりエッジに同期させて各種データを送出する。アドレスカウンタ202は、同じくリセット信号RSTがローからハイに切り替わると、クロック信号SCKの立ち上がりエッジに同期してカウンタ値を初期値から1つずつインクリメントする。
【0059】
IDコンパレータ203は、リセット信号RSTかローからハイに切り替えられた後の3つのクロック信号SCKの立ち上がりエッジに同期してデータバスDBに送出されたデータ、すなわち、3ビットのIDデータを取得して第1の3ビットレジスタに格納する(ステップS210a)。これと同時にIDコンパレータ203は、アドレスカウンタ202のカウンタ値00、01、02によって指定されるメモリアレイ201のアドレスからデータを取得する(ステップS220b)。すなわち、メモリアレイ201の1〜3番目のアドレス(メモリセル、格納領域)に格納されている識別データを取得して、第2の3ビットレジスタに格納する。
【0060】
IDコンパレータ203は、第1、第2レジスタに格納されたIDデータ(識別データ)が一致するか否かを判定する(ステップS220)。さらに、IDコンパレータ203は、予め保有している共通IDデータと第1レジスタに格納されているIDデータとが一致するか否かも判定する。IDコンパレータ203は、IDデータが一致しないと判定した場合には(ステップS220:No)、I/Oコントローラ205に対してデータバスの解放を要求する。要求を受けたI/Oコントローラ205は、バスを解放して(ステップS270)、本処理ルーチンを終了する。すなわち、ホストコンピュータ10によるメモリアレイ201に対するアクセスは許容されず、記憶装置20におけるアクセス処理は終了する。かかる場合には、他の記憶装置21,22,23,24のいずれかに対するアクセスが許容される。
【0061】
一方、IDコンパレータ203は、IDデータは一致すると判定した場合には(ステップS220:Yes)、オペレーションコードデコーダ204に対してアクセス許可信号ENを送出する(ステップS230)。かかる場合には複数の記憶装置20,21,22,23,24のうち記憶装置20のみが、あるいは、IDデータが(1,1,1)の場合には全ての記憶装置20,21,22,23,24のメモリアレイに対するアクセスが許可されることとなる。アクセス許可信号ENを受信したオペレーションコードデコーダ204は、リセット信号RSTのローからハイへの切り替わり後の4つ目のクロック信号SCKの立ち上がりエッジに同期してデータバスに送出された読み出し/書き込みコマンドを取得して、コマンドをデコードする(ステップS250)。
【0062】
オペレーションコードデコーダ204は、デコードした読み出し/書き込みコマンドをリードライトコントローラ206に送出する。リードライトコントローラ206は、オペレーションコードデコーダ204から入力されたデコード済みコマンドが書き込み命令であるか否かを判定する(ステップS240)。リードライトコントローラ206は、書き込み命令であると判定した場合には(ステップS240:Yes)、メモリアレイ201の先頭から4番目のアドレスからアクセス制御情報を取得する(ステップS250)。
【0063】
リードライトコントローラ206は、メモリアレイ201に対して書き込みが可能であるか否かを判定する(ステップS260)。具体的には、リードライトコントローラ206は、取得したアクセス制御情報が書き込み禁止を示しているか否か、すなわち、「0」であるか否かを判定する。リードライトコントローラ206は、メモリアレイ201に対して書き込みが可能であると判定した場合、すなわち、アクセス制御情報が書き込み禁止を示さない(書き込み許可を示す)と判定した場合には(ステップS260:Yes)、I/Oコントローラ205に対して、オペレーションコードデコーダ204から受信した書き込み命令を送出する。
【0064】
書き込み命令を受信したI/Oコントローラ205は、メモリアレイ201に対するデータ転送方向を書き込み方向に変更し、データ端子DTと接続されている信号線のハイインピーダンス設定を解除してデータ転送を許容する(ステップS270)。この状態では、データバスに送出されたされた書き込みデータは、クロック信号SCKに同期して順次カウントアップされるアドレスカウンタ202のカウンタ値によって指定されるメモリアレイ201のアドレス(位置)に1ビットづつシーケンシャルに格納されていく。本実施例に係る記憶装置20は、このようにシーケンシャルにアクセスされるので、ホストコンピュータ10から送出された書き込みデータは、書き換えを所望するアドレスに対応するデータを除いて、メモリアレイ201に現在格納されているデータと同一の値(0または1)を有している。すなわち、メモリアレイ201における書き換えられないアドレスのデータは、同一の値によって上書きされる。
【0065】
リードライトコントローラ206は、メモリアレイ201に対して書き込みが不可能であると判定した場合、すなわち、取得したアクセス制御情報が書き込み禁止を示していると判定した場合には(ステップS260:No)、オペレーションコードデコーダ204から受信した書き込み命令を、I/Oコントローラ205に対して送出しない。リードライトコントローラ206は、I/Oコントローラ205に対してデータバスの解放を要求し、I/Oコントローラ205はデータバスを解放して本処理ルーチンを終了する。(ステップS280)。
【0066】
リードライトコントローラ206は、書き込み命令でないと判定した場合には(ステップS240:No)、オペレーションコードデコーダ204から受信した読み出し命令をI/Oコントローラ205に対して送信する。読み出し命令を受信したI/Oコントローラ205は、メモリアレイ201に対するデータ転送方向を読み出し方向に変更し、データ端子DTと接続されている信号線のハイインピーダンス設定を解除してデータ転送を許容する。(ステップS290)。この状態では、メモリアレイ201に格納されているデータは、クロック信号SCKに同期して順次インクリメントされるアドレスカウンタ202のカウンタ値によって指定されるアドレス(位置)の順にシーケンシャルに読み出され、I/Oコントローラ205の第1のバッファメモリに順次上書きされていく。
【0067】
すなわち、最後に読み出されたアドレスのデータ(ホストコンピュータ10によって指定されたアドレス位置のデータ)のみが最終的にI/Oコントローラ205の第2のバッファメモリに保持される。I/Oコントローラ205は、第2のバッファメモリに保持されている読み出しデータをデータ端子DTを介してデータバスDBに送出し、ホストコンピュータ10に転送する。
【0068】
最後に、リセット・ロー信号が入力されると、アドレスカウンタ202、IDコンパレータ203、I/Oコントローラ205は初期化され、データの書き込みまたは読み出しが終了される。なお、読み出しまたは書き込みデータは1ビット単位で確定されており、リセット・ロー信号の再入力はデータの確定に必要な動作ではない。
【0069】
・工場出荷時における記憶装置に対するデータの書き込み:
続いて、工場出荷時における記憶装置20〜24に対するデータ書き込み処理について図9および図10を参照して説明する。図9は工場出荷時における記憶装置に対するデータ書き込み処理の流れを示すフローチャートである。図10は工場出荷時の書き込み処理を実施する際の設定用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。
【0070】
以下の処理は、インクカートリッジ製造時にインクカートリッジに記憶装置20を装着した状態で、図10に示すように、記憶装置20の各端子CT、DT、RT(プローブ)に対してホストコンピュータ100(または専用の設定用ホストコンピュータ)からの信号線を一対一に接続することによって実行され得る。
【0071】
このとき用いられる記憶装置20のメモリアレイ201の先頭4ビットあるいは全記憶領域には「1」がデータ値として格納されている。先ず、設定用ホストコンピュータ100は、IDデータ「1,1,1」を発行し、IDコンパレータ203からオペレーションコードデコーダ204に対してアクセス許可信号ENを出力させる。
【0072】
設定用ホストコンピュータ100は、IDコンパレータ203からのアクセス許可信号ENを検出すると、メモリアレイ201の容量と同容量のデータをメモリアレイ201に書き込む(S300)。設定用ホストコンピュータ100から送出されるデータ列は、図3を用いて説明したように、先頭ビットに書き込み処理コマンドが記述され、続いて5ビット目以降のデータが記述され、最後の4ビットのうち最初の3ビットには識別情報が、最後の4ビットのうち最終ビットにはアクセス制御情報が記述されている。
【0073】
また、本実施例ではメモリアレイ201は、それぞれに1ビットの容量が割り当てられている0(1)番目のアドレスから255(256)番目のアドレスまで256ビットの容量を有している。したがって、ステップS300では、書き込み可能な5ビット目(5番目のアドレス)から256ビット目(256番目のアドレス)まで252ビットの容量のデータが書き込まれる。
【0074】
設定用ホストコンピュータ100は、続いて257〜259ビット目までの3ビット容量のデータ(識別データ)および260ビット目の1ビット容量のデータ(アクセス制御情報)をメモリアレイ201に書き込んで(ステップS310)、本処理ルーチンを終了する。すなわち、メモリアレイ201のアドレスのうち256ビット目まではすでに書き込みが完了しているので、新たに書き込まれるデータは、メモリアレイ201の先頭から1〜3ビット目(1番目から3番目のアドレス)および4ビット目(4番目のアドレス)に書き込まれる。この結果、メモリアレイ201の先頭3ビットに識別データが、先頭から4ビット目にメモリアレイ201に対するデータの書き込みの禁止を示すアクセス制御情報が書き込まれる。
【0075】
以上説明したように、本実施例に係る記憶装置および記憶システムによれば、記憶装置20に対する書き込みが可能か否かを、メモリアレイ201の先頭から4ビット目に格納されているアクセス制御情報を用いて判断するので、記憶装置20に対する書き込みが可能か否かを迅速に判断することができる。
【0076】
また、記憶装置20(メモリアレイ201)における先頭から5ビット目以降のデータ格納領域に対してアクセスすることなく、記憶装置20に対する書き込みの可否が判定されるので、データ格納領域に格納されているデータに対する誤った上書きを低減または防止することができる。したがって、記憶装置20に格納されているデータに対する信頼性を向上させることができる。
【0077】
さらに、記憶装置20における先頭4ビットのデータを用いて、記憶装置20に対するアクセスの可否、書き込みの可否を判定することができるので、複数の記憶装置20〜24が備えられているメモリシステムにおいて、迅速に、ターゲットとなる記憶装置を識別し、識別した記憶装置に対する書き込みが許容されるか否かを判定することができる。
【0078】
また、本実施例における読み出し専用化方法によれば、記憶装置20がインクカートリッジに装着されて出荷された後には、記憶装置20に対する新たな書き込みは禁止され、記憶装置20は読み出し専用化される。すなわち、インクカートリッジの工場出荷後は、記憶装置20に対する書き込みを禁止することができる。したがって、5ビット目以降に格納されているインクに関するデータはもちろんのこと、識別情報に対する上書きを防止することができる。
【0079】
・その他の実施例:
(1)上記実施例では、メモリアレイ201の先頭から4ビット目(4番目のアドレス)に書き込み禁止を示すアクセス制御情報が格納されているが、メモリアレイ201に格納されるべきデータより前のアドレスであれば他のアドレスに格納されても良い。また、識別情報は3ビットである必要はなく、格納データが識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。さらに、メモリアレイ201の容量は256ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【0080】
(2)上記実施例では、記憶装置20としてEEPROMを用いて説明したが、格納データを不揮発的に維持することができると共に、格納データを読み出し専用化することができる記憶装置であればEEPROMに限られない。
【0081】
(3)上記実施例では、メモリアレイ201の先頭3ビットに識別データを格納しているが、識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。また、メモリアレイ201の容量は256ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【0082】
(4)上記実施例では、5つの記憶装置20,21,22,23,24を5色(5個)の独立したインクカートリッジに備えた場合について説明したが、本実施例に係る記憶装置20は、2色〜4色、あるいは6色以上のインクカートリッジに対しても適用することができる。また、識別情報と記憶装置20〜24との対応付けは、記憶装置20〜24が装着されるインクカートリッジのインク種、インク色のみならず、インクカートリッジに格納される初期インク量であっても良い。
【0083】
(5)上記実施例では、インクジェットプリンタ用のインクカートリッジにインクカートリッジ情報を格納するための記憶装置として本実施例に係る記憶装置20を説明したが、本実施例に係る記憶装置20は他の態様にて用いられ得ることは言うまでもない。すなわち、複数の記憶装置を用いるシステムにおいて、特定の記憶装置に対してアクセスするためにメモリアレイ201の先頭3ビットに識別データを格納しているが、識別データの容量は識別すべき記憶装置の数によって適宜変更され得る。また、メモリアレイ201の容量は256ビットに限定されるものでなく、格納すべきデータ量に応じて適宜変更され得る。
【0084】
(6)記憶装置20が書き込み可能な状態において、リセット信号RSTは電源遮断時にも出力されるので、たとえデータの書き込みの最中に偶発的に電源が遮断されても、その時点で書き込みの完了しているデータについては書き込みが終了され、また、本実施例では1ビット単位でデータが書き込まれるので、書き込みの完了しているデータについてはデータ化け等の問題を回避することができる。
【0085】
(7)電源遮断時には電源補償回路によって所定期間は電源供給が補償されると共に、データの書き込みに際しては、インク残量またはインク消費量といった書き込み優先データから順次書き込まれていく。したがって、複数の記憶装置20,21,22,23,24に対して書き込みが必要な場合にも、全ての記憶装置に対して書き込み優先データの書き込みを完了することができる。
【0086】
以上、実施例に基づき本発明に係る記憶装置、記憶システム、記憶装置の読み出し専用化方法を説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることはもちろんである。
【図面の簡単な説明】
【0087】
【図1】本実施例に係る複数の記憶装置およびホストコンピュータを含む記憶システムの構成例を示す説明図である。
【図2】通常時にホストコンピュータから送出されるデータ列の一例を示す説明図である。
【図3】工場出荷時の記憶装置に対する書き込みに際してホストコンピュータから送出されるデータ列の一例を示す説明図である。
【図4】実施例に従う記憶装置の内部回路構成を示すブロック図である。
【図5】記憶装置にアクセスする際にホストコンピュータによって実行される処理ルーチンを示すフローチャートである。
【図6】ホストコンピュータによってアクセスされた際に記憶装置の各構成回路によって実行される処理ルーチンを示すフローチャートである。
【図7】データ読み出し時におけるリセット信号RST、クロック信号SCK、データ信号CDAおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【図8】データ書き込み時におけるリセット信号RST、クロック信号SCK、データ信号CDAおよびアドレスカウンタ値の時間的関係を示すタイミングチャートである。
【図9】工場出荷時における記憶装置に対するデータ書き込み処理の流れを示すフローチャートである。
【図10】工場出荷時の書き込み処理を実施する際の設定用ホストコンピュータと記憶装置の接続関係の一例を示す説明図である。
【図11】実施例において記憶装置がインクカートリッジに適用される一例を示す説明図である。
【符号の説明】
【0088】
10…ホストコンピュータ
100…設定用ホストコンピュータ100
20,21,22,23,24…記憶装置
200…メモリモジュール
201…メモリアレイ
202…アドレスカウンタ
203…IDコンパレータ
204…オペレーションコードデコーダ
205…I/Oコントローラ
206…リードライトコントローラ
VDL…電源電圧供給線
VDDH…電源正極端子
VDDM…電源正極端子
CL…クロック信号線
DL…データ信号線
RL…リセット信号線
CB…クロックバス
DB…データバス
RB…リセットバス
VSC…電源負極信号線
COL…カートリッジアウト信号線
COT…カートリッジアウト検出端子
CT…クロック信号端子
DT…データ信号端子
RT…リセット信号端子
SCK…クロック信号
CDA…データ信号
RST…リセット信号
COO…カートリッジアウト信号
【特許請求の範囲】
【請求項1】
先頭アドレスからシーケンシャルにアクセスされる記憶装置であって、
データ格納開始アドレスよりも先にアクセスされるアドレスに、記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記メモリアレイに対する書き込み要求または読み出し要求のいずれかを含むアクセス要求を受信する受信部と、
前記受信したアクセス要求が前記メモリアレイに対する書き込み要求である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備える記憶装置。
【請求項2】
請求項1に記載の記憶装置において、
前記アクセス制御情報が格納されるアドレスは、先頭アドレスから4番目のアドレスであり、
前記アクセス制御部は、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う入出力制御部と、
前記受信部を介して入力されたアクセス要求に含まれる書き込み/読み出し命令を解析する命令デコーダと、
前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備える記憶装置。
【請求項3】
請求項2に記載の記憶装置において、
前記メモリアレイは、先頭アドレスから3番目のアドレスまでに記憶装置を識別するための識別情報を格納し、
前記アクセス要求にはさらに、前記記憶装置を特定するための記憶装置識別情報が含まれており、
前記記憶装置はさらに、
前記メモリアレイから前記識別情報を取得し、その取得した識別情報と前記受信したアクセス要求に含まれる記憶装置識別情報とが一致するか否かを判定するIDコンパレータであって、前記識別情報と前記記憶装置識別情報とが一致する場合には、前記命令デコーダに対して、前記アクセス要求に含まれる命令の解析を許可する許可信号を送信するIDコンパレータを備える記憶装置。
【請求項4】
請求項3に記載の記憶装置において、
前記受信部は、
前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、
データを入出力するためのデータ端子と、
リセット信号を受信するリセット信号端子とを備え、
前記記憶装置はさらに、
前記データ端子と接続されているデータバスと、
前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタとを備える記憶装置。
【請求項5】
先頭アドレスからシーケンシャルにアクセスされる記憶装置であって、
先頭アドレスから3番目のアドレスまでに記憶装置を識別するための識別情報を格納し、先頭アドレスから4番目のアドレスに記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、
データ列を入出力するためのデータ端子と、
リセット信号を受信するリセット信号端子と、
前記データ端子と接続されているデータバスと、
前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタと、
前記データバスに接続されていると共に、前記データ列に含まれる記憶装置識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するIDコンパレータであって、前記記憶装置識別情報と前記識別情報とが一致する場合には、前記データ列に含まれる命令の解析を許可する許可信号を出力するIDコンパレータと、
前記メモリアレイと前記データ端子との間に配置され、受信した命令に応じて前記メモリアレイに対するデータ転送方向および前記データバスのデータ転送方向を制御すると共に、命令を受信するまでは、前記メモリアレイに対するデータ転送方向をデータ読み出し方向に設定し且つ前記データバスとの接続を遮断する入出力制御装置と、
前記データバスおよび前記IDコンパレータと接続されていると共に、前記IDコンパレータから前記許可信号を受け取った場合には、前記データ列に含まれる命令を解析する命令デコーダと、
前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備える記憶装置。
【請求項6】
請求項1ないし請求項5のいずれかの請求項に記載の記憶装置を備える印刷記録材収容容器。
【請求項7】
請求項6に記載の印刷記録材収容容器において、
前記印刷記録材収容容器は、収容するインク種に対応してインク種毎に異なる識別情報を有する記憶装置を備えることを特徴とする印刷記録材収容容器。
【請求項8】
アクセス開始位置からメモリセル単位にてシーケンシャルにアクセスされる記憶装置であって、
複数のメモリセルを備えると共に、先頭から3つのメモリセルに記憶装置を識別するための識別情報を格納し、先頭から4つ目のメモリセルに記憶装置に対する書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記記憶装置に対するアクセス要求を受信する受信部と、
前記受信したアクセス要求に書き込み要求が含まれている場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備える記憶装置。
【請求項9】
シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置であって、所定のデータを格納する記憶装置の読み出し専用化方法であって、
リセット信号の検出により、アドレスカウンタのカウンタ値を初期値にリセットすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、
データバスに送出された書き込み命令に基づいて前記データバスのデータ転送方向を書き込み方向に設定すると共に前記メモリアレイに対するデータ転送方向を書き込み方向に設定し、
前記データ転送方向の設定終了後に、前記アドレスカウンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、
前記アドレスカウンタのカウント値にしたがって、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにメモリアレイに対する書き込みを禁止するアクセス制御情報を書き込む方法。
【請求項10】
請求項9に記載の方法において、
前記アクセス制御情報は先頭アドレスから4番目のアドレスに書き込まれ、
前記製造方法はさらに、
前記アドレスカウンタのカウント値にしたがって前記メモリアレイの先頭アドレスから3番目のアドレスまでに識別情報を書き込む方法。
【請求項11】
シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置においてメモリアレイの記憶領域の先頭位置から4番目の位置に書き込み可否を示すアクセス制御情報を格納する記憶装置の読み出し専用化方法であって、
前記記憶装置のメモリアレイに格納されている前記識別情報と一致する識別情報を検索し、
前記メモリアレイに格納されている前記識別情報と一致する識別情報を検索した場合には、前記検索した識別情報および書き込み命令を前記記憶装置に対して送出し、
前記メモリアレイの記憶領域の末尾位置に対応する書き込みデータの次に前記識別情報およびアクセス制御情報を有するデータ列を前記記憶装置に対して送出し、
アドレスカウンタのカウント値にしたがって、前記メモリアレイの記憶領域の末尾位置までデータを書き込み、続いて前記メモリアレイの記憶領域の先頭位置から4番目の位置に読み出しの禁止を示すアクセス制御情報を書き込む方法。
【請求項12】
クロック信号線、データ信号線およびリセット信号線とバス接続されている複数の不揮発性の記憶装置と、クロック信号線、データ信号線およびリセット信号線を介して記憶装置と接続されている制御装置とを備える記憶システムにおいて、
前記制御装置は、
クロック信号生成回路と、
前記記憶装置を初期化するリセット信号を生成するリセット信号生成回路と、
前記複数の記憶装置のうち所望の記憶装置の識別情報に対応する識別情報を発行する識別情報発行回路と、
前記生成されたクロック信号に同期させて、前記発行された識別情報、読み書きコマンドを含むデータ列を前記データ信号線に送出するデータ送出回路とを備え、
前記各記憶装置は、
前記データ信号線と接続されているデータバスと、
シーケンシャルにアクセスされると共に、その記憶領域の先頭位置から所定の位置に、データの書き込みの可否を示すアクセス制御情報が格納されるメモリアレイと、
前記データバスに接続されていると共に、前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するIDコンパレータと、
前記メモリアレイおよび前記データバス間に配置されていると共に、受信した命令に応じて前記データバスおよび前記メモリアレイに対するデータ転送を制御する入出力制御装置と、
前記データバスおよび前記IDコンパレータ比較装置と接続され、前記比較装置によって前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致すると判定された場合には、前記データ列に含まれる書き込み/読み出し命令を解析する命令デコーダと、
前記入出力制御装置と命令デコーダとの間に配置され、前記解析された命令が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記入出力制御装置に対して書き込み命令を送信しないリードライト制御部とを備える、
記憶システム。
【請求項13】
請求項12に記載の記憶システムにおいて、
前記記憶装置はさらに
前記クロック信号線を介して入力されたクロック信号に同期してカウンタ値をカウントアップし、前記記憶セルの記憶領域のアクセスすべき位置を指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタを備え、
前記入出力制御装置は、初期化時には前記メモリアレイに対するデータ転送方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し、前記命令デコーダによる書き込み/読み出し命令の解析が終了するまで、前記初期化時の状態を維持することを特徴とする記憶システム。
【請求項1】
先頭アドレスからシーケンシャルにアクセスされる記憶装置であって、
データ格納開始アドレスよりも先にアクセスされるアドレスに、記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記メモリアレイに対する書き込み要求または読み出し要求のいずれかを含むアクセス要求を受信する受信部と、
前記受信したアクセス要求が前記メモリアレイに対する書き込み要求である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備える記憶装置。
【請求項2】
請求項1に記載の記憶装置において、
前記アクセス制御情報が格納されるアドレスは、先頭アドレスから4番目のアドレスであり、
前記アクセス制御部は、
前記メモリアレイに対するデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う入出力制御部と、
前記受信部を介して入力されたアクセス要求に含まれる書き込み/読み出し命令を解析する命令デコーダと、
前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備える記憶装置。
【請求項3】
請求項2に記載の記憶装置において、
前記メモリアレイは、先頭アドレスから3番目のアドレスまでに記憶装置を識別するための識別情報を格納し、
前記アクセス要求にはさらに、前記記憶装置を特定するための記憶装置識別情報が含まれており、
前記記憶装置はさらに、
前記メモリアレイから前記識別情報を取得し、その取得した識別情報と前記受信したアクセス要求に含まれる記憶装置識別情報とが一致するか否かを判定するIDコンパレータであって、前記識別情報と前記記憶装置識別情報とが一致する場合には、前記命令デコーダに対して、前記アクセス要求に含まれる命令の解析を許可する許可信号を送信するIDコンパレータを備える記憶装置。
【請求項4】
請求項3に記載の記憶装置において、
前記受信部は、
前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、
データを入出力するためのデータ端子と、
リセット信号を受信するリセット信号端子とを備え、
前記記憶装置はさらに、
前記データ端子と接続されているデータバスと、
前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタとを備える記憶装置。
【請求項5】
先頭アドレスからシーケンシャルにアクセスされる記憶装置であって、
先頭アドレスから3番目のアドレスまでに記憶装置を識別するための識別情報を格納し、先頭アドレスから4番目のアドレスに記憶装置に対するデータの書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記メモリアレイにおけるアドレスを指定するためのクロック信号を受け付けるクロック信号端子と、
データ列を入出力するためのデータ端子と、
リセット信号を受信するリセット信号端子と、
前記データ端子と接続されているデータバスと、
前記受信したクロック信号に同期してカウンタ値をカウントアップし、前記メモリアレイのアドレスを指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタと、
前記データバスに接続されていると共に、前記データ列に含まれる記憶装置識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するIDコンパレータであって、前記記憶装置識別情報と前記識別情報とが一致する場合には、前記データ列に含まれる命令の解析を許可する許可信号を出力するIDコンパレータと、
前記メモリアレイと前記データ端子との間に配置され、受信した命令に応じて前記メモリアレイに対するデータ転送方向および前記データバスのデータ転送方向を制御すると共に、命令を受信するまでは、前記メモリアレイに対するデータ転送方向をデータ読み出し方向に設定し且つ前記データバスとの接続を遮断する入出力制御装置と、
前記データバスおよび前記IDコンパレータと接続されていると共に、前記IDコンパレータから前記許可信号を受け取った場合には、前記データ列に含まれる命令を解析する命令デコーダと、
前記命令デコーダによる命令の解析結果が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信した書き込み命令を前記入出力制御部に対して送出しないリードライト制御部とを備える記憶装置。
【請求項6】
請求項1ないし請求項5のいずれかの請求項に記載の記憶装置を備える印刷記録材収容容器。
【請求項7】
請求項6に記載の印刷記録材収容容器において、
前記印刷記録材収容容器は、収容するインク種に対応してインク種毎に異なる識別情報を有する記憶装置を備えることを特徴とする印刷記録材収容容器。
【請求項8】
アクセス開始位置からメモリセル単位にてシーケンシャルにアクセスされる記憶装置であって、
複数のメモリセルを備えると共に、先頭から3つのメモリセルに記憶装置を識別するための識別情報を格納し、先頭から4つ目のメモリセルに記憶装置に対する書き込みの可否を示すアクセス制御情報を格納する不揮発性のメモリアレイと、
前記記憶装置に対するアクセス要求を受信する受信部と、
前記受信したアクセス要求に書き込み要求が含まれている場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記受信したアクセス要求を実行しないアクセス制御部とを備える記憶装置。
【請求項9】
シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置であって、所定のデータを格納する記憶装置の読み出し専用化方法であって、
リセット信号の検出により、アドレスカウンタのカウンタ値を初期値にリセットすると共にクロック信号に同期したカウンタ値のカウントアップを禁止し、
データバスに送出された書き込み命令に基づいて前記データバスのデータ転送方向を書き込み方向に設定すると共に前記メモリアレイに対するデータ転送方向を書き込み方向に設定し、
前記データ転送方向の設定終了後に、前記アドレスカウンタにおけるクロック信号に同期したカウンタ値のカウントアップを許容し、
前記アドレスカウンタのカウント値にしたがって、先頭アドレスから所定の順番の次のアドレスからデータを書き込み、最後に先頭アドレスから所定の順番のアドレスにメモリアレイに対する書き込みを禁止するアクセス制御情報を書き込む方法。
【請求項10】
請求項9に記載の方法において、
前記アクセス制御情報は先頭アドレスから4番目のアドレスに書き込まれ、
前記製造方法はさらに、
前記アドレスカウンタのカウント値にしたがって前記メモリアレイの先頭アドレスから3番目のアドレスまでに識別情報を書き込む方法。
【請求項11】
シーケンシャルにアクセスされるメモリアレイを有する不揮発性の記憶装置においてメモリアレイの記憶領域の先頭位置から4番目の位置に書き込み可否を示すアクセス制御情報を格納する記憶装置の読み出し専用化方法であって、
前記記憶装置のメモリアレイに格納されている前記識別情報と一致する識別情報を検索し、
前記メモリアレイに格納されている前記識別情報と一致する識別情報を検索した場合には、前記検索した識別情報および書き込み命令を前記記憶装置に対して送出し、
前記メモリアレイの記憶領域の末尾位置に対応する書き込みデータの次に前記識別情報およびアクセス制御情報を有するデータ列を前記記憶装置に対して送出し、
アドレスカウンタのカウント値にしたがって、前記メモリアレイの記憶領域の末尾位置までデータを書き込み、続いて前記メモリアレイの記憶領域の先頭位置から4番目の位置に読み出しの禁止を示すアクセス制御情報を書き込む方法。
【請求項12】
クロック信号線、データ信号線およびリセット信号線とバス接続されている複数の不揮発性の記憶装置と、クロック信号線、データ信号線およびリセット信号線を介して記憶装置と接続されている制御装置とを備える記憶システムにおいて、
前記制御装置は、
クロック信号生成回路と、
前記記憶装置を初期化するリセット信号を生成するリセット信号生成回路と、
前記複数の記憶装置のうち所望の記憶装置の識別情報に対応する識別情報を発行する識別情報発行回路と、
前記生成されたクロック信号に同期させて、前記発行された識別情報、読み書きコマンドを含むデータ列を前記データ信号線に送出するデータ送出回路とを備え、
前記各記憶装置は、
前記データ信号線と接続されているデータバスと、
シーケンシャルにアクセスされると共に、その記憶領域の先頭位置から所定の位置に、データの書き込みの可否を示すアクセス制御情報が格納されるメモリアレイと、
前記データバスに接続されていると共に、前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致するか否かを判定するIDコンパレータと、
前記メモリアレイおよび前記データバス間に配置されていると共に、受信した命令に応じて前記データバスおよび前記メモリアレイに対するデータ転送を制御する入出力制御装置と、
前記データバスおよび前記IDコンパレータ比較装置と接続され、前記比較装置によって前記制御装置から送出された識別情報と前記メモリアレイに格納されている識別情報とが一致すると判定された場合には、前記データ列に含まれる書き込み/読み出し命令を解析する命令デコーダと、
前記入出力制御装置と命令デコーダとの間に配置され、前記解析された命令が書き込み命令である場合には、前記メモリアレイにおける前記アクセス制御情報を参照し、書き込みが許容されていない場合には、前記入出力制御装置に対して書き込み命令を送信しないリードライト制御部とを備える、
記憶システム。
【請求項13】
請求項12に記載の記憶システムにおいて、
前記記憶装置はさらに
前記クロック信号線を介して入力されたクロック信号に同期してカウンタ値をカウントアップし、前記記憶セルの記憶領域のアクセスすべき位置を指定すると共に、初期化時にはカウンタ値を初期値にリセットするアドレスカウンタを備え、
前記入出力制御装置は、初期化時には前記メモリアレイに対するデータ転送方向を読み出し方向に設定し且つ前記データバスに対するデータ転送を遮断し、前記命令デコーダによる書き込み/読み出し命令の解析が終了するまで、前記初期化時の状態を維持することを特徴とする記憶システム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−171930(P2006−171930A)
【公開日】平成18年6月29日(2006.6.29)
【国際特許分類】
【出願番号】特願2004−360787(P2004−360787)
【出願日】平成16年12月14日(2004.12.14)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成18年6月29日(2006.6.29)
【国際特許分類】
【出願日】平成16年12月14日(2004.12.14)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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