集積回路装置、電気光学装置及び電子機器
【課題】階調電圧の下限電圧をグランド電圧にできる集積回路装置、電気光学装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、階調電圧生成回路１６０と、ドライバー回路１００−１〜１００−ｋと、を含み、階調電圧生成回路１６０は、高電圧側電源電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して階調電圧ＶＧ１〜ＶＧｉを生成し、ドライバー回路１００−１〜１００−ｋは、第１のキャパシターＣＩ１〜ＣＩｋと第２のキャパシターＣＦ１〜ＣＦｋとを有するデータ線駆動回路１４０−１〜１４０−ｋを有し、データ線駆動回路１４０−１〜１４０−ｋは、第１のキャパシターＣＩ１〜ＣＩｋと第２のキャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行って、下限電圧がグランド電圧ＶＳＳより高くなる出力範囲のデータ電圧Ｖ１〜Ｖｋを出力する。
【解決手段】集積回路装置は、階調電圧生成回路１６０と、ドライバー回路１００−１〜１００−ｋと、を含み、階調電圧生成回路１６０は、高電圧側電源電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して階調電圧ＶＧ１〜ＶＧｉを生成し、ドライバー回路１００−１〜１００−ｋは、第１のキャパシターＣＩ１〜ＣＩｋと第２のキャパシターＣＦ１〜ＣＦｋとを有するデータ線駆動回路１４０−１〜１４０−ｋを有し、データ線駆動回路１４０−１〜１４０−ｋは、第１のキャパシターＣＩ１〜ＣＩｋと第２のキャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行って、下限電圧がグランド電圧ＶＳＳより高くなる出力範囲のデータ電圧Ｖ１〜Ｖｋを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶パネル（電気光学パネル）を駆動するドライバー（集積回路装置）では、階調電圧生成回路により階調電圧を生成し、その階調電圧に基づいてデータ電圧を出力している（例えば、特許文献１に開示されたドライバー）。そのため、データ電圧の出力電圧範囲に応じた電圧範囲の階調電圧を生成する必要があるという課題がある。
【０００３】
例えば、ボルテージフォロア型のデータ線駆動回路によりデータ電圧を出力する場合、データ電圧の出力電圧範囲と同じ電圧範囲の階調電圧を生成する。しかしながら、この場合には、階調電圧の上限電圧と下限電圧をアンプから供給する必要があり、各電圧を安定させるための外付けの安定化容量が必要となってしまう。
【０００４】
また、データ電圧の出力電圧範囲と同じ電圧範囲の階調電圧を生成する場合には、データ線駆動回路の電源を階調電圧生成回路にも供給する必要がある。この電源は、例えば昇圧回路から供給され、昇圧回路の出力電圧には、データ線駆動回路等の消費電流に応じて電圧ドロップ（電圧低下）が生じる。ここで、近年では液晶パネルの高精細化が進み、画素当たりの駆動時間が短縮される傾向にある。そのため、階調電圧を生成するラダー抵抗の抵抗値を小さくする必要があり、抵抗値を小さくしたことで階調電圧生成回路の消費電流が増加する。そうすると、昇圧回路の出力電圧の電圧ドロップも増大し、データ電圧の出力電圧範囲を確保することが困難となってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１０７８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、階調電圧の下限電圧をグランド電圧にできる集積回路装置、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、複数の階調電圧を出力する階調電圧生成回路と、前記複数の階調電圧を受けて、複数のデータ線を駆動する複数のドライバー回路と、を含み、前記階調電圧生成回路は、高電圧側電源電圧とグランド電圧との間を電圧分割して前記複数の階調電圧を生成し、前記複数のドライバー回路の各ドライバー回路は、第１のキャパシターと第２のキャパシターとを有するデータ線駆動回路を有し、前記データ線駆動回路は、前記第１のキャパシターと前記第２のキャパシターとの容量比に応じた増幅率の反転増幅を行って、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力する集積回路装置に関係する。
【０００８】
本発明の一態様によれば、電源回路が高電圧側電源電圧を出力し、階調電圧生成回路が、その高電圧側電源電圧とグランド電圧との間を電圧分割して複数の階調電圧を生成し、各ドライバー回路に設けられるデータ線駆動回路が、第１のキャパシターと第２のキャパシターとの容量比に応じた増幅率の反転増幅を行って、各ドライバー回路が、複数の階調電圧に基づくデータ電圧をデータ線に出力する。
【０００９】
このように本発明の一態様によれば、階調電圧生成回路が、高電圧側電源電圧とグランド電圧との間を電圧分割して複数の階調電圧を生成する。そのため、階調電圧生成回路の低電圧側電源電圧を供給するためのアンプを省略し、そのアンプの出力電圧を安定化するための外付けの安定化容量を省略できる。
【００１０】
また、本発明の一態様によれば、データ線駆動回路が、第１のキャパシターと第２のキャパシターの容量比に応じた増幅率の反転増幅を行う。これにより、高電圧側電源電圧とグランド電圧との間を電圧分割して生成された複数の階調電圧に基づいて、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力できる。
【００１１】
また、本発明の一態様では、前記データ線駆動回路は、第１の入力端子のノードがサミングノードであり、出力端子のノードが出力ノードである演算増幅器を有し、前記第１のキャパシターは、前記データ線駆動回路の入力ノードと前記サミングノードとの間に設けられ、前記第２のキャパシターは、前記出力ノードと前記サミングノードとの間に設けられてもよい。
【００１２】
このようにすれば、第１のキャパシターと第２のキャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。具体的には、データ線駆動回路に入力される電圧が第１のキャパシターに供給され、演算増幅器から出力される電圧が第２のキャパシターによって帰還されることで、容量比に応じた増幅率の反転増幅を行うことができる。
【００１３】
また、本発明の一態様では、前記データ線駆動回路は、前記グランド電圧より高いアナログ基準電圧を基準として前記反転増幅を行ってもよい。
【００１４】
このようにすれば、高電圧側電源電圧とグランド電圧との間を電圧分割して生成された複数の階調電圧に基づいて、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力するデータ線駆動回路を実現できる。
【００１５】
また、本発明の一態様では、前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記アナログ基準電圧をＶＡとし、前記データ線駆動回路に入力される入力電圧をＶＩＮとし、前記データ線駆動回路が出力する前記データ電圧をＶＱとするときに、前記データ線駆動回路は、ＶＱ＝ＶＡ−Ｃ１／Ｃ２×（ＶＩＮ−ＶＡ）となる前記データ電圧を出力してもよい。
【００１６】
このようにすれば、グランド電圧より高いアナログ基準電圧を基準として反転増幅を行うデータ線駆動回路を実現できる。また、第１のキャパシターと第２のキャパシターとの容量比に応じた増幅率として、−Ｃ１／Ｃ２の増幅率で反転増幅を行うデータ線駆動回路を実現できる。
【００１７】
また、本発明の一態様では、前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をＶＤＤＲＨとするときに、前記アナログ基準電圧がＶＡ＝ＶＤＤＲＨ／（１＋Ｃ１／Ｃ２）に設定されてもよい。
【００１８】
このようにすれば、アナログ基準電圧がＶＡ＝ＶＤＤＲＨ／（１＋Ｃ１／Ｃ２）に設定されることで、アナログ基準電圧がグランド電圧より高い電圧に設定され、そのアナログ基準電圧を基準として反転増幅できる。
【００１９】
また、本発明の一態様では、前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をＶＤＤＲＨとし、前記下限電圧をＶＤＤＲＬとするときに、前記高電圧側電源電圧がＶＤＤＲＷ＝Ｃ２／Ｃ１×（ＶＤＤＲＨ−ＶＤＤＲＬ）に設定され、前記階調電圧生成回路は、前記高電圧側電源電圧ＶＤＤＲＷと前記グランド電圧との間を電圧分割して前記複数の階調電圧を生成してもよい。
【００２０】
このようにすれば、高電圧側電源電圧がＶＤＤＲＷ＝Ｃ２／Ｃ１×（ＶＤＤＲＨ−ＶＤＤＲＬ）に設定されることで、下限電圧がＶＤＤＲＬとなる出力範囲のデータ電圧を出力できる。このようにして、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力できる。
【００２１】
ここで、データ線駆動回路や階調電圧生成回路の電源が昇圧回路から供給される場合、これらの回路の消費電流が増大すると、昇圧回路から出力される電圧の電圧ドロップが増大してしまう。このように昇圧回路の電圧ドロップが増大すると、データ電圧の出力範囲の上限電圧が確保できなくなってしまう。
【００２２】
この点、本発明の一態様では、Ｃ１≧Ｃ２であってもよい。
【００２３】
このように本発明の一態様によれば、Ｃ１≧Ｃ２であることで、データ電圧の出力範囲を複数の階調電圧の電圧範囲より広い電圧範囲にすることができる。これにより、複数の階調電圧の電圧範囲を、昇圧前の電源電圧より低い上限電圧の電圧範囲にできる。このようにして、昇圧前の電源から階調電圧生成回路の電源を供給して、昇圧回路から出力される電圧の電圧ドロップを軽減できる。
【００２４】
また、本発明の一態様では、前記データ線駆動回路は、前記入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、前記第１のノードとアナログ基準電圧のノードとの間に設けられた第２のスイッチ素子と、第２のノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、前記第２のノードと前記アナログ基準電圧のノードとの間に設けられた第４のスイッチ素子と、前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、を有し、前記第１のキャパシターは、前記第１のノードと前記サミングノードとの間に設けられ、前記第２のキャパシターは、前記サミングノードと前記第２のノードとの間に設けられてもよい。
【００２５】
このようにすれば、演算増幅器と第１のキャパシターと第２のキャパシターを含み、第１のキャパシターと第２のキャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。また、演算増幅器のオフセット電圧をキャンセルして、演算増幅器のオフセット電圧に依存しないデータ電圧を出力するオフセットフリーを実現できる。
【００２６】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電気光学装置に関係する。
【００２７】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２８】
【図１】図１（Ａ）、図１（Ｂ）は、集積回路装置の比較例。
【図２】本実施形態の集積回路装置の構成例。
【図３】本実施形態の動作例の説明図。
【図４】本実施形態の動作例の説明図。
【図５】データ線駆動回路の詳細な構成例。
【図６】データ線駆動回路の詳細な構成例。
【図７】図７（Ａ）〜図７（Ｃ）は、データ線駆動回路の原理的な構成例。
【図８】電気光学装置の構成例。
【図９】データドライバーの構成例。
【図１０】図１０（Ａ）、図１０（Ｂ）は、電子機器の構成例。
【発明を実施するための形態】
【００２９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３０】
１．比較例
図１（Ａ）、図１（Ｂ）を用いて、本実施形態の比較例について説明する。図１（Ａ）には、本実施形態の比較例として、液晶パネル（電気光学パネル、電気光学装置）を駆動するドライバー（集積回路装置）の比較例を示す。この比較例のドライバーは、電源回路ＰＷ、階調電圧生成回路ＶＲＧ、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｓ（ｓは自然数）、データ線駆動回路ＤＲ１〜ＤＲｓを含む。
【００３１】
具体的には、電源回路ＰＷは、アンプＡＭＨ、ＡＭＬを含む。そして、アンプＡＭＨが電圧ＶＤＨを出力し、アンプＡＭＬが電圧ＶＤＬを出力する。ＶＤＨのノードには、ＶＤＨを安定化する（電圧値を一定に保つ）ための安定化容量ＣＨが接続される。同様に、ＶＤＬのノードには、安定化容量ＣＬが接続される。これらの容量ＣＨ、ＣＬは、ドライバーに外付けされる。階調電圧生成回路ＶＲＧは、電源電圧ＶＤＨ、ＶＤＬの間をラダー抵抗Ｒ１〜Ｒt-1（ｔは２以上の自然数）で電圧分割し、電圧分割により生成された階調電圧ＶＲ１〜ＶＲｔを出力する。Ｄ／Ａ変換回路ＤＡ１〜ＤＡｓは、階調電圧ＶＲ１〜ＶＲｔに基づいて画像データをＤ／Ａ変換し、Ｄ／Ａ変換により生成された出力電圧を出力する。そして、データ線駆動回路ＤＲ１〜ＤＲｓは、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｓからの出力電圧をバッファリングして、データ電圧を出力する。このデータ線駆動回路ＤＲ１〜ＤＲｓは、ボルテージフォロア型に接続されたオペアンプ（演算増幅器）により構成される。
【００３２】
このように、図１（Ａ）の比較例では、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｓからの出力電圧を、ボルテージフォロア型に接続されたオペアンプでバッファリングしてデータ電圧を出力する。そのため、データ電圧の出力電圧範囲は、階調電圧ＶＲ１〜ＶＲｔの電圧範囲と同じＶＤＬ〜ＶＤＨとなる。データ電圧の出力電圧範囲は、データ線駆動回路ＤＲ１〜ＤＲｓが出力可能な電圧範囲に制限されることから、一般に下限電圧ＶＤＬはグランド電圧ＶＳＳより高い電圧である。図１（Ａ）の比較例では、このＶＤＬを生成するために、アンプＡＭＬと外付けの安定化容量ＣＬを設けている。このように、ボルテージフォロア型のデータ線駆動回路を用いると、ＶＤＬを生成するために外付けの安定化容量ＣＬが必要となってしまう。
【００３３】
ここで、携帯電話等のバッテリーで動作する電子機器では、液晶パネルの駆動電圧を得るために電源電圧の昇圧を行っている。例えば、図１（Ｂ）に示すように、システム電源電圧ＶＤＤがドライバー内蔵の昇圧回路で２倍に昇圧され、昇圧により得られた電圧ＶＯＵＴがデータ線駆動回路と階調電圧生成回路に供給される。このとき、データ線駆動回路と階調電圧生成回路の消費電流は、昇圧回路の負荷電流となる。昇圧回路には昇圧インピーダンス（出力インピーダンス）があるため、負荷電流により出力電圧ＶＯＵＴの電圧ドロップ（電圧低下）が生じる。この電圧ドロップによりＶＯＵＴがＶＤＨより小さくなってしまうと、データ電圧の出力範囲が確保できなくなってしまう。
【００３４】
例えば、近年の高精細化の要請から１画素当たりの駆動時間が短縮化されており、その短縮された駆動時間に間に合わせるために、ラダー抵抗Ｒ１〜Ｒt-1を低抵抗にして時定数（Ｄ／Ａ変換回路の出力が所望の階調電圧に漸近する時定数）を小さくする。そうすると、階調電圧生成回路の消費電流が増加してしまい、昇圧回路の出力電圧ＶＯＵＴの電圧ドロップも増加してしまう。このように、階調電圧生成回路の消費電流が昇圧回路の負荷電流となることで、データ電圧の出力範囲を確保することが困難となってしまう。
【００３５】
２．集積回路装置
２．１．構成例
図２に、上記課題を解決するための本実施形態の集積回路装置の構成例を示す。図２に示す構成例は、第１〜第ｋのドライバー回路１００−１〜１００−ｋ（複数のドライバー回路。ｋは自然数）、電源回路１２０、階調電圧生成回路１６０（基準電圧生成回路）を含む。そして、この構成例は、高電圧側電源電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して第１〜第ｉの階調電圧ＶＧ１〜ＶＧｉ（ｉは２以上の自然数）を生成し、その階調電圧ＶＧ１〜ＶＧｉに基づいてデータ電圧Ｖ１〜Ｖｋを出力する回路である。
【００３６】
具体的には、電源回路１２０は、高電圧側電源電圧ＶＤＤＲＷを生成し、生成した電圧ＶＤＤＲＷを階調電圧生成回路１６０に供給する。例えば、電源回路１２０は、電源電圧ＶＤＤ（第１の電源電圧）とグランド電圧ＶＳＳ（第２の電源電圧）との間を抵抗分割して電圧ＶＤＤＲＷを出力し、その電圧ＶＤＤＲＷをボルテージフォロアでバッファリングして階調電圧生成回路１６０に供給してもよい。あるいは、電源回路１２０は、電源電圧ＶＤＤを昇圧して電圧ＶＯＵＴを出力する昇圧回路を含んでもよい。そして、電源回路１２０は、電圧ＶＯＵＴとグランド電圧ＶＳＳとの間を抵抗分割して電圧ＶＤＤＲＷを出力し、その電圧ＶＤＤＲＷをボルテージフォロアでバッファリングして階調電圧生成回路１６０に供給してもよい。
【００３７】
階調電圧生成回路１６０は、電源回路１２０からの電圧ＶＤＤＲＷを受けて、階調電圧ＶＧ１〜ＶＧｉをドライバー回路１００−１〜１００−ｋに出力する。具体的には、階調電圧生成回路１６０は、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を第１〜第i-1の抵抗素子ＲＧ１〜ＲＧi-1により抵抗分割（電圧分割）する。そして、階調電圧生成回路１６０は、抵抗分割により生成した階調電圧ＶＧ１〜ＶＧｉを第１〜第ｉの階調電圧ノードＮＧ１〜ＮＧｉに出力する。より具体的には、抵抗素子ＲＧ１〜ＲＧi-1は、ノードＮＧ１（電圧ＶＤＤＲＷのノード）とノードＮＧｉ（グランド電圧ＶＳＳのノード）との間に直列に設けられる。すなわち、ＲＧ１は、ＮＧ１とＮＧ２との間に設けられ、ＲＧ２は、ＮＧ２とＮＧ３との間に設けられる。そして、ＲＧi-1は、ＮＧi-1とＮＧｉとの間に設けられる。なお、電源回路１２０の出力（電圧ＶＤＤＲＷのノード）と抵抗素子ＲＧ１との間には、可変抵抗等の他の抵抗素子や、階調電圧をオン・オフするためのトランジスター等が設けられてもよい。
【００３８】
ドライバー回路１００−１〜１００−ｋは、階調電圧ＶＧ１〜ＶＧｉと第１〜第ｋの画像データＧＤ１〜ＧＤｋ（階調データ）とを受けて、第１〜第ｋのデータ電圧Ｖ１〜Ｖｋ（ソース電圧）を出力する。具体的には、ドライバー回路１００−１〜１００−ｋは、Ｄ／Ａ変換回路１１０−１〜１１０−ｋ（ＤＡＣ：Digital to Analog Converter、広義にはデータ電圧生成回路）、データ線駆動回路１４０−１〜１４０−ｋ（ソース線駆動回路）を含む。
【００３９】
Ｄ／Ａ変換回路１１０−１〜１１０−ｋは、画像データＧＤ１〜ＧＤｋを受けて、画像データＧＤ１〜ＧＤｋをＤ／Ａ変換し、Ｄ／Ａ変換により生成された電圧ＶＩ１〜ＶＩｋを出力する。Ｄ／Ａ変換回路１１０−１〜１１０−ｋは、階調電圧ＶＧ１〜ＶＧｉのうちから、画像データＧＤ１〜ＧＤｋに対応する階調電圧を選択することで、画像データＧＤ１〜ＧＤｋのＤ／Ａ変換を行う。
【００４０】
データ線駆動回路１４０−１〜１４０−ｋは、Ｄ／Ａ変換回路１１０−１〜１１０−ｋからの第１〜第ｋの入力電圧ＶＩ１〜ＶＩｋを受けて、データ電圧Ｖ１〜Ｖｋを第１〜第ｋのデータ線Ｓ１〜Ｓｋ（複数のデータ線）に出力する。具体的には、データ線駆動回路１４０−１〜１４０−ｋは、オペアンプＯＰ１〜ＯＰｋ（演算増幅器）、入力用キャパシターＣＩ１〜ＣＩｋ（第１のキャパシター）、帰還用キャパシターＣＦ１〜ＣＦｋ（第２のキャパシター）を含む。そして、データ線駆動回路１４０−１〜１４０−ｋは、入力用キャパシターＣＩ１〜ＣＩｋと帰還用キャパシターＣＦ１〜ＣＦｋとの容量比（例えばＣＩ１／ＣＦ１）に応じた増幅率（例えば、容量比ＣＩ１／ＣＦ１に等しい増幅率）で、入力電圧ＶＩ１〜ＶＩｋを反転増幅する。
【００４１】
より具体的には、オペアンプＯＰ１〜ＯＰｋの反転入力端子（第１の入力端子）には、サミングノードＮＥＧ１〜ＮＥＧｋ（基準ノード）が接続される。オペアンプＯＰ１〜ＯＰｋの非反転入力端子（正転入力端子、第２の入力端子）には、例えば電源回路１２０からアナログ基準電圧ＶＡ（例えば、図３で後述するＶＡ＝ＶＤＤＲＨ／２）が供給される。キャパシターＣＦ１〜ＣＦｋは、オペアンプＯＰ１〜ＯＰｋの出力ノード（出力端子のノード）とサミングノードＮＥＧ１〜ＮＥＧｋとの間に設けられる。キャパシターＣＩ１〜ＣＩｋは、データ線駆動回路１４０−１〜１４０−ｋの第１〜第ｋの入力ノードＮＩ１〜ＮＩｋとサミングノードＮＥＧ１〜ＮＥＧｋとの間に設けられる。キャパシターＣＩ１〜ＣＩｋには、Ｄ／Ａ変換回路１１０−１〜１１０−ｋからの入力電圧ＶＩ１〜ＶＩｋが入力される。そして、オペアンプＯＰ１〜ＯＰｋは、出力ノードにデータ電圧Ｖ１〜Ｖｋを出力する。例えば、データ線駆動回路１４０−１〜１４０−ｋは、後述する図５のデータ線駆動回路により構成できる。
【００４２】
２．２．動作例
ここで、上述の図１（Ａ）に示す比較例では、階調電圧生成回路の低電圧側電源電圧ＶＤＬを生成するためにアンプＡＭＬを用いている。そのため、アンプＡＭＬの出力電圧ＶＤＬを安定化する外付けの安定化容量ＣＬを設ける必要があった。また、比較例では、階調電圧生成回路の消費電流が昇圧回路の負荷電流となっている。そのため、階調電圧生成回路の消費電流が増加することで、昇圧回路の出力電圧ＶＯＵＴの電圧ドロップが増大してしまうという問題もあった。
【００４３】
この点、本実施形態によれば、電源回路１２０が高電圧側電源電圧ＶＤＤＲＷを出力し、階調電圧生成回路１６０が、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して階調電圧ＶＧ１〜ＶＧｉを生成し、データ線駆動回路１４０−１〜１４０−ｋが、入力用キャパシターＣＩ１〜ＣＩｋと帰還用キャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行い、ドライバー回路１００−１〜１００−ｋが、階調電圧ＶＧ１〜ＶＧｉに基づくデータ電圧Ｖ１〜Ｖｋを出力する。
【００４４】
このように本実施形態によれば、階調電圧生成回路１６０が、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して階調電圧ＶＧ１〜ＶＧｉを生成する。そのため、階調電圧生成回路の低電圧側電源電圧を供給するためのアンプと、外付けの安定化容量を省略できる。これにより、外付けの部品点数を削減して、コスト削減と実装面積の削減を実現できる。
【００４５】
また、本実施形態によれば、データ線駆動回路１４０−１〜１４０−ｋが、キャパシターＣＩ１〜ＣＩｋとキャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行う。これにより、データ線駆動回路１４０−１〜１４０−ｋが、下限電圧がグランド電圧ＶＳＳより高くなる出力範囲のデータ電圧を出力できる。例えば、図３に示すように、データ線駆動回路１４０−１〜１４０−ｋが反転増幅を行うことで、ＶＤＤＲＷ（例えば４Ｖ）がデータ電圧の下限電圧ＶＤＤＲＬ（０．５Ｖ）として出力され、ＶＳＳ（０Ｖ）がデータ電圧の上限電圧ＶＤＤＲＨ（４．５Ｖ）として出力される。このようにして、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して生成された階調電圧ＶＧ１〜ＶＧｉに基づいて、下限電圧がグランド電圧ＶＳＳより高くなる出力範囲のデータ電圧を出力できる。
【００４６】
本実施形態では、データ線駆動回路１４０−１〜１４０−ｋが、オペアンプＯＰ１〜ＯＰｋを有し、オペアンプＯＰ１〜ＯＰｋの反転入力端子のノードがサミングノードＮＥＧ１〜ＮＥＧｋであり、オペアンプＯＰ１〜ＯＰｋの出力端子のノードが出力ノードであってもよい。そして、キャパシターＣＩ１〜ＣＩｋが、データ線駆動回路１４０−１〜１４０−ｋの入力ノードＮＩ１〜ＮＩｋとサミングノードＮＥＧ１〜ＮＥＧｋとの間に設けられ、キャパシターＣＦ１〜ＣＦｋが、出力ノードとサミングノードＮＥＧ１〜ＮＥＧｋとの間に設けられてもよい。
【００４７】
このようにすれば、キャパシターＣＩ１〜ＣＩｋとキャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。具体的には、キャパシターＣＩ１〜ＣＩｋに入力電圧ＶＩ１〜ＶＩｋが入力され、キャパシターＣＦ１〜ＣＦｋにより出力電圧Ｖ１〜Ｖｋが帰還されることで、容量比ＣＩ１／ＣＦ１〜ＣＩｋ／ＣＦｋに応じた増幅率の反転増幅を行うことができる。
【００４８】
また、本実施形態では、データ線駆動回路１４０−１〜１４０−ｋが、グランド電圧ＶＳＳより高いアナログ基準電圧ＶＡを基準として反転増幅を行ってもよい。
【００４９】
このようにすれば、下限電圧がグランド電圧ＶＳＳより高くなる出力範囲のデータ電圧を出力するデータ線駆動回路を実現できる。例えば、図３に示すように、ＶＳＳ〜ＶＤＤＲＷ＝０Ｖ〜４Ｖの階調電圧を、ＶＡ＝２．２５Ｖを基準として反転増幅（−１倍）することで、ＶＤＤＲＬ〜ＶＤＤＲＨ＝０．５Ｖ〜４．５Ｖの電圧範囲のデータ電圧を出力できる。
【００５０】
また、本実施形態では、入力用キャパシターの容量値をＣ１とし、帰還用キャパシターの容量値をＣ２とし、データ線駆動回路の入力電圧をＶＩＮとし、データ電圧をＶＱとするときに、データ線駆動回路１４０−１〜１４０−ｋが、下式（１）に示すデータ電圧ＶＱを出力してもよい。
【００５１】
ＶＱ＝ＶＡ−Ｃ１／Ｃ２×（ＶＩＮ−ＶＡ） ・・・ （１）
このようにすれば、グランド電圧ＶＳＳより高いアナログ基準電圧ＶＡを基準として、データ線駆動回路１４０−１〜１４０−ｋの入力電圧ＶＩ１〜ＶＩｋを反転増幅できる。また、入力用キャパシターＣＩ１〜ＣＩｋと帰還用キャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行うことができる。例えば図３に示すように、Ｃ１／Ｃ２＝１、ＶＡ＝２．２５Ｖのとき、ＶＩＮ＝ＶＤＤＲＷ＝４ＶはＶＡ＝２．２５Ｖを基準として−Ｃ１／Ｃ２＝−１倍され、ＶＱ＝ＶＤＤＲＬ＝０．５Ｖが出力される。
【００５２】
また、本実施形態では、データ電圧の出力範囲の上限電圧をＶＤＤＲＨとするときに、前記アナログ基準電圧が、下式（２）に示すＶＡに設定されてもよい。
【００５３】
ＶＡ＝ＶＤＤＲＨ／（１＋Ｃ１／Ｃ２） ・・・ （２）
このようにすれば、アナログ基準電圧ＶＡをグランド電圧ＶＳＳより高い電圧に設定し、そのＶＡを基準として反転増幅できる。例えば図３において、ＶＡ＝４．５Ｖ／（１＋１）＝２．２５Ｖが設定されることで、上述のようにＶＡ＝２．２５Ｖを基準として反転増幅できる。また本実施形態によれば、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して生成された階調電圧ＶＧ１〜ＶＧｉに基づいて、上限電圧がＶＤＤＲＨとなるデータ電圧を出力できる。すなわち、上式（１）と上式（２）より下式（３）が成り立ち、ＶＩＮ＝ＶＳＳ＝０Ｖに対してＶＱ＝ＶＤＤＲＨが出力される。
【００５４】
ＶＱ＝ＶＤＤＲＨ−Ｃ１／Ｃ２×ＶＩＮ ・・・ （３）
また、本実施形態では、データ電圧の出力範囲の下限電圧をＶＤＤＲＬとするときに、高電圧側電源電圧が、下式（４）に示すＶＤＤＲＷに設定され、階調電圧生成回路１６０が、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して階調電圧ＶＧ１〜ＶＧｉを生成してもよい。
【００５５】
ＶＤＤＲＷ＝Ｃ２／Ｃ１×（ＶＤＤＲＨ−ＶＤＤＲＬ） ・・・ （４）
このようにすれば、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して生成された階調電圧ＶＧ１〜ＶＧｉに基づいて、下限電圧がＶＤＤＲＬとなるデータ電圧を出力できる。具体的には、上式（３）、（４）より、ＶＩＮ＝ＶＤＤＲＷに対してＶＱ＝ＶＤＤＲＬが出力されることで、下限電圧がＶＤＤＲＬとなるデータ電圧を出力できる。
【００５６】
また、本実施形態では、Ｃ１≧Ｃ２であってもよい。
【００５７】
このようにすれば、データ電圧の出力範囲ＶＤＤＲＬ〜ＶＤＤＲＨを、階調電圧ＶＧ１〜ＶＧｉの電圧範囲ＶＳＳ〜ＶＤＤＲＷより広い電圧範囲にすることができる。これにより、階調電圧生成回路１６０の消費電流を昇圧回路の負荷電流とすることなく、階調電圧ＶＧ１〜ＶＧｉを生成できる。
【００５８】
この点について、図４を用いて具体的に説明する。図４には、Ｃ１／Ｃ２＝２の場合の本実施形態の動作例を示す。図４に示すように、データ電圧の出力範囲ＶＤＤＲＬ〜ＶＤＤＲＨ＝０．５Ｖ〜４．５Ｖに対して、上式（２）よりＶＡ＝１．５Ｖが設定され、上式（４）よりＶＤＤＲＷ＝２Ｖが設定される。このとき、図４に示すように、ＶＤＤ＝２．５Ｖを２倍に昇圧してＶＯＵＴ＝５Ｖを生成すれば、データ電圧の出力範囲ＶＤＤＲＬ〜ＶＤＤＲＨに対して、ＶＤＤＲＷをＶＤＤより小さい電圧に設定することができる。これにより、電源電圧ＶＤＤを用いて電圧ＶＤＤＲＷを生成することができる。このように本実施形態によれば、Ｃ１≧Ｃ２とすることで、階調電圧生成回路１６０の消費電流を昇圧回路の負荷電流とすることなく階調電圧ＶＧ１〜ＶＧｉを生成できる。これにより、昇圧回路の負荷電流を削減して、昇圧回路の出力電圧ＶＯＵＴの電圧ドロップを軽減できる。
【００５９】
３．データ線駆動回路
図５に、データ線駆動回路の詳細な構成例を示す。図５に示すデータ線駆動回路は、オペアンプＯＰ（演算増幅器）、入力用キャパシターＣＩ、帰還用キャパシターＣＦ、第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５を含む。そして、このデータ線駆動回路は、入力電圧ＶＩを受けて、出力電圧ＶＱを出力し、データ線を駆動する回路である。
【００６０】
具体的には、キャパシターＣＩは、サミングノードＮＥＧ（基準ノード、ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と第１のノードＮ１との間に設けられる。キャパシターＣＦは、サミングノードＮＥＧと第２のノードＮ２との間に設けられる。これらのキャパシターＣＩ，ＣＦの各々は例えば複数のユニットキャパシターにより構成できる。
【００６１】
スイッチ素子ＳＷ１は、ノードＮ１と入力ノードＮＩとの間に設けられる。スイッチ素子ＳＷ２は、ノードＮ１とＡＧＮＤ（アナログ基準電圧ＶＡのノード、広義にはアナログ基準電源）との間に設けられる。スイッチ素子ＳＷ３は、ノードＮ２と出力ノードＮＱとの間に設けられる。スイッチ素子ＳＷ４は、ノードＮ２とＡＧＮＤとの間に設けられる。スイッチ素子ＳＷ５は、サミングノードＮＥＧと出力ノードＮＱとの間に設けられる。
【００６２】
これらのスイッチ素子ＳＷ１〜ＳＷ５は例えばＣＭＯＳのトランジスターにより構成できる。具体的にはＰ型トランジスターとＮ型トランジスターとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。
【００６３】
オペアンプＯＰは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤが設定され、出力ノードＮＱ（出力端子のノード）に出力電圧ＶＱを出力する。
【００６４】
図５に示すように、詳細な構成例のデータ線駆動回路は、初期化期間（ＣＩ、ＣＦに初期化用の電圧を設定する期間）においては、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ５がオンになる。
【００６５】
初期化期間においてスイッチ素子ＳＷ２がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシターＣＩの他端が、ＡＧＮＤ（アナログ基準電圧ＶＡ）に設定される。同様に、スイッチ素子ＳＷ４がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシターＣＦの他端が、ＡＧＮＤ（ＶＡ）に設定される。また帰還スイッチ素子であるスイッチ素子ＳＷ５がオンになることで、オペアンプＯＰの出力が反転入力端子に帰還され、オペアンプＯＰのイマジナリーショート機能により、ノードＮＥＧがＡＧＮＤに設定される。
【００６６】
また図６に示すように、詳細な構成例のデータ線駆動回路は、出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＷ１、ＳＷ３がオンになる。
【００６７】
出力期間においてスイッチ素子ＳＷ１がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシターＣＩの他端が、入力電圧ＶＩに設定される。またスイッチ素子ＳＷ３がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシターＣＦの他端が、出力電圧ＶＱ（ＯＰの出力）に設定される。
【００６８】
詳細な構成例のデータ線駆動回路によれば、オペアンプと入力用キャパシターと帰還用キャパシターを含み、入力用キャパシターと帰還用キャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。
【００６９】
図７（Ａ）に、詳細な構成例のデータ線駆動回路の原理的な構成を示す。図７（Ａ）に示すように、詳細な構成例のデータ線駆動回路は、キャパシターＣＩ、ＣＦを含めばよい。そしてＣＩの一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては入力電圧ＶＩに設定されればよい。また、ＣＦの一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては出力電圧ＶＱに設定されればよい。
【００７０】
なおサミングノードＮＥＧ（ＣＩとＣＦの接続ノード）は、初期化期間において所与の電圧（例えばＶＡ、ＶＡ−ΔＶ）に設定され、出力期間においてハイインピーダンス状態（フローティング状態）で初期化期間と同電位に設定されるノードであればよい。このようなノードＮＥＧの機能を実現するために、図５、図６ではオペアンプＯＰを利用しているが、オペアンプＯＰ以外の回路によりこのような機能を実現してもよい。
【００７１】
次に図７（Ｂ）、図７（Ｃ）を用いて、詳細な構成例のデータ線駆動回路における入力電圧ＶＩと出力電圧ＶＱの関係について説明する。
【００７２】
図７（Ｂ）に示すように初期化期間では、キャパシターＣＩ、ＣＦの一端にはＶＡ、他端にはＶＡ−ΔＶが設定される。ここでΔＶはオペアンプＯＰのオフセット電圧（入力換算オフセット電圧）である。
【００７３】
一方、図７（Ｃ）に示すように出力期間では、キャパシターＣＩの一端にはＶＩ、他端にはＶＡ−ΔＶが設定され、キャパシターＣＦの一端にはＶＱ、他端にはＶＡ−ΔＶが設定される。従って、電荷保存の法則により下式（５）が成立する。
【００７４】
ＣＩ×｛ＶＡ−（ＶＡ−ΔＶ）｝＋ＣＦ×｛ＶＡ−（ＶＡ−ΔＶ）｝
＝ＣＩ×｛ＶＩ−（ＶＡ−ΔＶ）｝＋ＣＦ×｛ＶＱ−（ＶＡ−ΔＶ）｝・・・ （５）
従って下式（６）が成立する。
【００７５】
ＶＱ＝ＶＡ−（ＣＩ／ＣＦ）×（ＶＩ−ＶＡ） ・・・ （６）
上式（６）から明らかなように、出力電圧ＶＱにはオフセット電圧ΔＶが現れないため、いわゆるオフセットフリーを実現できる。
【００７６】
４．電気光学装置
４．１．構成例
図８に、本実施形態の集積回路装置を適用できる電気光学装置の構成例を示す。図８には、電気光学装置の構成例として、液晶パネルを利用した液晶表示装置の構成例を図示する。但し本発明は、液晶パネル以外の電気光学パネルを利用した電気光学装置にも適用できる。あるいは本発明は、電気光学パネル以外の電気光学装置にも適用できる。例えば本発明は、有機ＥＬ（Electro Luminescence）素子、無機ＥＬ素子等の自発光素子を用いたＥＬパネルを利用した電気光学装置や、電気泳動パネル（電気泳動ディスプレイ）を利用した電気光学装置にも適用できる。
【００７７】
図８に示す液晶表示装置（広義には、電気光学装置）の構成例は、液晶パネル１２（広義には、電気光学パネル）、ドライバー６０（広義には、集積回路装置）、表示コントローラー４０、電源回路５０を含む。なお本発明では、液晶表示装置にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００７８】
液晶パネル１２（LCD:Liquid Crystal Display）は、アクティブマトリクス方式のパネルや、単純マトリクス方式のパネルにより構成できる。例えばアクティブマトリクス方式のパネルでは、液晶パネル１２はアクティブマトリクス基板（例えば、ガラス基板）上に形成される。アクティブマトリクス基板には、図８のＸ方向に伸びる複数の走査線Ｇ１〜Ｇｍ（ｍは２以上の自然数）と、Ｙ方向に伸びる複数のデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎ（ｎは２以上の自然数）とが配置される。またアクティブマトリクス基板には、各データ線に対応するスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎと、シフトレジスターＳＦと、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（ソース電圧供給線）とが設けられる。
【００７９】
走査線とデータ線との各交差点に対応する位置には、それぞれ薄膜トランジスター（TFT:Thin Film Transistor、広義にはスイッチング素子）と液晶容量（液晶素子、広義には電気光学素子）が設けられる。例えば走査線Ｇ１とデータ線ＳＲ１との交差点に対応する位置には、薄膜トランジスターＴＲ、液晶容量ＣＬが設けられる。そして、ＴＲのゲート電極は走査線Ｇ１に接続され、ＴＲのソース電極はデータ線ＳＲ１に接続され、ＴＲのドレイン電極は画素電極ＰＥに接続される。画素電極ＰＥと対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬが形成される。対向電極ＣＥは、アクティブマトリクス基板に対向する対向基板に形成され、アクティブマトリクス基板と対向基板との間に液晶（広義には電気光学物質）が封入される。
【００８０】
ここで、データ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎは、第１のブロック（ＳＲ１、ＳＧ１、ＳＢ１）〜第ｎのブロック（ＳＲｎ、ＳＧｎ、ＳＢｎ）にブロック分け（グループ分け、区分け）されているとする。液晶パネル１２は、この第１〜第ｎのブロックのデータ線が順次駆動されるスキャン駆動方式により駆動される。
【００８１】
具体的には、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎは、データ電圧供給線ＳＲ、ＳＧ、ＳＢに時分割で供給された階調電圧を第１〜第ｎのブロックのデータ線に分割して供給する。
【００８２】
シフトレジスターＳＦは、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎをオン・オフ制御するための制御信号を出力する。シフトレジスターＳＦは、データドライバー２０からのスキャン駆動用クロック信号ＣＬＫを受けて、制御信号Ｓｉｇ１〜Ｓｉｇｎを順次アクティブ（第１の論理レベル）にする。
【００８３】
そして、制御信号Ｓｉｇ１がアクティブにされるとスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１がオンし、第１のブロックのデータ線ＳＲ１、ＳＧ１、ＳＢ１が駆動される。制御信号Ｓｉｇ２がアクティブにされると、スイッチ素子ＳＷＲ２、ＳＷＧ２、ＳＷＢ２がオンし、第２のブロックのデータ線ＳＲ２、ＳＧ２、ＳＢ２が駆動される。そして、制御信号Ｓｉｇｎがアクティブにされるとスイッチ素子ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎがオンし、第ｎのブロックのデータ線ＳＲｎ、ＳＧｎ、ＳＢｎが駆動される。このようにして、第１〜第ｎのブロックのデータ線が順次駆動され、スキャン駆動が行われる。
【００８４】
なおスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎ及びシフトレジスターＳＦは、例えば薄膜トランジスターＴＦＴを用いて構成できる。
【００８５】
ドライバー６０は、データドライバー２０（ソースドライバー）、走査ドライバー３８（ゲートドライバー）を含む。データドライバー２０は、階調データ（画像データ）に基づいてデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎを駆動する。走査ドライバー３８は、液晶パネル１２の走査線Ｇ１〜Ｇｍを走査（順次駆動）する。なお、本実施形態の集積回路装置がドライバー６０に適用される場合には、データ線駆動回路（例えば、図２に示すデータ線駆動回路１４０−１〜１４０−ｋ）が、データ電圧供給線ＳＲ、ＳＧ、ＳＢを介してデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎを駆動する。
【００８６】
表示コントローラー４０は、図示しないＣＰＵ（Central Processing Unit、中央演算処理装置）等のホストコントローラーにより設定された内容に従って、データドライバー２０、走査ドライバー３８及び電源回路５０を制御する。具体的には、表示コントローラー４０は、データドライバー２０及び走査ドライバー３８に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行う。また電源回路５０に対しては、例えば対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの制御を行う。
【００８７】
電源回路５０は、外部から供給される電源電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベルや、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。例えば、階調電圧生成回路がデータドライバー２０に内蔵され、電源回路５０が階調電圧生成回路の電源電圧の電圧レベルを生成できる。
【００８８】
なおデータドライバー２０は、液晶パネル１２を極性反転駆動してもよい。このとき階調電圧生成回路は、正極性用と負極性用の階調電圧生成回路を含んでもよい。あるいは、階調電圧生成回路の高電圧側電源電圧と低電圧側電源電圧が交互に入れ替わって正極性用と負極性用の階調電圧を生成してもよい。
【００８９】
ここで図８では、データドライバー２０がデータ電圧供給線ＳＲ、ＳＧ、ＳＢを介してＲＧＢ各色成分のデータ線３本ずつを順次駆動するものとして説明した。但し本発明では、データドライバー２０がデータ電圧供給線Ｓ１〜Ｓｋ（ｋは２以上の自然数）を介してデータ線をｋ本ずつ順次駆動してもよい。
【００９０】
また図８では、表示コントローラー４０と電源回路５０が液晶表示装置１０の内部に設けられるが、本発明では、表示コントローラー４０と電源回路５０が液晶表示装置１０の外部に設けられてもよい。さらに本発明では、データドライバー２０、走査ドライバー３８、表示コントローラー４０、電源回路５０の一部又は全部が表示パネル１２上に形成されてもよく、データドライバー２０、走査ドライバー３８、表示コントローラー４０、電源回路５０の一部又は全部が半導体装置（集積回路、ＩＣ）として構成されてもよい。
【００９１】
４．２．データドライバー
図９にデータドライバー２０の構成例を示す。この構成例は、シフトレジスター２２、ラインラッチ２４、２６、多重化回路２８、階調電圧生成回路３０（基準電圧生成回路）、ＤＡＣ３２（DAC:Digital to Analog Converter、データ電圧生成回路）、データ線駆動回路３４、スキャン駆動制御部３６を含む。
【００９２】
シフトレジスター２２は、各データ線に対応するフリップフロップを含む。フリップフロップは順次接続される。シフトレジスター２２は、先頭のフリップフロップがイネーブル入出力信号ＥＩＯを保持すると、ドットクロック信号ＤＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。
【００９３】
ラインラッチ２４は、各データ線に対応するラッチ（画像データレジスタ）を含む。ラインラッチ２４には、表示コントローラー４０から階調データＤＩＯが入力される。ラインラッチ２４の各ラッチは、シフトレジスター２２からの順次シフトされたイネーブル入出力信号ＥＩＯに同期して各データ線に対応する階調データをラッチする。
【００９４】
ラインラッチ２６は、表示コントローラー４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【００９５】
多重化回路２８は、ラインラッチ２６からの各データ線に対応する階調データを時分割多重し、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（Ｓ１〜Ｓｋ）に対応する時分割多重された階調データを生成する。
【００９６】
スキャン駆動制御部３６は、スキャン駆動の時分割タイミングを規定するスキャン駆動用クロック信号ＣＬＫを生成する。具体的には、スキャン駆動制御部３６は、１水平走査期間内に第１〜第ｎのブロックを順次駆動するためのｎ発のクロックを生成する。そして多重化回路２８が、ＣＬＫを受けて１水平走査期間に第１〜第ｎのブロック分の階調データを時分割多重する。また液晶パネル１２のシフトレジスターＳＦが、ＣＬＫを受けて第１〜第ｎのブロックのスイッチ素子を順次オン・オフ制御する。
【００９７】
階調電圧生成回路３０（基準電圧生成回路）は、階調電圧（基準電圧）を生成し、その階調電圧をＤＡＣ３２に対して供給する。
【００９８】
ＤＡＣ３２（Ｄ／Ａ変換回路）は、各データ線（各ソース線）に供給するデータ電圧（ソース電圧）を生成する。具体的にはＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて階調電圧生成回路３０からの階調電圧のいずれかを選択し、選択した階調電圧をアナログのデータ電圧として出力する。
【００９９】
データ線駆動回路３４は、ＤＡＣ３２からのデータ電圧をバッファリングしてデータ線を駆動する。例えば、データ線駆動回路３４は、各データ線毎に設けられた駆動回路（例えば、上述の図２等に示すデータ線駆動回路）を含む。
【０１００】
５．電子機器
図１０（Ａ）、図１０（Ｂ）に本実施形態の集積回路装置を含む携帯電話機（電子機器）の構成例を示す。なお本発明では、図１０（Ａ）、図１０（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加したりするなどの種々の変形実施が可能である。また、本実施形態の電子機器は携帯電話機に限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクター、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１０１】
図１０（Ａ）、図１０（Ｂ）においてホストコントローラー４１０は、例えばＭＰＵ（Micro Processing Unit）、ベースバンドエンジンなどである。このホストコントローラー４１０は、ドライバーである集積回路装置４３０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１０（Ｂ）の画像処理コントローラー４２０は、ホストコントローラー４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１０２】
図１０（Ａ）の場合には、集積回路装置４３０としてメモリ内蔵のものを用いることができる。即ちこの場合には、集積回路装置４３０は、ホストコントローラー４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル４００を駆動する。一方、図１０（Ｂ）の場合には、集積回路装置４３０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストコントローラー４１０からの画像データは、画像処理コントローラー４２０の内蔵メモリに書き込まれる。そして集積回路装置４３０は、画像処理コントローラー４２０の制御の下で、電気光学パネル４００を駆動する。
【０１０３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１のキャパシター、第２のキャパシター、第１の電源電圧、集積回路装置、電気光学パネル、電気光学装置等）と共に記載された用語（入力用キャパシター、帰還用キャパシター、グランド電圧、ドライバー、液晶パネル、液晶表示装置等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータ線駆動回路、Ｄ／Ａ変換回路、ドライバー回路、電源回路、階調電圧生成回路、集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１０４】
１２ 液晶パネル、２０ データドライバー、２２ シフトレジスター、
２４ ラインラッチ、２８ 多重化回路、３０ 階調電圧生成回路、３２ ＤＡＣ、
３４ データ線駆動回路、３６ スキャン駆動制御部、３８ 走査ドライバー、
４０ 表示コントローラー、５０ 電源回路、６０ ドライバー、
１００−１〜１００−ｋ 複数のドライバー回路、
１１０−１〜１１０−ｋ Ｄ／Ａ変換回路、１２０ 電源回路、
１４０−１〜１４０−ｋ データ線駆動回路、１６０ 階調電圧生成回路、
４００ 電気光学パネル、４１０ ホストコントローラー、
４２０ 画像処理コントローラー、４３０ 集積回路装置、
ＣＩ１ 第１のキャパシター、ＣＦ１ 第２のキャパシター、
ＮＥＧ１ サミングノード、ＮＩ１ 入力ノード、ＯＰ１ 演算増幅器、
ＧＤ１ 画像データ、ＶＧ１ 階調電圧、Ｓ１ データ線、Ｖ１ データ電圧、
ＲＧ１ 抵抗素子、ＶＤＤＲＷ 高電圧側電源電圧、ＶＳＳ グランド電圧、
ＶＤＤＲＨ 上限電圧、ＶＤＤＲＬ 下限電圧、ＳＷ１ 第１のスイッチ素子、
Ｎ１ 第１のノード、出力ノードＮＱ、ＡＧＮＤ アナログ基準電源、
ＶＡ アナログ基準電圧
【技術分野】
【０００１】
本発明は、集積回路装置、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶パネル（電気光学パネル）を駆動するドライバー（集積回路装置）では、階調電圧生成回路により階調電圧を生成し、その階調電圧に基づいてデータ電圧を出力している（例えば、特許文献１に開示されたドライバー）。そのため、データ電圧の出力電圧範囲に応じた電圧範囲の階調電圧を生成する必要があるという課題がある。
【０００３】
例えば、ボルテージフォロア型のデータ線駆動回路によりデータ電圧を出力する場合、データ電圧の出力電圧範囲と同じ電圧範囲の階調電圧を生成する。しかしながら、この場合には、階調電圧の上限電圧と下限電圧をアンプから供給する必要があり、各電圧を安定させるための外付けの安定化容量が必要となってしまう。
【０００４】
また、データ電圧の出力電圧範囲と同じ電圧範囲の階調電圧を生成する場合には、データ線駆動回路の電源を階調電圧生成回路にも供給する必要がある。この電源は、例えば昇圧回路から供給され、昇圧回路の出力電圧には、データ線駆動回路等の消費電流に応じて電圧ドロップ（電圧低下）が生じる。ここで、近年では液晶パネルの高精細化が進み、画素当たりの駆動時間が短縮される傾向にある。そのため、階調電圧を生成するラダー抵抗の抵抗値を小さくする必要があり、抵抗値を小さくしたことで階調電圧生成回路の消費電流が増加する。そうすると、昇圧回路の出力電圧の電圧ドロップも増大し、データ電圧の出力電圧範囲を確保することが困難となってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１０７８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、階調電圧の下限電圧をグランド電圧にできる集積回路装置、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、複数の階調電圧を出力する階調電圧生成回路と、前記複数の階調電圧を受けて、複数のデータ線を駆動する複数のドライバー回路と、を含み、前記階調電圧生成回路は、高電圧側電源電圧とグランド電圧との間を電圧分割して前記複数の階調電圧を生成し、前記複数のドライバー回路の各ドライバー回路は、第１のキャパシターと第２のキャパシターとを有するデータ線駆動回路を有し、前記データ線駆動回路は、前記第１のキャパシターと前記第２のキャパシターとの容量比に応じた増幅率の反転増幅を行って、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力する集積回路装置に関係する。
【０００８】
本発明の一態様によれば、電源回路が高電圧側電源電圧を出力し、階調電圧生成回路が、その高電圧側電源電圧とグランド電圧との間を電圧分割して複数の階調電圧を生成し、各ドライバー回路に設けられるデータ線駆動回路が、第１のキャパシターと第２のキャパシターとの容量比に応じた増幅率の反転増幅を行って、各ドライバー回路が、複数の階調電圧に基づくデータ電圧をデータ線に出力する。
【０００９】
このように本発明の一態様によれば、階調電圧生成回路が、高電圧側電源電圧とグランド電圧との間を電圧分割して複数の階調電圧を生成する。そのため、階調電圧生成回路の低電圧側電源電圧を供給するためのアンプを省略し、そのアンプの出力電圧を安定化するための外付けの安定化容量を省略できる。
【００１０】
また、本発明の一態様によれば、データ線駆動回路が、第１のキャパシターと第２のキャパシターの容量比に応じた増幅率の反転増幅を行う。これにより、高電圧側電源電圧とグランド電圧との間を電圧分割して生成された複数の階調電圧に基づいて、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力できる。
【００１１】
また、本発明の一態様では、前記データ線駆動回路は、第１の入力端子のノードがサミングノードであり、出力端子のノードが出力ノードである演算増幅器を有し、前記第１のキャパシターは、前記データ線駆動回路の入力ノードと前記サミングノードとの間に設けられ、前記第２のキャパシターは、前記出力ノードと前記サミングノードとの間に設けられてもよい。
【００１２】
このようにすれば、第１のキャパシターと第２のキャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。具体的には、データ線駆動回路に入力される電圧が第１のキャパシターに供給され、演算増幅器から出力される電圧が第２のキャパシターによって帰還されることで、容量比に応じた増幅率の反転増幅を行うことができる。
【００１３】
また、本発明の一態様では、前記データ線駆動回路は、前記グランド電圧より高いアナログ基準電圧を基準として前記反転増幅を行ってもよい。
【００１４】
このようにすれば、高電圧側電源電圧とグランド電圧との間を電圧分割して生成された複数の階調電圧に基づいて、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力するデータ線駆動回路を実現できる。
【００１５】
また、本発明の一態様では、前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記アナログ基準電圧をＶＡとし、前記データ線駆動回路に入力される入力電圧をＶＩＮとし、前記データ線駆動回路が出力する前記データ電圧をＶＱとするときに、前記データ線駆動回路は、ＶＱ＝ＶＡ−Ｃ１／Ｃ２×（ＶＩＮ−ＶＡ）となる前記データ電圧を出力してもよい。
【００１６】
このようにすれば、グランド電圧より高いアナログ基準電圧を基準として反転増幅を行うデータ線駆動回路を実現できる。また、第１のキャパシターと第２のキャパシターとの容量比に応じた増幅率として、−Ｃ１／Ｃ２の増幅率で反転増幅を行うデータ線駆動回路を実現できる。
【００１７】
また、本発明の一態様では、前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をＶＤＤＲＨとするときに、前記アナログ基準電圧がＶＡ＝ＶＤＤＲＨ／（１＋Ｃ１／Ｃ２）に設定されてもよい。
【００１８】
このようにすれば、アナログ基準電圧がＶＡ＝ＶＤＤＲＨ／（１＋Ｃ１／Ｃ２）に設定されることで、アナログ基準電圧がグランド電圧より高い電圧に設定され、そのアナログ基準電圧を基準として反転増幅できる。
【００１９】
また、本発明の一態様では、前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をＶＤＤＲＨとし、前記下限電圧をＶＤＤＲＬとするときに、前記高電圧側電源電圧がＶＤＤＲＷ＝Ｃ２／Ｃ１×（ＶＤＤＲＨ−ＶＤＤＲＬ）に設定され、前記階調電圧生成回路は、前記高電圧側電源電圧ＶＤＤＲＷと前記グランド電圧との間を電圧分割して前記複数の階調電圧を生成してもよい。
【００２０】
このようにすれば、高電圧側電源電圧がＶＤＤＲＷ＝Ｃ２／Ｃ１×（ＶＤＤＲＨ−ＶＤＤＲＬ）に設定されることで、下限電圧がＶＤＤＲＬとなる出力範囲のデータ電圧を出力できる。このようにして、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力できる。
【００２１】
ここで、データ線駆動回路や階調電圧生成回路の電源が昇圧回路から供給される場合、これらの回路の消費電流が増大すると、昇圧回路から出力される電圧の電圧ドロップが増大してしまう。このように昇圧回路の電圧ドロップが増大すると、データ電圧の出力範囲の上限電圧が確保できなくなってしまう。
【００２２】
この点、本発明の一態様では、Ｃ１≧Ｃ２であってもよい。
【００２３】
このように本発明の一態様によれば、Ｃ１≧Ｃ２であることで、データ電圧の出力範囲を複数の階調電圧の電圧範囲より広い電圧範囲にすることができる。これにより、複数の階調電圧の電圧範囲を、昇圧前の電源電圧より低い上限電圧の電圧範囲にできる。このようにして、昇圧前の電源から階調電圧生成回路の電源を供給して、昇圧回路から出力される電圧の電圧ドロップを軽減できる。
【００２４】
また、本発明の一態様では、前記データ線駆動回路は、前記入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、前記第１のノードとアナログ基準電圧のノードとの間に設けられた第２のスイッチ素子と、第２のノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、前記第２のノードと前記アナログ基準電圧のノードとの間に設けられた第４のスイッチ素子と、前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、を有し、前記第１のキャパシターは、前記第１のノードと前記サミングノードとの間に設けられ、前記第２のキャパシターは、前記サミングノードと前記第２のノードとの間に設けられてもよい。
【００２５】
このようにすれば、演算増幅器と第１のキャパシターと第２のキャパシターを含み、第１のキャパシターと第２のキャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。また、演算増幅器のオフセット電圧をキャンセルして、演算増幅器のオフセット電圧に依存しないデータ電圧を出力するオフセットフリーを実現できる。
【００２６】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電気光学装置に関係する。
【００２７】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２８】
【図１】図１（Ａ）、図１（Ｂ）は、集積回路装置の比較例。
【図２】本実施形態の集積回路装置の構成例。
【図３】本実施形態の動作例の説明図。
【図４】本実施形態の動作例の説明図。
【図５】データ線駆動回路の詳細な構成例。
【図６】データ線駆動回路の詳細な構成例。
【図７】図７（Ａ）〜図７（Ｃ）は、データ線駆動回路の原理的な構成例。
【図８】電気光学装置の構成例。
【図９】データドライバーの構成例。
【図１０】図１０（Ａ）、図１０（Ｂ）は、電子機器の構成例。
【発明を実施するための形態】
【００２９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３０】
１．比較例
図１（Ａ）、図１（Ｂ）を用いて、本実施形態の比較例について説明する。図１（Ａ）には、本実施形態の比較例として、液晶パネル（電気光学パネル、電気光学装置）を駆動するドライバー（集積回路装置）の比較例を示す。この比較例のドライバーは、電源回路ＰＷ、階調電圧生成回路ＶＲＧ、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｓ（ｓは自然数）、データ線駆動回路ＤＲ１〜ＤＲｓを含む。
【００３１】
具体的には、電源回路ＰＷは、アンプＡＭＨ、ＡＭＬを含む。そして、アンプＡＭＨが電圧ＶＤＨを出力し、アンプＡＭＬが電圧ＶＤＬを出力する。ＶＤＨのノードには、ＶＤＨを安定化する（電圧値を一定に保つ）ための安定化容量ＣＨが接続される。同様に、ＶＤＬのノードには、安定化容量ＣＬが接続される。これらの容量ＣＨ、ＣＬは、ドライバーに外付けされる。階調電圧生成回路ＶＲＧは、電源電圧ＶＤＨ、ＶＤＬの間をラダー抵抗Ｒ１〜Ｒt-1（ｔは２以上の自然数）で電圧分割し、電圧分割により生成された階調電圧ＶＲ１〜ＶＲｔを出力する。Ｄ／Ａ変換回路ＤＡ１〜ＤＡｓは、階調電圧ＶＲ１〜ＶＲｔに基づいて画像データをＤ／Ａ変換し、Ｄ／Ａ変換により生成された出力電圧を出力する。そして、データ線駆動回路ＤＲ１〜ＤＲｓは、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｓからの出力電圧をバッファリングして、データ電圧を出力する。このデータ線駆動回路ＤＲ１〜ＤＲｓは、ボルテージフォロア型に接続されたオペアンプ（演算増幅器）により構成される。
【００３２】
このように、図１（Ａ）の比較例では、Ｄ／Ａ変換回路ＤＡ１〜ＤＡｓからの出力電圧を、ボルテージフォロア型に接続されたオペアンプでバッファリングしてデータ電圧を出力する。そのため、データ電圧の出力電圧範囲は、階調電圧ＶＲ１〜ＶＲｔの電圧範囲と同じＶＤＬ〜ＶＤＨとなる。データ電圧の出力電圧範囲は、データ線駆動回路ＤＲ１〜ＤＲｓが出力可能な電圧範囲に制限されることから、一般に下限電圧ＶＤＬはグランド電圧ＶＳＳより高い電圧である。図１（Ａ）の比較例では、このＶＤＬを生成するために、アンプＡＭＬと外付けの安定化容量ＣＬを設けている。このように、ボルテージフォロア型のデータ線駆動回路を用いると、ＶＤＬを生成するために外付けの安定化容量ＣＬが必要となってしまう。
【００３３】
ここで、携帯電話等のバッテリーで動作する電子機器では、液晶パネルの駆動電圧を得るために電源電圧の昇圧を行っている。例えば、図１（Ｂ）に示すように、システム電源電圧ＶＤＤがドライバー内蔵の昇圧回路で２倍に昇圧され、昇圧により得られた電圧ＶＯＵＴがデータ線駆動回路と階調電圧生成回路に供給される。このとき、データ線駆動回路と階調電圧生成回路の消費電流は、昇圧回路の負荷電流となる。昇圧回路には昇圧インピーダンス（出力インピーダンス）があるため、負荷電流により出力電圧ＶＯＵＴの電圧ドロップ（電圧低下）が生じる。この電圧ドロップによりＶＯＵＴがＶＤＨより小さくなってしまうと、データ電圧の出力範囲が確保できなくなってしまう。
【００３４】
例えば、近年の高精細化の要請から１画素当たりの駆動時間が短縮化されており、その短縮された駆動時間に間に合わせるために、ラダー抵抗Ｒ１〜Ｒt-1を低抵抗にして時定数（Ｄ／Ａ変換回路の出力が所望の階調電圧に漸近する時定数）を小さくする。そうすると、階調電圧生成回路の消費電流が増加してしまい、昇圧回路の出力電圧ＶＯＵＴの電圧ドロップも増加してしまう。このように、階調電圧生成回路の消費電流が昇圧回路の負荷電流となることで、データ電圧の出力範囲を確保することが困難となってしまう。
【００３５】
２．集積回路装置
２．１．構成例
図２に、上記課題を解決するための本実施形態の集積回路装置の構成例を示す。図２に示す構成例は、第１〜第ｋのドライバー回路１００−１〜１００−ｋ（複数のドライバー回路。ｋは自然数）、電源回路１２０、階調電圧生成回路１６０（基準電圧生成回路）を含む。そして、この構成例は、高電圧側電源電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して第１〜第ｉの階調電圧ＶＧ１〜ＶＧｉ（ｉは２以上の自然数）を生成し、その階調電圧ＶＧ１〜ＶＧｉに基づいてデータ電圧Ｖ１〜Ｖｋを出力する回路である。
【００３６】
具体的には、電源回路１２０は、高電圧側電源電圧ＶＤＤＲＷを生成し、生成した電圧ＶＤＤＲＷを階調電圧生成回路１６０に供給する。例えば、電源回路１２０は、電源電圧ＶＤＤ（第１の電源電圧）とグランド電圧ＶＳＳ（第２の電源電圧）との間を抵抗分割して電圧ＶＤＤＲＷを出力し、その電圧ＶＤＤＲＷをボルテージフォロアでバッファリングして階調電圧生成回路１６０に供給してもよい。あるいは、電源回路１２０は、電源電圧ＶＤＤを昇圧して電圧ＶＯＵＴを出力する昇圧回路を含んでもよい。そして、電源回路１２０は、電圧ＶＯＵＴとグランド電圧ＶＳＳとの間を抵抗分割して電圧ＶＤＤＲＷを出力し、その電圧ＶＤＤＲＷをボルテージフォロアでバッファリングして階調電圧生成回路１６０に供給してもよい。
【００３７】
階調電圧生成回路１６０は、電源回路１２０からの電圧ＶＤＤＲＷを受けて、階調電圧ＶＧ１〜ＶＧｉをドライバー回路１００−１〜１００−ｋに出力する。具体的には、階調電圧生成回路１６０は、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を第１〜第i-1の抵抗素子ＲＧ１〜ＲＧi-1により抵抗分割（電圧分割）する。そして、階調電圧生成回路１６０は、抵抗分割により生成した階調電圧ＶＧ１〜ＶＧｉを第１〜第ｉの階調電圧ノードＮＧ１〜ＮＧｉに出力する。より具体的には、抵抗素子ＲＧ１〜ＲＧi-1は、ノードＮＧ１（電圧ＶＤＤＲＷのノード）とノードＮＧｉ（グランド電圧ＶＳＳのノード）との間に直列に設けられる。すなわち、ＲＧ１は、ＮＧ１とＮＧ２との間に設けられ、ＲＧ２は、ＮＧ２とＮＧ３との間に設けられる。そして、ＲＧi-1は、ＮＧi-1とＮＧｉとの間に設けられる。なお、電源回路１２０の出力（電圧ＶＤＤＲＷのノード）と抵抗素子ＲＧ１との間には、可変抵抗等の他の抵抗素子や、階調電圧をオン・オフするためのトランジスター等が設けられてもよい。
【００３８】
ドライバー回路１００−１〜１００−ｋは、階調電圧ＶＧ１〜ＶＧｉと第１〜第ｋの画像データＧＤ１〜ＧＤｋ（階調データ）とを受けて、第１〜第ｋのデータ電圧Ｖ１〜Ｖｋ（ソース電圧）を出力する。具体的には、ドライバー回路１００−１〜１００−ｋは、Ｄ／Ａ変換回路１１０−１〜１１０−ｋ（ＤＡＣ：Digital to Analog Converter、広義にはデータ電圧生成回路）、データ線駆動回路１４０−１〜１４０−ｋ（ソース線駆動回路）を含む。
【００３９】
Ｄ／Ａ変換回路１１０−１〜１１０−ｋは、画像データＧＤ１〜ＧＤｋを受けて、画像データＧＤ１〜ＧＤｋをＤ／Ａ変換し、Ｄ／Ａ変換により生成された電圧ＶＩ１〜ＶＩｋを出力する。Ｄ／Ａ変換回路１１０−１〜１１０−ｋは、階調電圧ＶＧ１〜ＶＧｉのうちから、画像データＧＤ１〜ＧＤｋに対応する階調電圧を選択することで、画像データＧＤ１〜ＧＤｋのＤ／Ａ変換を行う。
【００４０】
データ線駆動回路１４０−１〜１４０−ｋは、Ｄ／Ａ変換回路１１０−１〜１１０−ｋからの第１〜第ｋの入力電圧ＶＩ１〜ＶＩｋを受けて、データ電圧Ｖ１〜Ｖｋを第１〜第ｋのデータ線Ｓ１〜Ｓｋ（複数のデータ線）に出力する。具体的には、データ線駆動回路１４０−１〜１４０−ｋは、オペアンプＯＰ１〜ＯＰｋ（演算増幅器）、入力用キャパシターＣＩ１〜ＣＩｋ（第１のキャパシター）、帰還用キャパシターＣＦ１〜ＣＦｋ（第２のキャパシター）を含む。そして、データ線駆動回路１４０−１〜１４０−ｋは、入力用キャパシターＣＩ１〜ＣＩｋと帰還用キャパシターＣＦ１〜ＣＦｋとの容量比（例えばＣＩ１／ＣＦ１）に応じた増幅率（例えば、容量比ＣＩ１／ＣＦ１に等しい増幅率）で、入力電圧ＶＩ１〜ＶＩｋを反転増幅する。
【００４１】
より具体的には、オペアンプＯＰ１〜ＯＰｋの反転入力端子（第１の入力端子）には、サミングノードＮＥＧ１〜ＮＥＧｋ（基準ノード）が接続される。オペアンプＯＰ１〜ＯＰｋの非反転入力端子（正転入力端子、第２の入力端子）には、例えば電源回路１２０からアナログ基準電圧ＶＡ（例えば、図３で後述するＶＡ＝ＶＤＤＲＨ／２）が供給される。キャパシターＣＦ１〜ＣＦｋは、オペアンプＯＰ１〜ＯＰｋの出力ノード（出力端子のノード）とサミングノードＮＥＧ１〜ＮＥＧｋとの間に設けられる。キャパシターＣＩ１〜ＣＩｋは、データ線駆動回路１４０−１〜１４０−ｋの第１〜第ｋの入力ノードＮＩ１〜ＮＩｋとサミングノードＮＥＧ１〜ＮＥＧｋとの間に設けられる。キャパシターＣＩ１〜ＣＩｋには、Ｄ／Ａ変換回路１１０−１〜１１０−ｋからの入力電圧ＶＩ１〜ＶＩｋが入力される。そして、オペアンプＯＰ１〜ＯＰｋは、出力ノードにデータ電圧Ｖ１〜Ｖｋを出力する。例えば、データ線駆動回路１４０−１〜１４０−ｋは、後述する図５のデータ線駆動回路により構成できる。
【００４２】
２．２．動作例
ここで、上述の図１（Ａ）に示す比較例では、階調電圧生成回路の低電圧側電源電圧ＶＤＬを生成するためにアンプＡＭＬを用いている。そのため、アンプＡＭＬの出力電圧ＶＤＬを安定化する外付けの安定化容量ＣＬを設ける必要があった。また、比較例では、階調電圧生成回路の消費電流が昇圧回路の負荷電流となっている。そのため、階調電圧生成回路の消費電流が増加することで、昇圧回路の出力電圧ＶＯＵＴの電圧ドロップが増大してしまうという問題もあった。
【００４３】
この点、本実施形態によれば、電源回路１２０が高電圧側電源電圧ＶＤＤＲＷを出力し、階調電圧生成回路１６０が、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して階調電圧ＶＧ１〜ＶＧｉを生成し、データ線駆動回路１４０−１〜１４０−ｋが、入力用キャパシターＣＩ１〜ＣＩｋと帰還用キャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行い、ドライバー回路１００−１〜１００−ｋが、階調電圧ＶＧ１〜ＶＧｉに基づくデータ電圧Ｖ１〜Ｖｋを出力する。
【００４４】
このように本実施形態によれば、階調電圧生成回路１６０が、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して階調電圧ＶＧ１〜ＶＧｉを生成する。そのため、階調電圧生成回路の低電圧側電源電圧を供給するためのアンプと、外付けの安定化容量を省略できる。これにより、外付けの部品点数を削減して、コスト削減と実装面積の削減を実現できる。
【００４５】
また、本実施形態によれば、データ線駆動回路１４０−１〜１４０−ｋが、キャパシターＣＩ１〜ＣＩｋとキャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行う。これにより、データ線駆動回路１４０−１〜１４０−ｋが、下限電圧がグランド電圧ＶＳＳより高くなる出力範囲のデータ電圧を出力できる。例えば、図３に示すように、データ線駆動回路１４０−１〜１４０−ｋが反転増幅を行うことで、ＶＤＤＲＷ（例えば４Ｖ）がデータ電圧の下限電圧ＶＤＤＲＬ（０．５Ｖ）として出力され、ＶＳＳ（０Ｖ）がデータ電圧の上限電圧ＶＤＤＲＨ（４．５Ｖ）として出力される。このようにして、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して生成された階調電圧ＶＧ１〜ＶＧｉに基づいて、下限電圧がグランド電圧ＶＳＳより高くなる出力範囲のデータ電圧を出力できる。
【００４６】
本実施形態では、データ線駆動回路１４０−１〜１４０−ｋが、オペアンプＯＰ１〜ＯＰｋを有し、オペアンプＯＰ１〜ＯＰｋの反転入力端子のノードがサミングノードＮＥＧ１〜ＮＥＧｋであり、オペアンプＯＰ１〜ＯＰｋの出力端子のノードが出力ノードであってもよい。そして、キャパシターＣＩ１〜ＣＩｋが、データ線駆動回路１４０−１〜１４０−ｋの入力ノードＮＩ１〜ＮＩｋとサミングノードＮＥＧ１〜ＮＥＧｋとの間に設けられ、キャパシターＣＦ１〜ＣＦｋが、出力ノードとサミングノードＮＥＧ１〜ＮＥＧｋとの間に設けられてもよい。
【００４７】
このようにすれば、キャパシターＣＩ１〜ＣＩｋとキャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。具体的には、キャパシターＣＩ１〜ＣＩｋに入力電圧ＶＩ１〜ＶＩｋが入力され、キャパシターＣＦ１〜ＣＦｋにより出力電圧Ｖ１〜Ｖｋが帰還されることで、容量比ＣＩ１／ＣＦ１〜ＣＩｋ／ＣＦｋに応じた増幅率の反転増幅を行うことができる。
【００４８】
また、本実施形態では、データ線駆動回路１４０−１〜１４０−ｋが、グランド電圧ＶＳＳより高いアナログ基準電圧ＶＡを基準として反転増幅を行ってもよい。
【００４９】
このようにすれば、下限電圧がグランド電圧ＶＳＳより高くなる出力範囲のデータ電圧を出力するデータ線駆動回路を実現できる。例えば、図３に示すように、ＶＳＳ〜ＶＤＤＲＷ＝０Ｖ〜４Ｖの階調電圧を、ＶＡ＝２．２５Ｖを基準として反転増幅（−１倍）することで、ＶＤＤＲＬ〜ＶＤＤＲＨ＝０．５Ｖ〜４．５Ｖの電圧範囲のデータ電圧を出力できる。
【００５０】
また、本実施形態では、入力用キャパシターの容量値をＣ１とし、帰還用キャパシターの容量値をＣ２とし、データ線駆動回路の入力電圧をＶＩＮとし、データ電圧をＶＱとするときに、データ線駆動回路１４０−１〜１４０−ｋが、下式（１）に示すデータ電圧ＶＱを出力してもよい。
【００５１】
ＶＱ＝ＶＡ−Ｃ１／Ｃ２×（ＶＩＮ−ＶＡ） ・・・ （１）
このようにすれば、グランド電圧ＶＳＳより高いアナログ基準電圧ＶＡを基準として、データ線駆動回路１４０−１〜１４０−ｋの入力電圧ＶＩ１〜ＶＩｋを反転増幅できる。また、入力用キャパシターＣＩ１〜ＣＩｋと帰還用キャパシターＣＦ１〜ＣＦｋとの容量比に応じた増幅率の反転増幅を行うことができる。例えば図３に示すように、Ｃ１／Ｃ２＝１、ＶＡ＝２．２５Ｖのとき、ＶＩＮ＝ＶＤＤＲＷ＝４ＶはＶＡ＝２．２５Ｖを基準として−Ｃ１／Ｃ２＝−１倍され、ＶＱ＝ＶＤＤＲＬ＝０．５Ｖが出力される。
【００５２】
また、本実施形態では、データ電圧の出力範囲の上限電圧をＶＤＤＲＨとするときに、前記アナログ基準電圧が、下式（２）に示すＶＡに設定されてもよい。
【００５３】
ＶＡ＝ＶＤＤＲＨ／（１＋Ｃ１／Ｃ２） ・・・ （２）
このようにすれば、アナログ基準電圧ＶＡをグランド電圧ＶＳＳより高い電圧に設定し、そのＶＡを基準として反転増幅できる。例えば図３において、ＶＡ＝４．５Ｖ／（１＋１）＝２．２５Ｖが設定されることで、上述のようにＶＡ＝２．２５Ｖを基準として反転増幅できる。また本実施形態によれば、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して生成された階調電圧ＶＧ１〜ＶＧｉに基づいて、上限電圧がＶＤＤＲＨとなるデータ電圧を出力できる。すなわち、上式（１）と上式（２）より下式（３）が成り立ち、ＶＩＮ＝ＶＳＳ＝０Ｖに対してＶＱ＝ＶＤＤＲＨが出力される。
【００５４】
ＶＱ＝ＶＤＤＲＨ−Ｃ１／Ｃ２×ＶＩＮ ・・・ （３）
また、本実施形態では、データ電圧の出力範囲の下限電圧をＶＤＤＲＬとするときに、高電圧側電源電圧が、下式（４）に示すＶＤＤＲＷに設定され、階調電圧生成回路１６０が、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して階調電圧ＶＧ１〜ＶＧｉを生成してもよい。
【００５５】
ＶＤＤＲＷ＝Ｃ２／Ｃ１×（ＶＤＤＲＨ−ＶＤＤＲＬ） ・・・ （４）
このようにすれば、電圧ＶＤＤＲＷとグランド電圧ＶＳＳとの間を電圧分割して生成された階調電圧ＶＧ１〜ＶＧｉに基づいて、下限電圧がＶＤＤＲＬとなるデータ電圧を出力できる。具体的には、上式（３）、（４）より、ＶＩＮ＝ＶＤＤＲＷに対してＶＱ＝ＶＤＤＲＬが出力されることで、下限電圧がＶＤＤＲＬとなるデータ電圧を出力できる。
【００５６】
また、本実施形態では、Ｃ１≧Ｃ２であってもよい。
【００５７】
このようにすれば、データ電圧の出力範囲ＶＤＤＲＬ〜ＶＤＤＲＨを、階調電圧ＶＧ１〜ＶＧｉの電圧範囲ＶＳＳ〜ＶＤＤＲＷより広い電圧範囲にすることができる。これにより、階調電圧生成回路１６０の消費電流を昇圧回路の負荷電流とすることなく、階調電圧ＶＧ１〜ＶＧｉを生成できる。
【００５８】
この点について、図４を用いて具体的に説明する。図４には、Ｃ１／Ｃ２＝２の場合の本実施形態の動作例を示す。図４に示すように、データ電圧の出力範囲ＶＤＤＲＬ〜ＶＤＤＲＨ＝０．５Ｖ〜４．５Ｖに対して、上式（２）よりＶＡ＝１．５Ｖが設定され、上式（４）よりＶＤＤＲＷ＝２Ｖが設定される。このとき、図４に示すように、ＶＤＤ＝２．５Ｖを２倍に昇圧してＶＯＵＴ＝５Ｖを生成すれば、データ電圧の出力範囲ＶＤＤＲＬ〜ＶＤＤＲＨに対して、ＶＤＤＲＷをＶＤＤより小さい電圧に設定することができる。これにより、電源電圧ＶＤＤを用いて電圧ＶＤＤＲＷを生成することができる。このように本実施形態によれば、Ｃ１≧Ｃ２とすることで、階調電圧生成回路１６０の消費電流を昇圧回路の負荷電流とすることなく階調電圧ＶＧ１〜ＶＧｉを生成できる。これにより、昇圧回路の負荷電流を削減して、昇圧回路の出力電圧ＶＯＵＴの電圧ドロップを軽減できる。
【００５９】
３．データ線駆動回路
図５に、データ線駆動回路の詳細な構成例を示す。図５に示すデータ線駆動回路は、オペアンプＯＰ（演算増幅器）、入力用キャパシターＣＩ、帰還用キャパシターＣＦ、第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５を含む。そして、このデータ線駆動回路は、入力電圧ＶＩを受けて、出力電圧ＶＱを出力し、データ線を駆動する回路である。
【００６０】
具体的には、キャパシターＣＩは、サミングノードＮＥＧ（基準ノード、ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と第１のノードＮ１との間に設けられる。キャパシターＣＦは、サミングノードＮＥＧと第２のノードＮ２との間に設けられる。これらのキャパシターＣＩ，ＣＦの各々は例えば複数のユニットキャパシターにより構成できる。
【００６１】
スイッチ素子ＳＷ１は、ノードＮ１と入力ノードＮＩとの間に設けられる。スイッチ素子ＳＷ２は、ノードＮ１とＡＧＮＤ（アナログ基準電圧ＶＡのノード、広義にはアナログ基準電源）との間に設けられる。スイッチ素子ＳＷ３は、ノードＮ２と出力ノードＮＱとの間に設けられる。スイッチ素子ＳＷ４は、ノードＮ２とＡＧＮＤとの間に設けられる。スイッチ素子ＳＷ５は、サミングノードＮＥＧと出力ノードＮＱとの間に設けられる。
【００６２】
これらのスイッチ素子ＳＷ１〜ＳＷ５は例えばＣＭＯＳのトランジスターにより構成できる。具体的にはＰ型トランジスターとＮ型トランジスターとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。
【００６３】
オペアンプＯＰは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤが設定され、出力ノードＮＱ（出力端子のノード）に出力電圧ＶＱを出力する。
【００６４】
図５に示すように、詳細な構成例のデータ線駆動回路は、初期化期間（ＣＩ、ＣＦに初期化用の電圧を設定する期間）においては、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ５がオンになる。
【００６５】
初期化期間においてスイッチ素子ＳＷ２がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシターＣＩの他端が、ＡＧＮＤ（アナログ基準電圧ＶＡ）に設定される。同様に、スイッチ素子ＳＷ４がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシターＣＦの他端が、ＡＧＮＤ（ＶＡ）に設定される。また帰還スイッチ素子であるスイッチ素子ＳＷ５がオンになることで、オペアンプＯＰの出力が反転入力端子に帰還され、オペアンプＯＰのイマジナリーショート機能により、ノードＮＥＧがＡＧＮＤに設定される。
【００６６】
また図６に示すように、詳細な構成例のデータ線駆動回路は、出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＷ１、ＳＷ３がオンになる。
【００６７】
出力期間においてスイッチ素子ＳＷ１がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシターＣＩの他端が、入力電圧ＶＩに設定される。またスイッチ素子ＳＷ３がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシターＣＦの他端が、出力電圧ＶＱ（ＯＰの出力）に設定される。
【００６８】
詳細な構成例のデータ線駆動回路によれば、オペアンプと入力用キャパシターと帰還用キャパシターを含み、入力用キャパシターと帰還用キャパシターとの容量比に応じた増幅率の反転増幅を行うデータ線駆動回路を実現できる。
【００６９】
図７（Ａ）に、詳細な構成例のデータ線駆動回路の原理的な構成を示す。図７（Ａ）に示すように、詳細な構成例のデータ線駆動回路は、キャパシターＣＩ、ＣＦを含めばよい。そしてＣＩの一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては入力電圧ＶＩに設定されればよい。また、ＣＦの一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては出力電圧ＶＱに設定されればよい。
【００７０】
なおサミングノードＮＥＧ（ＣＩとＣＦの接続ノード）は、初期化期間において所与の電圧（例えばＶＡ、ＶＡ−ΔＶ）に設定され、出力期間においてハイインピーダンス状態（フローティング状態）で初期化期間と同電位に設定されるノードであればよい。このようなノードＮＥＧの機能を実現するために、図５、図６ではオペアンプＯＰを利用しているが、オペアンプＯＰ以外の回路によりこのような機能を実現してもよい。
【００７１】
次に図７（Ｂ）、図７（Ｃ）を用いて、詳細な構成例のデータ線駆動回路における入力電圧ＶＩと出力電圧ＶＱの関係について説明する。
【００７２】
図７（Ｂ）に示すように初期化期間では、キャパシターＣＩ、ＣＦの一端にはＶＡ、他端にはＶＡ−ΔＶが設定される。ここでΔＶはオペアンプＯＰのオフセット電圧（入力換算オフセット電圧）である。
【００７３】
一方、図７（Ｃ）に示すように出力期間では、キャパシターＣＩの一端にはＶＩ、他端にはＶＡ−ΔＶが設定され、キャパシターＣＦの一端にはＶＱ、他端にはＶＡ−ΔＶが設定される。従って、電荷保存の法則により下式（５）が成立する。
【００７４】
ＣＩ×｛ＶＡ−（ＶＡ−ΔＶ）｝＋ＣＦ×｛ＶＡ−（ＶＡ−ΔＶ）｝
＝ＣＩ×｛ＶＩ−（ＶＡ−ΔＶ）｝＋ＣＦ×｛ＶＱ−（ＶＡ−ΔＶ）｝・・・ （５）
従って下式（６）が成立する。
【００７５】
ＶＱ＝ＶＡ−（ＣＩ／ＣＦ）×（ＶＩ−ＶＡ） ・・・ （６）
上式（６）から明らかなように、出力電圧ＶＱにはオフセット電圧ΔＶが現れないため、いわゆるオフセットフリーを実現できる。
【００７６】
４．電気光学装置
４．１．構成例
図８に、本実施形態の集積回路装置を適用できる電気光学装置の構成例を示す。図８には、電気光学装置の構成例として、液晶パネルを利用した液晶表示装置の構成例を図示する。但し本発明は、液晶パネル以外の電気光学パネルを利用した電気光学装置にも適用できる。あるいは本発明は、電気光学パネル以外の電気光学装置にも適用できる。例えば本発明は、有機ＥＬ（Electro Luminescence）素子、無機ＥＬ素子等の自発光素子を用いたＥＬパネルを利用した電気光学装置や、電気泳動パネル（電気泳動ディスプレイ）を利用した電気光学装置にも適用できる。
【００７７】
図８に示す液晶表示装置（広義には、電気光学装置）の構成例は、液晶パネル１２（広義には、電気光学パネル）、ドライバー６０（広義には、集積回路装置）、表示コントローラー４０、電源回路５０を含む。なお本発明では、液晶表示装置にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００７８】
液晶パネル１２（LCD:Liquid Crystal Display）は、アクティブマトリクス方式のパネルや、単純マトリクス方式のパネルにより構成できる。例えばアクティブマトリクス方式のパネルでは、液晶パネル１２はアクティブマトリクス基板（例えば、ガラス基板）上に形成される。アクティブマトリクス基板には、図８のＸ方向に伸びる複数の走査線Ｇ１〜Ｇｍ（ｍは２以上の自然数）と、Ｙ方向に伸びる複数のデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎ（ｎは２以上の自然数）とが配置される。またアクティブマトリクス基板には、各データ線に対応するスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎと、シフトレジスターＳＦと、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（ソース電圧供給線）とが設けられる。
【００７９】
走査線とデータ線との各交差点に対応する位置には、それぞれ薄膜トランジスター（TFT:Thin Film Transistor、広義にはスイッチング素子）と液晶容量（液晶素子、広義には電気光学素子）が設けられる。例えば走査線Ｇ１とデータ線ＳＲ１との交差点に対応する位置には、薄膜トランジスターＴＲ、液晶容量ＣＬが設けられる。そして、ＴＲのゲート電極は走査線Ｇ１に接続され、ＴＲのソース電極はデータ線ＳＲ１に接続され、ＴＲのドレイン電極は画素電極ＰＥに接続される。画素電極ＰＥと対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬが形成される。対向電極ＣＥは、アクティブマトリクス基板に対向する対向基板に形成され、アクティブマトリクス基板と対向基板との間に液晶（広義には電気光学物質）が封入される。
【００８０】
ここで、データ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎは、第１のブロック（ＳＲ１、ＳＧ１、ＳＢ１）〜第ｎのブロック（ＳＲｎ、ＳＧｎ、ＳＢｎ）にブロック分け（グループ分け、区分け）されているとする。液晶パネル１２は、この第１〜第ｎのブロックのデータ線が順次駆動されるスキャン駆動方式により駆動される。
【００８１】
具体的には、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎは、データ電圧供給線ＳＲ、ＳＧ、ＳＢに時分割で供給された階調電圧を第１〜第ｎのブロックのデータ線に分割して供給する。
【００８２】
シフトレジスターＳＦは、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎをオン・オフ制御するための制御信号を出力する。シフトレジスターＳＦは、データドライバー２０からのスキャン駆動用クロック信号ＣＬＫを受けて、制御信号Ｓｉｇ１〜Ｓｉｇｎを順次アクティブ（第１の論理レベル）にする。
【００８３】
そして、制御信号Ｓｉｇ１がアクティブにされるとスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１がオンし、第１のブロックのデータ線ＳＲ１、ＳＧ１、ＳＢ１が駆動される。制御信号Ｓｉｇ２がアクティブにされると、スイッチ素子ＳＷＲ２、ＳＷＧ２、ＳＷＢ２がオンし、第２のブロックのデータ線ＳＲ２、ＳＧ２、ＳＢ２が駆動される。そして、制御信号Ｓｉｇｎがアクティブにされるとスイッチ素子ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎがオンし、第ｎのブロックのデータ線ＳＲｎ、ＳＧｎ、ＳＢｎが駆動される。このようにして、第１〜第ｎのブロックのデータ線が順次駆動され、スキャン駆動が行われる。
【００８４】
なおスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎ及びシフトレジスターＳＦは、例えば薄膜トランジスターＴＦＴを用いて構成できる。
【００８５】
ドライバー６０は、データドライバー２０（ソースドライバー）、走査ドライバー３８（ゲートドライバー）を含む。データドライバー２０は、階調データ（画像データ）に基づいてデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎを駆動する。走査ドライバー３８は、液晶パネル１２の走査線Ｇ１〜Ｇｍを走査（順次駆動）する。なお、本実施形態の集積回路装置がドライバー６０に適用される場合には、データ線駆動回路（例えば、図２に示すデータ線駆動回路１４０−１〜１４０−ｋ）が、データ電圧供給線ＳＲ、ＳＧ、ＳＢを介してデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎを駆動する。
【００８６】
表示コントローラー４０は、図示しないＣＰＵ（Central Processing Unit、中央演算処理装置）等のホストコントローラーにより設定された内容に従って、データドライバー２０、走査ドライバー３８及び電源回路５０を制御する。具体的には、表示コントローラー４０は、データドライバー２０及び走査ドライバー３８に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行う。また電源回路５０に対しては、例えば対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの制御を行う。
【００８７】
電源回路５０は、外部から供給される電源電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベルや、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。例えば、階調電圧生成回路がデータドライバー２０に内蔵され、電源回路５０が階調電圧生成回路の電源電圧の電圧レベルを生成できる。
【００８８】
なおデータドライバー２０は、液晶パネル１２を極性反転駆動してもよい。このとき階調電圧生成回路は、正極性用と負極性用の階調電圧生成回路を含んでもよい。あるいは、階調電圧生成回路の高電圧側電源電圧と低電圧側電源電圧が交互に入れ替わって正極性用と負極性用の階調電圧を生成してもよい。
【００８９】
ここで図８では、データドライバー２０がデータ電圧供給線ＳＲ、ＳＧ、ＳＢを介してＲＧＢ各色成分のデータ線３本ずつを順次駆動するものとして説明した。但し本発明では、データドライバー２０がデータ電圧供給線Ｓ１〜Ｓｋ（ｋは２以上の自然数）を介してデータ線をｋ本ずつ順次駆動してもよい。
【００９０】
また図８では、表示コントローラー４０と電源回路５０が液晶表示装置１０の内部に設けられるが、本発明では、表示コントローラー４０と電源回路５０が液晶表示装置１０の外部に設けられてもよい。さらに本発明では、データドライバー２０、走査ドライバー３８、表示コントローラー４０、電源回路５０の一部又は全部が表示パネル１２上に形成されてもよく、データドライバー２０、走査ドライバー３８、表示コントローラー４０、電源回路５０の一部又は全部が半導体装置（集積回路、ＩＣ）として構成されてもよい。
【００９１】
４．２．データドライバー
図９にデータドライバー２０の構成例を示す。この構成例は、シフトレジスター２２、ラインラッチ２４、２６、多重化回路２８、階調電圧生成回路３０（基準電圧生成回路）、ＤＡＣ３２（DAC:Digital to Analog Converter、データ電圧生成回路）、データ線駆動回路３４、スキャン駆動制御部３６を含む。
【００９２】
シフトレジスター２２は、各データ線に対応するフリップフロップを含む。フリップフロップは順次接続される。シフトレジスター２２は、先頭のフリップフロップがイネーブル入出力信号ＥＩＯを保持すると、ドットクロック信号ＤＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。
【００９３】
ラインラッチ２４は、各データ線に対応するラッチ（画像データレジスタ）を含む。ラインラッチ２４には、表示コントローラー４０から階調データＤＩＯが入力される。ラインラッチ２４の各ラッチは、シフトレジスター２２からの順次シフトされたイネーブル入出力信号ＥＩＯに同期して各データ線に対応する階調データをラッチする。
【００９４】
ラインラッチ２６は、表示コントローラー４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【００９５】
多重化回路２８は、ラインラッチ２６からの各データ線に対応する階調データを時分割多重し、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（Ｓ１〜Ｓｋ）に対応する時分割多重された階調データを生成する。
【００９６】
スキャン駆動制御部３６は、スキャン駆動の時分割タイミングを規定するスキャン駆動用クロック信号ＣＬＫを生成する。具体的には、スキャン駆動制御部３６は、１水平走査期間内に第１〜第ｎのブロックを順次駆動するためのｎ発のクロックを生成する。そして多重化回路２８が、ＣＬＫを受けて１水平走査期間に第１〜第ｎのブロック分の階調データを時分割多重する。また液晶パネル１２のシフトレジスターＳＦが、ＣＬＫを受けて第１〜第ｎのブロックのスイッチ素子を順次オン・オフ制御する。
【００９７】
階調電圧生成回路３０（基準電圧生成回路）は、階調電圧（基準電圧）を生成し、その階調電圧をＤＡＣ３２に対して供給する。
【００９８】
ＤＡＣ３２（Ｄ／Ａ変換回路）は、各データ線（各ソース線）に供給するデータ電圧（ソース電圧）を生成する。具体的にはＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて階調電圧生成回路３０からの階調電圧のいずれかを選択し、選択した階調電圧をアナログのデータ電圧として出力する。
【００９９】
データ線駆動回路３４は、ＤＡＣ３２からのデータ電圧をバッファリングしてデータ線を駆動する。例えば、データ線駆動回路３４は、各データ線毎に設けられた駆動回路（例えば、上述の図２等に示すデータ線駆動回路）を含む。
【０１００】
５．電子機器
図１０（Ａ）、図１０（Ｂ）に本実施形態の集積回路装置を含む携帯電話機（電子機器）の構成例を示す。なお本発明では、図１０（Ａ）、図１０（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加したりするなどの種々の変形実施が可能である。また、本実施形態の電子機器は携帯電話機に限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクター、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１０１】
図１０（Ａ）、図１０（Ｂ）においてホストコントローラー４１０は、例えばＭＰＵ（Micro Processing Unit）、ベースバンドエンジンなどである。このホストコントローラー４１０は、ドライバーである集積回路装置４３０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１０（Ｂ）の画像処理コントローラー４２０は、ホストコントローラー４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１０２】
図１０（Ａ）の場合には、集積回路装置４３０としてメモリ内蔵のものを用いることができる。即ちこの場合には、集積回路装置４３０は、ホストコントローラー４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル４００を駆動する。一方、図１０（Ｂ）の場合には、集積回路装置４３０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストコントローラー４１０からの画像データは、画像処理コントローラー４２０の内蔵メモリに書き込まれる。そして集積回路装置４３０は、画像処理コントローラー４２０の制御の下で、電気光学パネル４００を駆動する。
【０１０３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１のキャパシター、第２のキャパシター、第１の電源電圧、集積回路装置、電気光学パネル、電気光学装置等）と共に記載された用語（入力用キャパシター、帰還用キャパシター、グランド電圧、ドライバー、液晶パネル、液晶表示装置等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータ線駆動回路、Ｄ／Ａ変換回路、ドライバー回路、電源回路、階調電圧生成回路、集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１０４】
１２ 液晶パネル、２０ データドライバー、２２ シフトレジスター、
２４ ラインラッチ、２８ 多重化回路、３０ 階調電圧生成回路、３２ ＤＡＣ、
３４ データ線駆動回路、３６ スキャン駆動制御部、３８ 走査ドライバー、
４０ 表示コントローラー、５０ 電源回路、６０ ドライバー、
１００−１〜１００−ｋ 複数のドライバー回路、
１１０−１〜１１０−ｋ Ｄ／Ａ変換回路、１２０ 電源回路、
１４０−１〜１４０−ｋ データ線駆動回路、１６０ 階調電圧生成回路、
４００ 電気光学パネル、４１０ ホストコントローラー、
４２０ 画像処理コントローラー、４３０ 集積回路装置、
ＣＩ１ 第１のキャパシター、ＣＦ１ 第２のキャパシター、
ＮＥＧ１ サミングノード、ＮＩ１ 入力ノード、ＯＰ１ 演算増幅器、
ＧＤ１ 画像データ、ＶＧ１ 階調電圧、Ｓ１ データ線、Ｖ１ データ電圧、
ＲＧ１ 抵抗素子、ＶＤＤＲＷ 高電圧側電源電圧、ＶＳＳ グランド電圧、
ＶＤＤＲＨ 上限電圧、ＶＤＤＲＬ 下限電圧、ＳＷ１ 第１のスイッチ素子、
Ｎ１ 第１のノード、出力ノードＮＱ、ＡＧＮＤ アナログ基準電源、
ＶＡ アナログ基準電圧
【特許請求の範囲】
【請求項１】
複数の階調電圧を出力する階調電圧生成回路と、
前記複数の階調電圧を受けて、複数のデータ線を駆動する複数のドライバー回路と、
を含み、
前記階調電圧生成回路は、
高電圧側電源電圧とグランド電圧との間を電圧分割して前記複数の階調電圧を生成し、
前記複数のドライバー回路の各ドライバー回路は、
第１のキャパシターと第２のキャパシターとを有するデータ線駆動回路を有し、
前記データ線駆動回路は、
前記第１のキャパシターと前記第２のキャパシターとの容量比に応じた増幅率の反転増幅を行って、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力することを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記データ線駆動回路は、
第１の入力端子のノードがサミングノードであり、出力端子のノードが出力ノードである演算増幅器を有し、
前記第１のキャパシターは、
前記データ線駆動回路の入力ノードと前記サミングノードとの間に設けられ、
前記第２のキャパシターは、
前記出力ノードと前記サミングノードとの間に設けられることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記データ線駆動回路は、
前記グランド電圧より高いアナログ基準電圧を基準として前記反転増幅を行うことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記アナログ基準電圧をＶＡとし、前記データ線駆動回路に入力される入力電圧をＶＩＮとし、前記データ線駆動回路が出力する前記データ電圧をＶＱとするときに、
前記データ線駆動回路は、
ＶＱ＝ＶＡ−Ｃ１／Ｃ２×（ＶＩＮ−ＶＡ）となる前記データ電圧を出力することを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をＶＤＤＲＨとするときに、
前記アナログ基準電圧がＶＡ＝ＶＤＤＲＨ／（１＋Ｃ１／Ｃ２）に設定されることを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をＶＤＤＲＨとし、前記下限電圧をＶＤＤＲＬとするときに、
前記高電圧側電源電圧がＶＤＤＲＷ＝Ｃ２／Ｃ１×（ＶＤＤＲＨ−ＶＤＤＲＬ）に設定され、
前記階調電圧生成回路は、
前記高電圧側電源電圧ＶＤＤＲＷと前記グランド電圧との間を電圧分割して前記複数の階調電圧を生成することを特徴とする集積回路装置。
【請求項７】
請求項６において、
Ｃ１≧Ｃ２であることを特徴とする集積回路装置。
【請求項８】
請求項２において、
前記データ線駆動回路は、
前記入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、
前記第１のノードとアナログ基準電圧のノードとの間に設けられた第２のスイッチ素子と、
第２のノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、
前記第２のノードと前記アナログ基準電圧のノードとの間に設けられた第４のスイッチ素子と、
前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、
を有し、
前記第１のキャパシターは、
前記第１のノードと前記サミングノードとの間に設けられ、
前記第２のキャパシターは、
前記サミングノードと前記第２のノードとの間に設けられることを特徴とする集積回路装置。
【請求項９】
請求項１乃至８のいずれかに記載の集積回路装置を含むことを特徴とする電気光学装置。
【請求項１０】
請求項１乃至８のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１】
複数の階調電圧を出力する階調電圧生成回路と、
前記複数の階調電圧を受けて、複数のデータ線を駆動する複数のドライバー回路と、
を含み、
前記階調電圧生成回路は、
高電圧側電源電圧とグランド電圧との間を電圧分割して前記複数の階調電圧を生成し、
前記複数のドライバー回路の各ドライバー回路は、
第１のキャパシターと第２のキャパシターとを有するデータ線駆動回路を有し、
前記データ線駆動回路は、
前記第１のキャパシターと前記第２のキャパシターとの容量比に応じた増幅率の反転増幅を行って、下限電圧がグランド電圧より高くなる出力範囲のデータ電圧を出力することを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記データ線駆動回路は、
第１の入力端子のノードがサミングノードであり、出力端子のノードが出力ノードである演算増幅器を有し、
前記第１のキャパシターは、
前記データ線駆動回路の入力ノードと前記サミングノードとの間に設けられ、
前記第２のキャパシターは、
前記出力ノードと前記サミングノードとの間に設けられることを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記データ線駆動回路は、
前記グランド電圧より高いアナログ基準電圧を基準として前記反転増幅を行うことを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記アナログ基準電圧をＶＡとし、前記データ線駆動回路に入力される入力電圧をＶＩＮとし、前記データ線駆動回路が出力する前記データ電圧をＶＱとするときに、
前記データ線駆動回路は、
ＶＱ＝ＶＡ−Ｃ１／Ｃ２×（ＶＩＮ−ＶＡ）となる前記データ電圧を出力することを特徴とする集積回路装置。
【請求項５】
請求項３又は４において、
前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をＶＤＤＲＨとするときに、
前記アナログ基準電圧がＶＡ＝ＶＤＤＲＨ／（１＋Ｃ１／Ｃ２）に設定されることを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１のキャパシターの容量値をＣ１とし、前記第２のキャパシターの容量値をＣ２とし、前記データ線駆動回路が出力する前記データ電圧の前記出力範囲の上限電圧をＶＤＤＲＨとし、前記下限電圧をＶＤＤＲＬとするときに、
前記高電圧側電源電圧がＶＤＤＲＷ＝Ｃ２／Ｃ１×（ＶＤＤＲＨ−ＶＤＤＲＬ）に設定され、
前記階調電圧生成回路は、
前記高電圧側電源電圧ＶＤＤＲＷと前記グランド電圧との間を電圧分割して前記複数の階調電圧を生成することを特徴とする集積回路装置。
【請求項７】
請求項６において、
Ｃ１≧Ｃ２であることを特徴とする集積回路装置。
【請求項８】
請求項２において、
前記データ線駆動回路は、
前記入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、
前記第１のノードとアナログ基準電圧のノードとの間に設けられた第２のスイッチ素子と、
第２のノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、
前記第２のノードと前記アナログ基準電圧のノードとの間に設けられた第４のスイッチ素子と、
前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、
を有し、
前記第１のキャパシターは、
前記第１のノードと前記サミングノードとの間に設けられ、
前記第２のキャパシターは、
前記サミングノードと前記第２のノードとの間に設けられることを特徴とする集積回路装置。
【請求項９】
請求項１乃至８のいずれかに記載の集積回路装置を含むことを特徴とする電気光学装置。
【請求項１０】
請求項１乃至８のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２０４５９８（Ｐ２０１０−２０４５９８Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−５２９８２（Ｐ２００９−５２９８２）
【出願日】平成２１年３月６日（２００９．３．６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月６日（２００９．３．６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]