電圧制御発振回路
【課題】注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利な電圧制御発振回路を提供する。
【解決手段】電圧制御発振回路は、互いに逆相の差動信号が入力される複数のユニットセル（ＵＣ１〜ＵＣ４）を具備し、外部電圧（Ｖtune）によって前記複数のユニットセル内の負荷抵抗値を制御することで、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路であって、前記ユニットセルは、制御端子に前記外部電圧が与えられる可変負荷回路（Ｂｕ１，Ｂｕ２）をそれぞれ備え、前記複数のユニットセルの少なくとも一つ（ＵＣ１）は、入力端子から注入される入力信号により出力端子間が短絡されるスイッチ（ＳＷ１）を備える。
【解決手段】電圧制御発振回路は、互いに逆相の差動信号が入力される複数のユニットセル（ＵＣ１〜ＵＣ４）を具備し、外部電圧（Ｖtune）によって前記複数のユニットセル内の負荷抵抗値を制御することで、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路であって、前記ユニットセルは、制御端子に前記外部電圧が与えられる可変負荷回路（Ｂｕ１，Ｂｕ２）をそれぞれ備え、前記複数のユニットセルの少なくとも一つ（ＵＣ１）は、入力端子から注入される入力信号により出力端子間が短絡されるスイッチ（ＳＷ１）を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電圧制御発振回路に関するものである。
【背景技術】
【０００２】
無線通信回路の発振回路では、インダクタ（Ｌ）と容量（Ｃ）の共振特性を利用した回路が多く用いられている。ＬＣ回路のＱ値を高く設定することで周波数精度が高く、位相雑音の低い優れた性能を実現できる。近年では、集積回路上にＬＣ共振回路を用いた構成が多く用いられている。
【０００３】
一方、集積回路技術が微細化されるに従い、トランジスタ回路部は小面積化されるのに対し、ＬＣ共振回路部では、定数が決まっているため小面積化できず、チップコストを制限してしまう状況になっている。また、ＬＣ共振型回路でも、例えば、０．１μｍ未満のプロセスを適用した場合には、システムの位相雑音仕様を満たすことが難しくなってきている。このため、これまでのＬＣ共振回路を用いた発振回路に代わる回路技術として、リング型発振回路が注目されており、このリング型発振回路の高性能化の研究開発が現在精力的に進められている。例えば、同期信号を注入し位相雑音特性を改善する以下に示す研究成果が近年報告されている状況にある。
【０００４】
しかしながら、現在報告されている構成では、注入信号の整数倍の周波数帯でしか同期が取れず、さらに、広帯域動作に不利であるという問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Kyoya Takano, et al. “4.8GHz CMOS Frequency Multiplier with Subharmonic Pulse-Injection Locking’’, Proceeding of IEEE Asian Solid-State Circuits Conference, pp.336-339, 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利な電圧制御発振回路を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る電圧制御発振回路は、互いに逆相の差動信号が入力される複数のユニットセルを具備し、外部電圧によって前記複数のユニットセル内の負荷抵抗値を制御することで、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路であって、前記ユニットセルは、制御端子に前記外部電圧が与えられる可変負荷回路をそれぞれ備え、前記複数のユニットセルの少なくとも一つは、入力端子から注入される入力信号により出力端子間が短絡されるスイッチを備える。
【発明の効果】
【０００８】
この発明によれば、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利な電圧制御発振回路が得られる。
【図面の簡単な説明】
【０００９】
【図１】この発明の概要に係る電圧制御発振回路の全体構成例を示すブロック図。
【図２】この発明の概要に係る電圧制御発振回路の発振動作を示すタイミングチャート図。
【図３】この発明の第１の実施形態に係る電圧制御発振回路の構成例を示すブロック図。
【図４】第１の実施形態に係る電圧制御発振回路が有するユニットセルを示す等価回路図。
【図５】第１の実施形態に係る電圧制御発振回路が有するバイアス生成回路を示す等価回路図。
【図６】第１の実施形態に係る電圧制御発振回路の発振周波数制御の例を示す図。
【図７】第１の実施形態に係る電圧制御発振回路の試作回路のチップの例を示すレイアウト図。
【図８】第１の実施形態に係る電圧制御発振回路の発振動作（注入信号80MHzの場合）を示す図。
【図９】第１の実施形態に係る電圧制御発振回路の発振動作（注入信号200MHzの場合）を示す図。
【図１０】第１の実施形態に係る電圧制御発振回路の発振動作（注入信号800MHzの場合）を示す図。
【図１１】第１の実施形態に係る電圧制御発振回路の位相雑音特性の改善効果を示す図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［概要］
図１および図２を用いて、この発明の電圧制御発振回路の概要について説明する。
＜全体構成例＞
まず、図１を用いて、概要に係る電圧制御発振回路の全体構成例について説明する。
図示するように、この例に係る電圧制御発振回路は、リングオシレータ型（以下、リング型と称する）発振回路（Ring ＶＣＯ）であって、注入信号パルス入力端子（Injection），出力端子（Output），および発振周波数のチューニング端子（Frequency Tuning）を有する。
【００１２】
注入信号パルス入力端子（Injection）には、例えば、パルス発生回路等（図示せず）から、パルス周波数frefを有する低位相雑音の注入信号が注入される。
【００１３】
出力端子（Output）からは、注入パルス信号の繰り返し周波数frefに対し、一般の整数倍に加え半整数倍の周波数（例えば、fo=fref×1.5）にも同期した低位相雑音の信号を取り出すことができる。
【００１４】
チューニング端子（Frequency Tuning）には、外部電圧としてのチューニング電圧Ｖtuneが与えられる。このチューニング電圧Ｖtuneを制御することにより、リング型電圧制御発振回路（Ring ＶＣＯ）内のユニットセルが有するインバータ回路の負荷抵抗を制御でき、この負荷抵抗値と負荷容量の時定数により遅延時間を変化させ、発振周波数を、広帯域にわたって可変できるように構成される。
【００１５】
＜発振動作＞
次に、図２を用いて、概要に係る電圧制御発振回路の発振動作例について説明する。
（ａ）の実線で示すように、出力端子（Output）からは、周波数foを有し、フリー発振信号（Free running）に対して、注入パルス信号が注入されると位相がシフトし、注入パルス信号に同期した出力信号foが発振される。
【００１６】
（ｂ）は、注入パルスの位相がシフトした際の、出力信号の位相シフト（Phase shift）量の変化の例を示す。
（ｃ）は、フリー発振信号（Free running）の動作波形例を示す。
（ｄ）では、出力周波数foが、注入パルス信号（injected pulse）の周波数frefの整数倍（×１倍、fo=fref）になっている場合の、注入パルス信号の波形例を示している。
【００１７】
（ｅ）では、出力周波数foが、注入パルス信号（injected pulse）の周波数frefの半整数倍（×１．５倍、fo=1.5×fref）になっている場合の、注入パルス信号の波形例を示している。
【００１８】
＜作用効果＞
上記構成および発振動作によれば、少なくとも以下（Ｉ）、（ＩＩ）のような作用効果が得られる。
（Ｉ）注入パルス信号の繰り返し周波数に対し、整数倍および半整数倍の周波数に同期した低位相雑音の信号を取り出せる。そのため、整数倍回路よりも２倍の周波数分解能を得ることができる。例えば、図２（ｄ）の注入パルス信号（injected pulse）の繰り返し周波数frefに対しては、整数倍（×１倍）の周波数（fo= fref）に同期した低位相雑音の信号を取り出すことができ、また、図２（ｅ）の注入パルス信号（injected pulse）の繰り返し周波数frefに対しては、半整数倍（×１．５倍）の周波数（fo=1.5 x fref）に同期した低位相雑音の信号を取り出せることが示されている。
【００１９】
また、このように整数倍だけでなく半整数倍動作ができることにより、より高い注入同期信号を用いることができ、同じ周波数分解能をもつ整数倍動作回路と比較して、位相雑音をより低く抑えることができるというメリットもある。
【００２０】
（ＩＩ）周波数チューニング端子電圧Ｖtuneを制御することにより、広い周波数範囲内での整数倍、半整数倍周波数帯での信号出力を得られる。詳細については、後述する。
【００２１】
このため、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利な電圧制御発振回路が得られる。
【００２２】
［第１の実施形態（リング型電圧制御発振回路の一例）］
次に、図３から図１１を用い、第１の実施形態に係る電圧制御発振回路について説明する。この実施形態は、注入同期型広帯域低位相雑音リング電圧制御発振回路に関するものである。この説明において、上記の説明と重複する部分の詳細な説明を省略する。
【００２３】
＜１．構成例＞
１−１．リング型電圧制御発振回路の構成例
まず、図３を用い、第１の実施形態に係る電圧制御発振回路の構成例について説明する。
図示するように、本例に係る電圧制御発振回路は、バイアス発生回路１１，および互いに逆相の差動信号が入力される４段のユニットセルＵＣ１〜ＵＣ４（差動回路）を備え、外部電圧（Ｖtune）によって４段のユニットセルＵＣ１〜ＵＣ４に与える電圧を制御することで、上記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路である。
【００２４】
尚、パルス発生回路１２は、入力電圧Ｖinjの注入パルス信号を発生させ、発生された注入パルス信号は、注入信号パルス入力端子（Injection）に与えられる。
【００２５】
バイアス発生回路１１は、外部より与えられる外部電圧（以下、チューニング電圧と称する）Ｖtuneから、４段のユニットセルＵＣ１〜ＵＣ４に与えられるバイアス制御電圧Ｖｃを発生させる。
【００２６】
ユニットセル（unit cell）ＵＣ１〜ＵＣ４のそれぞれは、制御端子にチューニング電圧Ｖtuneおよび制御電圧Ｖｃが与えられ、互いに逆相の差動信号が入力され、４段がリング状に接続される遅延バッファ回路構成である。また、４つのユニットセルＵＣ１〜ＵＣ４のうち、１つのユニットセルＵＣ１はスイッチＳＷ１を有し、このスイッチＳＷ１を介して注入信号（Ｖinj）が注入される構成である。そのため、注入同期動作を安定化することができる。
【００２７】
注入信号（Ｖinj）は、注入信号パルス入力端子（Injection）より入力する。注入された際に、パルス信号が”Ｈ（High）”レベルのときにユニットセル（差動回路）ＵＣ１の出力端子（Ｉ１，／Ｉ１）間をスイッチＳＷ１によってショートし、効率的に信号を入力する。このように、出力端子（Ｉ１，／Ｉ１）間を、スイッチＳＷ１によってショートする注入回路構成により、半整数倍（l/2（l=2, 3, 4,…））の注入同期での同期を可能にしている。
【００２８】
１−２．ユニットセル（ＵＣ１）の構成例
次に、図４を用い、第１の実施形態に係るユニットセルの構成例について説明する。ここでは、ユニットセルＵＣ１を一例に挙げる。
図示するように、ユニットセルＵＣ１は、可変負荷回路Ｂｕ１，Ｂｕ２を構成するインバータ回路ＩＮ１，ＩＮ２および三極管動作するトランジスタＴｒ１，Ｔｒ２、トランジスタＰ３１，Ｐ３２、スイッチＳＷ１、トランジスタＮ５１，Ｎ５２，Ｎ６０を備える。
【００２９】
インバータ回路ＩＮ１，ＩＮ２は、トランジスタＰ１１〜Ｎ１２により構成される。ｐ型トランジスタＰ１１，Ｐ１２の電流経路の一端は内部電源電圧Ｖｄｄに接続される。ｎ型トランジスタＮ１１，Ｎ１２の電流経路の一端はトランジスタＰ１１，Ｐ１２の電流経路の他端に接続され、電流経路の他端は接地電源電圧に接続され、制御端子（ゲート端子）はトランジスタＰ１１，Ｐ１２の制御端子と共通に接続されチューニング電圧Ｖtuneが与えられる。
【００３０】
三極管動作するトランジスタＴｒ１，Ｔｒ２は、ｐ型トランジスタＰ２１，Ｐ２２として構成される。トランジスタＰ２１，Ｐ２２の電流経路の一端は内部電源電圧Ｖｄｄに接続され、他端はインバータ回路ＩＮ１，ＩＮ２の出力に接続され、制御端子（ゲート端子）を接地電源電圧に接続することにより三極管動作を実現している。
【００３１】
トランジスタＰ３１，Ｐ３２の電流経路の一端は内部電源電圧Ｖｄｄに接続され、他端はインバータ回路ＩＮ１，ＩＮ２の出力に接続され、制御端子は他方の電流経路の他端に交差するように接続される。
【００３２】
スイッチＳＷ１は、ｎ型トランジスタＮ４１，Ｎ４２により構成される。トランジスタＮ４１，Ｎ４２の電流経路の一端および他端は出力端子（Ｉ１，／Ｉ１）に接続され、制御端子（ゲート端子）には入力端子（Injection）から入力電圧Ｖinjが与えられる。
【００３３】
差動増幅器を構成するトランジスタ対Ｎ５１，Ｎ５２の電流経路の一端はスイッチＳＷ１の一端および他端に接続され、制御端子（ゲート端子）は出力端子（Ｉ１，／Ｉ１）に接続される。
【００３４】
トランジスタＮ６０の電流経路の一端はトランジスタＮ５１，Ｎ５２の電流経路の他端に接続され、電流経路の他端は接地電源電圧に接続され、制御端子（ゲート端子）には制御電圧Ｖｃが与えられる。
その他のユニットセルＵＣ２〜ＵＣ４の構成は、スイッチＳＷ１を除き、ユニットセルＵＣ１と同様である。
【００３５】
１−３．バイアス発生回路１１の構成例
次に、図５を用い、第１の実施形態に係るバイアス発生回路の構成例について説明する。図示するように、バイアス発生回路は、インバータ回路ＩＮ２１，およびトランジスタＰ７２，Ｐ７３，Ｐ８１，Ｎ８１を備える。
インバータ回路ＩＮ２１は、トランジスタＰ７１，Ｎ７１により構成される。ｐ型トランジスタＰ７１の電流経路の一端は内部電源電圧Ｖｄｄに接続される。ｎ型トランジスタＮ７１の電流経路の一端はトランジスタＰ７１の電流経路の他端に接続され、電流経路の他端は接地電源電圧に接続され、制御端子（ゲート端子）はトランジスタＰ７１，Ｎ７２の制御端子（ゲート端子）と共通に接続されチューニング電圧Ｖtuneが与えられる。
【００３６】
ｐ型トランジスタＰ７２の電流経路の一端には内部電源電圧Ｖｄｄに接続され、制御端子（ゲート端子）には内部電源電圧の半分の電圧Ｖｄｄ／２が与えられる。ｐ型トランジスタＰ７３の電流経路の一端はトランジスタＰ７２の他端に接続され、制御端子（ゲート端子）には電圧Ｖｄｄ／２が与えられる。
【００３７】
トランジスタＰ８１の電流経路の一端には内部電源電圧Ｖｄｄに接続され、他端はインバータＩＮ２１の出力に接続され、制御端子（ゲート端子）には接地電源電圧が与えられる。トランジスタＮ８１の電流経路の一端はトランジスタＰ７３の電流経路の他端に接続され、他端は接地電源電圧に接続され、制御端子（ゲート端子）はインバータＩＮ２１の出力が接続されユニットセルＵＣ１〜ＵＣ４へ制御電圧Ｖｃを出力する。
【００３８】
＜２．動作＞
２−１．チューニング電圧Ｖtuneによる発振周波数制御の例
次に、図６を用い、第１の実施形態に係るチューニング電圧Ｖtuneによる発振周波数制御について説明する。図６は、出力端子（ここでは、Ｑ２，／Ｑ２）における出力周波数（Oscillation Freq.）とチューニング電圧Ｖtuneとの関係を示したものである。
【００３９】
図中の実線ＦＶはバイアス制御電圧Ｖcを０．８５Ｖに固定した場合（With fixed voltage of 0.85V）の特性線であり、実線ＲＶはチューニング電圧Ｖtuneにより図５で示した回路を介してバイアス制御電圧Ｖcを変化させた場合（With replica bias）の特性線である。
【００４０】
図示するように、チューニング電圧Ｖtuneを0Vから1.8Vへと変化させることにより、発振周波数を大きく変化できていることが分かる。実線ＦＶによる特性は、図４の回路図におけるBu1とBu2の負荷抵抗値をＶtune制御端子電圧により制御することにより得られている。Ｖtune電圧が低いときは、負荷抵抗値が小さくなり高周波での発振を可能とし、Ｖtune電圧が大きくなるにつれて、負荷抵抗値は増大し発振周波数が低下していくことになる。
実線ＲＶの特性は、さらに広帯域な動作を実現するため図５で示したバイアス生成回路を介してバイアス電圧Ｖcも同時に変化させることにより、より低い周波数領域までの発振を可能としている。図５の回路では、Ｖtune制御端子電圧が低くなるとバイアス端子電圧Ｖcも小さくなるよう構成しているため、低周波発振動作領域において、図４におけるトランジスタＮ５１、Ｎ５２の差動対回路の電流をより低く抑えることにより、より高い負荷抵抗値の設定を可能としている。このため、本構成では、Ｖtuneによる負荷抵抗値の制御とバイアス電圧Ｖcを同時に制御することにより広帯域な発振動作を可能にしている。
【００４１】
２−２．発振動作
次に、図７から図１０を用い、第１の実施形態に係る電圧制御発振回路の発振動作について説明する。本願発明者は、180nm CMOSプロセスで図７に示すようなチップを試作評価し、下記に示すような結果を得た。図中のコア（Core）と表記される部分に本例に係る電圧制御発振回路が配置される。尚、図中の（BF1，BF2）と表記される部分には、下記測定のためのバッファ回路（Buffers）が配置される。
【００４２】
注入信号：８０ＭＨｚの場合
図８中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数（Free running）は１．０ＧＨｚ〜２．２ＧＨｚ程度であり、このリング型電圧発振回路に８０ＭＨｚの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍（例えば、80M×24, 80M×23.5, 80M×23, 80M×22, …）の周波数に同期した出力信号が得られていることが分かる。
【００４３】
注入信号：２００ＭＨｚの場合
図９中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数（Free running）は１．０ＧＨｚ〜２．２ＧＨｚ程度であり、このリング型電圧発振回路に２００ＭＨｚの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍（例えば、200M×10, 200M×9.5, 200M×9, 200M×8.5, …）の周波数に同期した出力信号が得られていることが分かる。
【００４４】
注入信号：８００ＭＨｚの場合
図１０中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数（Free running）は１．０ＧＨｚ〜２．２ＧＨｚ程度であり、このリング型電圧発振回路に８００ＭＨｚの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍（例えば、800M×2.5, 800M×2, 800M×1.5 …）の周波数に同期した出力信号が得られていることが分かる。
このように、本例に係るリング型電圧発振回路によれば、半整数倍の周波数に同期した信号を取り出すことができる。
【００４５】
２−３．位相雑音特性の改善効果について
次に、図１１を用い、第１の実施形態に係る電圧制御発振回路の位相雑音特性の改善効果について説明する。図１１は、４０ＭＨｚと８０ＭＨｚのパルス信号を注入したときの位相雑音特性を評価した結果である。
【００４６】
図示するように、１ＭＨｚ離調時の位相雑音は、注入信号なしの時で、−１００ｄＢｃ／Ｈｚである。しかしながら、スイッチＳＷ１に位相雑音特性の良いパルス信号（fref）を注入することにより、パルス幅:２５０ｐｓの４０ＭＨｚ信号を入力した時で、−１２１ｄＢｃ／Ｈｚ、パルス幅:２５０ｐｓの８０ＭＨｚの信号を注入した時で、それぞれ−１２７ｄＢｃ／Ｈｚと２０ｄＢ以上の大幅な位相雑音特性の改善できていることが分かる。このように、スイッチＳＷ１にパルス信号を注入する回路構成により、本質的に位相雑音特性が大きいと言われるリングオシレータ型の電圧制御発振回路の位相雑音を低減化することに成功した。
＜３．作用効果＞
この実施形態に係る電圧制御発振回路によれば、少なくとも下記（１）から（４）の作用効果が得られる。
（１）注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利である。
【００４７】
本例に係る電圧制御発振回路は、互いに逆相の差動信号が入力される複数のユニットセル（ＵＣ１〜ＵＣ４）を具備し、外部電圧（Ｖtune）によって複数のユニットセル内の負荷抵抗値を制御することで、差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路である。さらに、
ユニットセルＵＣ１〜ＵＣ４は、制御端子に外部電圧Ｖtuneが与えられる可変負荷回路Ｂｕ１，Ｂｕ２をそれぞれ備え、複数のユニットセルの少なくとも一つ（ＵＣ１）は、入力端子から注入される入力信号Ｖinjにより出力端子（Ｉ１，／Ｉ１）間が短絡されるスイッチＳＷ１を備える。
上記のように、複数のユニットセルの少なくとも一つ（ＵＣ１）は、入力端子から注入される入力信号Ｖinjにより出力端子（Ｉ１，／Ｉ１）間が短絡されるスイッチＳＷ１を備える。そのため、注入された入力信号（Ｖinj）が、例えば、”Ｈ（High）”レベルのときにユニットセルＵＣ１の出力端子（Ｉ１，／Ｉ１）間をスイッチＳＷ１によってショートされ、効率的に信号を入力でき、半整数倍（l/2（l=2, 3, 4,…））の注入同期での出力信号を得ることができる（例えば、図８から図１０）。
加えて、ユニットセルＵＣ１〜ＵＣ４は、制御端子に外部電圧Ｖtuneが与えられる可変負荷回路Ｂｕ１，Ｂｕ２をそれぞれ備える。そのため、外部電圧（Ｖtune）によって複数のユニットセル（ＵＣ１〜ＵＣ４）内の負荷抵抗値を制御することができ、差動信号の遅延量を制御することができる。例えば、図６に示したように、チューニング電圧Ｖtuneを固定値から所定の値だけ制御することにより、電圧制御発振回路（ＶＣＯ）内のユニットセルＵＣ１〜ＵＣ４がそれぞれ有する可変抵抗を制御できる。このため、電圧制御発振回路の出力端子（Ｑ２，／Ｑ２）における遅延時間を変化させ、発振周波数を広帯域に可変できる。
以上のように、本例に係る電圧制御発振回路の構成および動作によれば、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利である。
【００４８】
（２）微細化および製造コストの低減化に対して有利である。
上記のように、本例に係る電圧制御発振回路はリングオシレータ型であって、インダクタ（Ｌ）と容量（Ｃ）の共振特性を利用したＬＣ共振型の電圧制御発振回路ではない。ここで、ＬＣ共振型の電圧制御発振回路では、ＬＣ共振回路部の定数が決まっているため小面積化できず、チップコストを制限してしまう状況になっている。
しかしながら、本例では、リングオシレータ型であるため、インダクタ（Ｌ）と容量（Ｃ）は不要であるため、微細化および製造コストの低減に対して有利である。例えば、０．１μｍ未満の微細ＣＭＯＳ技術領域では、ＬＣ共振型の電圧制御発振回路にとって代わる可能性が大きいと考えられている。
【００４９】
（３）位相雑音特性を低減することができる。
本例では、スイッチＳＷ１にパルス信号を注入する回路構成により、本質的に位相雑音特性が大きいと言われるリングオシレータ型の電圧制御発振回路の位相雑音を低減化することができる。
例えば、図１１に示したように、スイッチＳＷ１にパルス信号を注入することにより、パルス幅:２５０ｐｓの４０ＭＨｚ信号を入力した時で、−１２１ｄＢｃ／Ｈｚ、パルス幅:２５０ｐｓの８０ＭＨｚの信号を注入した時で、それぞれ−１２７ｄＢｃ／Ｈｚと２０ｄＢ以上の大幅な位相雑音特性の改善できていることが分かる。
【００５０】
（４）周波数逓倍回路等のその他の変換回路への応用が容易である。
本例に係る電圧制御発振回路を搭載することにより、周波数逓倍回路、周波数変換回路、や周波数シンセサイザ回路等への応用が容易である点でも有利である。
【００５１】
以上、概要および第１の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５２】
１１…バイアス発生回路、１２…パルス発生回路、ユニットセル（差動回路）…ＵＣ１〜ＵＣ４、ＳＷ１…スイッチ、外部電圧…Ｖtune、制御電圧…Ｖｃ、Ｂｕ１，Ｂｕ２…可変負荷回路、Ｉｎ１、Ｉｎ２…インバータ回路、Ｔｒ１，Ｔｒ２…三極管動作トランジスタ。
【技術分野】
【０００１】
この発明は、電圧制御発振回路に関するものである。
【背景技術】
【０００２】
無線通信回路の発振回路では、インダクタ（Ｌ）と容量（Ｃ）の共振特性を利用した回路が多く用いられている。ＬＣ回路のＱ値を高く設定することで周波数精度が高く、位相雑音の低い優れた性能を実現できる。近年では、集積回路上にＬＣ共振回路を用いた構成が多く用いられている。
【０００３】
一方、集積回路技術が微細化されるに従い、トランジスタ回路部は小面積化されるのに対し、ＬＣ共振回路部では、定数が決まっているため小面積化できず、チップコストを制限してしまう状況になっている。また、ＬＣ共振型回路でも、例えば、０．１μｍ未満のプロセスを適用した場合には、システムの位相雑音仕様を満たすことが難しくなってきている。このため、これまでのＬＣ共振回路を用いた発振回路に代わる回路技術として、リング型発振回路が注目されており、このリング型発振回路の高性能化の研究開発が現在精力的に進められている。例えば、同期信号を注入し位相雑音特性を改善する以下に示す研究成果が近年報告されている状況にある。
【０００４】
しかしながら、現在報告されている構成では、注入信号の整数倍の周波数帯でしか同期が取れず、さらに、広帯域動作に不利であるという問題がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Kyoya Takano, et al. “4.8GHz CMOS Frequency Multiplier with Subharmonic Pulse-Injection Locking’’, Proceeding of IEEE Asian Solid-State Circuits Conference, pp.336-339, 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利な電圧制御発振回路を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る電圧制御発振回路は、互いに逆相の差動信号が入力される複数のユニットセルを具備し、外部電圧によって前記複数のユニットセル内の負荷抵抗値を制御することで、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路であって、前記ユニットセルは、制御端子に前記外部電圧が与えられる可変負荷回路をそれぞれ備え、前記複数のユニットセルの少なくとも一つは、入力端子から注入される入力信号により出力端子間が短絡されるスイッチを備える。
【発明の効果】
【０００８】
この発明によれば、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利な電圧制御発振回路が得られる。
【図面の簡単な説明】
【０００９】
【図１】この発明の概要に係る電圧制御発振回路の全体構成例を示すブロック図。
【図２】この発明の概要に係る電圧制御発振回路の発振動作を示すタイミングチャート図。
【図３】この発明の第１の実施形態に係る電圧制御発振回路の構成例を示すブロック図。
【図４】第１の実施形態に係る電圧制御発振回路が有するユニットセルを示す等価回路図。
【図５】第１の実施形態に係る電圧制御発振回路が有するバイアス生成回路を示す等価回路図。
【図６】第１の実施形態に係る電圧制御発振回路の発振周波数制御の例を示す図。
【図７】第１の実施形態に係る電圧制御発振回路の試作回路のチップの例を示すレイアウト図。
【図８】第１の実施形態に係る電圧制御発振回路の発振動作（注入信号80MHzの場合）を示す図。
【図９】第１の実施形態に係る電圧制御発振回路の発振動作（注入信号200MHzの場合）を示す図。
【図１０】第１の実施形態に係る電圧制御発振回路の発振動作（注入信号800MHzの場合）を示す図。
【図１１】第１の実施形態に係る電圧制御発振回路の位相雑音特性の改善効果を示す図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［概要］
図１および図２を用いて、この発明の電圧制御発振回路の概要について説明する。
＜全体構成例＞
まず、図１を用いて、概要に係る電圧制御発振回路の全体構成例について説明する。
図示するように、この例に係る電圧制御発振回路は、リングオシレータ型（以下、リング型と称する）発振回路（Ring ＶＣＯ）であって、注入信号パルス入力端子（Injection），出力端子（Output），および発振周波数のチューニング端子（Frequency Tuning）を有する。
【００１２】
注入信号パルス入力端子（Injection）には、例えば、パルス発生回路等（図示せず）から、パルス周波数frefを有する低位相雑音の注入信号が注入される。
【００１３】
出力端子（Output）からは、注入パルス信号の繰り返し周波数frefに対し、一般の整数倍に加え半整数倍の周波数（例えば、fo=fref×1.5）にも同期した低位相雑音の信号を取り出すことができる。
【００１４】
チューニング端子（Frequency Tuning）には、外部電圧としてのチューニング電圧Ｖtuneが与えられる。このチューニング電圧Ｖtuneを制御することにより、リング型電圧制御発振回路（Ring ＶＣＯ）内のユニットセルが有するインバータ回路の負荷抵抗を制御でき、この負荷抵抗値と負荷容量の時定数により遅延時間を変化させ、発振周波数を、広帯域にわたって可変できるように構成される。
【００１５】
＜発振動作＞
次に、図２を用いて、概要に係る電圧制御発振回路の発振動作例について説明する。
（ａ）の実線で示すように、出力端子（Output）からは、周波数foを有し、フリー発振信号（Free running）に対して、注入パルス信号が注入されると位相がシフトし、注入パルス信号に同期した出力信号foが発振される。
【００１６】
（ｂ）は、注入パルスの位相がシフトした際の、出力信号の位相シフト（Phase shift）量の変化の例を示す。
（ｃ）は、フリー発振信号（Free running）の動作波形例を示す。
（ｄ）では、出力周波数foが、注入パルス信号（injected pulse）の周波数frefの整数倍（×１倍、fo=fref）になっている場合の、注入パルス信号の波形例を示している。
【００１７】
（ｅ）では、出力周波数foが、注入パルス信号（injected pulse）の周波数frefの半整数倍（×１．５倍、fo=1.5×fref）になっている場合の、注入パルス信号の波形例を示している。
【００１８】
＜作用効果＞
上記構成および発振動作によれば、少なくとも以下（Ｉ）、（ＩＩ）のような作用効果が得られる。
（Ｉ）注入パルス信号の繰り返し周波数に対し、整数倍および半整数倍の周波数に同期した低位相雑音の信号を取り出せる。そのため、整数倍回路よりも２倍の周波数分解能を得ることができる。例えば、図２（ｄ）の注入パルス信号（injected pulse）の繰り返し周波数frefに対しては、整数倍（×１倍）の周波数（fo= fref）に同期した低位相雑音の信号を取り出すことができ、また、図２（ｅ）の注入パルス信号（injected pulse）の繰り返し周波数frefに対しては、半整数倍（×１．５倍）の周波数（fo=1.5 x fref）に同期した低位相雑音の信号を取り出せることが示されている。
【００１９】
また、このように整数倍だけでなく半整数倍動作ができることにより、より高い注入同期信号を用いることができ、同じ周波数分解能をもつ整数倍動作回路と比較して、位相雑音をより低く抑えることができるというメリットもある。
【００２０】
（ＩＩ）周波数チューニング端子電圧Ｖtuneを制御することにより、広い周波数範囲内での整数倍、半整数倍周波数帯での信号出力を得られる。詳細については、後述する。
【００２１】
このため、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利な電圧制御発振回路が得られる。
【００２２】
［第１の実施形態（リング型電圧制御発振回路の一例）］
次に、図３から図１１を用い、第１の実施形態に係る電圧制御発振回路について説明する。この実施形態は、注入同期型広帯域低位相雑音リング電圧制御発振回路に関するものである。この説明において、上記の説明と重複する部分の詳細な説明を省略する。
【００２３】
＜１．構成例＞
１−１．リング型電圧制御発振回路の構成例
まず、図３を用い、第１の実施形態に係る電圧制御発振回路の構成例について説明する。
図示するように、本例に係る電圧制御発振回路は、バイアス発生回路１１，および互いに逆相の差動信号が入力される４段のユニットセルＵＣ１〜ＵＣ４（差動回路）を備え、外部電圧（Ｖtune）によって４段のユニットセルＵＣ１〜ＵＣ４に与える電圧を制御することで、上記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路である。
【００２４】
尚、パルス発生回路１２は、入力電圧Ｖinjの注入パルス信号を発生させ、発生された注入パルス信号は、注入信号パルス入力端子（Injection）に与えられる。
【００２５】
バイアス発生回路１１は、外部より与えられる外部電圧（以下、チューニング電圧と称する）Ｖtuneから、４段のユニットセルＵＣ１〜ＵＣ４に与えられるバイアス制御電圧Ｖｃを発生させる。
【００２６】
ユニットセル（unit cell）ＵＣ１〜ＵＣ４のそれぞれは、制御端子にチューニング電圧Ｖtuneおよび制御電圧Ｖｃが与えられ、互いに逆相の差動信号が入力され、４段がリング状に接続される遅延バッファ回路構成である。また、４つのユニットセルＵＣ１〜ＵＣ４のうち、１つのユニットセルＵＣ１はスイッチＳＷ１を有し、このスイッチＳＷ１を介して注入信号（Ｖinj）が注入される構成である。そのため、注入同期動作を安定化することができる。
【００２７】
注入信号（Ｖinj）は、注入信号パルス入力端子（Injection）より入力する。注入された際に、パルス信号が”Ｈ（High）”レベルのときにユニットセル（差動回路）ＵＣ１の出力端子（Ｉ１，／Ｉ１）間をスイッチＳＷ１によってショートし、効率的に信号を入力する。このように、出力端子（Ｉ１，／Ｉ１）間を、スイッチＳＷ１によってショートする注入回路構成により、半整数倍（l/2（l=2, 3, 4,…））の注入同期での同期を可能にしている。
【００２８】
１−２．ユニットセル（ＵＣ１）の構成例
次に、図４を用い、第１の実施形態に係るユニットセルの構成例について説明する。ここでは、ユニットセルＵＣ１を一例に挙げる。
図示するように、ユニットセルＵＣ１は、可変負荷回路Ｂｕ１，Ｂｕ２を構成するインバータ回路ＩＮ１，ＩＮ２および三極管動作するトランジスタＴｒ１，Ｔｒ２、トランジスタＰ３１，Ｐ３２、スイッチＳＷ１、トランジスタＮ５１，Ｎ５２，Ｎ６０を備える。
【００２９】
インバータ回路ＩＮ１，ＩＮ２は、トランジスタＰ１１〜Ｎ１２により構成される。ｐ型トランジスタＰ１１，Ｐ１２の電流経路の一端は内部電源電圧Ｖｄｄに接続される。ｎ型トランジスタＮ１１，Ｎ１２の電流経路の一端はトランジスタＰ１１，Ｐ１２の電流経路の他端に接続され、電流経路の他端は接地電源電圧に接続され、制御端子（ゲート端子）はトランジスタＰ１１，Ｐ１２の制御端子と共通に接続されチューニング電圧Ｖtuneが与えられる。
【００３０】
三極管動作するトランジスタＴｒ１，Ｔｒ２は、ｐ型トランジスタＰ２１，Ｐ２２として構成される。トランジスタＰ２１，Ｐ２２の電流経路の一端は内部電源電圧Ｖｄｄに接続され、他端はインバータ回路ＩＮ１，ＩＮ２の出力に接続され、制御端子（ゲート端子）を接地電源電圧に接続することにより三極管動作を実現している。
【００３１】
トランジスタＰ３１，Ｐ３２の電流経路の一端は内部電源電圧Ｖｄｄに接続され、他端はインバータ回路ＩＮ１，ＩＮ２の出力に接続され、制御端子は他方の電流経路の他端に交差するように接続される。
【００３２】
スイッチＳＷ１は、ｎ型トランジスタＮ４１，Ｎ４２により構成される。トランジスタＮ４１，Ｎ４２の電流経路の一端および他端は出力端子（Ｉ１，／Ｉ１）に接続され、制御端子（ゲート端子）には入力端子（Injection）から入力電圧Ｖinjが与えられる。
【００３３】
差動増幅器を構成するトランジスタ対Ｎ５１，Ｎ５２の電流経路の一端はスイッチＳＷ１の一端および他端に接続され、制御端子（ゲート端子）は出力端子（Ｉ１，／Ｉ１）に接続される。
【００３４】
トランジスタＮ６０の電流経路の一端はトランジスタＮ５１，Ｎ５２の電流経路の他端に接続され、電流経路の他端は接地電源電圧に接続され、制御端子（ゲート端子）には制御電圧Ｖｃが与えられる。
その他のユニットセルＵＣ２〜ＵＣ４の構成は、スイッチＳＷ１を除き、ユニットセルＵＣ１と同様である。
【００３５】
１−３．バイアス発生回路１１の構成例
次に、図５を用い、第１の実施形態に係るバイアス発生回路の構成例について説明する。図示するように、バイアス発生回路は、インバータ回路ＩＮ２１，およびトランジスタＰ７２，Ｐ７３，Ｐ８１，Ｎ８１を備える。
インバータ回路ＩＮ２１は、トランジスタＰ７１，Ｎ７１により構成される。ｐ型トランジスタＰ７１の電流経路の一端は内部電源電圧Ｖｄｄに接続される。ｎ型トランジスタＮ７１の電流経路の一端はトランジスタＰ７１の電流経路の他端に接続され、電流経路の他端は接地電源電圧に接続され、制御端子（ゲート端子）はトランジスタＰ７１，Ｎ７２の制御端子（ゲート端子）と共通に接続されチューニング電圧Ｖtuneが与えられる。
【００３６】
ｐ型トランジスタＰ７２の電流経路の一端には内部電源電圧Ｖｄｄに接続され、制御端子（ゲート端子）には内部電源電圧の半分の電圧Ｖｄｄ／２が与えられる。ｐ型トランジスタＰ７３の電流経路の一端はトランジスタＰ７２の他端に接続され、制御端子（ゲート端子）には電圧Ｖｄｄ／２が与えられる。
【００３７】
トランジスタＰ８１の電流経路の一端には内部電源電圧Ｖｄｄに接続され、他端はインバータＩＮ２１の出力に接続され、制御端子（ゲート端子）には接地電源電圧が与えられる。トランジスタＮ８１の電流経路の一端はトランジスタＰ７３の電流経路の他端に接続され、他端は接地電源電圧に接続され、制御端子（ゲート端子）はインバータＩＮ２１の出力が接続されユニットセルＵＣ１〜ＵＣ４へ制御電圧Ｖｃを出力する。
【００３８】
＜２．動作＞
２−１．チューニング電圧Ｖtuneによる発振周波数制御の例
次に、図６を用い、第１の実施形態に係るチューニング電圧Ｖtuneによる発振周波数制御について説明する。図６は、出力端子（ここでは、Ｑ２，／Ｑ２）における出力周波数（Oscillation Freq.）とチューニング電圧Ｖtuneとの関係を示したものである。
【００３９】
図中の実線ＦＶはバイアス制御電圧Ｖcを０．８５Ｖに固定した場合（With fixed voltage of 0.85V）の特性線であり、実線ＲＶはチューニング電圧Ｖtuneにより図５で示した回路を介してバイアス制御電圧Ｖcを変化させた場合（With replica bias）の特性線である。
【００４０】
図示するように、チューニング電圧Ｖtuneを0Vから1.8Vへと変化させることにより、発振周波数を大きく変化できていることが分かる。実線ＦＶによる特性は、図４の回路図におけるBu1とBu2の負荷抵抗値をＶtune制御端子電圧により制御することにより得られている。Ｖtune電圧が低いときは、負荷抵抗値が小さくなり高周波での発振を可能とし、Ｖtune電圧が大きくなるにつれて、負荷抵抗値は増大し発振周波数が低下していくことになる。
実線ＲＶの特性は、さらに広帯域な動作を実現するため図５で示したバイアス生成回路を介してバイアス電圧Ｖcも同時に変化させることにより、より低い周波数領域までの発振を可能としている。図５の回路では、Ｖtune制御端子電圧が低くなるとバイアス端子電圧Ｖcも小さくなるよう構成しているため、低周波発振動作領域において、図４におけるトランジスタＮ５１、Ｎ５２の差動対回路の電流をより低く抑えることにより、より高い負荷抵抗値の設定を可能としている。このため、本構成では、Ｖtuneによる負荷抵抗値の制御とバイアス電圧Ｖcを同時に制御することにより広帯域な発振動作を可能にしている。
【００４１】
２−２．発振動作
次に、図７から図１０を用い、第１の実施形態に係る電圧制御発振回路の発振動作について説明する。本願発明者は、180nm CMOSプロセスで図７に示すようなチップを試作評価し、下記に示すような結果を得た。図中のコア（Core）と表記される部分に本例に係る電圧制御発振回路が配置される。尚、図中の（BF1，BF2）と表記される部分には、下記測定のためのバッファ回路（Buffers）が配置される。
【００４２】
注入信号：８０ＭＨｚの場合
図８中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数（Free running）は１．０ＧＨｚ〜２．２ＧＨｚ程度であり、このリング型電圧発振回路に８０ＭＨｚの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍（例えば、80M×24, 80M×23.5, 80M×23, 80M×22, …）の周波数に同期した出力信号が得られていることが分かる。
【００４３】
注入信号：２００ＭＨｚの場合
図９中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数（Free running）は１．０ＧＨｚ〜２．２ＧＨｚ程度であり、このリング型電圧発振回路に２００ＭＨｚの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍（例えば、200M×10, 200M×9.5, 200M×9, 200M×8.5, …）の周波数に同期した出力信号が得られていることが分かる。
【００４４】
注入信号：８００ＭＨｚの場合
図１０中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数（Free running）は１．０ＧＨｚ〜２．２ＧＨｚ程度であり、このリング型電圧発振回路に８００ＭＨｚの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍（例えば、800M×2.5, 800M×2, 800M×1.5 …）の周波数に同期した出力信号が得られていることが分かる。
このように、本例に係るリング型電圧発振回路によれば、半整数倍の周波数に同期した信号を取り出すことができる。
【００４５】
２−３．位相雑音特性の改善効果について
次に、図１１を用い、第１の実施形態に係る電圧制御発振回路の位相雑音特性の改善効果について説明する。図１１は、４０ＭＨｚと８０ＭＨｚのパルス信号を注入したときの位相雑音特性を評価した結果である。
【００４６】
図示するように、１ＭＨｚ離調時の位相雑音は、注入信号なしの時で、−１００ｄＢｃ／Ｈｚである。しかしながら、スイッチＳＷ１に位相雑音特性の良いパルス信号（fref）を注入することにより、パルス幅:２５０ｐｓの４０ＭＨｚ信号を入力した時で、−１２１ｄＢｃ／Ｈｚ、パルス幅:２５０ｐｓの８０ＭＨｚの信号を注入した時で、それぞれ−１２７ｄＢｃ／Ｈｚと２０ｄＢ以上の大幅な位相雑音特性の改善できていることが分かる。このように、スイッチＳＷ１にパルス信号を注入する回路構成により、本質的に位相雑音特性が大きいと言われるリングオシレータ型の電圧制御発振回路の位相雑音を低減化することに成功した。
＜３．作用効果＞
この実施形態に係る電圧制御発振回路によれば、少なくとも下記（１）から（４）の作用効果が得られる。
（１）注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利である。
【００４７】
本例に係る電圧制御発振回路は、互いに逆相の差動信号が入力される複数のユニットセル（ＵＣ１〜ＵＣ４）を具備し、外部電圧（Ｖtune）によって複数のユニットセル内の負荷抵抗値を制御することで、差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路である。さらに、
ユニットセルＵＣ１〜ＵＣ４は、制御端子に外部電圧Ｖtuneが与えられる可変負荷回路Ｂｕ１，Ｂｕ２をそれぞれ備え、複数のユニットセルの少なくとも一つ（ＵＣ１）は、入力端子から注入される入力信号Ｖinjにより出力端子（Ｉ１，／Ｉ１）間が短絡されるスイッチＳＷ１を備える。
上記のように、複数のユニットセルの少なくとも一つ（ＵＣ１）は、入力端子から注入される入力信号Ｖinjにより出力端子（Ｉ１，／Ｉ１）間が短絡されるスイッチＳＷ１を備える。そのため、注入された入力信号（Ｖinj）が、例えば、”Ｈ（High）”レベルのときにユニットセルＵＣ１の出力端子（Ｉ１，／Ｉ１）間をスイッチＳＷ１によってショートされ、効率的に信号を入力でき、半整数倍（l/2（l=2, 3, 4,…））の注入同期での出力信号を得ることができる（例えば、図８から図１０）。
加えて、ユニットセルＵＣ１〜ＵＣ４は、制御端子に外部電圧Ｖtuneが与えられる可変負荷回路Ｂｕ１，Ｂｕ２をそれぞれ備える。そのため、外部電圧（Ｖtune）によって複数のユニットセル（ＵＣ１〜ＵＣ４）内の負荷抵抗値を制御することができ、差動信号の遅延量を制御することができる。例えば、図６に示したように、チューニング電圧Ｖtuneを固定値から所定の値だけ制御することにより、電圧制御発振回路（ＶＣＯ）内のユニットセルＵＣ１〜ＵＣ４がそれぞれ有する可変抵抗を制御できる。このため、電圧制御発振回路の出力端子（Ｑ２，／Ｑ２）における遅延時間を変化させ、発振周波数を広帯域に可変できる。
以上のように、本例に係る電圧制御発振回路の構成および動作によれば、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利である。
【００４８】
（２）微細化および製造コストの低減化に対して有利である。
上記のように、本例に係る電圧制御発振回路はリングオシレータ型であって、インダクタ（Ｌ）と容量（Ｃ）の共振特性を利用したＬＣ共振型の電圧制御発振回路ではない。ここで、ＬＣ共振型の電圧制御発振回路では、ＬＣ共振回路部の定数が決まっているため小面積化できず、チップコストを制限してしまう状況になっている。
しかしながら、本例では、リングオシレータ型であるため、インダクタ（Ｌ）と容量（Ｃ）は不要であるため、微細化および製造コストの低減に対して有利である。例えば、０．１μｍ未満の微細ＣＭＯＳ技術領域では、ＬＣ共振型の電圧制御発振回路にとって代わる可能性が大きいと考えられている。
【００４９】
（３）位相雑音特性を低減することができる。
本例では、スイッチＳＷ１にパルス信号を注入する回路構成により、本質的に位相雑音特性が大きいと言われるリングオシレータ型の電圧制御発振回路の位相雑音を低減化することができる。
例えば、図１１に示したように、スイッチＳＷ１にパルス信号を注入することにより、パルス幅:２５０ｐｓの４０ＭＨｚ信号を入力した時で、−１２１ｄＢｃ／Ｈｚ、パルス幅:２５０ｐｓの８０ＭＨｚの信号を注入した時で、それぞれ−１２７ｄＢｃ／Ｈｚと２０ｄＢ以上の大幅な位相雑音特性の改善できていることが分かる。
【００５０】
（４）周波数逓倍回路等のその他の変換回路への応用が容易である。
本例に係る電圧制御発振回路を搭載することにより、周波数逓倍回路、周波数変換回路、や周波数シンセサイザ回路等への応用が容易である点でも有利である。
【００５１】
以上、概要および第１の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５２】
１１…バイアス発生回路、１２…パルス発生回路、ユニットセル（差動回路）…ＵＣ１〜ＵＣ４、ＳＷ１…スイッチ、外部電圧…Ｖtune、制御電圧…Ｖｃ、Ｂｕ１，Ｂｕ２…可変負荷回路、Ｉｎ１、Ｉｎ２…インバータ回路、Ｔｒ１，Ｔｒ２…三極管動作トランジスタ。
【特許請求の範囲】
【請求項１】
互いに逆相の差動信号が入力される複数のユニットセルを具備し、外部電圧によって前記複数のユニットセル内の負荷抵抗値を制御することで、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路であって、
前記ユニットセルは、制御端子に前記外部電圧が与えられる可変負荷回路をそれぞれ備え、
前記複数のユニットセルの少なくとも一つは、入力端子から注入される入力信号により出力端子間が短絡されるスイッチを備えること
を特徴とする電圧制御発振回路。
【請求項２】
前記外部電圧から、前記複数のユニットセルに与えられるバイアス電圧を発生させるバイアス発生回路を更に具備すること
を特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記可変負荷回路は、制御端子に前記外部電圧が与えられるインバータ回路と、電流経路の一端が第１電源電圧に接続され他端が前記インバータ回路の出力に接続される三極管動作をするトランジスタとを備えること
を特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項４】
前記複数のユニットセルは、電流経路の一端が第２電源電圧に接続され、他端が差動増幅器を構成するトランジスタ対に接続され、制御端子に前記バイアス電圧が与えられる第１トランジスタを更に備えること
を特徴とする請求項２または３に記載の電圧制御発振回路。
【請求項５】
前記スイッチが前記入力信号が”第１”レベルのときに前記出力端子間を短絡する回路構成により、半整数倍の注入同期での出力信号を発振すること
を特徴とする請求項１乃至４のいずれか記載の電圧制御発振回路。
【請求項６】
前記スイッチは、電流経路の一端および他端が前記出力端子に接続され、制御端子に入力端子からの入力電圧が与えられる第２、第３トランジスタを備えること
を特徴とする請求項５に記載の電圧制御発振回路。
【請求項１】
互いに逆相の差動信号が入力される複数のユニットセルを具備し、外部電圧によって前記複数のユニットセル内の負荷抵抗値を制御することで、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路であって、
前記ユニットセルは、制御端子に前記外部電圧が与えられる可変負荷回路をそれぞれ備え、
前記複数のユニットセルの少なくとも一つは、入力端子から注入される入力信号により出力端子間が短絡されるスイッチを備えること
を特徴とする電圧制御発振回路。
【請求項２】
前記外部電圧から、前記複数のユニットセルに与えられるバイアス電圧を発生させるバイアス発生回路を更に具備すること
を特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記可変負荷回路は、制御端子に前記外部電圧が与えられるインバータ回路と、電流経路の一端が第１電源電圧に接続され他端が前記インバータ回路の出力に接続される三極管動作をするトランジスタとを備えること
を特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項４】
前記複数のユニットセルは、電流経路の一端が第２電源電圧に接続され、他端が差動増幅器を構成するトランジスタ対に接続され、制御端子に前記バイアス電圧が与えられる第１トランジスタを更に備えること
を特徴とする請求項２または３に記載の電圧制御発振回路。
【請求項５】
前記スイッチが前記入力信号が”第１”レベルのときに前記出力端子間を短絡する回路構成により、半整数倍の注入同期での出力信号を発振すること
を特徴とする請求項１乃至４のいずれか記載の電圧制御発振回路。
【請求項６】
前記スイッチは、電流経路の一端および他端が前記出力端子に接続され、制御端子に入力端子からの入力電圧が与えられる第２、第３トランジスタを備えること
を特徴とする請求項５に記載の電圧制御発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−６１３２５（Ｐ２０１１−６１３２５Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２０６３４９（Ｐ２００９−２０６３４９）
【出願日】平成２１年９月７日（２００９．９．７）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月７日（２００９．９．７）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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