電圧発生回路
【課題】微小電圧で、且つ任意の供給電流を設定することができ、負荷の電圧遷移を高速に行うことが可能である、安定した微小電圧を発生する電圧発生回路の提供を目的とする。
【解決手段】演算増幅器１１と、第１のＰＭＯＳトランジスタ１２と、第１の抵抗１３とからなる定電流回路と、第２のＰＭＯＳトランジスタ２１と、第１のＮＭＯＳトランジスタ２２と、第２の抵抗２３と、第３のＰＭＯＳトランジスタ２４と、第２のＮＭＯＳトランジスタ２５と、第３の抵抗２６と、出力端子２７とからなるカレントミラー回路とを有する。
【解決手段】演算増幅器１１と、第１のＰＭＯＳトランジスタ１２と、第１の抵抗１３とからなる定電流回路と、第２のＰＭＯＳトランジスタ２１と、第１のＮＭＯＳトランジスタ２２と、第２の抵抗２３と、第３のＰＭＯＳトランジスタ２４と、第２のＮＭＯＳトランジスタ２５と、第３の抵抗２６と、出力端子２７とからなるカレントミラー回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の定電圧発生回路に係り、詳しくは、電源電位に対して微小の電位となる小電圧を発生する電圧発生回路に関する。
【背景技術】
【０００２】
半導体装置内部で一定電圧を発生する従来の定電圧発生回路を図４に示す。図４において、第１及び第２の演算増幅器３０、３１の反転入力端子には、第１及び第２の基準電位がそれぞれ入力され、非反転入力端子は互いに接続された状態で抵抗３４の中間タップＰに接続されている。ＰＭＯＳトランジスタ３２のソースは電源Ｖｃｃに、ゲートは第１の演算増幅器の出力端子に接続されている。ＮＭＯＳトランジスタ３３のドレインはＰＭＯＳトランジスタのドレインに、ゲートは第２の演算増幅器の出力端子に、ソースは接地に接続されている。ＮＭＯＳトランジスタ３３のドレインと接地間に抵抗３４が接続され、出力端子３５が同様に、ＮＭＯＳトランジスタ３３のドレインに接続されている。
【０００３】
第１及び第２の演算増幅器３０、３１は、出力端子３５の電圧が抵抗３４の中間タップＰで分圧された電圧値を、第１及び第２の基準電位とそれぞれ比較する。またその比較値に応じてＰＭＯＳトランジスタ３２およびＮＭＯＳトランジスタ３３を制御し、所望の電圧を出力端子３４に出力する。ところが、電源電圧に比べて微小な電圧を発生させる場合、電源電圧と出力電圧の差がわずかであるため、出力を上昇させる系と下降させる系の動作範囲が大幅に異なる。そのため、増幅率のバランスが極端に異なることとなり、出力レベルは振動し易く、短時間に安定させることが困難であった。
【０００４】
また特許文献１には、電源電位から微小電圧だけ小さい基準出力電圧を作り出すことができる基準電圧発生回路について記載されている。特許文献１の図１に示されるように、この基準電圧発生回路は、定電流源として第１定電流Ｉを発生させるため、自己のゲートＧとソースＳとが飽和結線されたデプレッション型ｎチャネルＭＯＳトランジスタＭ３を用いている。ところで、半導体集積回路におけるＭＯＳトランジスタの電流特性は、加工バラツキ及び温度による影響を受けやすいという問題があった。
【特許文献１】特開２０００−１１２５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような問題を解決するためになされたものであり、微小電圧で、且つ任意の供給電流を設定することができ、負荷の電圧遷移を高速に行うことが可能となる、安定した微小電圧を発生する電圧発生回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明の電圧発生回路は、反転入力端子に基準電位が入力された演算増幅器と、演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのドレインと接地間に接続された第１の抵抗とからなる定電流回路と、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、ドレインとゲートが接続された状態で、第２のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、第１のＮＭＯＳトランジスタのソースと接地間に接続された第２の抵抗と、ソースが電源に、ゲートがドレインに接続された第３のＰＭＯＳトランジスタと、第３のＰＭＯＳトランジスタのドレインにドレインが、第１のＮＭＯＳトランジスタのゲートにゲートが接続された第２のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタのソースと接地間に接続された第３の抵抗と、第２のＮＭＯＳトランジスタのソースに接続された出力端子とからなるカレントミラー回路とを有すること特徴とする。
【０００７】
本発明の電圧発生回路の第１乃至第３の抵抗が、ポリシリコン又は拡散層又は前記ポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする。
【０００８】
本発明の電圧発生回路の基準電位が、バンドギャプレファレンスにより生成されることを特徴とする。
【０００９】
本発明の電圧発生回路は、行線と列線とに接続された浮遊ゲート型電界効果トランジスタのメモリセルをマトリクス状に配置したメモリアレイが、前記メモリセルの制御ゲートを駆動するロウデコーダ回路を備え、浮遊ゲート型電界効果トランジスタは、半導体基板のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース及びドレインと、前記ソース及びドレイン間上に絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを含み、ロウデコーダ回路の負側電源に出力端が接続されることを特徴とする。
【００１０】
本発明の電圧発生回路は、反転入力端子に基準電位が入力された演算増幅器と、演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのドレインと接地間に接続された第１の抵抗とからなる定電流回路と、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタのゲートに接続された第４のＰＭＯＳトランジスタと、ドレインとゲートが接続された状態で、第４のＰＭＯＳトランジスタのドレインに接続され、ソースが接地に接続された第３のＮＭＯＳトランジスタとからなるレベルシフト回路と、ソースが接地に接続され、ゲートが第３のＮＭＯＳトランジスタのゲートに接続された第１´のＮＭＯＳトランジスタと、ドレインとゲートが接続された状態で、第１´のＮＭＯＳトランジスタのドレインに接続された第２´のＰＭＯＳトランジスタと、第２´のＰＭＯＳトランジスタのソースと電源間に接続された第２´の抵抗と、ソースが接地に接続され、ドレインとゲートが接続された第２´のＮＭＯＳトランジスタと、ドレインが第２´のＮＭＯＳトランジスタのドレインに接続され、ゲートが第２´のＰＭＯＳトランジスタのゲートに接続された第３´のＰＭＯＳトランジスタと、第３´のＰＭＯＳトランジスタのソースと電源間に接続された第３´の抵抗と、第３´のＰＭＯＳトランジスタのソースに接続された出力端子とからなるカレントミラー回路と、を有することを特徴とする。
【００１１】
本発明の電圧発生回路の第２´及び第３´の抵抗が、ポリシリコン又は拡散層又はポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする。
【発明の効果】
【００１２】
本発明の電圧発生回路によれば、微小電圧で、且つ任意の供給電流を設定することができるため、負荷の電圧遷移を高速に行うことが可能となる。また定電流を設定する定電流回路の抵抗は、トランジスタタイプの素子に比べてプロセスバラツキが少なく、抵抗の温度依存性も小さいため、安定した微小電圧を発生することができる。
【発明を実施するための最良の形態】
【００１３】
本発明による電圧発生回路の実施の形態について、図を用いて説明する。図１は、本発明による電圧発生回路（１）の回路図である。図１において、電圧発生回路（１）１００は、定電流回路１０とカレントミラー回路２０とで構成されている。定電流回路１０は、反転入力端子に基準電位が入力された演算増幅器１１と、演算増幅器１１の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタ１２と、第１のＰＭＯＳトランジスタ１２のドレインと接地間に接続された第１の抵抗１３とからなる。
【００１４】
カレントミラー回路２０は、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタ１２のゲートに接続された第２のＰＭＯＳトランジスタ２１と、ドレインとゲートが接続された状態で、第２のＰＭＯＳトランジスタ２１のドレインに接続された第１のＮＭＯＳトランジスタ２２と、第１のＮＭＯＳトランジスタ２２のソースと接地間に接続された第２の抵抗２３と、ソースが電源に、ゲートがドレインに接続された第３のＰＭＯＳトランジスタ２４と、第３のＰＭＯＳトランジスタ２４のドレインにドレインが、第１のＮＭＯＳトランジスタ２２のゲートにゲートが接続された第２のＮＭＯＳトランジスタ２５と、第２のＮＭＯＳトランジスタ２５のソースと接地間に接続された第３の抵抗２６と、第２のＮＭＯＳトランジスタ２５のソースに接続された出力端子２７とからなる。
【００１５】
演算増幅器１１は、反転入力端子に基準電位ＶＲＥＦが印加されると、第１のＰＭＯＳトランジスタ１２のソースの電位を常に基準電位ＶＲＥＦに保つように動作する。第１の抵抗１３の抵抗値をＲ１とすると、第１の抵抗１３に流れる電流Ｉ１は、Ｉ１＝ＶＲＥＦ／Ｒ１となる。第１のＰＭＯＳトランジスタ１２と第１の抵抗１３とは、ソースフォロアーを形成しているため、第１のＰＭＯＳトランジスタ１２は、電流Ｉ１を維持するように動作する。
【００１６】
例えば第１のＰＭＯＳトランジスタ１２と第２のＰＭＯＳトランジスタ２１のゲート幅と長さの比（Ｗ／Ｌ）を同一にすると、互いのゲートには演算増幅器１１の出力電圧が印加されているため、第２の抵抗２３に流れる電流Ｉ２は、第１の抵抗１３に流れる電流Ｉ１と同じＩ１＝Ｉ２となる。したがって、第２の抵抗２３に抵抗値をＲ２、接地に対する端子電圧をＶ２とすると、Ｖ２＝Ｉ２×Ｒ２＝（Ｒ２／Ｒ１）×ＶＲＥＦとなる。
【００１７】
第３のＰＭＯＳトランジスタ２４と第２のＮＭＯＳトランジスタ２５のＷ／Ｌを、それぞれ第２のＰＭＯＳトランジスタ２１と第１のＮＭＯＳトランジスタ２２のＷ／Ｌのｎ倍に設定すると、カレントミラー動作により、第３の抵抗２６に流れる電流Ｉ３は、Ｉ３＝ｎ×Ｉ２となる。第３の抵抗２６の抵抗値Ｒ３を、第２の抵抗２３の抵抗値Ｒ２の１／ｎに設定すると、第３の抵抗２６の接地に対する端子電圧Ｖ３は、Ｖ３＝Ｉ３×Ｒ３＝ｎ×Ｉ２×Ｒ２／ｎ＝Ｉ２×Ｒ２＝Ｖ２となる。
【００１８】
したがって、１．０Ｖ以下の微小な定電圧を得たい場合は、基準電位ＶＲＥＦをバンドギャップレファレンス回路により発生させると、電源電圧の変動や温度の変動に係らず、ほぼ一定の電圧（〜１．２５Ｖ）を得ることができるため、第２の抵抗２３の抵抗値Ｒ２を適宜設定することにより、１．０Ｖ以下の任意の微小な定電圧を得ることが可能となる。
【００１９】
また、接地電圧より負荷を微小電圧遷移させる場合、負荷を駆動する第２のＮＭＯＳトランジスタ２５がソースフォロアであるため、高速に負荷を充電することができる。さらに大きな駆動能力を設定したい場合は、第１のＰＭＯＳトランジスタ１２が維持する電流Ｉ１を基に、第２のＰＭＯＳトランジスタ２１のＷ／Ｌに対し第３のＰＭＯＳトランジスタ２４と第２のＮＭＯＳトランジスタ２５のＷ／Ｌをｎ倍に設定し、第２の抵抗２３の抵抗値Ｒ２に対し、第３の抵抗２６の抵抗値Ｒ３を１／ｎに設定することにより、大容量負荷に対しｎ倍の駆動能力を設定することが可能となる。
【００２０】
第１のＰＭＯＳトランジスタ１２、第１のＮＭＯＳトランジスタ２２、及び第２のＮＭＯＳトランジスタ２５にそれぞれ接続される第１の抵抗１３、第２の抵抗２３、及び第３の抵抗２６は、ポリシリコン、又は拡散層、又はポリシリコンと拡散層の組み合わせにより形成されるため、トランジスタタイプの素子に比べてプロセスバラツキが少なく、また抵抗の温度依存性も小さいため、安定した微小電圧、且つ大電流を発生することが可能となる。
【００２１】
図２は、公知であるバンドギャップレファレンス回路の回路例である。演算増幅器ＯＰの出力端と非反転入力端子間に抵抗Ｒ１が、出力端と反転入力端子間にＲ２が接続されている。また非反転入力端子と接地間には、正極を非反転入力側にしてダイオードＤ１が接続され、反転入力端子と接地間には、ダイオードＤ２の負極側を接地側にして、抵抗Ｒ３とダイオードＤ２が直列接続されて接続されている。ダイオードＤ１、Ｄ２のサイズ及び抵抗Ｒ１、Ｒ２、Ｒ３を適宜設定することにより、電圧変動、温度変動に係らず一定の電圧レベル（〜１．２５Ｖ）を、出力端から得ることができる。
【００２２】
図３は、ＮＯＲ型フラッシュメモリ装置の構成を示すブロック図である。図３において、コントローラは、コマンドインターフェースでデコードされたコマンドに基づいてデータの書き込み、読み出し、消去等のシーケンス制御を行う。データの書き込み及び消去には、電源電圧を昇圧した昇圧電圧が用いられる。このため、コントローラにより動作モードに応じて制御される内部電源制御回路が設けられている。内部電源制御回路の出力は、ロウデコーダやカラムデコーダを介して行線や列線に供給される。
【００２３】
メモリアレイは、行線と列線とに接続された浮遊ゲート型電界効果トランジスタのメモリセルをマトリクス状に配置されて構成され、メモリセルの制御ゲートを駆動するロウデコーダ回路を備えている。浮遊ゲート型電界効果トランジスタは、半導体基板のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース及びドレインと、ソース及びドレイン間上に絶縁膜を介して形成された浮遊ゲートと、浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを含む。
【００２４】
従来から、フラッシュメモリは周知であり、従来に於ける当該フラッシュメモリにおける消去方法である例えば基板消去方法では、ゲートＶｇを負電圧（例えば−９Ｖ）、ソースＶｓとドレインＶｄをオープン状態、基板Ｖｂを正電圧（例えば５Ｖ〜９Ｖ）として、浮遊ゲートに蓄積された電子を基板に放出し、消去が行われる。
【００２５】
このとき、セルアレイの浮遊ゲート内の電子の抜け方は均一ではないため、一部メモリセルの閾値（Ｖｔ）は、許容するＶｔ分布よりも低いＶｔとなってしまう。メモリアレイ中にＶｔが低くなったメモリセルがあると、行線電圧が０Ｖ、つまり非選択状態でも列線に電流が流れ始める。このため、選択したメモリセルの情報をセンスアンプで読み出すことが不可能となってしまう。メモリアレイのメモリセルのＶｔ分布がこのように低くなったかどうかを判定する方法として、メモリセルの行線を全非選択とし、かつ、非選択行線の電位となるロウデコーダの負側電源電圧を０．２〜０．３Ｖに浮かした状態で、メモリアレイの列線に流れる電流をセンスアンプでチェックすることができる。したがって本発明の電圧発生回路を内部電源制御回路内に設け、コントローラにより制御することにより、消去時のメモリアレイのＶｔ状態をチェックすることが可能となる。
【００２６】
図５は、本発明による電圧発生回路（２）の回路図である。図５において、電圧発生回路（２）２００は、定電流回路１０とレベルシフト回路４０とカレントミラー回路３０とで構成されている。定電流回路１０は、図１の電圧発生回路（１）１００の定電流回路１０と同一の回路である。
【００２７】
レベルシフト回路４０は、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタ１２のゲートに接続された第４のＰＭＯＳトランジスタ２８と、ドレインとゲートが接続された状態で、第４のＰＭＯＳトランジスタ２８のドレインに接続され、ソースが接地に接続された第３のＮＭＯＳトランジスタ２９とからなる。
【００２８】
カレントミラー回路３０は、ソースが接地に接続され、ゲートが第３のＮＭＯＳトランジスタ２９のゲートに接続された第１´のＮＭＯＳトランジスタ２２´と、ドレインとゲートが接続された状態で、第１´のＮＭＯＳトランジスタ２２´のドレインに接続された第２´のＰＭＯＳトランジスタ２１´と、第２´のＰＭＯＳトランジスタ２１´のソースと電源間に接続された第２´の抵抗２３´と、ソースが接地に接続され、ドレインとゲートが接続された第２´のＮＭＯＳトランジスタ２５´と、ドレインが第２´のＮＭＯＳトランジスタ２５´のドレインに接続され、ゲートが第２´のＰＭＯＳトランジスタ２１´のゲートに接続された第３´のＰＭＯＳトランジスタ２４´と、第３´のＰＭＯＳトランジスタ２４´のソースと電源間に接続された第３´の抵抗２６´と、第３´のＰＭＯＳトランジスタ２４´のソースに接続された出力端子２７´とからなる。
【００２９】
図５において、定電流回路１０は、図１の電圧発生回路（１）１００の定電流回路１０と同様、所定の電流Ｉ１´を維持するように動作し、第１のＰＭＯＳトランジスタ１２のゲート電圧Ｖｇｐ１がレベルシフト回路４０の第４のＰＭＯＳトランジスタ２８のゲートに入力される。第１のＰＭＯＳトランジスタ１２と第４のＰＭＯＳトランジスタ２８のＷ／Ｌを等しくし、かつ、Ｉ１´の電流が流せるよう第３のＮＭＯＳトランジスタ２９のＷ／Ｌを設定することにより、Ｖｇｐ１は、ＮＭＯＳトランジスタを駆動できるゲート電圧Ｖｇｎ３に変換される。
【００３０】
このＶｇｎ３が、カレントミラー回路３０の第１´のＮＭＯＳトランジスタ２２´のゲートに入力される。第１´のＮＭＯＳトランジスタ２２´のＷ／Ｌを第３のＮＭＯＳトランジスタ２９に等しくすることにより、第１´のＮＭＯＳトランジスタ２２´に流れる電流Ｉ２´は、Ｉ１´と等しくなる。第３´のＰＭＯＳトランジスタ２４´と第２´のＮＭＯＳトランジスタ２５´のＷ／Ｌを、それぞれ第２´のＰＭＯＳトランジスタ２１´と第１´ＮＭＯＳトランジスタ２２´のＷ／Ｌのｎ倍に設定すると、カレントミラー動作により、第３´の抵抗２６´に流れる電流Ｉ３´は、Ｉ３´＝ｎ×Ｉ２´となる。第３´の抵抗２６´の抵抗値Ｒ３´を、第２´の抵抗２３´の抵抗値Ｒ２´の１／ｎに設定し、第２´の抵抗２３´の電源に対する端子電圧をＶ２´とすると、第３´の抵抗２６´の電源に対する端子電圧Ｖ３´は、Ｖ３´＝Ｉ３´×Ｒ３´＝ｎ×Ｉ２´×Ｒ２´／ｎ＝Ｉ２´×Ｒ２´＝Ｖ２´となる。
【００３１】
したがって、１．０Ｖ以下の微小な定電圧を得たい場合は、基準電位ＶＲＥＦをバンドギャップレファレンス回路により発生させると、電源電圧の変動や温度の変動に係らず、ほぼ一定の電圧（〜１．２５Ｖ）を得ることができるため、第２´の抵抗２３´の抵抗値Ｒ２´を適宜設定することにより、電源電圧に対し１．０Ｖ以下の任意の微小な定電圧を得ることが可能となる。
【００３２】
また、電源電圧より負荷を微小電圧遷移させる場合、負荷を駆動する第３´のＰＭＯＳトランジスタ２６´がソースフォロアであるため、高速に負荷を充電することができる。さらに大きな駆動能力を設定したい場合は、第１のＰＭＯＳトランジスタ１２が維持する電流Ｉ１´を基に、第２´のＰＭＯＳトランジスタ２１´と第１´のＮＭＯＳトランジスタ２２´のＷ／Ｌに対し、それぞれ第３´のＰＭＯＳトランジスタ２４´と第２´のＮＭＯＳトランジスタ２５´のＷ／Ｌをｎ倍に設定し、第２の抵抗２３´の抵抗値Ｒ２に対し、第３の抵抗２６´の抵抗値Ｒ３を１／ｎに設定することにより、大容量負荷に対しｎ倍の駆動能力を設定することが可能となる。
【００３３】
第１のＰＭＯＳトランジスタ１２、第２´のＰＭＯＳトランジスタ２１´、及び第３´のＰＭＯＳトランジスタ２４´にそれぞれ接続される第１の抵抗１３、第２´の抵抗２３´、及び第３´の抵抗２６´は、ポリシリコン、又は拡散層、又はポリシリコンと拡散層の組み合わせにより形成されるため、トランジスタタイプの素子に比べてプロセスバラツキが少なく、また抵抗の温度依存性も小さいため、安定した微小電圧、且つ大電流を発生することが可能となる。
【００３４】
以上説明したように、本発明による電圧発生回路によると、微小電圧で、且つ任意の供給電流を設定することができるため、負荷の電圧遷移を高速に行うことが可能となる。また定電流を設定する定電流回路の抵抗は、トランジスタタイプの素子に比べてプロセスバラツキが少なく、また抵抗の温度依存性も小さいため、安定した微小電圧を発生することができる。さらに本発明の電圧発生回路（１）をフラッシュメモリに適用することにより、消去時のメモリアレイのＶｔ状態をチェックすることが可能となる。
【図面の簡単な説明】
【００３５】
【図１】本発明による電圧発生回路（１）を示す回路図。
【図２】従来のバンドギャップレファレンス回路を示す回路図。
【図３】ＮＯＲ型フラッシュメモリ装置の構成を示すブロック図。
【図４】従来の定電圧発生回路を示す回路図。
【図５】本発明による電圧発生回路（２）を示す回路図。
【符号の説明】
【００３６】
１０ 定電流回路
１１、３０、３１ 演算増幅器
１２ 第１のＰＭＯＳトランジスタ
１３ 第１の抵抗
２０、３０ カレントミラー回路
２１、２１´ 第２、第２´のＰＭＯＳトランジスタ
２２、２２´ 第１、第１´のＮＭＯＳトランジスタ
２３、２３´ 第２、第２´の抵抗
２４、２４´ 第３、第２４´のＰＭＯＳトランジスタ
２５、２５´ 第２、第２´のＮＭＯＳトランジスタ
２６、２６´ 第３、第３´の抵抗
２７、２７´、３５ 出力端子
３２ ＰＭＯＳトランジスタ
３３ ＮＭＯＳトランジスタ
３４ 抵抗
１００ 電圧発生回路（１）
２００ 電圧発生回路（２）
Ｒ１〜Ｒ３ 抵抗
Ｄ１、Ｄ２ ダイオード
ＯＰ 演算増幅器
ＶＤＤ 電源電圧
ＧＮＤ 接地
【技術分野】
【０００１】
本発明は、半導体装置の定電圧発生回路に係り、詳しくは、電源電位に対して微小の電位となる小電圧を発生する電圧発生回路に関する。
【背景技術】
【０００２】
半導体装置内部で一定電圧を発生する従来の定電圧発生回路を図４に示す。図４において、第１及び第２の演算増幅器３０、３１の反転入力端子には、第１及び第２の基準電位がそれぞれ入力され、非反転入力端子は互いに接続された状態で抵抗３４の中間タップＰに接続されている。ＰＭＯＳトランジスタ３２のソースは電源Ｖｃｃに、ゲートは第１の演算増幅器の出力端子に接続されている。ＮＭＯＳトランジスタ３３のドレインはＰＭＯＳトランジスタのドレインに、ゲートは第２の演算増幅器の出力端子に、ソースは接地に接続されている。ＮＭＯＳトランジスタ３３のドレインと接地間に抵抗３４が接続され、出力端子３５が同様に、ＮＭＯＳトランジスタ３３のドレインに接続されている。
【０００３】
第１及び第２の演算増幅器３０、３１は、出力端子３５の電圧が抵抗３４の中間タップＰで分圧された電圧値を、第１及び第２の基準電位とそれぞれ比較する。またその比較値に応じてＰＭＯＳトランジスタ３２およびＮＭＯＳトランジスタ３３を制御し、所望の電圧を出力端子３４に出力する。ところが、電源電圧に比べて微小な電圧を発生させる場合、電源電圧と出力電圧の差がわずかであるため、出力を上昇させる系と下降させる系の動作範囲が大幅に異なる。そのため、増幅率のバランスが極端に異なることとなり、出力レベルは振動し易く、短時間に安定させることが困難であった。
【０００４】
また特許文献１には、電源電位から微小電圧だけ小さい基準出力電圧を作り出すことができる基準電圧発生回路について記載されている。特許文献１の図１に示されるように、この基準電圧発生回路は、定電流源として第１定電流Ｉを発生させるため、自己のゲートＧとソースＳとが飽和結線されたデプレッション型ｎチャネルＭＯＳトランジスタＭ３を用いている。ところで、半導体集積回路におけるＭＯＳトランジスタの電流特性は、加工バラツキ及び温度による影響を受けやすいという問題があった。
【特許文献１】特開２０００−１１２５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような問題を解決するためになされたものであり、微小電圧で、且つ任意の供給電流を設定することができ、負荷の電圧遷移を高速に行うことが可能となる、安定した微小電圧を発生する電圧発生回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明の電圧発生回路は、反転入力端子に基準電位が入力された演算増幅器と、演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのドレインと接地間に接続された第１の抵抗とからなる定電流回路と、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、ドレインとゲートが接続された状態で、第２のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、第１のＮＭＯＳトランジスタのソースと接地間に接続された第２の抵抗と、ソースが電源に、ゲートがドレインに接続された第３のＰＭＯＳトランジスタと、第３のＰＭＯＳトランジスタのドレインにドレインが、第１のＮＭＯＳトランジスタのゲートにゲートが接続された第２のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタのソースと接地間に接続された第３の抵抗と、第２のＮＭＯＳトランジスタのソースに接続された出力端子とからなるカレントミラー回路とを有すること特徴とする。
【０００７】
本発明の電圧発生回路の第１乃至第３の抵抗が、ポリシリコン又は拡散層又は前記ポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする。
【０００８】
本発明の電圧発生回路の基準電位が、バンドギャプレファレンスにより生成されることを特徴とする。
【０００９】
本発明の電圧発生回路は、行線と列線とに接続された浮遊ゲート型電界効果トランジスタのメモリセルをマトリクス状に配置したメモリアレイが、前記メモリセルの制御ゲートを駆動するロウデコーダ回路を備え、浮遊ゲート型電界効果トランジスタは、半導体基板のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース及びドレインと、前記ソース及びドレイン間上に絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを含み、ロウデコーダ回路の負側電源に出力端が接続されることを特徴とする。
【００１０】
本発明の電圧発生回路は、反転入力端子に基準電位が入力された演算増幅器と、演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのドレインと接地間に接続された第１の抵抗とからなる定電流回路と、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタのゲートに接続された第４のＰＭＯＳトランジスタと、ドレインとゲートが接続された状態で、第４のＰＭＯＳトランジスタのドレインに接続され、ソースが接地に接続された第３のＮＭＯＳトランジスタとからなるレベルシフト回路と、ソースが接地に接続され、ゲートが第３のＮＭＯＳトランジスタのゲートに接続された第１´のＮＭＯＳトランジスタと、ドレインとゲートが接続された状態で、第１´のＮＭＯＳトランジスタのドレインに接続された第２´のＰＭＯＳトランジスタと、第２´のＰＭＯＳトランジスタのソースと電源間に接続された第２´の抵抗と、ソースが接地に接続され、ドレインとゲートが接続された第２´のＮＭＯＳトランジスタと、ドレインが第２´のＮＭＯＳトランジスタのドレインに接続され、ゲートが第２´のＰＭＯＳトランジスタのゲートに接続された第３´のＰＭＯＳトランジスタと、第３´のＰＭＯＳトランジスタのソースと電源間に接続された第３´の抵抗と、第３´のＰＭＯＳトランジスタのソースに接続された出力端子とからなるカレントミラー回路と、を有することを特徴とする。
【００１１】
本発明の電圧発生回路の第２´及び第３´の抵抗が、ポリシリコン又は拡散層又はポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする。
【発明の効果】
【００１２】
本発明の電圧発生回路によれば、微小電圧で、且つ任意の供給電流を設定することができるため、負荷の電圧遷移を高速に行うことが可能となる。また定電流を設定する定電流回路の抵抗は、トランジスタタイプの素子に比べてプロセスバラツキが少なく、抵抗の温度依存性も小さいため、安定した微小電圧を発生することができる。
【発明を実施するための最良の形態】
【００１３】
本発明による電圧発生回路の実施の形態について、図を用いて説明する。図１は、本発明による電圧発生回路（１）の回路図である。図１において、電圧発生回路（１）１００は、定電流回路１０とカレントミラー回路２０とで構成されている。定電流回路１０は、反転入力端子に基準電位が入力された演算増幅器１１と、演算増幅器１１の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタ１２と、第１のＰＭＯＳトランジスタ１２のドレインと接地間に接続された第１の抵抗１３とからなる。
【００１４】
カレントミラー回路２０は、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタ１２のゲートに接続された第２のＰＭＯＳトランジスタ２１と、ドレインとゲートが接続された状態で、第２のＰＭＯＳトランジスタ２１のドレインに接続された第１のＮＭＯＳトランジスタ２２と、第１のＮＭＯＳトランジスタ２２のソースと接地間に接続された第２の抵抗２３と、ソースが電源に、ゲートがドレインに接続された第３のＰＭＯＳトランジスタ２４と、第３のＰＭＯＳトランジスタ２４のドレインにドレインが、第１のＮＭＯＳトランジスタ２２のゲートにゲートが接続された第２のＮＭＯＳトランジスタ２５と、第２のＮＭＯＳトランジスタ２５のソースと接地間に接続された第３の抵抗２６と、第２のＮＭＯＳトランジスタ２５のソースに接続された出力端子２７とからなる。
【００１５】
演算増幅器１１は、反転入力端子に基準電位ＶＲＥＦが印加されると、第１のＰＭＯＳトランジスタ１２のソースの電位を常に基準電位ＶＲＥＦに保つように動作する。第１の抵抗１３の抵抗値をＲ１とすると、第１の抵抗１３に流れる電流Ｉ１は、Ｉ１＝ＶＲＥＦ／Ｒ１となる。第１のＰＭＯＳトランジスタ１２と第１の抵抗１３とは、ソースフォロアーを形成しているため、第１のＰＭＯＳトランジスタ１２は、電流Ｉ１を維持するように動作する。
【００１６】
例えば第１のＰＭＯＳトランジスタ１２と第２のＰＭＯＳトランジスタ２１のゲート幅と長さの比（Ｗ／Ｌ）を同一にすると、互いのゲートには演算増幅器１１の出力電圧が印加されているため、第２の抵抗２３に流れる電流Ｉ２は、第１の抵抗１３に流れる電流Ｉ１と同じＩ１＝Ｉ２となる。したがって、第２の抵抗２３に抵抗値をＲ２、接地に対する端子電圧をＶ２とすると、Ｖ２＝Ｉ２×Ｒ２＝（Ｒ２／Ｒ１）×ＶＲＥＦとなる。
【００１７】
第３のＰＭＯＳトランジスタ２４と第２のＮＭＯＳトランジスタ２５のＷ／Ｌを、それぞれ第２のＰＭＯＳトランジスタ２１と第１のＮＭＯＳトランジスタ２２のＷ／Ｌのｎ倍に設定すると、カレントミラー動作により、第３の抵抗２６に流れる電流Ｉ３は、Ｉ３＝ｎ×Ｉ２となる。第３の抵抗２６の抵抗値Ｒ３を、第２の抵抗２３の抵抗値Ｒ２の１／ｎに設定すると、第３の抵抗２６の接地に対する端子電圧Ｖ３は、Ｖ３＝Ｉ３×Ｒ３＝ｎ×Ｉ２×Ｒ２／ｎ＝Ｉ２×Ｒ２＝Ｖ２となる。
【００１８】
したがって、１．０Ｖ以下の微小な定電圧を得たい場合は、基準電位ＶＲＥＦをバンドギャップレファレンス回路により発生させると、電源電圧の変動や温度の変動に係らず、ほぼ一定の電圧（〜１．２５Ｖ）を得ることができるため、第２の抵抗２３の抵抗値Ｒ２を適宜設定することにより、１．０Ｖ以下の任意の微小な定電圧を得ることが可能となる。
【００１９】
また、接地電圧より負荷を微小電圧遷移させる場合、負荷を駆動する第２のＮＭＯＳトランジスタ２５がソースフォロアであるため、高速に負荷を充電することができる。さらに大きな駆動能力を設定したい場合は、第１のＰＭＯＳトランジスタ１２が維持する電流Ｉ１を基に、第２のＰＭＯＳトランジスタ２１のＷ／Ｌに対し第３のＰＭＯＳトランジスタ２４と第２のＮＭＯＳトランジスタ２５のＷ／Ｌをｎ倍に設定し、第２の抵抗２３の抵抗値Ｒ２に対し、第３の抵抗２６の抵抗値Ｒ３を１／ｎに設定することにより、大容量負荷に対しｎ倍の駆動能力を設定することが可能となる。
【００２０】
第１のＰＭＯＳトランジスタ１２、第１のＮＭＯＳトランジスタ２２、及び第２のＮＭＯＳトランジスタ２５にそれぞれ接続される第１の抵抗１３、第２の抵抗２３、及び第３の抵抗２６は、ポリシリコン、又は拡散層、又はポリシリコンと拡散層の組み合わせにより形成されるため、トランジスタタイプの素子に比べてプロセスバラツキが少なく、また抵抗の温度依存性も小さいため、安定した微小電圧、且つ大電流を発生することが可能となる。
【００２１】
図２は、公知であるバンドギャップレファレンス回路の回路例である。演算増幅器ＯＰの出力端と非反転入力端子間に抵抗Ｒ１が、出力端と反転入力端子間にＲ２が接続されている。また非反転入力端子と接地間には、正極を非反転入力側にしてダイオードＤ１が接続され、反転入力端子と接地間には、ダイオードＤ２の負極側を接地側にして、抵抗Ｒ３とダイオードＤ２が直列接続されて接続されている。ダイオードＤ１、Ｄ２のサイズ及び抵抗Ｒ１、Ｒ２、Ｒ３を適宜設定することにより、電圧変動、温度変動に係らず一定の電圧レベル（〜１．２５Ｖ）を、出力端から得ることができる。
【００２２】
図３は、ＮＯＲ型フラッシュメモリ装置の構成を示すブロック図である。図３において、コントローラは、コマンドインターフェースでデコードされたコマンドに基づいてデータの書き込み、読み出し、消去等のシーケンス制御を行う。データの書き込み及び消去には、電源電圧を昇圧した昇圧電圧が用いられる。このため、コントローラにより動作モードに応じて制御される内部電源制御回路が設けられている。内部電源制御回路の出力は、ロウデコーダやカラムデコーダを介して行線や列線に供給される。
【００２３】
メモリアレイは、行線と列線とに接続された浮遊ゲート型電界効果トランジスタのメモリセルをマトリクス状に配置されて構成され、メモリセルの制御ゲートを駆動するロウデコーダ回路を備えている。浮遊ゲート型電界効果トランジスタは、半導体基板のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース及びドレインと、ソース及びドレイン間上に絶縁膜を介して形成された浮遊ゲートと、浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを含む。
【００２４】
従来から、フラッシュメモリは周知であり、従来に於ける当該フラッシュメモリにおける消去方法である例えば基板消去方法では、ゲートＶｇを負電圧（例えば−９Ｖ）、ソースＶｓとドレインＶｄをオープン状態、基板Ｖｂを正電圧（例えば５Ｖ〜９Ｖ）として、浮遊ゲートに蓄積された電子を基板に放出し、消去が行われる。
【００２５】
このとき、セルアレイの浮遊ゲート内の電子の抜け方は均一ではないため、一部メモリセルの閾値（Ｖｔ）は、許容するＶｔ分布よりも低いＶｔとなってしまう。メモリアレイ中にＶｔが低くなったメモリセルがあると、行線電圧が０Ｖ、つまり非選択状態でも列線に電流が流れ始める。このため、選択したメモリセルの情報をセンスアンプで読み出すことが不可能となってしまう。メモリアレイのメモリセルのＶｔ分布がこのように低くなったかどうかを判定する方法として、メモリセルの行線を全非選択とし、かつ、非選択行線の電位となるロウデコーダの負側電源電圧を０．２〜０．３Ｖに浮かした状態で、メモリアレイの列線に流れる電流をセンスアンプでチェックすることができる。したがって本発明の電圧発生回路を内部電源制御回路内に設け、コントローラにより制御することにより、消去時のメモリアレイのＶｔ状態をチェックすることが可能となる。
【００２６】
図５は、本発明による電圧発生回路（２）の回路図である。図５において、電圧発生回路（２）２００は、定電流回路１０とレベルシフト回路４０とカレントミラー回路３０とで構成されている。定電流回路１０は、図１の電圧発生回路（１）１００の定電流回路１０と同一の回路である。
【００２７】
レベルシフト回路４０は、ソースが電源に、ゲートが第１のＰＭＯＳトランジスタ１２のゲートに接続された第４のＰＭＯＳトランジスタ２８と、ドレインとゲートが接続された状態で、第４のＰＭＯＳトランジスタ２８のドレインに接続され、ソースが接地に接続された第３のＮＭＯＳトランジスタ２９とからなる。
【００２８】
カレントミラー回路３０は、ソースが接地に接続され、ゲートが第３のＮＭＯＳトランジスタ２９のゲートに接続された第１´のＮＭＯＳトランジスタ２２´と、ドレインとゲートが接続された状態で、第１´のＮＭＯＳトランジスタ２２´のドレインに接続された第２´のＰＭＯＳトランジスタ２１´と、第２´のＰＭＯＳトランジスタ２１´のソースと電源間に接続された第２´の抵抗２３´と、ソースが接地に接続され、ドレインとゲートが接続された第２´のＮＭＯＳトランジスタ２５´と、ドレインが第２´のＮＭＯＳトランジスタ２５´のドレインに接続され、ゲートが第２´のＰＭＯＳトランジスタ２１´のゲートに接続された第３´のＰＭＯＳトランジスタ２４´と、第３´のＰＭＯＳトランジスタ２４´のソースと電源間に接続された第３´の抵抗２６´と、第３´のＰＭＯＳトランジスタ２４´のソースに接続された出力端子２７´とからなる。
【００２９】
図５において、定電流回路１０は、図１の電圧発生回路（１）１００の定電流回路１０と同様、所定の電流Ｉ１´を維持するように動作し、第１のＰＭＯＳトランジスタ１２のゲート電圧Ｖｇｐ１がレベルシフト回路４０の第４のＰＭＯＳトランジスタ２８のゲートに入力される。第１のＰＭＯＳトランジスタ１２と第４のＰＭＯＳトランジスタ２８のＷ／Ｌを等しくし、かつ、Ｉ１´の電流が流せるよう第３のＮＭＯＳトランジスタ２９のＷ／Ｌを設定することにより、Ｖｇｐ１は、ＮＭＯＳトランジスタを駆動できるゲート電圧Ｖｇｎ３に変換される。
【００３０】
このＶｇｎ３が、カレントミラー回路３０の第１´のＮＭＯＳトランジスタ２２´のゲートに入力される。第１´のＮＭＯＳトランジスタ２２´のＷ／Ｌを第３のＮＭＯＳトランジスタ２９に等しくすることにより、第１´のＮＭＯＳトランジスタ２２´に流れる電流Ｉ２´は、Ｉ１´と等しくなる。第３´のＰＭＯＳトランジスタ２４´と第２´のＮＭＯＳトランジスタ２５´のＷ／Ｌを、それぞれ第２´のＰＭＯＳトランジスタ２１´と第１´ＮＭＯＳトランジスタ２２´のＷ／Ｌのｎ倍に設定すると、カレントミラー動作により、第３´の抵抗２６´に流れる電流Ｉ３´は、Ｉ３´＝ｎ×Ｉ２´となる。第３´の抵抗２６´の抵抗値Ｒ３´を、第２´の抵抗２３´の抵抗値Ｒ２´の１／ｎに設定し、第２´の抵抗２３´の電源に対する端子電圧をＶ２´とすると、第３´の抵抗２６´の電源に対する端子電圧Ｖ３´は、Ｖ３´＝Ｉ３´×Ｒ３´＝ｎ×Ｉ２´×Ｒ２´／ｎ＝Ｉ２´×Ｒ２´＝Ｖ２´となる。
【００３１】
したがって、１．０Ｖ以下の微小な定電圧を得たい場合は、基準電位ＶＲＥＦをバンドギャップレファレンス回路により発生させると、電源電圧の変動や温度の変動に係らず、ほぼ一定の電圧（〜１．２５Ｖ）を得ることができるため、第２´の抵抗２３´の抵抗値Ｒ２´を適宜設定することにより、電源電圧に対し１．０Ｖ以下の任意の微小な定電圧を得ることが可能となる。
【００３２】
また、電源電圧より負荷を微小電圧遷移させる場合、負荷を駆動する第３´のＰＭＯＳトランジスタ２６´がソースフォロアであるため、高速に負荷を充電することができる。さらに大きな駆動能力を設定したい場合は、第１のＰＭＯＳトランジスタ１２が維持する電流Ｉ１´を基に、第２´のＰＭＯＳトランジスタ２１´と第１´のＮＭＯＳトランジスタ２２´のＷ／Ｌに対し、それぞれ第３´のＰＭＯＳトランジスタ２４´と第２´のＮＭＯＳトランジスタ２５´のＷ／Ｌをｎ倍に設定し、第２の抵抗２３´の抵抗値Ｒ２に対し、第３の抵抗２６´の抵抗値Ｒ３を１／ｎに設定することにより、大容量負荷に対しｎ倍の駆動能力を設定することが可能となる。
【００３３】
第１のＰＭＯＳトランジスタ１２、第２´のＰＭＯＳトランジスタ２１´、及び第３´のＰＭＯＳトランジスタ２４´にそれぞれ接続される第１の抵抗１３、第２´の抵抗２３´、及び第３´の抵抗２６´は、ポリシリコン、又は拡散層、又はポリシリコンと拡散層の組み合わせにより形成されるため、トランジスタタイプの素子に比べてプロセスバラツキが少なく、また抵抗の温度依存性も小さいため、安定した微小電圧、且つ大電流を発生することが可能となる。
【００３４】
以上説明したように、本発明による電圧発生回路によると、微小電圧で、且つ任意の供給電流を設定することができるため、負荷の電圧遷移を高速に行うことが可能となる。また定電流を設定する定電流回路の抵抗は、トランジスタタイプの素子に比べてプロセスバラツキが少なく、また抵抗の温度依存性も小さいため、安定した微小電圧を発生することができる。さらに本発明の電圧発生回路（１）をフラッシュメモリに適用することにより、消去時のメモリアレイのＶｔ状態をチェックすることが可能となる。
【図面の簡単な説明】
【００３５】
【図１】本発明による電圧発生回路（１）を示す回路図。
【図２】従来のバンドギャップレファレンス回路を示す回路図。
【図３】ＮＯＲ型フラッシュメモリ装置の構成を示すブロック図。
【図４】従来の定電圧発生回路を示す回路図。
【図５】本発明による電圧発生回路（２）を示す回路図。
【符号の説明】
【００３６】
１０ 定電流回路
１１、３０、３１ 演算増幅器
１２ 第１のＰＭＯＳトランジスタ
１３ 第１の抵抗
２０、３０ カレントミラー回路
２１、２１´ 第２、第２´のＰＭＯＳトランジスタ
２２、２２´ 第１、第１´のＮＭＯＳトランジスタ
２３、２３´ 第２、第２´の抵抗
２４、２４´ 第３、第２４´のＰＭＯＳトランジスタ
２５、２５´ 第２、第２´のＮＭＯＳトランジスタ
２６、２６´ 第３、第３´の抵抗
２７、２７´、３５ 出力端子
３２ ＰＭＯＳトランジスタ
３３ ＮＭＯＳトランジスタ
３４ 抵抗
１００ 電圧発生回路（１）
２００ 電圧発生回路（２）
Ｒ１〜Ｒ３ 抵抗
Ｄ１、Ｄ２ ダイオード
ＯＰ 演算増幅器
ＶＤＤ 電源電圧
ＧＮＤ 接地
【特許請求の範囲】
【請求項１】
反転入力端子に基準電位が入力された演算増幅器と、
前記演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと接地間に接続された第１の抵抗とからなる定電流回路と、
ソースが電源に、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、
ドレインとゲートが接続された状態で、前記第２のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのソースと接地間に接続された第２の抵抗と、
ソースが電源に、ゲートがドレインに接続された第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインにドレインが、前記第１のＮＭＯＳトランジスタのゲートにゲートが接続された第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのソースと接地間に接続された第３の抵抗と、
前記第２のＮＭＯＳトランジスタのソースに接続された出力端子とからなるカレントミラー回路と、
を有することを特徴とする電圧発生回路。
【請求項２】
前記第１乃至第３の抵抗が、ポリシリコン又は拡散層又は前記ポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする請求項１に記載の電圧発生回路。
【請求項３】
前記基準電位が、バンドギャプレファレンスにより生成されることを特徴とする請求項１又は２のいずれかに記載の電圧発生回路。
【請求項４】
行線と列線とに接続された浮遊ゲート型電界効果トランジスタのメモリセルをマトリクス状に配置したメモリアレイが、前記メモリセルの制御ゲートを駆動するロウデコーダ回路を備え、
前記浮遊ゲート型電界効果トランジスタは、半導体基板のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース及びドレインと、前記ソース及びドレイン間上に絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを含み、
前記ロウデコーダ回路の負側電源に前記出力端が接続されることを特徴とする請求項１乃至３のいずれかに記載の電圧発生回路。
【請求項５】
反転入力端子に基準電位が入力された演算増幅器と、
前記演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと接地間に接続された第１の抵抗とからなる定電流回路と、
ソースが電源に、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続された第４のＰＭＯＳトランジスタと、
ドレインとゲートが接続された状態で、前記第４のＰＭＯＳトランジスタのドレインに接続され、ソースが接地に接続された第３のＮＭＯＳトランジスタとからなるレベルシフト回路と、
ソースが接地に接続され、ゲートが前記第３のＮＭＯＳトランジスタのゲートに接続された第１´のＮＭＯＳトランジスタと、
ドレインとゲートが接続された状態で、前記第１´のＮＭＯＳトランジスタのドレインに接続された第２´のＰＭＯＳトランジスタと、
前記第２´のＰＭＯＳトランジスタのソースと電源間に接続された第２´の抵抗と、
ソースが接地に接続され、ドレインとゲートが接続された第２´のＮＭＯＳトランジスタと、
ドレインが前記第２´のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第２´のＰＭＯＳトランジスタのゲートに接続された第３´のＰＭＯＳトランジスタと、
前記第３´のＰＭＯＳトランジスタのソースと電源間に接続された第３´の抵抗と、
前記第３´のＰＭＯＳトランジスタのソースに接続された出力端子とからなるカレントミラー回路と、
を有することを特徴とする電圧発生回路。
【請求項６】
請求項５に記載の第１、第２´及び第３´の抵抗が、ポリシリコン又は拡散層又は前記ポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする電圧発生回路。
【請求項７】
請求項５に記載の基準電位が、バンドギャプレファレンスにより生成されることを特徴とする請求項５又は請求項６のいずれかに記載の電圧発生回路。
【請求項１】
反転入力端子に基準電位が入力された演算増幅器と、
前記演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと接地間に接続された第１の抵抗とからなる定電流回路と、
ソースが電源に、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続された第２のＰＭＯＳトランジスタと、
ドレインとゲートが接続された状態で、前記第２のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのソースと接地間に接続された第２の抵抗と、
ソースが電源に、ゲートがドレインに接続された第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインにドレインが、前記第１のＮＭＯＳトランジスタのゲートにゲートが接続された第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのソースと接地間に接続された第３の抵抗と、
前記第２のＮＭＯＳトランジスタのソースに接続された出力端子とからなるカレントミラー回路と、
を有することを特徴とする電圧発生回路。
【請求項２】
前記第１乃至第３の抵抗が、ポリシリコン又は拡散層又は前記ポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする請求項１に記載の電圧発生回路。
【請求項３】
前記基準電位が、バンドギャプレファレンスにより生成されることを特徴とする請求項１又は２のいずれかに記載の電圧発生回路。
【請求項４】
行線と列線とに接続された浮遊ゲート型電界効果トランジスタのメモリセルをマトリクス状に配置したメモリアレイが、前記メモリセルの制御ゲートを駆動するロウデコーダ回路を備え、
前記浮遊ゲート型電界効果トランジスタは、半導体基板のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース及びドレインと、前記ソース及びドレイン間上に絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを含み、
前記ロウデコーダ回路の負側電源に前記出力端が接続されることを特徴とする請求項１乃至３のいずれかに記載の電圧発生回路。
【請求項５】
反転入力端子に基準電位が入力された演算増幅器と、
前記演算増幅器の非反転入力端子と出力端子にドレインとゲートがそれぞれ接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインと接地間に接続された第１の抵抗とからなる定電流回路と、
ソースが電源に、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続された第４のＰＭＯＳトランジスタと、
ドレインとゲートが接続された状態で、前記第４のＰＭＯＳトランジスタのドレインに接続され、ソースが接地に接続された第３のＮＭＯＳトランジスタとからなるレベルシフト回路と、
ソースが接地に接続され、ゲートが前記第３のＮＭＯＳトランジスタのゲートに接続された第１´のＮＭＯＳトランジスタと、
ドレインとゲートが接続された状態で、前記第１´のＮＭＯＳトランジスタのドレインに接続された第２´のＰＭＯＳトランジスタと、
前記第２´のＰＭＯＳトランジスタのソースと電源間に接続された第２´の抵抗と、
ソースが接地に接続され、ドレインとゲートが接続された第２´のＮＭＯＳトランジスタと、
ドレインが前記第２´のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第２´のＰＭＯＳトランジスタのゲートに接続された第３´のＰＭＯＳトランジスタと、
前記第３´のＰＭＯＳトランジスタのソースと電源間に接続された第３´の抵抗と、
前記第３´のＰＭＯＳトランジスタのソースに接続された出力端子とからなるカレントミラー回路と、
を有することを特徴とする電圧発生回路。
【請求項６】
請求項５に記載の第１、第２´及び第３´の抵抗が、ポリシリコン又は拡散層又は前記ポリシリコン及び拡散層の組み合わせにより形成されることを特徴とする電圧発生回路。
【請求項７】
請求項５に記載の基準電位が、バンドギャプレファレンスにより生成されることを特徴とする請求項５又は請求項６のいずれかに記載の電圧発生回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−３７８７（Ｐ２００８−３７８７Ａ）
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願番号】特願２００６−１７１６４６（Ｐ２００６−１７１６４６）
【出願日】平成１８年６月２１日（２００６．６．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願日】平成１８年６月２１日（２００６．６．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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