電子放出素子およびこれを用いた画像表示装置の製造方法
【課題】 電子放出効率が高く、信頼性の高い電子放出素子の製造方法を提供する。
【解決手段】 上面及び該上面と接続する側面を備える絶縁層の少なくとも前記側面の上に第１導電性膜を設ける第１工程と、前記上面の上から前記側面の上に渡って、かつ前記第１導電性膜の上に、第２導電性膜を設ける第２工程と、前記第２導電性膜をエッチングする第３工程と、を有する。
【解決手段】 上面及び該上面と接続する側面を備える絶縁層の少なくとも前記側面の上に第１導電性膜を設ける第１工程と、前記上面の上から前記側面の上に渡って、かつ前記第１導電性膜の上に、第２導電性膜を設ける第２工程と、前記第２導電性膜をエッチングする第３工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子放出素子の製造方法及びこれを用いた画像表示装置の製造方法に関する。
【背景技術】
【０００２】
電界放出型の電子放出素子は、カソードとゲートとの間に電圧を印加することでカソードの表面から電子を電界放出させる素子である。特許文献１には、カソードが基板上に設けられた絶縁層の側面に沿って設けられており、絶縁層の一部に窪んだ部分（以下リセス部と呼ぶ）を備える電子放出素子が開示されている。
【特許文献１】特開２００１−１６７６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載されたような電子放出素子では、その製造方法によっては、意図しない電流（リーク電流）が流れたりする場合があった。
【０００４】
また、電子放出効率に関しても、更なる高効率化が要求されている。ここで、電子放出効率（η）とは、電子放出素子に駆動電圧を印加したときにカソード電極とゲート電極間に流れる電流（Ｉｆ）と、真空中に取り出される電流（Ｉｅ）を用いて、効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。
【０００５】
本発明は上記の課題を解決するためになされたものであって、その目的とするところは、電子放出効率が高く、信頼性の高い電子放出素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
そこで本発明の電子放出素子の製造方法は、上面及び該上面と接続する側面を備える絶縁層の少なくとも前記側面の上に第１導電性膜を設ける第１工程と、前記上面の上から前記側面の上に渡って、かつ前記第１導電性膜の上に、第２導電性膜を設ける第２工程と、前記第２導電性膜をエッチングする第３工程と、を有し、前記第２工程は、前記第２導電性膜の前記上面の上に位置する部分の膜密度が、前記第２導電性膜の前記側面の上に位置する部分の膜密度より高くなるように、前記第２導電性膜を設け、前記第３工程は、前記第２導電性膜の膜密度が低い部分を、前記第２導電性膜の膜密度が高い部分よりも多くエッチングすることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電子放出素子の電子放出効率と信頼性を向上することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下に図面を参照して、本実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、本発明の範囲をそれらのみに限定する趣旨のものではない。
【０００９】
始めに本実施の形態で説明する製造方法によって形成する電子放出素子の構成について図１〜３を用いて述べる。電子放出素子の製造方法は、電子放出素子の構成について説明した後に述べる。
【００１０】
図１（ａ）は電子放出素子の平面的模式図（Ｘ−Ｙ平面）であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線での断面模式図（Ｘ−Ｚ平面）である。図１（ｃ）は図１（ｂ）における矢印の方向から電子放出素子を眺めたときの側面模式図（Ｚ−Ｙ平面）である。図２は図１（ｂ）の電子放出部近傍の部分拡大図である。
【００１１】
基板１上には、カソード電極２と、第１絶縁層３と第２絶縁層４とが積層されることで構成された絶縁性の段差形成部材３４と、が並設されている。そして、図２に詳しく示すように、カソード導電性膜１０が、第１絶縁層３のカソード電極２側の側面３１上に、該側面３１に沿って、配置されている。本発明におけるカソード導電性膜１０は、後述する製造方法によって、第１導電性膜６と第２導電性膜７とに区別することができる。
【００１２】
ここでは、段差形成部材３４を構成する第１絶縁層３の側面３１は、傾斜した斜面で構成されている。本発明の製造方法においては、側面３１が、基板１の表面に対して９０°未満の角度とした斜面（斜面３１）であることが好ましい。なお、第２絶縁層４の側面４１の基板１との角度は、電子放出の妨げにならない限り、特に限定されるものではない。
【００１３】
ゲート電極５は、第１絶縁層３との間に設けられた第２絶縁層４によって、第１絶縁層３から所定距離（第２絶縁層の厚み）だけ離れて上方（＋Ｚ方向）に設けられている。ここで示す例では、ゲート電極５の上にはゲート導電性膜１２が設けられている。本発明におけるゲート導電性膜１２は、後述する製造方法によって、第３導電性膜８と第４導電性膜９とに区別することができる。
【００１４】
４２は、第１絶縁層３と、第２絶縁層４と、ゲート電極５に囲まれた凹形状のリセス部（凹部）である。詳細には、リセス部４２は、図２に示すように、第１絶縁層３の上面３２と、第２絶縁層４の側面４１と、ゲート電極５の下面５３によって囲まれた空間である。
【００１５】
カソード導電性膜１０は、第１絶縁層３の側面３１と、第１絶縁層３の上面３２とが接続する角部３３を覆っている。さらに、カソード導電性膜１０は第１絶縁層３の側面３１上だけでなく、第１絶縁層３の上面３２上にも配置されている。言い換えれば、カソード導電性膜１０の一部は、カソード電極２から、リセス部４２の中まで延在している。即ち、カソード導電性膜１０は、カソード電極２から第１絶縁層３の上面３２まで、側面３１を経て、延在している。
【００１６】
カソード導電性膜１０は、図２で示されるように、リセス部４２内に、第１絶縁層３の側面３１と上面３２とが接続する部分である第１絶縁層３の角部３３から距離ｘだけ、入り込んでいる。尚、距離ｘは、換言すると、第１絶縁層３の上面３２とカソード導電性膜１０とが接する長さと言う事ができる。
【００１７】
カソード導電性膜１０が、距離ｘをもってリセス部４２内に入り込むことで、以下の三つのメリットが生じる。（１）電子放出部となるカソード導電性膜１０が第１絶縁層３との接触面積が広く、機械的な密着性（密着強度）があがる。（２）電子放出部となるカソード導電性膜１０と第１絶縁層３との接触面積が広がり、電子放出部で発生する熱を効率よく逃がすことが可能となる（熱抵抗の低減）。（３）第１絶縁層３の上面３２に対してカソード導電性膜１０が傾斜を備えることで、絶縁体―真空−導電体界面で生じる三重点での電界強度を弱め、異常な電界発生による放電現象を防止することが可能となる。
【００１８】
カソード導電性膜１０の一方の端部は、第１絶縁層３の角部３３上に位置する突起部を有している。突起部は、第１絶縁層３の斜面３１から、第１絶縁層３の上面３２に跨って配置されているとも言うことができる。突起部の先端は、第１絶縁層３の上面３２よりも基板１の表面から離れており、且つ、尖っている。つまり、突起部は、第１絶縁層３の上面３２より上方（＋Ｚ方向）に突出している。従って、突起部は、カソード導電性膜１０の、第１絶縁層３の上面３２より上方の部分として定義することができる。なお、カソード導電性膜１０の他方の端部は、カソード電極２に接続している。
【００１９】
ゲート導電性膜１２は、ゲート電極５の側面５１上と、ゲート電極５の上面５２上に設けられている。少なくともゲート電極５を含み、必要に応じてゲート導電性膜１２を備えた導電性部材１３を纏めてゲートと呼ぶことができる。ゲート１３（ゲート電極５（及びゲート導電性膜１２））は、カソード導電性膜１０の突起部の先端と、間隙１１を介して対向している。この間隙１１の間隔はｄで表される（図１、２）。
【００２０】
図３は、電子放出素子の電子放出特性を測定するときの電源及び電位の関係を示す図である。基板１の上方（ゲート電極５よりも離れた位置）には、ゲート電極５よりも高電位に規定されたアノード電極２０が配置されている。ここでＶｆはカソード電極２とゲート電極５との間に印加される電圧、Ｉｆはゲート電極５に流れる素子電流、Ｖａはカソード電極２とアノード電極２０の間に印加される電圧、Ｉｅは電子放出電流である。ここで、電子放出効率（η）は、素子に電圧（Ｖｆ）を印加したときに検出される電流（Ｉｆ）と真空中に取り出される電流（Ｉｅ）を用いて、効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。図３に示すように、電子放出素子を駆動させるためには、カソード電極２よりもゲート電極５の電位が高くなるように、駆動電圧Ｖｆをカソード電極２とゲート電極５の間に印加する。これによって、カソード導電性膜１０の突起部の先端表面には強電界が生じ、電子がカソード導電性膜１０の突起部の表面から電界放出される。カソード導電性膜１０の突起部の先端表面からゲート１３に向かって放出された電子の一部は、ゲート１３に衝突する。詳細には、ゲート電極５或いはゲート電極上のゲート導電性膜１２の何れかに衝突する。
放出された電子のゲート電極５もしくはゲート導電性膜１２への衝突箇所は、多くの場合は、ゲート電極５の側面５１上のゲート導電性膜１２である。
【００２１】
上述のように、ゲート電極５（およびゲート導電性膜１２）は、ゲート電極５が、カソード導電性膜１０に電界放出可能な電界を印加することができるように、カソード導電性膜１０と所定の間隔ｄ（間隙１１）を置いて、配置されればよい。また、ゲート電極５によって上記電界を印加できれば、ゲート電極５上のゲート導電性膜１２は必須ではない。効率的に電界放出された電子を得るために、ゲート１３はカソード導電性膜１０より上方（アノード２０側）に配置される。ゲート電極５（およびゲート導電性膜１２）は、第１絶縁層３の上面３２から所定距離（第２絶縁層４の厚み）だけ離れて上方に設けられていればよく、第２絶縁層４はこの距離を規定する部材であるともいえる。
【００２２】
次に、カソード導電性膜１０の突起部について、その特徴とその望ましい形態を図２を用いて以下に述べる。
【００２３】
カソード導電性膜の突起部の先端には曲率半径ｒで代表される部分（図２の点線で囲まれた円）が存在する。この曲率半径ｒの値によりカソード導電性膜１０の先端の電界強度が異なる。ｒが小さいほど電気力線の集中が生じるため突起部先端表面に高い電界を形成することが可能となる。
従って突起部分先端の電界を一定とした場合、曲率半径ｒが相対的に小さければカソード導電性膜１０の突起部の先端とゲート１３との間隔ｄが大きく、ｒが相対的に大きければ間隔ｄが小さな値となる。間隔ｄの違いは散乱回数の違いに影響するため、ｄが大きいほど電子放出効率が高い電子放出素子を得ることが可能となる。一方、ｄが大きいと、高い駆動電圧が必要になる。このように、電子放出素子の電子放出効率を高くするには、小さいｒが得られ、間隔ｄを高精度に制御できる電子放出素子の製造方法が求められる。
【００２４】
以下に、本実施形態に係る電子放出素子の製造方法を、上記した構成の電子放出素子を例に、図４および図５、図６を参照しながら説明する。
【００２５】
まず、本実施形態の製造方法における一連の工程を簡単に説明し、その後、各工程について詳述する。
【００２６】
（工程１）第１絶縁層３となる絶縁層３０を基板１の表面に形成し、続いて、第２絶縁層４となる絶縁層４０を絶縁層３０の上面に積層する。そして、絶縁層４０の上面にゲート電極５となる導電層５０を積層する（図４（ａ））。絶縁層４０の材料は、絶縁層３０の材料よりも、後述する工程３で行う第２エッチング処理に対してエッチング量が多くなるように、絶縁層３０の材料とは異なる材料が選択される。
【００２７】
（工程２）次に、導電層５０、絶縁層４０、絶縁層３０に対するエッチング処理（第１エッチング処理）を行う。第１エッチング処理は、ゲート電極５の形成および、第１絶縁層３の側面３１を形成することを主な目的とした工程である。
【００２８】
第１エッチング処理は、具体的には、フォトリソグラフィー技術等により導電層５０上にレジストパターンを形成したのち、導電層５０、絶縁層４０、絶縁層３０をエッチングする処理である。工程２により、基本的には、図１などに示した電子放出素子を構成する第１絶縁層３とゲート電極５が形成される（図４（ｂ））。また、この工程で、第２絶縁層４となる絶縁層４０は絶縁層４４のような形状になる。
【００２９】
なお、図４（ｂ）などに示す様に、この工程で形成される第１絶縁層３の側面３１と基板１の表面とが成す角度（θ）が９０°よりも小さい角度となり、斜面を形成するようにすることが好ましい。
【００３０】
（工程３）続いて、工程２で形成した絶縁層４４に対するエッチング処理（第２エッチング処理）を行う。第２エッチング処理は、リセス部４２を形成することを主な目的とした工程である。
【００３１】
工程３により、基本的には、図１等に示した電子放出素子を構成する第２絶縁層４が形成される。この結果、第１絶縁層３の露出した上面３２と第２絶縁層４の側面４１と、ゲート電極５の露出した下面５３によって構成されるリセス部４２が形成される（図４（ｃ））。また、工程３において、絶縁層４４の側面がエッチングされるので第１絶縁層３の上面３２が露出する結果、第１絶縁層３の上面３２と第１絶縁層３の側面３１とが接続している部分である角部３３が形成される。なお、角部３３は、曲率を持たない形態とすることもできるし、曲率を持つ形態とすることもできる。第１絶縁層３の上面３２と基板１の表面とが成す角度は、第１絶縁層３の側面３１と基板１の表面とが成す角度θより小さい。典型的には、第１絶縁層３の上面３２と基板１の表面とはほぼ平行である。
【００３２】
続いて、カソード導電性膜１０（およびゲート導電性膜１２）の形成工程を説明する。なお、以下では、第１絶縁層３の側面は斜面（斜面３１）であるとして説明する。
【００３３】
（工程４）導電性の材料からなる第１導電性膜６を、少なくとも第１絶縁層３の斜面３１上に成膜する（図５（ａ））。この工程は、後述する工程６における第３エッチング処理を経ても、カソード導電性膜１０の斜面３１上に位置する部分の導電性が確保されるように行われる。このとき、図５（ａ）に示すように、第１導電性膜６はリセス部４２に入り込んで、第１絶縁層３の上面３２上にも成膜してもよい。第１絶縁層３の上面３２にも第１導電性膜６を設ける場合には、上面３２上で突起部を形成するように成膜することがことが好ましい。
【００３４】
なお、簡単のために、以下の説明においては、「第１導電性膜６の、第１絶縁層３の斜面３１上に位置する部分」を「斜面３１上の第１導電性膜６」と呼ぶことにする。また、「第１導電性膜６の、第１絶縁層３の上面３２上に位置する部分」を設ける場合には、これを「上面３２上の第１導電性膜６」と呼ぶことにする。
【００３５】
また、本工程において必須ではないが、第１導電性膜６を成膜すると同時に、第１導電性膜６と同じ材料からなる第３導電性膜８を、ゲート電極５の上に成膜してもよい。
【００３６】
本工程４では、図５（ａ）に示すように、第１導電性膜６と導電性部材であるゲート１３とが接触しないように、第１導電性膜６を成膜することが好ましい。即ち、第１導電性膜６とゲート１３とが離間して、間にギャップ（間隙）を形成するように、第１導電性膜６を成膜することが好ましい。なお、本工程４でいうゲート１３とは、少なくともゲート電極５を含み、第３導電性膜８を設ける場合には、ゲート電極５および第３導電性膜８とを含む構成のものである。つまり、第１導電性膜６は、ゲート電極５とも、第３導電性膜８とも接触しないように（離間するように）成膜されることが好ましい。
【００３７】
このようにして、第１導電性膜６（および第３導電性膜８）を形成する。
【００３８】
（工程５）次に、導電性の材料からなる第２導電性膜７を、第１絶縁層３の上面３２上から、第１絶縁層３の斜面３１上に渡って成膜する（図５（ｂ））。この工程では、第１絶縁層３の上面３２（角部３３）上に突起部を形成するように行われる。前述のように、第１絶縁層３の上面３２と斜面３１とは角部３３を介して接続しており、基板１の表面に対する角度が異なる。そのため、詳しくは後述するが、上面３２上に突起部を形成しようとすると、第２導電性膜７の、第１絶縁層３の上面３２上に位置する部分の密度（膜密度）が、第２導電性膜７の、第１絶縁層３の斜面３１上に位置する部分の膜密度より相対的に高くなる。言い換えれば、本工程５では、第２導電性膜７は、第１絶縁層３の上面３２上に位置する部分の膜密度が、第１絶縁層３の斜面３１上に位置する部分の膜密度より高くなる様に成膜される。
【００３９】
工程４において、第１導電性膜６は少なくとも斜面３１上に設けられているため、少なくとも、第２導電性膜７の斜面３１上に位置する部分の下には第１導電性膜６が設けられている。したがって、第２導電性膜７は、第１導電性膜６の上に設けられる。言い換えれば、工程５において設けられる第２導電性膜７と、第１絶縁層３の斜面３１との間には、工程４において第１導電性膜６が設けられていることになる。
【００４０】
なお、工程４において、第１絶縁層３の上面３２上に第１導電性膜６を設けない場合には、第２導電性膜７の第１絶縁層３の上面３２の上に位置する部分の下には、第１導電性膜６は設けられていないことになる。
【００４１】
図５（ｂ）に示すように、工程４において、第１導電性膜６を上面３２上にも設ける場合には、第２導電性膜７を、上面３２上の第１導電性膜６の上から、斜面３１上の第１導電性膜６の上に渡って成膜することになる。第２導電性膜７の第１絶縁層３の上面３２上に位置する部分が、上面３２上の第１導電性膜６の上にのみに設けられていて、第２導電性膜７が上面３２と接しない形態があってもよい。しかしながら、図５（ｂ）に示すように、第２導電性膜７は、上面３２と接する部分を有することが好ましい。つまり、第２導電性膜７は、第１導電性膜６を覆うように設けることが好ましい。
【００４２】
なお、説明を簡単にするために、以下の説明においては、「第２導電性膜６の、第１絶縁層３の斜面３１上に位置する部分」を「斜面３１上の第２導電性膜７」と呼ぶことにする。また、「第２導電性膜６の、第１絶縁層３の上面３２上に位置する部分」を「上面３２上の第２導電性膜７」と呼ぶことにする。少なくとも、「斜面３１上の第２導電性膜７」は、その下に「斜面３１上の第１導電性膜６」が設けられている。
【００４３】
また、本工程においては、第２導電性膜７を成膜すると同時に、第２導電性膜７と同じ材料からなる第４導電性膜９を、ゲート電極５の上、あるいは第３導電性膜８の上に成膜することが好ましい。
【００４４】
本工程５において、第２導電性膜７と導電性部材であるゲート１３とが接続しない場合があってもよい。しかしながら本工程５においては、図５（ｂ）に示すように、第２導電性膜７とゲート１３とが接触するように、第２導電性膜７を成膜することが好ましい。
【００４５】
なお、本工程５でいうゲート１３とは、少なくともゲート電極５を含み、第４導電性膜９を設ける場合には、ゲート電極５および第４導電性膜９とを含む構成のものである。工程４において、第３導電性膜８を設けた場合には、ゲート１３は更に第３導電性膜８も含む。つまり、第２導電性膜７とゲート電極５とが（電気的に）接続するように、第２導電性膜７を成膜することが好ましい。第２導電性膜７が、ゲート電極５、第３導電性膜８、第４導電性膜９の少なくともいずれかと接触すれば、第２導電性膜７は、ゲート電極５と（電気的に）接続することになる。
【００４６】
典型的には、図５（ｂ）に示すように、第２導電性膜７と第４導電性膜９とが接触するように、第２導電性膜７および第４導電性膜９を形成することが好ましい。
【００４７】
このようにして、第２導電性膜７（および第４導電性膜９）を形成する。
【００４８】
（工程６）続いて、第２導電性膜７に対してエッチング処理（第３エッチング処理）を行う（図５（ｃ））。
【００４９】
第２導電性膜７に対してエッチング処理を行うことにより、先の工程５で設けた上面３２上の第２導電性膜７の突起部は先鋭化される。従って、この工程により電子放出素子の効率を向上できる。
【００５０】
また、工程５において、リセス部４２内に入り込んだ、不要な第２導電性膜７の材料が、本工程において除去される。その結果、リセス部４２内の導電性材料の残渣でを低減し、電子放出素子の信頼性を向上できる。
【００５１】
また、工程５において、第２導電性膜７とゲート１３とが接触しないように第２導電性膜７を設けた場合であっても、意図しない部分で第２導電性膜７とゲート１３とが接触して、短絡欠陥やリーク電流の原因となる場合がある。そのような部分を、第３エッチング処理によって除去することができる。その結果、電子放出素子の信頼性を向上できる。
【００５２】
また、第３エッチング処理によって、第２導電性膜７とゲート１３との間には所望の間隔ｄの間隙１１が形成される。即ち、電子を電界放出するための間隙１１を形成することができる。間隙１１を第３エッチング処理によって形成することで、間隙１１の間隔ｄの制御性を向上することが可能となり電子放出素子の電子放出効率を向上できる。ゲート１３は、少なくともゲート電極５を含む部材であるので、第３エッチング処理によって、ゲート電極５と第２導電性膜７との間には所望の間隔の間隙が形成されるとも言える。第３導電性膜８、第４導電性膜９が設けられた場合には、これらと第２導電性膜７との間にも所望の間隔の間隙が形成される。
【００５３】
さらに、工程５において、第２導電性膜７とゲート１３とが接触するように第２導電性膜７を設けた場合においては、この工程の第３エッチング処理において、第２導電性膜７とゲート１３とは離間し、所望の間隔ｄの間隙１１が形成される。第２導電性膜７の成膜のみで間隙１１を形成することもできるが、このように、接触したものをエッチングすることによって間隙１１を形成すれば、間隙１１の間隔ｄをより高精度に制御することが可能となる。その結果、電子放出素子の効率を向上できる。典型的には、工程５において、第２導電性膜７は第４導電性膜９と接触し、本工程６において、第２導電性膜７は第４導電性膜９と離間して、所望の間隔の間隙を形成する。
【００５４】
ところで、工程５で設けた第２導電性膜７は、第１絶縁層３の斜面３１上に位置する部分の膜密度の方が、第１絶縁層３の上面３２上に位置する部分よりも、低くなる様に成膜されている。
【００５５】
第３エッチング処理における、第２導電性膜７の膜密度とエッチングレートは反比例の関係にあり、膜密度が低い部分のエッチングレートは高くなる（多くエッチングされる）。なお、本発明において、エッチングレートとは、単位時間あたりの膜厚の減少量を意味している。すなわち、第３エッチング処理では、第２導電性膜の膜密度が低い部分を、前記第２導電性膜の膜密度が高い部分よりも多くエッチングする。
【００５６】
図１２（ａ）にモリブデン膜を成膜したときの、成膜材料の成膜面に対する入射角と、その入射角で成膜した膜を所定のエッチング条件によってエッチング処理したときの、エッチングレートとの関係を示す。なお、図１２（ａ）では、単位時間あたりの膜厚減少量の代わりに、所定時間を１回として、１回あたりの膜厚の減少量を示している。成膜材料の、成膜面に対する入射角が９０°に近いほど膜密度は高くなる。一方、エッチング処理で除去される単位時間当たりの原子数はエッチングする材料と、エッチング条件（エッチング方法）で一意に決まる。したがって、膜密度とエッチングレートは反比例する。尚、この関係は、モリブデンに限るものではなく、材料に依存するものではない。
【００５７】
従って、第３エッチング処理を行うと、膜密度が低い部分である斜面３１上の第２導電性膜７のエッチングレートは、膜密度が高い部分である上面３２上の第２導電性膜７のエッチングレートより高くなる。つまり、本工程６によって同時にエッチングされる斜面３１上の第２導電性膜７の膜厚の減少量は上面３２上の第２導電性膜７の膜厚の減少量よりも大きい。そのため、上述したように、工程５において膜密度が相対的に低くなっている斜面３１上の第２導電性膜７の導電性は低下する（抵抗率が上昇する）。
【００５８】
しかしながら、本発明では、前述した工程４を行うことで、少なくとも斜面３１上の第２導電性膜７の下には、第１導電性膜６（斜面３１上の第１導電性膜６）を設けている。これにより、第３エッチング処理を経ても、カソード導電性膜１０の、第１絶縁層３の斜面３１上に位置する部分の導電性を確保することができる。言い換えれば、第３エッチング処理におけるカソード導電性膜１０の導電性の低下が、第１導電性膜６によって抑制される。従って、工程４で設けた斜面３１上の第１導電性膜６は、カソード導電性膜１０の導電性の低下を抑制する機能を有すると云える。
【００５９】
このように、本実施形態によれば、カソード導電性膜１０の電子放出効率の向上及び、信頼性の向上を共に実現することができる。
【００６０】
本工程６において、第３エッチング処理の処理時間や繰り返し回数を多くすることによって、図６（ａ）に示すように、突起部をさらに先鋭化することもできる。
【００６１】
（工程７）
上記の第３エッチング処理でカソード導電性膜１０の先鋭化を実施した後に、カソード導電性膜１０上に、カソード導電性膜１０の仕事関数より仕事関数が低い材料からなる低仕事関数膜１４を成膜することができる（図６（ｂ））。この工程により、電子放出特性の効率を向上することができる。この本工程７は省略することもできる。
【００６２】
（工程８）
カソード導電性膜１０に電子を供給するためのカソード電極２を形成する（図１）。この工程は、他の工程の前や後に変更することもできる。尚、カソード電極２を用いずに、カソード電極２の機能をカソード導電性膜１０が兼ねることもできる。その場合には、本工程８は省略できる。
【００６３】
以下、各工程についてより詳細に説明する。
【００６４】
（工程１について）
基板１としては、石英ガラス，Ｎａ等の不純物含有量を減少させたガラス、青板ガラスなどを用いることができる。基板１に必要な機能としては、機械的強度が高いだけでなく、ドライエッチング、ウェットエッチング、現像液等のアルカリや酸に対して耐性があることが挙げられる。また、画像表示装置に用いる場合は、加熱工程などを経るので、積層する部材と熱膨張率差が小さいものが望ましい。また熱処理を考慮すると、ガラス内部からのアルカリ元素等が電子放出素子に拡散しづらい材料が望ましい。
【００６５】
絶縁層３０（第１絶縁層３）を構成する材料は、加工性に優れる絶縁性の材料からなり、たとえば窒化シリコン（典型的にはＳｉ３Ｎ４）や酸化シリコン（典型的にはＳｉＯ２）である。絶縁層３０は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成することができる。また絶縁層３０の厚さは、数ｎｍから数十μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲に選択される。
【００６６】
絶縁層４０（第２絶縁層４）を構成する材料は、加工性に優れる絶縁性の材料からなり、たとえば窒化シリコン（典型的にはＳｉ３Ｎ４）や酸化シリコン（典型的にはＳｉＯ２）である。絶縁層４０は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成することができる。また絶縁層４０の厚さは、絶縁層３０よりも薄く、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数ｎｍから数十ｎｍの範囲で選択される。
【００６７】
尚、絶縁層３０と絶縁層４０を基板１上に積層した後に工程３にてリセス部４２を形成する必要がある。そのため、上記第２エッチング処理に対して、絶縁層３０よりも絶縁層４０の方がよりエッチング量が多い関係に設定する。望ましくは絶縁層３０と絶縁層４０との間のエッチング量の比は、１０以上であることが好ましく、５０以上であることが更に好ましい。
【００６８】
このようなエッチング量の比を得るためには、例えば、絶縁層３０を窒化シリコンで形成し、絶縁層４０を酸化シリコンで形成すればよい。また、絶縁層３０を窒化シリコンで形成し、絶縁層４０をリン濃度の高いＰＳＧ（リンシリケートガラス）やホウ素濃度の高いＢＳＧ（ボロンシリケートガラス）等で形成しても良い。
【００６９】
導電層５０（ゲート電極５）は導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。
【００７０】
ゲート電極５となる導電層５０の材料は、導電性に加えて高い熱伝導率があり、融点が高い材料が望ましい。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用できる。また、炭化物や硼化物や窒化物も使用でき、Ｓｉ，Ｇｅ等の半導体も使用できる。
【００７１】
また、導電層５０（ゲート電極５）の厚さは、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲で選択される。
【００７２】
ゲート電極５となる導電層５０は、カソード電極２に比べてその膜厚が薄い範囲で設定される場合があるので、カソード電極２の材料よりも低抵抗な材料であることが望ましい。
【００７３】
（工程２について）
上記第１エッチング処理では、エッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能な、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いることが好ましい。
【００７４】
ＲＩＥに用いるガスとしては、加工する対象部材がフッ化物を作る材料である場合には、ＣＦ４やＣＨＦ３、ＳＦ６などのフッ素系ガスが選ばれる。また加工する対象物がＳｉやＡｌのような塩化物を形成する材料である場合には、Ｃｌ２、ＢＣｌ３などの塩素系ガスが選ばれる。またレジストとの選択比を取るため、またエッチング面の平滑性の確保あるいはエッチングスピードを上げるため、水素、酸素、アルゴンガスの少なくともいずれかをエッチングガスに添加することが好ましい。
工程２により、基本的に、図１などに示した電子放出素子を構成する第１絶縁層３とゲート電極５と同一または略同一の形状が形成される。しかしながら、工程２以降に行われるエッチング処理で、第１絶縁層３とゲート電極５が全くエッチングされないことを意味する訳ではない。
【００７５】
また、第１絶縁層３の側面３１と基板１の表面とが成す角度（図４（ｂ）にθで表示）は、ガス種、圧力、等の条件を制御することに所望の値に制御可能である。角度θは、９０°よりも小さくすることが好ましい。つまり、第１絶縁層３の側面３１は斜面であることが好ましい。これは、工程４で第１絶縁層３の側面３１に形成される第２導電性膜７の膜質（膜密度）を制御するためである。また、θを９０°よりも小さい角度に設定することで、ゲート電極５のカソード電極側の側面５１は、第１絶縁層３のカソード電極側の側面３１よりも後退する（−Ｘ方向に位置する）。なお、第１絶縁層３の側面３１は図４（ｂ）に示すように、曲面となっている場合もある。その場合には、側面３１の角度θは、側面３１の接線と基板１の表面とが成す角のうちの最大の角度をθとすることができる。
【００７６】
第１絶縁層３の上面３２と基板１の表面とが成す角度は、上述したように、角部３３を形成しているために、側面３１と基板１の表面とが成す角度θより小さい。第１絶縁層３は基板１の表面に、一般的に用いられる成膜方法によって形成されているので、第１絶縁層３の上面３２は基板１の表面と実質的に平行であると言える。即ち、第１絶縁層３の上面３２は、基板１の表面と完全に平行である場合と、成膜環境や条件などによって僅かに傾きを有する場合が考えられるが、このような場合も含めて、実質的に平行の範疇である。
【００７７】
ゲート電極５の側面５１と基板１の表面とが成す角度（図６（ｂ）にφで表示）も、第１エッチング処理の条件によって決定される。角度φは、９０°よりも小さくすることが好ましい。さらに、角度φは、角度θよりも小さくすることが好ましい。なお、ゲート電極５の側面５１は、曲面となっている場合もある。その場合には、側面３１の角度φは、側面３１の接線と基板１の表面とが成す角のうちの最大の角度をφとすることができる。
【００７８】
（工程３について）
工程３では、エッチング液によって絶縁層４４がエッチングされる量に対して、エッチング液によって絶縁層３がエッチングされる量が十分に低くなるようにエッチング液が選択される。つまり、第２エッチング工程はウェットエッチング工程が用いられる。
【００７９】
上記第２エッチング処理は、例えば絶縁層４４（第２絶縁層４）が酸化シリコンで形成され、絶縁層３０（第１絶縁層３）が窒化シリコンで形成されている場合、エッチング液は通称バッファードフッ酸（ＢＨＦ）を用いればよい。バッファードフッ酸（ＢＨＦ）はフッ化アンモニウムとフッ酸との混合溶液である。また、絶縁層４０（第２絶縁層４）が窒化シリコンで形成され、絶縁層３０（第１絶縁層３）が酸化シリコンで形成されている場合は、エッチング液は熱リン酸系のものを使用すればよい。
【００８０】
工程３により、図１などに示した電子放出素子を構成する第２絶縁層４と同一または略同一のパターンが形成される。しかしながら、工程３以降に行われるエッチング処理で、第２絶縁層４が全くエッチングされないことを意味する訳ではない。
【００８１】
リセス部４２の深さ（絶縁層４４がエッチングされるＸ方向の距離）は、電子放出素子のリーク電流に深く関わる。リセス部４２を深く形成するほどリーク電流の値が小さくなる。しかし、あまりリセス部４２を深くするとゲート電極５が変形する等の課題が発生する。このため、リセス部４２の深さは、実用的には３０ｎｍ以上２００ｎｍ以下に設定される。尚、リセス部４２の深さは、第１絶縁層３の角部３３から第２絶縁層４の側面４１までの距離と言い換えることもできる。
【００８２】
ここまでは、段差形成部材３４を、第１絶縁層３と第２絶縁層４とを積層することで構成する例を示した。しかしながら、段差形成部材３４は、３つ以上の複数の層で構成することもできる。具体的には、リセス部４２を形成する第２絶縁層４の上に、さらに絶縁層を備えていても良い。例えば、第２絶縁層４の上に設けられる絶縁層が、第１絶縁層３と同じ材料であってもよい。この場合には、工程３によって得られる構成は、ゲート電極５の下面５３は露出しないことになる。いずれにしても、ゲート電極５は、第１絶縁層３の上面３２より上方に配置される。
【００８３】
（工程４について）
工程４において、第１導電性膜６（および第３導電性膜８）の材料は、導電性を有していれば特に限定されない。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用可能である。また、炭化物、硼化物、窒化物も使用可能である。
【００８４】
しかしながら、第１導電性膜６の斜面３１上に位置する部分は、工程６における第３エッチング処理に対して耐性（エッチング耐性）が高いことが好ましい。詳細には、第３エッチング処理で用いるエッチング方法に対して、第２導電性膜７の斜面３１上に位置する部分よりも、第１導電性膜７の斜面３１上に位置する部分の方がエッチングレートが低いことが好ましい。
【００８５】
以下に、この理由を説明する。
【００８６】
工程５において、角部３３（上面３２）上に突起部を形成するように第２導電性膜７を形成すると、斜面３１上の第２導電性膜７の膜密度は上記したように低くなる。一方、上面３２上の第２導電性膜７の膜密度は相対的に高くなる。
【００８７】
（工程６）で説明したように、膜密度とエッチングレートは反比例の関係にある。そのため、工程６において、第３エッチング処理によって、第２導電性膜７の斜面３１上の部分は、膜密度が低いので、優先的にエッチングされ、膜厚の減少量が大きい。本発明では、第２導電性膜７の斜面３１上に位置する部分の下に第１導電性膜６を設ける。このようにすることで、第２導電性膜７の斜面３１上に位置する部分を第３エッチング処理でエッチングしても、電子放出部に相当する、第２導電性膜７の突起部と、斜面３１に位置するカソード電極２とを安定に接続できる。
【００８８】
そして、第３エッチング処理によって、第２導電性膜７の斜面３１上の部分の全部あるいは一部が、無くなってしまう（膜厚がゼロになる）場合には、第１導電性膜６は露出して、第３エッチング処理に直接曝されることになる。
【００８９】
また、工程６において、第２導電性膜７を第３エッチング処理する際に、第２導電性膜７が第１導電性膜６を完全に覆っていない部分、例えばピンホールやクラックがある場合がある。その場合、第１導電性膜６は第３エッチング処理の影響を受ける可能性がある。そのような場合にも第１導電性膜６は露出することになり、第３エッチング処理に直接曝されることになる。
【００９０】
第１導電性膜６がエッチング耐性が低いと、このように第１導電性膜６が第３エッチング処理の影響を受ける場合、あるいは第３エッチング処理に直接曝される場合に、第１導電性膜６はエッチングされてしまう可能性がある。第１導電性膜６が容易にエッチングされると、カソード導電性膜１０の導電性は低下し、電子放出素子の信頼性が低下する。
【００９１】
そのため、上記したように、第１導電性膜６の斜面３１上に位置する部分のエッチング耐性を高くすることによって、斜面３１上のカソード導電性膜１０の導電性を、より安定に確保することができる。
【００９２】
また、第１導電性膜６と第２導電性膜７の膜厚とエッチングレートは、上面３２上の第２導電性膜７が膜厚方向に完全にエッチングされると仮定した場合に、斜面３１上にカソード導電性膜１０が残る関係であることが好ましい。
【００９３】
つまり、第３エッチング処理において、第１導電性膜６と第２導電性膜７の膜厚とエッチングレートとの関係は、以下の条件式を満たすことが好ましい。
【００９４】
Ｔ１ｓ／Ｅ１ｓ＋Ｔ２ｓ／Ｅ２ｓ≧Ｔ２ｔ／Ｅ２ｔ・・・条件式
ここで、Ｔ１ｓは斜面３１上の第１導電性膜６の膜厚、Ｅ１ｓは斜面３１上の第１導電性膜６のエッチングレート、Ｔ２ｓは斜面３１上の第２導電性膜７の膜厚、Ｅ２ｓは斜面３１上の第２導電性膜７のエッチングレートである。Ｔ２ｔは上面３２上の第２導電性膜７の膜厚、Ｅ２ｔは上面３２上の第２導電性膜７のエッチングレートである。詳しくは（工程６について）で説明するが、図７に、工程６における第１導電性膜６及び第２導電性膜７の膜厚と膜厚変化量の関係を示す。エッチングレートは、膜厚変化量をエッチング処理時間で割ったものである。この条件式を満足すれば、工程６において斜面３１上の第１導電性膜６が露出しても、斜面３１上のカソード導電性膜１０の導電性は確保される。なお、この条件式を満たす場合にも、斜面３１上の第１導電性膜６のエッチング耐性が高いことが好ましい。つまり、Ｅ１ｓ＜Ｅ２ｓを満たすことが好ましい。
【００９５】
本発明では第１導電性膜はＴａＮ、Ｔａが良好な材料として挙げられる。また、第２導電性膜７と同じ材料を用いる場合には、斜面３１上の第２導電性膜７よりも膜密度が高い膜も好ましく用いることができる。
【００９６】
第１導電性膜６のエッチング耐性を高くする方法を説明する。
【００９７】
第１導電性膜６の材料として、第３エッチング処理に対して、第２導電性膜７よりエッチング耐性が高い（エッチングレートが低い）、第２導電性膜７とは異なる材料を用いることが好ましい。言い換えれば、上記した条件を満たすように、工程４〜６において、第１導電性膜６の材料と、第２導電性膜７の材料と、第３エッチング処理と、の組合せが決定される。
【００９８】
別の例として、斜面３１上の第２導電性膜７よりも、斜面３１上の第１導電性膜６の膜密度を高くすることが好ましい方法として挙げられる。この方法は、第１導電性膜６と第２導電性膜７の材料が、同じ材料である場合に特に好ましく用いることができる。詳しくは、（工程５について）で、述べるが、斜面３１上に高密度な膜を形成するには、斜面３１に対してより垂直に近い方向から、第１導電性膜の原料が付着するように、指向性を有する成膜法を採用することができる。
【００９９】
なお、工程４において、上面３２上にも第１導電性膜６を設ける場合には、斜面３１上の第１導電性膜６の膜密度が、上面３２上の第１導電性膜６の膜密度より高くなるように、第１導電性膜６を成膜することが好ましい。これにも、斜面３１に対してより垂直に近い方向から、第１導電性膜の原料が付着するように、指向性を有する成膜法を採用することができる。膜密度と抵抗率、及び膜密度とエッチングレートとは反比例の関係にあるため、このよう成膜することにより、斜面３１上の第１導電性膜６の導電性及びエッチング耐性をより高くすることができる。
【０１００】
（工程５について）
工程５において、第２導電性膜７の材料は、導電性があり、電界放出する材料であればよく、好ましくは、２０００℃以上の高融点の材料から選択される。また、第２導電性膜７の材料は、仕事関数が５ｅＶ以下であり、その酸化物が簡易にエッチング可能な材料で形成されることが好ましい。このような材料として例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、或いは炭化物、硼化物、窒化物も使用可能である。特に、ＭｏまたはＷを用いることが好ましい。
【０１０１】
第２導電性膜７は、スパッタ法、蒸着法等の真空成膜技術により形成される。前述したように、工程５においては、上面３２上の第２導電性膜７の膜密度が、斜面３１上の第２導電性膜７の膜密度よりも、高くなる様に成膜することが好ましい。
【０１０２】
上記の様な成膜を行う為には、第２導電性膜７の成膜を、指向性を有する成膜法によって行う。例えば、いわゆる指向性スパッタ法や蒸着法を用いることができる。指向性を有する成膜法を用いることで、第２導電性膜７の原料が、第１絶縁層３の上面３２および斜面３１（並びにゲート電極５の上面５２および側面５１）に向かって入射する角度を制御できる。
【０１０３】
指向性スパッタ法として、例えば、基板１とターゲットとの角度を設定した上で、基板１とターゲットの間に遮蔽板を設ける、基板１とターゲット間の距離をスパッタ粒子の平均自由行程近傍にする、等を行う。また、スパッタ粒子に指向性を与えるコリメータを用いる、いわゆるコリメーションスパッタ法も指向性スパッタ法として用いることができる。このようにして、成膜材料であるスパッタ粒子が基板１上（典型的には第１絶縁層４の上面３２及び斜面３１）にそれぞれ限られた角度で入射される様にする。なお、スパッタ粒子とは、ターゲットからスパッタされた原子、またはスパッタされた粒子を指す。
【０１０４】
即ち、成膜材料であるスパッタ粒子の第１絶縁層３の斜面３１に対する入射角度が、成膜材料であるスパッタ粒子の第１絶縁層３の上面３２（角部３３）に対する入射角度よりも低い角度になる様にする。但し、スパッタ粒子の第１絶縁層３の上面３２（角部３３）に対する入射角度は、スパッタ粒子の第１絶縁層３の斜面３１に対する入射角度よりも、より９０°に近く設定する。このようにすることで、スパッタ粒子は、第１絶縁層３の斜面３１に対してよりも第１絶縁層３の上面３２（角部３３）に対して、より垂直に近い状態で入射させることができる。これによって、第１導電性膜６は、上面３２上に位置する部分の膜密度が、斜面３１上に位置する部分の膜密度が高くなる。そして、このように成膜を行うことで、前述したように、第１導電性膜６の、第１絶縁層３の上面３２（角部３３）上に位置する部分が、突起形状（突起部）を有する形態とすることができる。
【０１０５】
蒸着法では、真空度が１０−２〜１０−４Ｐａ程度の高真空下で成膜を行うと、蒸発源から気化した成膜材料である蒸発物質は、衝突する可能性が低い。更に、蒸発物質の平均自由行程は概ね数百ｍｍ〜数ｍ程度である為、蒸発源から気化した時の方向性が維持されて基板に届くことになる。このように、蒸着法も指向性を有する成膜法である。蒸発源を蒸発させる手法は、抵抗加熱、高周波誘導加熱、電子ビーム加熱などが有るが、対応可能な物質の種類及び加熱面積の関係から電子ビームを利用する方法が好適である。
【０１０６】
第２導電性膜７の材料がモリブデンの場合は、上面３２上の第２導電性膜７は、その密度（膜密度）が９．５ｇ／ｃｍ３以上１０．２ｇ／ｃｍ３以下であることが好ましい。斜面３１上の第２導電性膜７は、その密度（膜密度）が７．５ｇ／ｃｍ３以上８．０ｇ／ｃｍ３以下であることが好ましい。
【０１０７】
上記値は、膜の抵抗率と膜厚（低密度膜は斜面に形成されるので、低密度膜部分は斜面に対する膜厚も薄くなる関係がある）及びエッチングレート差を考慮した実用的な範囲である。図１２（ｂ）にはモリブデン膜の膜密度と抵抗率の関係を示した。図からも判る様に、一般的に金属の膜密度と抵抗率は反比例の関係にある。そのため、工程４によって、第１導電性膜６は、上面３２上（角部３３）に突起部が形成されるだけでなく、突起部の導電性が高いというメリットもある。
【０１０８】
膜密度の測定は、一般にはＸＲＲ（Ｘ線反射率法）が用いられるが、実際の電子放出素子では測定が困難な場合がある。そのような場合には、膜密度の測定手法として、例えば、以下の方法を採用することができる。即ち、ＴＥＭ（透過電子顕微鏡）とＥＥＬＳ（電子エネルギー損失分光）を組み合わせた高分解能電子エネルギー損失分光電子顕微鏡で、元素の定量分析を行い、膜密度が既知の膜と比較することで、検量線を作成して、密度を算出することができる。
【０１０９】
尚、工程２においてθを９０°よりも小さい角度に設定することで、ゲート電極５のカソード電極２側の側面５１は、第１絶縁層３のカソード電極２側の側面よりも後退することは前述した通りである。その結果、本工程で上記したような指向性を有する成膜を行うことで、上面３２（角部３３）の上には、斜面３１の上よりも、高密度な膜で構成された突起部が形成される。
【０１１０】
従って、工程２における第１エッチング処理によって形成される角度θを、より小さい角度にすれば、第１絶縁層３の上面３２により多くの第２導電性膜７を形成できる。即ち、第１絶縁層３のカソード電極２側の側面３１に対する、ゲート電極５のカソード電極２側の側面５１の後退量を多くすれば、第１絶縁層３の上面３２により多くの高密度な部分を有する第２導電性膜７を形成できる。また、カソード導電性膜１０の入り込み量ｘもより大きくすることができる。
【０１１１】
第４導電性膜９は、好ましくは、第２導電性膜７と同一材料からなり、工程５において、同時に成膜されることが好ましい。
【０１１２】
前述したように、工程５では、上面３２上の第２導電性膜７の膜密度が、斜面３１上の第２導電性膜７よりも大きくなる様に成膜を行っている。この成膜法によればゲート電極５上の第４導電性膜９についても、同様のことが起こる。
【０１１３】
つまり、工程２で、ゲート電極５を、ゲート電極５の側面５１と基板１とが成す角φが、θよりも小さくなる様な形状とすることで、ゲート電極５の側面５１の角度φは、第１絶縁層３の上面３２の角度に近づく。ゲート電極５の側面５１上の第４導電性膜９は、カソード導電性膜１０から放出された電子が最初に衝突し得る部分である。ゲート電極５の側面５１上の第４導電性膜９の膜質は、上面３２上の第２導電性膜７の膜質に近く、膜密度が高い。
【０１１４】
前述したように、金属では一般的に、膜密度と抵抗率は反比例の関係にある。そのため、φをθよりも小さくすることにより、カソード導電性膜１０から放出された電子が最初に衝突し得る部分であるゲート電極５の側面５１上のゲート導電性膜１２の導電性を高くすることができる。
したがって、ゲート電極５の側面５１と基板１とが成す角φが、θよりも小さくなる様な形状とすることで、電子放出素子の信頼性が向上する。
【０１１５】
工程５では、第２導電性膜７とゲート１３（少なくともゲート電極５を含み、場合によっては第３導電性膜８と第４導電性膜９の少なくとも一方を含む部材）が接触しなくてもよい。即ち、ギャップ（間隙）を形成するように、第２導電性膜７と第４導電性膜９を成膜することもできる。
【０１１６】
しかし、電子放出素子では、図２で示した様に、カソード導電性膜１０とゲート１３との間に距離ｄの間隙１１を高精度に形成する必要がある。特に、複数の電子放出素子を均一性高く形成する場合には、各電子放出素子の間隙１１の大きさのバラツキを少なくすることが重要である。間隙１１の大きさ（距離ｄ）をより高精度に制御するために、工程５において、第２導電性膜７とゲート１３とが接触するように成膜することが望ましい。そして、その後に、下記工程６における第３エッチング処理を行って第２導電性膜７とゲート１３との間に間隙１１を形成する。より好ましくは、第２導電性膜７と第４導電性膜９とが接触するように成膜する。
【０１１７】
尚、間隙の形成を、上記工程４の成膜時間や成膜条件の制御等で行う場合も、第２導電性膜７とゲート１３とが実質的に接触した箇所（短絡欠陥）が形成される可能性もある。そのため、工程５の後に、工程６における第３エッチング処理を行う必要がある。
【０１１８】
（工程６について）
第３エッチング処理としてはドライエッチング、ウェットエッチングの何れでも構わないが、他材料とのエッチング選択比の容易さを考慮して、エッチング液を用いたウェットエッチングを行うことが好ましい。
【０１１９】
所望の間隙１１の間隔ｄが数ｎｍ程度と微細である為、エッチング量の制御性を考慮するとエッチングレートは１分間に１ｎｍ以下であることが望ましい。
【０１２０】
図７を用いて、第３エッチング処理による、間隙の形成と第２導電性膜７の突起部の先鋭化について説明する。
【０１２１】
図７の点線Ｃは、工程４で第１導電性膜６（および第３導電性膜８）が成膜された状態の第１導電性膜６の表面を示している。また、図７の点線Ｃは工程５で第２導電性膜７（および第４導電性膜９）が成膜された状態の第２導電性膜７（および第４導電性膜９）の表面を表している。工程４において、少なくとも、斜面３１上には、膜厚Ｔ１ｓの第１導電性膜６が形成される。工程５において、指向性を有する成膜法により、第１絶縁層３の角部３３及び第１絶縁層３の上面３２上、ゲート電極５の上面５２上では、スパッタ粒子の飛翔方向が、これらの面に対して９０°に近い角度で入射する。その為、上面３２上には、膜厚Ｔ２ｔの高密度な第２導電性膜７が形成される。一方、第１絶縁層３の斜面３１上及びゲート電極５の側面５１上には、スパッタ粒子が面に対して浅い角度で入射する為、これらの面上には膜厚Ｔ２ｓの低密度な第２導電性膜７が形成される。
【０１２２】
図７の破線Ｄは、工程６の第３エッチング処理を行った状態の第２導電性膜７（および第４導電性膜９）の表面を表している。図中、ΔＴ２ｔ１は上面３２上の第２導電性膜７の膜密度が高い部分における、第３エッチング処理による膜厚の減少量を示している。また、ΔＴ２ｓ１は斜面３１上の第２導電性膜７の膜密度が低い部分における、第３エッチング処理による膜厚の減少量を示している。前述した様に膜密度とエッチングレートは反比例する。そのため、上記第３エッチング処理では、第２導電性膜７の上面３２上に位置する部分に比較して、第２導電性膜７の斜面３１上に位置する部分の方が高エッチングレートになる。つまり、本実施形態では第３エッチング処理において、第２導電性膜の膜厚の減少量には、ΔＴ２ｔ１＜ΔＴ２ｓ１の関係が成り立つ。図７に示すように、工程５で第２導電性膜７とゲート１３（第４導電性膜９）とが接触している場合には、第３エッチング処理において、離間する。
【０１２３】
第３エッチング処理による膜厚の減少量はエッチング時間あるいはエッチング回数で調整が可能である。エッチング時間を増やすあるいは、エッチング回数を増やすことによって、図６に示すように、突起部をより先鋭化することができる。これを、便宜的に「先鋭化処理」と呼ぶことにする。ただし、先鋭化は第３エッチング処理を行うことによって達成されるのであって、エッチング回数を増やすこと、あるいはエッチング時間を長くすることのみが先鋭化を意味するわけではない。先鋭化処理としては、特に、第３エッチング処理の回数を増やすこと（第３エッチング処理を繰り返すこと）が、高精度に間隙の間隔を制御する上で好ましい。
【０１２４】
上記のように、第３エッチング処理によって上面３２上及び斜面３１上の第２導電性膜７の膜厚がΔＴ２ｔ１、ΔＴ２ｓ１だけ減少するのに続いて、さらに先鋭化処理を行った場合の例を説明する。
【０１２５】
図７の実線Ｅは、上述した点線の状態からさら第３エッチング処理（先鋭化処理）を行った時の状態を示す。図中、ΔＴ２ｔ２は上面３２上の第２導電性膜７の膜密度が高い部分における、先鋭化処理による膜厚の減少量を示しており、ΔＴ１ｓ２は斜面３１上の第１導電性膜６の、先鋭化処理による膜厚の減少量を示している。図７の状態では、斜面３１上の第１導電性膜６は露出している。つまり、先鋭化処理によって斜面３１上の第２導電性膜７の膜厚は、Ｔ２ｓ−ΔＴ２ｔ１だけ減少したことになる。
【０１２６】
一方、上面３２上の第２導電性膜７の膜厚の減少量は、ΔＴ２ｔ２である。すでに述べたように、第２導電性膜７の上面３２上に位置する部分に比較して、第２導電性膜７の斜面３１上に位置する部分の方が高エッチングレートになる。したがって、ΔＴ２ｔ２＜Ｔ２ｓ−ΔＴ２ｔ１の関係が成り立つ。そのため、先端部は先鋭化されることになる。
【０１２７】
第１導電性膜６は、第３エッチング処理に対して耐性が高いと、先鋭化処理で、仮に斜面３１上の第１導電性膜６が露出したとしても、斜面３１上の第１導電性膜６の膜厚減少量ΔＴ１ｓ２は小さい。従って、斜面３１上のカソード導電性膜１０の導電性が確保される。
【０１２８】
図６では、斜面３１上の第２導電性膜７が部分的になくなってしまっているが、斜面３１上の第２導電性膜は部分的に残っていても、あるは斜面３１を覆うように残っていてもよい。いずれにしても、工程４において、斜面３１上に第１導電性膜６を設けたため、斜面３１上のカソード導電性膜１０の導電性は確保されている。
【０１２９】
従って、斜面３１上のカソード導電性膜１０の導電性は高く、かつ、突起部が先鋭化された、信頼性および効率の高い電子放出素子を得ることができる。
【０１３０】
本発明における第２導電性膜７（及び第４導電性膜９）の材料と第３エッチング処理に用いるエッチング液の組合せは、特に限定されるものではない。例えば、第２導電性膜７（及び第４導電性膜９）の材料がモリブデンであれば、エッチング液はＴＭＡＨ（水酸化テトラメチルアンモニウム）やアンモニア水などのアルカリ溶液を用いることができる。或は、エッチング液として、２−（２−ｎ−ブトキシエトキシ）エタノールとアルカノールアミンの混合物やＤＭＳＯ（ジメチルスルホキシド）等も用いることができる。
また、第２導電性膜７の材料がタングステンの場合は、硝酸やフッ酸や水酸化ナトリウム溶液等をエッチング液として用いることができる。
【０１３１】
前述したように、第１導電性膜８（及び第３導電性膜８）は、これらのエッチング液に対してエッチング耐性が高いことが好ましい。
【０１３２】
第３エッチング処理は、上記のように通常のウェットエッチングで行うことが好ましい。しかしながら、第３エッチング処理を、第２導電性膜７の表面を酸化する酸化工程と、酸化された部分の一部または全部を除去する除去工程によって行うことが好ましい。
【０１３３】
これは、酸化工程で第２導電性膜７の表面に所望量の酸化膜を形成した後、該酸化膜をエッチング除去することにより、エッチング量の均一性（再現性）を高める効果が期待できる。
【０１３４】
そして、酸化量（酸化膜厚）は膜密度に反比例する。そのため、第２導電性膜７を酸化処理した場合、膜密度の小さい部分の表面層が優先的に（選択的に）酸化されることになる。つまり、酸化処理とエッチング処理とを行うことによって、第２導電性膜７の端部（突起部）の先鋭化の制御精度を高めることが可能になる。また、工程５で第２導電性膜７とゲート１３が接触する場合には、より高い精度で間隙１１を形成することができる。
【０１３５】
酸化方法は、第２導電性膜７の表面を数〜数十ｎｍ酸化させることが可能な方法ならば特に制限されるものではない。具体的にはオゾン酸化（エキシマＵＶ露光、低圧水銀露光、コロナ放電処理、等）や熱酸化等が挙げられるが、好ましくは、酸化の定量性が優れているエキシマＵＶ露光を用いる。また、第２導電性膜７の材料がモリブデンの場合にエキシマＵＶ露光は、酸化膜が容易に除去できるＭｏＯ３を主として生成することができる利点もある。
【０１３６】
酸化膜の除去工程は、ドライ、ウェットの何れでも構わないが、好ましくはウェットエッチング処理を用いる。酸化膜の除去工程（エッチング工程）は、表面層である酸化膜のみを除去（エッチング）することが目的となる。そのため、用いるエッチング液しては、酸化膜のみを除去して、下層である金属層（酸化していない層）には実質的な影響のないものが望まれる。或いは、酸化膜のエッチングレートが金属層（酸化していない層）に比較して十分に大きい（桁で異なる）ものが望まれる。具体的には、第２導電性膜７の材料がモリブデンであれば、エッチング液は、希釈ＴＭＡＨ（濃度が０．２３８％以下が望ましい）、温水（４０℃以上が望ましい）等が挙げられる。第２導電性膜７の材料がタングステンの場合は、バッファードフッ酸、希塩酸、温水等が挙げられる。
【０１３７】
（工程７について）
低仕事関数膜１４としては、カソード導電性膜１０よりも仕事関数が低く、高融点な材料を用いることが好ましい。低仕事関数膜１４は、仕事関数が４．０ｅＶ以下であることが好ましく、３．０ｅＶ以下であることがより好ましい。低仕事関数膜１４は、少なくとも、カソード導電性膜１０の先端部である突起部の表面を覆っていれば良い。また、低仕事関数膜１４は、ゲート１３（第４導電性膜９）の上にも設けても良い。
【０１３８】
低仕事関数材料としては、例えば、ｎ型ダイヤモンド、窒素ドープしたテトラヘドラルアモルファスカーボン（ＴＡ−Ｃ）、酸化イットリウム（Ｙ２Ｏ３）等を用いることができる。
【０１３９】
（工程８について）
工程８は、工程６、７の後に行われることが必須ではなく、その前に行われても良い。
【０１４０】
カソード電極２は、導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成することができる。カソード電極２の材料は、ゲート電極５と同じ材料であってもよく、異なる材料であってもよい。また、カソード導電性膜１０がその機能を兼ねていても良い。
【０１４１】
カソード電極２の厚さとしては、数十ｎｍから数μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲で選択される。
【０１４２】
以下、上記電子放出素子を複数配して得られる電子源を備えた画像表示装置について、図９〜図１１を用いて説明する。
【０１４３】
図９において、１０１は基板、１０２はＸ方向配線、１０３はＹ方向配線であり、また、１０４は上記した電子放出素子、１０５は結線である。尚、Ｘ方向配線１０２は、上述のカソード電極２を共通に接続する配線であり、Ｙ方向配線１０３は上述のゲート電極５を共通に接続する配線である。
【０１４４】
ｍ本のＸ方向配線１０２は、ＤＸ１，ＤＸ２，…ＤＸｍからなり、真空蒸着法，印刷法，スパッタ法等を用いて形成された金属等の導電性材料で構成することができる。配線の材料、膜厚、巾は、適宜設計される。
【０１４５】
Ｙ方向配線１０３は、ＤＹ１，ＤＹ２，…ＤＹｎのｎ本の配線よりなり、Ｘ方向配線１０２と同様に形成される。これらｍ本のＸ方向配線１０２とｎ本のＹ方向配線１０３との間には、不図示の層間絶縁層が設けられており、両者を電気的に分離している（ｍ，ｎは、共に正の整数）。
【０１４６】
不図示の層間絶縁層は、真空蒸着法，印刷法，スパッタ法等を用いて形成される。例えば、Ｘ方向配線１０２を形成した基板１０１の全面或は一部に所望の形状で形成され、特に、Ｘ方向配線１０２とＹ方向配線１０３の交差部の電位差に耐え得るように、膜厚、材料、製法が、適宜設定される。Ｘ方向配線１０２とＹ方向配線１０３は、それぞれ外部端子として引き出されている。
【０１４７】
配線１０２と配線１０３を構成する材料、結線１０５を構成する材料及びカソード、ゲートを構成する材料は、その構成元素の一部あるいは全部が同一であっても、またそれぞれ異なってもよい。
【０１４８】
Ｘ方向配線１０２には、Ｘ方向に配列した電子放出素子１０４の行を選択するための走査信号を印加するための不図示の走査信号印加手段が接続される。一方、Ｙ方向配線１０３には、Ｙ方向に配列した電子放出素子１０４の各列を入力信号に応じて変調するための不図示の変調信号発生手段が接続される。
【０１４９】
各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差電圧として供給される。
【０１５０】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択して、独立に駆動可能とすることができる。
【０１５１】
このような単純マトリクス配置の電子源を用いて構成した画像表示装置について、図１０を用いて説明する。図１０は画像表示装置の画像表示パネル１１７の一例を示す模式図である。
【０１５２】
図１０において、１０１は電子放出素子を複数配した基板、１１１は基板１０１を固定したリアプレートである。また、１１６は、ガラス基板１１３の内面に、アノードであるメタルバック１１５と、発光体の膜１１４としての蛍光体膜等が形成されたフェースプレートである。
【０１５３】
また、１１２は支持枠であり、この支持枠１１２には、リアプレート１１１、フェースプレート１１６がフリットガラス等の接合材を用いて封着（接合）されている。１１７は外囲器であり、例えば大気中あるいは、窒素中で、４００〜５００度の温度範囲で１０分以上焼成することで、封着して構成される。
【０１５４】
また、１０４は、図１における電子放出素子に相当するものであり、１０２，１０３は、電子放出素子のカソード電極２、ゲート電極５とそれぞれ接続されたＸ方向配線及びＹ方向配線である。図１０では電子放出素子１０４と配線１０２、１０３との位置関係は模式的に示されている。実際には、配線１０２と配線１０３との交差部の脇の基板上に電子放出素子１０４が配置されている。
【０１５５】
画像表示パネル１１７は、上述の如く、フェースプレート１１６、支持枠１１２、リアプレート１１１で構成される。ここで、リアプレート１１１は主に基板１０１の強度を補強する目的で設けられるため、基板１０１自体で十分な強度を持つ場合には、別体のリアプレート１１１は不要とすることができる。
【０１５６】
即ち、基板１０１に直接支持枠１１２を封着するとともに、支持枠とフェースプレート１１６とを封着して外囲器１１７を構成しても良い。一方、フェースプレート１１６とリアプレート１１１との間に、スペーサーとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度をもつ画像表示パネル１１７を構成することもできる。
【０１５７】
次に、上記画像表示パネル１１７に、テレビ信号に基づいたテレビジョン表示を行うための駆動回路の構成例について、図１１を用いて説明する。
【０１５８】
図１１において、１１７は画像表示パネル、１２２は走査回路、１２３は制御回路、１２４はシフトレジスタである。１２５はラインメモリ、１２６は同期信号分離回路、１２７は変調信号発生器、ＶｘおよびＶａは直流電圧源である。
【０１５９】
表示パネル１１７は、端子Ｄｏｘ１乃至Ｄｏｘｍ、端子Ｄｏｙ１乃至Ｄｏｙｎ、及び高圧端子Ｈｖを介して外部の電気回路と接続している。
【０１６０】
端子Ｄｏｘ１乃至Ｄｏｘｍには、表示パネル１１７内に設けられている電子源、即ち、Ｍ行Ｎ列の行列状にマトリクス配線された電子放出素子群を一行（Ｎ素子）ずつ順次駆動する為の走査信号が印加される。
【０１６１】
一方、端子Ｄｏｙ１乃至Ｄｏｙｎには、走査信号により選択された一行の電子放出素子の各素子の出力電子ビームを制御する為の変調信号が印加される。
【０１６２】
高圧端子Ｈｖには、直流電圧源Ｖａより、例えば１０［ｋＶ］の直流電圧が供給される。
【０１６３】
上述のように走査信号、変調信号、及びアノードへの高電圧印加により、放出された電子を加速して蛍光体へと照射することによって、画像表示を実現することができる。
【実施例】
【０１６４】
以下、上記実施の形態に基づいた、より具体的な実施例について説明する。
【０１６５】
（実施例１）
本実施例では、第１導電性膜６として窒化タンタル（ＴａＮ）を、第２導電性膜７としてモリブデン（Ｍｏ）を用いて、本発明の製造方法により電子放出素子を作製した。
【０１６６】
図４、５を参照して、本実施例に係る電子放出素子の製造方法の一例を説明する。
【０１６７】
まず、図４（ａ）に示すように基板１上に絶縁層３０、４０と、導電層５０を積層する。基板１は高歪点低ナトリウムガラス（旭硝子（株）製ＰＤ２００）を用いている。
【０１６８】
絶縁層３０は、加工性に優れる材料からなる絶縁性の膜であるＳｉ３Ｎ４膜をスパッタ法にて形成し、その厚さとしては、５００ｎｍとした。絶縁層４０は、加工性に優れる材料からなる絶縁性の膜であるＳｉＯ２であり、スパッタ法にて形成し、その厚さとしては、３０ｎｍとした。導電層５０はＴａＮ膜で構成し、スパッタ法にて形成し、その厚さとしては、３０ｎｍとした。
【０１６９】
次に、図４（ｂ）に示すように、フォトリソグラフィー技術により導電層５０上にレジストパターンを形成したのち、ドライエッチング手法を用いて導電層５０、絶縁層４０、絶縁層３０を順に加工する。この第１エッチング処理により、導電層５０はパターニングされてゲート電極５となり、絶縁層３０はパターニングされて第１絶縁層３となる。
【０１７０】
この時の加工ガスとしては、絶縁層３０、４０及び導電層５０にはＣＦ４系のガスを用いた。このガスを用いてＲＩＥを行った結果、絶縁層３，絶縁層４４，及びゲート電極５のエッチング後の側面３１の角度は基板１の表面（水平面）に対しておよそ８０°の角度で形成され、斜面となっていた。
【０１７１】
レジストを剥離した後、図４（ｃ）に示すようにＢＨＦ（ステラケミファ（株）製 高純度バッファードフッ酸ＬＡＬ１００）を用いて、リセス部４２の深さが約１００ｎｍになるように、絶縁層４０をエッチングした。この第２エッチング処理により、リセス部４２を形成した。
【０１７２】
次に、図５（ａ）に示すようにＴａＮ膜を第１導電性膜６として第１絶縁層３の斜面３１上及び第１絶縁層３の上面３２上に形成した。同時に、ゲート電極５上にもＴａＮ膜が形成され、第３導電性膜７を形成した。本実施例では成膜方法としてスパッタ法を用い、基板の角度をスパッタタ−ゲットに対して水平になるようにセットした。第１絶縁層３の斜面３１上のＴａＮの厚さが２０ｎｍになるように１０ｎｍ／ｍｉｎの成膜速度で形成した。このとき、第１導電性膜６は、ゲート電極５とも第３導電性膜７とも接触しないように形成した。
図５（ｂ）に示すようにモリブデン（Ｍｏ）膜を第２導電性膜７として、第１絶縁層３の上面３２上の第１導電性膜６の上から、角部３３を経て斜面３１上の第１導電性膜６の上に至るように形成した。同時に、ゲート電極５上の第３導電性膜８の上にもに付着し、第４導電性膜９を形成した。本実施例では成膜方法としてスパッタ法を用い、基板の角度をモリブデンタ−ゲットに対して水平になるようにセットした。本実施例のスパッタ成膜ではスパッタ粒子が限られた角度（具体的には基板１に対して９０±１０°）で基板１に向かうよう、基板とＭｏターゲットの間に遮蔽板を設けた。更にアルゴンプラズマをパワー３ｋＷ、真空度０．１Ｐａで生成し、基板とＭｏターゲットの間の距離を６０ｍｍ以下（０．１Ｐａでの平均自由行程）になるように基板を設置した。そして、第１絶縁層３の斜面３１上のＭｏの厚さが４０ｎｍになるように１０ｎｍ／ｍｉｎの成膜速度で形成した。このとき、リセス部４２内への第２導電性膜７の入り込み量ｘが３５ｎｍとなるように形成した。このとき、第１導電性膜７は、第４導電性膜９と接触した。
【０１７３】
ＴＥＭ（透過電子顕微鏡）観察とＥＥＬＳ（電子エネルギー損失分光）分析を行った。その結果をもとに、第２導電性膜７（および第４導電性膜９）のＭｏの膜密度を算出した。その結果、第２導電性膜７の、第１絶縁層３の上面３２上（およびゲート電極５の上面５２上）の部分の膜密度は１０．０ｇ／ｃｍ３であった。第１絶縁層３の斜面３１上（およびゲート電極５の側面５１上）の部分の膜密度は７．８ｇ／ｃｍ３であった。
【０１７４】
次に、図８（ａ）、図８（ｂ）に示す様に、カソード導電性膜１０（第１導電性膜６及び第２導電性膜７）とゲート導電性膜１２（第３導電性膜８及び第４導電性膜９）を、Ｙ方向に複数に分割するパターニング処理を行った。このような形態とすることで、例えば１つのカソード導電性膜１０とゲート１３とが放電などによって短絡して破壊されても、他の導電性膜からの電子放出は維持することができる。
【０１７５】
ここでは、カソード導電性膜１０及びゲート導電性膜１２の幅Ｗが３μｍのラインアンドスペースになるようにフォトリソグラフィー技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてカソード導電性膜１０及びゲート導電性膜１２をパターニングし、短冊化された複数のカソード導電性膜１０及びゲート導電性膜１２を形成した。この時の加工ガスとしては、モリブデンはフッ化物を作る材料であるので、ＣＦ４系のガスを用いた。レジストを除去した後の段階では、第２導電性膜７と第４導電性膜９は接触したままだった。
次に、電子放出部となる間隙を形成する為に、図５（ｃ）に示す様に、短冊化したカソード導電性膜１０の第２導電性膜７とゲート導電性膜の第４導電性膜９に対してエッチング処理（第３エッチング処理）を行った。
【０１７６】
第３エッチング処理は、Ｍｏからなる第２導電性膜７と第４導電性膜９の表面を酸化する工程と、酸化した表面を除去する工程が含まれている。
【０１７７】
具体的には、Ｍｏを酸化する方法としてはエキシマＵＶ（波長：１７２ｎｍ、照度：１８ｍＷ／ｃｍ２）露光装置を使用して、大気下で３５０ｍＪ／ｃｍ２照射した。この条件で、膜密度の低い部分では３ｎｍ程度、膜密度の高い部分では１〜２ｎｍ程度の膜厚で第２導電性膜７と第４導電性膜９の表面に酸化層が形成された。続いて温水（４５℃）に５分間浸漬させて酸化モリブデン層を除去した。この工程で、第２導電性膜７と第４導電性膜９との間に間隙を形成した。
【０１７８】
続いて、図６（ａ）に示した様に、カソード導電性膜１０の突起部の先端を先鋭化した。先鋭化の手法は第３エッチング処理と同様で、エキシマＵＶ（３５０ｍＪ／ｃｍ２照射）による酸化工程でモリブデン酸化膜を形成し、温水（４５℃、５分間浸漬）による除去工程で酸化膜除去を行うことによって、第２導電性膜７をエッチングする方法である。これを３回繰り返した。
【０１７９】
このように、本実施例では、第３エッチング処理として、酸化工程と除去工程を１サイクルとして、これを計４サイクル行った。
【０１８０】
断面ＴＥＭによる解析の結果、第２導電性膜７とゲート１３との間の距離ｄが平均的に１５ｎｍとなっていた。
【０１８１】
次に図８に示すように、カソード電極２を形成した。カソード電極２には銅（Ｃｕ）を用いた。カソード電極２はスパッタ法にて形成し、その厚さは、５００ｎｍであった。
【０１８２】
以上の方法で電子放出素子を形成した後、図３に示した構成で電子放出素子の電子放出特性を評価した。
【０１８３】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋３４Ｖとし、カソード電極２を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に３４Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは２０μＡであり、平均１５％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート１３との接触に起因するリーク電流も観測されなかった。
【０１８４】
この電子放出素子を多数用いた画像表示装置では、電子ビームの成形性に優れ、放電が生じても画素欠陥が生じずに良好な画像を長期に渡って維持することができる。また、効率向上に伴う、低消費電力な画像表示装置が提供できる。
【０１８５】
（実施例２）
本実施例では、第１導電性膜６としてタンタル（Ｔａ）を、第２導電性膜７としてタングステン（Ｗ）を用いて、本発明の製造方法により電子放出素子を作製した。
【０１８６】
第１絶縁層３、第２絶縁層４、ゲート電極５を形成するまでの工程は実施例１と同様であるので、ここでは実施例１との違いのみを述べる。
【０１８７】
図５（ａ）に示すようにＴａを第１絶縁層３の斜面３１上及び第１絶縁層３の上面上に付着させ、第１導電性膜６を形成した。同時に、ゲート電極５上にもＴａが付着し、第３導電性膜７を形成した。本実施例では成膜方法としてスパッタ法を用い、基板の角度をスパッタタ−ゲットに対して水平になるようにセットした。第１絶縁層３の斜面３１上のＴａの厚さが２０ｎｍになるように１０ｎｍ／ｍｉｎの成膜速度で形成した。このとき、第１導電性膜６は、ゲート電極５とも第３導電性膜７とも接触しないように形成した。
【０１８８】
次に図５（ａ）に示すように第２導電性膜７としてＷを、第１絶縁層３の上面３２上から第１絶縁層３の側面３１上の第１導電性膜６上に成膜した。
【０１８９】
図５（２）に示すようにＷを、第１絶縁層３の上面３２上の第１導電性膜６から、角部３３を経て斜面３１上の第１導電性膜６上に至るように付着させ、第２導電性膜を形成した。同時に、ゲート電極５上の第３導電性膜８上にも付着し、第４導電性膜９を形成した。本実施例では成膜方法としてスパッタ法を用いた。スパッタ法では基板１の角度をタ−ゲットに対して水平になるようにセットした。本実施例のスパッタ成膜ではスパッタ粒子が限られた角度（具体的には基板１に対して９０±１０°）で基板１に向かうよう、基板とスパッタンターゲットの間に遮蔽板を設けた。更にアルゴンプラズマをパワー５００Ｗ、真空度０．１Ｐａで生成し、基板とターゲットの間の距離を６０ｍｍ以下（０．１Ｐａでの平均自由行程）になるように基板を設置した。そして、第１絶縁層３の斜面３１上のＷの厚さが４０ｎｍになるように１０ｎｍ／ｍｉｎの成膜速度で形成した。このとき、リセス部４２内への第２導電性膜６の入り込み量ｘが３５ｎｍ、また、第１絶縁層３の上面３２と第２導電性膜７とが接する角度が１１０°となるように形成した。このとき、第１導電性膜７は、第４導電性膜９と接触した。
【０１９０】
その後、実施例１と同様に、カソード導電性膜１０及びゲート導電性膜１２とをドライエッチングにより短冊化した。なお、この時の加工ガスとしては、ＳＦ６系のガスを用いた。 この段階では、第２導電性膜７と第４導電性膜９は接触したままだった。
【０１９１】
間隙を形成する為に、図５（ｃ）に示す様に、短冊化したカソード導電性膜１０及びゲート導電性膜１２の第３エッチング処理を行った。エッチング処理はタングステン表面を酸化する工程と酸化した表面を除去する工程が含まれている。Ｗを酸化する工程として、エキシマＵＶ（波長：１７２ｎｍ、照度：１８ｍｗ／ｃｍ２）露光装置を使用して、大気下で１５０ｍＪ／ｃｍ２照射した。続いて温水（７０℃）に５分間浸漬させて酸化タングステン層を除去した。この工程で、カソード導電性膜１０とゲート１３との間に間隙が形成さたれた。
【０１９２】
続いて、図６（ａ）に示した様に、カソード導電性膜１０の突起部の先端を先鋭化した。先鋭化の手法は第３エッチング処理と同様で、酸化工程でタングステン酸化膜を形成し、除去工程で酸化膜除去を行うことによって、第２導電性膜７をエッチングする方法である。
【０１９３】
今回は、エキシマＵＶによる酸化（１５０ｍＪ／ｃｍ２照射）と温水（７０℃、５分間浸漬）による酸化膜除去の工程を１サイクルとして、これを２サイクル行った。
【０１９４】
断面ＴＥＭによる解析の結果、カソード導電性膜１０とゲート１３との間の距離ｄが平均的に１３ｎｍとなっていた。
【０１９５】
また、第１絶縁層３の斜面３１上には第１導電性膜６として設けたＴａ膜が露出しており、その厚さは２０ｎｍと殆どエッチングされていなかった。
【０１９６】
次に図８に示すように、カソード電極２を形成した。カソード電極２には銅（Ｃｕ）を用いた。カソード電極２はスパッタ法にて形成し、その厚さは、５００ｎｍであった。
【０１９７】
以上の方法で電子放出素子を形成した後、図３に示した構成で電子放出素子の電子放出特性を評価した。
【０１９８】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋３０Ｖとし、カソード電極２を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に３０Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは１２μＡであり、平均１１％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート１３（導電性膜６０Ｂ１〜６０Ｂ４）との接触に起因するリーク電流も観測されなかった。
【０１９９】
この電子放出素子を用いた画像表示装置では、電子ビームの成形性に優れた表示装置を提供できる。また、表示画像の良好な表示装置を実現できるとともに、効率向上に伴う、低消費電力な画像表示装置が提供できる。
【０２００】
（実施例３）
本実施例では、第１導電性膜６として高膜質モリブデン（Ｍｏ）を、第２導電性膜７として低膜質モリブデン（Ｍｏ）を用いて、本発明の製造方法により電子放出素子を作製した。
【０２０１】
第１絶縁層３、第２絶縁層４、ゲート電極５を形成するまでの工程は実施例１と同様であるので、ここでは実施例１との違いのみを述べる。
【０２０２】
本実施例では、図５（ａ）に示すようにＭｏを第１絶縁層３の斜面３１上及び第１絶縁層３の上面３２上に付着させ、第１導電性膜６を形成した。同時に、ゲート電極５上にもＭｏが付着し、第３導電性膜７を形成した。本実施例では成膜方法としてスパッタ法を用いた。スパッタ法は、スパッタ粒子が限られた角度（具体的には第１絶縁層３の斜面３１に対して９０±１０°）で入射されるよう、基板１とスパッタターゲットの間に遮蔽板を設け成膜し、Ｍｏの厚さが２０ｎｍになるように１０ｎｍ／ｍｉｎの蒸着速度で形成した。これにより斜面３１上では高膜密度のＭｏ膜が得られた。
【０２０３】
このとき、第１導電性膜６は、ゲート電極５とも第３導電性膜７とも接触しないように形成した。
【０２０４】
次に図５（ｂ）で示すようにＭｏを、第１絶縁層３の上面３２上及び、斜面３１上の高密度Ｍｏの上にスパッタ法を用いて付着させ、第２導電性膜７を形成した。同時に、ゲート電極５上のＭｏ上にも付着した。本実施例のスパッタ法ではスパッタ粒子が限られた角度（具体的には基板１の表面に対して９０±１０°）で入射されるよう、基板１とターゲットの間に遮蔽板を設けた。そして、第１絶縁層３の上面３２上のＭｏの厚さが４０ｎｍになるように１０ｎｍ／ｍｉｎの蒸着速度で形成した。これにより第１絶縁層３の斜面３１上には高膜密度のＭｏ膜が得られた。
【０２０５】
ＴＥＭ（透過電子顕微鏡）観察とＥＥＬＳ（電子エネルギー損失分光）分析を行い、Ｍｏの膜密度を算出すると斜面３１上のＭｏ膜の膜密度は１０．０ｇ／ｃｍ３、上面３２上のＭｏ膜の膜密度は７．８ｇ／ｃｍ３であった。
【０２０６】
その後、実施例１と同様に、カソード導電性膜１０及びゲート導電性膜１２とをドライエッチングにより短冊化した。なお、この時の加工ガスとしては、ＳＦ６系のガスを用いた。
【０２０７】
この段階では、第２導電性膜７と第４導電性膜９は接触したままだった。
【０２０８】
間隙を形成する為に、図５（ｃ）に示す様に、短冊化したカソード導電性膜１０及びゲート導電性膜１２の第３エッチング処理を行った。第３エッチング処理は４０℃に加熱した０．２３８％ＴＭＡＨ中で３０分間浸漬揺動した。
【０２０９】
断面ＴＥＭによる解析の結果、カソード導電性膜１０の突起部とゲート１３間の間隔ｄが平均的に１２ｎｍとなっていた。
【０２１０】
また、第１絶縁層３の斜面３１上には第１導電性膜６として設けた高膜密度Ｍｏ膜が露出しており、その厚さは２０ｎｍと殆どエッチングされていなかった。
【０２１１】
次に図８に示すように、カソード電極２を形成した。カソード電極２には銅（Ｃｕ）を用いた。カソード電極２はスパッタ法にて形成し、その厚さは、５００ｎｍであった。
【０２１２】
以上の方法で電子放出素子を形成した後、図３に示した構成で電子放出素子の電子放出特性を評価した。
【０２１３】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋３０Ｖとし、カソード電極２を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に３０Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは１２μＡであり、平均１１％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート１３（導電性膜６０Ｂ１〜６０Ｂ４）との接触に起因するリーク電流も観測されなかった。
【０２１４】
この電子放出素子を用いた画像表示装置では、電子ビームの成形性に優れた表示装置を提供できる。また、表示画像の良好な表示装置を実現できるとともに、効率向上に伴う、低消費電力な画像表示装置が提供できる。
【０２１５】
（実施例４）
本発明による作製方法で電子放出部となるカソード導電性膜１０の先鋭化による効率向上が達成された電子放出素子を形成し、電子源の特性を評価した。
【０２１６】
基本的な作製方法は実施例１と同様であるので、ここでは実施例１との違いだけ述べる。
【０２１７】
実施例１と同様の製造方法で第３エッチング処理までを実施した。但し、本実施例では酸化工程、除去工程の繰り返しを４サイクルから７サイクルに変更した。この結果、カソード導電性膜１０の先鋭化は更に進んだ一方で、ゲート１３とカソード導電性膜１０との間隙は２３ｎｍまで拡がった。また、第１絶縁層３の斜面３１上にはＴａＮ膜が露出していたがは殆どエッチングされていなかった。
【０２１８】
次いで、図６（ｂ）に図示した様に、上面３２上の第２導電性膜７上にメタルマスクを介して、低仕事関数材料を付着させて低仕事関数膜１４を形成した。低仕事関数膜１４は、ゲート導電性膜１２上及び斜面３１上の第２導電性膜７上にも付着した。
【０２１９】
本実施例では仕事関数材料として、酸化イットリウム（Ｙ２Ｏ３）を用いた。Ｙ２Ｏ３は、イオンプレーティング法によりアモルファス状のＹ２Ｏ３膜を厚さ１０ｎｍに成膜し、２１％の酸素を含むアルゴン雰囲気中において４００℃で、基板１を加熱することで形成した。
【０２２０】
断面ＴＥＭによる解析の結果、図６（ｂ）における電子放出部となるカソードの突起部とゲート電極の突出部との間の間隔ｄが平均的に５ｎｍとなっていた。
【０２２１】
次いで、実施例１と同様に電極２としてＣｕを形成した後、図３に示した構成で電子源の特性を評価した。
【０２２２】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋２６Ｖとし、カソード電極２を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に２６Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは２５μＡであり、平均１７％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート１３との接触に起因するリーク電流も観測されなかった。
【０２２３】
この電子放出素子を用いた画像表示装置では、電子ビームの成形性に優れた表示装置を提供できる。また、表示画像の良好な表示装置を実現できるとともに、効率向上に伴う、低消費電力な画像表示装置が提供できる。
【図面の簡単な説明】
【０２２４】
【図１】本発明の電子放出素子の構成を表す模式図
【図２】本発明の電子放出素子の詳細を表す断面拡大模式図
【図３】本発明の電子放出素子の特性を測定する構成を表す模式図
【図４】本発明の電子放出素子の製造方法（工程１〜３）の一例を表す模式図
【図５】本発明の電子放出素子の製造方法（工程４〜６）の一例を表す模式図
【図６】本発明の電子放出素子の製造方法（工程６）の別の例、及び（工程７）を表す模式図
【図７】本発明の工程６に関する説明図
【図８】実施例１の形態の説明図
【図９】電子放出素子を配列した電子源に関する説明図
【図１０】電子放出素子を用いた画像表示装置の説明図
【図１１】画像表示装置を駆動する駆動回路の一例を表す回路図
【図１２】成膜角度とエッチングレート、および、膜密度と抵抗率の関係を表す図
【符号の説明】
【０２２５】
１ 基板
２ カソード電極
３ 第１絶縁層
５ ゲート電極
６ 第１導電性膜
７ 第２導電性膜
【技術分野】
【０００１】
本発明は、電子放出素子の製造方法及びこれを用いた画像表示装置の製造方法に関する。
【背景技術】
【０００２】
電界放出型の電子放出素子は、カソードとゲートとの間に電圧を印加することでカソードの表面から電子を電界放出させる素子である。特許文献１には、カソードが基板上に設けられた絶縁層の側面に沿って設けられており、絶縁層の一部に窪んだ部分（以下リセス部と呼ぶ）を備える電子放出素子が開示されている。
【特許文献１】特開２００１−１６７６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に記載されたような電子放出素子では、その製造方法によっては、意図しない電流（リーク電流）が流れたりする場合があった。
【０００４】
また、電子放出効率に関しても、更なる高効率化が要求されている。ここで、電子放出効率（η）とは、電子放出素子に駆動電圧を印加したときにカソード電極とゲート電極間に流れる電流（Ｉｆ）と、真空中に取り出される電流（Ｉｅ）を用いて、効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。
【０００５】
本発明は上記の課題を解決するためになされたものであって、その目的とするところは、電子放出効率が高く、信頼性の高い電子放出素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
そこで本発明の電子放出素子の製造方法は、上面及び該上面と接続する側面を備える絶縁層の少なくとも前記側面の上に第１導電性膜を設ける第１工程と、前記上面の上から前記側面の上に渡って、かつ前記第１導電性膜の上に、第２導電性膜を設ける第２工程と、前記第２導電性膜をエッチングする第３工程と、を有し、前記第２工程は、前記第２導電性膜の前記上面の上に位置する部分の膜密度が、前記第２導電性膜の前記側面の上に位置する部分の膜密度より高くなるように、前記第２導電性膜を設け、前記第３工程は、前記第２導電性膜の膜密度が低い部分を、前記第２導電性膜の膜密度が高い部分よりも多くエッチングすることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電子放出素子の電子放出効率と信頼性を向上することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下に図面を参照して、本実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、本発明の範囲をそれらのみに限定する趣旨のものではない。
【０００９】
始めに本実施の形態で説明する製造方法によって形成する電子放出素子の構成について図１〜３を用いて述べる。電子放出素子の製造方法は、電子放出素子の構成について説明した後に述べる。
【００１０】
図１（ａ）は電子放出素子の平面的模式図（Ｘ−Ｙ平面）であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線での断面模式図（Ｘ−Ｚ平面）である。図１（ｃ）は図１（ｂ）における矢印の方向から電子放出素子を眺めたときの側面模式図（Ｚ−Ｙ平面）である。図２は図１（ｂ）の電子放出部近傍の部分拡大図である。
【００１１】
基板１上には、カソード電極２と、第１絶縁層３と第２絶縁層４とが積層されることで構成された絶縁性の段差形成部材３４と、が並設されている。そして、図２に詳しく示すように、カソード導電性膜１０が、第１絶縁層３のカソード電極２側の側面３１上に、該側面３１に沿って、配置されている。本発明におけるカソード導電性膜１０は、後述する製造方法によって、第１導電性膜６と第２導電性膜７とに区別することができる。
【００１２】
ここでは、段差形成部材３４を構成する第１絶縁層３の側面３１は、傾斜した斜面で構成されている。本発明の製造方法においては、側面３１が、基板１の表面に対して９０°未満の角度とした斜面（斜面３１）であることが好ましい。なお、第２絶縁層４の側面４１の基板１との角度は、電子放出の妨げにならない限り、特に限定されるものではない。
【００１３】
ゲート電極５は、第１絶縁層３との間に設けられた第２絶縁層４によって、第１絶縁層３から所定距離（第２絶縁層の厚み）だけ離れて上方（＋Ｚ方向）に設けられている。ここで示す例では、ゲート電極５の上にはゲート導電性膜１２が設けられている。本発明におけるゲート導電性膜１２は、後述する製造方法によって、第３導電性膜８と第４導電性膜９とに区別することができる。
【００１４】
４２は、第１絶縁層３と、第２絶縁層４と、ゲート電極５に囲まれた凹形状のリセス部（凹部）である。詳細には、リセス部４２は、図２に示すように、第１絶縁層３の上面３２と、第２絶縁層４の側面４１と、ゲート電極５の下面５３によって囲まれた空間である。
【００１５】
カソード導電性膜１０は、第１絶縁層３の側面３１と、第１絶縁層３の上面３２とが接続する角部３３を覆っている。さらに、カソード導電性膜１０は第１絶縁層３の側面３１上だけでなく、第１絶縁層３の上面３２上にも配置されている。言い換えれば、カソード導電性膜１０の一部は、カソード電極２から、リセス部４２の中まで延在している。即ち、カソード導電性膜１０は、カソード電極２から第１絶縁層３の上面３２まで、側面３１を経て、延在している。
【００１６】
カソード導電性膜１０は、図２で示されるように、リセス部４２内に、第１絶縁層３の側面３１と上面３２とが接続する部分である第１絶縁層３の角部３３から距離ｘだけ、入り込んでいる。尚、距離ｘは、換言すると、第１絶縁層３の上面３２とカソード導電性膜１０とが接する長さと言う事ができる。
【００１７】
カソード導電性膜１０が、距離ｘをもってリセス部４２内に入り込むことで、以下の三つのメリットが生じる。（１）電子放出部となるカソード導電性膜１０が第１絶縁層３との接触面積が広く、機械的な密着性（密着強度）があがる。（２）電子放出部となるカソード導電性膜１０と第１絶縁層３との接触面積が広がり、電子放出部で発生する熱を効率よく逃がすことが可能となる（熱抵抗の低減）。（３）第１絶縁層３の上面３２に対してカソード導電性膜１０が傾斜を備えることで、絶縁体―真空−導電体界面で生じる三重点での電界強度を弱め、異常な電界発生による放電現象を防止することが可能となる。
【００１８】
カソード導電性膜１０の一方の端部は、第１絶縁層３の角部３３上に位置する突起部を有している。突起部は、第１絶縁層３の斜面３１から、第１絶縁層３の上面３２に跨って配置されているとも言うことができる。突起部の先端は、第１絶縁層３の上面３２よりも基板１の表面から離れており、且つ、尖っている。つまり、突起部は、第１絶縁層３の上面３２より上方（＋Ｚ方向）に突出している。従って、突起部は、カソード導電性膜１０の、第１絶縁層３の上面３２より上方の部分として定義することができる。なお、カソード導電性膜１０の他方の端部は、カソード電極２に接続している。
【００１９】
ゲート導電性膜１２は、ゲート電極５の側面５１上と、ゲート電極５の上面５２上に設けられている。少なくともゲート電極５を含み、必要に応じてゲート導電性膜１２を備えた導電性部材１３を纏めてゲートと呼ぶことができる。ゲート１３（ゲート電極５（及びゲート導電性膜１２））は、カソード導電性膜１０の突起部の先端と、間隙１１を介して対向している。この間隙１１の間隔はｄで表される（図１、２）。
【００２０】
図３は、電子放出素子の電子放出特性を測定するときの電源及び電位の関係を示す図である。基板１の上方（ゲート電極５よりも離れた位置）には、ゲート電極５よりも高電位に規定されたアノード電極２０が配置されている。ここでＶｆはカソード電極２とゲート電極５との間に印加される電圧、Ｉｆはゲート電極５に流れる素子電流、Ｖａはカソード電極２とアノード電極２０の間に印加される電圧、Ｉｅは電子放出電流である。ここで、電子放出効率（η）は、素子に電圧（Ｖｆ）を印加したときに検出される電流（Ｉｆ）と真空中に取り出される電流（Ｉｅ）を用いて、効率η＝Ｉｅ／（Ｉｆ＋Ｉｅ）で与えられる。図３に示すように、電子放出素子を駆動させるためには、カソード電極２よりもゲート電極５の電位が高くなるように、駆動電圧Ｖｆをカソード電極２とゲート電極５の間に印加する。これによって、カソード導電性膜１０の突起部の先端表面には強電界が生じ、電子がカソード導電性膜１０の突起部の表面から電界放出される。カソード導電性膜１０の突起部の先端表面からゲート１３に向かって放出された電子の一部は、ゲート１３に衝突する。詳細には、ゲート電極５或いはゲート電極上のゲート導電性膜１２の何れかに衝突する。
放出された電子のゲート電極５もしくはゲート導電性膜１２への衝突箇所は、多くの場合は、ゲート電極５の側面５１上のゲート導電性膜１２である。
【００２１】
上述のように、ゲート電極５（およびゲート導電性膜１２）は、ゲート電極５が、カソード導電性膜１０に電界放出可能な電界を印加することができるように、カソード導電性膜１０と所定の間隔ｄ（間隙１１）を置いて、配置されればよい。また、ゲート電極５によって上記電界を印加できれば、ゲート電極５上のゲート導電性膜１２は必須ではない。効率的に電界放出された電子を得るために、ゲート１３はカソード導電性膜１０より上方（アノード２０側）に配置される。ゲート電極５（およびゲート導電性膜１２）は、第１絶縁層３の上面３２から所定距離（第２絶縁層４の厚み）だけ離れて上方に設けられていればよく、第２絶縁層４はこの距離を規定する部材であるともいえる。
【００２２】
次に、カソード導電性膜１０の突起部について、その特徴とその望ましい形態を図２を用いて以下に述べる。
【００２３】
カソード導電性膜の突起部の先端には曲率半径ｒで代表される部分（図２の点線で囲まれた円）が存在する。この曲率半径ｒの値によりカソード導電性膜１０の先端の電界強度が異なる。ｒが小さいほど電気力線の集中が生じるため突起部先端表面に高い電界を形成することが可能となる。
従って突起部分先端の電界を一定とした場合、曲率半径ｒが相対的に小さければカソード導電性膜１０の突起部の先端とゲート１３との間隔ｄが大きく、ｒが相対的に大きければ間隔ｄが小さな値となる。間隔ｄの違いは散乱回数の違いに影響するため、ｄが大きいほど電子放出効率が高い電子放出素子を得ることが可能となる。一方、ｄが大きいと、高い駆動電圧が必要になる。このように、電子放出素子の電子放出効率を高くするには、小さいｒが得られ、間隔ｄを高精度に制御できる電子放出素子の製造方法が求められる。
【００２４】
以下に、本実施形態に係る電子放出素子の製造方法を、上記した構成の電子放出素子を例に、図４および図５、図６を参照しながら説明する。
【００２５】
まず、本実施形態の製造方法における一連の工程を簡単に説明し、その後、各工程について詳述する。
【００２６】
（工程１）第１絶縁層３となる絶縁層３０を基板１の表面に形成し、続いて、第２絶縁層４となる絶縁層４０を絶縁層３０の上面に積層する。そして、絶縁層４０の上面にゲート電極５となる導電層５０を積層する（図４（ａ））。絶縁層４０の材料は、絶縁層３０の材料よりも、後述する工程３で行う第２エッチング処理に対してエッチング量が多くなるように、絶縁層３０の材料とは異なる材料が選択される。
【００２７】
（工程２）次に、導電層５０、絶縁層４０、絶縁層３０に対するエッチング処理（第１エッチング処理）を行う。第１エッチング処理は、ゲート電極５の形成および、第１絶縁層３の側面３１を形成することを主な目的とした工程である。
【００２８】
第１エッチング処理は、具体的には、フォトリソグラフィー技術等により導電層５０上にレジストパターンを形成したのち、導電層５０、絶縁層４０、絶縁層３０をエッチングする処理である。工程２により、基本的には、図１などに示した電子放出素子を構成する第１絶縁層３とゲート電極５が形成される（図４（ｂ））。また、この工程で、第２絶縁層４となる絶縁層４０は絶縁層４４のような形状になる。
【００２９】
なお、図４（ｂ）などに示す様に、この工程で形成される第１絶縁層３の側面３１と基板１の表面とが成す角度（θ）が９０°よりも小さい角度となり、斜面を形成するようにすることが好ましい。
【００３０】
（工程３）続いて、工程２で形成した絶縁層４４に対するエッチング処理（第２エッチング処理）を行う。第２エッチング処理は、リセス部４２を形成することを主な目的とした工程である。
【００３１】
工程３により、基本的には、図１等に示した電子放出素子を構成する第２絶縁層４が形成される。この結果、第１絶縁層３の露出した上面３２と第２絶縁層４の側面４１と、ゲート電極５の露出した下面５３によって構成されるリセス部４２が形成される（図４（ｃ））。また、工程３において、絶縁層４４の側面がエッチングされるので第１絶縁層３の上面３２が露出する結果、第１絶縁層３の上面３２と第１絶縁層３の側面３１とが接続している部分である角部３３が形成される。なお、角部３３は、曲率を持たない形態とすることもできるし、曲率を持つ形態とすることもできる。第１絶縁層３の上面３２と基板１の表面とが成す角度は、第１絶縁層３の側面３１と基板１の表面とが成す角度θより小さい。典型的には、第１絶縁層３の上面３２と基板１の表面とはほぼ平行である。
【００３２】
続いて、カソード導電性膜１０（およびゲート導電性膜１２）の形成工程を説明する。なお、以下では、第１絶縁層３の側面は斜面（斜面３１）であるとして説明する。
【００３３】
（工程４）導電性の材料からなる第１導電性膜６を、少なくとも第１絶縁層３の斜面３１上に成膜する（図５（ａ））。この工程は、後述する工程６における第３エッチング処理を経ても、カソード導電性膜１０の斜面３１上に位置する部分の導電性が確保されるように行われる。このとき、図５（ａ）に示すように、第１導電性膜６はリセス部４２に入り込んで、第１絶縁層３の上面３２上にも成膜してもよい。第１絶縁層３の上面３２にも第１導電性膜６を設ける場合には、上面３２上で突起部を形成するように成膜することがことが好ましい。
【００３４】
なお、簡単のために、以下の説明においては、「第１導電性膜６の、第１絶縁層３の斜面３１上に位置する部分」を「斜面３１上の第１導電性膜６」と呼ぶことにする。また、「第１導電性膜６の、第１絶縁層３の上面３２上に位置する部分」を設ける場合には、これを「上面３２上の第１導電性膜６」と呼ぶことにする。
【００３５】
また、本工程において必須ではないが、第１導電性膜６を成膜すると同時に、第１導電性膜６と同じ材料からなる第３導電性膜８を、ゲート電極５の上に成膜してもよい。
【００３６】
本工程４では、図５（ａ）に示すように、第１導電性膜６と導電性部材であるゲート１３とが接触しないように、第１導電性膜６を成膜することが好ましい。即ち、第１導電性膜６とゲート１３とが離間して、間にギャップ（間隙）を形成するように、第１導電性膜６を成膜することが好ましい。なお、本工程４でいうゲート１３とは、少なくともゲート電極５を含み、第３導電性膜８を設ける場合には、ゲート電極５および第３導電性膜８とを含む構成のものである。つまり、第１導電性膜６は、ゲート電極５とも、第３導電性膜８とも接触しないように（離間するように）成膜されることが好ましい。
【００３７】
このようにして、第１導電性膜６（および第３導電性膜８）を形成する。
【００３８】
（工程５）次に、導電性の材料からなる第２導電性膜７を、第１絶縁層３の上面３２上から、第１絶縁層３の斜面３１上に渡って成膜する（図５（ｂ））。この工程では、第１絶縁層３の上面３２（角部３３）上に突起部を形成するように行われる。前述のように、第１絶縁層３の上面３２と斜面３１とは角部３３を介して接続しており、基板１の表面に対する角度が異なる。そのため、詳しくは後述するが、上面３２上に突起部を形成しようとすると、第２導電性膜７の、第１絶縁層３の上面３２上に位置する部分の密度（膜密度）が、第２導電性膜７の、第１絶縁層３の斜面３１上に位置する部分の膜密度より相対的に高くなる。言い換えれば、本工程５では、第２導電性膜７は、第１絶縁層３の上面３２上に位置する部分の膜密度が、第１絶縁層３の斜面３１上に位置する部分の膜密度より高くなる様に成膜される。
【００３９】
工程４において、第１導電性膜６は少なくとも斜面３１上に設けられているため、少なくとも、第２導電性膜７の斜面３１上に位置する部分の下には第１導電性膜６が設けられている。したがって、第２導電性膜７は、第１導電性膜６の上に設けられる。言い換えれば、工程５において設けられる第２導電性膜７と、第１絶縁層３の斜面３１との間には、工程４において第１導電性膜６が設けられていることになる。
【００４０】
なお、工程４において、第１絶縁層３の上面３２上に第１導電性膜６を設けない場合には、第２導電性膜７の第１絶縁層３の上面３２の上に位置する部分の下には、第１導電性膜６は設けられていないことになる。
【００４１】
図５（ｂ）に示すように、工程４において、第１導電性膜６を上面３２上にも設ける場合には、第２導電性膜７を、上面３２上の第１導電性膜６の上から、斜面３１上の第１導電性膜６の上に渡って成膜することになる。第２導電性膜７の第１絶縁層３の上面３２上に位置する部分が、上面３２上の第１導電性膜６の上にのみに設けられていて、第２導電性膜７が上面３２と接しない形態があってもよい。しかしながら、図５（ｂ）に示すように、第２導電性膜７は、上面３２と接する部分を有することが好ましい。つまり、第２導電性膜７は、第１導電性膜６を覆うように設けることが好ましい。
【００４２】
なお、説明を簡単にするために、以下の説明においては、「第２導電性膜６の、第１絶縁層３の斜面３１上に位置する部分」を「斜面３１上の第２導電性膜７」と呼ぶことにする。また、「第２導電性膜６の、第１絶縁層３の上面３２上に位置する部分」を「上面３２上の第２導電性膜７」と呼ぶことにする。少なくとも、「斜面３１上の第２導電性膜７」は、その下に「斜面３１上の第１導電性膜６」が設けられている。
【００４３】
また、本工程においては、第２導電性膜７を成膜すると同時に、第２導電性膜７と同じ材料からなる第４導電性膜９を、ゲート電極５の上、あるいは第３導電性膜８の上に成膜することが好ましい。
【００４４】
本工程５において、第２導電性膜７と導電性部材であるゲート１３とが接続しない場合があってもよい。しかしながら本工程５においては、図５（ｂ）に示すように、第２導電性膜７とゲート１３とが接触するように、第２導電性膜７を成膜することが好ましい。
【００４５】
なお、本工程５でいうゲート１３とは、少なくともゲート電極５を含み、第４導電性膜９を設ける場合には、ゲート電極５および第４導電性膜９とを含む構成のものである。工程４において、第３導電性膜８を設けた場合には、ゲート１３は更に第３導電性膜８も含む。つまり、第２導電性膜７とゲート電極５とが（電気的に）接続するように、第２導電性膜７を成膜することが好ましい。第２導電性膜７が、ゲート電極５、第３導電性膜８、第４導電性膜９の少なくともいずれかと接触すれば、第２導電性膜７は、ゲート電極５と（電気的に）接続することになる。
【００４６】
典型的には、図５（ｂ）に示すように、第２導電性膜７と第４導電性膜９とが接触するように、第２導電性膜７および第４導電性膜９を形成することが好ましい。
【００４７】
このようにして、第２導電性膜７（および第４導電性膜９）を形成する。
【００４８】
（工程６）続いて、第２導電性膜７に対してエッチング処理（第３エッチング処理）を行う（図５（ｃ））。
【００４９】
第２導電性膜７に対してエッチング処理を行うことにより、先の工程５で設けた上面３２上の第２導電性膜７の突起部は先鋭化される。従って、この工程により電子放出素子の効率を向上できる。
【００５０】
また、工程５において、リセス部４２内に入り込んだ、不要な第２導電性膜７の材料が、本工程において除去される。その結果、リセス部４２内の導電性材料の残渣でを低減し、電子放出素子の信頼性を向上できる。
【００５１】
また、工程５において、第２導電性膜７とゲート１３とが接触しないように第２導電性膜７を設けた場合であっても、意図しない部分で第２導電性膜７とゲート１３とが接触して、短絡欠陥やリーク電流の原因となる場合がある。そのような部分を、第３エッチング処理によって除去することができる。その結果、電子放出素子の信頼性を向上できる。
【００５２】
また、第３エッチング処理によって、第２導電性膜７とゲート１３との間には所望の間隔ｄの間隙１１が形成される。即ち、電子を電界放出するための間隙１１を形成することができる。間隙１１を第３エッチング処理によって形成することで、間隙１１の間隔ｄの制御性を向上することが可能となり電子放出素子の電子放出効率を向上できる。ゲート１３は、少なくともゲート電極５を含む部材であるので、第３エッチング処理によって、ゲート電極５と第２導電性膜７との間には所望の間隔の間隙が形成されるとも言える。第３導電性膜８、第４導電性膜９が設けられた場合には、これらと第２導電性膜７との間にも所望の間隔の間隙が形成される。
【００５３】
さらに、工程５において、第２導電性膜７とゲート１３とが接触するように第２導電性膜７を設けた場合においては、この工程の第３エッチング処理において、第２導電性膜７とゲート１３とは離間し、所望の間隔ｄの間隙１１が形成される。第２導電性膜７の成膜のみで間隙１１を形成することもできるが、このように、接触したものをエッチングすることによって間隙１１を形成すれば、間隙１１の間隔ｄをより高精度に制御することが可能となる。その結果、電子放出素子の効率を向上できる。典型的には、工程５において、第２導電性膜７は第４導電性膜９と接触し、本工程６において、第２導電性膜７は第４導電性膜９と離間して、所望の間隔の間隙を形成する。
【００５４】
ところで、工程５で設けた第２導電性膜７は、第１絶縁層３の斜面３１上に位置する部分の膜密度の方が、第１絶縁層３の上面３２上に位置する部分よりも、低くなる様に成膜されている。
【００５５】
第３エッチング処理における、第２導電性膜７の膜密度とエッチングレートは反比例の関係にあり、膜密度が低い部分のエッチングレートは高くなる（多くエッチングされる）。なお、本発明において、エッチングレートとは、単位時間あたりの膜厚の減少量を意味している。すなわち、第３エッチング処理では、第２導電性膜の膜密度が低い部分を、前記第２導電性膜の膜密度が高い部分よりも多くエッチングする。
【００５６】
図１２（ａ）にモリブデン膜を成膜したときの、成膜材料の成膜面に対する入射角と、その入射角で成膜した膜を所定のエッチング条件によってエッチング処理したときの、エッチングレートとの関係を示す。なお、図１２（ａ）では、単位時間あたりの膜厚減少量の代わりに、所定時間を１回として、１回あたりの膜厚の減少量を示している。成膜材料の、成膜面に対する入射角が９０°に近いほど膜密度は高くなる。一方、エッチング処理で除去される単位時間当たりの原子数はエッチングする材料と、エッチング条件（エッチング方法）で一意に決まる。したがって、膜密度とエッチングレートは反比例する。尚、この関係は、モリブデンに限るものではなく、材料に依存するものではない。
【００５７】
従って、第３エッチング処理を行うと、膜密度が低い部分である斜面３１上の第２導電性膜７のエッチングレートは、膜密度が高い部分である上面３２上の第２導電性膜７のエッチングレートより高くなる。つまり、本工程６によって同時にエッチングされる斜面３１上の第２導電性膜７の膜厚の減少量は上面３２上の第２導電性膜７の膜厚の減少量よりも大きい。そのため、上述したように、工程５において膜密度が相対的に低くなっている斜面３１上の第２導電性膜７の導電性は低下する（抵抗率が上昇する）。
【００５８】
しかしながら、本発明では、前述した工程４を行うことで、少なくとも斜面３１上の第２導電性膜７の下には、第１導電性膜６（斜面３１上の第１導電性膜６）を設けている。これにより、第３エッチング処理を経ても、カソード導電性膜１０の、第１絶縁層３の斜面３１上に位置する部分の導電性を確保することができる。言い換えれば、第３エッチング処理におけるカソード導電性膜１０の導電性の低下が、第１導電性膜６によって抑制される。従って、工程４で設けた斜面３１上の第１導電性膜６は、カソード導電性膜１０の導電性の低下を抑制する機能を有すると云える。
【００５９】
このように、本実施形態によれば、カソード導電性膜１０の電子放出効率の向上及び、信頼性の向上を共に実現することができる。
【００６０】
本工程６において、第３エッチング処理の処理時間や繰り返し回数を多くすることによって、図６（ａ）に示すように、突起部をさらに先鋭化することもできる。
【００６１】
（工程７）
上記の第３エッチング処理でカソード導電性膜１０の先鋭化を実施した後に、カソード導電性膜１０上に、カソード導電性膜１０の仕事関数より仕事関数が低い材料からなる低仕事関数膜１４を成膜することができる（図６（ｂ））。この工程により、電子放出特性の効率を向上することができる。この本工程７は省略することもできる。
【００６２】
（工程８）
カソード導電性膜１０に電子を供給するためのカソード電極２を形成する（図１）。この工程は、他の工程の前や後に変更することもできる。尚、カソード電極２を用いずに、カソード電極２の機能をカソード導電性膜１０が兼ねることもできる。その場合には、本工程８は省略できる。
【００６３】
以下、各工程についてより詳細に説明する。
【００６４】
（工程１について）
基板１としては、石英ガラス，Ｎａ等の不純物含有量を減少させたガラス、青板ガラスなどを用いることができる。基板１に必要な機能としては、機械的強度が高いだけでなく、ドライエッチング、ウェットエッチング、現像液等のアルカリや酸に対して耐性があることが挙げられる。また、画像表示装置に用いる場合は、加熱工程などを経るので、積層する部材と熱膨張率差が小さいものが望ましい。また熱処理を考慮すると、ガラス内部からのアルカリ元素等が電子放出素子に拡散しづらい材料が望ましい。
【００６５】
絶縁層３０（第１絶縁層３）を構成する材料は、加工性に優れる絶縁性の材料からなり、たとえば窒化シリコン（典型的にはＳｉ３Ｎ４）や酸化シリコン（典型的にはＳｉＯ２）である。絶縁層３０は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成することができる。また絶縁層３０の厚さは、数ｎｍから数十μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲に選択される。
【００６６】
絶縁層４０（第２絶縁層４）を構成する材料は、加工性に優れる絶縁性の材料からなり、たとえば窒化シリコン（典型的にはＳｉ３Ｎ４）や酸化シリコン（典型的にはＳｉＯ２）である。絶縁層４０は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成することができる。また絶縁層４０の厚さは、絶縁層３０よりも薄く、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数ｎｍから数十ｎｍの範囲で選択される。
【００６７】
尚、絶縁層３０と絶縁層４０を基板１上に積層した後に工程３にてリセス部４２を形成する必要がある。そのため、上記第２エッチング処理に対して、絶縁層３０よりも絶縁層４０の方がよりエッチング量が多い関係に設定する。望ましくは絶縁層３０と絶縁層４０との間のエッチング量の比は、１０以上であることが好ましく、５０以上であることが更に好ましい。
【００６８】
このようなエッチング量の比を得るためには、例えば、絶縁層３０を窒化シリコンで形成し、絶縁層４０を酸化シリコンで形成すればよい。また、絶縁層３０を窒化シリコンで形成し、絶縁層４０をリン濃度の高いＰＳＧ（リンシリケートガラス）やホウ素濃度の高いＢＳＧ（ボロンシリケートガラス）等で形成しても良い。
【００６９】
導電層５０（ゲート電極５）は導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術により形成されるものである。
【００７０】
ゲート電極５となる導電層５０の材料は、導電性に加えて高い熱伝導率があり、融点が高い材料が望ましい。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用できる。また、炭化物や硼化物や窒化物も使用でき、Ｓｉ，Ｇｅ等の半導体も使用できる。
【００７１】
また、導電層５０（ゲート電極５）の厚さは、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲で選択される。
【００７２】
ゲート電極５となる導電層５０は、カソード電極２に比べてその膜厚が薄い範囲で設定される場合があるので、カソード電極２の材料よりも低抵抗な材料であることが望ましい。
【００７３】
（工程２について）
上記第１エッチング処理では、エッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能な、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いることが好ましい。
【００７４】
ＲＩＥに用いるガスとしては、加工する対象部材がフッ化物を作る材料である場合には、ＣＦ４やＣＨＦ３、ＳＦ６などのフッ素系ガスが選ばれる。また加工する対象物がＳｉやＡｌのような塩化物を形成する材料である場合には、Ｃｌ２、ＢＣｌ３などの塩素系ガスが選ばれる。またレジストとの選択比を取るため、またエッチング面の平滑性の確保あるいはエッチングスピードを上げるため、水素、酸素、アルゴンガスの少なくともいずれかをエッチングガスに添加することが好ましい。
工程２により、基本的に、図１などに示した電子放出素子を構成する第１絶縁層３とゲート電極５と同一または略同一の形状が形成される。しかしながら、工程２以降に行われるエッチング処理で、第１絶縁層３とゲート電極５が全くエッチングされないことを意味する訳ではない。
【００７５】
また、第１絶縁層３の側面３１と基板１の表面とが成す角度（図４（ｂ）にθで表示）は、ガス種、圧力、等の条件を制御することに所望の値に制御可能である。角度θは、９０°よりも小さくすることが好ましい。つまり、第１絶縁層３の側面３１は斜面であることが好ましい。これは、工程４で第１絶縁層３の側面３１に形成される第２導電性膜７の膜質（膜密度）を制御するためである。また、θを９０°よりも小さい角度に設定することで、ゲート電極５のカソード電極側の側面５１は、第１絶縁層３のカソード電極側の側面３１よりも後退する（−Ｘ方向に位置する）。なお、第１絶縁層３の側面３１は図４（ｂ）に示すように、曲面となっている場合もある。その場合には、側面３１の角度θは、側面３１の接線と基板１の表面とが成す角のうちの最大の角度をθとすることができる。
【００７６】
第１絶縁層３の上面３２と基板１の表面とが成す角度は、上述したように、角部３３を形成しているために、側面３１と基板１の表面とが成す角度θより小さい。第１絶縁層３は基板１の表面に、一般的に用いられる成膜方法によって形成されているので、第１絶縁層３の上面３２は基板１の表面と実質的に平行であると言える。即ち、第１絶縁層３の上面３２は、基板１の表面と完全に平行である場合と、成膜環境や条件などによって僅かに傾きを有する場合が考えられるが、このような場合も含めて、実質的に平行の範疇である。
【００７７】
ゲート電極５の側面５１と基板１の表面とが成す角度（図６（ｂ）にφで表示）も、第１エッチング処理の条件によって決定される。角度φは、９０°よりも小さくすることが好ましい。さらに、角度φは、角度θよりも小さくすることが好ましい。なお、ゲート電極５の側面５１は、曲面となっている場合もある。その場合には、側面３１の角度φは、側面３１の接線と基板１の表面とが成す角のうちの最大の角度をφとすることができる。
【００７８】
（工程３について）
工程３では、エッチング液によって絶縁層４４がエッチングされる量に対して、エッチング液によって絶縁層３がエッチングされる量が十分に低くなるようにエッチング液が選択される。つまり、第２エッチング工程はウェットエッチング工程が用いられる。
【００７９】
上記第２エッチング処理は、例えば絶縁層４４（第２絶縁層４）が酸化シリコンで形成され、絶縁層３０（第１絶縁層３）が窒化シリコンで形成されている場合、エッチング液は通称バッファードフッ酸（ＢＨＦ）を用いればよい。バッファードフッ酸（ＢＨＦ）はフッ化アンモニウムとフッ酸との混合溶液である。また、絶縁層４０（第２絶縁層４）が窒化シリコンで形成され、絶縁層３０（第１絶縁層３）が酸化シリコンで形成されている場合は、エッチング液は熱リン酸系のものを使用すればよい。
【００８０】
工程３により、図１などに示した電子放出素子を構成する第２絶縁層４と同一または略同一のパターンが形成される。しかしながら、工程３以降に行われるエッチング処理で、第２絶縁層４が全くエッチングされないことを意味する訳ではない。
【００８１】
リセス部４２の深さ（絶縁層４４がエッチングされるＸ方向の距離）は、電子放出素子のリーク電流に深く関わる。リセス部４２を深く形成するほどリーク電流の値が小さくなる。しかし、あまりリセス部４２を深くするとゲート電極５が変形する等の課題が発生する。このため、リセス部４２の深さは、実用的には３０ｎｍ以上２００ｎｍ以下に設定される。尚、リセス部４２の深さは、第１絶縁層３の角部３３から第２絶縁層４の側面４１までの距離と言い換えることもできる。
【００８２】
ここまでは、段差形成部材３４を、第１絶縁層３と第２絶縁層４とを積層することで構成する例を示した。しかしながら、段差形成部材３４は、３つ以上の複数の層で構成することもできる。具体的には、リセス部４２を形成する第２絶縁層４の上に、さらに絶縁層を備えていても良い。例えば、第２絶縁層４の上に設けられる絶縁層が、第１絶縁層３と同じ材料であってもよい。この場合には、工程３によって得られる構成は、ゲート電極５の下面５３は露出しないことになる。いずれにしても、ゲート電極５は、第１絶縁層３の上面３２より上方に配置される。
【００８３】
（工程４について）
工程４において、第１導電性膜６（および第３導電性膜８）の材料は、導電性を有していれば特に限定されない。例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用可能である。また、炭化物、硼化物、窒化物も使用可能である。
【００８４】
しかしながら、第１導電性膜６の斜面３１上に位置する部分は、工程６における第３エッチング処理に対して耐性（エッチング耐性）が高いことが好ましい。詳細には、第３エッチング処理で用いるエッチング方法に対して、第２導電性膜７の斜面３１上に位置する部分よりも、第１導電性膜７の斜面３１上に位置する部分の方がエッチングレートが低いことが好ましい。
【００８５】
以下に、この理由を説明する。
【００８６】
工程５において、角部３３（上面３２）上に突起部を形成するように第２導電性膜７を形成すると、斜面３１上の第２導電性膜７の膜密度は上記したように低くなる。一方、上面３２上の第２導電性膜７の膜密度は相対的に高くなる。
【００８７】
（工程６）で説明したように、膜密度とエッチングレートは反比例の関係にある。そのため、工程６において、第３エッチング処理によって、第２導電性膜７の斜面３１上の部分は、膜密度が低いので、優先的にエッチングされ、膜厚の減少量が大きい。本発明では、第２導電性膜７の斜面３１上に位置する部分の下に第１導電性膜６を設ける。このようにすることで、第２導電性膜７の斜面３１上に位置する部分を第３エッチング処理でエッチングしても、電子放出部に相当する、第２導電性膜７の突起部と、斜面３１に位置するカソード電極２とを安定に接続できる。
【００８８】
そして、第３エッチング処理によって、第２導電性膜７の斜面３１上の部分の全部あるいは一部が、無くなってしまう（膜厚がゼロになる）場合には、第１導電性膜６は露出して、第３エッチング処理に直接曝されることになる。
【００８９】
また、工程６において、第２導電性膜７を第３エッチング処理する際に、第２導電性膜７が第１導電性膜６を完全に覆っていない部分、例えばピンホールやクラックがある場合がある。その場合、第１導電性膜６は第３エッチング処理の影響を受ける可能性がある。そのような場合にも第１導電性膜６は露出することになり、第３エッチング処理に直接曝されることになる。
【００９０】
第１導電性膜６がエッチング耐性が低いと、このように第１導電性膜６が第３エッチング処理の影響を受ける場合、あるいは第３エッチング処理に直接曝される場合に、第１導電性膜６はエッチングされてしまう可能性がある。第１導電性膜６が容易にエッチングされると、カソード導電性膜１０の導電性は低下し、電子放出素子の信頼性が低下する。
【００９１】
そのため、上記したように、第１導電性膜６の斜面３１上に位置する部分のエッチング耐性を高くすることによって、斜面３１上のカソード導電性膜１０の導電性を、より安定に確保することができる。
【００９２】
また、第１導電性膜６と第２導電性膜７の膜厚とエッチングレートは、上面３２上の第２導電性膜７が膜厚方向に完全にエッチングされると仮定した場合に、斜面３１上にカソード導電性膜１０が残る関係であることが好ましい。
【００９３】
つまり、第３エッチング処理において、第１導電性膜６と第２導電性膜７の膜厚とエッチングレートとの関係は、以下の条件式を満たすことが好ましい。
【００９４】
Ｔ１ｓ／Ｅ１ｓ＋Ｔ２ｓ／Ｅ２ｓ≧Ｔ２ｔ／Ｅ２ｔ・・・条件式
ここで、Ｔ１ｓは斜面３１上の第１導電性膜６の膜厚、Ｅ１ｓは斜面３１上の第１導電性膜６のエッチングレート、Ｔ２ｓは斜面３１上の第２導電性膜７の膜厚、Ｅ２ｓは斜面３１上の第２導電性膜７のエッチングレートである。Ｔ２ｔは上面３２上の第２導電性膜７の膜厚、Ｅ２ｔは上面３２上の第２導電性膜７のエッチングレートである。詳しくは（工程６について）で説明するが、図７に、工程６における第１導電性膜６及び第２導電性膜７の膜厚と膜厚変化量の関係を示す。エッチングレートは、膜厚変化量をエッチング処理時間で割ったものである。この条件式を満足すれば、工程６において斜面３１上の第１導電性膜６が露出しても、斜面３１上のカソード導電性膜１０の導電性は確保される。なお、この条件式を満たす場合にも、斜面３１上の第１導電性膜６のエッチング耐性が高いことが好ましい。つまり、Ｅ１ｓ＜Ｅ２ｓを満たすことが好ましい。
【００９５】
本発明では第１導電性膜はＴａＮ、Ｔａが良好な材料として挙げられる。また、第２導電性膜７と同じ材料を用いる場合には、斜面３１上の第２導電性膜７よりも膜密度が高い膜も好ましく用いることができる。
【００９６】
第１導電性膜６のエッチング耐性を高くする方法を説明する。
【００９７】
第１導電性膜６の材料として、第３エッチング処理に対して、第２導電性膜７よりエッチング耐性が高い（エッチングレートが低い）、第２導電性膜７とは異なる材料を用いることが好ましい。言い換えれば、上記した条件を満たすように、工程４〜６において、第１導電性膜６の材料と、第２導電性膜７の材料と、第３エッチング処理と、の組合せが決定される。
【００９８】
別の例として、斜面３１上の第２導電性膜７よりも、斜面３１上の第１導電性膜６の膜密度を高くすることが好ましい方法として挙げられる。この方法は、第１導電性膜６と第２導電性膜７の材料が、同じ材料である場合に特に好ましく用いることができる。詳しくは、（工程５について）で、述べるが、斜面３１上に高密度な膜を形成するには、斜面３１に対してより垂直に近い方向から、第１導電性膜の原料が付着するように、指向性を有する成膜法を採用することができる。
【００９９】
なお、工程４において、上面３２上にも第１導電性膜６を設ける場合には、斜面３１上の第１導電性膜６の膜密度が、上面３２上の第１導電性膜６の膜密度より高くなるように、第１導電性膜６を成膜することが好ましい。これにも、斜面３１に対してより垂直に近い方向から、第１導電性膜の原料が付着するように、指向性を有する成膜法を採用することができる。膜密度と抵抗率、及び膜密度とエッチングレートとは反比例の関係にあるため、このよう成膜することにより、斜面３１上の第１導電性膜６の導電性及びエッチング耐性をより高くすることができる。
【０１００】
（工程５について）
工程５において、第２導電性膜７の材料は、導電性があり、電界放出する材料であればよく、好ましくは、２０００℃以上の高融点の材料から選択される。また、第２導電性膜７の材料は、仕事関数が５ｅＶ以下であり、その酸化物が簡易にエッチング可能な材料で形成されることが好ましい。このような材料として例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、或いは炭化物、硼化物、窒化物も使用可能である。特に、ＭｏまたはＷを用いることが好ましい。
【０１０１】
第２導電性膜７は、スパッタ法、蒸着法等の真空成膜技術により形成される。前述したように、工程５においては、上面３２上の第２導電性膜７の膜密度が、斜面３１上の第２導電性膜７の膜密度よりも、高くなる様に成膜することが好ましい。
【０１０２】
上記の様な成膜を行う為には、第２導電性膜７の成膜を、指向性を有する成膜法によって行う。例えば、いわゆる指向性スパッタ法や蒸着法を用いることができる。指向性を有する成膜法を用いることで、第２導電性膜７の原料が、第１絶縁層３の上面３２および斜面３１（並びにゲート電極５の上面５２および側面５１）に向かって入射する角度を制御できる。
【０１０３】
指向性スパッタ法として、例えば、基板１とターゲットとの角度を設定した上で、基板１とターゲットの間に遮蔽板を設ける、基板１とターゲット間の距離をスパッタ粒子の平均自由行程近傍にする、等を行う。また、スパッタ粒子に指向性を与えるコリメータを用いる、いわゆるコリメーションスパッタ法も指向性スパッタ法として用いることができる。このようにして、成膜材料であるスパッタ粒子が基板１上（典型的には第１絶縁層４の上面３２及び斜面３１）にそれぞれ限られた角度で入射される様にする。なお、スパッタ粒子とは、ターゲットからスパッタされた原子、またはスパッタされた粒子を指す。
【０１０４】
即ち、成膜材料であるスパッタ粒子の第１絶縁層３の斜面３１に対する入射角度が、成膜材料であるスパッタ粒子の第１絶縁層３の上面３２（角部３３）に対する入射角度よりも低い角度になる様にする。但し、スパッタ粒子の第１絶縁層３の上面３２（角部３３）に対する入射角度は、スパッタ粒子の第１絶縁層３の斜面３１に対する入射角度よりも、より９０°に近く設定する。このようにすることで、スパッタ粒子は、第１絶縁層３の斜面３１に対してよりも第１絶縁層３の上面３２（角部３３）に対して、より垂直に近い状態で入射させることができる。これによって、第１導電性膜６は、上面３２上に位置する部分の膜密度が、斜面３１上に位置する部分の膜密度が高くなる。そして、このように成膜を行うことで、前述したように、第１導電性膜６の、第１絶縁層３の上面３２（角部３３）上に位置する部分が、突起形状（突起部）を有する形態とすることができる。
【０１０５】
蒸着法では、真空度が１０−２〜１０−４Ｐａ程度の高真空下で成膜を行うと、蒸発源から気化した成膜材料である蒸発物質は、衝突する可能性が低い。更に、蒸発物質の平均自由行程は概ね数百ｍｍ〜数ｍ程度である為、蒸発源から気化した時の方向性が維持されて基板に届くことになる。このように、蒸着法も指向性を有する成膜法である。蒸発源を蒸発させる手法は、抵抗加熱、高周波誘導加熱、電子ビーム加熱などが有るが、対応可能な物質の種類及び加熱面積の関係から電子ビームを利用する方法が好適である。
【０１０６】
第２導電性膜７の材料がモリブデンの場合は、上面３２上の第２導電性膜７は、その密度（膜密度）が９．５ｇ／ｃｍ３以上１０．２ｇ／ｃｍ３以下であることが好ましい。斜面３１上の第２導電性膜７は、その密度（膜密度）が７．５ｇ／ｃｍ３以上８．０ｇ／ｃｍ３以下であることが好ましい。
【０１０７】
上記値は、膜の抵抗率と膜厚（低密度膜は斜面に形成されるので、低密度膜部分は斜面に対する膜厚も薄くなる関係がある）及びエッチングレート差を考慮した実用的な範囲である。図１２（ｂ）にはモリブデン膜の膜密度と抵抗率の関係を示した。図からも判る様に、一般的に金属の膜密度と抵抗率は反比例の関係にある。そのため、工程４によって、第１導電性膜６は、上面３２上（角部３３）に突起部が形成されるだけでなく、突起部の導電性が高いというメリットもある。
【０１０８】
膜密度の測定は、一般にはＸＲＲ（Ｘ線反射率法）が用いられるが、実際の電子放出素子では測定が困難な場合がある。そのような場合には、膜密度の測定手法として、例えば、以下の方法を採用することができる。即ち、ＴＥＭ（透過電子顕微鏡）とＥＥＬＳ（電子エネルギー損失分光）を組み合わせた高分解能電子エネルギー損失分光電子顕微鏡で、元素の定量分析を行い、膜密度が既知の膜と比較することで、検量線を作成して、密度を算出することができる。
【０１０９】
尚、工程２においてθを９０°よりも小さい角度に設定することで、ゲート電極５のカソード電極２側の側面５１は、第１絶縁層３のカソード電極２側の側面よりも後退することは前述した通りである。その結果、本工程で上記したような指向性を有する成膜を行うことで、上面３２（角部３３）の上には、斜面３１の上よりも、高密度な膜で構成された突起部が形成される。
【０１１０】
従って、工程２における第１エッチング処理によって形成される角度θを、より小さい角度にすれば、第１絶縁層３の上面３２により多くの第２導電性膜７を形成できる。即ち、第１絶縁層３のカソード電極２側の側面３１に対する、ゲート電極５のカソード電極２側の側面５１の後退量を多くすれば、第１絶縁層３の上面３２により多くの高密度な部分を有する第２導電性膜７を形成できる。また、カソード導電性膜１０の入り込み量ｘもより大きくすることができる。
【０１１１】
第４導電性膜９は、好ましくは、第２導電性膜７と同一材料からなり、工程５において、同時に成膜されることが好ましい。
【０１１２】
前述したように、工程５では、上面３２上の第２導電性膜７の膜密度が、斜面３１上の第２導電性膜７よりも大きくなる様に成膜を行っている。この成膜法によればゲート電極５上の第４導電性膜９についても、同様のことが起こる。
【０１１３】
つまり、工程２で、ゲート電極５を、ゲート電極５の側面５１と基板１とが成す角φが、θよりも小さくなる様な形状とすることで、ゲート電極５の側面５１の角度φは、第１絶縁層３の上面３２の角度に近づく。ゲート電極５の側面５１上の第４導電性膜９は、カソード導電性膜１０から放出された電子が最初に衝突し得る部分である。ゲート電極５の側面５１上の第４導電性膜９の膜質は、上面３２上の第２導電性膜７の膜質に近く、膜密度が高い。
【０１１４】
前述したように、金属では一般的に、膜密度と抵抗率は反比例の関係にある。そのため、φをθよりも小さくすることにより、カソード導電性膜１０から放出された電子が最初に衝突し得る部分であるゲート電極５の側面５１上のゲート導電性膜１２の導電性を高くすることができる。
したがって、ゲート電極５の側面５１と基板１とが成す角φが、θよりも小さくなる様な形状とすることで、電子放出素子の信頼性が向上する。
【０１１５】
工程５では、第２導電性膜７とゲート１３（少なくともゲート電極５を含み、場合によっては第３導電性膜８と第４導電性膜９の少なくとも一方を含む部材）が接触しなくてもよい。即ち、ギャップ（間隙）を形成するように、第２導電性膜７と第４導電性膜９を成膜することもできる。
【０１１６】
しかし、電子放出素子では、図２で示した様に、カソード導電性膜１０とゲート１３との間に距離ｄの間隙１１を高精度に形成する必要がある。特に、複数の電子放出素子を均一性高く形成する場合には、各電子放出素子の間隙１１の大きさのバラツキを少なくすることが重要である。間隙１１の大きさ（距離ｄ）をより高精度に制御するために、工程５において、第２導電性膜７とゲート１３とが接触するように成膜することが望ましい。そして、その後に、下記工程６における第３エッチング処理を行って第２導電性膜７とゲート１３との間に間隙１１を形成する。より好ましくは、第２導電性膜７と第４導電性膜９とが接触するように成膜する。
【０１１７】
尚、間隙の形成を、上記工程４の成膜時間や成膜条件の制御等で行う場合も、第２導電性膜７とゲート１３とが実質的に接触した箇所（短絡欠陥）が形成される可能性もある。そのため、工程５の後に、工程６における第３エッチング処理を行う必要がある。
【０１１８】
（工程６について）
第３エッチング処理としてはドライエッチング、ウェットエッチングの何れでも構わないが、他材料とのエッチング選択比の容易さを考慮して、エッチング液を用いたウェットエッチングを行うことが好ましい。
【０１１９】
所望の間隙１１の間隔ｄが数ｎｍ程度と微細である為、エッチング量の制御性を考慮するとエッチングレートは１分間に１ｎｍ以下であることが望ましい。
【０１２０】
図７を用いて、第３エッチング処理による、間隙の形成と第２導電性膜７の突起部の先鋭化について説明する。
【０１２１】
図７の点線Ｃは、工程４で第１導電性膜６（および第３導電性膜８）が成膜された状態の第１導電性膜６の表面を示している。また、図７の点線Ｃは工程５で第２導電性膜７（および第４導電性膜９）が成膜された状態の第２導電性膜７（および第４導電性膜９）の表面を表している。工程４において、少なくとも、斜面３１上には、膜厚Ｔ１ｓの第１導電性膜６が形成される。工程５において、指向性を有する成膜法により、第１絶縁層３の角部３３及び第１絶縁層３の上面３２上、ゲート電極５の上面５２上では、スパッタ粒子の飛翔方向が、これらの面に対して９０°に近い角度で入射する。その為、上面３２上には、膜厚Ｔ２ｔの高密度な第２導電性膜７が形成される。一方、第１絶縁層３の斜面３１上及びゲート電極５の側面５１上には、スパッタ粒子が面に対して浅い角度で入射する為、これらの面上には膜厚Ｔ２ｓの低密度な第２導電性膜７が形成される。
【０１２２】
図７の破線Ｄは、工程６の第３エッチング処理を行った状態の第２導電性膜７（および第４導電性膜９）の表面を表している。図中、ΔＴ２ｔ１は上面３２上の第２導電性膜７の膜密度が高い部分における、第３エッチング処理による膜厚の減少量を示している。また、ΔＴ２ｓ１は斜面３１上の第２導電性膜７の膜密度が低い部分における、第３エッチング処理による膜厚の減少量を示している。前述した様に膜密度とエッチングレートは反比例する。そのため、上記第３エッチング処理では、第２導電性膜７の上面３２上に位置する部分に比較して、第２導電性膜７の斜面３１上に位置する部分の方が高エッチングレートになる。つまり、本実施形態では第３エッチング処理において、第２導電性膜の膜厚の減少量には、ΔＴ２ｔ１＜ΔＴ２ｓ１の関係が成り立つ。図７に示すように、工程５で第２導電性膜７とゲート１３（第４導電性膜９）とが接触している場合には、第３エッチング処理において、離間する。
【０１２３】
第３エッチング処理による膜厚の減少量はエッチング時間あるいはエッチング回数で調整が可能である。エッチング時間を増やすあるいは、エッチング回数を増やすことによって、図６に示すように、突起部をより先鋭化することができる。これを、便宜的に「先鋭化処理」と呼ぶことにする。ただし、先鋭化は第３エッチング処理を行うことによって達成されるのであって、エッチング回数を増やすこと、あるいはエッチング時間を長くすることのみが先鋭化を意味するわけではない。先鋭化処理としては、特に、第３エッチング処理の回数を増やすこと（第３エッチング処理を繰り返すこと）が、高精度に間隙の間隔を制御する上で好ましい。
【０１２４】
上記のように、第３エッチング処理によって上面３２上及び斜面３１上の第２導電性膜７の膜厚がΔＴ２ｔ１、ΔＴ２ｓ１だけ減少するのに続いて、さらに先鋭化処理を行った場合の例を説明する。
【０１２５】
図７の実線Ｅは、上述した点線の状態からさら第３エッチング処理（先鋭化処理）を行った時の状態を示す。図中、ΔＴ２ｔ２は上面３２上の第２導電性膜７の膜密度が高い部分における、先鋭化処理による膜厚の減少量を示しており、ΔＴ１ｓ２は斜面３１上の第１導電性膜６の、先鋭化処理による膜厚の減少量を示している。図７の状態では、斜面３１上の第１導電性膜６は露出している。つまり、先鋭化処理によって斜面３１上の第２導電性膜７の膜厚は、Ｔ２ｓ−ΔＴ２ｔ１だけ減少したことになる。
【０１２６】
一方、上面３２上の第２導電性膜７の膜厚の減少量は、ΔＴ２ｔ２である。すでに述べたように、第２導電性膜７の上面３２上に位置する部分に比較して、第２導電性膜７の斜面３１上に位置する部分の方が高エッチングレートになる。したがって、ΔＴ２ｔ２＜Ｔ２ｓ−ΔＴ２ｔ１の関係が成り立つ。そのため、先端部は先鋭化されることになる。
【０１２７】
第１導電性膜６は、第３エッチング処理に対して耐性が高いと、先鋭化処理で、仮に斜面３１上の第１導電性膜６が露出したとしても、斜面３１上の第１導電性膜６の膜厚減少量ΔＴ１ｓ２は小さい。従って、斜面３１上のカソード導電性膜１０の導電性が確保される。
【０１２８】
図６では、斜面３１上の第２導電性膜７が部分的になくなってしまっているが、斜面３１上の第２導電性膜は部分的に残っていても、あるは斜面３１を覆うように残っていてもよい。いずれにしても、工程４において、斜面３１上に第１導電性膜６を設けたため、斜面３１上のカソード導電性膜１０の導電性は確保されている。
【０１２９】
従って、斜面３１上のカソード導電性膜１０の導電性は高く、かつ、突起部が先鋭化された、信頼性および効率の高い電子放出素子を得ることができる。
【０１３０】
本発明における第２導電性膜７（及び第４導電性膜９）の材料と第３エッチング処理に用いるエッチング液の組合せは、特に限定されるものではない。例えば、第２導電性膜７（及び第４導電性膜９）の材料がモリブデンであれば、エッチング液はＴＭＡＨ（水酸化テトラメチルアンモニウム）やアンモニア水などのアルカリ溶液を用いることができる。或は、エッチング液として、２−（２−ｎ−ブトキシエトキシ）エタノールとアルカノールアミンの混合物やＤＭＳＯ（ジメチルスルホキシド）等も用いることができる。
また、第２導電性膜７の材料がタングステンの場合は、硝酸やフッ酸や水酸化ナトリウム溶液等をエッチング液として用いることができる。
【０１３１】
前述したように、第１導電性膜８（及び第３導電性膜８）は、これらのエッチング液に対してエッチング耐性が高いことが好ましい。
【０１３２】
第３エッチング処理は、上記のように通常のウェットエッチングで行うことが好ましい。しかしながら、第３エッチング処理を、第２導電性膜７の表面を酸化する酸化工程と、酸化された部分の一部または全部を除去する除去工程によって行うことが好ましい。
【０１３３】
これは、酸化工程で第２導電性膜７の表面に所望量の酸化膜を形成した後、該酸化膜をエッチング除去することにより、エッチング量の均一性（再現性）を高める効果が期待できる。
【０１３４】
そして、酸化量（酸化膜厚）は膜密度に反比例する。そのため、第２導電性膜７を酸化処理した場合、膜密度の小さい部分の表面層が優先的に（選択的に）酸化されることになる。つまり、酸化処理とエッチング処理とを行うことによって、第２導電性膜７の端部（突起部）の先鋭化の制御精度を高めることが可能になる。また、工程５で第２導電性膜７とゲート１３が接触する場合には、より高い精度で間隙１１を形成することができる。
【０１３５】
酸化方法は、第２導電性膜７の表面を数〜数十ｎｍ酸化させることが可能な方法ならば特に制限されるものではない。具体的にはオゾン酸化（エキシマＵＶ露光、低圧水銀露光、コロナ放電処理、等）や熱酸化等が挙げられるが、好ましくは、酸化の定量性が優れているエキシマＵＶ露光を用いる。また、第２導電性膜７の材料がモリブデンの場合にエキシマＵＶ露光は、酸化膜が容易に除去できるＭｏＯ３を主として生成することができる利点もある。
【０１３６】
酸化膜の除去工程は、ドライ、ウェットの何れでも構わないが、好ましくはウェットエッチング処理を用いる。酸化膜の除去工程（エッチング工程）は、表面層である酸化膜のみを除去（エッチング）することが目的となる。そのため、用いるエッチング液しては、酸化膜のみを除去して、下層である金属層（酸化していない層）には実質的な影響のないものが望まれる。或いは、酸化膜のエッチングレートが金属層（酸化していない層）に比較して十分に大きい（桁で異なる）ものが望まれる。具体的には、第２導電性膜７の材料がモリブデンであれば、エッチング液は、希釈ＴＭＡＨ（濃度が０．２３８％以下が望ましい）、温水（４０℃以上が望ましい）等が挙げられる。第２導電性膜７の材料がタングステンの場合は、バッファードフッ酸、希塩酸、温水等が挙げられる。
【０１３７】
（工程７について）
低仕事関数膜１４としては、カソード導電性膜１０よりも仕事関数が低く、高融点な材料を用いることが好ましい。低仕事関数膜１４は、仕事関数が４．０ｅＶ以下であることが好ましく、３．０ｅＶ以下であることがより好ましい。低仕事関数膜１４は、少なくとも、カソード導電性膜１０の先端部である突起部の表面を覆っていれば良い。また、低仕事関数膜１４は、ゲート１３（第４導電性膜９）の上にも設けても良い。
【０１３８】
低仕事関数材料としては、例えば、ｎ型ダイヤモンド、窒素ドープしたテトラヘドラルアモルファスカーボン（ＴＡ−Ｃ）、酸化イットリウム（Ｙ２Ｏ３）等を用いることができる。
【０１３９】
（工程８について）
工程８は、工程６、７の後に行われることが必須ではなく、その前に行われても良い。
【０１４０】
カソード電極２は、導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成することができる。カソード電極２の材料は、ゲート電極５と同じ材料であってもよく、異なる材料であってもよい。また、カソード導電性膜１０がその機能を兼ねていても良い。
【０１４１】
カソード電極２の厚さとしては、数十ｎｍから数μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲で選択される。
【０１４２】
以下、上記電子放出素子を複数配して得られる電子源を備えた画像表示装置について、図９〜図１１を用いて説明する。
【０１４３】
図９において、１０１は基板、１０２はＸ方向配線、１０３はＹ方向配線であり、また、１０４は上記した電子放出素子、１０５は結線である。尚、Ｘ方向配線１０２は、上述のカソード電極２を共通に接続する配線であり、Ｙ方向配線１０３は上述のゲート電極５を共通に接続する配線である。
【０１４４】
ｍ本のＸ方向配線１０２は、ＤＸ１，ＤＸ２，…ＤＸｍからなり、真空蒸着法，印刷法，スパッタ法等を用いて形成された金属等の導電性材料で構成することができる。配線の材料、膜厚、巾は、適宜設計される。
【０１４５】
Ｙ方向配線１０３は、ＤＹ１，ＤＹ２，…ＤＹｎのｎ本の配線よりなり、Ｘ方向配線１０２と同様に形成される。これらｍ本のＸ方向配線１０２とｎ本のＹ方向配線１０３との間には、不図示の層間絶縁層が設けられており、両者を電気的に分離している（ｍ，ｎは、共に正の整数）。
【０１４６】
不図示の層間絶縁層は、真空蒸着法，印刷法，スパッタ法等を用いて形成される。例えば、Ｘ方向配線１０２を形成した基板１０１の全面或は一部に所望の形状で形成され、特に、Ｘ方向配線１０２とＹ方向配線１０３の交差部の電位差に耐え得るように、膜厚、材料、製法が、適宜設定される。Ｘ方向配線１０２とＹ方向配線１０３は、それぞれ外部端子として引き出されている。
【０１４７】
配線１０２と配線１０３を構成する材料、結線１０５を構成する材料及びカソード、ゲートを構成する材料は、その構成元素の一部あるいは全部が同一であっても、またそれぞれ異なってもよい。
【０１４８】
Ｘ方向配線１０２には、Ｘ方向に配列した電子放出素子１０４の行を選択するための走査信号を印加するための不図示の走査信号印加手段が接続される。一方、Ｙ方向配線１０３には、Ｙ方向に配列した電子放出素子１０４の各列を入力信号に応じて変調するための不図示の変調信号発生手段が接続される。
【０１４９】
各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差電圧として供給される。
【０１５０】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択して、独立に駆動可能とすることができる。
【０１５１】
このような単純マトリクス配置の電子源を用いて構成した画像表示装置について、図１０を用いて説明する。図１０は画像表示装置の画像表示パネル１１７の一例を示す模式図である。
【０１５２】
図１０において、１０１は電子放出素子を複数配した基板、１１１は基板１０１を固定したリアプレートである。また、１１６は、ガラス基板１１３の内面に、アノードであるメタルバック１１５と、発光体の膜１１４としての蛍光体膜等が形成されたフェースプレートである。
【０１５３】
また、１１２は支持枠であり、この支持枠１１２には、リアプレート１１１、フェースプレート１１６がフリットガラス等の接合材を用いて封着（接合）されている。１１７は外囲器であり、例えば大気中あるいは、窒素中で、４００〜５００度の温度範囲で１０分以上焼成することで、封着して構成される。
【０１５４】
また、１０４は、図１における電子放出素子に相当するものであり、１０２，１０３は、電子放出素子のカソード電極２、ゲート電極５とそれぞれ接続されたＸ方向配線及びＹ方向配線である。図１０では電子放出素子１０４と配線１０２、１０３との位置関係は模式的に示されている。実際には、配線１０２と配線１０３との交差部の脇の基板上に電子放出素子１０４が配置されている。
【０１５５】
画像表示パネル１１７は、上述の如く、フェースプレート１１６、支持枠１１２、リアプレート１１１で構成される。ここで、リアプレート１１１は主に基板１０１の強度を補強する目的で設けられるため、基板１０１自体で十分な強度を持つ場合には、別体のリアプレート１１１は不要とすることができる。
【０１５６】
即ち、基板１０１に直接支持枠１１２を封着するとともに、支持枠とフェースプレート１１６とを封着して外囲器１１７を構成しても良い。一方、フェースプレート１１６とリアプレート１１１との間に、スペーサーとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度をもつ画像表示パネル１１７を構成することもできる。
【０１５７】
次に、上記画像表示パネル１１７に、テレビ信号に基づいたテレビジョン表示を行うための駆動回路の構成例について、図１１を用いて説明する。
【０１５８】
図１１において、１１７は画像表示パネル、１２２は走査回路、１２３は制御回路、１２４はシフトレジスタである。１２５はラインメモリ、１２６は同期信号分離回路、１２７は変調信号発生器、ＶｘおよびＶａは直流電圧源である。
【０１５９】
表示パネル１１７は、端子Ｄｏｘ１乃至Ｄｏｘｍ、端子Ｄｏｙ１乃至Ｄｏｙｎ、及び高圧端子Ｈｖを介して外部の電気回路と接続している。
【０１６０】
端子Ｄｏｘ１乃至Ｄｏｘｍには、表示パネル１１７内に設けられている電子源、即ち、Ｍ行Ｎ列の行列状にマトリクス配線された電子放出素子群を一行（Ｎ素子）ずつ順次駆動する為の走査信号が印加される。
【０１６１】
一方、端子Ｄｏｙ１乃至Ｄｏｙｎには、走査信号により選択された一行の電子放出素子の各素子の出力電子ビームを制御する為の変調信号が印加される。
【０１６２】
高圧端子Ｈｖには、直流電圧源Ｖａより、例えば１０［ｋＶ］の直流電圧が供給される。
【０１６３】
上述のように走査信号、変調信号、及びアノードへの高電圧印加により、放出された電子を加速して蛍光体へと照射することによって、画像表示を実現することができる。
【実施例】
【０１６４】
以下、上記実施の形態に基づいた、より具体的な実施例について説明する。
【０１６５】
（実施例１）
本実施例では、第１導電性膜６として窒化タンタル（ＴａＮ）を、第２導電性膜７としてモリブデン（Ｍｏ）を用いて、本発明の製造方法により電子放出素子を作製した。
【０１６６】
図４、５を参照して、本実施例に係る電子放出素子の製造方法の一例を説明する。
【０１６７】
まず、図４（ａ）に示すように基板１上に絶縁層３０、４０と、導電層５０を積層する。基板１は高歪点低ナトリウムガラス（旭硝子（株）製ＰＤ２００）を用いている。
【０１６８】
絶縁層３０は、加工性に優れる材料からなる絶縁性の膜であるＳｉ３Ｎ４膜をスパッタ法にて形成し、その厚さとしては、５００ｎｍとした。絶縁層４０は、加工性に優れる材料からなる絶縁性の膜であるＳｉＯ２であり、スパッタ法にて形成し、その厚さとしては、３０ｎｍとした。導電層５０はＴａＮ膜で構成し、スパッタ法にて形成し、その厚さとしては、３０ｎｍとした。
【０１６９】
次に、図４（ｂ）に示すように、フォトリソグラフィー技術により導電層５０上にレジストパターンを形成したのち、ドライエッチング手法を用いて導電層５０、絶縁層４０、絶縁層３０を順に加工する。この第１エッチング処理により、導電層５０はパターニングされてゲート電極５となり、絶縁層３０はパターニングされて第１絶縁層３となる。
【０１７０】
この時の加工ガスとしては、絶縁層３０、４０及び導電層５０にはＣＦ４系のガスを用いた。このガスを用いてＲＩＥを行った結果、絶縁層３，絶縁層４４，及びゲート電極５のエッチング後の側面３１の角度は基板１の表面（水平面）に対しておよそ８０°の角度で形成され、斜面となっていた。
【０１７１】
レジストを剥離した後、図４（ｃ）に示すようにＢＨＦ（ステラケミファ（株）製 高純度バッファードフッ酸ＬＡＬ１００）を用いて、リセス部４２の深さが約１００ｎｍになるように、絶縁層４０をエッチングした。この第２エッチング処理により、リセス部４２を形成した。
【０１７２】
次に、図５（ａ）に示すようにＴａＮ膜を第１導電性膜６として第１絶縁層３の斜面３１上及び第１絶縁層３の上面３２上に形成した。同時に、ゲート電極５上にもＴａＮ膜が形成され、第３導電性膜７を形成した。本実施例では成膜方法としてスパッタ法を用い、基板の角度をスパッタタ−ゲットに対して水平になるようにセットした。第１絶縁層３の斜面３１上のＴａＮの厚さが２０ｎｍになるように１０ｎｍ／ｍｉｎの成膜速度で形成した。このとき、第１導電性膜６は、ゲート電極５とも第３導電性膜７とも接触しないように形成した。
図５（ｂ）に示すようにモリブデン（Ｍｏ）膜を第２導電性膜７として、第１絶縁層３の上面３２上の第１導電性膜６の上から、角部３３を経て斜面３１上の第１導電性膜６の上に至るように形成した。同時に、ゲート電極５上の第３導電性膜８の上にもに付着し、第４導電性膜９を形成した。本実施例では成膜方法としてスパッタ法を用い、基板の角度をモリブデンタ−ゲットに対して水平になるようにセットした。本実施例のスパッタ成膜ではスパッタ粒子が限られた角度（具体的には基板１に対して９０±１０°）で基板１に向かうよう、基板とＭｏターゲットの間に遮蔽板を設けた。更にアルゴンプラズマをパワー３ｋＷ、真空度０．１Ｐａで生成し、基板とＭｏターゲットの間の距離を６０ｍｍ以下（０．１Ｐａでの平均自由行程）になるように基板を設置した。そして、第１絶縁層３の斜面３１上のＭｏの厚さが４０ｎｍになるように１０ｎｍ／ｍｉｎの成膜速度で形成した。このとき、リセス部４２内への第２導電性膜７の入り込み量ｘが３５ｎｍとなるように形成した。このとき、第１導電性膜７は、第４導電性膜９と接触した。
【０１７３】
ＴＥＭ（透過電子顕微鏡）観察とＥＥＬＳ（電子エネルギー損失分光）分析を行った。その結果をもとに、第２導電性膜７（および第４導電性膜９）のＭｏの膜密度を算出した。その結果、第２導電性膜７の、第１絶縁層３の上面３２上（およびゲート電極５の上面５２上）の部分の膜密度は１０．０ｇ／ｃｍ３であった。第１絶縁層３の斜面３１上（およびゲート電極５の側面５１上）の部分の膜密度は７．８ｇ／ｃｍ３であった。
【０１７４】
次に、図８（ａ）、図８（ｂ）に示す様に、カソード導電性膜１０（第１導電性膜６及び第２導電性膜７）とゲート導電性膜１２（第３導電性膜８及び第４導電性膜９）を、Ｙ方向に複数に分割するパターニング処理を行った。このような形態とすることで、例えば１つのカソード導電性膜１０とゲート１３とが放電などによって短絡して破壊されても、他の導電性膜からの電子放出は維持することができる。
【０１７５】
ここでは、カソード導電性膜１０及びゲート導電性膜１２の幅Ｗが３μｍのラインアンドスペースになるようにフォトリソグラフィー技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてカソード導電性膜１０及びゲート導電性膜１２をパターニングし、短冊化された複数のカソード導電性膜１０及びゲート導電性膜１２を形成した。この時の加工ガスとしては、モリブデンはフッ化物を作る材料であるので、ＣＦ４系のガスを用いた。レジストを除去した後の段階では、第２導電性膜７と第４導電性膜９は接触したままだった。
次に、電子放出部となる間隙を形成する為に、図５（ｃ）に示す様に、短冊化したカソード導電性膜１０の第２導電性膜７とゲート導電性膜の第４導電性膜９に対してエッチング処理（第３エッチング処理）を行った。
【０１７６】
第３エッチング処理は、Ｍｏからなる第２導電性膜７と第４導電性膜９の表面を酸化する工程と、酸化した表面を除去する工程が含まれている。
【０１７７】
具体的には、Ｍｏを酸化する方法としてはエキシマＵＶ（波長：１７２ｎｍ、照度：１８ｍＷ／ｃｍ２）露光装置を使用して、大気下で３５０ｍＪ／ｃｍ２照射した。この条件で、膜密度の低い部分では３ｎｍ程度、膜密度の高い部分では１〜２ｎｍ程度の膜厚で第２導電性膜７と第４導電性膜９の表面に酸化層が形成された。続いて温水（４５℃）に５分間浸漬させて酸化モリブデン層を除去した。この工程で、第２導電性膜７と第４導電性膜９との間に間隙を形成した。
【０１７８】
続いて、図６（ａ）に示した様に、カソード導電性膜１０の突起部の先端を先鋭化した。先鋭化の手法は第３エッチング処理と同様で、エキシマＵＶ（３５０ｍＪ／ｃｍ２照射）による酸化工程でモリブデン酸化膜を形成し、温水（４５℃、５分間浸漬）による除去工程で酸化膜除去を行うことによって、第２導電性膜７をエッチングする方法である。これを３回繰り返した。
【０１７９】
このように、本実施例では、第３エッチング処理として、酸化工程と除去工程を１サイクルとして、これを計４サイクル行った。
【０１８０】
断面ＴＥＭによる解析の結果、第２導電性膜７とゲート１３との間の距離ｄが平均的に１５ｎｍとなっていた。
【０１８１】
次に図８に示すように、カソード電極２を形成した。カソード電極２には銅（Ｃｕ）を用いた。カソード電極２はスパッタ法にて形成し、その厚さは、５００ｎｍであった。
【０１８２】
以上の方法で電子放出素子を形成した後、図３に示した構成で電子放出素子の電子放出特性を評価した。
【０１８３】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋３４Ｖとし、カソード電極２を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に３４Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは２０μＡであり、平均１５％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート１３との接触に起因するリーク電流も観測されなかった。
【０１８４】
この電子放出素子を多数用いた画像表示装置では、電子ビームの成形性に優れ、放電が生じても画素欠陥が生じずに良好な画像を長期に渡って維持することができる。また、効率向上に伴う、低消費電力な画像表示装置が提供できる。
【０１８５】
（実施例２）
本実施例では、第１導電性膜６としてタンタル（Ｔａ）を、第２導電性膜７としてタングステン（Ｗ）を用いて、本発明の製造方法により電子放出素子を作製した。
【０１８６】
第１絶縁層３、第２絶縁層４、ゲート電極５を形成するまでの工程は実施例１と同様であるので、ここでは実施例１との違いのみを述べる。
【０１８７】
図５（ａ）に示すようにＴａを第１絶縁層３の斜面３１上及び第１絶縁層３の上面上に付着させ、第１導電性膜６を形成した。同時に、ゲート電極５上にもＴａが付着し、第３導電性膜７を形成した。本実施例では成膜方法としてスパッタ法を用い、基板の角度をスパッタタ−ゲットに対して水平になるようにセットした。第１絶縁層３の斜面３１上のＴａの厚さが２０ｎｍになるように１０ｎｍ／ｍｉｎの成膜速度で形成した。このとき、第１導電性膜６は、ゲート電極５とも第３導電性膜７とも接触しないように形成した。
【０１８８】
次に図５（ａ）に示すように第２導電性膜７としてＷを、第１絶縁層３の上面３２上から第１絶縁層３の側面３１上の第１導電性膜６上に成膜した。
【０１８９】
図５（２）に示すようにＷを、第１絶縁層３の上面３２上の第１導電性膜６から、角部３３を経て斜面３１上の第１導電性膜６上に至るように付着させ、第２導電性膜を形成した。同時に、ゲート電極５上の第３導電性膜８上にも付着し、第４導電性膜９を形成した。本実施例では成膜方法としてスパッタ法を用いた。スパッタ法では基板１の角度をタ−ゲットに対して水平になるようにセットした。本実施例のスパッタ成膜ではスパッタ粒子が限られた角度（具体的には基板１に対して９０±１０°）で基板１に向かうよう、基板とスパッタンターゲットの間に遮蔽板を設けた。更にアルゴンプラズマをパワー５００Ｗ、真空度０．１Ｐａで生成し、基板とターゲットの間の距離を６０ｍｍ以下（０．１Ｐａでの平均自由行程）になるように基板を設置した。そして、第１絶縁層３の斜面３１上のＷの厚さが４０ｎｍになるように１０ｎｍ／ｍｉｎの成膜速度で形成した。このとき、リセス部４２内への第２導電性膜６の入り込み量ｘが３５ｎｍ、また、第１絶縁層３の上面３２と第２導電性膜７とが接する角度が１１０°となるように形成した。このとき、第１導電性膜７は、第４導電性膜９と接触した。
【０１９０】
その後、実施例１と同様に、カソード導電性膜１０及びゲート導電性膜１２とをドライエッチングにより短冊化した。なお、この時の加工ガスとしては、ＳＦ６系のガスを用いた。 この段階では、第２導電性膜７と第４導電性膜９は接触したままだった。
【０１９１】
間隙を形成する為に、図５（ｃ）に示す様に、短冊化したカソード導電性膜１０及びゲート導電性膜１２の第３エッチング処理を行った。エッチング処理はタングステン表面を酸化する工程と酸化した表面を除去する工程が含まれている。Ｗを酸化する工程として、エキシマＵＶ（波長：１７２ｎｍ、照度：１８ｍｗ／ｃｍ２）露光装置を使用して、大気下で１５０ｍＪ／ｃｍ２照射した。続いて温水（７０℃）に５分間浸漬させて酸化タングステン層を除去した。この工程で、カソード導電性膜１０とゲート１３との間に間隙が形成さたれた。
【０１９２】
続いて、図６（ａ）に示した様に、カソード導電性膜１０の突起部の先端を先鋭化した。先鋭化の手法は第３エッチング処理と同様で、酸化工程でタングステン酸化膜を形成し、除去工程で酸化膜除去を行うことによって、第２導電性膜７をエッチングする方法である。
【０１９３】
今回は、エキシマＵＶによる酸化（１５０ｍＪ／ｃｍ２照射）と温水（７０℃、５分間浸漬）による酸化膜除去の工程を１サイクルとして、これを２サイクル行った。
【０１９４】
断面ＴＥＭによる解析の結果、カソード導電性膜１０とゲート１３との間の距離ｄが平均的に１３ｎｍとなっていた。
【０１９５】
また、第１絶縁層３の斜面３１上には第１導電性膜６として設けたＴａ膜が露出しており、その厚さは２０ｎｍと殆どエッチングされていなかった。
【０１９６】
次に図８に示すように、カソード電極２を形成した。カソード電極２には銅（Ｃｕ）を用いた。カソード電極２はスパッタ法にて形成し、その厚さは、５００ｎｍであった。
【０１９７】
以上の方法で電子放出素子を形成した後、図３に示した構成で電子放出素子の電子放出特性を評価した。
【０１９８】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋３０Ｖとし、カソード電極２を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に３０Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは１２μＡであり、平均１１％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート１３（導電性膜６０Ｂ１〜６０Ｂ４）との接触に起因するリーク電流も観測されなかった。
【０１９９】
この電子放出素子を用いた画像表示装置では、電子ビームの成形性に優れた表示装置を提供できる。また、表示画像の良好な表示装置を実現できるとともに、効率向上に伴う、低消費電力な画像表示装置が提供できる。
【０２００】
（実施例３）
本実施例では、第１導電性膜６として高膜質モリブデン（Ｍｏ）を、第２導電性膜７として低膜質モリブデン（Ｍｏ）を用いて、本発明の製造方法により電子放出素子を作製した。
【０２０１】
第１絶縁層３、第２絶縁層４、ゲート電極５を形成するまでの工程は実施例１と同様であるので、ここでは実施例１との違いのみを述べる。
【０２０２】
本実施例では、図５（ａ）に示すようにＭｏを第１絶縁層３の斜面３１上及び第１絶縁層３の上面３２上に付着させ、第１導電性膜６を形成した。同時に、ゲート電極５上にもＭｏが付着し、第３導電性膜７を形成した。本実施例では成膜方法としてスパッタ法を用いた。スパッタ法は、スパッタ粒子が限られた角度（具体的には第１絶縁層３の斜面３１に対して９０±１０°）で入射されるよう、基板１とスパッタターゲットの間に遮蔽板を設け成膜し、Ｍｏの厚さが２０ｎｍになるように１０ｎｍ／ｍｉｎの蒸着速度で形成した。これにより斜面３１上では高膜密度のＭｏ膜が得られた。
【０２０３】
このとき、第１導電性膜６は、ゲート電極５とも第３導電性膜７とも接触しないように形成した。
【０２０４】
次に図５（ｂ）で示すようにＭｏを、第１絶縁層３の上面３２上及び、斜面３１上の高密度Ｍｏの上にスパッタ法を用いて付着させ、第２導電性膜７を形成した。同時に、ゲート電極５上のＭｏ上にも付着した。本実施例のスパッタ法ではスパッタ粒子が限られた角度（具体的には基板１の表面に対して９０±１０°）で入射されるよう、基板１とターゲットの間に遮蔽板を設けた。そして、第１絶縁層３の上面３２上のＭｏの厚さが４０ｎｍになるように１０ｎｍ／ｍｉｎの蒸着速度で形成した。これにより第１絶縁層３の斜面３１上には高膜密度のＭｏ膜が得られた。
【０２０５】
ＴＥＭ（透過電子顕微鏡）観察とＥＥＬＳ（電子エネルギー損失分光）分析を行い、Ｍｏの膜密度を算出すると斜面３１上のＭｏ膜の膜密度は１０．０ｇ／ｃｍ３、上面３２上のＭｏ膜の膜密度は７．８ｇ／ｃｍ３であった。
【０２０６】
その後、実施例１と同様に、カソード導電性膜１０及びゲート導電性膜１２とをドライエッチングにより短冊化した。なお、この時の加工ガスとしては、ＳＦ６系のガスを用いた。
【０２０７】
この段階では、第２導電性膜７と第４導電性膜９は接触したままだった。
【０２０８】
間隙を形成する為に、図５（ｃ）に示す様に、短冊化したカソード導電性膜１０及びゲート導電性膜１２の第３エッチング処理を行った。第３エッチング処理は４０℃に加熱した０．２３８％ＴＭＡＨ中で３０分間浸漬揺動した。
【０２０９】
断面ＴＥＭによる解析の結果、カソード導電性膜１０の突起部とゲート１３間の間隔ｄが平均的に１２ｎｍとなっていた。
【０２１０】
また、第１絶縁層３の斜面３１上には第１導電性膜６として設けた高膜密度Ｍｏ膜が露出しており、その厚さは２０ｎｍと殆どエッチングされていなかった。
【０２１１】
次に図８に示すように、カソード電極２を形成した。カソード電極２には銅（Ｃｕ）を用いた。カソード電極２はスパッタ法にて形成し、その厚さは、５００ｎｍであった。
【０２１２】
以上の方法で電子放出素子を形成した後、図３に示した構成で電子放出素子の電子放出特性を評価した。
【０２１３】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋３０Ｖとし、カソード電極２を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に３０Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは１２μＡであり、平均１１％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート１３（導電性膜６０Ｂ１〜６０Ｂ４）との接触に起因するリーク電流も観測されなかった。
【０２１４】
この電子放出素子を用いた画像表示装置では、電子ビームの成形性に優れた表示装置を提供できる。また、表示画像の良好な表示装置を実現できるとともに、効率向上に伴う、低消費電力な画像表示装置が提供できる。
【０２１５】
（実施例４）
本発明による作製方法で電子放出部となるカソード導電性膜１０の先鋭化による効率向上が達成された電子放出素子を形成し、電子源の特性を評価した。
【０２１６】
基本的な作製方法は実施例１と同様であるので、ここでは実施例１との違いだけ述べる。
【０２１７】
実施例１と同様の製造方法で第３エッチング処理までを実施した。但し、本実施例では酸化工程、除去工程の繰り返しを４サイクルから７サイクルに変更した。この結果、カソード導電性膜１０の先鋭化は更に進んだ一方で、ゲート１３とカソード導電性膜１０との間隙は２３ｎｍまで拡がった。また、第１絶縁層３の斜面３１上にはＴａＮ膜が露出していたがは殆どエッチングされていなかった。
【０２１８】
次いで、図６（ｂ）に図示した様に、上面３２上の第２導電性膜７上にメタルマスクを介して、低仕事関数材料を付着させて低仕事関数膜１４を形成した。低仕事関数膜１４は、ゲート導電性膜１２上及び斜面３１上の第２導電性膜７上にも付着した。
【０２１９】
本実施例では仕事関数材料として、酸化イットリウム（Ｙ２Ｏ３）を用いた。Ｙ２Ｏ３は、イオンプレーティング法によりアモルファス状のＹ２Ｏ３膜を厚さ１０ｎｍに成膜し、２１％の酸素を含むアルゴン雰囲気中において４００℃で、基板１を加熱することで形成した。
【０２２０】
断面ＴＥＭによる解析の結果、図６（ｂ）における電子放出部となるカソードの突起部とゲート電極の突出部との間の間隔ｄが平均的に５ｎｍとなっていた。
【０２２１】
次いで、実施例１と同様に電極２としてＣｕを形成した後、図３に示した構成で電子源の特性を評価した。
【０２２２】
ここで、電子放出特性の評価では、ゲート電極５の電位を＋２６Ｖとし、カソード電極２を０Ｖに規定した。これによって、ゲート電極５とカソード電極２との間に２６Ｖの駆動電圧Ｖｆを印加した。その結果、平均の電子放出電流Ｉｅは２５μＡであり、平均１７％の電子放出効率が得られる電子放出素子が得られた。また、カソード導電性膜１０とゲート１３との接触に起因するリーク電流も観測されなかった。
【０２２３】
この電子放出素子を用いた画像表示装置では、電子ビームの成形性に優れた表示装置を提供できる。また、表示画像の良好な表示装置を実現できるとともに、効率向上に伴う、低消費電力な画像表示装置が提供できる。
【図面の簡単な説明】
【０２２４】
【図１】本発明の電子放出素子の構成を表す模式図
【図２】本発明の電子放出素子の詳細を表す断面拡大模式図
【図３】本発明の電子放出素子の特性を測定する構成を表す模式図
【図４】本発明の電子放出素子の製造方法（工程１〜３）の一例を表す模式図
【図５】本発明の電子放出素子の製造方法（工程４〜６）の一例を表す模式図
【図６】本発明の電子放出素子の製造方法（工程６）の別の例、及び（工程７）を表す模式図
【図７】本発明の工程６に関する説明図
【図８】実施例１の形態の説明図
【図９】電子放出素子を配列した電子源に関する説明図
【図１０】電子放出素子を用いた画像表示装置の説明図
【図１１】画像表示装置を駆動する駆動回路の一例を表す回路図
【図１２】成膜角度とエッチングレート、および、膜密度と抵抗率の関係を表す図
【符号の説明】
【０２２５】
１ 基板
２ カソード電極
３ 第１絶縁層
５ ゲート電極
６ 第１導電性膜
７ 第２導電性膜
【特許請求の範囲】
【請求項１】
電子放出素子の製造方法であって、
上面及び該上面と接続する側面を備える絶縁層の少なくとも前記側面の上に第１導電性膜を設ける第１工程と、
前記上面の上から前記側面の上に渡って、かつ前記第１導電性膜の上に、第２導電性膜を設ける第２工程と、
前記第２導電性膜をエッチングする第３工程と、を有し、
前記第２工程は、前記第２導電性膜の前記上面の上に位置する部分の膜密度が、前記第２導電性膜の前記側面の上に位置する部分の膜密度より高くなるように、前記第２導電性膜を設ける工程であり、
前記第３工程は、前記第２導電性膜の膜密度が低い部分を、前記第２導電性膜の膜密度が高い部分よりも多くエッチングする工程であることを特徴とする電子放出素子の製造方法。
【請求項２】
前記第３工程は、前記第２導電性膜をエッチング液を用いてエッチングする工程であることを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項３】
前記第１導電性膜の前記側面の上に位置する部分は、前記エッチング液に対して、前記第２導電性膜の前記側面の上に位置する部分よりエッチングレートが低いことを特徴とする請求項２に記載の電子放出素子の製造方法。
【請求項４】
前記第１導電性膜の前記側面の上に位置する部分の膜密度が、前記第２導電性膜の前記側面の上に位置する部分の膜密度より高いことを特徴とする請求項１乃至３のいずれか１項に記載の電子放出素子の製造方法。
【請求項５】
前記第１導電性膜と前記第２導電性膜とが異なる材料であることを特徴とする請求項１乃至４のいずれか１項に記載の電子放出素子の製造方法。
【請求項６】
下記の条件式を満たすことを特徴とする請求項１乃至５のいずれか１項に記載の電子放出素子の製造方法。
Ｔ１ｓ／Ｅ１ｓ＋Ｔ２ｓ／Ｅ２ｓ≧Ｔ２ｔ／Ｅ２ｔ・・・条件式
ここで、Ｔ１ｓは前記第１導電性膜の前記側面の上に位置する部分の膜厚、Ｅ１ｓは前記第１導電性膜の前記側面の上に位置する部分の前記第３工程におけるエッチングレート、Ｔ２ｓは前記第２導電性膜の前記側面の上に位置する部分の膜厚、Ｅ２ｓは前記第２導電性膜の前記側面の上に位置する部分の前記第３工程におけるエッチングレート、Ｔ２ｔは前記第２導電性膜の前記上面の上に位置する部分の膜厚、Ｅ２ｔは前記第２導電性膜の前記上面の上に位置する部分の前記第３工程におけるエッチングレートである。
【請求項７】
前記第１工程において、前記第１導電性膜は、前記上面の上にも設けられ、前記第１導電性膜の前記斜面の上に位置する部分の膜密度が、前記第１導電性膜の前記上面の上に位置する部分の膜密度より高くなるように設けられることを特徴とする請求項１乃至６のいずれか１項に記載の電子放出素子の製造方法。
【請求項８】
前記第３工程は、前記第２導電性膜の表面を酸化する酸化工程と、該酸化工程で酸化された部分の少なくとも一部を除去する除去工程とを含む工程であることを特徴とする請求項１乃至７のいずれか１項に記載の電子放出素子の製造方法。
【請求項９】
前記第３工程は、前記酸化工程と前記除去工程とを繰り返す工程であることを特徴とする請求項８に記載の電子放出素子の製造方法
【請求項１０】
前記上面の上方に電極を設ける工程をさらに有し、
前記第２工程において、前記電極と前記第２導電性膜とが接続し、
前記第３工程において、前記電極と前記第２導電性膜との間に間隙を形成することを特徴とする請求項１乃至９のいずれか１項に記載の電子放出素子の製造方法。
【請求項１１】
前記第２工程において、前記２導電性膜を設けると同時に、前記電極の上に導電性膜を形成し、該導電性膜と前記第２導電性膜とが接触し、
前記第３工程において、前記導電性膜と前記第２導電性膜とが離間することを特徴とする請求項１０に記載の電子放出素子の製造方法。
【請求項１２】
複数の電子放出素子と、該複数の電子放出素子から放出された電子が照射される発光体と、を備える画像表示装置の製造方法であって、前記複数の電子放出素子の各々が、請求項１乃至１１のいずれか１項に記載の製造方法で製造されることを特徴とする画像表示装置の製造方法。
【請求項１】
電子放出素子の製造方法であって、
上面及び該上面と接続する側面を備える絶縁層の少なくとも前記側面の上に第１導電性膜を設ける第１工程と、
前記上面の上から前記側面の上に渡って、かつ前記第１導電性膜の上に、第２導電性膜を設ける第２工程と、
前記第２導電性膜をエッチングする第３工程と、を有し、
前記第２工程は、前記第２導電性膜の前記上面の上に位置する部分の膜密度が、前記第２導電性膜の前記側面の上に位置する部分の膜密度より高くなるように、前記第２導電性膜を設ける工程であり、
前記第３工程は、前記第２導電性膜の膜密度が低い部分を、前記第２導電性膜の膜密度が高い部分よりも多くエッチングする工程であることを特徴とする電子放出素子の製造方法。
【請求項２】
前記第３工程は、前記第２導電性膜をエッチング液を用いてエッチングする工程であることを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項３】
前記第１導電性膜の前記側面の上に位置する部分は、前記エッチング液に対して、前記第２導電性膜の前記側面の上に位置する部分よりエッチングレートが低いことを特徴とする請求項２に記載の電子放出素子の製造方法。
【請求項４】
前記第１導電性膜の前記側面の上に位置する部分の膜密度が、前記第２導電性膜の前記側面の上に位置する部分の膜密度より高いことを特徴とする請求項１乃至３のいずれか１項に記載の電子放出素子の製造方法。
【請求項５】
前記第１導電性膜と前記第２導電性膜とが異なる材料であることを特徴とする請求項１乃至４のいずれか１項に記載の電子放出素子の製造方法。
【請求項６】
下記の条件式を満たすことを特徴とする請求項１乃至５のいずれか１項に記載の電子放出素子の製造方法。
Ｔ１ｓ／Ｅ１ｓ＋Ｔ２ｓ／Ｅ２ｓ≧Ｔ２ｔ／Ｅ２ｔ・・・条件式
ここで、Ｔ１ｓは前記第１導電性膜の前記側面の上に位置する部分の膜厚、Ｅ１ｓは前記第１導電性膜の前記側面の上に位置する部分の前記第３工程におけるエッチングレート、Ｔ２ｓは前記第２導電性膜の前記側面の上に位置する部分の膜厚、Ｅ２ｓは前記第２導電性膜の前記側面の上に位置する部分の前記第３工程におけるエッチングレート、Ｔ２ｔは前記第２導電性膜の前記上面の上に位置する部分の膜厚、Ｅ２ｔは前記第２導電性膜の前記上面の上に位置する部分の前記第３工程におけるエッチングレートである。
【請求項７】
前記第１工程において、前記第１導電性膜は、前記上面の上にも設けられ、前記第１導電性膜の前記斜面の上に位置する部分の膜密度が、前記第１導電性膜の前記上面の上に位置する部分の膜密度より高くなるように設けられることを特徴とする請求項１乃至６のいずれか１項に記載の電子放出素子の製造方法。
【請求項８】
前記第３工程は、前記第２導電性膜の表面を酸化する酸化工程と、該酸化工程で酸化された部分の少なくとも一部を除去する除去工程とを含む工程であることを特徴とする請求項１乃至７のいずれか１項に記載の電子放出素子の製造方法。
【請求項９】
前記第３工程は、前記酸化工程と前記除去工程とを繰り返す工程であることを特徴とする請求項８に記載の電子放出素子の製造方法
【請求項１０】
前記上面の上方に電極を設ける工程をさらに有し、
前記第２工程において、前記電極と前記第２導電性膜とが接続し、
前記第３工程において、前記電極と前記第２導電性膜との間に間隙を形成することを特徴とする請求項１乃至９のいずれか１項に記載の電子放出素子の製造方法。
【請求項１１】
前記第２工程において、前記２導電性膜を設けると同時に、前記電極の上に導電性膜を形成し、該導電性膜と前記第２導電性膜とが接触し、
前記第３工程において、前記導電性膜と前記第２導電性膜とが離間することを特徴とする請求項１０に記載の電子放出素子の製造方法。
【請求項１２】
複数の電子放出素子と、該複数の電子放出素子から放出された電子が照射される発光体と、を備える画像表示装置の製造方法であって、前記複数の電子放出素子の各々が、請求項１乃至１１のいずれか１項に記載の製造方法で製造されることを特徴とする画像表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−１４６９１６（Ｐ２０１０−１４６９１６Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２００８−３２４４６６（Ｐ２００８−３２４４６６）
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２０年１２月１９日（２００８．１２．１９）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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