電子部品内蔵モジュール
【課題】電子回路やその周辺に位置する信号ラインに対して影響を及ぼすノイズを十分に抑制する又は遮断することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電子部品内蔵モジュールを提供する。
【解決手段】電子部品内蔵モジュールとしてのＤＣＤＣコンバータ１は、ＩＣチップ７等が内蔵された電子部品内蔵基板２と、その２上に載置されたインダクタ８等とを備えるものである。この電子部品内蔵基板２の内部には、インダクタ８とＩＣチップ７との間に、所定の接地電位に接続された第１シールド層３３Ｇが形成されており、これにより、インダクタ８からの漏れ磁束がシールドされ、ＩＣチップ７の安定な動作が確保され、ＤＣＤＣコンバータ１の誤動作を防止することができる。
【解決手段】電子部品内蔵モジュールとしてのＤＣＤＣコンバータ１は、ＩＣチップ７等が内蔵された電子部品内蔵基板２と、その２上に載置されたインダクタ８等とを備えるものである。この電子部品内蔵基板２の内部には、インダクタ８とＩＣチップ７との間に、所定の接地電位に接続された第１シールド層３３Ｇが形成されており、これにより、インダクタ８からの漏れ磁束がシールドされ、ＩＣチップ７の安定な動作が確保され、ＤＣＤＣコンバータ１の誤動作を防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の内部に電子部品が埋め込まれた（内蔵された）電子部品内蔵モジュールに関する。
【背景技術】
【０００２】
近年、電子機器に用いられるＩＣチップ（ベアチップ：ダイ（Die））等の半導体装置といった能動部品や、コンデンサ（キャパシタ）、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装されたモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化がますます熱望されている。
【０００３】
かかる要求に応えるべく、例えば、特許文献１には、能動部品や受動部品が実装されたモジュールとして、電子部品が載置された基板上に電子部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、電子部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されており、例えば電子機器の電源回路として用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−６３６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような構造の電源回路としてのマイクロコンバータでは、その電源回路を構成する電子部品の低電圧化、高電流化及び高周波数化も進んできており、また、構造的にも、モジュールの更なる小型化に伴う配置の制約や機械的強度を確保する必要が生じてきており、その結果、上記特許文献１に開示されたようなマイクロコンバータの構造では、インダクタからの漏れ磁束（通常、インダクタンスを調整するためにフェライト間にギャップ（間隔）を一定に保持するギャップシートが挟持されているため、そこから磁束が外部へ漏れ出す）が、高周波ノイズ成分となって電源回路に影響を与える傾向にある。このような漏れ磁束は、インダクタの近傍に配置される電子部品の不安定な動作を誘発し、延いては電源回路やその制御回路の誤動作を引き起こす原因となり得る。
【０００６】
例えば、電圧変換を行う電源回路では、一般に、入力電圧に対する出力電圧（スイッチングされた高周波電圧を平滑化した後の電圧）を制御回路にフィードバックすることにより、出力電圧を一定に維持するような回路構成が採られているが、そのフィードバック（ＦＢ）信号は、上述したインダクタからの漏れ磁束の影響を非常に受け易い傾向にある。そのため、フィードバック信号の乱れによって、電源回路の基準電圧を一定に保つことが困難となり、所望の正確な電圧変換を行い難くなる（すなわち、電源回路の誤動作を引き起こす）傾向にある。より一般化して言えば、インダクタからの漏れ磁束が、電子部品の周辺に形成された信号ラインと電磁結合することにより、その信号の純度の劣化を誘引する大きな要因の一つとなってしまう。
【０００７】
そこで、本発明は、かかる事情に鑑みてなされたものであり、電子部品やその周辺に位置する信号ラインに対して影響を及ぼすノイズを十分に抑制する又は遮断することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電子部品内蔵モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明による電子部品内蔵モジュールは、第１の電子部品が内蔵された基板（電子部品内蔵基板）と、この基板上に載置された第２の電子部品と、基板の内部において第１の電子部品と第２の電子部品との間に設けられており、且つ、所定の接地電位に接続された第１シールド層とを備えるものである。
【０００９】
なお、本明細書において、「第１の電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるＩＣチップ等の半導体装置といった能動部品、より具体的には、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数が非常に高いデジタルＩＣ、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等が挙げられる。また、「電子部品内蔵基板」に搭載されて「電子部品内蔵モジュール」の一部を構成する「第２の電子部品」の種類も特に制限されず、本発明では、「第２の電子部品」が上述したインダクタ等の電磁波（ノイズ）の発生源である受動部品であり、特に電子部品内蔵基板に直接接続することで高速でスイッチングされるものの場合に特に有効である。
【００１０】
上記構成においては、第１の電子部品が内蔵された基板上に第２の電子部品が載置されるため、自ずと、その基板の面方向における上下位置に第１の電子部品と第２の電子部品とが互いに近接した状態で（第２の電子部品の実装範囲内に）配置されることとなる。このとき、第１の電子部品と第２の電子部品との間には、所定の接地電位（例えば、０Ｖ電圧）に接続された第１シールド層が設けられていることにより、第２の電子部品（例えば、インダクタ）から磁束が漏出したとしても、第１シールド層が電磁波シールドとして機能するので、第１の電子部品は、かかる第２の電子部品からの漏れ磁束に起因するノイズの影響を受けることなく、安定な動作が確保される。
【００１１】
また、第１シールド層は、第１の電子部品が内蔵された基板内に形成され得る様々な信号ラインに対しても、電磁波シールドとして機能し得るので、第２の電子部品からの漏れ磁束のような電磁波ノイズと各種信号ラインを伝送される信号との相互干渉が防止され得る。そして、このように、第２の電子部品からの漏れ磁束のようなノイズとなり得る電磁波から、第１の電子部品や各種信号ラインを保護することができるので、例えば、電子部品内蔵基板（延いては電子部品内蔵モジュール）が多層且つ複雑な配線構造を有している場合でも、その複雑な信号経路を辿る信号伝送を安定して行い得る。
【００１２】
また、第１シールド層は、接地電位に接続されたグラウンド端子にビア導体を介して接続され、そのビア導体は、第１の電子部品の側端部側に配置され、且つ、第１シールド層からグラウンド端子まで延設されてもよい。
【００１３】
このようにすれば、第１シールド層とグラウンド端子が、第１の電子部品の側端部側を通って延設されるビア導体で接続されるので、第１の電子部品（の出力端子）を第２の電子部品から離間させることができ、しかも例えば、第１の電子部品の出力端子が第２の電子部品とは反対側を向くように、第１の電子部品を配置し易くなる。よって、第１の電子部品の周辺に位置し得る信号ラインが受動部品から十分に遠ざけられるので、第２の電子部品からの漏れ磁束に起因するノイズがその信号ラインに結合することに起因するノイズを一層抑制且つ遮断し得る。
【００１４】
この場合、信号ラインに対するノイズ抑制や遮断を一層強化するためには、ビア導体が基板の厚み方向に沿って（すなわち、基板の面方向に対して垂直方向に）直線状に延設されることが好ましく、さらにビア導体が連続して形成されていることがより好ましい。このようにすれば、ビア導体の一方端（グラウンド端子との接続端）を第２の電子部品及び第１シールド層からより一層離間させることができ、また、第１シールド層とビア導体との間で浮遊容量が生じることを抑止し易くなるので、第１の電子部品への漏れ磁束等の電磁波ノイズの影響をより低減することができると考えられる。
【００１５】
また、より具体的には、ノイズ対策の一環として第１シールド層による電磁波シールド機能をより高めるために、第１シールド層が、基板の面方向における第１の電子部品の実装領域を覆うように形成されるものであると好適である。換言すれば、第１シールド層が、基板の面方向において第１の電子部品の実装領域まで延在していても好ましいと言える。
【００１６】
さらに第１シールド層のみならず、第１シールド層より下層（第１の電子部品を挟んで第２の電子部品及び第１シールド層と反対側）に形成されており、且つ、所定の接地電位に接続された第２シールド層（接地電位に接続されたグラウンド端子にビア導体を介して接続されていてもよい）を有するように形成すると、第１の電子部品が基板の面方向において上下から挟み込むようにシールドされるため、ノイズの抑制や遮断効果が一層向上され得る。
【発明の効果】
【００１７】
本発明の電子部品内蔵モジュールによれば、基板の面方向に近接配置された半導体装置等の第１の電子部品とインダクタ等の第２の電子部品との間に、所定の接地電位に接続された第１シールド層を備えるので、第１の電子部品、及びその周辺に位置する信号ラインに対して影響を及ぼす第２の電子部品からの漏れ磁束のような電磁波ノイズを抑制又は遮断することが可能となり、これにより、電子部品内蔵モジュールの回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能なる。
【図面の簡単な説明】
【００１８】
【図１】本発明による電子部品内蔵モジュールの好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図である。
【図２】図１に示すＤＣＤＣコンバータ１の等価回路図である。
【図３】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図４】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図５】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図６】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図７】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図８】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図９】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１０】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１１】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１２】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１３】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１４】本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。
【図１５】図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線図である。
【図１６】図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線図である。
【図１７】図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の出力端子７１〜７６の端部から平面視したときの電子部品内蔵基板２の構造図である。
【図１８】図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図である。
【図１９】図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００２０】
（第１実施形態）
図１は、本発明による電子部品内蔵モジュールの好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図であり、図２は、ＤＣＤＣコンバータ１の等価回路図である。
【００２１】
ＤＣＤＣコンバータ１は、電子部品内蔵基板２と、インダクタの端子となる接合部８１を介して電子部品内蔵基板２の接合領域（電極パッド）６１，６２に接続された例えばインダクタ８（第２の電子部品：受動部品）とから構成されるものであり、電子部品内蔵基板２には、例えばＩＣチップ７（第１の電子部品：能動部品）が内蔵されている。なお、電子部品内蔵基板２上には、インダクタ８の他にコンデンサ（キャパシタ）等の受動部品が更に載置されていてもよく、図１においては、ＤＣＤＣコンバータ１を構成する受動部品のうち、インダクタ８のみを電子部品内蔵基板２上に載置している状態を示している。
【００２２】
ＩＣチップ７は、図２の等価回路図に示されるように、入力電圧ＶINに対してスイッチング制御を行い所望の出力電圧ＶOUTを出力させる制御回路Ｃと、実際のスイッチング動作を担うスイッチ回路Ｓ１，Ｓ２とから構成されている。
【００２３】
ＤＣＤＣコンバータ１においては、最下層から絶縁層４１〜４５と配線層３１〜３４とが順次積層されており、第３絶縁層４３の内部の所定位置にＩＣチップ７が埋設されている。最下層である第１絶縁層４１には、外部素子と電気的に接続するために６つの各種出力端子２１〜２５（例えば、ＢＧＡ：Ball Grid Array、いわゆるユーザ端子）が形成されており、それらは、ＤＣＤＣコンバータ１に電圧を印加する入力電圧端子２１、許可／不許可信号を出力して制御回路Ｃ（図２参照）から電圧の出力自体を制御するイネーブル（ＥＮ）端子２２、接地電位（グラウンド；例えば０Ｖ電圧）に接地される２つのグラウンド（ＧＮＤ）端子２３、制御回路Ｃの動作モードの切り替えを行うモード（ＭＯＤＥ）端子２４、ＤＣＤＣコンバータ１から任意の電圧を出力する出力電圧端子２５から構成されている。
【００２４】
なお、入力電圧端子２１と出力電圧端子２５、イネーブル端子２２とモード端子２４、及び、２つのグラウンド端子２３，２３は、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子２１、イネーブル端子２２、及び、グラウンド端子２３のみを示した。
【００２５】
本実施形態のＩＣチップ７も、各配線層３１〜３４と電気的に接続するために最下層側に各出力端子が設けられており（内部電極、バンプ、ランド等）、ＤＣＤＣコンバータ１の電子部品内蔵基板２の最下層に形成された６つの各種出力端子２１〜２５に接続される６つの出力端子、すなわち、入力電圧端子７１、イネーブル（ＥＮ）端子７２、グラウンド（ＧＮＤ）端子７３、モード（ＭＯＤＥ）端子７４、入力電圧に対してスイッチング制御を行うスイッチ（ＳＷ）端子７５に加え、インダクタ８とキャパシタＣ２（図２参照：上述のとおり図１には示していない）によって平滑された出力電圧を監視し出力電圧が予め設定した基準電圧内となるように制御するフィードバック（ＦＢ）端子７６から構成されている。
【００２６】
このように、ＩＣチップ７は、その出力端子が電子部品内蔵基板２の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、６つの各種出力端子２１〜２５と同様に、入力電圧端子７１とモード端子７４、イネーブル端子７２とスイッチ端子７５、及び、グラウンド端子７３とフィードバック端子７６が、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子７１、イネーブル端子７２、及び、グラウンド端子７３のみを示した。
【００２７】
ここで、電子部品内蔵基板２に形成された外部出力用の各種出力端子２１〜２５とＩＣチップ７の各種出力端子７１〜７６との対応関係を整理すると以下のとおりである。すなわち、ＩＣチップ７のフィードバック端子７６に対応する電子部品内蔵基板２の出力端子は形成されておらず、その代わりに、上述したとおり、電子部品内蔵基板２にグラウンド端子２３が２つ形成されている。これは、ＩＣチップ７のフィードバック端子７６は平滑後の出力電圧を監視するためのものであるので、電子部品内蔵基板２の出力電圧端子２５と接続させれば、その機能は果たされ、また、グラウンド端子２３を２つ（複数）設けて、それらを接地させることで、その接地電位が一層安定することによる。
【００２８】
以上のとおり、図１は、ＩＣチップ７を略中央で破断し、ＩＣチップ７の一方側から平面視した場合の断面図を示しており、ＩＣチップ７における片側一列の出力端子である、入力電圧端子７１、イネーブル端子７２、及びグラウンド端子７３配線導体を介して、それぞれ、電子部品内蔵基板２の片側一列の入力電圧端子２１、イネーブル端子２２、及びグラウンド端子２３と電気的に接続されている構成を示す。
【００２９】
より具体的には、ＩＣチップ７の入力電圧端子７１は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された入力電圧端子２１に接続される。また、ＩＣチップ７のイネーブル端子７２は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成されたイネーブル端子２２に接続される。
【００３０】
またさらに、ＩＣチップ７のグラウンド端子７３は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２，９２を介して第１配線層３１に接続される。また、グラウンド端子７３に接続された第２配線層３２は、ＩＣチップ７が埋め込まれた第３絶縁層４３を図示鉛直方向（電子部品内蔵基板２の平面方向に対して垂直な方向）に貫通するようにＩＣチップ７の側端部側に形成されたビア導体９３を介して第３配線層３３に接続されており、この第１配線層３１は、上述した経路を辿って、電子部品内蔵基板２に形成されたグラウンド端子２３に接続されている。さらに、第３配線層３３は、ビア導体９４を介して第４配線層３４にも接続されている。後述するとおり、第３配線層の３３のパターンの一部が第１シールドとして機能し、また、第２配線層３２のパターンの一部が第２シールド層として機能する。
同様に、
【００３１】
図３乃至図１３は、ＤＣＤＣコンバータ１の半導体内蔵基板２を製造する手順の一例を示す工程図（プロセスフロー図）である。
【００３２】
まず、両面ＣＣＬ（Copper Clad Laminate）である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いて、パターニングされた第３配線層３３及び第４配線層３４が形成されたコア基板３を準備する（図３）。
【００３３】
次いで、そのコア基板３の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第３絶縁層４３を積層し、ＲＣＣ（Resin Coated Copper）構造を形成する（図４）。
【００３４】
そして、未硬化状態の第３絶縁層４３上にＩＣチップ７をいわゆるフェイスアップの状態で載置した後（図５）、再びその上を未硬化状態の樹脂で覆って第３絶縁層４３内にＩＣチップ７を埋め込み、第３絶縁層４３を硬化させる。次に、第３絶縁層４３上に銅箔を重ねて形成された第２配線層３２の不要部分をエッチング等によって除去した後、第２配線層３２を除去した箇所に、公知の方法でビアホール９３Ｈ，９５Ｈを穿設し、ビアホール９３Ｈの底部に第３配線層３３を露出させ、且つ、ビアホール９５Ｈの底部にＩＣチップ７の各出力端子７１〜７６（図示においては、入力電圧端子７１、イネーブル端子７２、及びグラウンド端子７３の３つの端子のみ示す）を露出させる（図６）。
【００３５】
それから、ビアホール９３Ｈ，９５Ｈが形成されたコア基板３上に銅等のめっきを施し、第２配線層３２と第３配線層３３、及び、第２配線層とＩＣチップ７の出力端子７１〜７６を、それぞれ、ビア導体９３，９５により接続する（図７）。
【００３６】
次に、第２配線層３２をエッチング等によりパターニングして第２配線層３２の配線パターンを形成させる（図８）。次いで、第２配線層３２上及びビアホール９３Ｈ，９５Ｈの内部に樹脂を充填して未硬化状態の第２絶縁層４２を形成し、更にその上に銅箔等を積層して第１配線層３１を形成した後、熱プレス等により基板全体を押圧することによって、第２絶縁層４２を硬化させると同時に、積層される各配線層３１〜３４及び各絶縁層４２〜４４、並びにＩＣチップ７間の密着性を高める（図９）。
【００３７】
その後、その状態での最外両層である第１配線層３１及び第４配線層３４の不要部分をエッチング等によって除去して、ビアホール９２Ｈ，９４Ｈを穿設し、それらの底部に、それぞれ、第２配線層３２及び第３配線層３３を露出させる（図１０）。
【００３８】
次いで、ビアホール９２Ｈ，９４Ｈの内部、並びに、第１配線層３１上及び第４配線層上に銅めっきを施して、第１配線層３１と第２配線層３２、及び第３配線層３３と第４配線層３４を、それぞれ、ビア導体９２接続する（図１１）。次いで、第１配線層３１及び第４配線層３４をエッチング等によりパターニングして配線パターンを形成する（図１２）。そして、第１配線層３１及び第４配線層３４の配線パターン上、及び、配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第１絶縁層４１及び第５絶縁層４５を形成させることにより、電子部品内蔵基板２を得る（図１３）。それから、この電子部品内蔵基板２を反転させ上下を逆さまにした状態で、その上にインダクタ８及びキャパシタ等の受動部品を載置して接続することにより、ＤＣＤＣコンバータ１を完成させる。
【００３９】
このように形成された電子部品内蔵基板２を配線層３１〜３４ごとに接地側（インダクタ８の反対側）から平面視したときの配線構造を、図１４から図１９を参照しながら具体的に説明する。まず、図１４は、本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。また、図１５は、図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線構造図である。
【００４０】
第１配線層３１には、入力電圧用の配線パターン３１Ｖｉ、イネーブル信号用の配線
パターン３１Ｅ、グラウンド（接地）用の配線パターン３１Ｇ、モード切替用の配線パターン３１Ｍ、及び、出力電圧用の配線パターン３１Ｖｏが形成される。また、第１配線層３１には、外部素子と電気的に接続するために出力端子が形成されており、入力電圧端子２１、イネーブル端子２２、グラウンド端子２３、モード端子２４、出力電圧端子２５を有している。さらに、積層される第２配線層３２と接続するために、入力電圧用のビア導体９２Ｖｉ、イネーブル用のビア導体９２Ｅ、グラウンド用のビア導体９２
Ｇ、モード切替用のビア導体９２Ｍ、及び、出力電圧用のビア導体９２Ｖｏが形成されており、上記各種の配線パターン３１は、各種出力端子２１〜２５と、各種出力端子２１〜２５に対応する各ビア導体９２とを接続している。
【００４１】
またさらに、第１配線層３１にはフィードバック用の配線パターン３１Ｆが形成されており、このように形成されたフィードバック用の配線パターン３１Ｆは、出力電圧端子２５とフィードバック用のビア９２Ｆとに接続される。このように、フィードバック用の配線パターン３１をインダクタ８から最も離間した第１配線層３１に形成させてインダクタ８からより遠方に配置することにより、インダクタ８の漏れ磁束によって影響を受けやすいフィードバックの信号ラインへのノイズの重畳を抑止又は遮断させて安定化させることができる。なお、フィードバック用の配線パターン３１Ｆは、前述の如く、平滑後の出力電圧を監視するためだけに形成された配線であるため、電流が僅かに流れる程度の細い配線パターンであればよい。
【００４２】
また、第１配線層３１に形成されるグラウンド用の配線パターン３１Ｇは、電子部品内蔵基板２の端部に形成され、２つのグラウンド用のビア９２Ｇ、及び電子部品内蔵基板２に形成された２つのグラウンド端子２３を一体に接続する。
【００４３】
図１６は、図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線構造図である。第２配線層３２には、入力電圧用の配線パターン３２Ｖｉ、イネーブル信号用の配線パターン３２Ｅ、グラウンド（接地）用の配線パターン３２Ｇ、モード切替用の配線パターン３２Ｍ、出力電圧用の配線パターン３２Ｖｏ、及びフィードバック用の配線パターン３２Ｆが形成される。また、第２配線層３２には、上述の第１配線層３１と接続するために入力電圧用のビア導体９２Ｖｉ、イネーブル用のビア導体９２Ｅ、グラウンド用のビア導体９２Ｇ、モード切替用のビア導体９２Ｍ、出力電圧用のビア導体９２Ｖｏ、フィードバック用のビア導体９２Ｆが形成され、第３配線層３３と接続するために出力電圧用のビア導体９３Ｖｏ、スイッチ用のビア導体９３Ｓ、及びグラウンド用のビア導体９３Ｇが形成される。
【００４４】
各種配線パターン３２の一方端は、その配線経路（役割）に応じて、入力電圧用のビア導体９２Ｖｉ、イネーブル用のビア導体９２Ｅ、グラウンド用のビア導体９２Ｇ、モード切替用のビア導体９２Ｍ、出力電圧用のビア導体９２Ｖｏ、及び、フィードバック用のビア導体９２Ｆとそれぞれ接続される。また、各種配線パターン３２の他方端は、その役割に応じて、出力電圧用のビア導体９３Ｖｏ、スイッチ用のビア導体９３Ｓ、グラウンド用のビア導体９３Ｇ、及びＩＣチップ７の各種出力端子７１〜７６とそれぞれ接続される。
【００４５】
第３配線層３３と接続するために形成されたグラウンド用のビア導体９３Ｇは、第１配線層３１と接続するために形成されたグラウンド用のビア導体９２ＧとはＩＣチップ７の１対の短辺を跨いで反対側に配置され、且つ、先述した如く、ＩＣチップ７の側端部に図示において鉛直に配置される。このように、グラウンド用のビア導体９３ＧをＩＣチップ７の側端部に設けることで、インダクタの漏れ磁束に起因するノイズが、電子部品内蔵基板２に形成される信号ラインに結合し難くなる利点がある。なお、本実施形態における出力電圧用のビア導体９３Ｖｏ、及びスイッチ用のビア導体９３Ｓも、ＩＣチップ７の側端部に配置されている。
【００４６】
ここで、グラウンド用の配線パターン３２Ｇは、フィードバック用の配線パターン３２Ｆを囲むように形成され、インダクタ８の実装領域を覆うように略Ｌ字状に形成されるシールド層（第２シールド層）として機能する。グラウンド用の配線パターン３２Ｇは、他の配線パターン３２Ｖｉ，３２Ｅ，３２Ｆ，３２Ｓ，３２Ｍ、及び、ビア導体９２，９３が形成された以外の部分に、少なくとも積層されるインダクタ８の載置領域（実装領域）の一部と重なるように、なるべく広範囲に亘り形成されることが望ましい。
【００４７】
図１７は、図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の出力端子７１〜７６の端部から平面視したときの電子部品内蔵基板２の構造図である。第３絶縁層４３の内部には、ＩＣチップ７が埋設され、ＩＣチップ７の各種出力端子７１〜７６及び第３配線層３３と接続するための各種ビア導体９３が形成される。これらの各種ビア導体９３は、ＩＣチップ７の一方側の端部に形成され、第２配線層３２に形成されたビア導体９３の略真上に設けられる。上述の如く、ＩＣチップ７は、インダクタ８側からより離間した側（接地側）に各種出力端子７１〜７６が配置されるように第３絶縁層４３内部に載置されている。
【００４８】
図１８は、図１４に示すＩＶ−ＩＶに沿って第３配線層３３を接地側から平面視したときの配線構造図である。第３配線層３３には、グラウンド用の配線パターン３３Ｇ、スイッチ用の配線パターン３３Ｓ、及び、出力電圧用の配線パターン３３Ｖｏが形成される。
【００４９】
グラウンド用の配線パターン３３Ｇは、第３配線層３３下に載置されるＩＣチップ７を覆うように又は略覆うように形成されたシールド層（第１シールド層）であって、本実施形態では、スイッチ用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏを除く、インダクタ８の載置領域（実装領域）の略全域を覆うように形成される。このように、インダクタ８とＩＣチップ７との間に広範囲に亘るシールド層を形成させることにより、インダクタ８の表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、効果的に抑制又は遮断することが可能となる。加えて、電子部品内蔵基板２に形成される様々な信号ラインの相互干渉が防止され得る。さらに、制御回路Ｃにおいては、高い周波数でスイッチングの制御を行っていることから、急峻な信号の立ち上がり時や立下り時に特にノイズが発生し易いが、かかるシールド層を設けることにより、そのようなタイミングで発生し易いノイズの発生をも防止することができる。
【００５０】
本実施形態におけるグラウンド用の配線パターン３３Ｇには、複数の穴部３３０が形成されている。複数の穴部３３０を形成することによって、製造手順において、電子部品内蔵基板２を熱プレス等によって押圧する際に第３絶縁層４３と第３配線層３３との間に混入するガスが排除され、グラウンド用の配線パターン３３Ｇが平滑かつ均一に形成され得る。
【００５１】
図１９は、図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。第４配線層３４は、スイッチ用の配線パターン３４Ｓと出力電圧用の配線パターン３４Ｖｏとから構成され、それぞれの配線パターン３４Ｓ，３４Ｖｏはスイッチ用のビア導体９４Ｓと出力電圧用のビア導体９４Ｖｏのそれぞれに接続される。それらのビア導体９４Ｓ，９４Ｖｏは、第３配線層３３に形成されたビア導体９４Ｓ，９４Ｖｏの略直上に形成されている。それぞれの配線パターン３４Ｓ，３４Ｖｏは、電子部品内蔵基板２の中央部に形成されるそれぞれのビア導体９４Ｓ，９４Ｖｏから電子部品内蔵基板２の片側端部まで延在しており、インダクタ８が載置される領域の端部よりも外側に配置されるように形成されている。
【００５２】
そして、それぞれの配線パターン３４Ｓ，３４Ｖｏ上に電極パッド６１，６２が設置される。各電極パッド６１，６２は、それぞれの配線パターン３４Ｓ，３４Ｖｏの領域内であって、インダクタ８が載置される領域の端部よりも外側に配置されるように形成されている。このように電極パッド６１，６２は電子部品内蔵基板２の両端部に形成することができるので、インダクタ８の載置領域内にＤＣＤＣコンバータ１を実装することができる。
【００５３】
本実施形態によれば、第３配線層３３に所定の接地電位と接続されるグラウンド用の配線パターン３３Ｇを形成したことで、インダクタ８の近くに配置されるＩＣチップ７の安定な動作を確保することができ、ＤＣＤＣコンバータ１自体の誤動作を防止することができる。また、インダクタ８からの漏れ磁束がＩＣチップ７の周辺に位置する信号ラインと電磁結合してしまうことも阻止されるため、純度の高い信号伝送を行うことが可能となる。
【００５４】
さらに、第２配線層３２にも所定の接地電位と接続されるグラウンド用の配線パターン３２Ｇを形成したことにより、ＩＣチップ７が基板の上下から挟み込まれるようにシールドされるため、上述したノイズ抑止効果が一層高められる利点がある。加えて、第２配線層３２より下層に形成される信号ライン、特にフィードバック用の信号ラインの安定化を図ることができる。
【産業上の利用可能性】
【００５５】
以上説明したとおり、本発明の電子部品内蔵モジュールは、インダクタ等の第２の電子部品の近傍に配置されるＩＣチップ等の第１の電子部品の安定な動作を確保することができ、誤動作を確実に防止することができるとともに、純度の高い信号伝送を行うことができるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
【符号の説明】
【００５６】
１…ＤＣＤＣコンバータ（電子部品内蔵モジュール）、２…電子部品内蔵基板、３…コア基板、Ｃ…制御回路、Ｓ１，Ｓ２…スイッチ回路、３…コア基板、７…ＩＣチップ（第１の電子部品）、８…インダクタ（第２の電子部品）、２１〜２５…電子部品内蔵基板の各種出力端子、３１〜３４…配線層、４１〜４５…絶縁層、６１，６２…電極パッド、７１〜７６…ＩＣチップの各種出力端子、８１…接合部、９２〜９５…ビア導体、９２Ｈ〜９５Ｈ…ビアホール、３３０…穴部、ＶIN…入力電圧、ＶOUT…出力電圧。
【技術分野】
【０００１】
本発明は、基板の内部に電子部品が埋め込まれた（内蔵された）電子部品内蔵モジュールに関する。
【背景技術】
【０００２】
近年、電子機器に用いられるＩＣチップ（ベアチップ：ダイ（Die））等の半導体装置といった能動部品や、コンデンサ（キャパシタ）、インダクタ、サーミスタ、抵抗等の受動部品等の電子部品が実装されたモジュール化が進んでおり、かかるモジュールに対する小型化や薄型化がますます熱望されている。
【０００３】
かかる要求に応えるべく、例えば、特許文献１には、能動部品や受動部品が実装されたモジュールとして、電子部品が載置された基板上に電子部品より高いスタッド出力端子を設け、このスタッド出力端子上にマイクロインダクタを設置することにより、電子部品とマイクロインダクタとを、基板面に対して上下方向に載置するように配設してなるマイクロコンバータが提案されており、例えば電子機器の電源回路として用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−６３６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような構造の電源回路としてのマイクロコンバータでは、その電源回路を構成する電子部品の低電圧化、高電流化及び高周波数化も進んできており、また、構造的にも、モジュールの更なる小型化に伴う配置の制約や機械的強度を確保する必要が生じてきており、その結果、上記特許文献１に開示されたようなマイクロコンバータの構造では、インダクタからの漏れ磁束（通常、インダクタンスを調整するためにフェライト間にギャップ（間隔）を一定に保持するギャップシートが挟持されているため、そこから磁束が外部へ漏れ出す）が、高周波ノイズ成分となって電源回路に影響を与える傾向にある。このような漏れ磁束は、インダクタの近傍に配置される電子部品の不安定な動作を誘発し、延いては電源回路やその制御回路の誤動作を引き起こす原因となり得る。
【０００６】
例えば、電圧変換を行う電源回路では、一般に、入力電圧に対する出力電圧（スイッチングされた高周波電圧を平滑化した後の電圧）を制御回路にフィードバックすることにより、出力電圧を一定に維持するような回路構成が採られているが、そのフィードバック（ＦＢ）信号は、上述したインダクタからの漏れ磁束の影響を非常に受け易い傾向にある。そのため、フィードバック信号の乱れによって、電源回路の基準電圧を一定に保つことが困難となり、所望の正確な電圧変換を行い難くなる（すなわち、電源回路の誤動作を引き起こす）傾向にある。より一般化して言えば、インダクタからの漏れ磁束が、電子部品の周辺に形成された信号ラインと電磁結合することにより、その信号の純度の劣化を誘引する大きな要因の一つとなってしまう。
【０００７】
そこで、本発明は、かかる事情に鑑みてなされたものであり、電子部品やその周辺に位置する信号ラインに対して影響を及ぼすノイズを十分に抑制する又は遮断することができ、これにより、電子回路の誤動作を確実に防止して正確な動作を安定に維持することが可能な電子部品内蔵モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明による電子部品内蔵モジュールは、第１の電子部品が内蔵された基板（電子部品内蔵基板）と、この基板上に載置された第２の電子部品と、基板の内部において第１の電子部品と第２の電子部品との間に設けられており、且つ、所定の接地電位に接続された第１シールド層とを備えるものである。
【０００９】
なお、本明細書において、「第１の電子部品」とは、その種類は特に制限されず、例えば、通常の電子機器に用いられるＩＣチップ等の半導体装置といった能動部品、より具体的には、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数が非常に高いデジタルＩＣ、又は、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等が挙げられる。また、「電子部品内蔵基板」に搭載されて「電子部品内蔵モジュール」の一部を構成する「第２の電子部品」の種類も特に制限されず、本発明では、「第２の電子部品」が上述したインダクタ等の電磁波（ノイズ）の発生源である受動部品であり、特に電子部品内蔵基板に直接接続することで高速でスイッチングされるものの場合に特に有効である。
【００１０】
上記構成においては、第１の電子部品が内蔵された基板上に第２の電子部品が載置されるため、自ずと、その基板の面方向における上下位置に第１の電子部品と第２の電子部品とが互いに近接した状態で（第２の電子部品の実装範囲内に）配置されることとなる。このとき、第１の電子部品と第２の電子部品との間には、所定の接地電位（例えば、０Ｖ電圧）に接続された第１シールド層が設けられていることにより、第２の電子部品（例えば、インダクタ）から磁束が漏出したとしても、第１シールド層が電磁波シールドとして機能するので、第１の電子部品は、かかる第２の電子部品からの漏れ磁束に起因するノイズの影響を受けることなく、安定な動作が確保される。
【００１１】
また、第１シールド層は、第１の電子部品が内蔵された基板内に形成され得る様々な信号ラインに対しても、電磁波シールドとして機能し得るので、第２の電子部品からの漏れ磁束のような電磁波ノイズと各種信号ラインを伝送される信号との相互干渉が防止され得る。そして、このように、第２の電子部品からの漏れ磁束のようなノイズとなり得る電磁波から、第１の電子部品や各種信号ラインを保護することができるので、例えば、電子部品内蔵基板（延いては電子部品内蔵モジュール）が多層且つ複雑な配線構造を有している場合でも、その複雑な信号経路を辿る信号伝送を安定して行い得る。
【００１２】
また、第１シールド層は、接地電位に接続されたグラウンド端子にビア導体を介して接続され、そのビア導体は、第１の電子部品の側端部側に配置され、且つ、第１シールド層からグラウンド端子まで延設されてもよい。
【００１３】
このようにすれば、第１シールド層とグラウンド端子が、第１の電子部品の側端部側を通って延設されるビア導体で接続されるので、第１の電子部品（の出力端子）を第２の電子部品から離間させることができ、しかも例えば、第１の電子部品の出力端子が第２の電子部品とは反対側を向くように、第１の電子部品を配置し易くなる。よって、第１の電子部品の周辺に位置し得る信号ラインが受動部品から十分に遠ざけられるので、第２の電子部品からの漏れ磁束に起因するノイズがその信号ラインに結合することに起因するノイズを一層抑制且つ遮断し得る。
【００１４】
この場合、信号ラインに対するノイズ抑制や遮断を一層強化するためには、ビア導体が基板の厚み方向に沿って（すなわち、基板の面方向に対して垂直方向に）直線状に延設されることが好ましく、さらにビア導体が連続して形成されていることがより好ましい。このようにすれば、ビア導体の一方端（グラウンド端子との接続端）を第２の電子部品及び第１シールド層からより一層離間させることができ、また、第１シールド層とビア導体との間で浮遊容量が生じることを抑止し易くなるので、第１の電子部品への漏れ磁束等の電磁波ノイズの影響をより低減することができると考えられる。
【００１５】
また、より具体的には、ノイズ対策の一環として第１シールド層による電磁波シールド機能をより高めるために、第１シールド層が、基板の面方向における第１の電子部品の実装領域を覆うように形成されるものであると好適である。換言すれば、第１シールド層が、基板の面方向において第１の電子部品の実装領域まで延在していても好ましいと言える。
【００１６】
さらに第１シールド層のみならず、第１シールド層より下層（第１の電子部品を挟んで第２の電子部品及び第１シールド層と反対側）に形成されており、且つ、所定の接地電位に接続された第２シールド層（接地電位に接続されたグラウンド端子にビア導体を介して接続されていてもよい）を有するように形成すると、第１の電子部品が基板の面方向において上下から挟み込むようにシールドされるため、ノイズの抑制や遮断効果が一層向上され得る。
【発明の効果】
【００１７】
本発明の電子部品内蔵モジュールによれば、基板の面方向に近接配置された半導体装置等の第１の電子部品とインダクタ等の第２の電子部品との間に、所定の接地電位に接続された第１シールド層を備えるので、第１の電子部品、及びその周辺に位置する信号ラインに対して影響を及ぼす第２の電子部品からの漏れ磁束のような電磁波ノイズを抑制又は遮断することが可能となり、これにより、電子部品内蔵モジュールの回路等の誤動作を確実に防止して正確な動作を定常的に維持することが可能なる。
【図面の簡単な説明】
【００１８】
【図１】本発明による電子部品内蔵モジュールの好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図である。
【図２】図１に示すＤＣＤＣコンバータ１の等価回路図である。
【図３】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図４】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図５】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図６】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図７】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図８】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図９】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１０】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１１】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１２】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１３】電子部品内蔵基板２を製造する手順の一例を示す工程図である。
【図１４】本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。
【図１５】図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線図である。
【図１６】図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線図である。
【図１７】図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の出力端子７１〜７６の端部から平面視したときの電子部品内蔵基板２の構造図である。
【図１８】図１４に示すＩＶ−ＩＶ線に沿って第３配線層３３を接地側から平面視したときの配線構造図である。
【図１９】図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００２０】
（第１実施形態）
図１は、本発明による電子部品内蔵モジュールの好適な一実施形態であるＤＣＤＣコンバータ１の構造を概略的に示す断面図であり、図２は、ＤＣＤＣコンバータ１の等価回路図である。
【００２１】
ＤＣＤＣコンバータ１は、電子部品内蔵基板２と、インダクタの端子となる接合部８１を介して電子部品内蔵基板２の接合領域（電極パッド）６１，６２に接続された例えばインダクタ８（第２の電子部品：受動部品）とから構成されるものであり、電子部品内蔵基板２には、例えばＩＣチップ７（第１の電子部品：能動部品）が内蔵されている。なお、電子部品内蔵基板２上には、インダクタ８の他にコンデンサ（キャパシタ）等の受動部品が更に載置されていてもよく、図１においては、ＤＣＤＣコンバータ１を構成する受動部品のうち、インダクタ８のみを電子部品内蔵基板２上に載置している状態を示している。
【００２２】
ＩＣチップ７は、図２の等価回路図に示されるように、入力電圧ＶINに対してスイッチング制御を行い所望の出力電圧ＶOUTを出力させる制御回路Ｃと、実際のスイッチング動作を担うスイッチ回路Ｓ１，Ｓ２とから構成されている。
【００２３】
ＤＣＤＣコンバータ１においては、最下層から絶縁層４１〜４５と配線層３１〜３４とが順次積層されており、第３絶縁層４３の内部の所定位置にＩＣチップ７が埋設されている。最下層である第１絶縁層４１には、外部素子と電気的に接続するために６つの各種出力端子２１〜２５（例えば、ＢＧＡ：Ball Grid Array、いわゆるユーザ端子）が形成されており、それらは、ＤＣＤＣコンバータ１に電圧を印加する入力電圧端子２１、許可／不許可信号を出力して制御回路Ｃ（図２参照）から電圧の出力自体を制御するイネーブル（ＥＮ）端子２２、接地電位（グラウンド；例えば０Ｖ電圧）に接地される２つのグラウンド（ＧＮＤ）端子２３、制御回路Ｃの動作モードの切り替えを行うモード（ＭＯＤＥ）端子２４、ＤＣＤＣコンバータ１から任意の電圧を出力する出力電圧端子２５から構成されている。
【００２４】
なお、入力電圧端子２１と出力電圧端子２５、イネーブル端子２２とモード端子２４、及び、２つのグラウンド端子２３，２３は、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子２１、イネーブル端子２２、及び、グラウンド端子２３のみを示した。
【００２５】
本実施形態のＩＣチップ７も、各配線層３１〜３４と電気的に接続するために最下層側に各出力端子が設けられており（内部電極、バンプ、ランド等）、ＤＣＤＣコンバータ１の電子部品内蔵基板２の最下層に形成された６つの各種出力端子２１〜２５に接続される６つの出力端子、すなわち、入力電圧端子７１、イネーブル（ＥＮ）端子７２、グラウンド（ＧＮＤ）端子７３、モード（ＭＯＤＥ）端子７４、入力電圧に対してスイッチング制御を行うスイッチ（ＳＷ）端子７５に加え、インダクタ８とキャパシタＣ２（図２参照：上述のとおり図１には示していない）によって平滑された出力電圧を監視し出力電圧が予め設定した基準電圧内となるように制御するフィードバック（ＦＢ）端子７６から構成されている。
【００２６】
このように、ＩＣチップ７は、その出力端子が電子部品内蔵基板２の最下層側に向けて配置されたいわゆるフェイスダウンの形態で設置されている。なお、６つの各種出力端子２１〜２５と同様に、入力電圧端子７１とモード端子７４、イネーブル端子７２とスイッチ端子７５、及び、グラウンド端子７３とフィードバック端子７６が、それぞれ、図１の視認方向において紙面の奥行き方向に重なるように設けられており、これらのうち、断面図である同図においては、入力電圧端子７１、イネーブル端子７２、及び、グラウンド端子７３のみを示した。
【００２７】
ここで、電子部品内蔵基板２に形成された外部出力用の各種出力端子２１〜２５とＩＣチップ７の各種出力端子７１〜７６との対応関係を整理すると以下のとおりである。すなわち、ＩＣチップ７のフィードバック端子７６に対応する電子部品内蔵基板２の出力端子は形成されておらず、その代わりに、上述したとおり、電子部品内蔵基板２にグラウンド端子２３が２つ形成されている。これは、ＩＣチップ７のフィードバック端子７６は平滑後の出力電圧を監視するためのものであるので、電子部品内蔵基板２の出力電圧端子２５と接続させれば、その機能は果たされ、また、グラウンド端子２３を２つ（複数）設けて、それらを接地させることで、その接地電位が一層安定することによる。
【００２８】
以上のとおり、図１は、ＩＣチップ７を略中央で破断し、ＩＣチップ７の一方側から平面視した場合の断面図を示しており、ＩＣチップ７における片側一列の出力端子である、入力電圧端子７１、イネーブル端子７２、及びグラウンド端子７３配線導体を介して、それぞれ、電子部品内蔵基板２の片側一列の入力電圧端子２１、イネーブル端子２２、及びグラウンド端子２３と電気的に接続されている構成を示す。
【００２９】
より具体的には、ＩＣチップ７の入力電圧端子７１は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成された入力電圧端子２１に接続される。また、ＩＣチップ７のイネーブル端子７２は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２を介して第１配線層３１及び電子部品内蔵基板２に形成されたイネーブル端子２２に接続される。
【００３０】
またさらに、ＩＣチップ７のグラウンド端子７３は、ビア導体９５を介して第２配線層３２に接続され、さらに、ビア導体９２，９２を介して第１配線層３１に接続される。また、グラウンド端子７３に接続された第２配線層３２は、ＩＣチップ７が埋め込まれた第３絶縁層４３を図示鉛直方向（電子部品内蔵基板２の平面方向に対して垂直な方向）に貫通するようにＩＣチップ７の側端部側に形成されたビア導体９３を介して第３配線層３３に接続されており、この第１配線層３１は、上述した経路を辿って、電子部品内蔵基板２に形成されたグラウンド端子２３に接続されている。さらに、第３配線層３３は、ビア導体９４を介して第４配線層３４にも接続されている。後述するとおり、第３配線層の３３のパターンの一部が第１シールドとして機能し、また、第２配線層３２のパターンの一部が第２シールド層として機能する。
同様に、
【００３１】
図３乃至図１３は、ＤＣＤＣコンバータ１の半導体内蔵基板２を製造する手順の一例を示す工程図（プロセスフロー図）である。
【００３２】
まず、両面ＣＣＬ（Copper Clad Laminate）である両面銅張ガラスエポキシをドリル穿孔し、さらに無電解めっき、及び電解めっきを施した後、めっき膜の不要部分をエッチング等により除去するといった公知の手法を用いて、パターニングされた第３配線層３３及び第４配線層３４が形成されたコア基板３を準備する（図３）。
【００３３】
次いで、そのコア基板３の上に絶縁性の樹脂フィルムを真空圧着させて未硬化状態の第３絶縁層４３を積層し、ＲＣＣ（Resin Coated Copper）構造を形成する（図４）。
【００３４】
そして、未硬化状態の第３絶縁層４３上にＩＣチップ７をいわゆるフェイスアップの状態で載置した後（図５）、再びその上を未硬化状態の樹脂で覆って第３絶縁層４３内にＩＣチップ７を埋め込み、第３絶縁層４３を硬化させる。次に、第３絶縁層４３上に銅箔を重ねて形成された第２配線層３２の不要部分をエッチング等によって除去した後、第２配線層３２を除去した箇所に、公知の方法でビアホール９３Ｈ，９５Ｈを穿設し、ビアホール９３Ｈの底部に第３配線層３３を露出させ、且つ、ビアホール９５Ｈの底部にＩＣチップ７の各出力端子７１〜７６（図示においては、入力電圧端子７１、イネーブル端子７２、及びグラウンド端子７３の３つの端子のみ示す）を露出させる（図６）。
【００３５】
それから、ビアホール９３Ｈ，９５Ｈが形成されたコア基板３上に銅等のめっきを施し、第２配線層３２と第３配線層３３、及び、第２配線層とＩＣチップ７の出力端子７１〜７６を、それぞれ、ビア導体９３，９５により接続する（図７）。
【００３６】
次に、第２配線層３２をエッチング等によりパターニングして第２配線層３２の配線パターンを形成させる（図８）。次いで、第２配線層３２上及びビアホール９３Ｈ，９５Ｈの内部に樹脂を充填して未硬化状態の第２絶縁層４２を形成し、更にその上に銅箔等を積層して第１配線層３１を形成した後、熱プレス等により基板全体を押圧することによって、第２絶縁層４２を硬化させると同時に、積層される各配線層３１〜３４及び各絶縁層４２〜４４、並びにＩＣチップ７間の密着性を高める（図９）。
【００３７】
その後、その状態での最外両層である第１配線層３１及び第４配線層３４の不要部分をエッチング等によって除去して、ビアホール９２Ｈ，９４Ｈを穿設し、それらの底部に、それぞれ、第２配線層３２及び第３配線層３３を露出させる（図１０）。
【００３８】
次いで、ビアホール９２Ｈ，９４Ｈの内部、並びに、第１配線層３１上及び第４配線層上に銅めっきを施して、第１配線層３１と第２配線層３２、及び第３配線層３３と第４配線層３４を、それぞれ、ビア導体９２接続する（図１１）。次いで、第１配線層３１及び第４配線層３４をエッチング等によりパターニングして配線パターンを形成する（図１２）。そして、第１配線層３１及び第４配線層３４の配線パターン上、及び、配線パターン以外の適宜の部分に、ソルダーレジストを塗布等してマスク層である第１絶縁層４１及び第５絶縁層４５を形成させることにより、電子部品内蔵基板２を得る（図１３）。それから、この電子部品内蔵基板２を反転させ上下を逆さまにした状態で、その上にインダクタ８及びキャパシタ等の受動部品を載置して接続することにより、ＤＣＤＣコンバータ１を完成させる。
【００３９】
このように形成された電子部品内蔵基板２を配線層３１〜３４ごとに接地側（インダクタ８の反対側）から平面視したときの配線構造を、図１４から図１９を参照しながら具体的に説明する。まず、図１４は、本実施形態の電子部品内蔵基板２を模式的に示した要部断面図である。また、図１５は、図１４に示すＩ−Ｉ線に沿って第１配線層３１を接地側から平面視したときの配線構造図である。
【００４０】
第１配線層３１には、入力電圧用の配線パターン３１Ｖｉ、イネーブル信号用の配線
パターン３１Ｅ、グラウンド（接地）用の配線パターン３１Ｇ、モード切替用の配線パターン３１Ｍ、及び、出力電圧用の配線パターン３１Ｖｏが形成される。また、第１配線層３１には、外部素子と電気的に接続するために出力端子が形成されており、入力電圧端子２１、イネーブル端子２２、グラウンド端子２３、モード端子２４、出力電圧端子２５を有している。さらに、積層される第２配線層３２と接続するために、入力電圧用のビア導体９２Ｖｉ、イネーブル用のビア導体９２Ｅ、グラウンド用のビア導体９２
Ｇ、モード切替用のビア導体９２Ｍ、及び、出力電圧用のビア導体９２Ｖｏが形成されており、上記各種の配線パターン３１は、各種出力端子２１〜２５と、各種出力端子２１〜２５に対応する各ビア導体９２とを接続している。
【００４１】
またさらに、第１配線層３１にはフィードバック用の配線パターン３１Ｆが形成されており、このように形成されたフィードバック用の配線パターン３１Ｆは、出力電圧端子２５とフィードバック用のビア９２Ｆとに接続される。このように、フィードバック用の配線パターン３１をインダクタ８から最も離間した第１配線層３１に形成させてインダクタ８からより遠方に配置することにより、インダクタ８の漏れ磁束によって影響を受けやすいフィードバックの信号ラインへのノイズの重畳を抑止又は遮断させて安定化させることができる。なお、フィードバック用の配線パターン３１Ｆは、前述の如く、平滑後の出力電圧を監視するためだけに形成された配線であるため、電流が僅かに流れる程度の細い配線パターンであればよい。
【００４２】
また、第１配線層３１に形成されるグラウンド用の配線パターン３１Ｇは、電子部品内蔵基板２の端部に形成され、２つのグラウンド用のビア９２Ｇ、及び電子部品内蔵基板２に形成された２つのグラウンド端子２３を一体に接続する。
【００４３】
図１６は、図１４に示すＩＩ−ＩＩ線に沿って第２配線層３２を接地側から平面視したときの配線構造図である。第２配線層３２には、入力電圧用の配線パターン３２Ｖｉ、イネーブル信号用の配線パターン３２Ｅ、グラウンド（接地）用の配線パターン３２Ｇ、モード切替用の配線パターン３２Ｍ、出力電圧用の配線パターン３２Ｖｏ、及びフィードバック用の配線パターン３２Ｆが形成される。また、第２配線層３２には、上述の第１配線層３１と接続するために入力電圧用のビア導体９２Ｖｉ、イネーブル用のビア導体９２Ｅ、グラウンド用のビア導体９２Ｇ、モード切替用のビア導体９２Ｍ、出力電圧用のビア導体９２Ｖｏ、フィードバック用のビア導体９２Ｆが形成され、第３配線層３３と接続するために出力電圧用のビア導体９３Ｖｏ、スイッチ用のビア導体９３Ｓ、及びグラウンド用のビア導体９３Ｇが形成される。
【００４４】
各種配線パターン３２の一方端は、その配線経路（役割）に応じて、入力電圧用のビア導体９２Ｖｉ、イネーブル用のビア導体９２Ｅ、グラウンド用のビア導体９２Ｇ、モード切替用のビア導体９２Ｍ、出力電圧用のビア導体９２Ｖｏ、及び、フィードバック用のビア導体９２Ｆとそれぞれ接続される。また、各種配線パターン３２の他方端は、その役割に応じて、出力電圧用のビア導体９３Ｖｏ、スイッチ用のビア導体９３Ｓ、グラウンド用のビア導体９３Ｇ、及びＩＣチップ７の各種出力端子７１〜７６とそれぞれ接続される。
【００４５】
第３配線層３３と接続するために形成されたグラウンド用のビア導体９３Ｇは、第１配線層３１と接続するために形成されたグラウンド用のビア導体９２ＧとはＩＣチップ７の１対の短辺を跨いで反対側に配置され、且つ、先述した如く、ＩＣチップ７の側端部に図示において鉛直に配置される。このように、グラウンド用のビア導体９３ＧをＩＣチップ７の側端部に設けることで、インダクタの漏れ磁束に起因するノイズが、電子部品内蔵基板２に形成される信号ラインに結合し難くなる利点がある。なお、本実施形態における出力電圧用のビア導体９３Ｖｏ、及びスイッチ用のビア導体９３Ｓも、ＩＣチップ７の側端部に配置されている。
【００４６】
ここで、グラウンド用の配線パターン３２Ｇは、フィードバック用の配線パターン３２Ｆを囲むように形成され、インダクタ８の実装領域を覆うように略Ｌ字状に形成されるシールド層（第２シールド層）として機能する。グラウンド用の配線パターン３２Ｇは、他の配線パターン３２Ｖｉ，３２Ｅ，３２Ｆ，３２Ｓ，３２Ｍ、及び、ビア導体９２，９３が形成された以外の部分に、少なくとも積層されるインダクタ８の載置領域（実装領域）の一部と重なるように、なるべく広範囲に亘り形成されることが望ましい。
【００４７】
図１７は、図１４に示すＩＩＩ−ＩＩＩ線に沿って第３絶縁層４３を接地側に配置されたＩＣチップ７の出力端子７１〜７６の端部から平面視したときの電子部品内蔵基板２の構造図である。第３絶縁層４３の内部には、ＩＣチップ７が埋設され、ＩＣチップ７の各種出力端子７１〜７６及び第３配線層３３と接続するための各種ビア導体９３が形成される。これらの各種ビア導体９３は、ＩＣチップ７の一方側の端部に形成され、第２配線層３２に形成されたビア導体９３の略真上に設けられる。上述の如く、ＩＣチップ７は、インダクタ８側からより離間した側（接地側）に各種出力端子７１〜７６が配置されるように第３絶縁層４３内部に載置されている。
【００４８】
図１８は、図１４に示すＩＶ−ＩＶに沿って第３配線層３３を接地側から平面視したときの配線構造図である。第３配線層３３には、グラウンド用の配線パターン３３Ｇ、スイッチ用の配線パターン３３Ｓ、及び、出力電圧用の配線パターン３３Ｖｏが形成される。
【００４９】
グラウンド用の配線パターン３３Ｇは、第３配線層３３下に載置されるＩＣチップ７を覆うように又は略覆うように形成されたシールド層（第１シールド層）であって、本実施形態では、スイッチ用の配線パターン３３Ｓ、及び出力電圧用の配線パターン３３Ｖｏを除く、インダクタ８の載置領域（実装領域）の略全域を覆うように形成される。このように、インダクタ８とＩＣチップ７との間に広範囲に亘るシールド層を形成させることにより、インダクタ８の表面から発生する漏れ磁束に起因する電磁波ノイズの影響を、効果的に抑制又は遮断することが可能となる。加えて、電子部品内蔵基板２に形成される様々な信号ラインの相互干渉が防止され得る。さらに、制御回路Ｃにおいては、高い周波数でスイッチングの制御を行っていることから、急峻な信号の立ち上がり時や立下り時に特にノイズが発生し易いが、かかるシールド層を設けることにより、そのようなタイミングで発生し易いノイズの発生をも防止することができる。
【００５０】
本実施形態におけるグラウンド用の配線パターン３３Ｇには、複数の穴部３３０が形成されている。複数の穴部３３０を形成することによって、製造手順において、電子部品内蔵基板２を熱プレス等によって押圧する際に第３絶縁層４３と第３配線層３３との間に混入するガスが排除され、グラウンド用の配線パターン３３Ｇが平滑かつ均一に形成され得る。
【００５１】
図１９は、図１４に示すＶ−Ｖ線に沿って第４配線層３４を接地側から平面視したときの配線構造図である。第４配線層３４は、スイッチ用の配線パターン３４Ｓと出力電圧用の配線パターン３４Ｖｏとから構成され、それぞれの配線パターン３４Ｓ，３４Ｖｏはスイッチ用のビア導体９４Ｓと出力電圧用のビア導体９４Ｖｏのそれぞれに接続される。それらのビア導体９４Ｓ，９４Ｖｏは、第３配線層３３に形成されたビア導体９４Ｓ，９４Ｖｏの略直上に形成されている。それぞれの配線パターン３４Ｓ，３４Ｖｏは、電子部品内蔵基板２の中央部に形成されるそれぞれのビア導体９４Ｓ，９４Ｖｏから電子部品内蔵基板２の片側端部まで延在しており、インダクタ８が載置される領域の端部よりも外側に配置されるように形成されている。
【００５２】
そして、それぞれの配線パターン３４Ｓ，３４Ｖｏ上に電極パッド６１，６２が設置される。各電極パッド６１，６２は、それぞれの配線パターン３４Ｓ，３４Ｖｏの領域内であって、インダクタ８が載置される領域の端部よりも外側に配置されるように形成されている。このように電極パッド６１，６２は電子部品内蔵基板２の両端部に形成することができるので、インダクタ８の載置領域内にＤＣＤＣコンバータ１を実装することができる。
【００５３】
本実施形態によれば、第３配線層３３に所定の接地電位と接続されるグラウンド用の配線パターン３３Ｇを形成したことで、インダクタ８の近くに配置されるＩＣチップ７の安定な動作を確保することができ、ＤＣＤＣコンバータ１自体の誤動作を防止することができる。また、インダクタ８からの漏れ磁束がＩＣチップ７の周辺に位置する信号ラインと電磁結合してしまうことも阻止されるため、純度の高い信号伝送を行うことが可能となる。
【００５４】
さらに、第２配線層３２にも所定の接地電位と接続されるグラウンド用の配線パターン３２Ｇを形成したことにより、ＩＣチップ７が基板の上下から挟み込まれるようにシールドされるため、上述したノイズ抑止効果が一層高められる利点がある。加えて、第２配線層３２より下層に形成される信号ライン、特にフィードバック用の信号ラインの安定化を図ることができる。
【産業上の利用可能性】
【００５５】
以上説明したとおり、本発明の電子部品内蔵モジュールは、インダクタ等の第２の電子部品の近傍に配置されるＩＣチップ等の第１の電子部品の安定な動作を確保することができ、誤動作を確実に防止することができるとともに、純度の高い信号伝送を行うことができるので、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、並びにそれらの生産、製造等に広く且つ有効に利用することができる。
【符号の説明】
【００５６】
１…ＤＣＤＣコンバータ（電子部品内蔵モジュール）、２…電子部品内蔵基板、３…コア基板、Ｃ…制御回路、Ｓ１，Ｓ２…スイッチ回路、３…コア基板、７…ＩＣチップ（第１の電子部品）、８…インダクタ（第２の電子部品）、２１〜２５…電子部品内蔵基板の各種出力端子、３１〜３４…配線層、４１〜４５…絶縁層、６１，６２…電極パッド、７１〜７６…ＩＣチップの各種出力端子、８１…接合部、９２〜９５…ビア導体、９２Ｈ〜９５Ｈ…ビアホール、３３０…穴部、ＶIN…入力電圧、ＶOUT…出力電圧。
【特許請求の範囲】
【請求項１】
第１の電子部品が内蔵された基板と、
前記基板上に載置された第２の電子部品と、
前記基板の内部において前記第１の電子部品と前記第２の電子部品との間に設けられており、且つ、所定の接地電位に接続された第１シールド層と、
を有する電子部品内蔵モジュール。
【請求項２】
前記第１シールド層は、前記接地電位に接続されたグラウンド端子にビア導体を介して接続され、
前記ビア導体は、前記第１の電子部品の側端部側に配置され、且つ、前記第１シールド層から前記グラウンド端子まで延設される、
請求項１記載の電子部品内蔵モジュール。
【請求項３】
前記ビア導体は、前記基板の厚み方向に沿って直線状に延設される、
請求項２記載の電子部品内蔵モジュール。
【請求項４】
前記第１シールド層は、前記基板の面方向における前記第１の電子部品の実装領域を覆うように形成される、
請求項１から３のいずれか１項に記載の電子部品内蔵モジュール。
【請求項５】
前記第１の電子部品は、該第１の電子部品の出力端子が、前記第２の電子部品とは反対側を向くように配置される、
請求項１から４のいずれか１項に記載の電子部品内蔵モジュール。
【請求項６】
前記基板の内部において前記第１シールド層よりも下層に形成されており、且つ、前記接地電位に接続された第２シールド層を有する、
請求項１から５のいずれか１項に記載の電子部品内蔵モジュール。
【請求項１】
第１の電子部品が内蔵された基板と、
前記基板上に載置された第２の電子部品と、
前記基板の内部において前記第１の電子部品と前記第２の電子部品との間に設けられており、且つ、所定の接地電位に接続された第１シールド層と、
を有する電子部品内蔵モジュール。
【請求項２】
前記第１シールド層は、前記接地電位に接続されたグラウンド端子にビア導体を介して接続され、
前記ビア導体は、前記第１の電子部品の側端部側に配置され、且つ、前記第１シールド層から前記グラウンド端子まで延設される、
請求項１記載の電子部品内蔵モジュール。
【請求項３】
前記ビア導体は、前記基板の厚み方向に沿って直線状に延設される、
請求項２記載の電子部品内蔵モジュール。
【請求項４】
前記第１シールド層は、前記基板の面方向における前記第１の電子部品の実装領域を覆うように形成される、
請求項１から３のいずれか１項に記載の電子部品内蔵モジュール。
【請求項５】
前記第１の電子部品は、該第１の電子部品の出力端子が、前記第２の電子部品とは反対側を向くように配置される、
請求項１から４のいずれか１項に記載の電子部品内蔵モジュール。
【請求項６】
前記基板の内部において前記第１シールド層よりも下層に形成されており、且つ、前記接地電位に接続された第２シールド層を有する、
請求項１から５のいずれか１項に記載の電子部品内蔵モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−２３８９２５（Ｐ２０１０−２３８９２５Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２００９−８５４８３（Ｐ２００９−８５４８３）
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２１年３月３１日（２００９．３．３１）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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