電源回路
【課題】 デバイス特性のバラツキによる出力電圧への影響を低減した電源回路を提供する。
【解決手段】 電源回路は、カレントミラーを有する構成であり、基準電圧を発生させる。複数のトランジスタＭＰ１〜ＭＰ３がカレントミラーを構成する。複数のバラツキ緩和用素子ｒ１〜ｒ３がトランジスタＭＰ１〜ＭＰ３の各々に直列に接続されており、トランジスタＭＰ１〜ＭＰ３の特性バラツキの影響を低減する。それにより、デバイス特性のバラツキによる電源回路の出力電圧への影響が低減される。
【解決手段】 電源回路は、カレントミラーを有する構成であり、基準電圧を発生させる。複数のトランジスタＭＰ１〜ＭＰ３がカレントミラーを構成する。複数のバラツキ緩和用素子ｒ１〜ｒ３がトランジスタＭＰ１〜ＭＰ３の各々に直列に接続されており、トランジスタＭＰ１〜ＭＰ３の特性バラツキの影響を低減する。それにより、デバイス特性のバラツキによる電源回路の出力電圧への影響が低減される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー部を有する電源回路に関する。
【背景技術】
【０００２】
基準電源電圧を発生させる回路として、カレントミラー部を有するバンドギャップ電源回路が用いられている（例えば、特許文献１参照）。
【０００３】
図２は、従来のバンドギャップ電源回路の構成を示す概略回路図である。図２を参照すると、従来のバンドギャップ電源回路は、トランジスタＭＰ１〜ＭＰ３、トランジスタＭＮ１、ＭＮ２、トランジスタＢ１〜Ｂ３、および抵抗Ｒ１、Ｒ２を有している。
【０００４】
計算の簡便のため、トランジスタＭＰ１〜ＭＰ３は互いに同じサイズのＰＭＯＳトランジスタ、トランジスタＭＮ１、ＭＮ２は互いに同じサイズのＮＭＯＳトランジスタとする。トランジスタＢ１〜Ｂ３はＰＮＰ型バイポーラトランジスタである。トランジスタＢ１とトランジスタＢ３はエミッタサイズが同じであり、トランジスタＢ２はトランジスタＢ１よりエミッタサイズが大きいものとする。
【０００５】
外部から与えられる電源Ｖｃｃから順に、トランジスタＭＰ１、トランジスタＭＮ１、トランジスタＢ１が直列接続されている。同様に、電源Ｖｃｃから順に、トランジスタＭＰ２、トランジスタＭＮ２、抵抗Ｒ１、トランジスタＢ２が直列接続されている。また、電源Ｖｃｃから順に、トランジスタＭＰ３、抵抗Ｒ２、トランジスタＢ３が直列接続されている。また、トランジスタＭＰ１〜ＭＰ３はカレントミラー部を構成している。そして、トランジスタＭＰ３と抵抗Ｒ２の接続点から出力電圧ＢＧＲＥＦが出力されている。
【０００６】
ここでは、トランジスタＭＰ１，ＭＰ２，ＭＰ３に流れる電流をそれぞれＩ１，Ｉ２，Ｉ３とする。抵抗Ｒ１の両端の電位差をΔＶＢＥとする。
【０００７】
また、抵抗Ｒ１，Ｒ２はＢＧＲＥＦの温度依存性が最小となるように適切な値に設定されているものとする。
【０００８】
さらにトランジスタＢ１，Ｂ２，Ｂ３のベース・エミッタ間電圧をそれぞれＶＢＥ１，ＶＢＥ２，ＶＢＥとする。
【０００９】
以上のような構成を有する従来のバンドギャップ電源回路は、電源Ｖｃｃを与えることにより出力電圧として基準電源電圧を発生させる。この出力電圧ＢＧＲＥＦは式（１）により示される。
【００１０】
【数１】
【００１１】
一方、抵抗Ｒ１の両端の電位差ΔＶＢＥは式（２）により示され、トランジスタＭＰ３に流れる電流Ｉ３は式（３）により示される。
【００１２】
【数２】
【００１３】
式（２）および式（３）から式（４）が得られる。
【００１４】
【数３】
【００１５】
この式（４）を式（１）に代入すると式（５）が得られる。
【００１６】
【数４】
【００１７】
一方、ここでＰＭＯＳトランジスタの特性バラツキがないものとし、トランジスタＭＰ２の閾値電圧ＶｔｈにおいてトランジスタＭＰ１に対するオフセットがないものとすれば、トランジスタＭＰ１とトランジスタＭＰ２を流れる電流Ｉ２、Ｉ１は、式（６）に示すように、等しくなる。
【００１８】
【数５】
【００１９】
また、式（７）が成り立ち、さらに、トランジスタＢ１のエミッタ面積をＡ１とし、トランジスタＢ２のエミッタ面積をＡ２とし、素電荷をｑとし、ボルツマン定数をｋとし、ＰＮ接合の絶対温度をＴとすると式（８）が成り立つ。
【００２０】
【数６】
【００２１】
式（８）を変形すると式（９）が得られる。
【００２２】
【数７】
【００２３】
この式（９）に式（６）および式（７）を代入すると式（１０）となる。
【００２４】
【数８】
【００２５】
式（５）および式（１０）より、出力電圧ＢＧＲＥＦは、
【００２６】
【数９】
【００２７】
と表される。なお、ＶＢＥは負の温度依存性を持つが、Ｒ２／Ｒ１を調節することにより温度依存性をキャンセルできることが分かる。
【特許文献１】特開２００１−２０２１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上述では、トランジスタＭＰ２の閾値電圧Ｖｔｈにオフセットがない場合を示したが、実際には、ＰＭＯＳトランジスタの特性のバラツキによりオフセットが生じる場合がある。そして、その結果、バンドギャップ電源回路の出力電圧にはズレが生じる。
【００２９】
まず、トランジスタＭＰ２の閾値電圧ＶｔｈにおけるトランジスタＭＰ１に対するオフセットがΔＶｐだけある場合を想定する。トランジスタＭＰ１の閾値電圧ＶｔｈをＶｐとすると、トランジスタＭＰ２の閾値電圧ＶｔｈはＶｐ＋ΔＶｐとなる。
【００３０】
ここでトランジスタＭＰ１，ＭＰ２のＳパラメータをＳとすると、上述した式（６）は成立せず、その代わりに、トランジスタＭＰ１、ＭＰ２に流れる電流Ｉ２′、Ｉ１′の関係は式（６′）により示される。
【００３１】
【数１０】
【００３２】
このため上述した式（１０）は式（１０′）となる。
【００３３】
【数１１】
【００３４】
式（５）によれば、出力電圧ＢＧＲＥＦに生じるズレΔＢＧＲＥＦ（＝ＢＧＲＥＦ´−ＢＧＲＥＦ）は式（１２）により示される。
【００３５】
【数１２】
【００３６】
式（１２）に式（１０）および式（１０′）を代入すると、式（１３）が得られる。
【００３７】
【数１３】
【００３８】
ここで、具体的な一例として、Ｒ２／Ｒ１＝８、Ｔ＝２７℃、Ｓ＝９０ｍＶ／Ｋであるとすると、出力電圧のズレΔＢＧＲＥＦは、
【００３９】
【数１４】
【００４０】
となり、これだけのズレを生じることが分かる。
【００４１】
次に、トランジスタＭＰ３の閾値電圧ＶｔｈにおけるトランジスタＭＰ２に対するオフセットがΔＶｐだけある場合を想定する。トランジスタＭＰ２の閾値電圧ＶｔｈをＶｐとすると、トランジスタＭＰ３の閾値電圧ＶｔｈはＶｐ＋ΔＶｐとなる。
【００４２】
ここでトランジスタＭＰ２，ＭＰ３のＳパラメータをＳとすると、上述した式（３）は成立せず、その代わりに、トランジスタＭＰ２、ＭＰ３に流れる電流Ｉ３′、Ｉ２′の関係は式（３′）により示される。
【００４３】
【数１５】
【００４４】
このため上述した式（４）は式（４′）となる。
【００４５】
【数１６】
【００４６】
この式（４′）を式（１）に代入すると、
【００４７】
【数１７】
【００４８】
となる。そして、式（５′）および式（５）より、出力電圧のズレΔＢＧＲＥＦは、
【００４９】
【数１８】
【００５０】
と示される。この式（１４）に式（１０）を代入すると、
【００５１】
【数１９】
【００５２】
となる。
【００５３】
ここで、具体的な一例として、Ｒ２／Ｒ１＝８、Ａ２／Ａ１＝８、Ｔ＝２７℃、Ｓ＝９０ｍＶ／Ｋであるとすると、出力電圧のズレΔＢＧＲＥＦは、
【００５４】
【数２０】
【００５５】
となり、これだけのズレを生じることが分かる。
【００５６】
次に、トランジスタＭＮ２の閾値電圧ＶｔｈにおけるトランジスタＭＮ１に対するオフセットがΔＶｎだけある場合を想定する。トランジスタＭＮ１の閾値電圧ＶｔｈをＶｎとすると、トランジスタＭＮ２の閾値電圧ＶｔｈはＶｎ＋ΔＶｎとなる。
【００５７】
その場合、上述した式（５）におけるΔＶＢＥに−ΔＶｎが加算されることとなる。そのため、出力電圧のズレΔＢＧＲＥＦは、
【００５８】
【数２１】
【００５９】
となる。ここで、具体的な一例として、Ｒ２／Ｒ１＝８であるとすると、出力電圧のズレΔＢＧＲＥＦは、
【００６０】
【数２２】
【００６１】
となり、これだけのズレを生じることが分かる。
【００６２】
図３は、３つの具体例における閾値電圧Ｖｔｈのオフセットと出力電圧のズレΔＢＧＲＥＦとの関係を示すグラフである。図３において、式（１３′）、式（１５′）、式（１６′）によって示された出力電力のズレΔＢＧＲＥＦがそれぞれ９１、９２、９３に示されている。閾値電圧Ｖｔｈに２０ｍＶ程度のオフセットが生じることにより、出力電圧ＢＧＲＥＦには最大３００ｍＶ程度のズレが生じることが分かる。つまり、閾値電圧Ｖｔｈに生じたオフセットの１０倍以上のズレが出力電圧に生じる可能性がある。
【００６３】
また、ここでは計算の簡便のため、トランジスタＭＰ１〜ＭＰ２、ＭＮ１とＭＮ２は同一サイズ、トランジスタＢ１とＢ３は同一サイズとしたが、そうでない場合も同様に閾値電圧Ｖｔｈの影響で出力電圧ＢＧＲＥＦに大きなズレが生じる。
【００６４】
以上説明したように、従来のバンドギャップ電源回路においては、デバイス特性の微小なバラツキが出力電圧に大きな影響を与える可能性があるという問題があった。
【００６５】
実際のＬＳＩでは異方性・レイアウト形状依存などにより特性にバラツキが生じるが、ある程度のバラツキは許容範囲内とされる。しかし、バンドギャップ電源回路では、ＬＳＩの低電圧化が進むに従って、カレントミラー部を飽和領域で動作させることが困難になってきている。そのため、通常の回路では許容される程度の微小なバラツキがバンドギャップ電源回路では大きな出力電圧のズレとなって現れ、許容できないものとなっていた。
【００６６】
本発明の目的は、デバイス特性のバラツキによる出力電圧への影響を低減した電源回路を提供することである。
【課題を解決するための手段】
【００６７】
上記目的を達成するために、本発明の電源回路は、
基準電圧を発生させる電源回路であって、
カレントミラーを構成し、前記基準電圧を発生させる複数のＭＯＳトランジスタと、
前記トランジスタの各々に直列に接続された複数のバラツキ緩和用素子とを有している。
【００６８】
したがって、本発明によれば、カレントミラーを構成する複数のトランジスタに、それらの特性バラツキの影響を低減するバラツキ緩和用素子が直列に接続されているので、デバイス特性のバラツキによる出力電圧への影響が低減される。
【００６９】
また、前記バラツキ緩和用素子は、前記トランジスタの各々と外部電源の間に接続された抵抗であるとしてもよい。
【００７０】
これによれば、バラツキ緩和用素子は、トランジスタの各々と電源との間に接続されているので、トランジスタの閾値電圧のバラツキによる出力電圧への影響を低減することができる。
【００７１】
また、前記バラツキ緩和用素子は、前記トランジスタのソースと前記外部電源の間に接続された抵抗であるとしてもよい。
【００７２】
また、前記バラツキ緩和用素子は、デバイスのバラツキで生じる複数の前記トランジスタ間の閾値電圧の差による前記基準電圧のズレを所定範囲内に低減する抵抗値を有する抵抗であるとしてもよい。
【００７３】
また、前記バラツキ緩和用素子は、前記基準電圧を所定マージンの範囲内で発生可能な範囲における最大の抵抗値を有する抵抗であるとしてもよい。
【００７４】
また、複数の前記トランジスタのＳ係数をＳとし、いずれか１つのトランジスタを流れる電流値をＩ１とし、該トランジスタと他のトランジスタとの閾値電圧の差をΔＶｔとし、複数の前記バラツキ緩和用素子の抵抗値をＲとしたとき、−ΔＶｔ／（Ｒ＋（Ｓ／（ｌｎ１０・Ｉ１）））で近似される電流差ΔＩが所定値となるように該抵抗値Ｒを選択することとしてもよい。
【発明の効果】
【００７５】
本発明によれば、カレントミラーを構成する複数のトランジスタに、それらの特性バラツキの影響を低減するバラツキ緩和用素子が直列に接続されているので、デバイス特性のバラツキによる出力電圧への影響が低減される。
【発明を実施するための最良の形態】
【００７６】
本発明を実施するための形態について図面を参照して詳細に説明する。
【００７７】
図１は、本実施形態のバンドギャップ電源回路の構成を示す概略回路図である。図１を参照すると、本実施形態のバンドギャップ電源回路は、トランジスタＭＰ１〜ＭＰ３、トランジスタＭＮ１、ＭＮ２、ダイオードＤ１〜Ｄ３、抵抗Ｒ１、Ｒ２、および抵抗ｒ１〜ｒ３を有している。
【００７８】
計算の簡便のため、トランジスタＭＰ１〜ＭＰ３は互いに同じサイズのＰＭＯＳトランジスタ、トランジスタＭＮ１、ＭＮ２は互いに同じサイズのＮＭＯＳトランジスタとする。ダイオードＤ１〜Ｄ３は一例としてダイオードであるとするが、ダイオードと同様のＩ−Ｖ特性および温度依存性を有する素子であれば他のものであってもよい。例えば、ダイオードＤ１〜Ｄ３としてバイポーラトランジスタあるいはＭＯＳトランジスタを用いてもよい。ダイオードＤ１とダイオードＤ３はＰＮ接合面積が同じとする。また、ダイオードＤ２はダイオードＤ１よりＰＮ接合面積が大きいものとする。
【００７９】
電源Ｖｃｃから順に、抵抗ｒ１、トランジスタＭＰ１、トランジスタＭＮ１、ダイオードＤ１が直列接続されている。同様に、電源Ｖｃｃから順に、抵抗ｒ２、トランジスタＭＰ２、トランジスタＭＮ２、抵抗Ｒ１、ダイオードＤ２が直列接続されている。また、電源Ｖｃｃから順に、抵抗ｒ３、トランジスタＭＰ３、抵抗Ｒ２、ダイオードＤ３が直列接続されている。また、トランジスタＭＰ１〜ＭＰ３はカレントミラー部を構成している。そして、トランジスタＭＰ３と抵抗Ｒ２の接続点から出力電圧ＢＧＲＥＦが出力されている。
【００８０】
ここでは、トランジスタＭＰ１，ＭＰ２，ＭＰ３に流れる電流をそれぞれＩ１，Ｉ２，Ｉ３とする。抵抗Ｒ１の両端の電位差をΔＶＢＥとする。
【００８１】
また、抵抗Ｒ１，Ｒ２はＢＧＲＥＦの温度依存性が最小となるように適切な値に設定されているものとする。
【００８２】
ただし、トランジスタＭＰ１とトランジスタＭＰ２には閾値電圧Ｖｔｈに微小な差（オフセット）ΔＶｔｐがあるものとする。この差により、トランジスタＭＰ１に流れる電流Ｉ１と、トランジスタＭＰ２に流れる電流Ｉ２とには電流誤差ΔＩが生じるものとする。また、ＭＯＳトランジスタであるトランジスタＭＰ１〜ＭＰ３およびトランジスタＭＮ１、ＭＮ２のＳ係数をＳとする。
【００８３】
本実施形態のバンドギャップ電源回路は、トランジスタＭＰ１のソースと電源Ｖｃｃの間に抵抗ｒ１が、トランジスタＭＰ２のソースと電源Ｖｃｃの間に抵抗ｒ２が、トランジスタＭＰ３のソースと電源Ｖｃｃの間に抵抗ｒ３が挿入されている点を特徴の１つとしている。
【００８４】
トランジスタＭＰ１とトランジスタＭＰ２には閾値電圧Ｖｔｈに微小な差ΔＶｔｐがあるので、トランジスタＭＰ１のゲート・ソース電圧Ｖｇｓ１とトランジスタＭＰ２のゲート・ソース電圧Ｖｇｓ２の間には式（１７）の関係がある。
【００８５】
【数２３】
【００８６】
また、トランジスタＭＰ１に流れる電流Ｉ１とトランジスタＭＰ２に流れる電流Ｉ２の各々は式（１８）と式（１９）によって示すことができる。
【００８７】
【数２４】
【００８８】
したがって、式（１７）〜式（１９）より式（２０）が得られる。
【００８９】
【数２５】
【００９０】
式（２０）を変形すると、
【００９１】
【数２６】
【００９２】
となり、さらに、一次近似（ｌｎ（１＋ｘ）≒ｘ）を用いれば、
【００９３】
【数２７】
【００９４】
となる。
【００９５】
一方、本実施形態では、抵抗ｒ１と抵抗ｒ２は同一の抵抗値を有している。その抵抗値をＲとすると、
【００９６】
【数２８】
【００９７】
が成り立つので、電流Ｉ１と電流Ｉ２の電流差をΔＩとして、これを変形すると、
【００９８】
【数２９】
【００９９】
が得られる。式（２２）および式（２４）よりΔＩとＲの関係は、
【０１００】
【数３０】
【０１０１】
となる。これより、電流差ΔＩは式（２６）により近似される。
【０１０２】
【数３１】
【０１０３】
ここで具体的な一例として、Ｓ＝９０ｍＶであるとすると、式（２６）より電流差ΔＩは、
【０１０４】
【数３２】
【０１０５】
となる。
【０１０６】
したがって、以上説明したように、本実施形態の電源回路によれば、カレントミラー部を構成する複数のトランジスタＭＰ１〜ＭＰ３に、それらの特性バラツキの影響を低減する抵抗値Ｒの抵抗ｒ１〜ｒ３が直列に接続されているので、抵抗値Ｒがゼロの場合と比べて電流差ΔＩが低減され、デバイス特性のバラツキによる出力電圧への影響を低減することができる。
【０１０７】
また、抵抗ｒ１〜ｒ３は、トランジスタＭＰ１〜ＭＰ３の各々と電源Ｖｃｃとの間に接続されているので、トランジスタの閾値電圧Ｖｔｈのバラツキによる出力電圧への影響を低減することができる。
【０１０８】
また、式（２６）より、抵抗値Ｒを選択することにより、この閾値電圧Ｖｔｈの差ΔＶｔｐに対する電流差ΔＩを小さく抑えることができ、特性バラツキの補正効果を上げることができる。特性バラツキによる出力電圧の変化は、できるだけ少ないことが望ましいが、出力電圧あるいは電流差の許容範囲は、電源回路を適用する対象の回路構成などにより要求条件として定まる。電流差ΔＩで表される特性バラツキの影響を、その要求条件として定まる所定の範囲内に抑えるために適当な抵抗値Ｒを選択することにより、出力電圧の変化を良好に低減することができる。
【０１０９】
また、式（２６）より、抵抗値Ｒが大きいほどバラツキ補正の効果は大きいといえる。しかし、抵抗値Ｒが大きくなれば、それだけ電圧降下が生じることとなる。その結果、電源回路を適用する回路の電源動作マージンが削られることとなる。許容可能な電源動作マージンは電源回路を適用する回路により異なるので、その電源動作マージンの範囲内で抵抗値Ｒを最大とすればよい。それにより、本実施形態の電源回路は、電源動作マージン内の出力電圧を出力し、かつ特性バラツキによる出力電圧への影響を低減することができる。
【０１１０】
具体的な一例として、Ｉ１＝１μＡ、ΔＶｔｐ＝１０ｍＶ、Ｒ＝１００ｋオームとすると式（２７）より、電流差ΔＩ≒０．０７μＡ（誤差７％）となる。抵抗ｒ１〜ｒ３を用いない場合、すなわち抵抗値Ｒ＝０オームの場合には、ΔＩ≒０．２６μＡ（誤差２６％）なので、電流誤差が２６％から７％に低減されているといえる。
【０１１１】
また、ここでは計算の簡便のため、トランジスタＭＰ１〜ＭＰ３、ＭＮ１とＭＮ２は同一サイズ、ダイオードＤ１とダイオードＤ３も同一サイズとしたが、そうでない場合も同様に抵抗値Ｒの効果で出力電圧ＢＧＲＥＦの変化を低減することができる。
（バイポーラトランジスタを用いた回路との差異）
なお、上記のように抵抗を挿入した構成は、例えばソースノードをエミッタ、ドレインノードをコレクタ、ゲートノードをベースに置き換え、ＰＮＰ型バイポーラトランジスタを用いた回路において採用された例が既に開示されている（例えば、特開平０６−０６２５３１号公報、特開平０２−１６５２１２号公報参照）。
【０１１２】
バイポーラトランジスタを用いた回路においては、バイポーラトランジスタに特有なベース電流に起因するカレントミラー特性の改善、バイポーラトランジスタに特有なアーリー電圧による電圧依存性に起因する回路特性改善のために必要な構成である。したがって、バイポーラトランジスタを用いた回路においては、デバイスバラツキとは無関係に抵抗素子の挿入が必要とされる。
【０１１３】
これに対して、ＭＯＳトランジスタを用いた回路においては、バイポーラトランジスタに見られるベース電流はほぼ存在せず、またバイポーラトランジスタに見られるアーリー電圧による電圧依存性は小さく通常問題とならない。そのため、従来、バイポーラトランジスタを用いた回路では、電圧動作マージンを低下させないために抵抗が挿入されることはなかった。
【０１１４】
本実施形態において、ＭＯＳトランジスタを用いた回路において抵抗を挿入した構成は、バラツキ対策としてカレントミラー電流の変化を低減するという技術的な要請に対応するものであり、バイポーラトランジスタにおける構成とは思想が異なる。
【図面の簡単な説明】
【０１１５】
【図１】本実施形態のバンドギャップ電源回路の構成を示す概略回路図である。
【図２】従来のバンドギャップ電源回路の構成を示す概略回路図である。
【図３】３つの具体例における閾値電圧Ｖｔｈのオフセットと出力電圧のズレΔＢＧＲＥＦとの関係を示すグラフである。
【符号の説明】
【０１１６】
ＭＰ１〜ＭＰ３ トランジスタ
ＭＮ１、ＭＮ２ トランジスタ
Ｄ１〜Ｄ３ ダイオード
Ｒ１、Ｒ２、ｒ１〜ｒ３ 抵抗
【技術分野】
【０００１】
本発明は、カレントミラー部を有する電源回路に関する。
【背景技術】
【０００２】
基準電源電圧を発生させる回路として、カレントミラー部を有するバンドギャップ電源回路が用いられている（例えば、特許文献１参照）。
【０００３】
図２は、従来のバンドギャップ電源回路の構成を示す概略回路図である。図２を参照すると、従来のバンドギャップ電源回路は、トランジスタＭＰ１〜ＭＰ３、トランジスタＭＮ１、ＭＮ２、トランジスタＢ１〜Ｂ３、および抵抗Ｒ１、Ｒ２を有している。
【０００４】
計算の簡便のため、トランジスタＭＰ１〜ＭＰ３は互いに同じサイズのＰＭＯＳトランジスタ、トランジスタＭＮ１、ＭＮ２は互いに同じサイズのＮＭＯＳトランジスタとする。トランジスタＢ１〜Ｂ３はＰＮＰ型バイポーラトランジスタである。トランジスタＢ１とトランジスタＢ３はエミッタサイズが同じであり、トランジスタＢ２はトランジスタＢ１よりエミッタサイズが大きいものとする。
【０００５】
外部から与えられる電源Ｖｃｃから順に、トランジスタＭＰ１、トランジスタＭＮ１、トランジスタＢ１が直列接続されている。同様に、電源Ｖｃｃから順に、トランジスタＭＰ２、トランジスタＭＮ２、抵抗Ｒ１、トランジスタＢ２が直列接続されている。また、電源Ｖｃｃから順に、トランジスタＭＰ３、抵抗Ｒ２、トランジスタＢ３が直列接続されている。また、トランジスタＭＰ１〜ＭＰ３はカレントミラー部を構成している。そして、トランジスタＭＰ３と抵抗Ｒ２の接続点から出力電圧ＢＧＲＥＦが出力されている。
【０００６】
ここでは、トランジスタＭＰ１，ＭＰ２，ＭＰ３に流れる電流をそれぞれＩ１，Ｉ２，Ｉ３とする。抵抗Ｒ１の両端の電位差をΔＶＢＥとする。
【０００７】
また、抵抗Ｒ１，Ｒ２はＢＧＲＥＦの温度依存性が最小となるように適切な値に設定されているものとする。
【０００８】
さらにトランジスタＢ１，Ｂ２，Ｂ３のベース・エミッタ間電圧をそれぞれＶＢＥ１，ＶＢＥ２，ＶＢＥとする。
【０００９】
以上のような構成を有する従来のバンドギャップ電源回路は、電源Ｖｃｃを与えることにより出力電圧として基準電源電圧を発生させる。この出力電圧ＢＧＲＥＦは式（１）により示される。
【００１０】
【数１】
【００１１】
一方、抵抗Ｒ１の両端の電位差ΔＶＢＥは式（２）により示され、トランジスタＭＰ３に流れる電流Ｉ３は式（３）により示される。
【００１２】
【数２】
【００１３】
式（２）および式（３）から式（４）が得られる。
【００１４】
【数３】
【００１５】
この式（４）を式（１）に代入すると式（５）が得られる。
【００１６】
【数４】
【００１７】
一方、ここでＰＭＯＳトランジスタの特性バラツキがないものとし、トランジスタＭＰ２の閾値電圧ＶｔｈにおいてトランジスタＭＰ１に対するオフセットがないものとすれば、トランジスタＭＰ１とトランジスタＭＰ２を流れる電流Ｉ２、Ｉ１は、式（６）に示すように、等しくなる。
【００１８】
【数５】
【００１９】
また、式（７）が成り立ち、さらに、トランジスタＢ１のエミッタ面積をＡ１とし、トランジスタＢ２のエミッタ面積をＡ２とし、素電荷をｑとし、ボルツマン定数をｋとし、ＰＮ接合の絶対温度をＴとすると式（８）が成り立つ。
【００２０】
【数６】
【００２１】
式（８）を変形すると式（９）が得られる。
【００２２】
【数７】
【００２３】
この式（９）に式（６）および式（７）を代入すると式（１０）となる。
【００２４】
【数８】
【００２５】
式（５）および式（１０）より、出力電圧ＢＧＲＥＦは、
【００２６】
【数９】
【００２７】
と表される。なお、ＶＢＥは負の温度依存性を持つが、Ｒ２／Ｒ１を調節することにより温度依存性をキャンセルできることが分かる。
【特許文献１】特開２００１−２０２１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上述では、トランジスタＭＰ２の閾値電圧Ｖｔｈにオフセットがない場合を示したが、実際には、ＰＭＯＳトランジスタの特性のバラツキによりオフセットが生じる場合がある。そして、その結果、バンドギャップ電源回路の出力電圧にはズレが生じる。
【００２９】
まず、トランジスタＭＰ２の閾値電圧ＶｔｈにおけるトランジスタＭＰ１に対するオフセットがΔＶｐだけある場合を想定する。トランジスタＭＰ１の閾値電圧ＶｔｈをＶｐとすると、トランジスタＭＰ２の閾値電圧ＶｔｈはＶｐ＋ΔＶｐとなる。
【００３０】
ここでトランジスタＭＰ１，ＭＰ２のＳパラメータをＳとすると、上述した式（６）は成立せず、その代わりに、トランジスタＭＰ１、ＭＰ２に流れる電流Ｉ２′、Ｉ１′の関係は式（６′）により示される。
【００３１】
【数１０】
【００３２】
このため上述した式（１０）は式（１０′）となる。
【００３３】
【数１１】
【００３４】
式（５）によれば、出力電圧ＢＧＲＥＦに生じるズレΔＢＧＲＥＦ（＝ＢＧＲＥＦ´−ＢＧＲＥＦ）は式（１２）により示される。
【００３５】
【数１２】
【００３６】
式（１２）に式（１０）および式（１０′）を代入すると、式（１３）が得られる。
【００３７】
【数１３】
【００３８】
ここで、具体的な一例として、Ｒ２／Ｒ１＝８、Ｔ＝２７℃、Ｓ＝９０ｍＶ／Ｋであるとすると、出力電圧のズレΔＢＧＲＥＦは、
【００３９】
【数１４】
【００４０】
となり、これだけのズレを生じることが分かる。
【００４１】
次に、トランジスタＭＰ３の閾値電圧ＶｔｈにおけるトランジスタＭＰ２に対するオフセットがΔＶｐだけある場合を想定する。トランジスタＭＰ２の閾値電圧ＶｔｈをＶｐとすると、トランジスタＭＰ３の閾値電圧ＶｔｈはＶｐ＋ΔＶｐとなる。
【００４２】
ここでトランジスタＭＰ２，ＭＰ３のＳパラメータをＳとすると、上述した式（３）は成立せず、その代わりに、トランジスタＭＰ２、ＭＰ３に流れる電流Ｉ３′、Ｉ２′の関係は式（３′）により示される。
【００４３】
【数１５】
【００４４】
このため上述した式（４）は式（４′）となる。
【００４５】
【数１６】
【００４６】
この式（４′）を式（１）に代入すると、
【００４７】
【数１７】
【００４８】
となる。そして、式（５′）および式（５）より、出力電圧のズレΔＢＧＲＥＦは、
【００４９】
【数１８】
【００５０】
と示される。この式（１４）に式（１０）を代入すると、
【００５１】
【数１９】
【００５２】
となる。
【００５３】
ここで、具体的な一例として、Ｒ２／Ｒ１＝８、Ａ２／Ａ１＝８、Ｔ＝２７℃、Ｓ＝９０ｍＶ／Ｋであるとすると、出力電圧のズレΔＢＧＲＥＦは、
【００５４】
【数２０】
【００５５】
となり、これだけのズレを生じることが分かる。
【００５６】
次に、トランジスタＭＮ２の閾値電圧ＶｔｈにおけるトランジスタＭＮ１に対するオフセットがΔＶｎだけある場合を想定する。トランジスタＭＮ１の閾値電圧ＶｔｈをＶｎとすると、トランジスタＭＮ２の閾値電圧ＶｔｈはＶｎ＋ΔＶｎとなる。
【００５７】
その場合、上述した式（５）におけるΔＶＢＥに−ΔＶｎが加算されることとなる。そのため、出力電圧のズレΔＢＧＲＥＦは、
【００５８】
【数２１】
【００５９】
となる。ここで、具体的な一例として、Ｒ２／Ｒ１＝８であるとすると、出力電圧のズレΔＢＧＲＥＦは、
【００６０】
【数２２】
【００６１】
となり、これだけのズレを生じることが分かる。
【００６２】
図３は、３つの具体例における閾値電圧Ｖｔｈのオフセットと出力電圧のズレΔＢＧＲＥＦとの関係を示すグラフである。図３において、式（１３′）、式（１５′）、式（１６′）によって示された出力電力のズレΔＢＧＲＥＦがそれぞれ９１、９２、９３に示されている。閾値電圧Ｖｔｈに２０ｍＶ程度のオフセットが生じることにより、出力電圧ＢＧＲＥＦには最大３００ｍＶ程度のズレが生じることが分かる。つまり、閾値電圧Ｖｔｈに生じたオフセットの１０倍以上のズレが出力電圧に生じる可能性がある。
【００６３】
また、ここでは計算の簡便のため、トランジスタＭＰ１〜ＭＰ２、ＭＮ１とＭＮ２は同一サイズ、トランジスタＢ１とＢ３は同一サイズとしたが、そうでない場合も同様に閾値電圧Ｖｔｈの影響で出力電圧ＢＧＲＥＦに大きなズレが生じる。
【００６４】
以上説明したように、従来のバンドギャップ電源回路においては、デバイス特性の微小なバラツキが出力電圧に大きな影響を与える可能性があるという問題があった。
【００６５】
実際のＬＳＩでは異方性・レイアウト形状依存などにより特性にバラツキが生じるが、ある程度のバラツキは許容範囲内とされる。しかし、バンドギャップ電源回路では、ＬＳＩの低電圧化が進むに従って、カレントミラー部を飽和領域で動作させることが困難になってきている。そのため、通常の回路では許容される程度の微小なバラツキがバンドギャップ電源回路では大きな出力電圧のズレとなって現れ、許容できないものとなっていた。
【００６６】
本発明の目的は、デバイス特性のバラツキによる出力電圧への影響を低減した電源回路を提供することである。
【課題を解決するための手段】
【００６７】
上記目的を達成するために、本発明の電源回路は、
基準電圧を発生させる電源回路であって、
カレントミラーを構成し、前記基準電圧を発生させる複数のＭＯＳトランジスタと、
前記トランジスタの各々に直列に接続された複数のバラツキ緩和用素子とを有している。
【００６８】
したがって、本発明によれば、カレントミラーを構成する複数のトランジスタに、それらの特性バラツキの影響を低減するバラツキ緩和用素子が直列に接続されているので、デバイス特性のバラツキによる出力電圧への影響が低減される。
【００６９】
また、前記バラツキ緩和用素子は、前記トランジスタの各々と外部電源の間に接続された抵抗であるとしてもよい。
【００７０】
これによれば、バラツキ緩和用素子は、トランジスタの各々と電源との間に接続されているので、トランジスタの閾値電圧のバラツキによる出力電圧への影響を低減することができる。
【００７１】
また、前記バラツキ緩和用素子は、前記トランジスタのソースと前記外部電源の間に接続された抵抗であるとしてもよい。
【００７２】
また、前記バラツキ緩和用素子は、デバイスのバラツキで生じる複数の前記トランジスタ間の閾値電圧の差による前記基準電圧のズレを所定範囲内に低減する抵抗値を有する抵抗であるとしてもよい。
【００７３】
また、前記バラツキ緩和用素子は、前記基準電圧を所定マージンの範囲内で発生可能な範囲における最大の抵抗値を有する抵抗であるとしてもよい。
【００７４】
また、複数の前記トランジスタのＳ係数をＳとし、いずれか１つのトランジスタを流れる電流値をＩ１とし、該トランジスタと他のトランジスタとの閾値電圧の差をΔＶｔとし、複数の前記バラツキ緩和用素子の抵抗値をＲとしたとき、−ΔＶｔ／（Ｒ＋（Ｓ／（ｌｎ１０・Ｉ１）））で近似される電流差ΔＩが所定値となるように該抵抗値Ｒを選択することとしてもよい。
【発明の効果】
【００７５】
本発明によれば、カレントミラーを構成する複数のトランジスタに、それらの特性バラツキの影響を低減するバラツキ緩和用素子が直列に接続されているので、デバイス特性のバラツキによる出力電圧への影響が低減される。
【発明を実施するための最良の形態】
【００７６】
本発明を実施するための形態について図面を参照して詳細に説明する。
【００７７】
図１は、本実施形態のバンドギャップ電源回路の構成を示す概略回路図である。図１を参照すると、本実施形態のバンドギャップ電源回路は、トランジスタＭＰ１〜ＭＰ３、トランジスタＭＮ１、ＭＮ２、ダイオードＤ１〜Ｄ３、抵抗Ｒ１、Ｒ２、および抵抗ｒ１〜ｒ３を有している。
【００７８】
計算の簡便のため、トランジスタＭＰ１〜ＭＰ３は互いに同じサイズのＰＭＯＳトランジスタ、トランジスタＭＮ１、ＭＮ２は互いに同じサイズのＮＭＯＳトランジスタとする。ダイオードＤ１〜Ｄ３は一例としてダイオードであるとするが、ダイオードと同様のＩ−Ｖ特性および温度依存性を有する素子であれば他のものであってもよい。例えば、ダイオードＤ１〜Ｄ３としてバイポーラトランジスタあるいはＭＯＳトランジスタを用いてもよい。ダイオードＤ１とダイオードＤ３はＰＮ接合面積が同じとする。また、ダイオードＤ２はダイオードＤ１よりＰＮ接合面積が大きいものとする。
【００７９】
電源Ｖｃｃから順に、抵抗ｒ１、トランジスタＭＰ１、トランジスタＭＮ１、ダイオードＤ１が直列接続されている。同様に、電源Ｖｃｃから順に、抵抗ｒ２、トランジスタＭＰ２、トランジスタＭＮ２、抵抗Ｒ１、ダイオードＤ２が直列接続されている。また、電源Ｖｃｃから順に、抵抗ｒ３、トランジスタＭＰ３、抵抗Ｒ２、ダイオードＤ３が直列接続されている。また、トランジスタＭＰ１〜ＭＰ３はカレントミラー部を構成している。そして、トランジスタＭＰ３と抵抗Ｒ２の接続点から出力電圧ＢＧＲＥＦが出力されている。
【００８０】
ここでは、トランジスタＭＰ１，ＭＰ２，ＭＰ３に流れる電流をそれぞれＩ１，Ｉ２，Ｉ３とする。抵抗Ｒ１の両端の電位差をΔＶＢＥとする。
【００８１】
また、抵抗Ｒ１，Ｒ２はＢＧＲＥＦの温度依存性が最小となるように適切な値に設定されているものとする。
【００８２】
ただし、トランジスタＭＰ１とトランジスタＭＰ２には閾値電圧Ｖｔｈに微小な差（オフセット）ΔＶｔｐがあるものとする。この差により、トランジスタＭＰ１に流れる電流Ｉ１と、トランジスタＭＰ２に流れる電流Ｉ２とには電流誤差ΔＩが生じるものとする。また、ＭＯＳトランジスタであるトランジスタＭＰ１〜ＭＰ３およびトランジスタＭＮ１、ＭＮ２のＳ係数をＳとする。
【００８３】
本実施形態のバンドギャップ電源回路は、トランジスタＭＰ１のソースと電源Ｖｃｃの間に抵抗ｒ１が、トランジスタＭＰ２のソースと電源Ｖｃｃの間に抵抗ｒ２が、トランジスタＭＰ３のソースと電源Ｖｃｃの間に抵抗ｒ３が挿入されている点を特徴の１つとしている。
【００８４】
トランジスタＭＰ１とトランジスタＭＰ２には閾値電圧Ｖｔｈに微小な差ΔＶｔｐがあるので、トランジスタＭＰ１のゲート・ソース電圧Ｖｇｓ１とトランジスタＭＰ２のゲート・ソース電圧Ｖｇｓ２の間には式（１７）の関係がある。
【００８５】
【数２３】
【００８６】
また、トランジスタＭＰ１に流れる電流Ｉ１とトランジスタＭＰ２に流れる電流Ｉ２の各々は式（１８）と式（１９）によって示すことができる。
【００８７】
【数２４】
【００８８】
したがって、式（１７）〜式（１９）より式（２０）が得られる。
【００８９】
【数２５】
【００９０】
式（２０）を変形すると、
【００９１】
【数２６】
【００９２】
となり、さらに、一次近似（ｌｎ（１＋ｘ）≒ｘ）を用いれば、
【００９３】
【数２７】
【００９４】
となる。
【００９５】
一方、本実施形態では、抵抗ｒ１と抵抗ｒ２は同一の抵抗値を有している。その抵抗値をＲとすると、
【００９６】
【数２８】
【００９７】
が成り立つので、電流Ｉ１と電流Ｉ２の電流差をΔＩとして、これを変形すると、
【００９８】
【数２９】
【００９９】
が得られる。式（２２）および式（２４）よりΔＩとＲの関係は、
【０１００】
【数３０】
【０１０１】
となる。これより、電流差ΔＩは式（２６）により近似される。
【０１０２】
【数３１】
【０１０３】
ここで具体的な一例として、Ｓ＝９０ｍＶであるとすると、式（２６）より電流差ΔＩは、
【０１０４】
【数３２】
【０１０５】
となる。
【０１０６】
したがって、以上説明したように、本実施形態の電源回路によれば、カレントミラー部を構成する複数のトランジスタＭＰ１〜ＭＰ３に、それらの特性バラツキの影響を低減する抵抗値Ｒの抵抗ｒ１〜ｒ３が直列に接続されているので、抵抗値Ｒがゼロの場合と比べて電流差ΔＩが低減され、デバイス特性のバラツキによる出力電圧への影響を低減することができる。
【０１０７】
また、抵抗ｒ１〜ｒ３は、トランジスタＭＰ１〜ＭＰ３の各々と電源Ｖｃｃとの間に接続されているので、トランジスタの閾値電圧Ｖｔｈのバラツキによる出力電圧への影響を低減することができる。
【０１０８】
また、式（２６）より、抵抗値Ｒを選択することにより、この閾値電圧Ｖｔｈの差ΔＶｔｐに対する電流差ΔＩを小さく抑えることができ、特性バラツキの補正効果を上げることができる。特性バラツキによる出力電圧の変化は、できるだけ少ないことが望ましいが、出力電圧あるいは電流差の許容範囲は、電源回路を適用する対象の回路構成などにより要求条件として定まる。電流差ΔＩで表される特性バラツキの影響を、その要求条件として定まる所定の範囲内に抑えるために適当な抵抗値Ｒを選択することにより、出力電圧の変化を良好に低減することができる。
【０１０９】
また、式（２６）より、抵抗値Ｒが大きいほどバラツキ補正の効果は大きいといえる。しかし、抵抗値Ｒが大きくなれば、それだけ電圧降下が生じることとなる。その結果、電源回路を適用する回路の電源動作マージンが削られることとなる。許容可能な電源動作マージンは電源回路を適用する回路により異なるので、その電源動作マージンの範囲内で抵抗値Ｒを最大とすればよい。それにより、本実施形態の電源回路は、電源動作マージン内の出力電圧を出力し、かつ特性バラツキによる出力電圧への影響を低減することができる。
【０１１０】
具体的な一例として、Ｉ１＝１μＡ、ΔＶｔｐ＝１０ｍＶ、Ｒ＝１００ｋオームとすると式（２７）より、電流差ΔＩ≒０．０７μＡ（誤差７％）となる。抵抗ｒ１〜ｒ３を用いない場合、すなわち抵抗値Ｒ＝０オームの場合には、ΔＩ≒０．２６μＡ（誤差２６％）なので、電流誤差が２６％から７％に低減されているといえる。
【０１１１】
また、ここでは計算の簡便のため、トランジスタＭＰ１〜ＭＰ３、ＭＮ１とＭＮ２は同一サイズ、ダイオードＤ１とダイオードＤ３も同一サイズとしたが、そうでない場合も同様に抵抗値Ｒの効果で出力電圧ＢＧＲＥＦの変化を低減することができる。
（バイポーラトランジスタを用いた回路との差異）
なお、上記のように抵抗を挿入した構成は、例えばソースノードをエミッタ、ドレインノードをコレクタ、ゲートノードをベースに置き換え、ＰＮＰ型バイポーラトランジスタを用いた回路において採用された例が既に開示されている（例えば、特開平０６−０６２５３１号公報、特開平０２−１６５２１２号公報参照）。
【０１１２】
バイポーラトランジスタを用いた回路においては、バイポーラトランジスタに特有なベース電流に起因するカレントミラー特性の改善、バイポーラトランジスタに特有なアーリー電圧による電圧依存性に起因する回路特性改善のために必要な構成である。したがって、バイポーラトランジスタを用いた回路においては、デバイスバラツキとは無関係に抵抗素子の挿入が必要とされる。
【０１１３】
これに対して、ＭＯＳトランジスタを用いた回路においては、バイポーラトランジスタに見られるベース電流はほぼ存在せず、またバイポーラトランジスタに見られるアーリー電圧による電圧依存性は小さく通常問題とならない。そのため、従来、バイポーラトランジスタを用いた回路では、電圧動作マージンを低下させないために抵抗が挿入されることはなかった。
【０１１４】
本実施形態において、ＭＯＳトランジスタを用いた回路において抵抗を挿入した構成は、バラツキ対策としてカレントミラー電流の変化を低減するという技術的な要請に対応するものであり、バイポーラトランジスタにおける構成とは思想が異なる。
【図面の簡単な説明】
【０１１５】
【図１】本実施形態のバンドギャップ電源回路の構成を示す概略回路図である。
【図２】従来のバンドギャップ電源回路の構成を示す概略回路図である。
【図３】３つの具体例における閾値電圧Ｖｔｈのオフセットと出力電圧のズレΔＢＧＲＥＦとの関係を示すグラフである。
【符号の説明】
【０１１６】
ＭＰ１〜ＭＰ３ トランジスタ
ＭＮ１、ＭＮ２ トランジスタ
Ｄ１〜Ｄ３ ダイオード
Ｒ１、Ｒ２、ｒ１〜ｒ３ 抵抗
【特許請求の範囲】
【請求項１】
基準電圧を発生させる電源回路であって、
カレントミラーを構成し、前記基準電圧を発生させる複数のＭＯＳトランジスタと、
前記トランジスタの各々に直列に接続された複数のバラツキ緩和用素子とを有する電源回路。
【請求項２】
前記バラツキ緩和用素子は、前記トランジスタの各々と外部電源の間に接続された抵抗である、請求項１記載の電源回路。
【請求項３】
前記バラツキ緩和用素子は、前記トランジスタのソースと前記外部電源の間に接続された抵抗である、請求項１または２に記載の電源回路。
【請求項４】
前記バラツキ緩和用素子は、デバイスのバラツキで生じる複数の前記トランジスタ間の閾値電圧の差による前記基準電圧のズレを所定範囲内に低減する抵抗値を有する抵抗である、請求項１〜３のいずれか１項に記載の電源回路。
【請求項５】
前記バラツキ緩和用素子は、前記基準電圧を所定マージンの範囲内で発生可能な範囲における最大の抵抗値を有する抵抗である、請求項１〜４のいずれか１項に記載の電源回路。
【請求項６】
複数の前記トランジスタのＳ係数をＳとし、いずれか１つのトランジスタを流れる電流値をＩ１とし、該トランジスタと他のトランジスタとの閾値電圧の差をΔＶｔとし、複数の前記バラツキ緩和用素子の抵抗値をＲとしたとき、−ΔＶｔ／（Ｒ＋（Ｓ／（ｌｎ１０・Ｉ１）））で近似される電流差ΔＩが所定値となるように該抵抗値Ｒを選択する、請求項１〜５のいずれか１項に記載の電源回路。
【請求項１】
基準電圧を発生させる電源回路であって、
カレントミラーを構成し、前記基準電圧を発生させる複数のＭＯＳトランジスタと、
前記トランジスタの各々に直列に接続された複数のバラツキ緩和用素子とを有する電源回路。
【請求項２】
前記バラツキ緩和用素子は、前記トランジスタの各々と外部電源の間に接続された抵抗である、請求項１記載の電源回路。
【請求項３】
前記バラツキ緩和用素子は、前記トランジスタのソースと前記外部電源の間に接続された抵抗である、請求項１または２に記載の電源回路。
【請求項４】
前記バラツキ緩和用素子は、デバイスのバラツキで生じる複数の前記トランジスタ間の閾値電圧の差による前記基準電圧のズレを所定範囲内に低減する抵抗値を有する抵抗である、請求項１〜３のいずれか１項に記載の電源回路。
【請求項５】
前記バラツキ緩和用素子は、前記基準電圧を所定マージンの範囲内で発生可能な範囲における最大の抵抗値を有する抵抗である、請求項１〜４のいずれか１項に記載の電源回路。
【請求項６】
複数の前記トランジスタのＳ係数をＳとし、いずれか１つのトランジスタを流れる電流値をＩ１とし、該トランジスタと他のトランジスタとの閾値電圧の差をΔＶｔとし、複数の前記バラツキ緩和用素子の抵抗値をＲとしたとき、−ΔＶｔ／（Ｒ＋（Ｓ／（ｌｎ１０・Ｉ１）））で近似される電流差ΔＩが所定値となるように該抵抗値Ｒを選択する、請求項１〜５のいずれか１項に記載の電源回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００６−２４４２２８（Ｐ２００６−２４４２２８Ａ）
【公開日】平成１８年９月１４日（２００６．９．１４）
【国際特許分類】
【出願番号】特願２００５−６０４６９（Ｐ２００５−６０４６９）
【出願日】平成１７年３月４日（２００５．３．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１８年９月１４日（２００６．９．１４）
【国際特許分類】
【出願日】平成１７年３月４日（２００５．３．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]