駆動回路、光プリントヘッドおよび画像形成装置
【課題】電源電圧の変動や発光素子の製造ばらつき等に起因する駆動電流の変動を僅少とし、発光素子を使用する画像形成装置における印刷濃度ムラを抑え、印刷品質を良好にするとともに、点灯オン、オフを高速にする。
【解決手段】発光サイリスタd1〜d8のアノードを駆動するアノード駆動回路40に、PMOSトランジスタ44とNMOSトランジスタ45からなるインバータ回路46と電流制限回路41を設ける。電流制限回路41は定電流ダイオード42とショットキーバリアダイオード43から構成され、定電流ダイオード42のカソードは発光サイリスタd1〜d8のアノード端子に接続される。この構成により、電源電圧等の変動により発光サイリスタのアノード・カソード間電圧が変動しても駆動電流は一定に保たれる。
【解決手段】発光サイリスタd1〜d8のアノードを駆動するアノード駆動回路40に、PMOSトランジスタ44とNMOSトランジスタ45からなるインバータ回路46と電流制限回路41を設ける。電流制限回路41は定電流ダイオード42とショットキーバリアダイオード43から構成され、定電流ダイオード42のカソードは発光サイリスタd1〜d8のアノード端子に接続される。この構成により、電源電圧等の変動により発光サイリスタのアノード・カソード間電圧が変動しても駆動電流は一定に保たれる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アレイ状の被駆動素子を駆動するための駆動回路、該駆動回路を有する光プリントヘッド並びに画像形成装置に関する。
【背景技術】
【0002】
従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようにしている。このような電子写真プリンタにおいては、光源として発光ダイオード(LED)のほかに、発光サイリスタを用いたものが知られている。
【0003】
光源に発光ダイオードを用いたものでは、駆動回路と発光素子とが1対1に対応するように設けられ、直接アノード端子とカソード端子間に電流を流すか否かにより、発光/非発光の状態を切り替えるようにしている。これに対し、発光サイリスタを用いたものでは、駆動回路と発光素子とが1対N(N>1)に対応するように設けられ、ゲート端子を用いて発光させる素子を指定し、アノード端子とカソード端子間に流す電流により発光パワーを制御するようにしている。発光サイリスタを用いるものとして、例えば、特開2004−195796号公報に開示された自己走査型LEDと称する構成が知られており、発光サイリスタによるラッチ動作を用いて2相クロック信号によりシフトレジスタ動作を行っている。またCMOSインバータ出力による定電圧源と直列抵抗による電流制限作用により発光サイリスタのアノード駆動を行う構成であった。
【特許文献1】特開2004−195796号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、発光サイリスタの駆動回路において、CMOSインバータ出力による定電圧源と直列抵抗による電流制限作用によりアノード駆動を行う構成においては、電源電圧が変動すると駆動電流が大きく変動してしまい、それを用いる画像形成装置に印刷濃度ムラとなって現れ、印刷品質上好ましくない。また、電流制限用の抵抗を直列に接続する必要から、駆動電流波形の立ち上がり時間や立下り時間が増大し、高速に点灯オン、オフすることができず、動作速度を向上させることができない一因となっていた。
【0005】
本発明は、電源電圧の変動や発光素子の製造ばらつき等に起因する駆動電流の変動を僅少とし、発光素子を使用する画像形成装置における印刷濃度ムラを抑え、印刷品質の良好な駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
【0006】
また本発明は、駆動電流波形の立ち上がり時間や立下り時間を減少することにより、高速に点灯オン、オフすることを可能にして動作速度を高速化した駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するために本発明の駆動回路は、2つの主電極を有する複数の被駆動素子に駆動電流を流して駆動する駆動回路において、駆動信号が入力されるスイッチ回路と、前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とするものである。
【0008】
本発明の光プリントヘッドは、2つの主電極を有する複数の被駆動素子に駆動回路により駆動電流を流して発光駆動する光プリントヘッドにおいて、前記駆動回路は、駆動信号が入力されるスイッチ回路と、前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とするものである。
【0009】
また本発明の画像形成装置は、2つの主電極を有する複数の被駆動素子に駆動回路により駆動電流を流して発光駆動する光プリントヘッドを有する画像形成装置において、前記駆動回路は、駆動信号が入力されるスイッチ回路と、前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とするものである。
【発明の効果】
【0010】
上記構成を有する本発明に拠れば、被駆動素子を駆動するために定電流回路を用いた構成としたので、電源電圧の変動や被駆動素子の製造ばらつき等に起因する駆動電流の変動を僅少とすることができ、被駆動素子の出力を所定値に保持することができるとともに、駆動電流波形の立ち上がり時間や立下り時間を減少することができ、高速に点灯オン、オフすることを可能にして動作速度を高速化することができる。
【発明を実施するための最良の形態】
【0011】
以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図1は本発明に係る電子写真プリンタを示すブロック図、図2は実施例1の光プリントヘッドを示す回路図である。
【実施例1】
【0012】
図1において、1はマイクロプロセッサ、ROM、RAM、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号SG1、ビデオ信号(ドットマップデータを一次元的に配列したもの)SG2等によってプリンタ全体をシーケンス制御し、印刷動作を行う。
【0013】
制御信号SG1によって印刷指示を受信すると、印刷制御部1は、先ず定着器温度センサ23によってヒータ22aを内蔵した定着器22が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ22aに通電し、使用可能な温度まで定着器22を加熱する。次に、ドライバ2を介して現像・転写プロセス用モータ(PM)3を回転させ、同時にチャージ信号SGCによって帯電用電圧電源25をオンにし、現像器27の帯電を行う。
【0014】
そして、セットされている図示しない用紙の有無およびサイズが用紙残量センサ8、用紙サイズセンサ9によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ(PM)5はドライバ4を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ6が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
【0015】
印刷制御部1は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号SG3(主走査同期信号、副走査同期信号を含む)を送信し、上位コントローラからビデオ信号SG2を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部1に受信されたビデオ信号SG2は、印刷データ信号HD−DATAとして光プリントヘッド19に転送される。光プリントヘッド19はそれぞれ1ドット(ピクセル)の印刷のために設けられた複数の発光サイリスタを略一直線状に配列したものである。
【0016】
ビデオ信号SG2の送受信は、印刷ライン毎に行われる。光プリントヘッド19によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器27において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって潜像化されたドットに吸引され、トナー像が形成される。
【0017】
その後、該トナー像は転写器28に送られ、一方、転写信号SG4によってプラス電位に転写用高圧電源26がオンになり、転写器28は感光体ドラムと転写器28との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ22aを内蔵する定着器22に当接して搬送され、該定着器22の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ7を通過してプリンタの外部に排出される。
【0018】
印刷制御部1は用紙サイズセンサ9、用紙吸入口センサ6の検知に対応して、用紙が転写器28を通過している間だけ転写用高圧電源26からの電圧を転写器28に印加する。そして、印刷が終了し、用紙が用紙排出口センサ7を通過すると、帯電用高圧電源25による現像器27への電圧の印加を終了し、同時に現像・転写プロセス用モータ3の回転を停止させる。以後、前記の動作を繰り返す。
【0019】
ここで、光プリントヘッドについて説明する。発光素子の代表的なものとしてはLED(Light Emitting Diode)及びLD(Laser Diode)が知られている。LEDは化合物半導体(GaAs、GaP、AlGaAs、InGaAsP、InGaAlAs等)のPNまたはPIN接合を形成し、これに順方向電圧を加えることにより接合内部にキャリアを注入し、その再結合の過程で生じる発光現象を利用するものである。またLDはこのLED内部に導波部を設けた構造となっている。或る閾値電流以上の電流を流すと注入される電子−正孔対が増加し反転分布状態となり、誘導放射による光子の増倍(利得)が発生し、へき開面などを利用した平行な反射鏡で発生した光が再び活性層に帰還されレーザ発振が起こる。そして導波路の端面からレーザ光が出ていくものである。
【0020】
これらLED、LDと同じ発光メカニズムを有する発光素子として、発光機能を持つ負性抵抗素子(発光サイリスタ、レーザサイリスタ等)も知られている。本実施例においては、光プリントヘッド19は発光素子として発光サイリスタを使用している。発光サイリスタは先に述べたような化合物半導体でPNPN構造を作るものであり、シリコンではサイリスタ(Thyristor)、SCR(Semiconductor Controlled Rectifier)などとして実用化されている。
【0021】
次に図2により光プリントヘッドの構成を説明する。なお図2では説明を簡単にするために発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は4992個であり、図2の構成からなる回路素子が総数で4992段配列されることになる。
【0022】
図2において、19は光プリントヘッドで、破線にて囲んで示す30はシフトレジスタであって、31〜38はフリップフロップ回路である。またd1〜d8は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。40は発光サイリスタd1〜d8のアノード駆動回路である。アノード駆動回路40は図1に示す印刷制御部1の内部に搭載することが好ましいが、光プリントヘッド19の内部に配設することも可能であり、本実施例1では光プリントヘッド19の内部に含めている。
【0023】
シフトレジスタ30はSI、SCKの3個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子である。また端子Dは、発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。
【0024】
シリアルデータ端子SIはフリップフロップ31のD入力端子と接続され、フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力端子と接続される一方で、シフトレジスタ回路30のQ1出力となっていて、発光サイリスタd1のゲート端子と接続される。シフトレジスタ30のQ2〜Q8についても同様である。シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
【0025】
アノード駆動回路40において、PMOSトランジスタ44とNMOSトランジスタ45とでインバータ回路46を構成している。PMOSトランジスタ44のソースは電源VDDに接続され、そのドレーンはNMOSトランジスタ45のドレーン端子と接続されるとともに後述する電流制限回路41とも接続される。NMOSトランジスタ45のソースはグランドと接続されている。また、DRV ON―N信号は発光サイリスタの実際の発光/非発光のタイミングを指令する信号であって、PMOSトランジスタ44、NMOSトランジスタ45のゲート端子と接続されている。
【0026】
破線で囲まれた41は電流制限回路である。このうち42は定電流ダイオードであって、例えば石塚電子製のCRDシリーズなどの製品が使用可能である。また43はシリコン小信号ダイオードであって、より好ましくは順方向電圧が小さいショットキーバリアダイオードとすることで良好な特性を得ることができる。定電流ダイオード42のアノードは前記PMOSトランジスタ44とNMOSトランジスタ45のドレーン端子と接続される一方で、ダイオード43のカソードとも接続される。また定電流ダイオード42のカソードはダイオード43のアノードと接続される一方で、発光サイリスタd1〜d8のアノード端子(データ端子D)とも接続されている。
【0027】
いま、DRV ON―N信号がHighレベルにある場合を考える。このとき、PMOSトランジスタ44とNMOSトランジスタ45とで構成されるインバータ回路46の出力はLowレベルとなり、主としてダイオード43の働きにより前記したデータ端子DもLowレベルとなる。ダイオード43としてショットキーバリアダイオードを用いることで、その順電圧を十分小さくすることができて、前記データ端子Dは略0Vの出力となり発光サイリスタd1〜d8のアノード端子電流IOUT2もゼロとなって、発光サイリスタd1〜d8は全て非発光状態とできる。
【0028】
また別の場合として、DRV ON―N信号がLowレベルとなる場合を考える。このときPMOSトランジスタ44とNMOSトランジスタ45とで構成されるインバータ回路46の出力はHighレベルとなる。この結果、定電流ダイオード42を介してデータ端子Dから発光サイリスタd1〜d8のアノード端子へ電流IOUT2が流れ得ることになり、発光サイリスタd1〜d8のうち発光指令されている素子のみが選択的に発光状態となる。
【0029】
図3は図2で示した発光サイリスタの構成を示す図である。図3(a)は回路シンボルを示し、アノード端子A、カソード端子K、ゲート端子Gの三つの端子を備えている。図3(b)は図3(a)にて示した発光サイリスタの断面構造を示す図である。本図にて示す発光サイリスタはGaAsウェハー基材を用い、公知のMO−CVD(Metal Organic-Chemical Vapor Deposition)法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。
【0030】
まず、所定のバッファ層や犠牲層(図示しない)をエピタキシャル成長させた後、AlGaAs基材にN型不純物を含ませたN型層53と、P型不純物を含ませ成層したP型層52と、N型不純物を含ませたN型層51とを順に積層させたNPNの3層構造からなるウェハーを構成する。次いで、最上層のN型層の一部に公知のフォトリソグラフィー法により選択的にP型不純物領域54を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるN型領域53の一部を露出させ、該領域53に金属配線を形成してカソード電極を形成する。それと同時にP型領域54とN型領域51にもそれぞれアノード電極とゲート電極が形成される。
【0031】
図3(c)は発光サイリスタの別の形態を示す。本構成においては、GaAsウェハー基材を用い、公知のMO−CVD法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定のバッファ層や犠牲層(図示しない)をエピタキシャル成長させた後、AlGaAs基材にN型不純物を含ませたN型層53と、P型不純物を含ませ成層したP型層52と、N型不純物を含ませたN型層51と、P型不純物を含ませ成層したP型層55を順に積層させたPNPNの4層構造のウェハーを構成する。
【0032】
さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるN型領域53の一部を露出させ、該領域53に金属配線を形成してカソード電極を形成する。同様に、最上層となるP型領域55の一部を露出させ、該領域55に金属配線を形成してアノード電極を形成する。それと同時にN型領域51にゲート電極が形成される。
【0033】
図3(d)は図3(b)、(c)と対比させて描いた発光サイリスタの等価回路である。発光サイリスタはPNPトランジスタ61とNPNトランジスタ62とからなり、PNPトランジスタ61のエミッタがサイリスタのアノード端子Aに相当し、PNPトランジスタ61のベースがサイリスタのゲート端子Gに対応しており、該端子はNPNトランジスタ62のコレクタとも接続される。またPNPトランジスタ61のコレクタはNPNトランジスタ62のベースと接続され、NPNトランジスタ62のエミッタはサイリスタのカソード端子Kに相当している。
【0034】
前述したサイリスタ素子は、たとえば特開2007−81081号で開示される工法で処理される。即ち、図3(b)や図3(c)に示す構成の層形成が与えられたエピタキシャル層は、上記特許文献で開示される方法でフィルム状に剥離され、エピタキシャルフィルムボンディング法を用いてシフトレジスタを集積したICウェハーと接着され、両者の接続端子間がフォトリソグラフィー法を用いて配線される。さらに公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。
【0035】
図4は前記の発光素子・駆動素子複合チップをプリント配線板上に配列してなる光プリントヘッドの基板ユニットの斜視図である。図4において、71はプリント配線板、72はシフトレジスタが集積されたICチップであり、73は該素子上に配置された発光サイリスタ列を示す。また74はボンディングワイヤーを示し、ICチップ72のシフトレジスタの各端子とプリント配線板71上の図示しない配線パッドとを接続している。
【0036】
図5は光プリントヘッドの構成を概略的に示す断面図である。図5に示されるように、光プリントヘッド19は、ベース部材81と、ベース部材81にて固定されたプリント配線板71と、柱状の光学素子を多数配列してなるロッドレンズアレイ82と、ロッドレンズアレイ82を保持するホルダ83と、プリント配線板71、ベース部材81およびホルダ83とを固定するクランプ部材84、85とで構成される。
【0037】
次に実施例1の動作を説明する。図6は図2で示した光プリントヘッドの駆動時の動作を示すタイムチャートである。本図ではプリンタでの印刷動作時における1ライン走査の状況を示し、図2の発光サイリスタd1〜d8を順次点灯させる場合の動作を示している。なお本図では示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図2のSI端子をHighレベルとしておき、クロック端子SCKにシフトレジスタ30の段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ30のQ1〜Q8の全出力はHighレベルとなる。
【0038】
図2、図6において、1ライン分の走査に先立ち、時刻t1においてシフトデータ入力端子SIはLowレベルとされる。次いで時刻t2においてクロック信号SCKの第1パルスが入力される。SCK信号が立ち上がると、前記SI信号はシフトレジスタの第1段のフリップフロップ回路31に取り込まれ、これより僅かに遅れて第1段のフリップフロップ回路31の出力であるQ1はLowレベルへと遷移する。クロック信号SCKが立ち上がったあとで、時刻t3にてシフトデータ入力端子SIは再びHighレベルに戻される。
【0039】
さて、Q1出力がLowレベルとなると、サイリスタd1のゲート電位を低下させる。次いで時刻t4にてデータ入力端子Dの信号がHighとされる。これによりサイリスタd1のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタd1はターンオンして発光状態となる。サイリスタd1による発光状態は主としてアノード・カソード間に流れる電流によるので、発光駆動のため一度ターンオンしたサイリスタd1をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻t5においてデータ端子Dの電位をLowとしている。
【0040】
また前述したように、サイリスタd1〜d8の発光出力は主としてそのアノード・カソード間に流れる電流値によるので、図2のD端子の駆動源として定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。
【0041】
従来技術における特許文献1(特開2004−195796号公報)では駆動回路としてCMOSバッファの出力と抵抗とを備え、前記バッファ回路からの定電圧出力を前記抵抗により電流制限することで所望の駆動電流を得る構成が開示されている。すなわち、従来技術による構成においては、図2の電流制限回路41は単なる抵抗により構成されていたのである。このような回路においては、前記CMOSバッファのHigh出力は電源電圧VDDと略等しいのでこれをVDDとおき、前記抵抗の抵抗値をR、発光時のサイリスタのアノード・カソード間電圧をVaとするとき、サイリスタのアノードに流れる電流値Iaは次式で与えられる。
Ia=(VDD−Va)/R
【0042】
上記式から明らかなように、従来構成のアノード駆動回路においては電源電圧VDDが変動すると直ちに駆動電流Iaの変動となって現れることになる。なお特許文献1(特開2004−195796号公報)の具体例では、発光サイリスタのアノードを電源に接続し、カソード端子側を駆動する構成として記載されているが、このような場合でも、上記式による結果はそのまま当てはめることができる。
【0043】
なお本実施例の図6では、サイリスタd1を発光させるために時刻t4でデータ端子DをHighレベルとし、消灯させるために時刻t5でLowレベルとしているが、サイリスタd1を発光させる必要がない場合には時刻t4から時刻t5の間もデータ入力DをLowレベルのままとすれば良い。このように、データ入力Dの値により発光サイリスタd1の発光、非発光状態を切り替えることができる。
【0044】
次いで、時刻t6においてクロック信号SCKが立ち上がる。このときシフトデータ入力端子SIはHighレベルとなっているので、これより僅かに遅れてQ1端子出力はHighレベルへと遷移する一方で、Q2端子出力はLowレベルに変化する。次いで時刻t7においてデータ入力端子Dの信号がHighとされる。これによりサイリスタd2のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタd2はターンオンして発光状態となる。サイリスタd2による発光状態は主としてアノード・カソード間に流れる電流値によるので、点灯目的で一度ターンオンしたサイリスタd2をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻t8においてデータ端子Dの電位をLowとしている。
【0045】
上記説明で明らかなように、図6に示すSCKクロック信号1、2、3、4、5、6、7、8の立ち上がりごとに、Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8の各出力は順次1出力だけがLowレベルとなり、他の出力はHighレベルである。このためデータ信号DがHighレベルのとき、Q1からQ8の端子に接続されるサイリスタd1〜d8のうち、対応するQ1〜Q8出力がLowレベルとなっているものだけが選択的に発光させられることになる。
【0046】
上述の説明において、サイリスタd1〜d8をオンさせるためには、これらの素子のアノード・ゲート間を順方向にバイアスさせる電位差を与え、アノード電流を供給させるだけで良く、オフ状態のままとするためには、アノード・ゲート間の電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加したりすることもできる。
【0047】
図7は図2で説明した電流制限回路41に用いられる定電流ダイオード42の特性を説明する図である。図7(a)は定電流ダイオードのシンボルを示しており、アノード端子A、カソード端子Kと、前記端子間に印加されるアノード・カソード間電圧Vak、アノード電流Iaの関係を示している。
【0048】
図7(b)は前記定電流ダイオードの特性を示すグラフである。図7(b)において、横軸は前記したアノード・カソード間電圧Vakを示し、縦軸はアノード電流Iaを示す。図7(b)において、アノード・カソード間に逆方向電圧を印加したとき、図中Vfで示される電圧(略0.6Vである)以上となると大きな電流が流れる一方で、順方向への電圧印加では図中Iout2で示される電流が流れ、該電流はアノード・カソード間への印加電圧Vakが変動したとしても、ほぼ一定の電流値に保持され、定電流性の特性を持っている。
【0049】
図8(a)は図2で示した電流制限回路41の構成を示す。図8(a)に示す電流制限回路41は、前記した定電流ダイオード42とショットキーバリアダイオード43とを互いに逆方向かつ並列に接続している。図8(b)は電流制限回路41の特性を示すグラフである。図8(b)において、横軸は図8(a)で示したアノード・カソード間電圧Vak、縦軸はアノード電流Iaである。
【0050】
図8(b)に示すように、アノード・カソード間に逆方向電圧を印加したとき、図中Vfで示される電圧以上となると大きな電流が流れるが、前記電圧Vfは主としてショットキーバリアダイオード43の順方向特性によるものであり、その電圧は0.2V程度と、図7(b)のおけるVf(0.6V)と比べて無視しうる程小さくなっている。また定電流ダイオードの順方向への電圧印加では図中Iout2で示される電流が流れ、該電流はアノード・カソード間への印加電圧Vakが変動したとしても、ほぼ一定の電流値に保持され、定電流性の特性を持っている。
【0051】
図9は図2に示した回路からサイリスタd1の1素子分について抜き出してその動作を説明するもので、図2のうちアノード駆動回路40、発光サイリスタd1を抜き出して示す。また図中に矢印にてアノード電流IOUT2を示している。
【0052】
図10は図9で示す回路の動作を示すタイムチャートである。図10において、波形Gは発光サイリスタのゲート端子波形を示し、また破線で示すIOUT2は従来の特許文献1(特開2004−195796号公報)で開示されたのと同様な電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示す。また実線で示すIOUT2は実施例1の構成を用いたアノード駆動回路(図9の構成)による駆動電流波形である。
【0053】
図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はLowレベルとされる。次いで、図示しない印刷制御部1から駆動オン指令信号DRV ON−Nが出力され、図9のアノード駆動回路40へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ44はオンとなる一方で、NMOSトランジスタ45はオフとなり、定電流ダイオード42のアノード端子には電源電圧VDDと略等しい電圧が印加される。これにより定電流ダイオード42を介して電流IOUT2が流れる。
【0054】
図9において、PMOSトランジスタ44とNMOSトランジスタ45とで構成されるCMOSバッファのHighレベル出力電圧は電源電圧VDDと略等しいのでこれをVDDとおき、定電流ダイオード42の順電圧をVak、発光時のサイリスタのアノード・カソード間電圧をVaとするとき、
VDD=Vak+Va
であり、これを変形して
Vak=VDD−Va
を得る。
【0055】
上式のように、電源電圧VDDが変動した場合や、発光サイリスタの製造バラツキ等に起因する発光時のアノード・カソード間電圧をVaが変動した場合には、定電流ダイオード42に印加されるVak電圧が変動することになるが、図8(b)のグラフで示したように、Vak電圧が変動したとしても、その電流値Iout2への影響は僅少となる。この結果、発光サイリスタの駆動電流には影響せず、その発光出力は所定値に保たれる。
【0056】
それに加えて、図10に破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例1の構成による駆動電流IOUT2とを比較して明らかなように、実施例1の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するとき、その動作速度を向上させることができる。
【0057】
以上説明したように実施例1によれば、発光サイリスタの駆動回路の電流制限回路として定電流ダイオード42を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例1の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
[変形例]
【0058】
次に実施例1の変形例を説明する。図11は実施例1の変形例を示す回路図である。本変形例では光プリントヘッドに用いる発光サイリスタを複数の半導体チップにより構成し、該チップを同時並行的に動作させ、さらに高速に動作できるようにしたものである。
【0059】
図11は光プリントヘッド19および印刷制御部1とその周辺の構成を示しており、発光素子として発光サイリスタ(d1〜d8)が用いられている。なお図11では説明を簡単にするため、発光素子の一部のみを図示し他を省略して記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能な光プリントヘッドにおいては発光素子の総数は4992個であり、図11の構成からなる各回路素子が総数でそれぞれ4992段配列されることになる。
【0060】
図11において、201、202はアノード駆動回路である。また101、102はシフトレジスタ回路を示し、例えばシフトレジスタ101ではQ1〜Q4の4個の出力端子を備えるものとして省略して記載しているが、前述したように実際の構成においては、各シフトレジスタは192個の出力端子を備え、前記したシフトレジスタ101と同様構成の素子を26個カスケードに接続することで総数4992(=192×26)の駆動出力を持ち、前記駆動出力のそれぞれに対応させて発光サイリスタのゲート端子を接続することで総数4992個の発光サイリスタの駆動制御を可能としている。
【0061】
図11において、111〜114はフリップフロップ回路で、131、132はバッファ回路であり、121、122はシフトレジスタ101の入力端子であって、SIで示す入力端子121はシリアルデータ信号SIと接続され、該端子を介してフルップフロップ回路111のD端子と接続される。またCKIで示す入力端子122はシフトレジスタ101のクロック入力端子であって、該端子にはシリアルクロック信号SCKが入力されており、該端子はバッファ回路131の入力と接続される。またSOで示す出力端子123はシフトレジスタ101のシリアルデータ出力端子であり、フリップフロップ回路114のQ出力に図示しないバッファ回路を介して接続されている。
【0062】
さらに、CKOで示す出力端子124はシフトレジスタ101のシリアルクロック出力端子であり、バッファ回路132の出力端子と接続されている。また、バッファ回路131の出力はフリップフロップ回路111〜114のクロック端子と接続される一方でバッファ回路132の入力端子とも接続されている。シフトレジスタ回路101からの出力信号端子(シリアルデータ出力SO、シリアルクロック出力CKO)は、シフトレジスタ回路102の入力端子(シリアルデータ入力SI、シリアルクロック入力CKI)とは図示しないプリント配線板の配線パターンやボンディングワイヤー等を介して相互に接続されている。
【0063】
図11における発光サイリスタd1〜d4はシフトレジスタ101によってその発光素子が指定制御されるものであり、発光サイリスタd1〜d4のアノード端子はアノード駆動回路201のデータ端子D1と接続され、同様に発光サイリスタd5〜d8はシフトレジスタ102によってその発光素子が指定制御されるものであり、発光サイリスタd5〜d8のアノード端子はアノード駆動回路202のデータ端子D2と接続されている。アノード駆動回路202は、アノード駆動回路201と同様の構成を有する。
【0064】
図示を省略した発光サイリスタ列やシフトレジスタ回路においても同様に、それぞれ対応するアノード駆動回路(図示を省略)に接続されている。前述したように、実際の構成においては、シフトレジスタ101、102等はそれぞれ192個の出力端子を備え、前記したシフトレジスタ101と同様構成のシフトレジスタを26個備えており、各シフトレジスタ毎に発光サイリスタの群れを備え、各群のアノード端子は接続され、それぞれが前述のアノード駆動回路に接続され、このようなアノード駆動回路が総数で26個同時並行的に動作することで、プリンタ装置による1ライン分の露光処理が行われることになる。
【0065】
図12、図13は図11に示す実施例1の変形例の回路の動作を示すタイムチャートである。図12ではプリンタでの印刷動作時における1ライン走査の状況を示し、図11の発光サイリスタd1〜d4、d5〜d8の各群をそれぞれ順次点灯させる場合の動作を示している。また図12は,プリンタ電源投入時の予備動作として行われるシフトレジスタのプリセット処理を示す。
【0066】
図12において、時刻t1でSI端子をLowレベルとしてから時刻t2でクロック端子SCKにクロックパルス(第1パルス)を与える。次いで時刻t3でSI端子をHighレベルに戻し、時刻t6で示す様に、総数でシフトレジスタの段数に相当する個数となるようクロックパルスSCKを入力する(第2パルス〜第4パルス部)。これにより、シフトレジスタ101のQ1〜Q4の出力はそれぞれHigh、High、High、Lowレベルとなる。
【0067】
このあと前述したのと同様に、再びSI端子をLowレベルとしてからクロック端子SCKにクロックパルス(第5パルス)を与える。次いでSI端子をHighレベルに戻してから、総数でシフトレジスタの段数に相当する個数となるようクロックパルスSCKを入力する(第6パルス〜第8パルス部)。これにより、シフトレジスタ101のQ1〜Q4の出力はそれぞれ、High、High、High、Lowレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、High、High、High、Lowレベルとなる。
【0068】
図13は図12の処理の後に行われる発光素子の走査駆動の状況を示すタイムチャートである。図13による動作時には前述したプリセット処理が行われており、シフトレジスタ101のQ1〜Q4の出力はそれぞれ、High、High、High、Lowレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、High、High、High、Lowレベルとなっている。図13において、1ライン分の走査に先立ち、時刻t1においてシフトデータ入力端子SIはLowレベルとされる。次いで時刻t2においてクロック信号SCKの第1パルスが入力される。SCK信号が立ち上がると、前記SI信号はシフトレジスタの第1段のフリップフロップ回路111に取り込まれ、これより僅かに遅れて第1段のフリップフロップ回路の出力であるQ1はLowレベルへと遷移する。
【0069】
これと同様に第5段に相当するフリップフロップ回路の出力であるQ5もLowレベルへと遷移する。この結果、シフトレジスタ101のQ1〜Q4の出力はそれぞれ、Low、High、High、Highレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、Low、High、High、Highレベルとなる。なおクロックSCKが立ち上がったあとで、時刻t3にてシフトデータ入力は再びHighレベルに戻されている。
【0070】
さて、Q1、Q5出力がLowレベルとなると、図11に示す発光サイリスタd1、d5のゲート電位を低下させる。次いで時刻t4にてデータ端子D1の信号がHighとされ(a部)、略同時にデータ端子D2の信号もHighレベルとされる(i部)。これにより発光サイリスタd1、d5のアノード・ゲート間に順方向の電位差を生じ、これによるトリガ電流によって発光サイリスタd1、d5はターンオンして発光状態となる。発光サイリスタd1、d5による発光状態は主としてアノード・カソード間に流れる電流によるので、発光駆動のため一度ターンオンした発光サイリスタd1、d5をオフさせるためにアノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻t5においてデータ端子D1、D2の電位をLowとしている。
【0071】
また前述したように、発光サイリスタd1〜d8の発光出力は主としてそのアノード・カソード間に流れる電流値によるものであり、図11で用いられるアノード駆動回路(201、202等)のように定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、また電源電圧等に多少の変動があったとしてもその発光出力を所定値に維持することができる。
【0072】
なお図13では発光サイリスタd1、d5を発光させるために、時刻t4でデータ端子D1、D2をHighレベルとし、消灯させるために時刻t5でLowレベルとしているが、発光サイリスタd1を発光させる必要がない場合には時刻t4からt5の間もデータ端子D1をLowレベルのままとすれば良く、発光サイリスタd5を発光させる必要がない場合には時刻t4からt5の間もデータ端子D2をLowレベルのままとすれば良い。このように、データ端子D1、D2の値により発光サイリスタd1、d5の発光、非発光状態を切り替えることができる。
【0073】
以下同様に、図13のSCK信号の第2パルスにより、シフトレジスタ101のQ1〜Q4の出力はそれぞれ、High、Low、High、Highレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、High、Low、High、Highレベルとなる。次いで時刻t7で示す様にデータ端子D1、D2をb部、j部にて示す様にHighレベルとすることで、発光サイリスタd2、d6のアノード・ゲート間に順方向の電位差を生じ、これによるトリガ電流によって発光サイリスタd2、d6はターンオンして発光状態となる。
【0074】
以下同様に、SCK信号の第4パルス目まで動作が完了し、データ信号D1、D2によるサイリスタの駆動制御が完了することで、発光サイリスタd1〜d4、d5〜d8の一連の発光駆動は完了しており、この時点でシフトレジスタ101のQ1〜Q4の出力はそれぞれ、High、High、High、Lowレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、High、High、High、Lowレベルとなっていて、図12において説明したプリセット処理の完了時と同様の状態となっている。このため引き続く1ラインの走査駆動においても、図13と同様の処理を繰り返すことで、発光サイリスタ列d1〜d4、d5〜d8の発光駆動をそれぞれ同時並行して順次行うことができる。
【0075】
以上説明したように、実施例1の変形例においては、上述した実施例1の効果と同様の効果を奏するとともに、光プリントヘッドに用いられる発光サイリスタを複数の半導体チップで構成し、各チップをそれぞれ対応する複数の駆動回路により同時並行的に駆動することにより、実施例1よりも更に高速に動作させることが可能である。
【実施例2】
【0076】
次に実施例2を説明する。実施例2は実施例1で示した発光サイリスタのアノード駆動回路を別の構成としたものである。光プリントヘッド19の構成は実施例1における構成と同様とし、その個別の説明は省略する。なお、駆動タイムチャートも実施例1におけるもの(図6)と同様である。図14は実施例2の光プリントヘッドおよび印刷制御部41とその周辺の構成を示す回路図である。図14においては説明を簡単にするため、発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は4992個であり、図14の構成からなる回路素子が総数でそれぞれ4992段配列されることになる。
【0077】
図14において、19は光プリントヘッド、破線で囲んで示す30はシフトレジスタであって、31〜38はフリップフロップ回路である。d1〜d8は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。シフトレジスタ30はSI、SCKの2個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子であり、また端子Dは発光サイリスタのアノード端子に接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。
【0078】
シリアルデータ端子SIはフリップフロップ31のD入力端子と接続され、フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力端子と接続される一方で、発光サイリスタd1のゲート端子とも接続される。シフトレジスタ30の他の出力端子Q2〜Q8についても同様である。シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また発光サイリスタd1〜d8のカソード端子はグランドに接続されている。
【0079】
301は実施例2における発光サイリスタのアノード駆動回路を示す。アノード駆動回路301において、303はPMOSトランジスタで、304はNMOSトランジスタであって、PMOSトランジスタ303のドレーンはNMOSトランジスタ304のドレーン端子と接続され、NMOSトランジスタ304のソースはグランドと接続され、PMOSトランジスタ303とNMOSトランジスタ304のゲート同士は接続され、PMOSトランジスタ303とNMOSトランジスタ304とでインバータ回路306を構成している。
【0080】
インバータ回路306には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号DRV ON−Nが与えられる。またインバータ回路306の出力(すなわちPMOSトランジスタ303のドレーン端子)は発光サイリスタのアノード端子、すなわちデータ端子Dと接続されている。また、302はNMOSディプリーション型トランジスタ(depletion type:なお文献によってはディプレッション、デプレッション型などと表記される場合もある)であって、そのドレーン端子は電源VDDと接続され、そのゲート端子はソース端子と接続される一方で、PMOSトランジスタ303のソース端子とも接続されている。
【0081】
ここでディプリーション型トランジスタについて説明する。図15は図14で示したアノード駆動回路301で用いられるNMOSディプリーション型トランジスタ302の構成を示す図である。図15(a)はその回路図シンボルを示しており、ドレーン端子D、ゲート端子G、ソース端子Sの3個の端子を備えている。図15(b)はその製造における一過程を示す断面図である。
【0082】
図15(b)は前記したソース端子、ドレーン端子部をチャネル方向に横切る断面を示し、n型半導体ウェハー基板311の所定部にP型不純物を拡散させPウェル領域312を構成する。ついで素子分離のためのフィールド酸化膜313、314を構成し、フィールド酸化膜313、314で覆われてない箇所の所定部にN型不純物のイオン注入を行うことでチャネル領域315を構成している。
【0083】
図15(c)は図15(b)の構成から更に半導体製造プロセスを経ることでNMOSディプリーショントランジスタを構成した状態を示している。図15(c)において、316はポリシリコンを用いて形成したゲート部であり、該ゲート部316をマスクとしてN型不純物を拡散させソース領域317とドレーン領域318を形成している。図15(b)で説明したように、ゲート部316直下のチャネル領域の浅い領域にはN型不純物が注入されており、該不純物の濃度や、注入される層の深い、浅いといった濃度プロファイルによって、構成されるMOSトランジスタの特性を種々に調整することができる。
【0084】
図16は図15にて示したNMOSディプリーション型トランジスタの特性を示すグラフである。図16(a)は前記トランジスタのゲート電圧とドレーン電流の関係を示すグラフであって、横軸はゲート・ソース間電圧Vgsを示し、縦軸にドレーン電流の平方根をSQRT(Id)として示している。本グラフにおいて、例えば曲線aはゲート・ソース間電圧Vgsの増加に対して略直線的に変化しており、該曲線の接線と横軸との交点が該トランジスタの閾値電圧Vtとなっている。なおグラフ中の曲線aは図15において説明したチャネル領域への不純物の注入量が比較的小さい場合であって、通常のNMOSエンハンスメント型トランジスタの特性と略等しい。
【0085】
これに対して、チャネル領域への不純物の注入量を増していくに従い、曲線bのように、閾値電圧Vtが小さくなる方向にシフトしていき、曲線cや曲線dの状態になると、ゲート・ソース間電圧がゼロとなってもドレーン電流が流れる状態(A部、B部)となり、ディプリーション型トランジスタの特性が得られるようになる。なおこの場合においては、前記閾値電圧Vtはマイナス値となっていることになる。
【0086】
図16(b)は前記トランジスタにおいて、ゲート・ソース間電圧をゼロとしたときのドレーン電圧とドレーン電流の関係を模式的に示すグラフであって、横軸はドレーン・ソース間電圧Vdsを示し、縦軸にドレーン電流Idを示している。図16(b)のグラフにおいて、曲線c1は図16(a)の曲線cと対応し、曲線d1は図16(a)の曲線dと対応するものであって、例えば、曲線c1においてはドレーン・ソース間電圧Vdsが所定値以上であればドレーン電流Idは略一定とみなせるIout2となり、ドレーン・ソース間電圧Vdsによらない定電流特性が得られることが判る。
【0087】
なお、図16(b)のグラフ中の曲線c1は、図15において説明したチャネル領域への不純物の注入量が比較的小さい場合であって、チャネル領域への不純物の注入量を増すと、曲線d1のように、前記した略一定とみなせる電流値が増加できる。同様に、破線で示す曲線e、f、gは前記した曲線c1と曲線d1の間を補間するものであって、前記したチャネル領域への不純物の注入量を微調整することで、所望のドレーン電流が得られることを示している。
【0088】
上述した関係を定量的に説明すると、電子デバイス物理の理論により良く知られている様に、MOSトランジスタのドレーン電流Idは次式で与えられる。
Id=K・(W/L)・(Vgs−Vt)2
ここで、Kは定数、WはMOSトランジスタのゲート幅、Lはゲート長、Vgsはゲート・ソース間電圧、Vtは閾値電圧である。
【0089】
図14を用いて説明したように、実施例2の構成によるアノード駆動回路301においては、ディプリーション型トランジスタ302のゲート、ソースは互いに接続されており、そのゲート・ソース間電圧はゼロとなっている。このため、前記したドレーン電流Idは
Id=K・(W/L)・(Vt)2
で与えられ、その素子サイズWとLの比および閾値電圧Vtにより決まることになる。
【0090】
前記素子サイズWとLの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Vtもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。またMOSトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はMOSトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【0091】
また、図15、図16において説明したのはNMOSディプリーション型トランジスタの構成や特性例についてであるが、図15に示した図のP型、N型を逆に入れ替えることでPMOSディプリーション型トランジスタを構成することができ、その特性もNMOSディプリーション型トランジスタにおけるものと同様に調整することができる。
【0092】
図17は実施例2におけるアノード駆動回路の動作を説明する回路図で、図14に示した回路から発光サイリスタd1の1素子分について抜き出して、その動作を説明するものである。また図中矢印にてアノード電流IOUT2を示している。なお、305で示すコンデンサCLは、NMOSトランジスタ302のソース領域やPMOSトランジスタ303のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【0093】
発光サイリスタd1の非発光状態においては、駆動指令信号DRV ON−NはHighレベルとなっており、PMOSトランジスタ303はオフ、NMOSトランジスタ304はオン状態となっている。このとき、NMOSディプリーション型トランジスタ302は常にオン状態とされているので、コンデンサCL305の両端は電源電圧VDDに略等しい電圧で充電されていることになる。
【0094】
図18は図17で示す回路の動作を示すタイムチャートである。図18において、波形Gは発光サイリスタのゲート端子波形を示し、破線で示すIOUT2は従来の特許文献1(特開2004−195796号公報)で開示された電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、また実線で示すIOUT2は実施例2の構成を用いたアノード駆動回路(図15の301の構成)による駆動電流波形を示す。
【0095】
まず始めに、実施例1の図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はLowレベルとされる。ついで図示しない印刷制御部から駆動オン指令信号DRV ON−Nが出力され、図17のアノード駆動回路301へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ303はオンとなる一方で、NMOSトランジスタ304はオフとなり、NMOSディプリーション型トランジスタのドレーン・ソース端子間に電圧が印加される。これにより、前述したコンデンサ305に充電されていた電荷がPMOSトランジスタ303と発光サイリスタd1を介して急速に放電されることになる。
【0096】
この結果、図18に実線にて示すIOUT2波形のA部のように、その立ち上がり波形はややオーバシュートぎみに見える急速に立ち上がったものとなる。このオーバシュート波形は比較的短時間に収束して、その後ほぼ一定値となっている。このとき、流れるドレーン電流Idは前述したように、
Id=K・(W/L)・(Vt)2
で表され、電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく決まる所定値とすることができる。この結果、発光サイリスタの駆動電流には影響せず、その発光出力は所定値に保たれる。
【0097】
次いで、図示しない印刷制御部から駆動オンオフ指令信号DRV ON−NがLowレベルからHighレベルへと遷移して出力され、図17のアノード駆動回路301へ入力される。駆動オンオフ指令信号DRV ON−NがHighレベルになると、PMOSトランジスタ303はオフとなる一方で、NMOSトランジスタ304はオンとなり、発光サイリスタd1のアノード電位を略ゼロに低下させる。この結果、発光サイリスタd1はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流IOUT2も急速に立ち下がり、略ゼロにまで遷移する。
【0098】
これと同時に、オン状態にあるNMOSディプリーション型トランジスタ302を介してコンデンサ305は再び充電され、充電完了の後はNMOSディプリーション型トランジスタのドレーン・ソース間電圧が略ゼロとなってドレーン電流もまた略ゼロとなる。一方、PMOSトランジスタ303はオフ状態にあるので、NMOSディプリーション型トランジスタ302による電流はPMOSトランジスタ303を介してグランド方向へ貫通して流れることはない。
【0099】
このように、実施例2で示すアノード駆動回路301においては、その駆動電流が電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく所定値とすることができる。この結果、電源電圧VDDが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【0100】
それに加えて、図18の破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例2の構成による駆動電流IOUT2とを比較して明らかなように、実施例2の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するときその動作速度を向上させることができる。
【0101】
以上説明したように実施例2によれば、発光サイリスタの駆動回路の電流制限回路としてNMOSディプリーション型トランジスタ302を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例2の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例3】
【0102】
実施例3は発光サイリスタの駆動回路において、アノード端子の駆動回路を別の構成としたものである。図19は実施例3の光プリントヘッドの構成を示す回路図であり、実施例3の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図19では説明を簡単にするため、発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドにおいては、発光素子の総数は4992個であり、図19の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ4992段配列されることになる。
【0103】
図19において、実施例3の光プリントヘッドには、シフトレジスタ30、フリップフロック回路31〜38が設けられる。d1〜d8は発光サイリスタであって、アノードA、カソードK、ゲートGの三つの端子を備える。シフトレジスタ30は、SI、SCKの2個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子である。シリアルデータ端子SIはフリップフロップ31のD入力端子と接続される。フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力と接続される一方で、発光サイリスタd1のゲート端子とも接続される。シフトレジスタのQ2〜Q8についても同様である。
【0104】
シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また端子Dは発光サイリスタd1〜d8のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
【0105】
401は実施例3における発光サイリスタのアノード駆動回路を示す。アノード駆動回路401において、302はNMOSディプリーション型トランジスタ、303はPMOSトランジスタ、304はNMOSトランジスタである。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はNMOSディプリーション型トランジスタ302のドレーンと接続され、NMOSディプリーション型トランジスタ302のソース端子は自己のゲート端子と接続される一方でNMOSトランジスタ304のドレーン端子と接続されている。またNMOSトランジスタ304のソース端子はグランドと接続される。PMOSトランジスタ303とNMOSトランジスタ304のゲート同士は接続され、これらのゲート端子には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号DRV ON−Nが与えられる。またNMOSディプリーション型トランジスタ302のソース端子には発光サイリスタのアノード端子、すなわちデータ端子Dが接続されている。
【0106】
電子デバイス物理の理論により良く知られている様に、MOSトランジスタのドレーン電流Idは次式で与えられる。
Id=K・(W/L)・(Vgs−Vt)2
ここで、Kは定数、WはMOSトランジスタのゲート幅、Lはゲート長、Vgsはゲート・ソース間電圧、Vtは閾値電圧である。
【0107】
図19を用いて説明したように、実施例3の構成によるアノード駆動回路においては、NMOSディプリーション型トランジスタ302のゲート、ソースは接続されており、そのゲート・ソース間電圧はゼロとなっている。このため前記したドレーン電流Idは
Id=K・(W/L)・(Vt)2
で与えられ、その素子サイズWとLの比、および閾値電圧Vtにより決まることになる。
【0108】
前記素子サイズWとLの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Vtもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。また、MOSトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はMOSトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【0109】
次に実施例3の動作を説明する。図20は実施例3におけるアノード駆動回路401の動作を示す回路図であり、図19に示した回路から発光サイリスタd1の1素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流IOUT2を示している。なお、305で示すコンデンサCLはPMOSトランジスタ303のドレーン領域やNMOSディプリーション型トランジスタ302のドレーン領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【0110】
発光サイリスタd1の非発光状態においては、駆動指令信号DRV ON−NはHighレベルとなっており、PMOSトランジスタ303はオフ、NMOSトランジスタ304はオン状態となっている。このとき、NMOSディプリーション型トランジスタ302は常にオン状態とされているので、前記コンデンサCL305の両端電圧は略0Vであって充電電荷は殆どない状態にある。
【0111】
図21は図20で示す回路の動作を示すタイムチャートである。図21において、波形Gは発光サイリスタのゲート端子波形であり、破線で示すIOUT2は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すIOUT2は実施例3の構成を用いたアノード駆動回路401による駆動電流波形を示す。
【0112】
図21のタイムチャートにおいては、実施例1の図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はHighからLowレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号DRV ON−Nが出力され、図21のアノード駆動回路401へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ303はオンとなる一方で、NMOSトランジスタ304はオフとなり、NMOSディプリーション型トランジスタ302のドレーン・ソース端子間に電圧が印加される。
【0113】
これにより、前述したコンデンサ305にはPMOSトランジスタ303を介して急速に充電されることになる。これと同時にNMOSディプレーション型トランジスタ302はドレーン電流を生じ、図21に実線にて示すIOUT2波形のA部のように、その立ち上がり波形は急速に立ち上がり、その後一定値となる。このとき流れるドレーン電流Idは前述したように、
Id=K・(W/L)・(Vt)2
で表され、電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく決まる所定値とすることができる。この結果、発光サイリスタd1の駆動電流には影響せず、その発光出力は所定値に保たれる。
【0114】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号DRV ON−NがLowレベルからHighレベルへと遷移して出力され、図20のアノード駆動回路401へ入力される。駆動オンオフ指令信号DRV ON−NがHighレベルになると、PMOSトランジスタ303はオフとなる一方で、NMOSトランジスタ304はオンとなり、発光サイリスタd1のアノード電位を略ゼロに低下させる。この結果、発光サイリスタd1はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流IOUT2も急速に立ち下がり、略ゼロにまで遷移する。これと同時に、オン状態にあるNMOSディプリーション型トランジスタ302を介してコンデンサ305は放電され、その電位は略ゼロとなる。一方、PMOSトランジスタ303はオフ状態にあるので、NMOSディプリーション型トランジスタ302のドレーン電流は遮断されグランド方向へ貫通して流れることはない。
【0115】
このように、実施例3のアノード駆動回路401においては、その駆動電流を電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく所定値とすることができる。この結果、電源電圧VDDが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【0116】
それに加えて、図21に破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例3の構成による駆動電流IOUT2とを比較して明らかなように、実施例3の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するときその動作速度を向上させることができる。
【0117】
以上説明したように、実施例3によれば、発光サイリスタの駆動回路の電流制限回路としてNMOSディプリーション型トランジスタ302を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例3の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例4】
【0118】
実施例4は発光サイリスタの駆動回路において、アノード端子の駆動回路を別の構成としたものである。図22は実施例4の光プリントヘッドの構成を示す回路図であり、実施例4の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図22では説明を簡単にするため、発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドにおいては、発光素子の総数は4992個であり、図22の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ4992段配列されることになる。
【0119】
図22において、実施例4の光プリントヘッドには、シフトレジスタ30、フリップフロック回路31〜38が設けられる。d1〜d8は発光サイリスタであって、アノードA、カソードK、ゲートGの三つの端子を備える。シフトレジスタ30は、SI、SCKの2個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子である。シリアルデータ端子SIはフリップフロップ31のD入力端子と接続される。フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力と接続される一方で、発光サイリスタd1のゲート端子とも接続される。シフトレジスタのQ2〜Q8についても同様である。
【0120】
シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また端子Dは発光サイリスタd1〜d8のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
【0121】
501は実施例4における発光サイリスタのアノード駆動回路を示す。アノード駆動回路501において、303はPMOSトランジスタ、304はNMOSトランジスタである。PMOSトランジスタ303のドレーンはNMOSトランジスタ304のドレーン端子と接続され、NMOSトランジスタ304のソースはグランドと接続され、PMOSトランジスタ303とNMOSトランジスタ304のゲート同士は接続され、PMOSトランジスタ303とNMOSトランジスタ304とでインバータ回路306を構成している。
【0122】
インバータ回路306には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号DRV ON−Nが与えられる。またインバータ回路306の出力(すなわちPMOSトランジスタ303のドレーン端子)は発光サイリスタのアノード端子、すなわちデータ端子Dと接続されている。また、502はPMOSディプリーション型トランジスタであって、そのゲート端子とソース端子は電源VDDと接続され、そのドレーン端子はPMOSトランジスタ303のソース端子とも接続されている。
【0123】
次に実施例4の動作を説明する。図23は実施例4におけるアノード駆動回路501の動作を示す回路図であり、図22に示した回路から発光サイリスタd1の1素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流IOUT2を示している。なお、305で示すコンデンサCLはPMOSディプリーション型トランジスタ502のドレーン領域やPMOSトランジスタ303のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【0124】
発光サイリスタd1の非発光状態においては、駆動指令信号DRV ON−NはHighレベルとなっており、PMOSトランジスタ303はオフ、NMOSトランジスタ304はオン状態となっている。このとき、PMOSディプリーション型トランジスタ502は常にオン状態とされているので、前記コンデンサCL305の両端電圧には電源電圧VDDに略等しい電圧で充電されていることになる。
【0125】
図24は図23に示す回路の動作を示すタイムチャートである。図24において、波形Gは発光サイリスタのゲート端子波形であり、破線で示すIOUT2は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すIOUT2は実施例4の構成を用いたアノード駆動回路501による駆動電流波形を示す。
【0126】
図24のタイムチャートにおいては、実施例1の図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はHighからLowレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号DRV ON−Nが出力され、図23のアノード駆動回路501へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ303はオンとなる一方で、NMOSトランジスタ304はオフとなり、PMOSディプリーション型トランジスタ502のドレーン・ソース端子間に電圧が印加される。
【0127】
これにより、前述したコンデンサ305に充電されていた電荷がPMOSトランジスタ303と発光サイリスタd1を介して急速に放電されることになる。この結果、図24に実線で示すIOUT2波形のA部のように、その立ち上がり波形はややオーバシュートぎみに急速に立ち上がったものとなる。このオーバシュート波形は比較的短時間に収束し、その後ほぼ一定値となる。このとき流れるドレーン電流Idは前述したように、
Id=K・(W/L)・(Vt)2
で表され、電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく決まる所定値とすることができる。この結果、発光サイリスタd1の駆動電流には影響せず、その発光出力は所定値に保たれる。
【0128】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号DRV ON−NがLowレベルからHighレベルへと遷移して出力され、図23のアノード駆動回路501へ入力される。駆動オンオフ指令信号DRV ON−NがHighレベルになると、PMOSトランジスタ303はオフとなる一方で、NMOSトランジスタ304はオンとなり、発光サイリスタd1のアノード電位を略ゼロに低下させる。この結果、発光サイリスタd1はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流IOUT2も急速に立ち下がり、略ゼロにまで遷移する。
【0129】
これと同時に、オン状態にあるPMOSディプリーション型トランジスタ502を介してコンデンサ305は再び充電され、充電完了の後はPMOSディプリーション型トランジスタ502のドレーン・ソース間電圧が略ゼロとなってドレーン電流もまた略ゼロとなる。一方、PMOSトランジスタ303はオフ状態にあるので、PMOSディプリーション型トランジスタ502による電流はNMOSトランジスタ304を介してグランド方向へ貫通して流れることはない。
【0130】
このように、実施例4のアノード駆動回路501においては、その駆動電流を電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく所定値とすることができる。この結果、電源電圧VDDが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【0131】
それに加えて、図24に破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例4の構成による駆動電流IOUT2とを比較して明らかなように、実施例4の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するときその動作速度を向上させることができる。
【0132】
以上説明したように、実施例4によれば、発光サイリスタの駆動回路の電流制限回路としてPMOSディプリーション型トランジスタ502を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例4の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例5】
【0133】
実施例5は発光サイリスタの駆動回路において、アノード端子の駆動回路をさらに別の構成としたものである。図25は実施例5の光プリントヘッドの構成を示す回路図であり、実施例5の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図25では説明を簡単にするため、発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドにおいては、発光素子の総数は4992個であり、図25の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ4992段配列されることになる。
【0134】
図25において、実施例5の光プリントヘッドには、シフトレジスタ30、フリップフロック回路31〜38が設けられる。d1〜d8は発光サイリスタであって、アノードA、カソードK、ゲートGの三つの端子を備える。シフトレジスタ30は、SI、SCKの2個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子である。シリアルデータ端子SIはフリップフロップ31のD入力端子と接続される。フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力と接続される一方で、発光サイリスタd1のゲート端子とも接続される。シフトレジスタのQ2〜Q8についても同様である。
【0135】
シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また端子Dは発光サイリスタd1〜d8のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
【0136】
601は実施例5における発光サイリスタのアノード駆動回路を示す。アノード駆動回路601において、502はPMOSディプリーション型トランジスタ、303はPMOSトランジスタ、304はNMOSトランジスタである。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はPMOSディプリーション型トランジスタ502のソース端子とゲート端子に接続され、PMOSディプリーション型トランジスタ502のドレーン端子はNMOSトランジスタ304のドレーン端子と接続されている。
【0137】
またNMOSトランジスタ304のソース端子はグランドと接続される。PMOSトランジスタ303とNMOSトランジスタ304のゲート同士は互いに接続され、これらのゲート端子には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号DRV ON−Nが与えられる。またNMOSトランジスタ304のソース端子は発光サイリスタのアノード端子、すなわちデータ端子Dが接続されている。
【0138】
電子デバイス物理の理論により良く知られている様に、MOSトランジスタのドレーン電流Idは次式で与えられる。
Id=K・(W/L)・(Vgs−Vt)2
ここで、Kは定数、WはMOSトランジスタのゲート幅、Lはゲート長、Vgsはゲート・ソース間電圧、Vtは閾値電圧である。
【0139】
図25を用いて説明したように、実施例5の構成によるアノード駆動回路601においては、PMOSディプリーション型トランジスタ502のゲート、ソースは接続されており、そのゲート・ソース間電圧はゼロとなっている。このため前記したドレーン電流Idは
Id=K・(W/L)・(Vt)2
で与えられ、その素子サイズWとLの比、および閾値電圧Vtにより決まることになる。
【0140】
前記素子サイズWとLの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Vtもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。また、MOSトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はMOSトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【0141】
次に実施例5の動作を説明する。図26は実施例5におけるアノード駆動回路601の動作を示す回路図であり、図25に示した回路から発光サイリスタd1の1素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流IOUT2を示している。なお、305で示すコンデンサCLはPMOSトランジスタ303のドレーン領域やPMOSディプリーション型トランジスタ502のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【0142】
発光サイリスタd1の非発光状態においては、駆動指令信号DRV ON−NはHighレベルとなっており、PMOSトランジスタ303はオフ、NMOSトランジスタ304はオン状態となっている。このとき、PMOSディプリーション型トランジスタ502は常にオン状態とされているので、前記コンデンサCL305の両端電圧は略0Vであって充電電荷は殆どない状態にある。
【0143】
図27は図26で示す回路の動作を示すタイムチャートである。図27において、波形Gは発光サイリスタのゲート端子波形であり、破線で示すIOUT2は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すIOUT2は実施例5の構成を用いたアノード駆動回路601による駆動電流波形を示す。
【0144】
図27のタイムチャートにおいては、実施例1の図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はHighからLowレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号DRV ON−Nが出力され、図26のアノード駆動回路601へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ303はオンとなる一方で、NMOSトランジスタ304はオフとなり、PMOSディプリーション型トランジスタ502のドレーン・ソース端子間に電圧が印加される。
【0145】
これにより、前述したコンデンサ305にはPMOSトランジスタ303を介して急速に充電されることになる。これと同時にPMOSディプレーション型トランジスタ502はドレーン電流を生じ、図27に実線にて示すIOUT2波形のA部のように、その立ち上がり波形は急速に立ち上がり、その後一定値となる。このとき流れるドレーン電流Idは前述したように、
Id=K・(W/L)・(Vt)2
で表され、電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく決まる所定値とすることができる。この結果、発光サイリスタd1の駆動電流には影響せず、その発光出力は所定値に保たれる。
【0146】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号DRV ON−NがLowレベルからHighレベルへと遷移して出力され、図26のアノード駆動回路601へ入力される。駆動オンオフ指令信号DRV ON−NがHighレベルになると、PMOSトランジスタ303はオフとなる一方で、NMOSトランジスタ304はオンとなり、発光サイリスタd1のアノード電位を略ゼロに低下させる。この結果、発光サイリスタd1はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流IOUT2も急速に立ち下がり、略ゼロにまで遷移する。これと同時に、オン状態にあるPMOSディプリーション型トランジスタ502を介してコンデンサ305は放電され、その電位は略ゼロとなる。一方、PMOSトランジスタ303はオフ状態にあるので、PMOSディプリーション型トランジスタ502のドレーン電流は遮断され、グランド方向へ貫通して流れることはない。
【0147】
このように、実施例5のアノード駆動回路601においては、その駆動電流を電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく所定値とすることができる。この結果、電源電圧VDDが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【0148】
それに加えて、図27に破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例5の構成による駆動電流IOUT2とを比較して明らかなように、実施例5の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するときその動作速度を向上させることができる。
【0149】
以上説明したように、実施例5によれば、発光サイリスタの駆動回路の電流制限回路としてPMOSディプリーション型トランジスタ502を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例5の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【0150】
図28は実施例1のアノード駆動回路の変形例を示す回路図である。図28(a)は変形例との対比説明を分かりやすくするために実施例1の構成を示し、図28(b)は実施例1の第1の変形例を示し、図28(c)は実施例1の第2の変形例を示し、図28(d)は実施例1の第3の変形例を示す。
【0151】
まず、繰り返しになるが、図28(a)の実施例1のアノード駆動回路40は、PMOSトランジスタ44とNMOSトランジスタ45とで構成されるインバータ回路46と、定電流ダイオード42とショットキーバリアダイオード43とで構成される。またDRV ON−Nは駆動のオン指令を示す負論理の信号で、Dは発光サイリスタのアノード端子に接続され該素子を駆動するデータ端子、VDDは電源である。
【0152】
これに対して図28(b)に示す実施例1の第1変形例のアノード駆動回路は、駆動のオン指令を示す負論理の信号DRV ON−Nに接続されたPMOSトランジスタ44と定電流ダイオード42とで構成される。PMOSトランジスタ44のソースは電源VDDに接続され、そのゲートは信号DRV ON−Nに接続され、またそのドレーンは定電流ダイオード42に接続されている。
【0153】
図28(c)に示す実施例1の第2変形例のアノード駆動回路は、PMOSトランジスタ44とPMOSトランジスタ701と定電流ダイオード42とショットキーバリアダイオード43で構成される。PMOSトランジスタ44のソースは電源VDDに接続され、そのゲートは駆動のオン指令を示す負論理の信号DRV ON−Nに接続され、またそのドレーンはPMOSトランジスタ701に接続されている。PMOSトランジスタ701のゲートは駆動のオン指令を示す正論理の信号DRV ON−Pに接続されている。定電流ダイオード42とショットキーバリアダイオード43の構成は実施例1と同様である。
【0154】
図28(d)に示す実施例1の第3変形例のアノード駆動回路は、NMOSトランジスタ45とPMOSトランジスタ44と定電流ダイオード42とショットキーバリアダイオード43で構成される。NMOSトランジスタ45は電源VDDに接続され、NMOSトランジスタ45とPMOSトランジスタ44のゲートは駆動のオン指令を示す正論理の信号DRV ON−Pに接続されている。定電流ダイオード42とショットキーバリアダイオード43の構成は実施例1と同様である。
【0155】
図29は実施例2のアノード駆動回路の変形例を示す回路図である。図29(a)は変形例との対比説明を分かりやすくするために実施例2の構成を示し、図29(b)は実施例2の第1の変形例を示し、図29(c)は実施例2の第2の変形例を示し、図29(d)は実施例2の第3の変形例を示す。
【0156】
図29(a)の実施例2のアノード駆動回路301は、PMOSトランジスタ303とNMOSトランジスタ304とNMOSディプリーション型トランジスタ302とで構成される。PMOSトランジスタ303とNMOSトランジスタ304でインバータ回路306を構成し、駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0157】
図29(b)に示す実施例2の第1変形例のアノード駆動回路は、PMOSトランジスタ303とNMOSディプリーション型トランジスタ302とで構成される。駆動のオン指令を示す負論理の信号DRV ON−NがPMOSトランジスタ303に接続され、NMOSディプリーション型トランジスタ302が電源VDDに接続される。
【0158】
図29(c)に示す実施例2の第2変形例のアノード駆動回路は、NMOSディプリーション型トランジスタ302とPMOSトランジスタ303とPMOSトランジスタ701とで構成される。駆動のオン指令を示す負論理の信号DRV ON−NがPMOSトランジスタ303に接続され、駆動のオン指令を示す正論理の信号DRV ON−PがPMOSトランジスタ701に接続され、NMOSディプリーション型トランジスタ302が電源VDDに接続される。
【0159】
図29(d)に示す実施例2の第3変形例のアノード駆動回路は、NMOSディプリーション型トランジスタ302とNMOSトランジスタ304とPMOSトランジスタ303とで構成される。駆動のオン指令を示す正論理の信号DRV ON−PがNMOSトランジスタ304のゲートとPMOSトランジスタ303のゲートに接続され、NMOSディプリーション型トランジスタ302が電源VDDに接続される。
【0160】
図30は実施例3のアノード駆動回路の変形例を示す回路図である。図30(a)は変形例との対比説明を分かりやすくするために実施例3の構成を示し、図30(b)は実施例3の第1の変形例を示し、図30(c)は実施例3の第2の変形例を示し、図30(d)は実施例3の第3の変形例を示す。
【0161】
図30(a)の実施例3のアノード駆動回路401は、PMOSトランジスタ303とNMOSディプリーション型トランジスタ302とNMOSトランジスタ304とで構成される。PMOSトランジスタ303のゲートとNMOSトランジスタ304のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0162】
図30(b)の実施例3の第1変形例のアノード駆動回路は、PMOSトランジスタ303とNMOSディプリーション型トランジスタ302とで構成される。PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続され、NMOSディプリーション型トランジスタ302のソース端子はゲート端子と接続され、さらにデータ端子Dと接続される。
【0163】
図30(c)の実施例3の第2変形例のアノード駆動回路は、PMOSトランジスタ303とNMOSディプリーション型トランジスタ302とPMOSトランジスタ701とで構成される。PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続され、PMOSトランジスタ701のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続され、NMOSディプリーション型トランジスタ302のソース端子はゲート端子と接続され、さらにデータ端子Dと接続される。
【0164】
図30(d)の実施例3の第3変形例のアノード駆動回路は、NMOSトランジスタ304とNMOSディプリーション型トランジスタ302とPMOSトランジスタ303とで構成される。NMOSトランジスタ304のゲートおよびPMOSトランジスタ303のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続され、NMOSディプリーション型トランジスタ302のソース端子はゲート端子と接続され、さらにデータ端子Dと接続される。
【0165】
図31は実施例4のアノード駆動回路の変形例を示す回路図である。図31(a)は変形例との対比説明を分かりやすくするために実施例4の構成を示し、図31(b)は実施例4の第1の変形例を示し、図31(c)は実施例4の第2の変形例を示し、図31(d)は実施例4の第3の変形例を示す。
【0166】
図31(a)の実施例4のアノード駆動回路501は、PMOSディプリーション型トランジスタ502とPMOSトランジスタ303とNMOSトランジスタ304とで構成される。PMOSディプリーション型トランジスタ502のソース端子およびゲート端子は電源VDDに接続され、PMOSトランジスタ303のゲートとNMOSトランジスタ304のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0167】
図31(b)の実施例4の第1変形例のアノード駆動回路は、PMOSディプリーション型トランジスタ502とPMOSトランジスタ303とで構成される。PMOSディプリーション型トランジスタ502のソース端子およびゲート端子は電源VDDに接続され、PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0168】
図31(c)の実施例4の第2変形例のアノード駆動回路は、PMOSディプリーション型トランジスタ502とPMOSトランジスタ303とPMOSトランジスタ701とで構成される。PMOSディプリーション型トランジスタ502のソース端子およびゲート端子は電源VDDに接続され、PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続され、PMOSトランジスタ701のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続される。
【0169】
図31(d)の実施例4の第3変形例のアノード駆動回路は、PMOSディプリーション型トランジスタ502とNMOSトランジスタ304とPMOSトランジスタ303とで構成される。PMOSディプリーション型トランジスタ502のソース端子およびゲート端子は電源VDDに接続され、NMOSトランジスタ304のゲートとPMOSトランジスタ303のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続される。
【0170】
図32は実施例5のアノード駆動回路の変形例を示す回路図である。図32(a)は変形例との対比説明を分かりやすくするために実施例5の構成を示し、図32(b)は実施例5の第1の変形例を示し、図32(c)は実施例5の第2の変形例を示し、図32(d)は実施例5の第3の変形例を示す。
【0171】
図32(a)の実施例5のアノード駆動回路601は、PMOSトランジスタ303とPMOSディプリーション型トランジスタ502とNMOSトランジスタ304とで構成される。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はPMOSディプリーション型トランジスタ502のソース端子およびゲート端子に接続され、PMOSディプリーション型トランジスタ502のドレーン端子はNMOSトランジスタ304のドレーン端子に接続される。PMOSトランジスタ303のゲートとNMOSトランジスタ304のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0172】
図32(b)の実施例5の第1変形例のアノード駆動回路は、PMOSトランジスタ303とPMOSディプリーション型トランジスタ502とで構成される。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はPMOSディプリーション型トランジスタ502のソース端子およびゲート端子に接続され、PMOSディプリーション型トランジスタ502のドレーン端子はデータ端子Dに接続される。PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0173】
図32(c)の実施例5の第2変形例のアノード駆動回路は、PMOSトランジスタ303とPMOSディプリーション型トランジスタ502とPMOSトランジスタ701とで構成される。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はPMOSディプリーション型トランジスタ502のソース端子およびゲート端子に接続され、PMOSディプリーション型トランジスタ502のドレーン端子はPMOSトランジスタ701に接続される。PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続され、PMOSトランジスタ701のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続される。
【0174】
図32(d)の実施例5の第3変形例のアノード駆動回路は、NMOSトランジスタ304とPMOSディプリーション型トランジスタ502とPMOSトランジスタ303とで構成される。NMOSトランジスタ304は電源VDDと接続され、またPMOSディプリーション型トランジスタ502のソース端子およびゲート端子に接続される。PMOSディプリーション型トランジスタ502のドレーン端子はPMOSトランジスタ303に接続される。NMOSトランジスタ304のゲートとPMOSトランジスタ701のゲートには駆動のオン指令を示す正論理の信号DRV ON−Pが接続される。以上説明した図28乃至図32の各変形例は、上記各実施例と同様の効果を有する。
【産業上の利用可能性】
【0175】
以上述べたように、本発明の実施例1乃至実施例5では、駆動回路として光源に発光サイリスタを用いた電子写真プリンタにおける光プリントヘッドへ適用する場合について説明したが、発光サイリスタのアノード端子に代えてPNPバイポーラトランジスタのエミッタ、サイリスタのゲート端子に代えてPNPバイポーラトランジスタのベース、PNPバイポーラトランジスタのコレクタに発光ダイオードのアノードを接続し、発光サイリスタのカソードに代えて発光ダイオードのカソードとした構成であっても上記実施例と同様に動作させることができる。
【0176】
あるいは前記発光サイリスタのアノード端子に代えて発光ダイオードのアノードに接続し、該発光ダイオードのカソードとNPNバイポーラトランジスタのコレクタを接続し、サイリスタのゲート端子に代えてNPNバイポーラトランジスタのベース、前記サイリスタのカソードに代えて前記NPNバイポーラトランジスタのエミッタと接続する構成であってもゲート端子に印加すべき信号論理が逆となる他は同様に動作させることができる。また、前記PNPやNPNバイポーラトランジスタはシリコン材料を用いた半導体であってもよく、GaAs系の化合物半導体でも、それらを用いて構成したヘテロ接合バイポーラトランジスタ(HBT)であったとしても構成することができる。
【0177】
またさらに同様の方法で、サイリスタを含む回路によりシフトレジスタを構成して発光サイリスタを駆動する自己走査型LEDに適用できることは勿論のこと、光源に有機EL素子を用いた有機ELヘッドへ適用することも可能であり、さらには、サーマルプリンタにおける発熱抵抗体と組み合わせる構成、表示装置における表示素子の列あるいは面発光素子列を駆動する構成にさえも適用することが可能であり、広範な技術分野へ応用することが可能である。
【図面の簡単な説明】
【0178】
【図1】本発明に係る電子写真プリンタを示すブロック図である。
【図2】実施例1の光プリントヘッドを示す回路図である。
【図3】実施例1の発光サイリスタの構成を示す図である。
【図4】光プリントヘッドの基板ユニットの斜視図である。
【図5】光プリントヘッドの構成を概略的に示す断面図である。
【図6】実施例1の動作を示すタイムチャートである。
【図7】実施例1のアノード駆動回路の動作を示すタイムチャートである。
【図8】実施例1のアノード駆動回路の動作を示すタイムチャートである。
【図9】実施例1のアノード駆動回路の動作を示す回路図である。
【図10】実施例1のアノード駆動回路の動作を示すタイムチャートである。
【図11】実施例1の変形例の光プリントヘッドを示す回路図である。
【図12】実施例1の変形例の動作を示すタイムチャートである。
【図13】実施例1の変形例の動作を示すタイムチャートである。
【図14】実施例2の光プリントヘッドを示す回路図である。
【図15】ディプリーション型トランジスタの構成を示す図である。
【図16】ディプリーション型トランジスタの特性を示す図である。
【図17】実施例2のアノード駆動回路の動作を示す回路図である。
【図18】実施例2のアノード駆動回路の動作を示すタイムチャートである。
【図19】実施例3の光プリントヘッドを示す回路図である。
【図20】実施例3のアノード駆動回路の動作を示す回路図である。
【図21】実施例3のアノード駆動回路の動作を示すタイムチャートである。
【図22】実施例4の光プリントヘッドを示す回路図である。
【図23】実施例4のアノード駆動回路の動作を示す回路図である。
【図24】実施例4のアノード駆動回路の動作を示すタイムチャートである。
【図25】実施例5の光プリントヘッドを示す回路図である。
【図26】実施例5のアノード駆動回路の動作を示す回路図である。
【図27】実施例5のアノード駆動回路の動作を示すタイムチャートである。
【図28】実施例1のアノード駆動回路の変形例を示す回路図である。
【図29】実施例2のアノード駆動回路の変形例を示す回路図である。
【図30】実施例3のアノード駆動回路の変形例を示す回路図である。
【図31】実施例4のアノード駆動回路の変形例を示す回路図である。
【図32】実施例5のアノード駆動回路の変形例を示す回路図である。
【符号の説明】
【0179】
19 光プリントヘッド
30 シフトレジスタ
40、201、202、301、401、501、601 アノード駆動回路
42 定電流ダイオード
43 ショットキーバリアダイオード
302 NMOSディプリーション型トランジスタ
502 PMOSディプリーション型トランジスタ
d1〜d8 発光サイリスタ
【技術分野】
【0001】
本発明は、アレイ状の被駆動素子を駆動するための駆動回路、該駆動回路を有する光プリントヘッド並びに画像形成装置に関する。
【背景技術】
【0002】
従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようにしている。このような電子写真プリンタにおいては、光源として発光ダイオード(LED)のほかに、発光サイリスタを用いたものが知られている。
【0003】
光源に発光ダイオードを用いたものでは、駆動回路と発光素子とが1対1に対応するように設けられ、直接アノード端子とカソード端子間に電流を流すか否かにより、発光/非発光の状態を切り替えるようにしている。これに対し、発光サイリスタを用いたものでは、駆動回路と発光素子とが1対N(N>1)に対応するように設けられ、ゲート端子を用いて発光させる素子を指定し、アノード端子とカソード端子間に流す電流により発光パワーを制御するようにしている。発光サイリスタを用いるものとして、例えば、特開2004−195796号公報に開示された自己走査型LEDと称する構成が知られており、発光サイリスタによるラッチ動作を用いて2相クロック信号によりシフトレジスタ動作を行っている。またCMOSインバータ出力による定電圧源と直列抵抗による電流制限作用により発光サイリスタのアノード駆動を行う構成であった。
【特許文献1】特開2004−195796号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、発光サイリスタの駆動回路において、CMOSインバータ出力による定電圧源と直列抵抗による電流制限作用によりアノード駆動を行う構成においては、電源電圧が変動すると駆動電流が大きく変動してしまい、それを用いる画像形成装置に印刷濃度ムラとなって現れ、印刷品質上好ましくない。また、電流制限用の抵抗を直列に接続する必要から、駆動電流波形の立ち上がり時間や立下り時間が増大し、高速に点灯オン、オフすることができず、動作速度を向上させることができない一因となっていた。
【0005】
本発明は、電源電圧の変動や発光素子の製造ばらつき等に起因する駆動電流の変動を僅少とし、発光素子を使用する画像形成装置における印刷濃度ムラを抑え、印刷品質の良好な駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
【0006】
また本発明は、駆動電流波形の立ち上がり時間や立下り時間を減少することにより、高速に点灯オン、オフすることを可能にして動作速度を高速化した駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するために本発明の駆動回路は、2つの主電極を有する複数の被駆動素子に駆動電流を流して駆動する駆動回路において、駆動信号が入力されるスイッチ回路と、前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とするものである。
【0008】
本発明の光プリントヘッドは、2つの主電極を有する複数の被駆動素子に駆動回路により駆動電流を流して発光駆動する光プリントヘッドにおいて、前記駆動回路は、駆動信号が入力されるスイッチ回路と、前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とするものである。
【0009】
また本発明の画像形成装置は、2つの主電極を有する複数の被駆動素子に駆動回路により駆動電流を流して発光駆動する光プリントヘッドを有する画像形成装置において、前記駆動回路は、駆動信号が入力されるスイッチ回路と、前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とするものである。
【発明の効果】
【0010】
上記構成を有する本発明に拠れば、被駆動素子を駆動するために定電流回路を用いた構成としたので、電源電圧の変動や被駆動素子の製造ばらつき等に起因する駆動電流の変動を僅少とすることができ、被駆動素子の出力を所定値に保持することができるとともに、駆動電流波形の立ち上がり時間や立下り時間を減少することができ、高速に点灯オン、オフすることを可能にして動作速度を高速化することができる。
【発明を実施するための最良の形態】
【0011】
以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図1は本発明に係る電子写真プリンタを示すブロック図、図2は実施例1の光プリントヘッドを示す回路図である。
【実施例1】
【0012】
図1において、1はマイクロプロセッサ、ROM、RAM、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号SG1、ビデオ信号(ドットマップデータを一次元的に配列したもの)SG2等によってプリンタ全体をシーケンス制御し、印刷動作を行う。
【0013】
制御信号SG1によって印刷指示を受信すると、印刷制御部1は、先ず定着器温度センサ23によってヒータ22aを内蔵した定着器22が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ22aに通電し、使用可能な温度まで定着器22を加熱する。次に、ドライバ2を介して現像・転写プロセス用モータ(PM)3を回転させ、同時にチャージ信号SGCによって帯電用電圧電源25をオンにし、現像器27の帯電を行う。
【0014】
そして、セットされている図示しない用紙の有無およびサイズが用紙残量センサ8、用紙サイズセンサ9によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ(PM)5はドライバ4を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ6が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
【0015】
印刷制御部1は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号SG3(主走査同期信号、副走査同期信号を含む)を送信し、上位コントローラからビデオ信号SG2を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部1に受信されたビデオ信号SG2は、印刷データ信号HD−DATAとして光プリントヘッド19に転送される。光プリントヘッド19はそれぞれ1ドット(ピクセル)の印刷のために設けられた複数の発光サイリスタを略一直線状に配列したものである。
【0016】
ビデオ信号SG2の送受信は、印刷ライン毎に行われる。光プリントヘッド19によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器27において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって潜像化されたドットに吸引され、トナー像が形成される。
【0017】
その後、該トナー像は転写器28に送られ、一方、転写信号SG4によってプラス電位に転写用高圧電源26がオンになり、転写器28は感光体ドラムと転写器28との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ22aを内蔵する定着器22に当接して搬送され、該定着器22の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ7を通過してプリンタの外部に排出される。
【0018】
印刷制御部1は用紙サイズセンサ9、用紙吸入口センサ6の検知に対応して、用紙が転写器28を通過している間だけ転写用高圧電源26からの電圧を転写器28に印加する。そして、印刷が終了し、用紙が用紙排出口センサ7を通過すると、帯電用高圧電源25による現像器27への電圧の印加を終了し、同時に現像・転写プロセス用モータ3の回転を停止させる。以後、前記の動作を繰り返す。
【0019】
ここで、光プリントヘッドについて説明する。発光素子の代表的なものとしてはLED(Light Emitting Diode)及びLD(Laser Diode)が知られている。LEDは化合物半導体(GaAs、GaP、AlGaAs、InGaAsP、InGaAlAs等)のPNまたはPIN接合を形成し、これに順方向電圧を加えることにより接合内部にキャリアを注入し、その再結合の過程で生じる発光現象を利用するものである。またLDはこのLED内部に導波部を設けた構造となっている。或る閾値電流以上の電流を流すと注入される電子−正孔対が増加し反転分布状態となり、誘導放射による光子の増倍(利得)が発生し、へき開面などを利用した平行な反射鏡で発生した光が再び活性層に帰還されレーザ発振が起こる。そして導波路の端面からレーザ光が出ていくものである。
【0020】
これらLED、LDと同じ発光メカニズムを有する発光素子として、発光機能を持つ負性抵抗素子(発光サイリスタ、レーザサイリスタ等)も知られている。本実施例においては、光プリントヘッド19は発光素子として発光サイリスタを使用している。発光サイリスタは先に述べたような化合物半導体でPNPN構造を作るものであり、シリコンではサイリスタ(Thyristor)、SCR(Semiconductor Controlled Rectifier)などとして実用化されている。
【0021】
次に図2により光プリントヘッドの構成を説明する。なお図2では説明を簡単にするために発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は4992個であり、図2の構成からなる回路素子が総数で4992段配列されることになる。
【0022】
図2において、19は光プリントヘッドで、破線にて囲んで示す30はシフトレジスタであって、31〜38はフリップフロップ回路である。またd1〜d8は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。40は発光サイリスタd1〜d8のアノード駆動回路である。アノード駆動回路40は図1に示す印刷制御部1の内部に搭載することが好ましいが、光プリントヘッド19の内部に配設することも可能であり、本実施例1では光プリントヘッド19の内部に含めている。
【0023】
シフトレジスタ30はSI、SCKの3個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子である。また端子Dは、発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。
【0024】
シリアルデータ端子SIはフリップフロップ31のD入力端子と接続され、フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力端子と接続される一方で、シフトレジスタ回路30のQ1出力となっていて、発光サイリスタd1のゲート端子と接続される。シフトレジスタ30のQ2〜Q8についても同様である。シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
【0025】
アノード駆動回路40において、PMOSトランジスタ44とNMOSトランジスタ45とでインバータ回路46を構成している。PMOSトランジスタ44のソースは電源VDDに接続され、そのドレーンはNMOSトランジスタ45のドレーン端子と接続されるとともに後述する電流制限回路41とも接続される。NMOSトランジスタ45のソースはグランドと接続されている。また、DRV ON―N信号は発光サイリスタの実際の発光/非発光のタイミングを指令する信号であって、PMOSトランジスタ44、NMOSトランジスタ45のゲート端子と接続されている。
【0026】
破線で囲まれた41は電流制限回路である。このうち42は定電流ダイオードであって、例えば石塚電子製のCRDシリーズなどの製品が使用可能である。また43はシリコン小信号ダイオードであって、より好ましくは順方向電圧が小さいショットキーバリアダイオードとすることで良好な特性を得ることができる。定電流ダイオード42のアノードは前記PMOSトランジスタ44とNMOSトランジスタ45のドレーン端子と接続される一方で、ダイオード43のカソードとも接続される。また定電流ダイオード42のカソードはダイオード43のアノードと接続される一方で、発光サイリスタd1〜d8のアノード端子(データ端子D)とも接続されている。
【0027】
いま、DRV ON―N信号がHighレベルにある場合を考える。このとき、PMOSトランジスタ44とNMOSトランジスタ45とで構成されるインバータ回路46の出力はLowレベルとなり、主としてダイオード43の働きにより前記したデータ端子DもLowレベルとなる。ダイオード43としてショットキーバリアダイオードを用いることで、その順電圧を十分小さくすることができて、前記データ端子Dは略0Vの出力となり発光サイリスタd1〜d8のアノード端子電流IOUT2もゼロとなって、発光サイリスタd1〜d8は全て非発光状態とできる。
【0028】
また別の場合として、DRV ON―N信号がLowレベルとなる場合を考える。このときPMOSトランジスタ44とNMOSトランジスタ45とで構成されるインバータ回路46の出力はHighレベルとなる。この結果、定電流ダイオード42を介してデータ端子Dから発光サイリスタd1〜d8のアノード端子へ電流IOUT2が流れ得ることになり、発光サイリスタd1〜d8のうち発光指令されている素子のみが選択的に発光状態となる。
【0029】
図3は図2で示した発光サイリスタの構成を示す図である。図3(a)は回路シンボルを示し、アノード端子A、カソード端子K、ゲート端子Gの三つの端子を備えている。図3(b)は図3(a)にて示した発光サイリスタの断面構造を示す図である。本図にて示す発光サイリスタはGaAsウェハー基材を用い、公知のMO−CVD(Metal Organic-Chemical Vapor Deposition)法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。
【0030】
まず、所定のバッファ層や犠牲層(図示しない)をエピタキシャル成長させた後、AlGaAs基材にN型不純物を含ませたN型層53と、P型不純物を含ませ成層したP型層52と、N型不純物を含ませたN型層51とを順に積層させたNPNの3層構造からなるウェハーを構成する。次いで、最上層のN型層の一部に公知のフォトリソグラフィー法により選択的にP型不純物領域54を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるN型領域53の一部を露出させ、該領域53に金属配線を形成してカソード電極を形成する。それと同時にP型領域54とN型領域51にもそれぞれアノード電極とゲート電極が形成される。
【0031】
図3(c)は発光サイリスタの別の形態を示す。本構成においては、GaAsウェハー基材を用い、公知のMO−CVD法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定のバッファ層や犠牲層(図示しない)をエピタキシャル成長させた後、AlGaAs基材にN型不純物を含ませたN型層53と、P型不純物を含ませ成層したP型層52と、N型不純物を含ませたN型層51と、P型不純物を含ませ成層したP型層55を順に積層させたPNPNの4層構造のウェハーを構成する。
【0032】
さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるN型領域53の一部を露出させ、該領域53に金属配線を形成してカソード電極を形成する。同様に、最上層となるP型領域55の一部を露出させ、該領域55に金属配線を形成してアノード電極を形成する。それと同時にN型領域51にゲート電極が形成される。
【0033】
図3(d)は図3(b)、(c)と対比させて描いた発光サイリスタの等価回路である。発光サイリスタはPNPトランジスタ61とNPNトランジスタ62とからなり、PNPトランジスタ61のエミッタがサイリスタのアノード端子Aに相当し、PNPトランジスタ61のベースがサイリスタのゲート端子Gに対応しており、該端子はNPNトランジスタ62のコレクタとも接続される。またPNPトランジスタ61のコレクタはNPNトランジスタ62のベースと接続され、NPNトランジスタ62のエミッタはサイリスタのカソード端子Kに相当している。
【0034】
前述したサイリスタ素子は、たとえば特開2007−81081号で開示される工法で処理される。即ち、図3(b)や図3(c)に示す構成の層形成が与えられたエピタキシャル層は、上記特許文献で開示される方法でフィルム状に剥離され、エピタキシャルフィルムボンディング法を用いてシフトレジスタを集積したICウェハーと接着され、両者の接続端子間がフォトリソグラフィー法を用いて配線される。さらに公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。
【0035】
図4は前記の発光素子・駆動素子複合チップをプリント配線板上に配列してなる光プリントヘッドの基板ユニットの斜視図である。図4において、71はプリント配線板、72はシフトレジスタが集積されたICチップであり、73は該素子上に配置された発光サイリスタ列を示す。また74はボンディングワイヤーを示し、ICチップ72のシフトレジスタの各端子とプリント配線板71上の図示しない配線パッドとを接続している。
【0036】
図5は光プリントヘッドの構成を概略的に示す断面図である。図5に示されるように、光プリントヘッド19は、ベース部材81と、ベース部材81にて固定されたプリント配線板71と、柱状の光学素子を多数配列してなるロッドレンズアレイ82と、ロッドレンズアレイ82を保持するホルダ83と、プリント配線板71、ベース部材81およびホルダ83とを固定するクランプ部材84、85とで構成される。
【0037】
次に実施例1の動作を説明する。図6は図2で示した光プリントヘッドの駆動時の動作を示すタイムチャートである。本図ではプリンタでの印刷動作時における1ライン走査の状況を示し、図2の発光サイリスタd1〜d8を順次点灯させる場合の動作を示している。なお本図では示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図2のSI端子をHighレベルとしておき、クロック端子SCKにシフトレジスタ30の段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ30のQ1〜Q8の全出力はHighレベルとなる。
【0038】
図2、図6において、1ライン分の走査に先立ち、時刻t1においてシフトデータ入力端子SIはLowレベルとされる。次いで時刻t2においてクロック信号SCKの第1パルスが入力される。SCK信号が立ち上がると、前記SI信号はシフトレジスタの第1段のフリップフロップ回路31に取り込まれ、これより僅かに遅れて第1段のフリップフロップ回路31の出力であるQ1はLowレベルへと遷移する。クロック信号SCKが立ち上がったあとで、時刻t3にてシフトデータ入力端子SIは再びHighレベルに戻される。
【0039】
さて、Q1出力がLowレベルとなると、サイリスタd1のゲート電位を低下させる。次いで時刻t4にてデータ入力端子Dの信号がHighとされる。これによりサイリスタd1のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタd1はターンオンして発光状態となる。サイリスタd1による発光状態は主としてアノード・カソード間に流れる電流によるので、発光駆動のため一度ターンオンしたサイリスタd1をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻t5においてデータ端子Dの電位をLowとしている。
【0040】
また前述したように、サイリスタd1〜d8の発光出力は主としてそのアノード・カソード間に流れる電流値によるので、図2のD端子の駆動源として定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。
【0041】
従来技術における特許文献1(特開2004−195796号公報)では駆動回路としてCMOSバッファの出力と抵抗とを備え、前記バッファ回路からの定電圧出力を前記抵抗により電流制限することで所望の駆動電流を得る構成が開示されている。すなわち、従来技術による構成においては、図2の電流制限回路41は単なる抵抗により構成されていたのである。このような回路においては、前記CMOSバッファのHigh出力は電源電圧VDDと略等しいのでこれをVDDとおき、前記抵抗の抵抗値をR、発光時のサイリスタのアノード・カソード間電圧をVaとするとき、サイリスタのアノードに流れる電流値Iaは次式で与えられる。
Ia=(VDD−Va)/R
【0042】
上記式から明らかなように、従来構成のアノード駆動回路においては電源電圧VDDが変動すると直ちに駆動電流Iaの変動となって現れることになる。なお特許文献1(特開2004−195796号公報)の具体例では、発光サイリスタのアノードを電源に接続し、カソード端子側を駆動する構成として記載されているが、このような場合でも、上記式による結果はそのまま当てはめることができる。
【0043】
なお本実施例の図6では、サイリスタd1を発光させるために時刻t4でデータ端子DをHighレベルとし、消灯させるために時刻t5でLowレベルとしているが、サイリスタd1を発光させる必要がない場合には時刻t4から時刻t5の間もデータ入力DをLowレベルのままとすれば良い。このように、データ入力Dの値により発光サイリスタd1の発光、非発光状態を切り替えることができる。
【0044】
次いで、時刻t6においてクロック信号SCKが立ち上がる。このときシフトデータ入力端子SIはHighレベルとなっているので、これより僅かに遅れてQ1端子出力はHighレベルへと遷移する一方で、Q2端子出力はLowレベルに変化する。次いで時刻t7においてデータ入力端子Dの信号がHighとされる。これによりサイリスタd2のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタd2はターンオンして発光状態となる。サイリスタd2による発光状態は主としてアノード・カソード間に流れる電流値によるので、点灯目的で一度ターンオンしたサイリスタd2をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻t8においてデータ端子Dの電位をLowとしている。
【0045】
上記説明で明らかなように、図6に示すSCKクロック信号1、2、3、4、5、6、7、8の立ち上がりごとに、Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8の各出力は順次1出力だけがLowレベルとなり、他の出力はHighレベルである。このためデータ信号DがHighレベルのとき、Q1からQ8の端子に接続されるサイリスタd1〜d8のうち、対応するQ1〜Q8出力がLowレベルとなっているものだけが選択的に発光させられることになる。
【0046】
上述の説明において、サイリスタd1〜d8をオンさせるためには、これらの素子のアノード・ゲート間を順方向にバイアスさせる電位差を与え、アノード電流を供給させるだけで良く、オフ状態のままとするためには、アノード・ゲート間の電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加したりすることもできる。
【0047】
図7は図2で説明した電流制限回路41に用いられる定電流ダイオード42の特性を説明する図である。図7(a)は定電流ダイオードのシンボルを示しており、アノード端子A、カソード端子Kと、前記端子間に印加されるアノード・カソード間電圧Vak、アノード電流Iaの関係を示している。
【0048】
図7(b)は前記定電流ダイオードの特性を示すグラフである。図7(b)において、横軸は前記したアノード・カソード間電圧Vakを示し、縦軸はアノード電流Iaを示す。図7(b)において、アノード・カソード間に逆方向電圧を印加したとき、図中Vfで示される電圧(略0.6Vである)以上となると大きな電流が流れる一方で、順方向への電圧印加では図中Iout2で示される電流が流れ、該電流はアノード・カソード間への印加電圧Vakが変動したとしても、ほぼ一定の電流値に保持され、定電流性の特性を持っている。
【0049】
図8(a)は図2で示した電流制限回路41の構成を示す。図8(a)に示す電流制限回路41は、前記した定電流ダイオード42とショットキーバリアダイオード43とを互いに逆方向かつ並列に接続している。図8(b)は電流制限回路41の特性を示すグラフである。図8(b)において、横軸は図8(a)で示したアノード・カソード間電圧Vak、縦軸はアノード電流Iaである。
【0050】
図8(b)に示すように、アノード・カソード間に逆方向電圧を印加したとき、図中Vfで示される電圧以上となると大きな電流が流れるが、前記電圧Vfは主としてショットキーバリアダイオード43の順方向特性によるものであり、その電圧は0.2V程度と、図7(b)のおけるVf(0.6V)と比べて無視しうる程小さくなっている。また定電流ダイオードの順方向への電圧印加では図中Iout2で示される電流が流れ、該電流はアノード・カソード間への印加電圧Vakが変動したとしても、ほぼ一定の電流値に保持され、定電流性の特性を持っている。
【0051】
図9は図2に示した回路からサイリスタd1の1素子分について抜き出してその動作を説明するもので、図2のうちアノード駆動回路40、発光サイリスタd1を抜き出して示す。また図中に矢印にてアノード電流IOUT2を示している。
【0052】
図10は図9で示す回路の動作を示すタイムチャートである。図10において、波形Gは発光サイリスタのゲート端子波形を示し、また破線で示すIOUT2は従来の特許文献1(特開2004−195796号公報)で開示されたのと同様な電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示す。また実線で示すIOUT2は実施例1の構成を用いたアノード駆動回路(図9の構成)による駆動電流波形である。
【0053】
図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はLowレベルとされる。次いで、図示しない印刷制御部1から駆動オン指令信号DRV ON−Nが出力され、図9のアノード駆動回路40へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ44はオンとなる一方で、NMOSトランジスタ45はオフとなり、定電流ダイオード42のアノード端子には電源電圧VDDと略等しい電圧が印加される。これにより定電流ダイオード42を介して電流IOUT2が流れる。
【0054】
図9において、PMOSトランジスタ44とNMOSトランジスタ45とで構成されるCMOSバッファのHighレベル出力電圧は電源電圧VDDと略等しいのでこれをVDDとおき、定電流ダイオード42の順電圧をVak、発光時のサイリスタのアノード・カソード間電圧をVaとするとき、
VDD=Vak+Va
であり、これを変形して
Vak=VDD−Va
を得る。
【0055】
上式のように、電源電圧VDDが変動した場合や、発光サイリスタの製造バラツキ等に起因する発光時のアノード・カソード間電圧をVaが変動した場合には、定電流ダイオード42に印加されるVak電圧が変動することになるが、図8(b)のグラフで示したように、Vak電圧が変動したとしても、その電流値Iout2への影響は僅少となる。この結果、発光サイリスタの駆動電流には影響せず、その発光出力は所定値に保たれる。
【0056】
それに加えて、図10に破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例1の構成による駆動電流IOUT2とを比較して明らかなように、実施例1の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するとき、その動作速度を向上させることができる。
【0057】
以上説明したように実施例1によれば、発光サイリスタの駆動回路の電流制限回路として定電流ダイオード42を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例1の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
[変形例]
【0058】
次に実施例1の変形例を説明する。図11は実施例1の変形例を示す回路図である。本変形例では光プリントヘッドに用いる発光サイリスタを複数の半導体チップにより構成し、該チップを同時並行的に動作させ、さらに高速に動作できるようにしたものである。
【0059】
図11は光プリントヘッド19および印刷制御部1とその周辺の構成を示しており、発光素子として発光サイリスタ(d1〜d8)が用いられている。なお図11では説明を簡単にするため、発光素子の一部のみを図示し他を省略して記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能な光プリントヘッドにおいては発光素子の総数は4992個であり、図11の構成からなる各回路素子が総数でそれぞれ4992段配列されることになる。
【0060】
図11において、201、202はアノード駆動回路である。また101、102はシフトレジスタ回路を示し、例えばシフトレジスタ101ではQ1〜Q4の4個の出力端子を備えるものとして省略して記載しているが、前述したように実際の構成においては、各シフトレジスタは192個の出力端子を備え、前記したシフトレジスタ101と同様構成の素子を26個カスケードに接続することで総数4992(=192×26)の駆動出力を持ち、前記駆動出力のそれぞれに対応させて発光サイリスタのゲート端子を接続することで総数4992個の発光サイリスタの駆動制御を可能としている。
【0061】
図11において、111〜114はフリップフロップ回路で、131、132はバッファ回路であり、121、122はシフトレジスタ101の入力端子であって、SIで示す入力端子121はシリアルデータ信号SIと接続され、該端子を介してフルップフロップ回路111のD端子と接続される。またCKIで示す入力端子122はシフトレジスタ101のクロック入力端子であって、該端子にはシリアルクロック信号SCKが入力されており、該端子はバッファ回路131の入力と接続される。またSOで示す出力端子123はシフトレジスタ101のシリアルデータ出力端子であり、フリップフロップ回路114のQ出力に図示しないバッファ回路を介して接続されている。
【0062】
さらに、CKOで示す出力端子124はシフトレジスタ101のシリアルクロック出力端子であり、バッファ回路132の出力端子と接続されている。また、バッファ回路131の出力はフリップフロップ回路111〜114のクロック端子と接続される一方でバッファ回路132の入力端子とも接続されている。シフトレジスタ回路101からの出力信号端子(シリアルデータ出力SO、シリアルクロック出力CKO)は、シフトレジスタ回路102の入力端子(シリアルデータ入力SI、シリアルクロック入力CKI)とは図示しないプリント配線板の配線パターンやボンディングワイヤー等を介して相互に接続されている。
【0063】
図11における発光サイリスタd1〜d4はシフトレジスタ101によってその発光素子が指定制御されるものであり、発光サイリスタd1〜d4のアノード端子はアノード駆動回路201のデータ端子D1と接続され、同様に発光サイリスタd5〜d8はシフトレジスタ102によってその発光素子が指定制御されるものであり、発光サイリスタd5〜d8のアノード端子はアノード駆動回路202のデータ端子D2と接続されている。アノード駆動回路202は、アノード駆動回路201と同様の構成を有する。
【0064】
図示を省略した発光サイリスタ列やシフトレジスタ回路においても同様に、それぞれ対応するアノード駆動回路(図示を省略)に接続されている。前述したように、実際の構成においては、シフトレジスタ101、102等はそれぞれ192個の出力端子を備え、前記したシフトレジスタ101と同様構成のシフトレジスタを26個備えており、各シフトレジスタ毎に発光サイリスタの群れを備え、各群のアノード端子は接続され、それぞれが前述のアノード駆動回路に接続され、このようなアノード駆動回路が総数で26個同時並行的に動作することで、プリンタ装置による1ライン分の露光処理が行われることになる。
【0065】
図12、図13は図11に示す実施例1の変形例の回路の動作を示すタイムチャートである。図12ではプリンタでの印刷動作時における1ライン走査の状況を示し、図11の発光サイリスタd1〜d4、d5〜d8の各群をそれぞれ順次点灯させる場合の動作を示している。また図12は,プリンタ電源投入時の予備動作として行われるシフトレジスタのプリセット処理を示す。
【0066】
図12において、時刻t1でSI端子をLowレベルとしてから時刻t2でクロック端子SCKにクロックパルス(第1パルス)を与える。次いで時刻t3でSI端子をHighレベルに戻し、時刻t6で示す様に、総数でシフトレジスタの段数に相当する個数となるようクロックパルスSCKを入力する(第2パルス〜第4パルス部)。これにより、シフトレジスタ101のQ1〜Q4の出力はそれぞれHigh、High、High、Lowレベルとなる。
【0067】
このあと前述したのと同様に、再びSI端子をLowレベルとしてからクロック端子SCKにクロックパルス(第5パルス)を与える。次いでSI端子をHighレベルに戻してから、総数でシフトレジスタの段数に相当する個数となるようクロックパルスSCKを入力する(第6パルス〜第8パルス部)。これにより、シフトレジスタ101のQ1〜Q4の出力はそれぞれ、High、High、High、Lowレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、High、High、High、Lowレベルとなる。
【0068】
図13は図12の処理の後に行われる発光素子の走査駆動の状況を示すタイムチャートである。図13による動作時には前述したプリセット処理が行われており、シフトレジスタ101のQ1〜Q4の出力はそれぞれ、High、High、High、Lowレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、High、High、High、Lowレベルとなっている。図13において、1ライン分の走査に先立ち、時刻t1においてシフトデータ入力端子SIはLowレベルとされる。次いで時刻t2においてクロック信号SCKの第1パルスが入力される。SCK信号が立ち上がると、前記SI信号はシフトレジスタの第1段のフリップフロップ回路111に取り込まれ、これより僅かに遅れて第1段のフリップフロップ回路の出力であるQ1はLowレベルへと遷移する。
【0069】
これと同様に第5段に相当するフリップフロップ回路の出力であるQ5もLowレベルへと遷移する。この結果、シフトレジスタ101のQ1〜Q4の出力はそれぞれ、Low、High、High、Highレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、Low、High、High、Highレベルとなる。なおクロックSCKが立ち上がったあとで、時刻t3にてシフトデータ入力は再びHighレベルに戻されている。
【0070】
さて、Q1、Q5出力がLowレベルとなると、図11に示す発光サイリスタd1、d5のゲート電位を低下させる。次いで時刻t4にてデータ端子D1の信号がHighとされ(a部)、略同時にデータ端子D2の信号もHighレベルとされる(i部)。これにより発光サイリスタd1、d5のアノード・ゲート間に順方向の電位差を生じ、これによるトリガ電流によって発光サイリスタd1、d5はターンオンして発光状態となる。発光サイリスタd1、d5による発光状態は主としてアノード・カソード間に流れる電流によるので、発光駆動のため一度ターンオンした発光サイリスタd1、d5をオフさせるためにアノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻t5においてデータ端子D1、D2の電位をLowとしている。
【0071】
また前述したように、発光サイリスタd1〜d8の発光出力は主としてそのアノード・カソード間に流れる電流値によるものであり、図11で用いられるアノード駆動回路(201、202等)のように定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、また電源電圧等に多少の変動があったとしてもその発光出力を所定値に維持することができる。
【0072】
なお図13では発光サイリスタd1、d5を発光させるために、時刻t4でデータ端子D1、D2をHighレベルとし、消灯させるために時刻t5でLowレベルとしているが、発光サイリスタd1を発光させる必要がない場合には時刻t4からt5の間もデータ端子D1をLowレベルのままとすれば良く、発光サイリスタd5を発光させる必要がない場合には時刻t4からt5の間もデータ端子D2をLowレベルのままとすれば良い。このように、データ端子D1、D2の値により発光サイリスタd1、d5の発光、非発光状態を切り替えることができる。
【0073】
以下同様に、図13のSCK信号の第2パルスにより、シフトレジスタ101のQ1〜Q4の出力はそれぞれ、High、Low、High、Highレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、High、Low、High、Highレベルとなる。次いで時刻t7で示す様にデータ端子D1、D2をb部、j部にて示す様にHighレベルとすることで、発光サイリスタd2、d6のアノード・ゲート間に順方向の電位差を生じ、これによるトリガ電流によって発光サイリスタd2、d6はターンオンして発光状態となる。
【0074】
以下同様に、SCK信号の第4パルス目まで動作が完了し、データ信号D1、D2によるサイリスタの駆動制御が完了することで、発光サイリスタd1〜d4、d5〜d8の一連の発光駆動は完了しており、この時点でシフトレジスタ101のQ1〜Q4の出力はそれぞれ、High、High、High、Lowレベルとなり、シフトレジスタ102のQ5〜Q8の出力はそれぞれ、High、High、High、Lowレベルとなっていて、図12において説明したプリセット処理の完了時と同様の状態となっている。このため引き続く1ラインの走査駆動においても、図13と同様の処理を繰り返すことで、発光サイリスタ列d1〜d4、d5〜d8の発光駆動をそれぞれ同時並行して順次行うことができる。
【0075】
以上説明したように、実施例1の変形例においては、上述した実施例1の効果と同様の効果を奏するとともに、光プリントヘッドに用いられる発光サイリスタを複数の半導体チップで構成し、各チップをそれぞれ対応する複数の駆動回路により同時並行的に駆動することにより、実施例1よりも更に高速に動作させることが可能である。
【実施例2】
【0076】
次に実施例2を説明する。実施例2は実施例1で示した発光サイリスタのアノード駆動回路を別の構成としたものである。光プリントヘッド19の構成は実施例1における構成と同様とし、その個別の説明は省略する。なお、駆動タイムチャートも実施例1におけるもの(図6)と同様である。図14は実施例2の光プリントヘッドおよび印刷制御部41とその周辺の構成を示す回路図である。図14においては説明を簡単にするため、発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は4992個であり、図14の構成からなる回路素子が総数でそれぞれ4992段配列されることになる。
【0077】
図14において、19は光プリントヘッド、破線で囲んで示す30はシフトレジスタであって、31〜38はフリップフロップ回路である。d1〜d8は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。シフトレジスタ30はSI、SCKの2個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子であり、また端子Dは発光サイリスタのアノード端子に接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。
【0078】
シリアルデータ端子SIはフリップフロップ31のD入力端子と接続され、フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力端子と接続される一方で、発光サイリスタd1のゲート端子とも接続される。シフトレジスタ30の他の出力端子Q2〜Q8についても同様である。シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また発光サイリスタd1〜d8のカソード端子はグランドに接続されている。
【0079】
301は実施例2における発光サイリスタのアノード駆動回路を示す。アノード駆動回路301において、303はPMOSトランジスタで、304はNMOSトランジスタであって、PMOSトランジスタ303のドレーンはNMOSトランジスタ304のドレーン端子と接続され、NMOSトランジスタ304のソースはグランドと接続され、PMOSトランジスタ303とNMOSトランジスタ304のゲート同士は接続され、PMOSトランジスタ303とNMOSトランジスタ304とでインバータ回路306を構成している。
【0080】
インバータ回路306には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号DRV ON−Nが与えられる。またインバータ回路306の出力(すなわちPMOSトランジスタ303のドレーン端子)は発光サイリスタのアノード端子、すなわちデータ端子Dと接続されている。また、302はNMOSディプリーション型トランジスタ(depletion type:なお文献によってはディプレッション、デプレッション型などと表記される場合もある)であって、そのドレーン端子は電源VDDと接続され、そのゲート端子はソース端子と接続される一方で、PMOSトランジスタ303のソース端子とも接続されている。
【0081】
ここでディプリーション型トランジスタについて説明する。図15は図14で示したアノード駆動回路301で用いられるNMOSディプリーション型トランジスタ302の構成を示す図である。図15(a)はその回路図シンボルを示しており、ドレーン端子D、ゲート端子G、ソース端子Sの3個の端子を備えている。図15(b)はその製造における一過程を示す断面図である。
【0082】
図15(b)は前記したソース端子、ドレーン端子部をチャネル方向に横切る断面を示し、n型半導体ウェハー基板311の所定部にP型不純物を拡散させPウェル領域312を構成する。ついで素子分離のためのフィールド酸化膜313、314を構成し、フィールド酸化膜313、314で覆われてない箇所の所定部にN型不純物のイオン注入を行うことでチャネル領域315を構成している。
【0083】
図15(c)は図15(b)の構成から更に半導体製造プロセスを経ることでNMOSディプリーショントランジスタを構成した状態を示している。図15(c)において、316はポリシリコンを用いて形成したゲート部であり、該ゲート部316をマスクとしてN型不純物を拡散させソース領域317とドレーン領域318を形成している。図15(b)で説明したように、ゲート部316直下のチャネル領域の浅い領域にはN型不純物が注入されており、該不純物の濃度や、注入される層の深い、浅いといった濃度プロファイルによって、構成されるMOSトランジスタの特性を種々に調整することができる。
【0084】
図16は図15にて示したNMOSディプリーション型トランジスタの特性を示すグラフである。図16(a)は前記トランジスタのゲート電圧とドレーン電流の関係を示すグラフであって、横軸はゲート・ソース間電圧Vgsを示し、縦軸にドレーン電流の平方根をSQRT(Id)として示している。本グラフにおいて、例えば曲線aはゲート・ソース間電圧Vgsの増加に対して略直線的に変化しており、該曲線の接線と横軸との交点が該トランジスタの閾値電圧Vtとなっている。なおグラフ中の曲線aは図15において説明したチャネル領域への不純物の注入量が比較的小さい場合であって、通常のNMOSエンハンスメント型トランジスタの特性と略等しい。
【0085】
これに対して、チャネル領域への不純物の注入量を増していくに従い、曲線bのように、閾値電圧Vtが小さくなる方向にシフトしていき、曲線cや曲線dの状態になると、ゲート・ソース間電圧がゼロとなってもドレーン電流が流れる状態(A部、B部)となり、ディプリーション型トランジスタの特性が得られるようになる。なおこの場合においては、前記閾値電圧Vtはマイナス値となっていることになる。
【0086】
図16(b)は前記トランジスタにおいて、ゲート・ソース間電圧をゼロとしたときのドレーン電圧とドレーン電流の関係を模式的に示すグラフであって、横軸はドレーン・ソース間電圧Vdsを示し、縦軸にドレーン電流Idを示している。図16(b)のグラフにおいて、曲線c1は図16(a)の曲線cと対応し、曲線d1は図16(a)の曲線dと対応するものであって、例えば、曲線c1においてはドレーン・ソース間電圧Vdsが所定値以上であればドレーン電流Idは略一定とみなせるIout2となり、ドレーン・ソース間電圧Vdsによらない定電流特性が得られることが判る。
【0087】
なお、図16(b)のグラフ中の曲線c1は、図15において説明したチャネル領域への不純物の注入量が比較的小さい場合であって、チャネル領域への不純物の注入量を増すと、曲線d1のように、前記した略一定とみなせる電流値が増加できる。同様に、破線で示す曲線e、f、gは前記した曲線c1と曲線d1の間を補間するものであって、前記したチャネル領域への不純物の注入量を微調整することで、所望のドレーン電流が得られることを示している。
【0088】
上述した関係を定量的に説明すると、電子デバイス物理の理論により良く知られている様に、MOSトランジスタのドレーン電流Idは次式で与えられる。
Id=K・(W/L)・(Vgs−Vt)2
ここで、Kは定数、WはMOSトランジスタのゲート幅、Lはゲート長、Vgsはゲート・ソース間電圧、Vtは閾値電圧である。
【0089】
図14を用いて説明したように、実施例2の構成によるアノード駆動回路301においては、ディプリーション型トランジスタ302のゲート、ソースは互いに接続されており、そのゲート・ソース間電圧はゼロとなっている。このため、前記したドレーン電流Idは
Id=K・(W/L)・(Vt)2
で与えられ、その素子サイズWとLの比および閾値電圧Vtにより決まることになる。
【0090】
前記素子サイズWとLの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Vtもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。またMOSトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はMOSトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【0091】
また、図15、図16において説明したのはNMOSディプリーション型トランジスタの構成や特性例についてであるが、図15に示した図のP型、N型を逆に入れ替えることでPMOSディプリーション型トランジスタを構成することができ、その特性もNMOSディプリーション型トランジスタにおけるものと同様に調整することができる。
【0092】
図17は実施例2におけるアノード駆動回路の動作を説明する回路図で、図14に示した回路から発光サイリスタd1の1素子分について抜き出して、その動作を説明するものである。また図中矢印にてアノード電流IOUT2を示している。なお、305で示すコンデンサCLは、NMOSトランジスタ302のソース領域やPMOSトランジスタ303のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【0093】
発光サイリスタd1の非発光状態においては、駆動指令信号DRV ON−NはHighレベルとなっており、PMOSトランジスタ303はオフ、NMOSトランジスタ304はオン状態となっている。このとき、NMOSディプリーション型トランジスタ302は常にオン状態とされているので、コンデンサCL305の両端は電源電圧VDDに略等しい電圧で充電されていることになる。
【0094】
図18は図17で示す回路の動作を示すタイムチャートである。図18において、波形Gは発光サイリスタのゲート端子波形を示し、破線で示すIOUT2は従来の特許文献1(特開2004−195796号公報)で開示された電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、また実線で示すIOUT2は実施例2の構成を用いたアノード駆動回路(図15の301の構成)による駆動電流波形を示す。
【0095】
まず始めに、実施例1の図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はLowレベルとされる。ついで図示しない印刷制御部から駆動オン指令信号DRV ON−Nが出力され、図17のアノード駆動回路301へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ303はオンとなる一方で、NMOSトランジスタ304はオフとなり、NMOSディプリーション型トランジスタのドレーン・ソース端子間に電圧が印加される。これにより、前述したコンデンサ305に充電されていた電荷がPMOSトランジスタ303と発光サイリスタd1を介して急速に放電されることになる。
【0096】
この結果、図18に実線にて示すIOUT2波形のA部のように、その立ち上がり波形はややオーバシュートぎみに見える急速に立ち上がったものとなる。このオーバシュート波形は比較的短時間に収束して、その後ほぼ一定値となっている。このとき、流れるドレーン電流Idは前述したように、
Id=K・(W/L)・(Vt)2
で表され、電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく決まる所定値とすることができる。この結果、発光サイリスタの駆動電流には影響せず、その発光出力は所定値に保たれる。
【0097】
次いで、図示しない印刷制御部から駆動オンオフ指令信号DRV ON−NがLowレベルからHighレベルへと遷移して出力され、図17のアノード駆動回路301へ入力される。駆動オンオフ指令信号DRV ON−NがHighレベルになると、PMOSトランジスタ303はオフとなる一方で、NMOSトランジスタ304はオンとなり、発光サイリスタd1のアノード電位を略ゼロに低下させる。この結果、発光サイリスタd1はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流IOUT2も急速に立ち下がり、略ゼロにまで遷移する。
【0098】
これと同時に、オン状態にあるNMOSディプリーション型トランジスタ302を介してコンデンサ305は再び充電され、充電完了の後はNMOSディプリーション型トランジスタのドレーン・ソース間電圧が略ゼロとなってドレーン電流もまた略ゼロとなる。一方、PMOSトランジスタ303はオフ状態にあるので、NMOSディプリーション型トランジスタ302による電流はPMOSトランジスタ303を介してグランド方向へ貫通して流れることはない。
【0099】
このように、実施例2で示すアノード駆動回路301においては、その駆動電流が電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく所定値とすることができる。この結果、電源電圧VDDが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【0100】
それに加えて、図18の破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例2の構成による駆動電流IOUT2とを比較して明らかなように、実施例2の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するときその動作速度を向上させることができる。
【0101】
以上説明したように実施例2によれば、発光サイリスタの駆動回路の電流制限回路としてNMOSディプリーション型トランジスタ302を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例2の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例3】
【0102】
実施例3は発光サイリスタの駆動回路において、アノード端子の駆動回路を別の構成としたものである。図19は実施例3の光プリントヘッドの構成を示す回路図であり、実施例3の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図19では説明を簡単にするため、発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドにおいては、発光素子の総数は4992個であり、図19の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ4992段配列されることになる。
【0103】
図19において、実施例3の光プリントヘッドには、シフトレジスタ30、フリップフロック回路31〜38が設けられる。d1〜d8は発光サイリスタであって、アノードA、カソードK、ゲートGの三つの端子を備える。シフトレジスタ30は、SI、SCKの2個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子である。シリアルデータ端子SIはフリップフロップ31のD入力端子と接続される。フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力と接続される一方で、発光サイリスタd1のゲート端子とも接続される。シフトレジスタのQ2〜Q8についても同様である。
【0104】
シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また端子Dは発光サイリスタd1〜d8のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
【0105】
401は実施例3における発光サイリスタのアノード駆動回路を示す。アノード駆動回路401において、302はNMOSディプリーション型トランジスタ、303はPMOSトランジスタ、304はNMOSトランジスタである。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はNMOSディプリーション型トランジスタ302のドレーンと接続され、NMOSディプリーション型トランジスタ302のソース端子は自己のゲート端子と接続される一方でNMOSトランジスタ304のドレーン端子と接続されている。またNMOSトランジスタ304のソース端子はグランドと接続される。PMOSトランジスタ303とNMOSトランジスタ304のゲート同士は接続され、これらのゲート端子には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号DRV ON−Nが与えられる。またNMOSディプリーション型トランジスタ302のソース端子には発光サイリスタのアノード端子、すなわちデータ端子Dが接続されている。
【0106】
電子デバイス物理の理論により良く知られている様に、MOSトランジスタのドレーン電流Idは次式で与えられる。
Id=K・(W/L)・(Vgs−Vt)2
ここで、Kは定数、WはMOSトランジスタのゲート幅、Lはゲート長、Vgsはゲート・ソース間電圧、Vtは閾値電圧である。
【0107】
図19を用いて説明したように、実施例3の構成によるアノード駆動回路においては、NMOSディプリーション型トランジスタ302のゲート、ソースは接続されており、そのゲート・ソース間電圧はゼロとなっている。このため前記したドレーン電流Idは
Id=K・(W/L)・(Vt)2
で与えられ、その素子サイズWとLの比、および閾値電圧Vtにより決まることになる。
【0108】
前記素子サイズWとLの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Vtもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。また、MOSトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はMOSトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【0109】
次に実施例3の動作を説明する。図20は実施例3におけるアノード駆動回路401の動作を示す回路図であり、図19に示した回路から発光サイリスタd1の1素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流IOUT2を示している。なお、305で示すコンデンサCLはPMOSトランジスタ303のドレーン領域やNMOSディプリーション型トランジスタ302のドレーン領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【0110】
発光サイリスタd1の非発光状態においては、駆動指令信号DRV ON−NはHighレベルとなっており、PMOSトランジスタ303はオフ、NMOSトランジスタ304はオン状態となっている。このとき、NMOSディプリーション型トランジスタ302は常にオン状態とされているので、前記コンデンサCL305の両端電圧は略0Vであって充電電荷は殆どない状態にある。
【0111】
図21は図20で示す回路の動作を示すタイムチャートである。図21において、波形Gは発光サイリスタのゲート端子波形であり、破線で示すIOUT2は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すIOUT2は実施例3の構成を用いたアノード駆動回路401による駆動電流波形を示す。
【0112】
図21のタイムチャートにおいては、実施例1の図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はHighからLowレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号DRV ON−Nが出力され、図21のアノード駆動回路401へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ303はオンとなる一方で、NMOSトランジスタ304はオフとなり、NMOSディプリーション型トランジスタ302のドレーン・ソース端子間に電圧が印加される。
【0113】
これにより、前述したコンデンサ305にはPMOSトランジスタ303を介して急速に充電されることになる。これと同時にNMOSディプレーション型トランジスタ302はドレーン電流を生じ、図21に実線にて示すIOUT2波形のA部のように、その立ち上がり波形は急速に立ち上がり、その後一定値となる。このとき流れるドレーン電流Idは前述したように、
Id=K・(W/L)・(Vt)2
で表され、電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく決まる所定値とすることができる。この結果、発光サイリスタd1の駆動電流には影響せず、その発光出力は所定値に保たれる。
【0114】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号DRV ON−NがLowレベルからHighレベルへと遷移して出力され、図20のアノード駆動回路401へ入力される。駆動オンオフ指令信号DRV ON−NがHighレベルになると、PMOSトランジスタ303はオフとなる一方で、NMOSトランジスタ304はオンとなり、発光サイリスタd1のアノード電位を略ゼロに低下させる。この結果、発光サイリスタd1はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流IOUT2も急速に立ち下がり、略ゼロにまで遷移する。これと同時に、オン状態にあるNMOSディプリーション型トランジスタ302を介してコンデンサ305は放電され、その電位は略ゼロとなる。一方、PMOSトランジスタ303はオフ状態にあるので、NMOSディプリーション型トランジスタ302のドレーン電流は遮断されグランド方向へ貫通して流れることはない。
【0115】
このように、実施例3のアノード駆動回路401においては、その駆動電流を電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく所定値とすることができる。この結果、電源電圧VDDが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【0116】
それに加えて、図21に破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例3の構成による駆動電流IOUT2とを比較して明らかなように、実施例3の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するときその動作速度を向上させることができる。
【0117】
以上説明したように、実施例3によれば、発光サイリスタの駆動回路の電流制限回路としてNMOSディプリーション型トランジスタ302を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例3の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例4】
【0118】
実施例4は発光サイリスタの駆動回路において、アノード端子の駆動回路を別の構成としたものである。図22は実施例4の光プリントヘッドの構成を示す回路図であり、実施例4の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図22では説明を簡単にするため、発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドにおいては、発光素子の総数は4992個であり、図22の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ4992段配列されることになる。
【0119】
図22において、実施例4の光プリントヘッドには、シフトレジスタ30、フリップフロック回路31〜38が設けられる。d1〜d8は発光サイリスタであって、アノードA、カソードK、ゲートGの三つの端子を備える。シフトレジスタ30は、SI、SCKの2個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子である。シリアルデータ端子SIはフリップフロップ31のD入力端子と接続される。フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力と接続される一方で、発光サイリスタd1のゲート端子とも接続される。シフトレジスタのQ2〜Q8についても同様である。
【0120】
シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また端子Dは発光サイリスタd1〜d8のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
【0121】
501は実施例4における発光サイリスタのアノード駆動回路を示す。アノード駆動回路501において、303はPMOSトランジスタ、304はNMOSトランジスタである。PMOSトランジスタ303のドレーンはNMOSトランジスタ304のドレーン端子と接続され、NMOSトランジスタ304のソースはグランドと接続され、PMOSトランジスタ303とNMOSトランジスタ304のゲート同士は接続され、PMOSトランジスタ303とNMOSトランジスタ304とでインバータ回路306を構成している。
【0122】
インバータ回路306には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号DRV ON−Nが与えられる。またインバータ回路306の出力(すなわちPMOSトランジスタ303のドレーン端子)は発光サイリスタのアノード端子、すなわちデータ端子Dと接続されている。また、502はPMOSディプリーション型トランジスタであって、そのゲート端子とソース端子は電源VDDと接続され、そのドレーン端子はPMOSトランジスタ303のソース端子とも接続されている。
【0123】
次に実施例4の動作を説明する。図23は実施例4におけるアノード駆動回路501の動作を示す回路図であり、図22に示した回路から発光サイリスタd1の1素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流IOUT2を示している。なお、305で示すコンデンサCLはPMOSディプリーション型トランジスタ502のドレーン領域やPMOSトランジスタ303のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【0124】
発光サイリスタd1の非発光状態においては、駆動指令信号DRV ON−NはHighレベルとなっており、PMOSトランジスタ303はオフ、NMOSトランジスタ304はオン状態となっている。このとき、PMOSディプリーション型トランジスタ502は常にオン状態とされているので、前記コンデンサCL305の両端電圧には電源電圧VDDに略等しい電圧で充電されていることになる。
【0125】
図24は図23に示す回路の動作を示すタイムチャートである。図24において、波形Gは発光サイリスタのゲート端子波形であり、破線で示すIOUT2は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すIOUT2は実施例4の構成を用いたアノード駆動回路501による駆動電流波形を示す。
【0126】
図24のタイムチャートにおいては、実施例1の図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はHighからLowレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号DRV ON−Nが出力され、図23のアノード駆動回路501へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ303はオンとなる一方で、NMOSトランジスタ304はオフとなり、PMOSディプリーション型トランジスタ502のドレーン・ソース端子間に電圧が印加される。
【0127】
これにより、前述したコンデンサ305に充電されていた電荷がPMOSトランジスタ303と発光サイリスタd1を介して急速に放電されることになる。この結果、図24に実線で示すIOUT2波形のA部のように、その立ち上がり波形はややオーバシュートぎみに急速に立ち上がったものとなる。このオーバシュート波形は比較的短時間に収束し、その後ほぼ一定値となる。このとき流れるドレーン電流Idは前述したように、
Id=K・(W/L)・(Vt)2
で表され、電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく決まる所定値とすることができる。この結果、発光サイリスタd1の駆動電流には影響せず、その発光出力は所定値に保たれる。
【0128】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号DRV ON−NがLowレベルからHighレベルへと遷移して出力され、図23のアノード駆動回路501へ入力される。駆動オンオフ指令信号DRV ON−NがHighレベルになると、PMOSトランジスタ303はオフとなる一方で、NMOSトランジスタ304はオンとなり、発光サイリスタd1のアノード電位を略ゼロに低下させる。この結果、発光サイリスタd1はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流IOUT2も急速に立ち下がり、略ゼロにまで遷移する。
【0129】
これと同時に、オン状態にあるPMOSディプリーション型トランジスタ502を介してコンデンサ305は再び充電され、充電完了の後はPMOSディプリーション型トランジスタ502のドレーン・ソース間電圧が略ゼロとなってドレーン電流もまた略ゼロとなる。一方、PMOSトランジスタ303はオフ状態にあるので、PMOSディプリーション型トランジスタ502による電流はNMOSトランジスタ304を介してグランド方向へ貫通して流れることはない。
【0130】
このように、実施例4のアノード駆動回路501においては、その駆動電流を電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく所定値とすることができる。この結果、電源電圧VDDが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【0131】
それに加えて、図24に破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例4の構成による駆動電流IOUT2とを比較して明らかなように、実施例4の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するときその動作速度を向上させることができる。
【0132】
以上説明したように、実施例4によれば、発光サイリスタの駆動回路の電流制限回路としてPMOSディプリーション型トランジスタ502を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例4の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【実施例5】
【0133】
実施例5は発光サイリスタの駆動回路において、アノード端子の駆動回路をさらに別の構成としたものである。図25は実施例5の光プリントヘッドの構成を示す回路図であり、実施例5の光プリントヘッドは発光素子として発光サイリスタを用いる。なお図25では説明を簡単にするため、発光素子を8個のみとして記載しているが、たとえばA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドにおいては、発光素子の総数は4992個であり、図25の構成からなる発光素子、フリップフロップ回路等の回路素子が総数でそれぞれ4992段配列されることになる。
【0134】
図25において、実施例5の光プリントヘッドには、シフトレジスタ30、フリップフロック回路31〜38が設けられる。d1〜d8は発光サイリスタであって、アノードA、カソードK、ゲートGの三つの端子を備える。シフトレジスタ30は、SI、SCKの2個の入力信号端子を備えており、SIはシフトレジスタ30へのシリアルデータ入力端子、SCKはシフトレジスタのクロック端子である。シリアルデータ端子SIはフリップフロップ31のD入力端子と接続される。フリップフロップ31のQ出力端子は次段のフリップフロップ32のD入力と接続される一方で、発光サイリスタd1のゲート端子とも接続される。シフトレジスタのQ2〜Q8についても同様である。
【0135】
シフトレジスタ30のクロック端子SCKはフリップフロップ31〜38のクロック端子と接続されている。また端子Dは発光サイリスタd1〜d8のアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。また発光サイリスタd1〜d8のカソード端子はグランドに接続される。
【0136】
601は実施例5における発光サイリスタのアノード駆動回路を示す。アノード駆動回路601において、502はPMOSディプリーション型トランジスタ、303はPMOSトランジスタ、304はNMOSトランジスタである。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はPMOSディプリーション型トランジスタ502のソース端子とゲート端子に接続され、PMOSディプリーション型トランジスタ502のドレーン端子はNMOSトランジスタ304のドレーン端子と接続されている。
【0137】
またNMOSトランジスタ304のソース端子はグランドと接続される。PMOSトランジスタ303とNMOSトランジスタ304のゲート同士は互いに接続され、これらのゲート端子には図示しない印刷制御部から発光サイリスタの駆動オン、オフを指令する指令信号DRV ON−Nが与えられる。またNMOSトランジスタ304のソース端子は発光サイリスタのアノード端子、すなわちデータ端子Dが接続されている。
【0138】
電子デバイス物理の理論により良く知られている様に、MOSトランジスタのドレーン電流Idは次式で与えられる。
Id=K・(W/L)・(Vgs−Vt)2
ここで、Kは定数、WはMOSトランジスタのゲート幅、Lはゲート長、Vgsはゲート・ソース間電圧、Vtは閾値電圧である。
【0139】
図25を用いて説明したように、実施例5の構成によるアノード駆動回路601においては、PMOSディプリーション型トランジスタ502のゲート、ソースは接続されており、そのゲート・ソース間電圧はゼロとなっている。このため前記したドレーン電流Idは
Id=K・(W/L)・(Vt)2
で与えられ、その素子サイズWとLの比、および閾値電圧Vtにより決まることになる。
【0140】
前記素子サイズWとLの比は素子の設計段階で比較的自由に、広範囲に渡って変化させることが可能であり、前述したように、前記閾値電圧Vtもまたチャネル領域に注入される不純物量などにより比較的自由に調整することが可能であって、前記したドレーン電流もまた比較的自由に調整することができる。また、MOSトランジスタにおいては、そのゲート長を比較的大きめに設定することでドレーン電位が多少変動したとしてもドレーン電流値を所定値に保つことが可能である。このような特性はMOSトランジスタの定電流特性として公知であり、良好な特性を得るためには前記ゲート長を大きめに設定することが望ましい。
【0141】
次に実施例5の動作を説明する。図26は実施例5におけるアノード駆動回路601の動作を示す回路図であり、図25に示した回路から発光サイリスタd1の1素子およびその周辺部を抜き出して、その動作を説明するものである。図中矢印にてアノード電流IOUT2を示している。なお、305で示すコンデンサCLはPMOSトランジスタ303のドレーン領域やPMOSディプリーション型トランジスタ502のソース領域とグランド間に不可避的に生じる浮遊容量をモデル化したものである。
【0142】
発光サイリスタd1の非発光状態においては、駆動指令信号DRV ON−NはHighレベルとなっており、PMOSトランジスタ303はオフ、NMOSトランジスタ304はオン状態となっている。このとき、PMOSディプリーション型トランジスタ502は常にオン状態とされているので、前記コンデンサCL305の両端電圧は略0Vであって充電電荷は殆どない状態にある。
【0143】
図27は図26で示す回路の動作を示すタイムチャートである。図27において、波形Gは発光サイリスタのゲート端子波形であり、破線で示すIOUT2は従来の電流制限素子として抵抗を用いた場合のサイリスタの駆動電流波形を示し、実線で示すIOUT2は実施例5の構成を用いたアノード駆動回路601による駆動電流波形を示す。
【0144】
図27のタイムチャートにおいては、実施例1の図6を用いて説明したように、発光サイリスタd1の駆動に際してそのゲート端子はHighからLowレベルに遷移される。ついで図示しない印刷制御部から駆動オン指令信号DRV ON−Nが出力され、図26のアノード駆動回路601へ入力される。駆動オン指令信号DRV ON−NがLowレベルになると、PMOSトランジスタ303はオンとなる一方で、NMOSトランジスタ304はオフとなり、PMOSディプリーション型トランジスタ502のドレーン・ソース端子間に電圧が印加される。
【0145】
これにより、前述したコンデンサ305にはPMOSトランジスタ303を介して急速に充電されることになる。これと同時にPMOSディプレーション型トランジスタ502はドレーン電流を生じ、図27に実線にて示すIOUT2波形のA部のように、その立ち上がり波形は急速に立ち上がり、その後一定値となる。このとき流れるドレーン電流Idは前述したように、
Id=K・(W/L)・(Vt)2
で表され、電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく決まる所定値とすることができる。この結果、発光サイリスタd1の駆動電流には影響せず、その発光出力は所定値に保たれる。
【0146】
次いで、図示しない印刷制御部からの駆動オンオフ指令信号DRV ON−NがLowレベルからHighレベルへと遷移して出力され、図26のアノード駆動回路601へ入力される。駆動オンオフ指令信号DRV ON−NがHighレベルになると、PMOSトランジスタ303はオフとなる一方で、NMOSトランジスタ304はオンとなり、発光サイリスタd1のアノード電位を略ゼロに低下させる。この結果、発光サイリスタd1はオフさせられ非発光状態へと遷移し、これに伴いアノード端子に流れていた電流IOUT2も急速に立ち下がり、略ゼロにまで遷移する。これと同時に、オン状態にあるPMOSディプリーション型トランジスタ502を介してコンデンサ305は放電され、その電位は略ゼロとなる。一方、PMOSトランジスタ303はオフ状態にあるので、PMOSディプリーション型トランジスタ502のドレーン電流は遮断され、グランド方向へ貫通して流れることはない。
【0147】
このように、実施例5のアノード駆動回路601においては、その駆動電流を電源電圧VDDや発光状態にあるサイリスタのアノード・カソード間電圧Vaに依存することなく所定値とすることができる。この結果、電源電圧VDDが変動するなどした場合でも、その発光出力を所定値に保つことができて、それを用いて成るプリンタ装置による印刷出力に濃度ムラを生じるなどの不具合を未然に防止することができる。
【0148】
それに加えて、図27に破線で示す従来構成の場合の駆動電流IOUT2と、実線で示す実施例5の構成による駆動電流IOUT2とを比較して明らかなように、実施例5の構成では電流波形の立ち上がり時間や立下り時間が減少できており、発光オン、オフを繰り返して動作する必要のあるLEDヘッドに適用するときその動作速度を向上させることができる。
【0149】
以上説明したように、実施例5によれば、発光サイリスタの駆動回路の電流制限回路としてPMOSディプリーション型トランジスタ502を用いる構成としているので、電源電圧VDDの変動や発光サイリスタの製造バラツキ等に起因して発光時のアノード・カソード間電圧が変動したとしても、駆動電流値への影響は僅少とでき、その発光出力は所定値に保たれる。それに加えて、実施例5の構成では駆動電流波形の立ち上がり時間や立下り時間が減少できて、その動作速度を向上させることが可能となる。
【0150】
図28は実施例1のアノード駆動回路の変形例を示す回路図である。図28(a)は変形例との対比説明を分かりやすくするために実施例1の構成を示し、図28(b)は実施例1の第1の変形例を示し、図28(c)は実施例1の第2の変形例を示し、図28(d)は実施例1の第3の変形例を示す。
【0151】
まず、繰り返しになるが、図28(a)の実施例1のアノード駆動回路40は、PMOSトランジスタ44とNMOSトランジスタ45とで構成されるインバータ回路46と、定電流ダイオード42とショットキーバリアダイオード43とで構成される。またDRV ON−Nは駆動のオン指令を示す負論理の信号で、Dは発光サイリスタのアノード端子に接続され該素子を駆動するデータ端子、VDDは電源である。
【0152】
これに対して図28(b)に示す実施例1の第1変形例のアノード駆動回路は、駆動のオン指令を示す負論理の信号DRV ON−Nに接続されたPMOSトランジスタ44と定電流ダイオード42とで構成される。PMOSトランジスタ44のソースは電源VDDに接続され、そのゲートは信号DRV ON−Nに接続され、またそのドレーンは定電流ダイオード42に接続されている。
【0153】
図28(c)に示す実施例1の第2変形例のアノード駆動回路は、PMOSトランジスタ44とPMOSトランジスタ701と定電流ダイオード42とショットキーバリアダイオード43で構成される。PMOSトランジスタ44のソースは電源VDDに接続され、そのゲートは駆動のオン指令を示す負論理の信号DRV ON−Nに接続され、またそのドレーンはPMOSトランジスタ701に接続されている。PMOSトランジスタ701のゲートは駆動のオン指令を示す正論理の信号DRV ON−Pに接続されている。定電流ダイオード42とショットキーバリアダイオード43の構成は実施例1と同様である。
【0154】
図28(d)に示す実施例1の第3変形例のアノード駆動回路は、NMOSトランジスタ45とPMOSトランジスタ44と定電流ダイオード42とショットキーバリアダイオード43で構成される。NMOSトランジスタ45は電源VDDに接続され、NMOSトランジスタ45とPMOSトランジスタ44のゲートは駆動のオン指令を示す正論理の信号DRV ON−Pに接続されている。定電流ダイオード42とショットキーバリアダイオード43の構成は実施例1と同様である。
【0155】
図29は実施例2のアノード駆動回路の変形例を示す回路図である。図29(a)は変形例との対比説明を分かりやすくするために実施例2の構成を示し、図29(b)は実施例2の第1の変形例を示し、図29(c)は実施例2の第2の変形例を示し、図29(d)は実施例2の第3の変形例を示す。
【0156】
図29(a)の実施例2のアノード駆動回路301は、PMOSトランジスタ303とNMOSトランジスタ304とNMOSディプリーション型トランジスタ302とで構成される。PMOSトランジスタ303とNMOSトランジスタ304でインバータ回路306を構成し、駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0157】
図29(b)に示す実施例2の第1変形例のアノード駆動回路は、PMOSトランジスタ303とNMOSディプリーション型トランジスタ302とで構成される。駆動のオン指令を示す負論理の信号DRV ON−NがPMOSトランジスタ303に接続され、NMOSディプリーション型トランジスタ302が電源VDDに接続される。
【0158】
図29(c)に示す実施例2の第2変形例のアノード駆動回路は、NMOSディプリーション型トランジスタ302とPMOSトランジスタ303とPMOSトランジスタ701とで構成される。駆動のオン指令を示す負論理の信号DRV ON−NがPMOSトランジスタ303に接続され、駆動のオン指令を示す正論理の信号DRV ON−PがPMOSトランジスタ701に接続され、NMOSディプリーション型トランジスタ302が電源VDDに接続される。
【0159】
図29(d)に示す実施例2の第3変形例のアノード駆動回路は、NMOSディプリーション型トランジスタ302とNMOSトランジスタ304とPMOSトランジスタ303とで構成される。駆動のオン指令を示す正論理の信号DRV ON−PがNMOSトランジスタ304のゲートとPMOSトランジスタ303のゲートに接続され、NMOSディプリーション型トランジスタ302が電源VDDに接続される。
【0160】
図30は実施例3のアノード駆動回路の変形例を示す回路図である。図30(a)は変形例との対比説明を分かりやすくするために実施例3の構成を示し、図30(b)は実施例3の第1の変形例を示し、図30(c)は実施例3の第2の変形例を示し、図30(d)は実施例3の第3の変形例を示す。
【0161】
図30(a)の実施例3のアノード駆動回路401は、PMOSトランジスタ303とNMOSディプリーション型トランジスタ302とNMOSトランジスタ304とで構成される。PMOSトランジスタ303のゲートとNMOSトランジスタ304のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0162】
図30(b)の実施例3の第1変形例のアノード駆動回路は、PMOSトランジスタ303とNMOSディプリーション型トランジスタ302とで構成される。PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続され、NMOSディプリーション型トランジスタ302のソース端子はゲート端子と接続され、さらにデータ端子Dと接続される。
【0163】
図30(c)の実施例3の第2変形例のアノード駆動回路は、PMOSトランジスタ303とNMOSディプリーション型トランジスタ302とPMOSトランジスタ701とで構成される。PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続され、PMOSトランジスタ701のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続され、NMOSディプリーション型トランジスタ302のソース端子はゲート端子と接続され、さらにデータ端子Dと接続される。
【0164】
図30(d)の実施例3の第3変形例のアノード駆動回路は、NMOSトランジスタ304とNMOSディプリーション型トランジスタ302とPMOSトランジスタ303とで構成される。NMOSトランジスタ304のゲートおよびPMOSトランジスタ303のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続され、NMOSディプリーション型トランジスタ302のソース端子はゲート端子と接続され、さらにデータ端子Dと接続される。
【0165】
図31は実施例4のアノード駆動回路の変形例を示す回路図である。図31(a)は変形例との対比説明を分かりやすくするために実施例4の構成を示し、図31(b)は実施例4の第1の変形例を示し、図31(c)は実施例4の第2の変形例を示し、図31(d)は実施例4の第3の変形例を示す。
【0166】
図31(a)の実施例4のアノード駆動回路501は、PMOSディプリーション型トランジスタ502とPMOSトランジスタ303とNMOSトランジスタ304とで構成される。PMOSディプリーション型トランジスタ502のソース端子およびゲート端子は電源VDDに接続され、PMOSトランジスタ303のゲートとNMOSトランジスタ304のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0167】
図31(b)の実施例4の第1変形例のアノード駆動回路は、PMOSディプリーション型トランジスタ502とPMOSトランジスタ303とで構成される。PMOSディプリーション型トランジスタ502のソース端子およびゲート端子は電源VDDに接続され、PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0168】
図31(c)の実施例4の第2変形例のアノード駆動回路は、PMOSディプリーション型トランジスタ502とPMOSトランジスタ303とPMOSトランジスタ701とで構成される。PMOSディプリーション型トランジスタ502のソース端子およびゲート端子は電源VDDに接続され、PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続され、PMOSトランジスタ701のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続される。
【0169】
図31(d)の実施例4の第3変形例のアノード駆動回路は、PMOSディプリーション型トランジスタ502とNMOSトランジスタ304とPMOSトランジスタ303とで構成される。PMOSディプリーション型トランジスタ502のソース端子およびゲート端子は電源VDDに接続され、NMOSトランジスタ304のゲートとPMOSトランジスタ303のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続される。
【0170】
図32は実施例5のアノード駆動回路の変形例を示す回路図である。図32(a)は変形例との対比説明を分かりやすくするために実施例5の構成を示し、図32(b)は実施例5の第1の変形例を示し、図32(c)は実施例5の第2の変形例を示し、図32(d)は実施例5の第3の変形例を示す。
【0171】
図32(a)の実施例5のアノード駆動回路601は、PMOSトランジスタ303とPMOSディプリーション型トランジスタ502とNMOSトランジスタ304とで構成される。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はPMOSディプリーション型トランジスタ502のソース端子およびゲート端子に接続され、PMOSディプリーション型トランジスタ502のドレーン端子はNMOSトランジスタ304のドレーン端子に接続される。PMOSトランジスタ303のゲートとNMOSトランジスタ304のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0172】
図32(b)の実施例5の第1変形例のアノード駆動回路は、PMOSトランジスタ303とPMOSディプリーション型トランジスタ502とで構成される。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はPMOSディプリーション型トランジスタ502のソース端子およびゲート端子に接続され、PMOSディプリーション型トランジスタ502のドレーン端子はデータ端子Dに接続される。PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続される。
【0173】
図32(c)の実施例5の第2変形例のアノード駆動回路は、PMOSトランジスタ303とPMOSディプリーション型トランジスタ502とPMOSトランジスタ701とで構成される。PMOSトランジスタ303のソースは電源VDDと接続され、そのドレーン端子はPMOSディプリーション型トランジスタ502のソース端子およびゲート端子に接続され、PMOSディプリーション型トランジスタ502のドレーン端子はPMOSトランジスタ701に接続される。PMOSトランジスタ303のゲートに駆動のオン指令を示す負論理の信号DRV ON−Nが接続され、PMOSトランジスタ701のゲートに駆動のオン指令を示す正論理の信号DRV ON−Pが接続される。
【0174】
図32(d)の実施例5の第3変形例のアノード駆動回路は、NMOSトランジスタ304とPMOSディプリーション型トランジスタ502とPMOSトランジスタ303とで構成される。NMOSトランジスタ304は電源VDDと接続され、またPMOSディプリーション型トランジスタ502のソース端子およびゲート端子に接続される。PMOSディプリーション型トランジスタ502のドレーン端子はPMOSトランジスタ303に接続される。NMOSトランジスタ304のゲートとPMOSトランジスタ701のゲートには駆動のオン指令を示す正論理の信号DRV ON−Pが接続される。以上説明した図28乃至図32の各変形例は、上記各実施例と同様の効果を有する。
【産業上の利用可能性】
【0175】
以上述べたように、本発明の実施例1乃至実施例5では、駆動回路として光源に発光サイリスタを用いた電子写真プリンタにおける光プリントヘッドへ適用する場合について説明したが、発光サイリスタのアノード端子に代えてPNPバイポーラトランジスタのエミッタ、サイリスタのゲート端子に代えてPNPバイポーラトランジスタのベース、PNPバイポーラトランジスタのコレクタに発光ダイオードのアノードを接続し、発光サイリスタのカソードに代えて発光ダイオードのカソードとした構成であっても上記実施例と同様に動作させることができる。
【0176】
あるいは前記発光サイリスタのアノード端子に代えて発光ダイオードのアノードに接続し、該発光ダイオードのカソードとNPNバイポーラトランジスタのコレクタを接続し、サイリスタのゲート端子に代えてNPNバイポーラトランジスタのベース、前記サイリスタのカソードに代えて前記NPNバイポーラトランジスタのエミッタと接続する構成であってもゲート端子に印加すべき信号論理が逆となる他は同様に動作させることができる。また、前記PNPやNPNバイポーラトランジスタはシリコン材料を用いた半導体であってもよく、GaAs系の化合物半導体でも、それらを用いて構成したヘテロ接合バイポーラトランジスタ(HBT)であったとしても構成することができる。
【0177】
またさらに同様の方法で、サイリスタを含む回路によりシフトレジスタを構成して発光サイリスタを駆動する自己走査型LEDに適用できることは勿論のこと、光源に有機EL素子を用いた有機ELヘッドへ適用することも可能であり、さらには、サーマルプリンタにおける発熱抵抗体と組み合わせる構成、表示装置における表示素子の列あるいは面発光素子列を駆動する構成にさえも適用することが可能であり、広範な技術分野へ応用することが可能である。
【図面の簡単な説明】
【0178】
【図1】本発明に係る電子写真プリンタを示すブロック図である。
【図2】実施例1の光プリントヘッドを示す回路図である。
【図3】実施例1の発光サイリスタの構成を示す図である。
【図4】光プリントヘッドの基板ユニットの斜視図である。
【図5】光プリントヘッドの構成を概略的に示す断面図である。
【図6】実施例1の動作を示すタイムチャートである。
【図7】実施例1のアノード駆動回路の動作を示すタイムチャートである。
【図8】実施例1のアノード駆動回路の動作を示すタイムチャートである。
【図9】実施例1のアノード駆動回路の動作を示す回路図である。
【図10】実施例1のアノード駆動回路の動作を示すタイムチャートである。
【図11】実施例1の変形例の光プリントヘッドを示す回路図である。
【図12】実施例1の変形例の動作を示すタイムチャートである。
【図13】実施例1の変形例の動作を示すタイムチャートである。
【図14】実施例2の光プリントヘッドを示す回路図である。
【図15】ディプリーション型トランジスタの構成を示す図である。
【図16】ディプリーション型トランジスタの特性を示す図である。
【図17】実施例2のアノード駆動回路の動作を示す回路図である。
【図18】実施例2のアノード駆動回路の動作を示すタイムチャートである。
【図19】実施例3の光プリントヘッドを示す回路図である。
【図20】実施例3のアノード駆動回路の動作を示す回路図である。
【図21】実施例3のアノード駆動回路の動作を示すタイムチャートである。
【図22】実施例4の光プリントヘッドを示す回路図である。
【図23】実施例4のアノード駆動回路の動作を示す回路図である。
【図24】実施例4のアノード駆動回路の動作を示すタイムチャートである。
【図25】実施例5の光プリントヘッドを示す回路図である。
【図26】実施例5のアノード駆動回路の動作を示す回路図である。
【図27】実施例5のアノード駆動回路の動作を示すタイムチャートである。
【図28】実施例1のアノード駆動回路の変形例を示す回路図である。
【図29】実施例2のアノード駆動回路の変形例を示す回路図である。
【図30】実施例3のアノード駆動回路の変形例を示す回路図である。
【図31】実施例4のアノード駆動回路の変形例を示す回路図である。
【図32】実施例5のアノード駆動回路の変形例を示す回路図である。
【符号の説明】
【0179】
19 光プリントヘッド
30 シフトレジスタ
40、201、202、301、401、501、601 アノード駆動回路
42 定電流ダイオード
43 ショットキーバリアダイオード
302 NMOSディプリーション型トランジスタ
502 PMOSディプリーション型トランジスタ
d1〜d8 発光サイリスタ
【特許請求の範囲】
【請求項1】
2つの主電極を有する複数の被駆動素子に駆動電流を流して駆動する駆動回路において、
駆動信号が入力されるスイッチ回路と、
前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とする駆動回路。
【請求項2】
前記定電流回路は、定電流ダイオードを含み、前記スイッチ回路の出力端子に接続される請求項1記載の駆動回路。
【請求項3】
前記定電流回路は、前記定電流ダイオードと該定電流ダイオードと並列接続されたショットキーバリアダイオードを有する請求項2記載の駆動回路。
【請求項4】
前記定電流回路は前記定電流ダイオードのみで構成される請求項2記載の駆動回路。
【請求項5】
前記定電流回路はディプリーション型MOSトランジスタで構成される請求項1記載の駆動回路。
【請求項6】
前記ディプリーション型MOSトランジスタは電源と前記スイッチ回路の間に接続される請求項5記載の駆動回路。
【請求項7】
前記ディプリーション型MOSトランジスタは、ドレーン端子が電源に接続され、ゲート端子とソース端子が互いに接続されるとともに前記スイッチ回路に接続されるNMOSディプリーション型トランジスタである請求項6記載の駆動回路。
【請求項8】
前記ディプリーション型MOSトランジスタは、ソース端子及びゲート端子が電源に接続され、ドレーン端子が前記スイッチ回路に接続されるPMOSディプリーション型トランジスタである請求項6記載の駆動回路。
【請求項9】
前記ディプリーション型MOSトランジスタは、前記スイッチ回路と前記被駆動素子との間に接続される請求項5記載の駆動回路。
【請求項10】
前記ディプリーション型MOSトランジスタは、ドレーン端子が前記スイッチ回路に接続され、ゲート端子とソース端子が互いに接続されるとともに前記被駆動素子に接続されるNMOSディプリーション型トランジスタである請求項9記載の駆動回路。
【請求項11】
前記ディプリーション型MOSトランジスタは、ソース端子及びゲート端子が前記スイッチ回路に接続され、ドレーン端子が前記被駆動素子に接続されるPMOSディプリーション型トランジスタである請求項9記載の駆動回路。
【請求項12】
前記被駆動素子は三端子発光サイリスタである請求項1、2または5記載の駆動回路。
【請求項13】
2つの主電極を有する複数の被駆動素子に駆動回路により駆動電流を流して発光駆動する光プリントヘッドにおいて、
前記駆動回路は、
駆動信号が入力されるスイッチ回路と、
前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とする光プリントヘッド。
【請求項14】
前記定電流回路は、定電流ダイオードを含み、前記スイッチ回路の出力端子に接続される請求項13記載の光プリントヘッド。
【請求項15】
前記定電流回路はディプリーション型MOSトランジスタで構成される請求項13記載の光プリントヘッド。
【請求項16】
2つの主電極を有する複数の被駆動素子に駆動回路により駆動電流を流して発光駆動する光プリントヘッドを有する画像形成装置において、
前記駆動回路は、
駆動信号が入力されるスイッチ回路と、
前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とする画像形成装置。
【請求項17】
前記定電流回路は、定電流ダイオードを含み、前記スイッチ回路の出力端子に接続される請求項16記載の画像形成装置。
【請求項18】
前記定電流回路はディプリーション型MOSトランジスタで構成される請求項16記載の画像形成装置。
【請求項1】
2つの主電極を有する複数の被駆動素子に駆動電流を流して駆動する駆動回路において、
駆動信号が入力されるスイッチ回路と、
前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とする駆動回路。
【請求項2】
前記定電流回路は、定電流ダイオードを含み、前記スイッチ回路の出力端子に接続される請求項1記載の駆動回路。
【請求項3】
前記定電流回路は、前記定電流ダイオードと該定電流ダイオードと並列接続されたショットキーバリアダイオードを有する請求項2記載の駆動回路。
【請求項4】
前記定電流回路は前記定電流ダイオードのみで構成される請求項2記載の駆動回路。
【請求項5】
前記定電流回路はディプリーション型MOSトランジスタで構成される請求項1記載の駆動回路。
【請求項6】
前記ディプリーション型MOSトランジスタは電源と前記スイッチ回路の間に接続される請求項5記載の駆動回路。
【請求項7】
前記ディプリーション型MOSトランジスタは、ドレーン端子が電源に接続され、ゲート端子とソース端子が互いに接続されるとともに前記スイッチ回路に接続されるNMOSディプリーション型トランジスタである請求項6記載の駆動回路。
【請求項8】
前記ディプリーション型MOSトランジスタは、ソース端子及びゲート端子が電源に接続され、ドレーン端子が前記スイッチ回路に接続されるPMOSディプリーション型トランジスタである請求項6記載の駆動回路。
【請求項9】
前記ディプリーション型MOSトランジスタは、前記スイッチ回路と前記被駆動素子との間に接続される請求項5記載の駆動回路。
【請求項10】
前記ディプリーション型MOSトランジスタは、ドレーン端子が前記スイッチ回路に接続され、ゲート端子とソース端子が互いに接続されるとともに前記被駆動素子に接続されるNMOSディプリーション型トランジスタである請求項9記載の駆動回路。
【請求項11】
前記ディプリーション型MOSトランジスタは、ソース端子及びゲート端子が前記スイッチ回路に接続され、ドレーン端子が前記被駆動素子に接続されるPMOSディプリーション型トランジスタである請求項9記載の駆動回路。
【請求項12】
前記被駆動素子は三端子発光サイリスタである請求項1、2または5記載の駆動回路。
【請求項13】
2つの主電極を有する複数の被駆動素子に駆動回路により駆動電流を流して発光駆動する光プリントヘッドにおいて、
前記駆動回路は、
駆動信号が入力されるスイッチ回路と、
前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とする光プリントヘッド。
【請求項14】
前記定電流回路は、定電流ダイオードを含み、前記スイッチ回路の出力端子に接続される請求項13記載の光プリントヘッド。
【請求項15】
前記定電流回路はディプリーション型MOSトランジスタで構成される請求項13記載の光プリントヘッド。
【請求項16】
2つの主電極を有する複数の被駆動素子に駆動回路により駆動電流を流して発光駆動する光プリントヘッドを有する画像形成装置において、
前記駆動回路は、
駆動信号が入力されるスイッチ回路と、
前記スイッチ回路に接続され、前記被駆動素子へ流す電流を一定にする定電流回路とを具備することを特徴とする画像形成装置。
【請求項17】
前記定電流回路は、定電流ダイオードを含み、前記スイッチ回路の出力端子に接続される請求項16記載の画像形成装置。
【請求項18】
前記定電流回路はディプリーション型MOSトランジスタで構成される請求項16記載の画像形成装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図2】
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【図4】
【図5】
【図6】
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【図8】
【図9】
【図10】
【図11】
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【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【公開番号】特開2009−220535(P2009−220535A)
【公開日】平成21年10月1日(2009.10.1)
【国際特許分類】
【出願番号】特願2008−70473(P2008−70473)
【出願日】平成20年3月18日(2008.3.18)
【出願人】(591044164)株式会社沖データ (2,444)
【出願人】(500002571)株式会社沖デジタルイメージング (186)
【Fターム(参考)】
【公開日】平成21年10月1日(2009.10.1)
【国際特許分類】
【出願日】平成20年3月18日(2008.3.18)
【出願人】(591044164)株式会社沖データ (2,444)
【出願人】(500002571)株式会社沖デジタルイメージング (186)
【Fターム(参考)】
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