ＣＭＯＳ論理集積回路
【課題】異なる論理レベルの信号を高速に伝達可能なＣＭＯＳ論理集積回路を提供する。
【解決手段】レベルシフト回路とＣＭＯＳ論理回路とを備えたことを特徴とするＣＭＯＳ論理集積回路が提供される。前記レベルシフト回路は、第１の低電位と前記第１の低電位よりも高い第１の高電位との間で変化する第１の論理レベルの信号を前記第１の低電位と前記第１の高電位よりも高い第２の高電位との間で変化する第２の論理レベルの信号に変換する。前記ＣＭＯＳ論理回路は、前記第１の論理レベルの第１の信号がゲートに入力される第１のＮチャンネル形ＭＯＳＦＥＴと、前記第１のＮチャンネル形ＭＯＳＦＥＴに直列に接続され前記第１の信号と反転関係にある前記第２の論理レベルの第２の信号がゲートに入力される第２のＮチャンネル形ＭＯＳＦＥＴとを有する。
【解決手段】レベルシフト回路とＣＭＯＳ論理回路とを備えたことを特徴とするＣＭＯＳ論理集積回路が提供される。前記レベルシフト回路は、第１の低電位と前記第１の低電位よりも高い第１の高電位との間で変化する第１の論理レベルの信号を前記第１の低電位と前記第１の高電位よりも高い第２の高電位との間で変化する第２の論理レベルの信号に変換する。前記ＣＭＯＳ論理回路は、前記第１の論理レベルの第１の信号がゲートに入力される第１のＮチャンネル形ＭＯＳＦＥＴと、前記第１のＮチャンネル形ＭＯＳＦＥＴに直列に接続され前記第１の信号と反転関係にある前記第２の論理レベルの第２の信号がゲートに入力される第２のＮチャンネル形ＭＯＳＦＥＴとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＣＭＯＳ論理集積回路に関する。
【背景技術】
【０００２】
機器の低消費電力化、高機能化の要求にともない、ＣＰＵなどの集積回路の低電圧化が進んでいる。一方、従来から使用されているシステムやアナログ信号などを扱うシステムにおいては、高電圧が必要とされる場合がある。このように異なる電源電圧で動作するシステムが混在している場合においては、システム間の信号を伝達するためにレベルシフト回路が用いられる。しかし、レベルシフト回路を用いた場合、その応答速度によりシステムの動作速度が制限される場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１５２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、異なる論理レベルの信号を高速に伝達可能なＣＭＯＳ論理集積回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、レベルシフト回路とＣＭＯＳ論理回路とを備えたことを特徴とするＣＭＯＳ論理集積回路が提供される。前記レベルシフト回路は、第１の低電位と前記第１の低電位よりも高い第１の高電位との間で変化する第１の論理レベルの信号を前記第１の低電位と前記第１の高電位よりも高い第２の高電位との間で変化する第２の論理レベルの信号に変換する。前記ＣＭＯＳ論理回路は、前記第１の論理レベルの第１の信号がゲートに入力される第１のＮチャンネル形ＭＯＳＦＥＴと、前記第１のＮチャンネル形ＭＯＳＦＥＴに直列に接続され前記第１の信号と反転関係にある前記第２の論理レベルの第２の信号がゲートに入力される第２のＮチャンネル形ＭＯＳＦＥＴとを有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図。
【図２】第１の実施形態に係るＣＭＯＳ論理集積回路の主要な信号を例示する波形図であり、（ａ）は第１の信号Ｖ１、（ｂ）は第２の信号Ｖ２、（ｃ）は信号Ｖ３、（ｄ）は出力信号Ｖ４を表す。
【図３】第２の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図。
【図４】第３の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図。
【図５】第３の実施形態に係るＣＭＯＳ論理集積回路の主要な信号を例示する波形図であり、（ａ）は第１の信号Ｖ１、（ｂ）は第２の信号Ｖ２、（ｃ）は信号Ｖ３、（ｄ）は出力信号Ｖ４を表す。
【図６】第４の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
まず、第１の実施形態について説明する。
図１は、第１の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図である。
ＣＭＯＳ論理集積回路１は、入力される第１の論理レベルの第１の信号Ｖ１をレベルシフトするレベルシフト回路（破線２で囲んだ部分）と、レベルシフトされた第２の論理レベルの出力信号Ｖ４を生成するＣＭＯＳ論理回路（破線３で囲んだ部分）とを備えている。
【０００９】
ここで、第１の論理レベルの第１の信号Ｖ１は、第１の低電位Ｖ１ｌと第１の低電位Ｖ１ｌよりも高い第１の高電位Ｖ１ｈとの間で、ＬまたはＨに変化する信号である。また、Ｌ、Ｈは、第１の論理レベルの第１の信号Ｖ１の電位が、それぞれ論理値０（偽）、論理値１（真）となる電位である。
【００１０】
また、第２の論理レベルの出力信号Ｖ４は、第１の低電位Ｖ１ｌと第１の高電位Ｖ１ｈよりも高い第２の高電位Ｖ２ｈとの間で、ローレベルまたはハイレベルに変化する信号である。ここで、ローレベル、ハイレベルは、第２の論理レベルの出力信号Ｖ４の電位が、それぞれ論理値０（偽）、論理値１（真）となる電位である。
【００１１】
レベルシフト回路２は、一対のＮチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）８、９に直列に接続された一対のＰチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）１０、１１を有する。一対のＮＭＯＳ８、９は、ローサイド素子であり、一対のＰＭＯＳ１０、１１は、クロスカップル接続されたハイサイド素子である。レベルシフト回路２は、差動回路で構成されている。また、レベルシフト回路２には、第１の低電位Ｖ１ｌと第２の高電位Ｖ２ｈとが供給される。図１においては、第１の低電位Ｖ１ｌは、接地電位０Ｖであり、第２の高電位Ｖ２ｈは電源電位Ｖｃｃ２である。
【００１２】
また、レベルシフト回路２は、インバータ１２を有し、一対のＮＭＯＳ８、９の各ゲートには、第１の信号Ｖ１と、第１の信号Ｖ１をインバータ１２で反転した信号とが、それぞれ入力される。インバータ１２には、第１の低電位Ｖ１ｌとして接地電位０Ｖと、第１の高電位Ｖ１ｈとして電源電位Ｖｃｃ１とが供給される。したがって、一対のＮＭＯＳ８、９の各ゲートに入力される信号は、第１の論理レベルの信号である。
第１の信号Ｖ１が入力されるＮＭＯＳ８のドレインから、第２の信号Ｖ２が出力される。また、インバータ１２で反転した信号が入力されるＮＭＯＳ９のドレインから、第２の論理レベルの信号Ｖ３が出力される。第２の論理レベルの第２の信号Ｖ２と、信号Ｖ３とは、差動信号である。上記のとおり、第２の信号Ｖ２は、第１の信号Ｖ１と反転関係にあり、第２の論理レベルの信号Ｖ３は、第１の信号Ｖ１と同相である。
【００１３】
ＣＭＯＳ論理回路３は、２入力の論理積の否定を生成する回路（ＮＡＮＤ）２１を有しており、第１の信号Ｖ１と第２の信号Ｖ２との論理積の否定をとった出力信号Ｖ４を生成する。
ＮＡＮＤ２１は、直列に接続された第１のＮＭＯＳ４と第２のＮＭＯＳ５と、並列に接続された第１のＰＭＯＳ６と第２のＰＭＯＳ７とを有する。第１のＰＭＯＳ６、第２のＰＭＯＳ７は、ハイサイド素子として、それぞれ第１のＮＭＯＳ４と第２のＮＭＯＳ５とに直列に接続されている。第２のＰＭＯＳ７のゲートは、第２のＮＭＯＳ５のゲートと接続されている。第２のＰＭＯＳ７のゲートには、第２の信号Ｖ２が入力される。第１のＰＭＯＳ６のゲートは、第１のＮＭＯＳ４のゲートに接続されている。第１のＰＭＯＳ６のゲートには、第１の信号Ｖ１が入力される。第１のＮＭＯＳ４と第２のＮＭＯＳ５とは、ローサイド素子である。
ＣＭＯＳ論理回路３には、接地電位０Ｖの第１の低電位Ｖ１ｌと、第２の高電位Ｖ２ｈとして電源電位Ｖｃｃ２とが供給されている。
【００１４】
次に、タイミングチャートを参照しつつ、ＣＭＯＳ論理集積回路１の動作について説明する。
図２は、第１の実施形態に係るＣＭＯＳ論理集積回路の主要な信号を例示する波形図であり、（ａ）は第１の信号Ｖ１、（ｂ）は第２の信号Ｖ２、（ｃ）は信号Ｖ３、（ｄ）は出力信号Ｖ４を表す。
入力される第１の信号Ｖ１は、時間（ｔｉｍｅ）ｔ１で、ＬからＨに上昇する（図２（ａ））。
【００１５】
レベルシフト回路２のＮＭＯＳ８のゲートにＨの第１の信号Ｖ１が入力されると、ＮＭＯＳ８はオンし、ＮＭＯＳ９はオフする。
ＮＭＯＳ８がオンしたことにより、第２の信号Ｖ２は、オンしているＰＭＯＳ１０とオンしたＮＭＯＳ８とに挟まれることになる。そして、ＮＭＯＳ８は、第２の信号Ｖ２を、それまでの電源電位Ｖｃｃ２から、ＮＭＯＳ８のオン抵抗とＰＭＯＳ１０のオン抵抗で決まる電位へ向かって降下させる（図２（ｂ））。
【００１６】
また、ＮＭＯＳ９がオフしたことにより、第２の論理レベルの信号Ｖ３は、オフしたＰＭＯＳ１１とＮＭＯＳ９とに挟まれることになるが、寄生容量により、しばらく元の電位すなわちローレベルとなっている（図２（ｃ））。そして、第２の信号Ｖ２の電位が低下すると、ＰＭＯＳ１１はオンして、第２の論理レベルの信号Ｖ３の電位を上昇させる（図２（ｂ）、（ｃ））。
【００１７】
第２の論理レベルの信号Ｖ３の電位の上昇によりＰＭＯＳ１０がオフし、オンしているＮＭＯＳ８は、第２の信号Ｖ２を接地電位０Ｖにする（図２（ｂ））。この段階では、ＮＭＯＳ８とＰＭＯＳ１１とがオン、ＮＭＯＳ９とＰＭＯＳ１１とがオフしており、電源電位Ｖｃｃ２からの電流は遮断され、ＣＭＯＳ論理回路３は電力を消費しない。
【００１８】
このようにして、レベルシフト回路２は、第１の高電位Ｖ１ｈ（＝Ｖｃｃ１）から第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）へ信号の電圧をレベルシフトする。入力及び出力が安定した状態においては、レベルシフト回路２は、電力を消費しない。
【００１９】
しかし、レベルシフト回路２は、一般には動作が遅いという欠点を持つ。通常の論理回路、例えばインバータ１２では、入力信号の変化にしたがい、ＮＭＯＳのオンとＰＭＯＳのオフとが同時進行的に起こる。しかし、レベルシフト回路２においては、上記の一連の動作を経る必要があり動作は遅くなる。レベルシフト回路２は、差動形であるが、その他の形式のレベルシフト回路においても、一般に、通常の論理回路より動作は遅くなってしまう。
【００２０】
すなわち、レベルシフト回路２は、第１の信号Ｖ１（図２（ａ））の時間ｔ１の変化に対して、第２の信号Ｖ２(図２（ｂ））、信号Ｖ３（図２（ｃ））は、遅れて時間ｔ２で変化する。したがって、レベルシフト回路２の出力で動作する論理回路は、この第２の信号Ｖ２、信号Ｖ３よりも早く動作することは不可能である。
【００２１】
しかし、ＣＭＯＳ論理集積回路１において、ＣＭＯＳ論理回路３のＮＡＮＤ２１は、第１の信号Ｖ１と第２の信号Ｖ２との論理積の否定をとる論理演算をして、出力信号Ｖ４（図２（ｄ））を生成している。
したがって、ＮＡＮＤ２１の一方の入力信号として、第１の論理レベルの第１の信号Ｖ１が、第１のＰＭＯＳ６のゲートに入力される。
【００２２】
入力される第１の信号Ｖ１が、時間ｔ１で、ＬからＨに上昇したとき（図２（ａ））、第１の信号Ｖ１のＨの電位が、第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）に対して、第１のＰＭＯＳ６のしきい値電圧Ｖｔｈ以下である場合、第１のＰＭＯＳ６はオフできない。
【００２３】
しかし、ＮＭＯＳ８は、第１の信号Ｖ１がＨになるのに少し遅れて、時間ｔ２で第２の信号Ｖ２をローレベルにするため、第２のＮＭＯＳ５はオフする。したがって、オフできない第１のＰＭＯＳ６を流れようとした電流は、第２のＮＭＯＳ５がオフすることにより接地への経路を遮断される。以後、電流が流れることは無い。
【００２４】
ＣＭＯＳ回路において、静的な電力消費があることは、致命的欠点となる。そのため、異なる電源電圧で動作するシステムが混在している場合においては、システム間の信号を伝達するためにレベルシフト回路が用いられることがある。
しかし、ＣＭＯＳ論理回路３においては、第１のＮＭＯＳ４と第２のＮＭＯＳ５とが２段直列に接続されており、いずれかのゲートの電位が、Ｌまたはローレベルであれば、接地への電流経路は無く、電力消費は無い。
【００２５】
ＣＭＯＳ論理回路３は、第１の信号Ｖ１がＨで、第２の信号Ｖ２がハイレベルの場合に電力を消費する。しかし、それはまさにレベルシフト回路２の動作時間である。通常のＣＭＯＳ回路も、回路動作中は電力消費があり、それは許容されている。ＣＭＯＳ論理回路３の電力消費がある時間は、レベルシフト回路２の動作時間と同等であり、何ら問題はない。
【００２６】
一方、ＣＭＯＳ論理回路３は、図２（ｄ）に示す出力信号Ｖ４を生成するが、２つの特徴を備えている。特徴の１つは、ＣＭＯＳ論理回路３は、ハイレベルの電位が、第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）の出力信号Ｖ４を生成することであることであり、このことは、この出力信号Ｖ４を、ハイレベルが第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）の論理回路に入力しても全く問題がないことを意味している。
【００２７】
そして、もっとも重要なことは、ＣＭＯＳ論理回路３は、レベルシフト回路２の出力よりも前から応答する出力信号Ｖ４を生成していることである。レベルシフト回路２は、図２（ｂ）、（ｃ）に表した第２の信号Ｖ２、Ｖ３を出力する。ＣＭＯＳ論理回路３は、第２の信号Ｖ２、信号Ｖ３が応答する時間ｔ２よりも前の時間ｔ１から入力に応答する出力信号Ｖ４を生成している。
【００２８】
ＣＭＯＳ論理回路３は、出力信号Ｖ４として、入力された第１の信号Ｖ１が変化してから、第２の信号Ｖ２、信号Ｖ３が変化するまでの一時的な信号を生成する。しかし、ＣＭＯＳ論理回路３は、ハイレベルが第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）の論理信号である第２の論理レベルの出力信号Ｖ４を生成し、他のハイレベルがＶｃｃ２の論理回路に出力して論理演算することは全く問題が無い。したがって、ＣＭＯＳ論理回路３は、この出力信号Ｖ４を生成することにより、レベルシフト回路２の低速性を回避することができる。
【００２９】
このようにＣＭＯＳ論理集積回路１は、定常的な電力消費を発生せずに、入力される第１の論理レベルの第１の信号Ｖ１から第２の高電位Ｖ２ｈをハイレベルとし、レベルシフト回路２の出力よりも高速に応答する第２の論理レベルの出力信号Ｖ４を生成することが出来る。
したがって、ＣＭＯＳ論理集積回路１によれば、異なる論理レベルの信号を高速に伝達することができる。
【００３０】
図３は、第２の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図である。
ＣＭＯＳ論理集積回路１ａは、図１に表したＣＭＯＳ論理集積回路１のレベルシフト回路２を単一出力のレベルシフト回路（破線２ａで囲んだ部分）に置き換えて構成されている。ＣＭＯＳ論理回路３は、図１と同様である。なお、図３においては、図１と同一の要素には同一の符号を付している。
【００３１】
レベルシフト回路２ａは、入力される第１の論理レベルの第１の信号Ｖ１をレベルシフトした第２の論理レベルの信号Ｖ３を出力する。第２の論理レベルの信号Ｖ３は、第１の論理信号Ｖ１と同相関係にある。第２の論理レベルの信号Ｖ３は、インバータ１３で反転され、第２の論理レベルの第２の信号Ｖ２としてＣＭＯＳ論理回路３の第２のＮＭＯＳ５のゲート及び第２のＰＭＯＳ７のゲートに入力される。第１の信号Ｖ１は、第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートに入力される。
【００３２】
ＣＭＯＳ論理回路３は、ＮＡＮＤ２１を有し、第１の信号Ｖ１と第２の信号Ｖ２との論理積の否定をとった第２の論理レベルの出力信号Ｖ４を生成する。
したがって、ＣＭＯＳ論理集積回路１ａの動作は、図１に表したＣＭＯＳ論理集積回路１と同様である。ＣＭＯＳ論理回路３には、第２の信号Ｖ２として、レベルシフト回路２ａから出力される第２の論理レベルの信号Ｖ３よりも遅延した信号が入力される。
【００３３】
しかし、ＣＭＯＳ論理集積回路１ａは、入力される第１の信号Ｖ１の変化する時間ｔ１で応答して変化する出力信号Ｖ４を生成するため、第２の信号Ｖ２の変化する時間ｔ２が遅延することの問題ない。このように、第２の信号Ｖ２を生成するための信号の反転は、多数のゲートの組合せで実現されても問題ない。
【００３４】
図４は、第３の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図である。
ＣＭＯＳ論理集積回路１ｂは、図１に表したＣＭＯＳ論理集積回路１のＣＭＯＳ論理回路３をＣＭＯＳ論理回路（破線３ａで囲んだ部分）に置き換えて構成されている。レベルシフト回路２は、図１と同様である。なお、図４においては、図１と同一の要素には同一の符号を付している。
【００３５】
ＣＭＯＳ論理回路３ａは、２入力の論理積と１入力の論理和との否定をとる複合回路（ＡＮＤ−ＮＯＲ）２２を有する。
ＣＭＯＳ論理回路３ａは、図１に表したＣＭＯＳ論理回路３において直列に接続された第１のＮＭＯＳ４と第２のＮＭＯＳ５とに、さらに並列に接続された第３のＮＭＯＳ１４が追加されている。また、第２のＰＭＯＳ７及び第１のＰＭＯＳ６に直列に第３のＰＭＯＳ１５が、接続されている。第３のＰＭＯＳ１５のゲートは、第３のＮＭＯＳ１４のゲートに接続されている。
第３のＮＭＯＳ１４及び第３のＰＭＯＳ１５の各ゲートには、レベルシフト回路２から出力される第２の論理レベルの信号Ｖ３が入力される。第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートには、第１の信号Ｖ１が入力される。第２のＮＭＯＳ５のゲート及び第２のＰＭＯＳ７のゲートには、レベルシフト回路２から出力される第２の論理レベルの第２の信号Ｖ２が入力される。第２の信号Ｖ２は、第１の信号Ｖ１に対して反転関係にある。
ＣＭＯＳ論理回路３ａは、第１の信号Ｖ１と第２の信号Ｖ２との論理積Ｖ１・Ｖ２と、第２の論理レベルの信号Ｖ３と、の論理和Ｖ１・Ｖ２＋Ｖ３の否定をとった第２の論理レベルの出力信号Ｖ４を生成する。
【００３６】
次に、タイミングチャートを参照しつつ、ＣＭＯＳ論理集積回路１ｂの動作について説明する。なお、第１の高電位Ｖ１ｈは、電源電位Ｖｃｃ１、第１の低電位Ｖ１ｌは、接地電位０Ｖ、第２の高電位Ｖ２ｈは、電源電位Ｖｃｃ２である。
【００３７】
図５は、第３の実施形態に係るＣＭＯＳ論理集積回路の主要な信号を例示する波形図であり、（ａ）は第１の信号Ｖ１、（ｂ）は第２の信号Ｖ２、（ｃ）は信号Ｖ３、（ｄ）は出力信号Ｖ４を表す。
入力される第１の信号Ｖ１は、時間（ｔｉｍｅ）ｔ１で、ＬからＨに上昇する（図５（ａ））。
【００３８】
レベルシフト回路２の動作は、図１、図２と同様であり、レベルシフト回路２は、図２（ｂ）、（ｃ）と同様の第２の信号Ｖ２、信号Ｖ３を生成する（図５（ｂ）、（ｃ））。
ＣＭＯＳ論理回路３ａのＡＮＤ−ＮＯＲ２２は、上記のとおり、第１の信号Ｖ１と第２の信号Ｖ２との論理積Ｖ１・Ｖ２と、第２の論理レベルの信号Ｖ３と、の論理和Ｖ１・Ｖ２＋Ｖ３の否定をとった第２の論理レベルの出力信号Ｖ４を生成する（図５（ｄ））。第２の論理レベルの信号Ｖ３がハイレベルのときは、ＰＭＯＳ１５はオフであり、第３のＮＭＯＳ１４はオンである。そのため、他のＰＭＯＳのオンまたはオフの状態に関わらず、第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）から電流は流れ込まない。また、他のＮＭＯＳの状態に拠らず、ＣＭＯＳ論理回路３ａは、出力信号Ｖ４として、ローレベルを出力する。
【００３９】
一方、第２の信号Ｖ３がローレベルのときは、ＰＭＯＳ１５がオン、第３のＮＭＯＳ１４がオフするため、ＣＭＯＳ論理回路３ａは、２入力ＮＡＮＤのＣＭＯＳ論理回路３とほぼ同じ特性になる。
ＣＭＯＳ論理回路３ａは、第２の信号Ｖ２、信号Ｖ３の時間ｔ２における変化よりも早くローレベルになる出力信号Ｖ４を生成する。
【００４０】
このように、ＣＭＯＳ論理集積回路１ｂは、レベルシフト回路２から出力される第２の論理レベルの第２の信号Ｖ２、信号Ｖ３よりも高速に第１の論理信号Ｖ１を伝達することができる。また、ＣＭＯＳ論理集積回路１ｂにおいても、定常的な電力消費は無い。
【００４１】
なお、ＣＭＯＳ論理回路としては、上記のＮＡＮＤ２１、ＡＮＤ−ＮＯＲ２２を有する場合に限らず、他の論理回路を有してもよい。第１のＮＭＯＳ４と、第１のＮＭＯＳ４に直列に接続された第２のＮＭＯＳ５とを有し、第１のＮＭＯＳ４のゲートと第２のＮＭＯＳ５とのゲートとに、第１の論理レベルの第１の信号Ｖ１と第１の信号と反転関係にある第２の論理レベルの第２の信号Ｖ２が入力される構成であればよい。
【００４２】
図６は、第４の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図である。
ＣＭＯＳ論理集積回路１ｃは、図１に表したＣＭＯＳ論理集積回路１のＣＭＯＳ論理回路３をＣＭＯＳ論理回路（破線３ｂで囲んだ部分）に置き換え、さらにインバータ１８、１９を追加して構成されている。レベルシフト回路２については、図１のＣＭＯＳ論理集積回路１と同様である。なお、図６においては、図１と同一の要素には同一の符号を付している。
【００４３】
インバータ１８、１９は、２段縦続接続されたバッファであり、レベルシフト回路２から出力される第２の論理レベルの信号Ｖ３を入力し、信号Ｖ３と同相の第２の論理レベルの出力信号Ｖ４を出力する。図６においては、インバータ１９の出力は、パッド２０に接続され、外部に出力する構成を例示している。
【００４４】
ＣＭＯＳ論理回路３ｂは、図１に表したＣＭＯＳ論理回路３にプルアップトランジスタ１６とインバータ１７とが追加して構成されている。また、第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートは、インバータ１７の出力に接続されている。
プルアップトランジスタ１６は、ＰＭＯＳで構成され、プルアップトランジスタ１６のゲートは、第１及び第２のＮＭＯＳ４、５、第１及び第２のＰＭＯＳ６、７で構成されたＮＡＮＤ２１の出力に接続されている。プルアップトランジスタ１６のソースには、第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）が供給され、ドレインは、インバータ１９の出力に接続される。プルアップトランジスタ１６は、出力信号Ｖ４のローレベルからハイレベルへの上昇を補助して、動作速度を速めている。
インバータ１７は、インバータ１９の出力に接続され、第２の論理レベルの出力信号Ｖ４を反転して第２の論理レベルの第２の信号Ｖ２を生成し、第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートに出力する。
第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートには、第１の論理レベルの第１の信号Ｖ１が入力される。第２のＮＭＯＳ５のゲート及び第２のＰＭＯＳ７のゲートには、第２の信号Ｖ２が入力される。
【００４５】
したがって、ＣＭＯＳ論理集積回路１ｃの動作は、図１に表したＣＭＯＳ論理集積回路１と同様であり、主要な信号は、例えば、図２に表したタイミングチャートと同様に表される。
例えば、パッド２０の電位がローレベルの定常状態において、第１の論理信号Ｖ１がＬからＨに上昇した場合、レベルシフト回路２は、ローレベルからハイレベルに変化する第２の論理レベルの信号Ｖ３を出力する。
【００４６】
インバータ１８には、ローレベルからハイレベルに変化する第２の論理レベルの信号Ｖ３が入力される。しかし、インバータ１９の出力にはパッド２０が接続されているため、第２の論理レベルの出力信号Ｖ４は、パッド２０の外部容量等で変化が遅く、しばらくローレベルのままである。出力信号Ｖ４が、ローレベルであれば、インバータ１７は、第２の論理レベルの第２の信号Ｖ２としてハイレベルを出力する。第１及び第２のＮＭＯＳ４、５、第１及び第２のＰＭＯＳ６、７で構成されたＮＡＮＤ２１の出力は、ローレベルになる。これによりプルアップトランジスタ１６はオンし、インバータ１８、１９で構成されたバッファーに加え、プルアップトランジスタ１６もパッド２０を駆動し、パッド２０の電位を上昇させる。
【００４７】
ＣＭＯＳ論理回路３ｂは、プルアップトランジスタ１６でもパッド２０を駆動するため、出力信号Ｖ４の応答を高速化することができる。一方、パッド２０の電位が上昇しハイレベルとみなせるようになると、インバータ１７は第２の信号Ｖ２として、ローレベルを出力する。ＮＡＮＤ２１は、ハイレベルを出力し、プルアップトランジスタ１６は、オフする。このようにして一時的に駆動力が高められる。
【００４８】
第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートに入力される第２の信号Ｖ２は、出力信号Ｖ４を反転した信号であるが、定常状態において、出力信号Ｖ４は、入力される第１の信号Ｖ１とは同一論理値である。したがって、ＮＡＮＤ２１に第１の信号Ｖ１とその反転の第２の信号Ｖ２とが入力されることとなり、既述の様に、ＣＭＯＳ論理回路３ｂは、定常状態で電力を消費しない。
【００４９】
そして、このＮＡＮＤ２１は、第１の論理信号Ｖ１がハイレベルとなった時点からローレベルを出力し、プルアップトランジスタ１６をオンさせる。このタイミングは、レベルシフト回路２から出力される第２の論理レベルの信号Ｖ３よりも前であり、これにより高速に出力信号Ｖ４を上昇させることが出来る。
【００５０】
なお、図６においては、レベルシフト回路２が、図１におけるレベルシフト回路２と同様の差動形の構成を例示している。しかし、図３に表したＣＭＯＳ論理集積回路１ａと同様に、単一出力のレベルシフト回路２ａを用いてもよく、また、レベルシフト回路２の動作速度は問題とならない。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１、１ａ、１ｂ、１ｃ…ＣＭＯＳ論理集積回路、 ２、２ａ…レベルシフト回路、 ３、３ａ、３ｂ…ＣＭＯＳ論理回路、 ４…第１のＮチャンネル形ＭＯＳＦＥＴ（ＮＭＯＳ）、 ５…第２のＮＭＯＳ、 ６…第１のＰチャンネル形ＭＯＳＦＥＴ（ＰＭＯＳ）、 ７…第２のＰＭＯＳ、 ８、９…ＮＭＯＳ、 １０、１１…ＰＭＯＳ、 １２、１３、１７、１８、１９…インバータ、 １４…第３のＮＭＯＳ、 １５…第３のＰＭＯＳ、 １６…プルアップトランジスタ、 ２０…パッド、 ２１…ＮＡＮＤ、 ２２…ＡＮＤ−ＮＯＲ
【技術分野】
【０００１】
本発明の実施形態は、ＣＭＯＳ論理集積回路に関する。
【背景技術】
【０００２】
機器の低消費電力化、高機能化の要求にともない、ＣＰＵなどの集積回路の低電圧化が進んでいる。一方、従来から使用されているシステムやアナログ信号などを扱うシステムにおいては、高電圧が必要とされる場合がある。このように異なる電源電圧で動作するシステムが混在している場合においては、システム間の信号を伝達するためにレベルシフト回路が用いられる。しかし、レベルシフト回路を用いた場合、その応答速度によりシステムの動作速度が制限される場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１５２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、異なる論理レベルの信号を高速に伝達可能なＣＭＯＳ論理集積回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、レベルシフト回路とＣＭＯＳ論理回路とを備えたことを特徴とするＣＭＯＳ論理集積回路が提供される。前記レベルシフト回路は、第１の低電位と前記第１の低電位よりも高い第１の高電位との間で変化する第１の論理レベルの信号を前記第１の低電位と前記第１の高電位よりも高い第２の高電位との間で変化する第２の論理レベルの信号に変換する。前記ＣＭＯＳ論理回路は、前記第１の論理レベルの第１の信号がゲートに入力される第１のＮチャンネル形ＭＯＳＦＥＴと、前記第１のＮチャンネル形ＭＯＳＦＥＴに直列に接続され前記第１の信号と反転関係にある前記第２の論理レベルの第２の信号がゲートに入力される第２のＮチャンネル形ＭＯＳＦＥＴとを有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図。
【図２】第１の実施形態に係るＣＭＯＳ論理集積回路の主要な信号を例示する波形図であり、（ａ）は第１の信号Ｖ１、（ｂ）は第２の信号Ｖ２、（ｃ）は信号Ｖ３、（ｄ）は出力信号Ｖ４を表す。
【図３】第２の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図。
【図４】第３の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図。
【図５】第３の実施形態に係るＣＭＯＳ論理集積回路の主要な信号を例示する波形図であり、（ａ）は第１の信号Ｖ１、（ｂ）は第２の信号Ｖ２、（ｃ）は信号Ｖ３、（ｄ）は出力信号Ｖ４を表す。
【図６】第４の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
まず、第１の実施形態について説明する。
図１は、第１の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図である。
ＣＭＯＳ論理集積回路１は、入力される第１の論理レベルの第１の信号Ｖ１をレベルシフトするレベルシフト回路（破線２で囲んだ部分）と、レベルシフトされた第２の論理レベルの出力信号Ｖ４を生成するＣＭＯＳ論理回路（破線３で囲んだ部分）とを備えている。
【０００９】
ここで、第１の論理レベルの第１の信号Ｖ１は、第１の低電位Ｖ１ｌと第１の低電位Ｖ１ｌよりも高い第１の高電位Ｖ１ｈとの間で、ＬまたはＨに変化する信号である。また、Ｌ、Ｈは、第１の論理レベルの第１の信号Ｖ１の電位が、それぞれ論理値０（偽）、論理値１（真）となる電位である。
【００１０】
また、第２の論理レベルの出力信号Ｖ４は、第１の低電位Ｖ１ｌと第１の高電位Ｖ１ｈよりも高い第２の高電位Ｖ２ｈとの間で、ローレベルまたはハイレベルに変化する信号である。ここで、ローレベル、ハイレベルは、第２の論理レベルの出力信号Ｖ４の電位が、それぞれ論理値０（偽）、論理値１（真）となる電位である。
【００１１】
レベルシフト回路２は、一対のＮチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）８、９に直列に接続された一対のＰチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）１０、１１を有する。一対のＮＭＯＳ８、９は、ローサイド素子であり、一対のＰＭＯＳ１０、１１は、クロスカップル接続されたハイサイド素子である。レベルシフト回路２は、差動回路で構成されている。また、レベルシフト回路２には、第１の低電位Ｖ１ｌと第２の高電位Ｖ２ｈとが供給される。図１においては、第１の低電位Ｖ１ｌは、接地電位０Ｖであり、第２の高電位Ｖ２ｈは電源電位Ｖｃｃ２である。
【００１２】
また、レベルシフト回路２は、インバータ１２を有し、一対のＮＭＯＳ８、９の各ゲートには、第１の信号Ｖ１と、第１の信号Ｖ１をインバータ１２で反転した信号とが、それぞれ入力される。インバータ１２には、第１の低電位Ｖ１ｌとして接地電位０Ｖと、第１の高電位Ｖ１ｈとして電源電位Ｖｃｃ１とが供給される。したがって、一対のＮＭＯＳ８、９の各ゲートに入力される信号は、第１の論理レベルの信号である。
第１の信号Ｖ１が入力されるＮＭＯＳ８のドレインから、第２の信号Ｖ２が出力される。また、インバータ１２で反転した信号が入力されるＮＭＯＳ９のドレインから、第２の論理レベルの信号Ｖ３が出力される。第２の論理レベルの第２の信号Ｖ２と、信号Ｖ３とは、差動信号である。上記のとおり、第２の信号Ｖ２は、第１の信号Ｖ１と反転関係にあり、第２の論理レベルの信号Ｖ３は、第１の信号Ｖ１と同相である。
【００１３】
ＣＭＯＳ論理回路３は、２入力の論理積の否定を生成する回路（ＮＡＮＤ）２１を有しており、第１の信号Ｖ１と第２の信号Ｖ２との論理積の否定をとった出力信号Ｖ４を生成する。
ＮＡＮＤ２１は、直列に接続された第１のＮＭＯＳ４と第２のＮＭＯＳ５と、並列に接続された第１のＰＭＯＳ６と第２のＰＭＯＳ７とを有する。第１のＰＭＯＳ６、第２のＰＭＯＳ７は、ハイサイド素子として、それぞれ第１のＮＭＯＳ４と第２のＮＭＯＳ５とに直列に接続されている。第２のＰＭＯＳ７のゲートは、第２のＮＭＯＳ５のゲートと接続されている。第２のＰＭＯＳ７のゲートには、第２の信号Ｖ２が入力される。第１のＰＭＯＳ６のゲートは、第１のＮＭＯＳ４のゲートに接続されている。第１のＰＭＯＳ６のゲートには、第１の信号Ｖ１が入力される。第１のＮＭＯＳ４と第２のＮＭＯＳ５とは、ローサイド素子である。
ＣＭＯＳ論理回路３には、接地電位０Ｖの第１の低電位Ｖ１ｌと、第２の高電位Ｖ２ｈとして電源電位Ｖｃｃ２とが供給されている。
【００１４】
次に、タイミングチャートを参照しつつ、ＣＭＯＳ論理集積回路１の動作について説明する。
図２は、第１の実施形態に係るＣＭＯＳ論理集積回路の主要な信号を例示する波形図であり、（ａ）は第１の信号Ｖ１、（ｂ）は第２の信号Ｖ２、（ｃ）は信号Ｖ３、（ｄ）は出力信号Ｖ４を表す。
入力される第１の信号Ｖ１は、時間（ｔｉｍｅ）ｔ１で、ＬからＨに上昇する（図２（ａ））。
【００１５】
レベルシフト回路２のＮＭＯＳ８のゲートにＨの第１の信号Ｖ１が入力されると、ＮＭＯＳ８はオンし、ＮＭＯＳ９はオフする。
ＮＭＯＳ８がオンしたことにより、第２の信号Ｖ２は、オンしているＰＭＯＳ１０とオンしたＮＭＯＳ８とに挟まれることになる。そして、ＮＭＯＳ８は、第２の信号Ｖ２を、それまでの電源電位Ｖｃｃ２から、ＮＭＯＳ８のオン抵抗とＰＭＯＳ１０のオン抵抗で決まる電位へ向かって降下させる（図２（ｂ））。
【００１６】
また、ＮＭＯＳ９がオフしたことにより、第２の論理レベルの信号Ｖ３は、オフしたＰＭＯＳ１１とＮＭＯＳ９とに挟まれることになるが、寄生容量により、しばらく元の電位すなわちローレベルとなっている（図２（ｃ））。そして、第２の信号Ｖ２の電位が低下すると、ＰＭＯＳ１１はオンして、第２の論理レベルの信号Ｖ３の電位を上昇させる（図２（ｂ）、（ｃ））。
【００１７】
第２の論理レベルの信号Ｖ３の電位の上昇によりＰＭＯＳ１０がオフし、オンしているＮＭＯＳ８は、第２の信号Ｖ２を接地電位０Ｖにする（図２（ｂ））。この段階では、ＮＭＯＳ８とＰＭＯＳ１１とがオン、ＮＭＯＳ９とＰＭＯＳ１１とがオフしており、電源電位Ｖｃｃ２からの電流は遮断され、ＣＭＯＳ論理回路３は電力を消費しない。
【００１８】
このようにして、レベルシフト回路２は、第１の高電位Ｖ１ｈ（＝Ｖｃｃ１）から第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）へ信号の電圧をレベルシフトする。入力及び出力が安定した状態においては、レベルシフト回路２は、電力を消費しない。
【００１９】
しかし、レベルシフト回路２は、一般には動作が遅いという欠点を持つ。通常の論理回路、例えばインバータ１２では、入力信号の変化にしたがい、ＮＭＯＳのオンとＰＭＯＳのオフとが同時進行的に起こる。しかし、レベルシフト回路２においては、上記の一連の動作を経る必要があり動作は遅くなる。レベルシフト回路２は、差動形であるが、その他の形式のレベルシフト回路においても、一般に、通常の論理回路より動作は遅くなってしまう。
【００２０】
すなわち、レベルシフト回路２は、第１の信号Ｖ１（図２（ａ））の時間ｔ１の変化に対して、第２の信号Ｖ２(図２（ｂ））、信号Ｖ３（図２（ｃ））は、遅れて時間ｔ２で変化する。したがって、レベルシフト回路２の出力で動作する論理回路は、この第２の信号Ｖ２、信号Ｖ３よりも早く動作することは不可能である。
【００２１】
しかし、ＣＭＯＳ論理集積回路１において、ＣＭＯＳ論理回路３のＮＡＮＤ２１は、第１の信号Ｖ１と第２の信号Ｖ２との論理積の否定をとる論理演算をして、出力信号Ｖ４（図２（ｄ））を生成している。
したがって、ＮＡＮＤ２１の一方の入力信号として、第１の論理レベルの第１の信号Ｖ１が、第１のＰＭＯＳ６のゲートに入力される。
【００２２】
入力される第１の信号Ｖ１が、時間ｔ１で、ＬからＨに上昇したとき（図２（ａ））、第１の信号Ｖ１のＨの電位が、第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）に対して、第１のＰＭＯＳ６のしきい値電圧Ｖｔｈ以下である場合、第１のＰＭＯＳ６はオフできない。
【００２３】
しかし、ＮＭＯＳ８は、第１の信号Ｖ１がＨになるのに少し遅れて、時間ｔ２で第２の信号Ｖ２をローレベルにするため、第２のＮＭＯＳ５はオフする。したがって、オフできない第１のＰＭＯＳ６を流れようとした電流は、第２のＮＭＯＳ５がオフすることにより接地への経路を遮断される。以後、電流が流れることは無い。
【００２４】
ＣＭＯＳ回路において、静的な電力消費があることは、致命的欠点となる。そのため、異なる電源電圧で動作するシステムが混在している場合においては、システム間の信号を伝達するためにレベルシフト回路が用いられることがある。
しかし、ＣＭＯＳ論理回路３においては、第１のＮＭＯＳ４と第２のＮＭＯＳ５とが２段直列に接続されており、いずれかのゲートの電位が、Ｌまたはローレベルであれば、接地への電流経路は無く、電力消費は無い。
【００２５】
ＣＭＯＳ論理回路３は、第１の信号Ｖ１がＨで、第２の信号Ｖ２がハイレベルの場合に電力を消費する。しかし、それはまさにレベルシフト回路２の動作時間である。通常のＣＭＯＳ回路も、回路動作中は電力消費があり、それは許容されている。ＣＭＯＳ論理回路３の電力消費がある時間は、レベルシフト回路２の動作時間と同等であり、何ら問題はない。
【００２６】
一方、ＣＭＯＳ論理回路３は、図２（ｄ）に示す出力信号Ｖ４を生成するが、２つの特徴を備えている。特徴の１つは、ＣＭＯＳ論理回路３は、ハイレベルの電位が、第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）の出力信号Ｖ４を生成することであることであり、このことは、この出力信号Ｖ４を、ハイレベルが第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）の論理回路に入力しても全く問題がないことを意味している。
【００２７】
そして、もっとも重要なことは、ＣＭＯＳ論理回路３は、レベルシフト回路２の出力よりも前から応答する出力信号Ｖ４を生成していることである。レベルシフト回路２は、図２（ｂ）、（ｃ）に表した第２の信号Ｖ２、Ｖ３を出力する。ＣＭＯＳ論理回路３は、第２の信号Ｖ２、信号Ｖ３が応答する時間ｔ２よりも前の時間ｔ１から入力に応答する出力信号Ｖ４を生成している。
【００２８】
ＣＭＯＳ論理回路３は、出力信号Ｖ４として、入力された第１の信号Ｖ１が変化してから、第２の信号Ｖ２、信号Ｖ３が変化するまでの一時的な信号を生成する。しかし、ＣＭＯＳ論理回路３は、ハイレベルが第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）の論理信号である第２の論理レベルの出力信号Ｖ４を生成し、他のハイレベルがＶｃｃ２の論理回路に出力して論理演算することは全く問題が無い。したがって、ＣＭＯＳ論理回路３は、この出力信号Ｖ４を生成することにより、レベルシフト回路２の低速性を回避することができる。
【００２９】
このようにＣＭＯＳ論理集積回路１は、定常的な電力消費を発生せずに、入力される第１の論理レベルの第１の信号Ｖ１から第２の高電位Ｖ２ｈをハイレベルとし、レベルシフト回路２の出力よりも高速に応答する第２の論理レベルの出力信号Ｖ４を生成することが出来る。
したがって、ＣＭＯＳ論理集積回路１によれば、異なる論理レベルの信号を高速に伝達することができる。
【００３０】
図３は、第２の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図である。
ＣＭＯＳ論理集積回路１ａは、図１に表したＣＭＯＳ論理集積回路１のレベルシフト回路２を単一出力のレベルシフト回路（破線２ａで囲んだ部分）に置き換えて構成されている。ＣＭＯＳ論理回路３は、図１と同様である。なお、図３においては、図１と同一の要素には同一の符号を付している。
【００３１】
レベルシフト回路２ａは、入力される第１の論理レベルの第１の信号Ｖ１をレベルシフトした第２の論理レベルの信号Ｖ３を出力する。第２の論理レベルの信号Ｖ３は、第１の論理信号Ｖ１と同相関係にある。第２の論理レベルの信号Ｖ３は、インバータ１３で反転され、第２の論理レベルの第２の信号Ｖ２としてＣＭＯＳ論理回路３の第２のＮＭＯＳ５のゲート及び第２のＰＭＯＳ７のゲートに入力される。第１の信号Ｖ１は、第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートに入力される。
【００３２】
ＣＭＯＳ論理回路３は、ＮＡＮＤ２１を有し、第１の信号Ｖ１と第２の信号Ｖ２との論理積の否定をとった第２の論理レベルの出力信号Ｖ４を生成する。
したがって、ＣＭＯＳ論理集積回路１ａの動作は、図１に表したＣＭＯＳ論理集積回路１と同様である。ＣＭＯＳ論理回路３には、第２の信号Ｖ２として、レベルシフト回路２ａから出力される第２の論理レベルの信号Ｖ３よりも遅延した信号が入力される。
【００３３】
しかし、ＣＭＯＳ論理集積回路１ａは、入力される第１の信号Ｖ１の変化する時間ｔ１で応答して変化する出力信号Ｖ４を生成するため、第２の信号Ｖ２の変化する時間ｔ２が遅延することの問題ない。このように、第２の信号Ｖ２を生成するための信号の反転は、多数のゲートの組合せで実現されても問題ない。
【００３４】
図４は、第３の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図である。
ＣＭＯＳ論理集積回路１ｂは、図１に表したＣＭＯＳ論理集積回路１のＣＭＯＳ論理回路３をＣＭＯＳ論理回路（破線３ａで囲んだ部分）に置き換えて構成されている。レベルシフト回路２は、図１と同様である。なお、図４においては、図１と同一の要素には同一の符号を付している。
【００３５】
ＣＭＯＳ論理回路３ａは、２入力の論理積と１入力の論理和との否定をとる複合回路（ＡＮＤ−ＮＯＲ）２２を有する。
ＣＭＯＳ論理回路３ａは、図１に表したＣＭＯＳ論理回路３において直列に接続された第１のＮＭＯＳ４と第２のＮＭＯＳ５とに、さらに並列に接続された第３のＮＭＯＳ１４が追加されている。また、第２のＰＭＯＳ７及び第１のＰＭＯＳ６に直列に第３のＰＭＯＳ１５が、接続されている。第３のＰＭＯＳ１５のゲートは、第３のＮＭＯＳ１４のゲートに接続されている。
第３のＮＭＯＳ１４及び第３のＰＭＯＳ１５の各ゲートには、レベルシフト回路２から出力される第２の論理レベルの信号Ｖ３が入力される。第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートには、第１の信号Ｖ１が入力される。第２のＮＭＯＳ５のゲート及び第２のＰＭＯＳ７のゲートには、レベルシフト回路２から出力される第２の論理レベルの第２の信号Ｖ２が入力される。第２の信号Ｖ２は、第１の信号Ｖ１に対して反転関係にある。
ＣＭＯＳ論理回路３ａは、第１の信号Ｖ１と第２の信号Ｖ２との論理積Ｖ１・Ｖ２と、第２の論理レベルの信号Ｖ３と、の論理和Ｖ１・Ｖ２＋Ｖ３の否定をとった第２の論理レベルの出力信号Ｖ４を生成する。
【００３６】
次に、タイミングチャートを参照しつつ、ＣＭＯＳ論理集積回路１ｂの動作について説明する。なお、第１の高電位Ｖ１ｈは、電源電位Ｖｃｃ１、第１の低電位Ｖ１ｌは、接地電位０Ｖ、第２の高電位Ｖ２ｈは、電源電位Ｖｃｃ２である。
【００３７】
図５は、第３の実施形態に係るＣＭＯＳ論理集積回路の主要な信号を例示する波形図であり、（ａ）は第１の信号Ｖ１、（ｂ）は第２の信号Ｖ２、（ｃ）は信号Ｖ３、（ｄ）は出力信号Ｖ４を表す。
入力される第１の信号Ｖ１は、時間（ｔｉｍｅ）ｔ１で、ＬからＨに上昇する（図５（ａ））。
【００３８】
レベルシフト回路２の動作は、図１、図２と同様であり、レベルシフト回路２は、図２（ｂ）、（ｃ）と同様の第２の信号Ｖ２、信号Ｖ３を生成する（図５（ｂ）、（ｃ））。
ＣＭＯＳ論理回路３ａのＡＮＤ−ＮＯＲ２２は、上記のとおり、第１の信号Ｖ１と第２の信号Ｖ２との論理積Ｖ１・Ｖ２と、第２の論理レベルの信号Ｖ３と、の論理和Ｖ１・Ｖ２＋Ｖ３の否定をとった第２の論理レベルの出力信号Ｖ４を生成する（図５（ｄ））。第２の論理レベルの信号Ｖ３がハイレベルのときは、ＰＭＯＳ１５はオフであり、第３のＮＭＯＳ１４はオンである。そのため、他のＰＭＯＳのオンまたはオフの状態に関わらず、第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）から電流は流れ込まない。また、他のＮＭＯＳの状態に拠らず、ＣＭＯＳ論理回路３ａは、出力信号Ｖ４として、ローレベルを出力する。
【００３９】
一方、第２の信号Ｖ３がローレベルのときは、ＰＭＯＳ１５がオン、第３のＮＭＯＳ１４がオフするため、ＣＭＯＳ論理回路３ａは、２入力ＮＡＮＤのＣＭＯＳ論理回路３とほぼ同じ特性になる。
ＣＭＯＳ論理回路３ａは、第２の信号Ｖ２、信号Ｖ３の時間ｔ２における変化よりも早くローレベルになる出力信号Ｖ４を生成する。
【００４０】
このように、ＣＭＯＳ論理集積回路１ｂは、レベルシフト回路２から出力される第２の論理レベルの第２の信号Ｖ２、信号Ｖ３よりも高速に第１の論理信号Ｖ１を伝達することができる。また、ＣＭＯＳ論理集積回路１ｂにおいても、定常的な電力消費は無い。
【００４１】
なお、ＣＭＯＳ論理回路としては、上記のＮＡＮＤ２１、ＡＮＤ−ＮＯＲ２２を有する場合に限らず、他の論理回路を有してもよい。第１のＮＭＯＳ４と、第１のＮＭＯＳ４に直列に接続された第２のＮＭＯＳ５とを有し、第１のＮＭＯＳ４のゲートと第２のＮＭＯＳ５とのゲートとに、第１の論理レベルの第１の信号Ｖ１と第１の信号と反転関係にある第２の論理レベルの第２の信号Ｖ２が入力される構成であればよい。
【００４２】
図６は、第４の実施形態に係るＣＭＯＳ論理集積回路の構成を例示する回路図である。
ＣＭＯＳ論理集積回路１ｃは、図１に表したＣＭＯＳ論理集積回路１のＣＭＯＳ論理回路３をＣＭＯＳ論理回路（破線３ｂで囲んだ部分）に置き換え、さらにインバータ１８、１９を追加して構成されている。レベルシフト回路２については、図１のＣＭＯＳ論理集積回路１と同様である。なお、図６においては、図１と同一の要素には同一の符号を付している。
【００４３】
インバータ１８、１９は、２段縦続接続されたバッファであり、レベルシフト回路２から出力される第２の論理レベルの信号Ｖ３を入力し、信号Ｖ３と同相の第２の論理レベルの出力信号Ｖ４を出力する。図６においては、インバータ１９の出力は、パッド２０に接続され、外部に出力する構成を例示している。
【００４４】
ＣＭＯＳ論理回路３ｂは、図１に表したＣＭＯＳ論理回路３にプルアップトランジスタ１６とインバータ１７とが追加して構成されている。また、第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートは、インバータ１７の出力に接続されている。
プルアップトランジスタ１６は、ＰＭＯＳで構成され、プルアップトランジスタ１６のゲートは、第１及び第２のＮＭＯＳ４、５、第１及び第２のＰＭＯＳ６、７で構成されたＮＡＮＤ２１の出力に接続されている。プルアップトランジスタ１６のソースには、第２の高電位Ｖ２ｈ（＝Ｖｃｃ２）が供給され、ドレインは、インバータ１９の出力に接続される。プルアップトランジスタ１６は、出力信号Ｖ４のローレベルからハイレベルへの上昇を補助して、動作速度を速めている。
インバータ１７は、インバータ１９の出力に接続され、第２の論理レベルの出力信号Ｖ４を反転して第２の論理レベルの第２の信号Ｖ２を生成し、第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートに出力する。
第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートには、第１の論理レベルの第１の信号Ｖ１が入力される。第２のＮＭＯＳ５のゲート及び第２のＰＭＯＳ７のゲートには、第２の信号Ｖ２が入力される。
【００４５】
したがって、ＣＭＯＳ論理集積回路１ｃの動作は、図１に表したＣＭＯＳ論理集積回路１と同様であり、主要な信号は、例えば、図２に表したタイミングチャートと同様に表される。
例えば、パッド２０の電位がローレベルの定常状態において、第１の論理信号Ｖ１がＬからＨに上昇した場合、レベルシフト回路２は、ローレベルからハイレベルに変化する第２の論理レベルの信号Ｖ３を出力する。
【００４６】
インバータ１８には、ローレベルからハイレベルに変化する第２の論理レベルの信号Ｖ３が入力される。しかし、インバータ１９の出力にはパッド２０が接続されているため、第２の論理レベルの出力信号Ｖ４は、パッド２０の外部容量等で変化が遅く、しばらくローレベルのままである。出力信号Ｖ４が、ローレベルであれば、インバータ１７は、第２の論理レベルの第２の信号Ｖ２としてハイレベルを出力する。第１及び第２のＮＭＯＳ４、５、第１及び第２のＰＭＯＳ６、７で構成されたＮＡＮＤ２１の出力は、ローレベルになる。これによりプルアップトランジスタ１６はオンし、インバータ１８、１９で構成されたバッファーに加え、プルアップトランジスタ１６もパッド２０を駆動し、パッド２０の電位を上昇させる。
【００４７】
ＣＭＯＳ論理回路３ｂは、プルアップトランジスタ１６でもパッド２０を駆動するため、出力信号Ｖ４の応答を高速化することができる。一方、パッド２０の電位が上昇しハイレベルとみなせるようになると、インバータ１７は第２の信号Ｖ２として、ローレベルを出力する。ＮＡＮＤ２１は、ハイレベルを出力し、プルアップトランジスタ１６は、オフする。このようにして一時的に駆動力が高められる。
【００４８】
第１のＮＭＯＳ４のゲート及び第１のＰＭＯＳ６のゲートに入力される第２の信号Ｖ２は、出力信号Ｖ４を反転した信号であるが、定常状態において、出力信号Ｖ４は、入力される第１の信号Ｖ１とは同一論理値である。したがって、ＮＡＮＤ２１に第１の信号Ｖ１とその反転の第２の信号Ｖ２とが入力されることとなり、既述の様に、ＣＭＯＳ論理回路３ｂは、定常状態で電力を消費しない。
【００４９】
そして、このＮＡＮＤ２１は、第１の論理信号Ｖ１がハイレベルとなった時点からローレベルを出力し、プルアップトランジスタ１６をオンさせる。このタイミングは、レベルシフト回路２から出力される第２の論理レベルの信号Ｖ３よりも前であり、これにより高速に出力信号Ｖ４を上昇させることが出来る。
【００５０】
なお、図６においては、レベルシフト回路２が、図１におけるレベルシフト回路２と同様の差動形の構成を例示している。しかし、図３に表したＣＭＯＳ論理集積回路１ａと同様に、単一出力のレベルシフト回路２ａを用いてもよく、また、レベルシフト回路２の動作速度は問題とならない。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１、１ａ、１ｂ、１ｃ…ＣＭＯＳ論理集積回路、 ２、２ａ…レベルシフト回路、 ３、３ａ、３ｂ…ＣＭＯＳ論理回路、 ４…第１のＮチャンネル形ＭＯＳＦＥＴ（ＮＭＯＳ）、 ５…第２のＮＭＯＳ、 ６…第１のＰチャンネル形ＭＯＳＦＥＴ（ＰＭＯＳ）、 ７…第２のＰＭＯＳ、 ８、９…ＮＭＯＳ、 １０、１１…ＰＭＯＳ、 １２、１３、１７、１８、１９…インバータ、 １４…第３のＮＭＯＳ、 １５…第３のＰＭＯＳ、 １６…プルアップトランジスタ、 ２０…パッド、 ２１…ＮＡＮＤ、 ２２…ＡＮＤ−ＮＯＲ
【特許請求の範囲】
【請求項１】
第１の低電位と前記第１の低電位よりも高い第１の高電位との間で変化する第１の論理レベルの信号を前記第１の低電位と前記第１の高電位よりも高い第２の高電位との間で変化する第２の論理レベルの信号に変換するレベルシフト回路と、
前記第１の論理レベルの第１の信号がゲートに入力される第１のＮチャンネル形ＭＯＳＦＥＴと、前記第１のＮチャンネル形ＭＯＳＦＥＴに直列に接続され前記第１の信号と反転関係にある前記第２の論理レベルの第２の信号がゲートに入力される第２のＮチャンネル形ＭＯＳＦＥＴとを有するＣＭＯＳ論理回路と、
を備えたことを特徴とするＣＭＯＳ論理集積回路。
【請求項２】
前記第１の信号は、前記レベルシフト回路の入力信号であることを特徴とする請求項１記載のＣＭＯＳ論理集積回路。
【請求項３】
前記第１の信号は、前記レベルシフト回路の出力信号を前記第１の論理レベルの信号に変換した信号であることを特徴とする請求項１記載のＣＭＯＳ論理集積回路。
【請求項４】
前記第２の信号は、前記レベルシフト回路の出力信号であることを特徴とする請求項１〜３のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項５】
前記第２の信号は、前記レベルシフト回路の出力信号と異なることを特徴とする請求項１〜３のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項６】
前記ＣＭＯＳ論理回路は、前記第１のＮチャンネル形ＭＯＳＦＥＴと前記第２のＮチャンネル形ＭＯＳＦＥＴとにそれぞれ直列に接続された、第１のＰチャンネル形ＭＯＳＦＥＴと第２のＰチャンネル形ＭＯＳＦＥＴとをさらに有することを特徴とする請求項１〜５のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項７】
前記ＣＭＯＳ論理回路は、ＮＡＮＤを有することを特徴とする請求項１〜６のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項８】
前記ＣＭＯＳ論理回路は、ＡＮＤ−ＮＯＲを有することを特徴とする請求項１〜６のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項１】
第１の低電位と前記第１の低電位よりも高い第１の高電位との間で変化する第１の論理レベルの信号を前記第１の低電位と前記第１の高電位よりも高い第２の高電位との間で変化する第２の論理レベルの信号に変換するレベルシフト回路と、
前記第１の論理レベルの第１の信号がゲートに入力される第１のＮチャンネル形ＭＯＳＦＥＴと、前記第１のＮチャンネル形ＭＯＳＦＥＴに直列に接続され前記第１の信号と反転関係にある前記第２の論理レベルの第２の信号がゲートに入力される第２のＮチャンネル形ＭＯＳＦＥＴとを有するＣＭＯＳ論理回路と、
を備えたことを特徴とするＣＭＯＳ論理集積回路。
【請求項２】
前記第１の信号は、前記レベルシフト回路の入力信号であることを特徴とする請求項１記載のＣＭＯＳ論理集積回路。
【請求項３】
前記第１の信号は、前記レベルシフト回路の出力信号を前記第１の論理レベルの信号に変換した信号であることを特徴とする請求項１記載のＣＭＯＳ論理集積回路。
【請求項４】
前記第２の信号は、前記レベルシフト回路の出力信号であることを特徴とする請求項１〜３のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項５】
前記第２の信号は、前記レベルシフト回路の出力信号と異なることを特徴とする請求項１〜３のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項６】
前記ＣＭＯＳ論理回路は、前記第１のＮチャンネル形ＭＯＳＦＥＴと前記第２のＮチャンネル形ＭＯＳＦＥＴとにそれぞれ直列に接続された、第１のＰチャンネル形ＭＯＳＦＥＴと第２のＰチャンネル形ＭＯＳＦＥＴとをさらに有することを特徴とする請求項１〜５のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項７】
前記ＣＭＯＳ論理回路は、ＮＡＮＤを有することを特徴とする請求項１〜６のいずれか１つに記載のＣＭＯＳ論理集積回路。
【請求項８】
前記ＣＭＯＳ論理回路は、ＡＮＤ−ＮＯＲを有することを特徴とする請求項１〜６のいずれか１つに記載のＣＭＯＳ論理集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−２１４９８（Ｐ２０１３−２１４９８Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５３１０１（Ｐ２０１１−１５３１０１）
【出願日】平成２３年７月１１日（２０１１．７．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１１日（２０１１．７．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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