ＩＣチップ実装パッケージ
【課題】インナーリード剥がれやテープの波打ちを回避できるＩＣチップ実装パッケージを実現する。
【解決手段】ＩＣチップ実装パッケージ１は、インターポーザ４を介してフィルム基材２とＩＣチップ３とが接続されている。インターポーザ４におけるフィルム基材２側の接続端子は、ＩＣチップ３側の接続端子よりもピッチが大きく形成されている。フィルム基材２にデバイスホール８が設けられており、ＩＣチップ３はデバイスホール８内に配設されている。フィルム基材２におけるインナーリード先端からデバイスホール８の縁までの距離Ａは、１０μｍ以上に設定される。
【解決手段】ＩＣチップ実装パッケージ１は、インターポーザ４を介してフィルム基材２とＩＣチップ３とが接続されている。インターポーザ４におけるフィルム基材２側の接続端子は、ＩＣチップ３側の接続端子よりもピッチが大きく形成されている。フィルム基材２にデバイスホール８が設けられており、ＩＣチップ３はデバイスホール８内に配設されている。フィルム基材２におけるインナーリード先端からデバイスホール８の縁までの距離Ａは、１０μｍ以上に設定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばファインピッチの端子を有するＩＣチップの実装パッケージに関する。
【背景技術】
【０００２】
液晶表示装置に搭載される液晶ドライバ（ＩＣチップ）等では、液晶表示装置の高精細化・高性能化に伴って更なる多出力化が要求されていると同時に、チップサイズの縮小化も要求されている。
【０００３】
チップサイズを縮小化されたＩＣチップにおいて、同時に多出力化を図るためには、チップに設けられるバンプのファインピッチ（微細）化が必要となる。最近では、ファインピッチ化が可能な、ベアチップ液晶ドライバを実装するＳＯＦ（System On Film、ＣＯＦ（Chip On Film）とも言う）が多用されている。
【０００４】
最新のＳＯＦパッケージでは、テープキャリアとＩＣチップとを導通させる際、加熱加圧することでＩＣチップ上のバンプとテープキャリア上のインナーリードとを接合させている。しかしながら、このような接合方法の場合、バンプ位置とインナーリード位置とのずれを無くすために、熱変形が小さく、且つ高精細なキャリアテープ材料を用いる必要がある。すなわち、ファインピッチを実現しようとするほど、テープキャリアに使用できる材料は限定されてしまうという欠点があった。
【０００５】
また、インナーリードは銅箔で形成されているが、ファインピッチの配線加工を行うには、銅箔の厚さを薄くする必要がある。例えば５０μｍピッチを形成するＴＣＰの銅箔の厚さは１２μｍであるが、２０μｍピッチを形成するには銅箔の厚さを５μｍ程度にする必要がある。銅箔を薄く形成し、強度を保つためには現行使用している技術を検討しなおし、新規技術の導入、新規加工機器の導入を行う必要があり、技術検討の労力や、新規導入設備に対するコストがかかる。
【０００６】
さらには、配線を加工する場合、加工機器の加工精度が配線ピッチを十分上回っていれば、加工後の検査も簡単に行う程度でよいが、配線がファインピッチになり、加工精度が配線ピッチに近づいてくると、加工が十分行われない部分が発生していないか等、加工後十分検査する必要が発生し、検査コストも上昇する。
【０００７】
このような欠点を解決する方法として、インターポーザー基板を介してＩＣチップを回路基板（テープキャリア）に接続する方法が特許文献１に開示されている。図１４に、特許文献１より引用したパッケージ構造の断面図を示す。
【０００８】
ＩＣチップ１０４は、図１４に示すように、インターポーザ１０１にフリップチップ接続され、さらにインターポーザ１０１は、回路基板１０７の電極パターン１１０にバンプ接続されている。回路基板１０７には、ＩＣチップ１０４の配置領域に対応したデバイスホール１０７Ａが形成されている。
【０００９】
インターポーザ１０１はシリコン（Ｓｉ）基板であり、Ｓｉウエハプロセスにより形成されるため、ＩＣチップ１０４が接続される電極はＩＣチップ１０４の電極と同等なファインピッチに形成することが可能である。一方、回路基板１０７に接続される電極は、回路基板１０７の電極ピッチ、すなわち比較的幅広なピッチに合わせて形成される。そして、ＩＣチップ１０４に接続される電極と回路基板１０７に接続される電極は、対応する電極同士がインターポーザ１０１上で接続されている。なお、回路基板１０７としては、テープキャリアを好適に用いることができる。
【００１０】
すなわち、図１４に示すパッケージ構造では、ＩＣチップ１０４と回路基板１０７との接続にインターポーザ１０１を仲介することによって、ＩＣプロセスレベルのファインピッチをテープキャリアレベルの電極ピッチに変換することが可能となる。このため、ＩＣチップのサイズ縮小や多出力化により、接続電極が高度にファインピッチ化されたＩＣチップを実装するＳＯＦパッケージにおいても、製造コストや検査コストの増大を回避することができる。
【特許文献１】特開２００４−２０７５６６号公報（２００４年７月２２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１の構造では、回路基板１０７にデバイスホール１０７Ａが設けられることにより、その製造過程において、インナーリード剥がれや、デバイスホール１０７Ａの周縁でのテープの波打ちが発生するといった問題が存在する。
【００１２】
先ずは、インナーリード剥がれについて以下に説明する。インナーリード剥がれは、回路基板１０７に対してデバイスホール１０７Ａを形成するための打ち抜き工程時に発生する。すなわち、デバイスホール１０７Ａを形成するための打ち抜き工程は、配線が形成された後の回路基板１０７に対してなされるが、この打ち抜きの際に生じる基材の変形によってデバイスホール１０７Ａ周辺でＣｕパターン捲れ（すなわち、インナーリード剥がれ）が発生しやすい。
【００１３】
次に、テープの波打ちについて以下に説明する。テープの波打ちは、回路基板１０７に対してインターポーザ１０１を接合するための接合工程時に発生する。すなわち、回路基板１０７に対するインターポーザ１０１の接合は、その接合箇所をボンディングツールで加熱および加圧することによって行われる。この時の加熱温度は４００°程度であるが、この熱によって基材が膨張し、デバイスホール１０７Ａの周縁でのテープの波打ちを発生させる。
【００１４】
このようなインナーリード剥がれやテープの波打ちは何れも、回路基板１０７にテープキャリアを用いた場合に顕著に発生する。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、インナーリード剥がれやテープの波打ちを回避できるＩＣチップ実装パッケージを実現することにある。
【課題を解決するための手段】
【００１６】
本発明に係るＩＣチップ実装パッケージは、上記課題を解決するために、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１０μｍ以上に設定されていることを特徴としている。
【００１７】
上記の構成によれば、上記ＩＣチップと上記パッケージ基材とを上記インターポーザを介して接続し、かつ、上記ＩＣチップを上記パッケージ基材に形成されたデバイスホール内に配置している。この構造では、上記デバイスホールを形成するための打ち抜き工程時において、上記パッケージ基材の変形に起因して上記パッケージ基材に形成された配線の剥がれが発生する。
【００１８】
これに対し、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離を１０μｍ以上に設定することによって、上記打ち抜き工程時におけるパッケージ基材の撓み発生領域を避けて配線を形成することになり、上記配線の剥がれを抑制できる。
【００１９】
また、本発明に係る他のＩＣチップ実装パッケージは、上記課題を解決するために、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１５０μｍ以下に設定されていることを特徴としている。
【００２０】
上記の構成によれば、上記ＩＣチップと上記パッケージ基材とを上記インターポーザを介して接続し、かつ、上記ＩＣチップを上記パッケージ基材に形成されたデバイスホール内に配置している。この構造では、上記インターポーザを上記パッケージ基材に接合する際のボンディングの熱によって、デバイスホールの外縁でパッケージ基材が自由端となり、パッケージ基材の波打ちが発生しやすい。
【００２１】
これに対し、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離を１５０μｍ以下に設定することによって、ボンディング時の加熱領域（熱膨張が発生する領域）が小さくなり、上記パッケージ基材の波打ちが抑制される。
【００２２】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、０．２０ｍｍ以上０．４６ｍｍ以下に設定されている構成とすることができる。
【００２３】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、周囲の全ての辺で同じ大きさに設定されている構成とすることができる。
【００２４】
上記の構成によれば、上記ＩＣチップの外縁と上記インターポーザの外縁との距離を小さく設定することで、上記インターポーザの面積を小さくしてコストダウンを図ることができる。
【００２５】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、短辺同士の間の距離よりも長辺同士の間の距離の方が大きく設定されている構成とすることができる。
【００２６】
上記の構成によれば、上記ＩＣチップの外縁と上記インターポーザの外縁との距離に関して、短辺同士の距離よりも長辺同士の距離を敢えて大きめに取ることによって、上記インターポーザに他の機能を持たせることもできる。例えば、上記インターポーザの面積を大きめにすることで、ＩＣチップの放熱性を向上させたり、テープパターンピッチ３５μｍ以上のラフピッチ接合を可能にしたりすることができる。
【００２７】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、長辺同士の間の距離よりも短辺同士の間の距離の方が大きく設定されている構成とすることができる。
【００２８】
上記の構成によれば、ＩＣチップの放熱性を向上させたり、テープパターンピッチ３５μｍ以上のラフピッチ接合を可能にしたりすることができると共に、パッケージ基材上での配線引き回しの簡略化によるパッケージ基材の面積縮小も可能となる。
【００２９】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記デバイスホールの外縁との距離は、３０μｍ以上１５０ｍｍ以下に設定されている構成とすることができる。
【００３０】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記デバイスホールの外縁との距離は、周囲の全ての辺で同じ大きさに設定されている構成とすることができる。
【００３１】
上記の構成によれば、上記ＩＣチップの外縁と上記デバイスホールの外縁との距離を小さく設定することで、上記インターポーザの面積を上記ＩＣチップの面積に対して小さく設定しながら、上記パッケージ基材における接続端子先端からデバイスホールの縁までの距離を上述の好適範囲に設定するためのスペースが確保できる。このため、上記インターポーザの面積を小さくしてコストダウンを図ることができる。
【００３２】
また、上記ＩＣチップ実装パッケージにおいては、上記デバイスホールのコーナー部は、Ｒが付いた形状とされている構成とすることができる。
【００３３】
また、上記ＩＣチップ実装パッケージにおいては、上記デバイスホールのコーナー部は、Ｒ半径が０．１ｍｍ以下に設定されている構成とすることができる。
【００３４】
上記の構成によれば、上記デバイスホールのコーナー部において、該コーナー部を起点としたパッケージ基材のクラック等が発生することを回避できる。
【００３５】
また、本発明に係るＩＣチップ実装パッケージの製造方法は、上記課題を解決するために、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージの製造方法において、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されるものであり上記パッケージ基材と上記インターポーザとの接続は、該パッケージ基材の接続端子に形成されたバンプ電極を上記パッケージ基材の接続端子に対してボンディングによって接続するものであり、上記ボンディングに使用されるボンディングツールの外形寸法は、該ボンディングツールの外縁と上記バンプ電極の外縁とを一致させるように設定することを特徴としている。
【００３６】
上記の構成によれば、上記ボンディングツールによる上記パッケージ基材への加熱領域を最小限とすることができ、該パッケージ基材の波打ちを抑制できる。
【発明の効果】
【００３７】
本発明に係るＩＣチップ実装パッケージは、以上のように、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１０μｍ以上に設定されている構成である。
【００３８】
それゆえ、上記打ち抜き工程時におけるパッケージ基材の撓み発生領域を避けて配線を形成することになり、上記配線の剥がれを抑制できるといった効果を奏する。
【００３９】
また、本発明に係る他のＩＣチップ実装パッケージは、以上のように、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１５０μｍ以下に設定されている構成である。
【００４０】
それゆえ、上記インターポーザを上記パッケージ基材に接合する際のボンディング工程において、ボンディング時の加熱領域（熱膨張が発生する領域）が小さくなり、上記パッケージ基材の波打ちが抑制されるといった効果を奏する。
【発明を実施するための最良の形態】
【００４１】
本発明の一実施形態について図１ないし図１３に基づいて説明すると以下の通りである。本実施の形態においては、本発明のＩＣチップ実装パッケージを液晶ドライバ実装パッケージ（以下、単に実装パッケージと称する）において適用した場合を例示する。なお、以下の説明では、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲が以下の実施形態および図面に限定されるものではない。
【００４２】
図２は、本実施形態における実装パッケージ１の構成を示した平面図であり、図３は、図２に示す実装パッケージ１を切断線Ａ−Ａ’において切断した状態を示した矢視断面図である。
【００４３】
実装パッケージ１は、大略的に、フィルム基材（テープキャリア）２と、ＩＣチップ３と、インターポーザ４とを備えて構成されている。図２は、実装パッケージ１をインターポーザ４側から見た状態を示している。また、図３は、説明の便宜上、ＩＣチップ３を図面の下方にした状態で示し、且つ、切断線Ａ−Ａ’において切断した断面の一部を示している。
【００４４】
実装パッケージ１には、フィルム基材２にデバイスホール８と呼ばれる穴部が設けられており、ＩＣチップ３がデバイスホール８内に配設されている。
【００４５】
上記フィルム基材２に設けられたデバイスホール８の周辺部には、フィルム上配線５・６が形成されている。フィルム上配線５・６のデバイスホール８側の一端と、インターポーザ４とは、第１のバンプ９によって電気的に導通している。詳細は後述するが、インターポーザ４はＩＣチップ３と導通していることから、フィルム上配線５・６は、インターポーザ４を介して、ＩＣチップ３と導通している。すなわち、フィルム上配線５は、ＩＣチップ３から出力された信号（例えば駆動信号）を図示しない液晶表示体に送るための出力用配線であり、フィルム上配線６は、制御信号（例えば画像データ信号）をＩＣチップ３に入力するための入力用配線である。
【００４６】
フィルム上配線５・６上には、ソルダーレジスト７が形成されている。ソルダーレジスト７は、配線の絶縁と保護を行うものである。
【００４７】
本液晶ドライバ実装パッケージにおいて、ＩＣチップ３は、液晶表示体を駆動するための液晶ドライバとして設けられている。そのため、ＩＣチップ３には、複数の液晶駆動用回路（不図示）が設けられており、当該液晶駆動用回路には、図３に示すように、駆動信号を出力するための駆動信号出力用端子３ａと、画像データ信号等を入力するための信号入力用端子３ｂ（出入力端子群）とが設けられている。また、ＩＣチップ３は、駆動信号出力用端子３ａ及び信号入力用端子３ｂに第３のバンプ１０を有している。
【００４８】
インターポーザ４は、一方の表面上において、ＩＣチップ３とフィルム基材２と導通している。具体的には、インターポーザ４には、一方の表面上に、第１のバンプ９及び第２のバンプ１１が設けられており、図３に示すように、フィルム基材２とインターポーザ４とは、第１のバンプ９によって導通しており、ＩＣチップ３とインターポーザ４とは、第２のバンプ１１と第３のバンプ１０とを接続することによって導通している。インターポーザ４の材料としては、半導体材料を用いることができ、シリコンを用いることが好ましい。インターポーザ４のサイズとしては、特に限定されるものではないが、例えば、２ｍｍ×２０ｍｍで、厚さ４００μｍとすることができる。
【００４９】
図３に示す封止樹脂１５は、フィルム基材２のデバイスホール８と、フィルム上配線５・６と、インターポーザ４の第１及び第２のバンプが設けられている面とを被覆するように設けられており、接続部を外部環境から保護するために設けられている。
【００５０】
次に、図４及び図５を用いてインターポーザ４の構成について詳細に説明する。
【００５１】
図４は、インターポーザ４にＩＣチップ３を実装した状態の構成を示した斜視図である。また、図５は、実装前の段階におけるＩＣチップ３とインターポーザ４との構成を示した斜視図である。なお、図５では、一部が透視図となっている。
【００５２】
インターポーザ４には、図５に示すように、ＩＣチップ接続用端子１２と、フィルム基材接続用端子１３と、インターポーザ上配線１４とが設けられている。ＩＣチップ接続用端子１２は、ＩＣチップ３の駆動信号出力用端子３ａ及び信号入力用端子３ｂと接続される端子である。フィルム基材接続用端子１３は、フィルム基材２のフィルム上配線５・６の端子と接続される端子である。インターポーザ上配線１４は、ＩＣチップ接続用端子１２とフィルム基材接続用端子１３とをインターポーザ４内で接続する配線である。
【００５３】
具体的には、インターポーザ４には、その中心付近にＩＣチップ接続用端子１２が設けられており、インターポーザ４の外周付近にフィルム基材接続用端子１３が設けられている。ＩＣチップ接続用端子１２上には、第２のバンプ１１が設けられており、フィルム基材接続用端子１３上には第１のバンプ９が設けられている。第２のバンプ１１は、ＩＣチップ３の駆動信号出力用端子３ａ及び信号入力用端子３ｂに設けられた第３のバンプ１０と合致するように構成されており、第２のバンプ１１と第３のバンプ１０とが合致することによって、図４に示した構成となる。
【００５４】
インターポーザ４における第２のバンプ１１のピッチは、ＩＣチップ３における第３のバンプ１０と同ピッチとなっている。すなわち、ＩＣチップ３が上記したような多出力の液晶ドライバであるため、第３のバンプ１０がファインピッチ化を実現したピッチとなっている。具体的には、０μｍを超え、２０μｍ以下のピッチとなるように構成されている。従って、第２のバンプ１１のピッチも図５に示すように、２０μｍ以下のファインピッチとなるように構成されている。
【００５５】
一方、インターポーザ４における第１のバンプ９のピッチは、第２のバンプ１１のピッチよりも広く構成されている。具体的には、図４に示すように、５０μｍ以上のピッチを形成している。すなわち、インターポーザ４におけるフィルム基材接続用端子１３は、ＩＣチップ接続用端子１２よりもピッチが大きく形成されている。これにより、インターポーザ４の第１のバンプ９によって接続されるフィルム基材２のフィルム上配線５・６の端子のピッチは、第１のバンプ９のピッチに合わせて５０μｍ以上のピッチで形成することができる。
【００５６】
このように、本実施形態の実装パッケージ１の構成によれば、インターポーザ４において、ＩＣチップ接続用端子１２をＩＣチップ３の端子のピッチに合わせて形成し、フィルム基材接続用端子１３をＩＣチップ接続用端子１２よりもピッチを拡大させている。従って、ＩＣチップ３の端子がファインピッチで形成されている場合であっても、フィルム基材２のフィルム上配線５・６のピッチをＩＣチップ３に合わせてファインピッチで構成する必要がない。すなわち、フィルム基材２のフィルム上配線５・６（インナーリード）は、ファインピッチで構成する必要がなく、既存の技術を用いて５０μｍ以上のピッチで形成することができる。そのため、銅箔厚を薄くする等の技術革新やそれに対応するための新規加工機器等の設備を備える必要はなく、技術面やコスト面の増加を著しく抑えたＩＣチップ実装パッケージを提供することができる。
【００５７】
このように、実装パッケージ１では、インターポーザ４を備えることによって、ＩＣチップ３の端子のピッチを、フィルム基材２の端子ピッチを考慮することなく、可能な限りファインピッチ化することができる。これにより、ＩＣチップ３のチップサイズを縮小することができる。従って、コストの低減を実現することができる。以上のことから、本発明の構成とすることにより、技術革新を必要とすることなく、既存の技術を用いて、ファインピッチのＩＣチップを実装したＩＣチップ実装パッケージを提供することができる。
【００５８】
なお、本実施形態においては、液晶表示体を駆動すべく構成された液晶ドライバ実装パッケージとして説明したが、本発明のＩＣチップ実装パッケージは、これに限定されるものではない。すなわち、ＥＬ（エレクトロルミネセンス）表示体の駆動素子や、各種携帯用電子機器などの装置内部に搭載される素子の実装用パッケージとして適用することが可能である。
【００５９】
次に、上記構成の実装パッケージ１の製造手順の概略を図６（ａ）〜（ｅ）を参照して説明する。尚、実装直前のフィルム基材２、ＩＣチップ３およびインターポーザ４において必要な配線やバンプ等はすでに形成されているが、これらの製造工程については従来のＩＣ実装パッケージと同様の工程を使用できるため、ここでは詳細な説明を省略する。
【００６０】
図６（ａ）は、ＩＣチップ３およびインターポーザ４を実装する前のフィルム基材２を示す図である。フィルム基材２上には、フィルム上配線５・６およびソルダーレジスト７が既に形成されている。最初に、図６（ｂ）に示すように、このフィルム基材２に対して打ち抜きによってデバイスホール８が形成される。
【００６１】
次に、図６（ｃ）に示すように、フィルム基材２に対してインターポーザ４がボンディングされる。この時点で、インターポーザ４には、第１のバンプ９、第２のバンプ１１、およびこれらのバンプを接続するインターポーザ上配線が既に形成されている。インターポーザ４のボンディングは、インターポーザ４上の第１のバンプ９をフィルム基材２上の接続端子と位置合わせした状態で、ボンディングツールによって加熱・加圧することによって行われる。
【００６２】
続いて、図６（ｄ）に示すように、インターポーザ４に対してＩＣチップ３がボンディングされる。この時点で、ＩＣチップ３には、第３のバンプ１０が既に形成されている。ＩＣチップ３のボンディングは、ＩＣチップ３上の第３のバンプ１０をインターポーザ４上の第２のバンプ１１と位置合わせした状態で、ボンディングツールによって加熱・加圧することによって行われる。
【００６３】
最後に、図６（ｅ）に示すように、上記接続箇所を外部環境から保護するために封止樹脂１５によって封止し、実装パッケージ１が完成する。
【００６４】
尚、上記図６（ａ）〜（ｅ）の工程は、フィルム基材２が長尺のテープキャリア材料の状態で実施される。そして、このテープキャリア材料から個々の実装パッケージ１を打ち抜くことで、最終製品状態である実装パッケージ１が得られる。
【００６５】
上記の工程で製造される実装パッケージ１では、デバイスホール８を形成するための打ち抜き工程時に発生するインナーリード剥がれや、フィルム基材２に対してインターポーザ４を接合するための接合工程時に発生するテープの波打ちの問題を有する。本発明の実装パッケージは、このようなインナーリード剥がれやテープの波打ちを抑制できる構造に特徴を有するものである。以下にその特徴点について詳細に説明する。
【００６６】
図１は、インナーリード剥がれやテープの波打ちを抑制するための構成を示す図である。
【００６７】
フィルム基材２上に形成される配線のうち、インターポーザ４との接続に使用されるインナーリードは、当然ながらデバイスホール８の外縁の近傍に形成される。このインナーリードの先端は、デバイスホール８の外縁に一致させる（すなわち、インナーリードの先端とデバイスホール８の外縁とのマージンを無くす）ことが実装パッケージ１のサイズの縮小化を図る上では好ましい。しかしながら一方で、インナーリードの先端とデバイスホール８の外縁との間のマージンを無くす（もしくは小さくする）ことは、インナーリード剥がれの問題を発生させる。
【００６８】
上記インナーリード剥がれは、上記打ち抜き工程時におけるフィルム基材２の変形に起因して発生する。すなわち、上記打ち抜き工程は、通常、ダイおよびポンチを用いたパンチングによって実施されるが、この時、デバイスホール８の周縁部のフィルム基材２に撓みが発生する。そして、フィルム基材２上に形成された配線、すなわちインナーリードが、この撓みに追従しきれずにその先端部で剥がれが発生する。
【００６９】
上記インナーリード剥がれを抑制するには、上記打ち抜き工程時におけるフィルム基材２の撓み発生領域を避けてインナーリードを形成することが好ましい。すなわち、インナーリード先端からデバイスホールの縁までの距離（図１中の距離Ａ）を許容値以上とすることが好ましい。但し、上記距離Ａを必要以上に大きくとることは、実装パッケージの面積増大を招くため好ましくない。
【００７０】
図７は、インナーリード先端からデバイスホールの縁までの距離Ａと、インナーリード剥がれによる不良発生率との関係を示すグラフである。上記図７より、上記距離Ａが０μｍであれば不良率は６３％である。上記距離Ａが大きくなれば不良率は低下し、上記距離Ａが１０μｍ以上であれば不良率は０％である。これより、上記距離Ａは、１０μｍ以上であることが好ましい。また、量産においては、製造工程における精度を考慮したマージンをとって、上記距離Ａは３０μｍ以上とすることが好ましい。
【００７１】
次に、上記テープの波打ちは、インターポーザ４の接合工程時におけるボンディングの際の加熱に起因して発生する。すなわち、上記接合工程では、図８に示すように、フィルム基材２の裏側からボンディングツールを押し当て、該ボンディングツールによる加熱・加圧によってインターポーザ４における第１のバンプ９をインナーリード先端の端子部に接合させる。
【００７２】
この時、上記ボンディングツールによる加熱（４００℃程度）によって、フィルム基材２には熱膨張による波打ちが生じて安定した接合の妨げとなる。具体的には、フィルム基材２に波打ちが生じることによって、フィルム基材２における端子配列方向の距離が短くなり、バンプとの位置ずれが発生する虞がある。バンプの位置ずれが発生すれば、バンプと接合端子との接合面積が縮小してインナーリードとバンプとの剥がれが生じやすくなったり、１つのバンプが隣接する２つのインナーリードと接触して隣接配線間のショートが
生じたりするといった不具合が発生する。このようなフィルム基材２における熱膨張は、従来のＳＯＦ構造においても発生するが、デバイスホール８が設けられている本発明の構造では、デバイスホール８の外縁でフィルム基材２が自由端となるため上記波打ちが発生しやすい。
【００７３】
上記テープの波打ちを抑制するには、バンプによるフィルム基材２とインターポーザ４との接合箇所とデバイスホール８の外縁との距離を許容距離以下に短くすることが好ましい。バンプによるフィルム基材２とインターポーザ４との接合箇所は、インナーリード先端とほぼ同じであるため、インナーリード先端からデバイスホールの縁までの距離（図１中の距離Ａ）を許容値以下とすることが好ましい。すなわち、上記距離Ａを短くすることで、ボンディングツールを押し当てられる領域（熱膨張が発生する領域）が小さくなり、テープの波打ちが抑制される。
【００７４】
また、上記ボンディングツールの外形寸法は、図１に示すように、ボンディングツールの外縁とバンプの外縁とを一致させるように設定することが好ましい。すなわち、従来であればボンディングツールの外縁をバンプの外縁よりも幾分大きく設定していたが、ボンディングツールの外縁とバンプの外縁とを一致させる構成によって、該ボンディングツールによるフィルム基材２への加熱領域を最小限とすることができ、より効果的にテープの波打ちを抑制できる。
【００７５】
図９は、インナーリード先端からデバイスホールの縁までの距離Ａと、テープの波打ちによる不良発生率との関係を示すグラフである。さらに、図９では、ボンディングツールの外縁とバンプの外縁とを一致させた場合（ツール適正）と、ボンディングツールの外縁をバンプの外縁よりも幾分大きく設定する場合（ツール大）とについて、テープの波打ちによる不良発生率を調べている。
【００７６】
上記図９より、ボンディングツールの外縁とバンプの外縁とを一致させた場合に、ボンディングツールの外縁をバンプの外縁よりも幾分大きく設定する場合に比べて、テープの波打ちによる不良発生率が著しく低下していることが分かる。また、ボンディングツールの外縁とバンプの外縁とを一致させた場合についてみれば、上記距離Ａを１５０μｍ以下とした場合に不良率が０％以下であり好ましい。
【００７７】
図１０は、フィルム基材２における波打ちの有無と、フィルム基材２へのインターポーザ４の接合後におけるインナーリード剥がれとの関係を示すグラフである。図１０によれば、フィルム基材２における波打ちを抑制することによって、インナーリード剥がれを大幅に低減できることが分かる。また、インナーリード先端からデバイスホールの縁までの距離Ａを３０〜１５０μｍに設定し、かつ、フィルム基材２における波打ちを抑制することで、インナーリード剥がれの発生率を０％に抑えることができる。
【００７８】
また、本実施形態に係る実装パッケージ１においては、ＩＣチップ３、インターポーザ４、およびデバイスホール８のサイズ差や形状等を、コストや信頼性の面から最適に設定することが好ましい。
【００７９】
先ずは、ＩＣチップ３とインターポーザ４とのサイズ差について、図１２を参照して説明する。ＩＣチップ３の外縁とインターポーザ４の外縁との距離（図１２に示される距離ａ〜ｄ）については、インターポーザ４の面積を最小化してコストダウンを図るために、できるだけ小さくすることが好ましい。具体的には、上記距離ａ〜ｄのそれぞれは、０．２０ｍｍ以上０．４６ｍｍ以下とすることが好ましい。
【００８０】
上記距離ａ〜ｄの好適範囲は、図１１に示す距離Ｂ〜Ｆの和によって求められる。距離Ｂは、インターポーザ４の外縁からバンプ９の中心までの距離である。この距離Ｂは、インターポーザ４をウェハからチップへ単品化する際のダイシングにおいて、チッピング対策や、インナーリードとチップエッジとの接触回避や、インターポーザ４のチップサイズ縮小化の観点から１２０μｍが最適サイズとされる。距離Ｃは、バンプ９のバンプサイズ（図１１では１／２寸法）である。この距離Ｃは、バンプ９とインターポーザ４との密着強度及び接合ずれ、および、インターポーザ４とインナーリードとの密着強度及び接合ずれを考慮して制定されるものであり、３０μｍが最適サイズとされる。距離Ｄは、バンプ９の端部からインナーリード先端までの距離である。この距離Ｄは、接合時のインナーリード先端剥がれ、およびインナーリードボンディング時のボンディングツールずれを考慮して制定されるものであり、１０μｍが最適サイズとされる。距離Ｅは、インナーリード先端からフィルム基材２先端（すなわち、デバイスホール８の縁）までの距離である。この距離Ｅは、フィルム基材２にデバイスホール８を形成する際のパンチングバリ・ひげ・インナーリード先端剥れ対策、およびインナーリードボンディング時のデバイスホール８の周囲の波打ち抑制を考慮して制定されるものであり、１０〜１５０μｍが最適サイズとされる。距離Ｆは、フィルム基材２先端（すなわち、デバイスホール８の縁）からＩＣチップ３の縁までの距離である。この距離Ｆは、フィルム基材２にデバイスホール８を形成する際のパンチングズレ、ＩＣチップ３を実装する時のＩＣチップ３とインターポーザ４との接合ズレ、封止時の樹脂流動、ＩＣチップサイズによるウェハでの取れ数（コストへ反映）を考慮して制定されるものであり、３０〜１５０μｍが最適サイズとされる。
【００８１】
上記距離Ｂ〜Ｆの好適範囲の和を求めることで、上記距離ａ〜ｄの好適範囲が、０．２０ｍｍ以上０．４６ｍｍ以下であることが求められる。
【００８２】
上記距離ａ〜ｄを上記範囲に設定することにより、インターポーザ４の面積をＩＣチップ３の面積に対して最小限に設定することができる。また、インターポーザ４上において、ＩＣプロセスレベルのファインピッチをテープキャリアレベルの電極ピッチに変換するための配線形成領域も確保できる。さらには、インナーリード先端からデバイスホールの縁までの距離Ａを上述の好適範囲に設定するためのスペースも確保できる。
【００８３】
また、ＩＣチップ３の外縁とインターポーザ４の外縁との距離ａ〜ｄは、これら全てが最小限の値となるように、ａ＝ｂ＝ｃ＝ｄとすることがインターポーザ４の面積を最小化する場合には好適である。
【００８４】
但し、ＩＣチップ３の外縁とインターポーザ４の外縁との距離ａ〜ｄは、これらを敢えて最小限の値とはせずに、大きめに取ることによって、インターポーザ４に他の機能を持たせることもできる。例えば、インターポーザ４の面積を大きめにすることで、ＩＣチップ３の放熱性を向上させたり、テープパターンピッチ３５μｍ以上のラフピッチ接合を可能にしたりすることができる。インターポーザ４の面積を大きめにとる場合、ＩＣチップ３の外縁とインターポーザ４の外縁との距離ａ〜ｄを均等を広げる必要は無く、例えば、ａ＝ｂ＞ｃ＝ｄや、ａ＝ｂ＜ｃ＝ｄとなる関係としても良い。
【００８５】
また、ａ＝ｂ＜ｃ＝ｄとする場合は、フィルム基材２上での配線引き回しの簡略化によるテープ縮小も可能となる。すなわち、フィルム基材２とインターポーザ４との接合部分における端子ピッチをテープキャリア上で形成可能なほぼ最小のピッチレベルとした場合、該フィルム基材２をさらに外部の回路基板と接合するための端子との間で、さらにピッチを広げることが行われる。言い換えれば、フィルム基材２上でさらなるピッチのファインアウトが必要となり、そのための配線引き回しにフィルム基材２上での面積が必要となる。
【００８６】
これに対し、インターポーザ４において、多くの入出力端子が配置される側の辺（通常、長辺）を大きく取れるように、ａ＝ｂ＜ｃ＝ｄとすれば、フィルム基材２とインターポーザ４との接合部分における端子ピッチを、フィルム基材２と他の外部回路基板と接合するための端子ピッチにまで広げておくことも可能となる。この場合、フィルム基材２上でさらなるピッチのファインアウトが不必要となるため（そのための配線引き回しにフィルム基材２上での面積が必要となるため）、フィルム基材２におけるテープ縮小が可能となる。。
【００８７】
次に、ＩＣチップ３とデバイスホール８とのサイズ差について、図１３を参照して説明する。ＩＣチップ３の外縁とデバイスホール８の外縁との距離（図１３に示される距離ｅ〜ｈ）についても、インターポーザ４の面積を最小化してコストダウンを図るために、できるだけ小さくすることが好ましい。具体的には、上記距離ｅ〜ｈのそれぞれは、３０μｍ以上１５０μｍ以下とすることが好ましい。尚、上記距離ｅ〜ｈのそれぞれは、図１１に示す距離Ｆと同じである。
【００８８】
上記距離Ｆが３０μｍ以下である場合、デバイスホール８内での樹脂の流れ量が少なくなり、ＩＣチップ３断面への樹脂フィレットが成形され難いため、封止強度が低下する。例えば、距離Ｆを２０μｍとした場合は、約９５％の高い率で不適合品が発生した。また、上記距離Ｆが１５０μｍ以上の場合、デバイスホール８内の部分で樹脂が溜まりやすくなり、ＩＣチップ３とインターポーザ４との間の樹脂充填性に悪影響を与える。すなわち、ＩＣチップ３とインターポーザ４との間での樹脂未充填が発生して気泡が生じやすい。例えば、距離Ｆを４００μｍとした場合は、約６０％の高い率で不適合品が発生した（但し、封止樹脂をインターポーザ４の周囲からポッティングした場合）。
【００８９】
上記距離ｅ〜ｈを上記範囲に設定することにより、インターポーザ４の面積をＩＣチップ３の面積に対して最小限に設定しながら、インナーリード先端からデバイスホールの縁までの距離Ａを上述の好適範囲に設定するためのスペースが確保できる。
【００９０】
また、ＩＣチップ３の外縁とデバイスホール８の外縁との距離ｅ〜ｈは、これら全てが最小限の値となるように、ａ＝ｂ＝ｃ＝ｄとすることがインターポーザ４の面積を最小化する場合には好適である。
【００９１】
また、デバイスホール８のコーナー部は、該コーナー部を起点としたフィルム基材2のクラック等が発生することを避けるため、Ｒをつけた形状とすることが好ましい。また、この場合のＲ径は０．１ｍｍ以下とすることが好ましい。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施形態を示すものであり、ＩＣチップ実装デバイスにおけるフィルム基材と、ＩＣチップと、インターポーザとの接合部分の構造を示す断面図である。
【図２】本実施形態に係るＩＣチップ実装パッケージの構成を示す平面図である。
【図３】図２に示したＩＣチップ実装パッケージを切断線Ａ−Ａ’において切断した状態を示した矢視断面図である。
【図４】図２に示したＩＣチップ実装パッケージに設けられたＩＣチップ及びインターポーザの構成を示した斜視図。
【図５】図２に示したＩＣチップ実装パッケージに設けられたＩＣチップ及びインターポーザの構成を示した斜視図であり、ＩＣチップをインターポーザに実装する前の段階を示したものである。
【図６】（ａ）〜（ｅ）は、図２に示したＩＣチップ実装パッケージの製造手順を示す断面図である。
【図７】インナーリード先端からデバイスホールの縁までの距離と、インナーリード剥がれによる不良発生率との関係を示すグラフである。
【図８】図２に示したＩＣチップ実装パッケージにおいて、フィルム基材にインターポーザを接合する際のボンディング工程を示す断面図である。
【図９】インナーリード先端からデバイスホールの縁までの距離と、テープの波打ちによる不良発生率との関係を示すグラフである。
【図１０】フィルム基材における波打ちの有無と、フィルム基材へのインターポーザの接合後におけるインナーリード剥がれとの関係を示すグラフである。
【図１１】ＩＣチップの外縁とインターポーザの外縁との距離との好適範囲を説明するための図である。
【図１２】図２に示したＩＣチップ実装パッケージにおいて、ＩＣチップとインターポーザとのサイズ差を示す平面図である。
【図１３】図２に示したＩＣチップ実装パッケージにおいて、ＩＣチップとデバイスホールとのサイズ差を示す平面図である。
【図１４】従来技術の構成を示す断面図である。
【符号の説明】
【００９３】
１ ＩＣチップ実装パッケージ
２ フィルム基材（パッケージ基材）
３ ＩＣチップ
４ インターポーザ
５ フィルム上配線
６ フィルム上配線
８ デバイスホール
９ 第１のバンプ（バンプ電極）
１２ ＩＣチップ接続用端子（ＩＣチップ側接続端子）
１３ フィルム基材接続用端子（パッケージ基材側接続端子）
１４ インターポーザ上配線
【技術分野】
【０００１】
本発明は、例えばファインピッチの端子を有するＩＣチップの実装パッケージに関する。
【背景技術】
【０００２】
液晶表示装置に搭載される液晶ドライバ（ＩＣチップ）等では、液晶表示装置の高精細化・高性能化に伴って更なる多出力化が要求されていると同時に、チップサイズの縮小化も要求されている。
【０００３】
チップサイズを縮小化されたＩＣチップにおいて、同時に多出力化を図るためには、チップに設けられるバンプのファインピッチ（微細）化が必要となる。最近では、ファインピッチ化が可能な、ベアチップ液晶ドライバを実装するＳＯＦ（System On Film、ＣＯＦ（Chip On Film）とも言う）が多用されている。
【０００４】
最新のＳＯＦパッケージでは、テープキャリアとＩＣチップとを導通させる際、加熱加圧することでＩＣチップ上のバンプとテープキャリア上のインナーリードとを接合させている。しかしながら、このような接合方法の場合、バンプ位置とインナーリード位置とのずれを無くすために、熱変形が小さく、且つ高精細なキャリアテープ材料を用いる必要がある。すなわち、ファインピッチを実現しようとするほど、テープキャリアに使用できる材料は限定されてしまうという欠点があった。
【０００５】
また、インナーリードは銅箔で形成されているが、ファインピッチの配線加工を行うには、銅箔の厚さを薄くする必要がある。例えば５０μｍピッチを形成するＴＣＰの銅箔の厚さは１２μｍであるが、２０μｍピッチを形成するには銅箔の厚さを５μｍ程度にする必要がある。銅箔を薄く形成し、強度を保つためには現行使用している技術を検討しなおし、新規技術の導入、新規加工機器の導入を行う必要があり、技術検討の労力や、新規導入設備に対するコストがかかる。
【０００６】
さらには、配線を加工する場合、加工機器の加工精度が配線ピッチを十分上回っていれば、加工後の検査も簡単に行う程度でよいが、配線がファインピッチになり、加工精度が配線ピッチに近づいてくると、加工が十分行われない部分が発生していないか等、加工後十分検査する必要が発生し、検査コストも上昇する。
【０００７】
このような欠点を解決する方法として、インターポーザー基板を介してＩＣチップを回路基板（テープキャリア）に接続する方法が特許文献１に開示されている。図１４に、特許文献１より引用したパッケージ構造の断面図を示す。
【０００８】
ＩＣチップ１０４は、図１４に示すように、インターポーザ１０１にフリップチップ接続され、さらにインターポーザ１０１は、回路基板１０７の電極パターン１１０にバンプ接続されている。回路基板１０７には、ＩＣチップ１０４の配置領域に対応したデバイスホール１０７Ａが形成されている。
【０００９】
インターポーザ１０１はシリコン（Ｓｉ）基板であり、Ｓｉウエハプロセスにより形成されるため、ＩＣチップ１０４が接続される電極はＩＣチップ１０４の電極と同等なファインピッチに形成することが可能である。一方、回路基板１０７に接続される電極は、回路基板１０７の電極ピッチ、すなわち比較的幅広なピッチに合わせて形成される。そして、ＩＣチップ１０４に接続される電極と回路基板１０７に接続される電極は、対応する電極同士がインターポーザ１０１上で接続されている。なお、回路基板１０７としては、テープキャリアを好適に用いることができる。
【００１０】
すなわち、図１４に示すパッケージ構造では、ＩＣチップ１０４と回路基板１０７との接続にインターポーザ１０１を仲介することによって、ＩＣプロセスレベルのファインピッチをテープキャリアレベルの電極ピッチに変換することが可能となる。このため、ＩＣチップのサイズ縮小や多出力化により、接続電極が高度にファインピッチ化されたＩＣチップを実装するＳＯＦパッケージにおいても、製造コストや検査コストの増大を回避することができる。
【特許文献１】特開２００４−２０７５６６号公報（２００４年７月２２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１の構造では、回路基板１０７にデバイスホール１０７Ａが設けられることにより、その製造過程において、インナーリード剥がれや、デバイスホール１０７Ａの周縁でのテープの波打ちが発生するといった問題が存在する。
【００１２】
先ずは、インナーリード剥がれについて以下に説明する。インナーリード剥がれは、回路基板１０７に対してデバイスホール１０７Ａを形成するための打ち抜き工程時に発生する。すなわち、デバイスホール１０７Ａを形成するための打ち抜き工程は、配線が形成された後の回路基板１０７に対してなされるが、この打ち抜きの際に生じる基材の変形によってデバイスホール１０７Ａ周辺でＣｕパターン捲れ（すなわち、インナーリード剥がれ）が発生しやすい。
【００１３】
次に、テープの波打ちについて以下に説明する。テープの波打ちは、回路基板１０７に対してインターポーザ１０１を接合するための接合工程時に発生する。すなわち、回路基板１０７に対するインターポーザ１０１の接合は、その接合箇所をボンディングツールで加熱および加圧することによって行われる。この時の加熱温度は４００°程度であるが、この熱によって基材が膨張し、デバイスホール１０７Ａの周縁でのテープの波打ちを発生させる。
【００１４】
このようなインナーリード剥がれやテープの波打ちは何れも、回路基板１０７にテープキャリアを用いた場合に顕著に発生する。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、インナーリード剥がれやテープの波打ちを回避できるＩＣチップ実装パッケージを実現することにある。
【課題を解決するための手段】
【００１６】
本発明に係るＩＣチップ実装パッケージは、上記課題を解決するために、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１０μｍ以上に設定されていることを特徴としている。
【００１７】
上記の構成によれば、上記ＩＣチップと上記パッケージ基材とを上記インターポーザを介して接続し、かつ、上記ＩＣチップを上記パッケージ基材に形成されたデバイスホール内に配置している。この構造では、上記デバイスホールを形成するための打ち抜き工程時において、上記パッケージ基材の変形に起因して上記パッケージ基材に形成された配線の剥がれが発生する。
【００１８】
これに対し、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離を１０μｍ以上に設定することによって、上記打ち抜き工程時におけるパッケージ基材の撓み発生領域を避けて配線を形成することになり、上記配線の剥がれを抑制できる。
【００１９】
また、本発明に係る他のＩＣチップ実装パッケージは、上記課題を解決するために、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１５０μｍ以下に設定されていることを特徴としている。
【００２０】
上記の構成によれば、上記ＩＣチップと上記パッケージ基材とを上記インターポーザを介して接続し、かつ、上記ＩＣチップを上記パッケージ基材に形成されたデバイスホール内に配置している。この構造では、上記インターポーザを上記パッケージ基材に接合する際のボンディングの熱によって、デバイスホールの外縁でパッケージ基材が自由端となり、パッケージ基材の波打ちが発生しやすい。
【００２１】
これに対し、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離を１５０μｍ以下に設定することによって、ボンディング時の加熱領域（熱膨張が発生する領域）が小さくなり、上記パッケージ基材の波打ちが抑制される。
【００２２】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、０．２０ｍｍ以上０．４６ｍｍ以下に設定されている構成とすることができる。
【００２３】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、周囲の全ての辺で同じ大きさに設定されている構成とすることができる。
【００２４】
上記の構成によれば、上記ＩＣチップの外縁と上記インターポーザの外縁との距離を小さく設定することで、上記インターポーザの面積を小さくしてコストダウンを図ることができる。
【００２５】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、短辺同士の間の距離よりも長辺同士の間の距離の方が大きく設定されている構成とすることができる。
【００２６】
上記の構成によれば、上記ＩＣチップの外縁と上記インターポーザの外縁との距離に関して、短辺同士の距離よりも長辺同士の距離を敢えて大きめに取ることによって、上記インターポーザに他の機能を持たせることもできる。例えば、上記インターポーザの面積を大きめにすることで、ＩＣチップの放熱性を向上させたり、テープパターンピッチ３５μｍ以上のラフピッチ接合を可能にしたりすることができる。
【００２７】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、長辺同士の間の距離よりも短辺同士の間の距離の方が大きく設定されている構成とすることができる。
【００２８】
上記の構成によれば、ＩＣチップの放熱性を向上させたり、テープパターンピッチ３５μｍ以上のラフピッチ接合を可能にしたりすることができると共に、パッケージ基材上での配線引き回しの簡略化によるパッケージ基材の面積縮小も可能となる。
【００２９】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記デバイスホールの外縁との距離は、３０μｍ以上１５０ｍｍ以下に設定されている構成とすることができる。
【００３０】
また、上記ＩＣチップ実装パッケージにおいては、上記ＩＣチップの外縁と上記デバイスホールの外縁との距離は、周囲の全ての辺で同じ大きさに設定されている構成とすることができる。
【００３１】
上記の構成によれば、上記ＩＣチップの外縁と上記デバイスホールの外縁との距離を小さく設定することで、上記インターポーザの面積を上記ＩＣチップの面積に対して小さく設定しながら、上記パッケージ基材における接続端子先端からデバイスホールの縁までの距離を上述の好適範囲に設定するためのスペースが確保できる。このため、上記インターポーザの面積を小さくしてコストダウンを図ることができる。
【００３２】
また、上記ＩＣチップ実装パッケージにおいては、上記デバイスホールのコーナー部は、Ｒが付いた形状とされている構成とすることができる。
【００３３】
また、上記ＩＣチップ実装パッケージにおいては、上記デバイスホールのコーナー部は、Ｒ半径が０．１ｍｍ以下に設定されている構成とすることができる。
【００３４】
上記の構成によれば、上記デバイスホールのコーナー部において、該コーナー部を起点としたパッケージ基材のクラック等が発生することを回避できる。
【００３５】
また、本発明に係るＩＣチップ実装パッケージの製造方法は、上記課題を解決するために、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージの製造方法において、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されるものであり上記パッケージ基材と上記インターポーザとの接続は、該パッケージ基材の接続端子に形成されたバンプ電極を上記パッケージ基材の接続端子に対してボンディングによって接続するものであり、上記ボンディングに使用されるボンディングツールの外形寸法は、該ボンディングツールの外縁と上記バンプ電極の外縁とを一致させるように設定することを特徴としている。
【００３６】
上記の構成によれば、上記ボンディングツールによる上記パッケージ基材への加熱領域を最小限とすることができ、該パッケージ基材の波打ちを抑制できる。
【発明の効果】
【００３７】
本発明に係るＩＣチップ実装パッケージは、以上のように、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１０μｍ以上に設定されている構成である。
【００３８】
それゆえ、上記打ち抜き工程時におけるパッケージ基材の撓み発生領域を避けて配線を形成することになり、上記配線の剥がれを抑制できるといった効果を奏する。
【００３９】
また、本発明に係る他のＩＣチップ実装パッケージは、以上のように、出入力端子群を有するＩＣチップと、上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１５０μｍ以下に設定されている構成である。
【００４０】
それゆえ、上記インターポーザを上記パッケージ基材に接合する際のボンディング工程において、ボンディング時の加熱領域（熱膨張が発生する領域）が小さくなり、上記パッケージ基材の波打ちが抑制されるといった効果を奏する。
【発明を実施するための最良の形態】
【００４１】
本発明の一実施形態について図１ないし図１３に基づいて説明すると以下の通りである。本実施の形態においては、本発明のＩＣチップ実装パッケージを液晶ドライバ実装パッケージ（以下、単に実装パッケージと称する）において適用した場合を例示する。なお、以下の説明では、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲が以下の実施形態および図面に限定されるものではない。
【００４２】
図２は、本実施形態における実装パッケージ１の構成を示した平面図であり、図３は、図２に示す実装パッケージ１を切断線Ａ−Ａ’において切断した状態を示した矢視断面図である。
【００４３】
実装パッケージ１は、大略的に、フィルム基材（テープキャリア）２と、ＩＣチップ３と、インターポーザ４とを備えて構成されている。図２は、実装パッケージ１をインターポーザ４側から見た状態を示している。また、図３は、説明の便宜上、ＩＣチップ３を図面の下方にした状態で示し、且つ、切断線Ａ−Ａ’において切断した断面の一部を示している。
【００４４】
実装パッケージ１には、フィルム基材２にデバイスホール８と呼ばれる穴部が設けられており、ＩＣチップ３がデバイスホール８内に配設されている。
【００４５】
上記フィルム基材２に設けられたデバイスホール８の周辺部には、フィルム上配線５・６が形成されている。フィルム上配線５・６のデバイスホール８側の一端と、インターポーザ４とは、第１のバンプ９によって電気的に導通している。詳細は後述するが、インターポーザ４はＩＣチップ３と導通していることから、フィルム上配線５・６は、インターポーザ４を介して、ＩＣチップ３と導通している。すなわち、フィルム上配線５は、ＩＣチップ３から出力された信号（例えば駆動信号）を図示しない液晶表示体に送るための出力用配線であり、フィルム上配線６は、制御信号（例えば画像データ信号）をＩＣチップ３に入力するための入力用配線である。
【００４６】
フィルム上配線５・６上には、ソルダーレジスト７が形成されている。ソルダーレジスト７は、配線の絶縁と保護を行うものである。
【００４７】
本液晶ドライバ実装パッケージにおいて、ＩＣチップ３は、液晶表示体を駆動するための液晶ドライバとして設けられている。そのため、ＩＣチップ３には、複数の液晶駆動用回路（不図示）が設けられており、当該液晶駆動用回路には、図３に示すように、駆動信号を出力するための駆動信号出力用端子３ａと、画像データ信号等を入力するための信号入力用端子３ｂ（出入力端子群）とが設けられている。また、ＩＣチップ３は、駆動信号出力用端子３ａ及び信号入力用端子３ｂに第３のバンプ１０を有している。
【００４８】
インターポーザ４は、一方の表面上において、ＩＣチップ３とフィルム基材２と導通している。具体的には、インターポーザ４には、一方の表面上に、第１のバンプ９及び第２のバンプ１１が設けられており、図３に示すように、フィルム基材２とインターポーザ４とは、第１のバンプ９によって導通しており、ＩＣチップ３とインターポーザ４とは、第２のバンプ１１と第３のバンプ１０とを接続することによって導通している。インターポーザ４の材料としては、半導体材料を用いることができ、シリコンを用いることが好ましい。インターポーザ４のサイズとしては、特に限定されるものではないが、例えば、２ｍｍ×２０ｍｍで、厚さ４００μｍとすることができる。
【００４９】
図３に示す封止樹脂１５は、フィルム基材２のデバイスホール８と、フィルム上配線５・６と、インターポーザ４の第１及び第２のバンプが設けられている面とを被覆するように設けられており、接続部を外部環境から保護するために設けられている。
【００５０】
次に、図４及び図５を用いてインターポーザ４の構成について詳細に説明する。
【００５１】
図４は、インターポーザ４にＩＣチップ３を実装した状態の構成を示した斜視図である。また、図５は、実装前の段階におけるＩＣチップ３とインターポーザ４との構成を示した斜視図である。なお、図５では、一部が透視図となっている。
【００５２】
インターポーザ４には、図５に示すように、ＩＣチップ接続用端子１２と、フィルム基材接続用端子１３と、インターポーザ上配線１４とが設けられている。ＩＣチップ接続用端子１２は、ＩＣチップ３の駆動信号出力用端子３ａ及び信号入力用端子３ｂと接続される端子である。フィルム基材接続用端子１３は、フィルム基材２のフィルム上配線５・６の端子と接続される端子である。インターポーザ上配線１４は、ＩＣチップ接続用端子１２とフィルム基材接続用端子１３とをインターポーザ４内で接続する配線である。
【００５３】
具体的には、インターポーザ４には、その中心付近にＩＣチップ接続用端子１２が設けられており、インターポーザ４の外周付近にフィルム基材接続用端子１３が設けられている。ＩＣチップ接続用端子１２上には、第２のバンプ１１が設けられており、フィルム基材接続用端子１３上には第１のバンプ９が設けられている。第２のバンプ１１は、ＩＣチップ３の駆動信号出力用端子３ａ及び信号入力用端子３ｂに設けられた第３のバンプ１０と合致するように構成されており、第２のバンプ１１と第３のバンプ１０とが合致することによって、図４に示した構成となる。
【００５４】
インターポーザ４における第２のバンプ１１のピッチは、ＩＣチップ３における第３のバンプ１０と同ピッチとなっている。すなわち、ＩＣチップ３が上記したような多出力の液晶ドライバであるため、第３のバンプ１０がファインピッチ化を実現したピッチとなっている。具体的には、０μｍを超え、２０μｍ以下のピッチとなるように構成されている。従って、第２のバンプ１１のピッチも図５に示すように、２０μｍ以下のファインピッチとなるように構成されている。
【００５５】
一方、インターポーザ４における第１のバンプ９のピッチは、第２のバンプ１１のピッチよりも広く構成されている。具体的には、図４に示すように、５０μｍ以上のピッチを形成している。すなわち、インターポーザ４におけるフィルム基材接続用端子１３は、ＩＣチップ接続用端子１２よりもピッチが大きく形成されている。これにより、インターポーザ４の第１のバンプ９によって接続されるフィルム基材２のフィルム上配線５・６の端子のピッチは、第１のバンプ９のピッチに合わせて５０μｍ以上のピッチで形成することができる。
【００５６】
このように、本実施形態の実装パッケージ１の構成によれば、インターポーザ４において、ＩＣチップ接続用端子１２をＩＣチップ３の端子のピッチに合わせて形成し、フィルム基材接続用端子１３をＩＣチップ接続用端子１２よりもピッチを拡大させている。従って、ＩＣチップ３の端子がファインピッチで形成されている場合であっても、フィルム基材２のフィルム上配線５・６のピッチをＩＣチップ３に合わせてファインピッチで構成する必要がない。すなわち、フィルム基材２のフィルム上配線５・６（インナーリード）は、ファインピッチで構成する必要がなく、既存の技術を用いて５０μｍ以上のピッチで形成することができる。そのため、銅箔厚を薄くする等の技術革新やそれに対応するための新規加工機器等の設備を備える必要はなく、技術面やコスト面の増加を著しく抑えたＩＣチップ実装パッケージを提供することができる。
【００５７】
このように、実装パッケージ１では、インターポーザ４を備えることによって、ＩＣチップ３の端子のピッチを、フィルム基材２の端子ピッチを考慮することなく、可能な限りファインピッチ化することができる。これにより、ＩＣチップ３のチップサイズを縮小することができる。従って、コストの低減を実現することができる。以上のことから、本発明の構成とすることにより、技術革新を必要とすることなく、既存の技術を用いて、ファインピッチのＩＣチップを実装したＩＣチップ実装パッケージを提供することができる。
【００５８】
なお、本実施形態においては、液晶表示体を駆動すべく構成された液晶ドライバ実装パッケージとして説明したが、本発明のＩＣチップ実装パッケージは、これに限定されるものではない。すなわち、ＥＬ（エレクトロルミネセンス）表示体の駆動素子や、各種携帯用電子機器などの装置内部に搭載される素子の実装用パッケージとして適用することが可能である。
【００５９】
次に、上記構成の実装パッケージ１の製造手順の概略を図６（ａ）〜（ｅ）を参照して説明する。尚、実装直前のフィルム基材２、ＩＣチップ３およびインターポーザ４において必要な配線やバンプ等はすでに形成されているが、これらの製造工程については従来のＩＣ実装パッケージと同様の工程を使用できるため、ここでは詳細な説明を省略する。
【００６０】
図６（ａ）は、ＩＣチップ３およびインターポーザ４を実装する前のフィルム基材２を示す図である。フィルム基材２上には、フィルム上配線５・６およびソルダーレジスト７が既に形成されている。最初に、図６（ｂ）に示すように、このフィルム基材２に対して打ち抜きによってデバイスホール８が形成される。
【００６１】
次に、図６（ｃ）に示すように、フィルム基材２に対してインターポーザ４がボンディングされる。この時点で、インターポーザ４には、第１のバンプ９、第２のバンプ１１、およびこれらのバンプを接続するインターポーザ上配線が既に形成されている。インターポーザ４のボンディングは、インターポーザ４上の第１のバンプ９をフィルム基材２上の接続端子と位置合わせした状態で、ボンディングツールによって加熱・加圧することによって行われる。
【００６２】
続いて、図６（ｄ）に示すように、インターポーザ４に対してＩＣチップ３がボンディングされる。この時点で、ＩＣチップ３には、第３のバンプ１０が既に形成されている。ＩＣチップ３のボンディングは、ＩＣチップ３上の第３のバンプ１０をインターポーザ４上の第２のバンプ１１と位置合わせした状態で、ボンディングツールによって加熱・加圧することによって行われる。
【００６３】
最後に、図６（ｅ）に示すように、上記接続箇所を外部環境から保護するために封止樹脂１５によって封止し、実装パッケージ１が完成する。
【００６４】
尚、上記図６（ａ）〜（ｅ）の工程は、フィルム基材２が長尺のテープキャリア材料の状態で実施される。そして、このテープキャリア材料から個々の実装パッケージ１を打ち抜くことで、最終製品状態である実装パッケージ１が得られる。
【００６５】
上記の工程で製造される実装パッケージ１では、デバイスホール８を形成するための打ち抜き工程時に発生するインナーリード剥がれや、フィルム基材２に対してインターポーザ４を接合するための接合工程時に発生するテープの波打ちの問題を有する。本発明の実装パッケージは、このようなインナーリード剥がれやテープの波打ちを抑制できる構造に特徴を有するものである。以下にその特徴点について詳細に説明する。
【００６６】
図１は、インナーリード剥がれやテープの波打ちを抑制するための構成を示す図である。
【００６７】
フィルム基材２上に形成される配線のうち、インターポーザ４との接続に使用されるインナーリードは、当然ながらデバイスホール８の外縁の近傍に形成される。このインナーリードの先端は、デバイスホール８の外縁に一致させる（すなわち、インナーリードの先端とデバイスホール８の外縁とのマージンを無くす）ことが実装パッケージ１のサイズの縮小化を図る上では好ましい。しかしながら一方で、インナーリードの先端とデバイスホール８の外縁との間のマージンを無くす（もしくは小さくする）ことは、インナーリード剥がれの問題を発生させる。
【００６８】
上記インナーリード剥がれは、上記打ち抜き工程時におけるフィルム基材２の変形に起因して発生する。すなわち、上記打ち抜き工程は、通常、ダイおよびポンチを用いたパンチングによって実施されるが、この時、デバイスホール８の周縁部のフィルム基材２に撓みが発生する。そして、フィルム基材２上に形成された配線、すなわちインナーリードが、この撓みに追従しきれずにその先端部で剥がれが発生する。
【００６９】
上記インナーリード剥がれを抑制するには、上記打ち抜き工程時におけるフィルム基材２の撓み発生領域を避けてインナーリードを形成することが好ましい。すなわち、インナーリード先端からデバイスホールの縁までの距離（図１中の距離Ａ）を許容値以上とすることが好ましい。但し、上記距離Ａを必要以上に大きくとることは、実装パッケージの面積増大を招くため好ましくない。
【００７０】
図７は、インナーリード先端からデバイスホールの縁までの距離Ａと、インナーリード剥がれによる不良発生率との関係を示すグラフである。上記図７より、上記距離Ａが０μｍであれば不良率は６３％である。上記距離Ａが大きくなれば不良率は低下し、上記距離Ａが１０μｍ以上であれば不良率は０％である。これより、上記距離Ａは、１０μｍ以上であることが好ましい。また、量産においては、製造工程における精度を考慮したマージンをとって、上記距離Ａは３０μｍ以上とすることが好ましい。
【００７１】
次に、上記テープの波打ちは、インターポーザ４の接合工程時におけるボンディングの際の加熱に起因して発生する。すなわち、上記接合工程では、図８に示すように、フィルム基材２の裏側からボンディングツールを押し当て、該ボンディングツールによる加熱・加圧によってインターポーザ４における第１のバンプ９をインナーリード先端の端子部に接合させる。
【００７２】
この時、上記ボンディングツールによる加熱（４００℃程度）によって、フィルム基材２には熱膨張による波打ちが生じて安定した接合の妨げとなる。具体的には、フィルム基材２に波打ちが生じることによって、フィルム基材２における端子配列方向の距離が短くなり、バンプとの位置ずれが発生する虞がある。バンプの位置ずれが発生すれば、バンプと接合端子との接合面積が縮小してインナーリードとバンプとの剥がれが生じやすくなったり、１つのバンプが隣接する２つのインナーリードと接触して隣接配線間のショートが
生じたりするといった不具合が発生する。このようなフィルム基材２における熱膨張は、従来のＳＯＦ構造においても発生するが、デバイスホール８が設けられている本発明の構造では、デバイスホール８の外縁でフィルム基材２が自由端となるため上記波打ちが発生しやすい。
【００７３】
上記テープの波打ちを抑制するには、バンプによるフィルム基材２とインターポーザ４との接合箇所とデバイスホール８の外縁との距離を許容距離以下に短くすることが好ましい。バンプによるフィルム基材２とインターポーザ４との接合箇所は、インナーリード先端とほぼ同じであるため、インナーリード先端からデバイスホールの縁までの距離（図１中の距離Ａ）を許容値以下とすることが好ましい。すなわち、上記距離Ａを短くすることで、ボンディングツールを押し当てられる領域（熱膨張が発生する領域）が小さくなり、テープの波打ちが抑制される。
【００７４】
また、上記ボンディングツールの外形寸法は、図１に示すように、ボンディングツールの外縁とバンプの外縁とを一致させるように設定することが好ましい。すなわち、従来であればボンディングツールの外縁をバンプの外縁よりも幾分大きく設定していたが、ボンディングツールの外縁とバンプの外縁とを一致させる構成によって、該ボンディングツールによるフィルム基材２への加熱領域を最小限とすることができ、より効果的にテープの波打ちを抑制できる。
【００７５】
図９は、インナーリード先端からデバイスホールの縁までの距離Ａと、テープの波打ちによる不良発生率との関係を示すグラフである。さらに、図９では、ボンディングツールの外縁とバンプの外縁とを一致させた場合（ツール適正）と、ボンディングツールの外縁をバンプの外縁よりも幾分大きく設定する場合（ツール大）とについて、テープの波打ちによる不良発生率を調べている。
【００７６】
上記図９より、ボンディングツールの外縁とバンプの外縁とを一致させた場合に、ボンディングツールの外縁をバンプの外縁よりも幾分大きく設定する場合に比べて、テープの波打ちによる不良発生率が著しく低下していることが分かる。また、ボンディングツールの外縁とバンプの外縁とを一致させた場合についてみれば、上記距離Ａを１５０μｍ以下とした場合に不良率が０％以下であり好ましい。
【００７７】
図１０は、フィルム基材２における波打ちの有無と、フィルム基材２へのインターポーザ４の接合後におけるインナーリード剥がれとの関係を示すグラフである。図１０によれば、フィルム基材２における波打ちを抑制することによって、インナーリード剥がれを大幅に低減できることが分かる。また、インナーリード先端からデバイスホールの縁までの距離Ａを３０〜１５０μｍに設定し、かつ、フィルム基材２における波打ちを抑制することで、インナーリード剥がれの発生率を０％に抑えることができる。
【００７８】
また、本実施形態に係る実装パッケージ１においては、ＩＣチップ３、インターポーザ４、およびデバイスホール８のサイズ差や形状等を、コストや信頼性の面から最適に設定することが好ましい。
【００７９】
先ずは、ＩＣチップ３とインターポーザ４とのサイズ差について、図１２を参照して説明する。ＩＣチップ３の外縁とインターポーザ４の外縁との距離（図１２に示される距離ａ〜ｄ）については、インターポーザ４の面積を最小化してコストダウンを図るために、できるだけ小さくすることが好ましい。具体的には、上記距離ａ〜ｄのそれぞれは、０．２０ｍｍ以上０．４６ｍｍ以下とすることが好ましい。
【００８０】
上記距離ａ〜ｄの好適範囲は、図１１に示す距離Ｂ〜Ｆの和によって求められる。距離Ｂは、インターポーザ４の外縁からバンプ９の中心までの距離である。この距離Ｂは、インターポーザ４をウェハからチップへ単品化する際のダイシングにおいて、チッピング対策や、インナーリードとチップエッジとの接触回避や、インターポーザ４のチップサイズ縮小化の観点から１２０μｍが最適サイズとされる。距離Ｃは、バンプ９のバンプサイズ（図１１では１／２寸法）である。この距離Ｃは、バンプ９とインターポーザ４との密着強度及び接合ずれ、および、インターポーザ４とインナーリードとの密着強度及び接合ずれを考慮して制定されるものであり、３０μｍが最適サイズとされる。距離Ｄは、バンプ９の端部からインナーリード先端までの距離である。この距離Ｄは、接合時のインナーリード先端剥がれ、およびインナーリードボンディング時のボンディングツールずれを考慮して制定されるものであり、１０μｍが最適サイズとされる。距離Ｅは、インナーリード先端からフィルム基材２先端（すなわち、デバイスホール８の縁）までの距離である。この距離Ｅは、フィルム基材２にデバイスホール８を形成する際のパンチングバリ・ひげ・インナーリード先端剥れ対策、およびインナーリードボンディング時のデバイスホール８の周囲の波打ち抑制を考慮して制定されるものであり、１０〜１５０μｍが最適サイズとされる。距離Ｆは、フィルム基材２先端（すなわち、デバイスホール８の縁）からＩＣチップ３の縁までの距離である。この距離Ｆは、フィルム基材２にデバイスホール８を形成する際のパンチングズレ、ＩＣチップ３を実装する時のＩＣチップ３とインターポーザ４との接合ズレ、封止時の樹脂流動、ＩＣチップサイズによるウェハでの取れ数（コストへ反映）を考慮して制定されるものであり、３０〜１５０μｍが最適サイズとされる。
【００８１】
上記距離Ｂ〜Ｆの好適範囲の和を求めることで、上記距離ａ〜ｄの好適範囲が、０．２０ｍｍ以上０．４６ｍｍ以下であることが求められる。
【００８２】
上記距離ａ〜ｄを上記範囲に設定することにより、インターポーザ４の面積をＩＣチップ３の面積に対して最小限に設定することができる。また、インターポーザ４上において、ＩＣプロセスレベルのファインピッチをテープキャリアレベルの電極ピッチに変換するための配線形成領域も確保できる。さらには、インナーリード先端からデバイスホールの縁までの距離Ａを上述の好適範囲に設定するためのスペースも確保できる。
【００８３】
また、ＩＣチップ３の外縁とインターポーザ４の外縁との距離ａ〜ｄは、これら全てが最小限の値となるように、ａ＝ｂ＝ｃ＝ｄとすることがインターポーザ４の面積を最小化する場合には好適である。
【００８４】
但し、ＩＣチップ３の外縁とインターポーザ４の外縁との距離ａ〜ｄは、これらを敢えて最小限の値とはせずに、大きめに取ることによって、インターポーザ４に他の機能を持たせることもできる。例えば、インターポーザ４の面積を大きめにすることで、ＩＣチップ３の放熱性を向上させたり、テープパターンピッチ３５μｍ以上のラフピッチ接合を可能にしたりすることができる。インターポーザ４の面積を大きめにとる場合、ＩＣチップ３の外縁とインターポーザ４の外縁との距離ａ〜ｄを均等を広げる必要は無く、例えば、ａ＝ｂ＞ｃ＝ｄや、ａ＝ｂ＜ｃ＝ｄとなる関係としても良い。
【００８５】
また、ａ＝ｂ＜ｃ＝ｄとする場合は、フィルム基材２上での配線引き回しの簡略化によるテープ縮小も可能となる。すなわち、フィルム基材２とインターポーザ４との接合部分における端子ピッチをテープキャリア上で形成可能なほぼ最小のピッチレベルとした場合、該フィルム基材２をさらに外部の回路基板と接合するための端子との間で、さらにピッチを広げることが行われる。言い換えれば、フィルム基材２上でさらなるピッチのファインアウトが必要となり、そのための配線引き回しにフィルム基材２上での面積が必要となる。
【００８６】
これに対し、インターポーザ４において、多くの入出力端子が配置される側の辺（通常、長辺）を大きく取れるように、ａ＝ｂ＜ｃ＝ｄとすれば、フィルム基材２とインターポーザ４との接合部分における端子ピッチを、フィルム基材２と他の外部回路基板と接合するための端子ピッチにまで広げておくことも可能となる。この場合、フィルム基材２上でさらなるピッチのファインアウトが不必要となるため（そのための配線引き回しにフィルム基材２上での面積が必要となるため）、フィルム基材２におけるテープ縮小が可能となる。。
【００８７】
次に、ＩＣチップ３とデバイスホール８とのサイズ差について、図１３を参照して説明する。ＩＣチップ３の外縁とデバイスホール８の外縁との距離（図１３に示される距離ｅ〜ｈ）についても、インターポーザ４の面積を最小化してコストダウンを図るために、できるだけ小さくすることが好ましい。具体的には、上記距離ｅ〜ｈのそれぞれは、３０μｍ以上１５０μｍ以下とすることが好ましい。尚、上記距離ｅ〜ｈのそれぞれは、図１１に示す距離Ｆと同じである。
【００８８】
上記距離Ｆが３０μｍ以下である場合、デバイスホール８内での樹脂の流れ量が少なくなり、ＩＣチップ３断面への樹脂フィレットが成形され難いため、封止強度が低下する。例えば、距離Ｆを２０μｍとした場合は、約９５％の高い率で不適合品が発生した。また、上記距離Ｆが１５０μｍ以上の場合、デバイスホール８内の部分で樹脂が溜まりやすくなり、ＩＣチップ３とインターポーザ４との間の樹脂充填性に悪影響を与える。すなわち、ＩＣチップ３とインターポーザ４との間での樹脂未充填が発生して気泡が生じやすい。例えば、距離Ｆを４００μｍとした場合は、約６０％の高い率で不適合品が発生した（但し、封止樹脂をインターポーザ４の周囲からポッティングした場合）。
【００８９】
上記距離ｅ〜ｈを上記範囲に設定することにより、インターポーザ４の面積をＩＣチップ３の面積に対して最小限に設定しながら、インナーリード先端からデバイスホールの縁までの距離Ａを上述の好適範囲に設定するためのスペースが確保できる。
【００９０】
また、ＩＣチップ３の外縁とデバイスホール８の外縁との距離ｅ〜ｈは、これら全てが最小限の値となるように、ａ＝ｂ＝ｃ＝ｄとすることがインターポーザ４の面積を最小化する場合には好適である。
【００９１】
また、デバイスホール８のコーナー部は、該コーナー部を起点としたフィルム基材2のクラック等が発生することを避けるため、Ｒをつけた形状とすることが好ましい。また、この場合のＲ径は０．１ｍｍ以下とすることが好ましい。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施形態を示すものであり、ＩＣチップ実装デバイスにおけるフィルム基材と、ＩＣチップと、インターポーザとの接合部分の構造を示す断面図である。
【図２】本実施形態に係るＩＣチップ実装パッケージの構成を示す平面図である。
【図３】図２に示したＩＣチップ実装パッケージを切断線Ａ−Ａ’において切断した状態を示した矢視断面図である。
【図４】図２に示したＩＣチップ実装パッケージに設けられたＩＣチップ及びインターポーザの構成を示した斜視図。
【図５】図２に示したＩＣチップ実装パッケージに設けられたＩＣチップ及びインターポーザの構成を示した斜視図であり、ＩＣチップをインターポーザに実装する前の段階を示したものである。
【図６】（ａ）〜（ｅ）は、図２に示したＩＣチップ実装パッケージの製造手順を示す断面図である。
【図７】インナーリード先端からデバイスホールの縁までの距離と、インナーリード剥がれによる不良発生率との関係を示すグラフである。
【図８】図２に示したＩＣチップ実装パッケージにおいて、フィルム基材にインターポーザを接合する際のボンディング工程を示す断面図である。
【図９】インナーリード先端からデバイスホールの縁までの距離と、テープの波打ちによる不良発生率との関係を示すグラフである。
【図１０】フィルム基材における波打ちの有無と、フィルム基材へのインターポーザの接合後におけるインナーリード剥がれとの関係を示すグラフである。
【図１１】ＩＣチップの外縁とインターポーザの外縁との距離との好適範囲を説明するための図である。
【図１２】図２に示したＩＣチップ実装パッケージにおいて、ＩＣチップとインターポーザとのサイズ差を示す平面図である。
【図１３】図２に示したＩＣチップ実装パッケージにおいて、ＩＣチップとデバイスホールとのサイズ差を示す平面図である。
【図１４】従来技術の構成を示す断面図である。
【符号の説明】
【００９３】
１ ＩＣチップ実装パッケージ
２ フィルム基材（パッケージ基材）
３ ＩＣチップ
４ インターポーザ
５ フィルム上配線
６ フィルム上配線
８ デバイスホール
９ 第１のバンプ（バンプ電極）
１２ ＩＣチップ接続用端子（ＩＣチップ側接続端子）
１３ フィルム基材接続用端子（パッケージ基材側接続端子）
１４ インターポーザ上配線
【特許請求の範囲】
【請求項１】
出入力端子群を有するＩＣチップと、
上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、
上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、
上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、
上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１０μｍ以上に設定されていることを特徴とするＩＣチップ実装パッケージ。
【請求項２】
出入力端子群を有するＩＣチップと、
上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、
上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、
上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、
上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１５０μｍ以下に設定されていることを特徴とするＩＣチップ実装パッケージ。
【請求項３】
上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、０．２０ｍｍ以上０．４６ｍｍ以下に設定されていることを特徴とする請求項１または２に記載のＩＣチップ実装パッケージ。
【請求項４】
上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、周囲の全ての辺で同じ大きさに設定されていることを特徴とする請求項３に記載のＩＣチップ実装パッケージ。
【請求項５】
上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、短辺同士の間の距離よりも長辺同士の間の距離の方が大きく設定されていることを特徴とする請求項３に記載のＩＣチップ実装パッケージ。
【請求項６】
上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、長辺同士の間の距離よりも短辺同士の間の距離の方が大きく設定されていることを特徴とする請求項３に記載のＩＣチップ実装パッケージ。
【請求項７】
上記ＩＣチップの外縁と上記デバイスホールの外縁との距離は、３０μｍ以上１５０ｍｍ以下に設定されていることを特徴とする請求項１または２に記載のＩＣチップ実装パッケージ。
【請求項８】
上記ＩＣチップの外縁と上記デバイスホールの外縁との距離は、周囲の全ての辺で同じ大きさに設定されていることを特徴とする請求項７に記載のＩＣチップ実装パッケージ。
【請求項９】
上記デバイスホールのコーナー部は、Ｒが付いた形状とされていることを特徴とする請求項１または２に記載のＩＣチップ実装パッケージ。
【請求項１０】
上記デバイスホールのコーナー部は、Ｒ半径が０．１ｍｍ以下に設定されていることを特徴とする請求項９に記載のＩＣチップ実装パッケージ。
【請求項１１】
出入力端子群を有するＩＣチップと、
上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージの製造方法において、
上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されるものであり
上記パッケージ基材と上記インターポーザとの接続は、該パッケージ基材の接続端子に形成されたバンプ電極を上記パッケージ基材の接続端子に対してボンディングによって接続するものであり、
上記ボンディングに使用されるボンディングツールの外形寸法は、該ボンディングツールの外縁と上記バンプ電極の外縁とを一致させるように設定することを特徴とするＩＣチップ実装パッケージの製造方法。
【請求項１】
出入力端子群を有するＩＣチップと、
上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、
上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、
上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、
上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１０μｍ以上に設定されていることを特徴とするＩＣチップ実装パッケージ。
【請求項２】
出入力端子群を有するＩＣチップと、
上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージにおいて、
上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されており、
上記ＩＣチップは、上記パッケージ基材に形成されたデバイスホール内に配置されており、
上記パッケージ基材における接続端子の先端から上記デバイスホールの縁までの距離は１５０μｍ以下に設定されていることを特徴とするＩＣチップ実装パッケージ。
【請求項３】
上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、０．２０ｍｍ以上０．４６ｍｍ以下に設定されていることを特徴とする請求項１または２に記載のＩＣチップ実装パッケージ。
【請求項４】
上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、周囲の全ての辺で同じ大きさに設定されていることを特徴とする請求項３に記載のＩＣチップ実装パッケージ。
【請求項５】
上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、短辺同士の間の距離よりも長辺同士の間の距離の方が大きく設定されていることを特徴とする請求項３に記載のＩＣチップ実装パッケージ。
【請求項６】
上記ＩＣチップの外縁と上記インターポーザの外縁との距離は、長辺同士の間の距離よりも短辺同士の間の距離の方が大きく設定されていることを特徴とする請求項３に記載のＩＣチップ実装パッケージ。
【請求項７】
上記ＩＣチップの外縁と上記デバイスホールの外縁との距離は、３０μｍ以上１５０ｍｍ以下に設定されていることを特徴とする請求項１または２に記載のＩＣチップ実装パッケージ。
【請求項８】
上記ＩＣチップの外縁と上記デバイスホールの外縁との距離は、周囲の全ての辺で同じ大きさに設定されていることを特徴とする請求項７に記載のＩＣチップ実装パッケージ。
【請求項９】
上記デバイスホールのコーナー部は、Ｒが付いた形状とされていることを特徴とする請求項１または２に記載のＩＣチップ実装パッケージ。
【請求項１０】
上記デバイスホールのコーナー部は、Ｒ半径が０．１ｍｍ以下に設定されていることを特徴とする請求項９に記載のＩＣチップ実装パッケージ。
【請求項１１】
出入力端子群を有するＩＣチップと、
上記ＩＣチップを実装するための、接続端子群を有するパッケージ基材とを備えたＩＣチップ実装パッケージの製造方法において、
上記ＩＣチップとパッケージ基材とは、上記接続端子群と接続するように構成されたパッケージ基材側接続端子群と、上記出入力端子群と接続するように構成されたＩＣチップ側接続端子群と、当該パッケージ基材側接続端子群及びＩＣチップ側接続端子群を接続する配線とを有したインターポーザを用いて接続されるものであり
上記パッケージ基材と上記インターポーザとの接続は、該パッケージ基材の接続端子に形成されたバンプ電極を上記パッケージ基材の接続端子に対してボンディングによって接続するものであり、
上記ボンディングに使用されるボンディングツールの外形寸法は、該ボンディングツールの外縁と上記バンプ電極の外縁とを一致させるように設定することを特徴とするＩＣチップ実装パッケージの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−１４７２６２（Ｐ２００８−１４７２６２Ａ）
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願番号】特願２００６−３２９９９３（Ｐ２００６−３２９９９３）
【出願日】平成１８年１２月６日（２００６．１２．６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願日】平成１８年１２月６日（２００６．１２．６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
[ Back to top ]