【課題】工数を大幅に増加せず且つ高誘電体からなるゲート絶縁膜にダメージを与えることがない、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｐ型活性領域１１０と、ｐ型活性領域１１０の上に形成されたゲート絶縁膜１５０と、ゲート絶縁膜１５０の上に形成されたゲート電極１０６とを有している。ゲート絶縁膜１５０は、二酸化シリコンよりも大きい誘電率を有する高誘電体膜１０３と、高誘電体膜１０３の上に形成され、炭素を含む炭素含有膜１０４とを有している。高誘電体膜１０３及び炭素含有膜１０４は、第１の金属としてランタン又はマグネシウムを含み、ゲート電極１０６は、第２の金属を含む。 （もっと読む）

【課題】リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。 （もっと読む）

【課題】従来よりも大幅に少ない原材料及び製造エネルギーを用いて製造することが可能な電界効果トランジスタを提供する。
【解決手段】ソース領域１４４及びドレイン領域１４６並びにチャネル領域１４２を含む酸化物導電体層１４０と、チャネル領域１４２の導通状態を制御するゲート電極１２０と、ゲート電極１２０とチャネル領域１４２との間に形成され強誘電体材料からなるゲート絶縁層１３０とを備え、チャネル領域１４２の層厚は、ソース領域１４４の層厚及びドレイン領域１４６の層厚よりも薄い電界効果トランジスタ。酸化物導電体層１４０は、型押し成形技術を用いて形成されている。 （もっと読む）

【課題】半導体装置において低抵抗なオーミック性を有し、酸・アルカリによる腐食に対し高い耐性を持つ電極を得ることを目的とする。
【解決手段】本発明に係る第１の半導体装置は、窒化物半導体層１と、窒化物半導体層上に設けられた電極とを備え、窒化物半導体層１は電極下に、それ以外の部分よりも高濃度にｎ型不純物を含む高濃度不純物領域２を備え、電極は、窒化物半導体層１上に設けられた第一金属層３と、第一金属層３上に設けられた第二金属層４と、第二金属層４上に設けられた第三金属層５と、を備え、第一金属層３は第二金属層４よりも窒化物半導体層１との高い密着性を有する金属を含み、第三金属層５は水素よりもイオン化傾向の小さい金属を含む。 （もっと読む）

【課題】耐圧向上や短チャンネル効果の抑制を可能とする半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、半導体基板であるＳｉＣ基板１上に形成された、バッファ層２と、バッファ層２上に形成された、バッファ層２よりもバンドギャップが小さいチャネル層３と、チャネル層３上に形成された、チャネル層３よりもバンドギャップが大きいバリア層４と、バリア層４上に互いに離間して形成された、ソース、ドレイン電極７、８と、ソース、ドレイン電極７、８下から、バリア層４を通ってチャネル層３中にそれぞれ達する、不純物領域５とを備え、不純物領域５の下端は、バッファ層２に達しない。 （もっと読む）

【課題】本発明は、表面平滑性に優れ、薄膜素子の特性劣化を抑制することが可能な薄膜素子用基板が得られる新規な薄膜素子用基板の製造方法を提供することを主目的とする。
【解決手段】本発明は、金属基材に薬液処理を施す金属基材表面処理工程と、上記金属基材上にポリイミド樹脂組成物を塗布して絶縁層を形成する絶縁層形成工程とを有し、上記絶縁層の表面粗さＲａが３０ｎｍ以下であることを特徴とする薄膜素子用基板の製造方法を提供することにより、上記目的を達成する。 （もっと読む）

【課題】インクジェット法を用いた場合でも高いスループットで微細な導電層を有する積層構造体を製造可能な積層構造体の製造方法、並びに積層構造体、多層配線基板、アクティブマトリクス基板及び画像表示装置を提供する。
【解決手段】基板上に、同一パターンの高表面エネルギー部４０を一定の間隔で周期的に配列しておき、インクジェット装置の主走査方向（Ｘ軸方向）における吐出ノズル１，２の間隔を、高表面エネルギー部４０のパターン間隔と一致させて選択的に機能液の液滴ｄを滴下してソース電極２３０、ソース電極線２９０、ドレイン電極２４０となる導電層を形成する。 （もっと読む）

【課題】 半導体の上に直接電着する方法を提供する。
【解決手段】 本開示は、半導体材料の少なくとも１つの表面上に金属又は金属合金を電着する方法を提供する。本発明の方法は、半導体材料の少なくとも１つの表面上の、電着された金属膜による完全な被覆を提供する。本開示の方法は、半導体材料を準備することを含む。半導体材料の少なくとも１つの表面上に、電着プロセスによって金属膜が付けられる。用いる電着プロセスには、最初に低電流密度を加え、所定の時間後に電流密度を高電流密度に変える電流波形が用いられる。 （もっと読む）

【課題】充填時の溶融温度が低く、凝固後は高い融点を確保することができ、しかも、作業操作性に優れた充填用基材及びそれを用いた充填方法を提供すること。
【解決手段】充填用基材５は、第１金属層２１と第２金属層２２とを含む金属層２を支持基体１の一面上に設けた構造になっている。第１金属層２１は、その融点よりも低い温度で溶融可能なナノ金属粒子の集合したものでなり、第２金属層２２は、その融点が第１金属層２１の融点よりも低い金属粒子の集合したものでなる。充填用基材５の一面側を、微細空間３０の開口する基板３の一面上に重ねる。そして、充填用基材５を加熱し、かつ、加圧Ｆ１して、金属層２の溶融物を微細空間３０内に充填する。 （もっと読む）

【課題】透明性、導電性且つ生産後のロール状態での保存性が良好な有機電子デバイス用電極の提供。
【解決手段】透明基材上に、導電性の金属細線パターンと、導電性ポリマー層を設けた有機電子デバイス用電極において、該金属細線パターンの金属細線の厚みをａとし、開口部における該導電性ポリマー層の厚みをｂとしたとき、以下式１〜式３で表される条件を満たし、且つ、導電性ポリマー層がπ共役系導電性高分子とポリアニオンとを含んでなる導電性ポリマーおよび下記ポリマー（Ａ）を有する有機電子デバイス用電極。０．２≦ａ≦２．０（式１）０．２≦ｂ≦２．０（式２）−０．２≦ｂ−ａ≦１．８（式３）
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【課題】任意の方向に傾斜した開口部を形成可能な基板の製造方法、半導体装置の製造方法、およびこれを適用した半導体装置を備えた電気光学装置を提供すること。
【解決手段】本適用例の素子基板１０１の製造方法は、素子基板１０１上に設けられた半導体装置としてのＴＦＴ１１０を覆うと共に第１開口部としての孔１０４ａが設けられた第２絶縁膜としての層間絶縁膜１０４をマスクとして、素子基板１０１の面法線１０１ａと交差する一の方向からドライエッチングを第１絶縁膜としてのゲート絶縁膜１０３に施して、孔１０４ａに連通すると共にＴＦＴ１１０のドレイン電極１１０ｄに開口する第２開口部としての孔１０３ａを形成する。 （もっと読む）

【課題】不完全結晶成長領域を含まない多結晶シリコンでゲート電極または遮光部材のような金属パターン上に位置する半導体層を形成することにより、駆動特性及び信頼性を向上させる薄膜トランジスタ、その製造方法、及びこれを含む表示装置を提供する。
【解決手段】多結晶シリコンで形成された半導体層１４２を含む薄膜トランジスタにおいて、前記半導体層と基板１１０との間に前記半導体層と絶縁するように位置する金属パターンをさらに含み、前記半導体層の多結晶シリコンは、結晶成長方向と平行な結晶粒界を含み、表面における波状線の最大ピークと最小ピークとの間の距離として定義される表面粗度が１５ｎｍ以下である。 （もっと読む）

【課題】ヘテロ接合バイポーラトランジスタのエミッタメサがより正確に形成できるようにする。
【解決手段】第１エミッタ電極１０７ｂの側部には、例えば酸化シリコンからなる庇部１０８が形成され、また、少なくともキャップ層１０６を含んで構成されたエミッタメサの露出している側面から庇部１０８の下部の領域のレッジ構造部１０５ａにかけて形成された、例えば窒化シリコンからなる被覆層１０９が形成されている。被覆層１０９が、庇部１０８の側面，庇部１０８の下面，エミッタメサの側部，およびレッジ構造部１０５ａの上にかけて形成されている。 （もっと読む）

【課題】簡便な手法によってエピタキシャル基板の障壁層表面の平坦性を向上させ、ショットキーコンタクト特性の優れたエピタキシャル基板を実現する方法を提供する。
【解決手段】半導体素子用のエピタキシャル基板を製造する方法が、下地基板の上に、少なくともＧａを含む、Ｉｎ_x1Ａｌ_y1Ｇａ_z1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎ_x2Ａｌ_y2Ｇａ_z2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、障壁層形成工程における加熱温度よりも１００℃以上２５０℃以下高い加熱温度で障壁層が形成された下地基板を加熱することにより、障壁層の表面平坦性を向上させる平坦化処理工程と、を備える。 （もっと読む）

【課題】本発明は、高精細なパターニングが可能なパターン形成体の効率的な製造方法を提供することを主目的とする。
【解決手段】本発明は、基板上に形成され、表面が疎水性を示す疎水性層上にフォトレジストパターンを形成するフォトレジストパターン形成工程と、上記フォトレジストパターンが形成された上記疎水性層の表面にエネルギーを照射して親水化し、親水性領域を形成する親水化工程と、上記フォトレジストパターンを剥離し、上記疎水性層表面に、上記親水性領域と上記親水化工程にて上記フォトレジストパターンで覆われていた疎水性領域とがパターン状に形成された親疎水パターンを形成するフォトレジストパターン剥離工程とを有することを特徴とするパターン形成体の製造方法を提供することにより、上記目的を達成する。 （もっと読む）

【課題】半導体基板上の金属電極と半導体基板の界面に、現像残渣のない半導体装置を提供すること。
【解決手段】半導体基板上に、金属電極が設けられた半導体装置であって、金属電極は、半導体基板の上面視において、細線部と、細線部の電極の長手方向の両端に太線部と、細線部から太線部へ向けて線幅が漸増する線幅漸増部とからなり、細線部の側面と線幅漸増部の側面の境界領域に、曲率を有す円弧が付けられた形状であることを特徴とする半導体装置。 （もっと読む）

【課題】コンタクト抵抗が小さいオーミック電極を備えたIII−Ｖ族窒化物半導体を用いた半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１１の上に順次形成された、第１のIII−Ｖ族窒化物半導体層１２及び第１のIII−Ｖ族窒化物半導体１２と比べてバンドギャップが大きい第２のIII−Ｖ族窒化物半導体層１３と、ｐ型の導電型を有する第３のIII−Ｖ族窒化物半導体層２１と、第１のオーミック電極１４とを備えている。第１のオーミック電極１４は、下部が第２のIII−Ｖ族窒化物半導体層１３及び第３のIII−Ｖ族窒化物半導体層２１を貫通し且つ第１のIII−Ｖ族窒化物半導体層１２における２次元電子ガス層よりも下側の領域に達するように形成されている。 （もっと読む）

【課題】 アクセス抵抗およびオン抵抗が低いIII族窒化物半導体素子、III族窒化物半導体素子の製造方法、および電子装置を提供する。
【解決手段】
障壁層９０２は、チャネル層９０１上方にヘテロ接合され、
チャネル層９０１の上部の一部およびその上方の障壁層９０２が除去されて凹部が形成され、
チャネル層９０１および障壁層９０２の一部にｎ型導電層領域９０４が形成され、
ｎ型導電層領域９０４は、前記凹部の表面を含み、
ｎ型導電層領域９０４の深さＴ_ｉｍｐが、ｎ型導電層領域９０４表面の各部から前記表面と垂直方向の測定値で１５ｎｍ以上であり、
オーミック電極９０６および９０７は、前記凹部の表面を介して前記ｎ型導電層領域にオーミック接触していることを特徴とする、III族窒化物半導体素子。 （もっと読む）

【課題】 高密度で、構造部寸法がより小さく、より正確な形状の半導体構造体及び電子デバイスを提供する。
【解決手段】 炭素ベース材料の上面上に配置された少なくとも一層の界面誘電体材料を含む、半導体構造体及び電子デバイスが提供される。少なくとも一層の界面誘電体材料は、炭素ベース材料のものと同じである、典型的には六方晶短距離結晶結合構造を有し、従って、少なくとも一層の界面誘電体材料が、炭素ベース材料の電子構造を変えることはない。炭素ベース材料のものと同じ短距離結晶結合構造を有する少なくとも一層の界面誘電体材料の存在により、炭素ベース材料と、誘電体材料、導電性材料、又は誘電体材料及び導電性材料の組み合わせを含む、上にある任意の材料層との間の界面結合が改善される。その結果、改善された界面結合が、炭素ベース材料を含むデバイスの形成を容易にする。 （もっと読む）

【課題】高電圧処理能力および改善された実行能力を有する効率的なスイッチング回路を提供する。
【解決手段】第１および第２のＩＩＩ−Ｖ族トランジスタを有し、第２のＩＩＩ−Ｖ族トランジスタは、第１のＩＩＩ−Ｖ族トランジスタよりも大きな降伏電圧を有する。さらに、第１のＩＩＩ−Ｖ族トランジスタと並列に配置されるシリコンダイオードを有し、この並列配置は、第２のＩＩＩ−Ｖ族トランジスタと直列に接続、効率的な３端子デバイスであり、第１端子は第２のＩＩＩ−Ｖ族トランジスタのゲート、第１のＩＩＩ−Ｖ族トランジスタのソースおよびシリコンダイオードのアノードに結合する。第２端子は第１のＩＩＩ−Ｖ族トランジスタのゲートと結合し、第３端子は第２ＩＩＩ−Ｖ族トランジスタのドレインと結合する。 （もっと読む）