半導体装置及びその製造方法
【課題】耐圧向上や短チャンネル効果の抑制を可能とする半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、半導体基板であるＳｉＣ基板１上に形成された、バッファ層２と、バッファ層２上に形成された、バッファ層２よりもバンドギャップが小さいチャネル層３と、チャネル層３上に形成された、チャネル層３よりもバンドギャップが大きいバリア層４と、バリア層４上に互いに離間して形成された、ソース、ドレイン電極７、８と、ソース、ドレイン電極７、８下から、バリア層４を通ってチャネル層３中にそれぞれ達する、不純物領域５とを備え、不純物領域５の下端は、バッファ層２に達しない。
【解決手段】本発明にかかる半導体装置は、半導体基板であるＳｉＣ基板１上に形成された、バッファ層２と、バッファ層２上に形成された、バッファ層２よりもバンドギャップが小さいチャネル層３と、チャネル層３上に形成された、チャネル層３よりもバンドギャップが大きいバリア層４と、バリア層４上に互いに離間して形成された、ソース、ドレイン電極７、８と、ソース、ドレイン電極７、８下から、バリア層４を通ってチャネル層３中にそれぞれ達する、不純物領域５とを備え、不純物領域５の下端は、バッファ層２に達しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの構造に関する。
【背景技術】
【０００２】
従来の窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、高周波化に伴いゲート長の微細化が必要になると、ゲートによる二次元電子ガスの変調効果が低下する、いわゆる短チャンネル効果が発生する。
【０００３】
これを抑制するためには、二次元電子ガスの閉じ込めを高めるエピ構造が効果的であり、チャネル層下層の半導体層のバンドギャップをチャネル層のそれよりも大きくすることで、二次元電子ガスの閉じ込めを向上させる、いわゆるダブルヘテロ構造（非特許文献１）や、チャネル層に、バンドギャップが小さく膜厚の薄い層（バックバリア層）を挿入し、このバックバリア層の上下層（２分したチャネル層）のバンドギャップが同じであってもバックバリア層の分極の効果により伝導帯にノッチを生じさせ、バックバリア下層の伝導帯が持ち上げられることで形成される障壁によって二次元電子ガスの閉じ込めが向上させる、いわゆるバックバリア構造（非特許文献２）が報告されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】ＩＥＥＥ ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．８０７−８１０， ２００４
【非特許文献２】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．， ｖｏｌ．２７， Ｎｏ．１， ｐｐ．１３−１５， ２００６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体からなるヘテロ接合電界効果型トランジスタにダブルヘテロ構造を適用した場合、チャネル層よりもバンドギャップの大きい層をチャネル層下層に形成するため、チャネル層のコンダクションバンド（伝導帯）が持ち上がり、二次元電子ガス濃度が減少する。
【０００６】
これを防ぐために、電子供給層の厚膜化や電子供給層の広バンドギャップ化が行われる。しかしこれによって、ソース・ドレイン電極との接触抵抗や電極下の寄生抵抗の増加が生じ、ドレイン電流の減少やオン抵抗の増加といった特性劣化がもたらされる。
【０００７】
そこで、ソース・ドレイン電極形成領域下部に低抵抗領域を形成する。これによって、ソース・ドレイン電極との接触抵抗や電極下の寄生抵抗が低減でき、ドレイン電流の増加やオン抵抗の減少といった特性改善がもたらされる。
【０００８】
しかし、この低抵抗領域の形成により、オフ状態でのチャネル層とその下層との界面を流れるドレイン電流（ドレインリーク電流）が増加し、閾値より低いゲート電圧（オフ状態）でのドレイン電流特性（サブスレッシュホルド特性）の劣化が生じるという問題があった。
【０００９】
一方、窒化物半導体からなるヘテロ接合電界効果型トランジスタにバックバリア構造を適用した場合、バックバリア下層のコンダクションバンド（伝導帯）が持ち上がり、二次元電子ガス濃度が減少する。
【００１０】
これを防ぐために、電子供給層の厚膜化や電子供給層の広バンドギャップ化が行われる。しかしこれによって、ソース・ドレイン電極との接触抵抗や電極下の寄生抵抗の増加が生じ、ドレイン電流の減少やオン抵抗の増加といった特性劣化がもたらされる。
【００１１】
そこで、ソース・ドレイン電極形成領域下部に低抵抗領域を形成する。これによって、ソース・ドレイン電極との接触抵抗や電極下の寄生抵抗を低減でき、ドレイン電流の増加やオン抵抗の減少といった特性改善がもたらされる。
【００１２】
しかし、この低抵抗領域の形成によって、オフ状態でのバックバリア層を流れるドレインリーク電流が増加し、オフ状態でのサブスレッシュホルド特性の劣化が生じるという問題があった。さらに、チャネル層に挿入したバックバリア層のバンドギャップが小さいため、このバックバリア層とゲート電極間の耐圧が低下（ゲートリーク電流の増加）し、電気特性や信頼性の劣化が生じるという問題があった。
【００１３】
本発明は、上記のような問題を解決するためになされたものであり、耐圧向上や短チャンネル効果の抑制を可能とする半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明にかかる半導体装置は、半導体基板上に形成された、バッファ層と、前記バッファ層上に形成された、前記バッファ層よりもバンドギャップが小さいチャネル層と、前記チャネル層上に形成された、前記チャネル層よりもバンドギャップが大きいバリア層と、前記バリア層上に互いに離間して形成された、ソース、ドレイン電極と、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域とを備え、前記不純物領域の下端は、前記バッファ層に達しない。
【００１５】
また、本発明にかかる半導体装置の製造方法は、（ａ）半導体基板上に、バッファ層を形成する工程と、（ｂ）前記バッファ層上に、前記バッファ層よりもバンドギャップが小さいチャネル層を形成する工程と、（ｃ）前記チャネル層上に、前記チャネル層よりもバンドギャップが大きいバリア層を形成する工程と、（ｄ）前記バリア層上に互いに離間して、ソース、ドレイン電極を形成する工程と、（ｅ）前記工程（ｄ）に先立って、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域を形成する工程とを備え、前記工程（ｅ）において、前記不純物領域の下端は、前記バッファ層に達しないように形成される。
【発明の効果】
【００１６】
本発明にかかる半導体装置によれば、半導体基板上に形成された、バッファ層と、前記バッファ層上に形成された、前記バッファ層よりもバンドギャップが小さいチャネル層と、前記チャネル層上に形成された、前記チャネル層よりもバンドギャップが大きいバリア層と、前記バリア層上に互いに離間して形成された、ソース、ドレイン電極と、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域とを備え、前記不純物領域の下端は、前記バッファ層に達しないことにより、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【００１７】
また、本発明にかかる半導体装置の製造方法によれば、（ａ）半導体基板上に、バッファ層を形成する工程と、（ｂ）前記バッファ層上に、前記バッファ層よりもバンドギャップが小さいチャネル層を形成する工程と、（ｃ）前記チャネル層上に、前記チャネル層よりもバンドギャップが大きいバリア層を形成する工程と、（ｄ）前記バリア層上に互いに離間して、ソース、ドレイン電極を形成する工程と、（ｅ）前記工程（ｄ）に先立って、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域を形成する工程とを備え、前記工程（ｅ）において、前記不純物領域の下端は、前記バッファ層に達しないように形成されることにより、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図２】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図３】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図４】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図５】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図６】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図７】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図８】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図９】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図１０】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図１１】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図１２】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図１３】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１４】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１５】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１６】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１７】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１８】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１９】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２０】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２１】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２２】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２３】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２４】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２５】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【発明を実施するための形態】
【００１９】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、この発明において提供する窒化物半導体からなるヘテロ接合電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構造の一例である。
【００２０】
図１において、最下層は半絶縁性のＳｉＣ基板１であり、その上に、ＡｌＧａＮからなるバッファ層２を介して、ＧａＮからなるチャネル層３が形成されている。さらにその上には、ＡｌＧａＮからなるバリア層４が形成されている。この際、バッファ層２のバンドギャップは、チャネル層３のバンドギャップよりは大きく、バリア層４のバンドギャップはチャネル層３のバンドギャップより大きい。また、バリア層４のバンドギャップは、バッファ層２のバンドギャップよりも大きくして構成することができる。
【００２１】
また、バッファ層２上に、選択的に複数の素子分離領域６が形成される。さらに、バリア層４からチャネル層３中にかけて、ｎ型不純物であるＳｉが高濃度にドーピングされた複数の不純物領域５が形成される。不純物領域５上に、Ｔｉ／Ａｌからなるソース電極７と、Ｔｉ／Ａｌからなるドレイン電極８とが、互いに離間してそれぞれ形成される。また、バリア層４上のソース電極７、ドレイン電極８の間の領域に、Ｎｉ／Ａｕからなるゲート電極９が形成される。バリア層４表面は、絶縁膜１０により覆われている。
【００２２】
不純物領域５の不純物濃度は、結晶成長時に意図的にｎ型のＧａＮやＡｌＧａＮを形成するときに用いられる濃度と同等かそれ以上が望ましく、例えば１×１０18ｃｍ-3以上、より好ましくは１×１０19ｃｍ-3以上、またはより高い濃度である。
【００２３】
このような高い濃度の不純物が不純物領域５全域に分布している必要はなく、少なくともソース電極７及びドレイン電極８下の半導体表面から、電子が流れる領域であるバリア層４とチャネル層３との界面とそれよりチャネル層側に１０ｎｍ程度までの領域で、１×１０18ｃｍ-3以上程度の高い不純物濃度を有する構造であれば良い。
【００２４】
さらに、この不純物領域５の縦方向の下限端は、バッファ層２とチャネル層３との界面より上方のチャネル層３内で、界面から１０ｎｍ以上離れた位置に配置することで、バッファ層２とチャネル層３との界面を流れるドレインリーク電流が低減できる構造となる。そのため、この高濃度ｎ型の不純物領域５より下の（基板側の）チャネル層３やバッファ層２内でのｎ型不純物の濃度は、意図的にドーピングを行っていないＧａＮのバックグラウンド不純物濃度と同等か、それよりも少なくなっており、例えば、５×１０17ｃｍ-3未満、より好ましくは１×１０16ｃｍ-3未満、またはより低い濃度である。このＧａＮのバックグラウンド不純物としては、導電性を示す結晶欠陥や不純物が含まれる。
【００２５】
二次元電子ガス１１の閉じ込めを高める構造の一種であるダブルヘテロ構造において、ソース電極７及びドレイン電極８下に低抵抗なｎ型の不純物領域５をもつ構造にすることで、ソース・ドレイン電極７、８と不純物領域５との低い接触抵抗、および、ソース・ドレイン電極７、８と二次元電子ガス１１との間の低いアクセス抵抗を有するだけでなく、オフ状態でバッファ層２とチャネル層３との界面を流れるドレインリーク電流を低減できることにより、良好なサブスレッシュホルド特性を有することができる。
【００２６】
なお、ｎ型不純物としては必ずしもＳｉを注入する必要はなく、ｎ型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でｎ型の不純物準位を形成する材料（Ｏ、Ｃ、Ｎ空孔等）がドーピングあるいは形成されていればよい。
【００２７】
なお、図１では、代表的な条件について述べたが、下記に示すような条件でも同様の効果が得られる。
【００２８】
＜Ａ−２．変形例＞
＜Ａ−２−１．変形例１＞
まず第１に、図１におけるバリア層４の上にバリア層４よりバンドギャップが小さい材料（例えばＧａＮ）からなるキャップ層１００が形成されていてもよい（図２）。このような構造にすることによって、バリア層４の荷電子帯が持ち上げられ、キャップ層１００表面から二次元電子ガス１１に至る間の障壁が高くなり、これによって表面にトラップされた電子による、空乏層の二次元電子ガス１１への影響を低減することができ、電流コラプス抑制の効果が得られる。
【００２９】
なお、このキャップ層１００は、アンドープのみならずｎ型の不純物がドーピングされていても良く、またキャップ層１００全体へのドーピングだけでなく、バリア層４との近傍にあるキャップ層１００の下層領域にのみｎ型不純物がドーピングされ、それより上層領域はアンドープである構造にしてもよい。
【００３０】
＜Ａ−２−２．変形例２＞
第２に、図１、図２におけるチャネル層３、バリア層４の間にこれらの層を形成する材料よりバンドギャップが大きい材料（例えばＡｌＮ）からなるスペーサ層１１０が形成されていてもよい（図３）。このような構造にすることによって、チャネル層３のバリア層４側に発生する二次元電子ガス１１の閉じ込め効果を大きくできるため、二次元電子ガス濃度が増大し、さらに合金散乱も減少するため移動度が向上し、トランジスタの大電流化すなわち高出力化することができる。
【００３１】
＜Ａ−２−３．変形例３＞
第３に、図１〜図３におけるバッファ層２、チャネル層３、スペーサ層１１０、バリア層４、キャップ層１００が、それぞれのバンドギャップの大きさをＥｇ２、Ｅｇ３、Ｅｇ１１０、Ｅｇ４、Ｅｇ１００とした場合に、
Ｅｇ３＜Ｅｇ２＜Ｅｇ４＜Ｅｇ１１０、Ｅｇ１００＜Ｅｇ４
という関係にあれば、より効果的に、ヘテロ接合電界効果型トランジスタを動作させ、且つ二次元電子ガス１１の閉じ込め向上により短チャンネル効果を抑制できる。さらに、キャップ層１００により電流コラプスを低減し、スペーサ層１１０により二次元電子ガス１１の濃度及び移動度を向上させることができる。
【００３２】
よって必ずしも、図１〜図３に示すようなＧａＮ、ＡｌＮ、ＡｌＧａＮである必要はなく、構成する元素の組成が異なるＡｌとＧａとＮのうち、Ｎを含む少なくとも２元素からなる窒化物半導体で構成されていればよく、例えば、バッファ層２、チャネル層３、スペーサ層１１０、バリア層４、キャップ層１００を構成する窒化物半導体をそれぞれＡｌX2Ｇａ1-X2Ｎ、ＡｌX3Ｇａ1-X3Ｎ、ＡｌX110Ｇａ1-X110Ｎ、ＡｌX4Ｇａ1-X4Ｎ、ＡｌX100Ｇａ1-X100Ｎとすると、
０≦Ｘ２＜１、０≦Ｘ３＜１、０＜Ｘ１１０≦１、０＜Ｘ４≦１、０≦Ｘ１００＜１、Ｘ３＜Ｘ２＜Ｘ４＜Ｘ１１０、Ｘ１００＜Ｘ４
という関係、即ち前述した５層のバンドギャップが、
Ｅｇ３＜Ｅｇ２＜Ｅｇ４＜Ｅｇ１１０、Ｅｇ１００＜Ｅｇ４
という関係を満たす窒化物半導体で構成されていればよい。またさらに、必ずしもＡｌとＧａとＮの３元素のうち、Ｎを含む少なくとも２元素からなる窒化物半導体で構成される必要もなく、５層のバンドギャップの関係を満たしていれば、例えばＩｎを加えたＡｌとＧａのうち、Ｎを含む少なくとも２種類からなる窒化物半導体で構成されていてもかまわない。
【００３３】
＜Ａ−２−４．変形例４＞
第４に、上記変形例３の構造においてバッファ層２、チャネル層３、スペーサ層１１０、バリア層４、キャップ層１００は、これらがＡｌとＧａとＮのうち、Ｎを含む少なくとも２元素からなる窒化物半導体で構成される場合（図１〜図３に示す構造はその一例）、バリア層４に大きな分極効果が発生するため、チャネル層３のバリア層４側に高濃度の二次元電子ガス１１を発生させることができる。従って、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造と言える。
【００３４】
＜Ａ−２−５．変形例５＞
第５に、ヘテロ接合電界効果型トランジスタは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌXＧａ1-XＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上記変形例４の構造において、チャネル層３に用いるＡｌx3Ｇａ1-x3ＮはよりＡｌ組成Ｘ３が高い（Ｘが１に近い）方が好ましい。また、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極９からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層４として用いるＡｌX4Ｇａ1-X4Ｎも同様によりＡｌ組成Ｘ４がより高い方（Ｘ３＜Ｘ４）が好ましい。
【００３５】
＜Ａ−２−６．変形例６＞
第６に、図１〜図３に示すバッファ層２、チャネル層３、バリア層４、スペーサ層１１０、キャップ層１００の各層の構成は、必ずしも同一組成の１層からなる構造である必要はなく、上記変形例３の構造と変形例５の構造とに示すバンドギャップの大きさの条件を満たせば、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても、或いはこれら各層が異なる数層からなる多層膜でもかまわない。また、これらの層には、上記窒化物半導体においてｎ型、ｐ型となる不純物が含まれていてもよい。
【００３６】
＜Ａ−２−７．変形例７＞
第７に、図１〜図３における半絶縁性のＳｉＣ基板１は、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ等でも良い。
【００３７】
＜Ａ−２−８．変形例８＞
第８に、図１〜図３におけるソース電極７及びドレイン電極８の下側の少なくとも一部の半導体層は、図４に示すように除去されていてもかまわない。このような構造にすることによって、チャネル層３のバリア層４側に発生する二次元電子ガス１１とソース／ドレイン電極７、８との間の抵抗を低減することができ、トランジスタの高効率化や大電流化による高出力化に有利であり、より好ましい構造と言える。
【００３８】
なお、図４においては、半導体表面からバリア層４下層近くに至る領域まで除去されているが、除去する深さ方向の限度は、チャネル層３とバリア層４との界面までとし、スペーサ層１１０を備えた構造の場合はスペーサ層１１０除去までを限度とすることで、ソース電極７及びドレイン電極８の下側の少なくとも一部の半導体層内が除去されていれば、上述の効果が得られる。
【００３９】
＜Ａ−２−９．変形例９＞
第９に、図１〜図４におけるソース／ドレイン電極７、８は、必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られれば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｐｔ、Ｖ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていてもかまわない。
【００４０】
＜Ａ−２−１０．変形例１０＞
第１０に、図１〜図４におけるゲート電極９は、ゲート電極９の底面がバリア層４の表面と接していなければ、バリア層４の表面と接触している場合に比べて電流コラプスを抑制することができる。同様に、キャップ層１００を設けた構造の場合、ゲート電極９の底面がキャップ層１００の表面と接していなければ、キャップ層１００の表面と接触している場合に比べて電流コラプスを抑制することができるために、必ずしもバリア層４と接していなくてもよく、例えば、バリア層４の内部と接触した構造（図５）や、キャップ層１００を設けた構造でキャップ層１００の内部と接触した構造（図６）や、キャップ層１００を設けた構造でキャップ層１００およびバリア層４の内部で接触した構造（図７）であってもよい。ただし、ゲート電極９直下の半導体層のエッチング深さを制御性よくエッチングするには、構造の異なる層をエッチングする際のレートの違いを用いて行うことが好ましく、その場合には、図７に示すようなゲート電極９の底面がバリア層４とキャップ層１００との界面付近と接する構造がより好ましい。
【００４１】
＜Ａ−２−１１．変形例１１＞
第１１に、図１〜図７におけるゲート電極９は、必ずしもこれらの図に示すように断面が四角形である必要はなく、例えば図８に示すようなＴ型やＹ型構造のゲート電極９１でもかまわない。このような構造にすることによって、ゲート電極９１が半導体と接触する面積を維持したまま、ゲート抵抗を低減することができる。
【００４２】
図８では、Ｔ型のゲート電極９１の傘下が絶縁膜１０と接していない構造を示したが、図９に示すように、Ｔ型のゲート電極９１の傘下が絶縁膜１０と接する構造にすることで、高電圧動作時においてゲート電極９１のドレイン電極８側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることができる。さらに、図１０に示すように、絶縁膜１０をゲート電極９１の傘下のみに形成することによって、ソース電極７とゲート電極９１との間や、ゲート電極９１とドレイン電極８との間に発生する容量を低減できることができ、高周波動作時の利得や効率を向上することができる可能となる。
【００４３】
＜Ａ−２−１２．変形例１２＞
第１２に、図１〜図１０における絶縁膜１０は、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉ、Ｚｒ、Ｔａ、Ｖ等のうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等、もしくはこれらから構成される多層膜などで形成されていてもかまわない。
【００４４】
＜Ａ−２−１３．変形例１３＞
第１３に、図１〜図１０におけるゲート電極９、９１は、必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いはＴｉＮ、ＷＮ、ＴａＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていてもかまわない。
【００４５】
＜Ａ−２−１４．変形例１４＞
第１４に、上述した構造はすべて個々に採用する必要はなく、例えば、図１１に示すような、それぞれを組み合わせた構造としてもよい。
【００４６】
＜Ａ−２−１５．変形例１５＞
第１５に、窒化物半導体からなるヘテロ接合電界効果型トランジスタにおける、二次元電子ガス１１の閉じ込めを向上する構造としては、図１に示したものの他に図１２に示すような、チャネル層３内にチャネル層３のバンドギャップよりも小さいバンドギャップを有する窒化物半導体層（バックバリア層１２０）の薄層を挿入した構造がある。このような構造にすることで、このバックバリア層１２０の上下のチャネル層３のバンドギャップが同じであっても、バックバリア層１２０の分極の効果により伝導帯にノッチを生じさせ、バックバリア層１２０の下層の伝導帯が持ち上げられることで形成される障壁によって、二次元電子ガス１１の閉じ込めを向上できる。
【００４７】
例えば、半絶縁性のＳｉＣ基板１上にＧａＮからなるバッファ層２、その上に、ＩｎＧａＮよりなるバックバリア層１２０を介して、ＧａＮよりなるチャネル層３が形成され、さらにその上には、ＡｌＧａＮからなるバリア層４が形成される。このエピ構造を用いたヘテロ接合電界効果型トランジスタにおいても同様に、ｎ型の不純物領域５は、ソース電極７及びドレイン電極８の下側の半導体層に、ｎ型不純物であるＳｉが高濃度にドーピングされた領域であり、望ましい不純物濃度や分布については、図１で説明したダブルヘテロの場合と同じである。
【００４８】
ただし、ＩｎＧａＮバックバリア構造に不純物領域５を形成した場合の不純物領域５の縦方向の下限端は、バッファ層２とバックバリア層１２０との界面より１０ｎｍ以上離れた位置に配置することで、バッファ層２とバックバリア層１２０との界面を流れるドレインリーク電流が低減できる構造となる。
【００４９】
このような構造にすることで、ソース・ドレイン電極７、８との低い接触抵抗および電極と二次元電子ガス１１間の低いアクセス抵抗を有するだけでなく、オフ状態でバックバリア層１２０とチャネル層３との界面を流れるドレインリーク電流を低減できることにより良好なサブスレッシュホルド特性を有することができ、さらにはバンドギャップが小さいバックバリア層１２０とゲート電極９間の耐圧の向上が可能となる。
【００５０】
なお、上記図１２では、代表的な条件について述べたが、上述の変形例１〜１４の条件を適用しても同様の効果が得られる。
【００５１】
ただし、変形例３のバンドギャップに関しては、例えば、バッファ層２、チャネル層３、スペーサ層１１０、バリア層４、キャップ層１００、バックバリア層１２０を構成する窒化物半導体をそれぞれＡｌX2Ｇａ1-X2Ｎ、ＡｌX3Ｇａ1-X3Ｎ、ＡｌX110Ｇａ1-X110Ｎ、ＡｌX4Ｇａ1-X4Ｎ、ＡｌX100Ｇａ1-X100Ｎ、ＩｎY120Ｇａ1-Y120Ｎとすると、
０≦Ｘ２＜１、０≦Ｘ３＜１、０＜Ｘ１１０≦１、０＜Ｘ４≦１、０≦Ｘ１００＜１、０＜Ｙ１２０≦１、Ｘ３≦Ｘ２＜Ｘ４＜Ｘ１１０、Ｘ１００＜Ｘ４
で、バンドギャップで表すと、
Ｅｇ１２０＜Ｅｇ３≦Ｅｇ２＜Ｅｇ４＜Ｅｇ１１０、Ｅｇ１００＜Ｅｇ４
という関係を満たす窒化物半導体で構成されていればよく、Ｉｎを加えたＡｌとＧａのうちＮを含む少なくとも２種類からなる窒化物半導体で構成されていてもかまわない。
【００５２】
なお、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等の形成された構造においてデバイスとして用いられる。
【００５３】
＜Ａ−３．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、半導体基板であるＳｉＣ基板１上に形成されたバッファ層２と、バッファ層２上に形成された、バッファ層２よりもバンドギャップが小さいチャネル層３と、チャネル層３上に形成された、チャネル層３よりもバンドギャップが大きいバリア層４と、バリア層４上に互いに離間して形成された、ソース、ドレイン電極７、８と、ソース、ドレイン電極７、８下から、バリア層４を通ってチャネル層３中にそれぞれ達する、不純物領域５とを備え、不純物領域５の下端は、バッファ層２に達しないことで、バッファ層２とチャネル層３との界面を流れるドレインリーク電流を低減し、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【００５４】
また、本発明にかかる実施の形態１によれば、半導体装置において、チャネル層３中に配設された、チャネル層３よりバンドギャップが小さいバックバリア層１２０をさらに備え、不純物領域５の下端は、バックバリア層１２０に達しないことで、バックバリア層１２０とチャネル層３との界面を流れるドレインリーク電流を低減し、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【００５５】
＜Ｂ．実施の形態２＞
＜Ｂ−１．製造方法＞
図１３〜図２５に、図１に示す構造を持つ窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す。これらの図において、図１〜図１２と同一の符号を付したものは同一またはこれに相当するものである。
【００５６】
まず図１３に示すように、ＳｉＣ基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することで、ＡｌＧａＮからなるバッファ層２、ＧａＮからなるチャネル層３、ＡｌＧａＮからなるバリア層４をそれぞれ下から順にエピタキシャル成長させる。
【００５７】
バッファ層２はＳｉＣ基板１上に形成され、バッファ層２上に形成されるチャネル層３は、バッファ層２よりもバンドギャップが小さい。さらにチャネル層３上に形成されるバリア層４は、チャネル層３よりもバンドギャップが大きい。
【００５８】
次に図１４に示すように、レジストパターン等をマスク１５として、ソース／ドレイン電極７、８を形成する領域の下側の少なくとも一部の半導体層内（バリア層４を介して、チャネル層３の一部まで）にイオン注入法などを用いて、注入ドーズ量１×１０13〜１×１０17（ｃｍ-2）、注入エネルギー１０〜１０００（ｋｅＶ）の条件で、窒化物半導体においてｎ型となるＳｉ等のイオン１６を所望の領域に打ち込み、その後の熱処理にて高濃度ｎ型の不純物領域５を形成する。不純物領域５は、バリア層４を通ってチャネル層３のまでそれぞれ達する。
【００５９】
この不純物領域５の不純物濃度は、結晶成長時に意図的にｎ型のＧａＮやＡｌＧａＮを形成するときに用いられるのと同等かそれ以上が望ましく例えば１×１０18ｃｍ-3以上、より好ましくは１×１０19ｃｍ-3以上か、またはより高い濃度である。
【００６０】
ｎ型の不純物領域５内の、不純物の望ましい分布の一つとして、ソース電極７及びドレイン電極８下の半導体表面から電子の流れるバリア層４とチャネル層３との界面とそれよりチャネル層３側に１０ｎｍ程度までの領域で、１×１０18ｃｍ-3以上といった、高い不純物濃度を有する構造が挙げられるが、このような不純物分布を形成する注入量と注入エネルギーの決め方としては、モンテカルロ計算によって注入エネルギーや照射対象物の構造をパラメータにしてイオンの飛程をシミュレートすることで、上記条件を満たす注入エネルギーや注入ドーズ量を決めることができる。
【００６１】
また、注入されたイオンによりバリア層４を構成する原子（Ａｌ、Ｇａ、Ｉｎ、Ｎ等）が真空中に跳ね飛ばされるのを抑制するために、バリア層４上に１０〜１００ｎｍ程度の窒化膜（ＳｉＮx、ＡｌＮ等）あるいは酸化膜等（ＳｉＯ2、Ａｌ2Ｏ3等）を形成した後、注入マスクとしてのレジストパターンを形成しても良い。その後、熱処理を行い注入したイオンを活性化させることによって、ソース電極７及びドレイン電極８の下側の高濃度ｎ型の不純物領域５を低抵抗化する。この熱処理の際に、半導体表面からの窒素原子が抜けるのを防止するためにバリア層４上に、１０〜１００ｎｍ程度の窒化膜（ＳｉＮx、ＡｌＮ等）、酸化膜等（ＳｉＯ2、Ａｌ2Ｏ3等）で窒化物半導体表面を被った後に熱処理を行っても良い。
【００６２】
次に図１５に示すように、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｐｔ、Ｖ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜から成るソース電極７及びドレイン電極８を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する。ソース電極７及びドレイン電極８は、不純物領域５が形成されたバリア層４上に、それぞれ離間して形成される。電極形成後に熱処理を行い半導体層との反応層（合金層）の形成により、接触抵抗およびアクセス抵抗の更なる低減を行っても良い。
【００６３】
次に図１６に示すように、トランジスタを作製する領域外のバッファ層２、チャネル層３、バリア層４に、例えばＨｅ、Ｎ、Ｏ、Ｍｇ、Ａｒ、Ｃａ、Ｆｅ、Ｚｎ、Ｓｒ、Ｂａ等のイオン１７を照射するイオン注入法やエッチングなどを用いて素子分離領域６を形成する。図１６にはイオン注入法による方法を示した。
【００６４】
次に図１７に示すように、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いはＴｉＮ、ＷＮ、ＴａＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極９を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する。
【００６５】
次に図１８に示すように、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉ、Ｚｒ、Ｔａ、Ｖ等のうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等、もしくはこれらから構成される多層膜からなる絶縁膜１０を、プラズマＣＶＤ法、ｃａｔ−ＣＶＤ法やスパッタ法によって形成する。
【００６６】
以上の方法により、図１に示す構造を持ったヘテロ接合電界効果型トランジスタが作製できる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。また以上では、エピ結晶作製後の製造工程順の一例として、ソース／ドレイン電極下への低抵抗層の形成およびその上の電極形成、素子分離形成、ゲート電極形成、絶縁膜形成の順で記載したが、ゲート電極形成後に素子分離を行ってもよく、また絶縁膜形成を行い、ゲート形成領域の絶縁膜を除去した後に、ゲート電極を形成してもよく、絶縁膜形成後に素子分離を行い、ゲート形成領域の絶縁膜を除去した後に、ゲート電極を形成してもよい。
【００６７】
なお、上記では、代表的な条件について述べたが、下記に示すような条件でも本発明の効果が得られる窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製できる。
【００６８】
＜Ｂ−２．変形例＞
＜Ｂ−２−１．変形例１＞
第１に、図１３に示すバリア層４を成長した後に、バリア層４を形成する材料よりバンドギャップが小さい材料からなるキャップ層１００を続けて形成すれば、実施の形態１における変形例１の、図２に示すような構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００６９】
＜Ｂ−２−２．変形例２＞
第２に、図１３に示すチャネル層３を成長した後に、バリア層４を形成する材料よりバンドギャップが大きい材料からなるスペーサ層１１０を形成し、その後バリア層４およびキャップ層１００を続けて形成すれば、実施の形態１における変形例２の、図３に示すような構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００７０】
＜Ｂ−２−３．変形例３＞
第３に、図１３に示すバッファ層２、チャネル層３、バリア層４、キャップ層１００、スペーサ層１１０の成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、或いは、ｎ型ドーパントの原料ガスとなるシラン等の流量や圧力、温度、時間を調整し、バッファ層２、チャネル層３、バリア層４、キャップ層１００、スペーサ層１１０を所望の組成、膜厚、ドーピング濃度とすることで、実施の形態１における変形例１〜６および１５に示したさまざまな窒化物半導体ヘテロ接合電界効果型トランジスタを作製することができる。
【００７１】
＜Ｂ−２−４．変形例４＞
第４に、図１４に示すソース／ドレイン電極７、８形成領域へのｎ型不純物となるイオン注入前に、図１９に示すように、レジストパターン等をマスク１５として、Ｃｌ2等を用いたドライエッチング法などにて、ソース電極７とドレイン電極８を形成する領域の下側の少なくとも一部の半導体層内を除去することによって、実施の形態１における変形例８の、図４に示すような構造の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することができる。なお、ソース・ドレイン電極７、８形成領域下側への低抵抗層形成工程は、このエッチング工程より先でも後からでもよい。低抵抗層上にリフトオフ法等によりソース・ドレイン電極７、８を形成し、図４に示すような構造の窒化物半導体ヘテロ接合電界効果型トランジスタが作製できる。
【００７２】
＜Ｂ−２−５．変形例５＞
第５に、図１７に示すゲート電極９を形成する前に、レジストパターン等をマスク１５として、Ｃｌ2等を用いたドライエッチング法などにてゲート電極９を形成するゲート形成領域１３のバリア層４を除去する（図２０）。エッチングを行う際に、エッチング時間やガス流量を調整し、所望のエッチング深さが形成でき、その後図１７で示した方法でゲート電極を形成することで、実施の形態１における変形例１０の、図５に示した様なリセス深さをもつ構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。また、キャップ層１００を設けた構造において図１７に示すゲート電極９を形成する前に、上記製造方法と同様にレジストパターン等をマスク１５として、Ｃｌ2等を用いたドライエッチング法などにてゲート電極９を形成するゲート形成領域１３のキャップ層１００を除去する（図２１）。この際、キャップ層１００とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系のガスに加えて例えば酸素やＳＦ6等のフッ素系のガスを用いることによって、選択的にキャップ層１００だけエッチングすることが可能となり、エッチング深さの制御性がよくなる。さらに、キャップ層１００だけでなくバリア層４の所望の深さまでエッチングを行っても良く（図２２）、その後図１７で示した方法でゲート電極を形成することで、実施の形態１における変形例１０の、図６や図７に示した様々なリセス深さをもつ構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００７３】
＜Ｂ−２−６．変形例６＞
第６に、図１７のゲート電極形成前に半導体表面を、例えば蒸着法やプラズマＣＶＤ法、Ｃａｔ−ＣＶＤ法などを用いて、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉ、Ｚｒ、Ｔａ、Ｖ等のうち少なくとも１種類以上の原子を含む酸化物、窒化物、酸窒化物等からなる絶縁膜１０を堆積し、ゲート電極９を形成するゲート形成領域１３に開口を持つレジストマスクや酸化膜マスク等を介してドライエッチングあるいはウェットエッチングにてゲート形成領域１３の絶縁膜１０を除去する（図２３）。マスク除去後、エッチングにて開口した絶縁膜１０の開口よりも広い開口を有するレジストパターンを利用して蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法等によってゲート電極９１を形成することで、実施の形態１における変形例１１の、図９に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。
【００７４】
なお、最終的にデバイスとして使用するにはソース／ドレイン電極７、８上を覆った絶縁膜１０の一部を、例えばフッ酸等を用いてウェットエッチングして除去した後、配線を形成する必要がある。また、絶縁膜１０を形成後にウェットエッチングで容易に除去できる絶縁膜、たとえばＳｉＯのような絶縁膜２１０を形成する。ゲート電極９を形成するゲート形成領域１３に開口を持つレジストマスクや酸化膜マスク等を介してドライエッチングやウェットエッチングにてゲート形成領域１３の絶縁膜２１０および絶縁膜１０を順次除去する（図２４）。マスク除去後、エッチングにて開口した絶縁膜２１０および絶縁膜１０の開口よりも広い開口を有するレジストパターンを利用して蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法等によってゲート電極９１を形成する。ウェットエッチングされやすい絶縁膜２１０を例えばバッファードフッ酸によって除去することで、ゲート電極９１の傘下の絶縁膜２１０がない構造である、実施の形態１における変形例１１の、図８に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。
【００７５】
さらに、ウェットエッチングの処理条件（時間や濃度）を調整することによって、所望の領域の絶縁膜２１０を残した実施の形態１における変形例１１の、図１０に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。
【００７６】
＜Ｂ−２−７．変形例７＞
第７に、本実施の形態２の変形例５に記したゲートリセス構造を形成した後に、本実施の形態２の変形例６に記したゲート形状を形成してもよい。
【００７７】
＜Ｂ−２−８．変形例８＞
第８に、図１４、図１５に示すソース・ドレイン電極形成領域下の低抵抗領域である不純物領域５の形成およびソース電極７及びドレイン電極８の形成、図１６に示す素子分離領域６の形成、図１７に示すゲート電極９の形成、図１８に示す絶縁膜１０の形成の各工程は必ずしもこの順に行う必要はなく、工程の順番を入れ替えても良い。例えば、ソース／ドレイン電極７、８を形成する前に、素子分離領域６を形成してもかまわない。また、絶縁膜１０を形成したあとにゲート電極９を形成してもよい。
【００７８】
＜Ｂ−２−９．変形例９＞
第９に、上述したプロセスはすべて個々に採用する必要はなく、それぞれを組み合わせたプロセスにより図１１に示すような構造が形成できる。
【００７９】
＜Ｂ−２−１０．変形例１０＞
第１０に、ＳｉＣ基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することで、ＧａＮからなるバッファ層２、ＧａＮからなるチャネル層３、ＩｎＧａＮからなるバックバリア層１２０、ＡｌＧａＮからなるバリア層４をそれぞれ下から順にエピタキシャル成長させることで（図２５）、実施の形態１における変形例１５の、図１２に示すような構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。バックバリア層１２０は、チャネル層３よりもバンドギャップが小さく、チャネル層３中に配設される。
【００８０】
＜Ｂ−２−１１．変形例１１＞
第１１に、窒化物半導体からなる、バッファ層２、バックバリア層１２０、チャネル層３、バリア層４が実施の形態１における変形例１５に記載のバンドギャップの関係を満たす層構造を、本実施の形態２の変形例１０に記載の方法でエピタキシャル成長させることで、実施の形態１における変形例１５の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００８１】
＜Ｂ−２−１２．変形例１２＞
第１２に、本実施の形態２の変形例１０、１１記載の層構造を有したエピタキシャル基板に、本実施の形態２の変形例１〜９までの方法を用いることで窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００８２】
＜Ｂ−３．効果＞
本発明にかかる実施の形態２によれば、半導体装置の製造方法において、（ａ）半導体基板であるＳｉＣ基板１上に、バッファ層２を形成する工程と、（ｂ）バッファ層２上に、バッファ層２よりもバンドギャップが小さいチャネル層３を形成する工程と、（ｃ）チャネル層３上に、チャネル層３よりもバンドギャップが大きいバリア層４を形成する工程と、（ｄ）バリア層４上に互いに離間して、ソース、ドレイン電極７、８を形成する工程と、（ｅ）工程（ｄ）に先立って、ソース、ドレイン電極７、８下から、バリア層４を通ってチャネル層３中にそれぞれ達する、不純物領域５を形成する工程とを備え、工程（ｅ）において、不純物領域５の下端は、バッファ層２に達しないように形成されることで、バッファ層２とチャネル層３との界面を流れるドレインリーク電流を低減し、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【００８３】
また、本発明にかかる実施の形態２によれば、半導体装置の製造方法において、（ｆ）工程（ｃ）に先立って、チャネル層３中に配設された、チャネル層３よりバンドギャップが小さいバックバリア層１２０を形成する工程をさらに備え、工程（ｅ）において、不純物領域５の下端は、バックバリア層１２０に達しないように形成されることで、バックバリア層１２０とチャネル層３との界面を流れるドレインリーク電流を低減し、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【符号の説明】
【００８４】
１ ＳｉＣ基板、２ バッファ層、３ チャネル層、４ バリア層、５ 不純物領域、６ 素子分離領域、７ ソース電極、８ ドレイン電極、９，９１ ゲート電極、１０，２１０ 絶縁膜、１１ 二次元電子ガス、１３ ゲート形成領域、１５ マスク、１６，１７ イオン、１００ キャップ層、１１０ スペーサ層、１２０ バックバリア層。
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの構造に関する。
【背景技術】
【０００２】
従来の窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、高周波化に伴いゲート長の微細化が必要になると、ゲートによる二次元電子ガスの変調効果が低下する、いわゆる短チャンネル効果が発生する。
【０００３】
これを抑制するためには、二次元電子ガスの閉じ込めを高めるエピ構造が効果的であり、チャネル層下層の半導体層のバンドギャップをチャネル層のそれよりも大きくすることで、二次元電子ガスの閉じ込めを向上させる、いわゆるダブルヘテロ構造（非特許文献１）や、チャネル層に、バンドギャップが小さく膜厚の薄い層（バックバリア層）を挿入し、このバックバリア層の上下層（２分したチャネル層）のバンドギャップが同じであってもバックバリア層の分極の効果により伝導帯にノッチを生じさせ、バックバリア下層の伝導帯が持ち上げられることで形成される障壁によって二次元電子ガスの閉じ込めが向上させる、いわゆるバックバリア構造（非特許文献２）が報告されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】ＩＥＥＥ ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．８０７−８１０， ２００４
【非特許文献２】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．， ｖｏｌ．２７， Ｎｏ．１， ｐｐ．１３−１５， ２００６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体からなるヘテロ接合電界効果型トランジスタにダブルヘテロ構造を適用した場合、チャネル層よりもバンドギャップの大きい層をチャネル層下層に形成するため、チャネル層のコンダクションバンド（伝導帯）が持ち上がり、二次元電子ガス濃度が減少する。
【０００６】
これを防ぐために、電子供給層の厚膜化や電子供給層の広バンドギャップ化が行われる。しかしこれによって、ソース・ドレイン電極との接触抵抗や電極下の寄生抵抗の増加が生じ、ドレイン電流の減少やオン抵抗の増加といった特性劣化がもたらされる。
【０００７】
そこで、ソース・ドレイン電極形成領域下部に低抵抗領域を形成する。これによって、ソース・ドレイン電極との接触抵抗や電極下の寄生抵抗が低減でき、ドレイン電流の増加やオン抵抗の減少といった特性改善がもたらされる。
【０００８】
しかし、この低抵抗領域の形成により、オフ状態でのチャネル層とその下層との界面を流れるドレイン電流（ドレインリーク電流）が増加し、閾値より低いゲート電圧（オフ状態）でのドレイン電流特性（サブスレッシュホルド特性）の劣化が生じるという問題があった。
【０００９】
一方、窒化物半導体からなるヘテロ接合電界効果型トランジスタにバックバリア構造を適用した場合、バックバリア下層のコンダクションバンド（伝導帯）が持ち上がり、二次元電子ガス濃度が減少する。
【００１０】
これを防ぐために、電子供給層の厚膜化や電子供給層の広バンドギャップ化が行われる。しかしこれによって、ソース・ドレイン電極との接触抵抗や電極下の寄生抵抗の増加が生じ、ドレイン電流の減少やオン抵抗の増加といった特性劣化がもたらされる。
【００１１】
そこで、ソース・ドレイン電極形成領域下部に低抵抗領域を形成する。これによって、ソース・ドレイン電極との接触抵抗や電極下の寄生抵抗を低減でき、ドレイン電流の増加やオン抵抗の減少といった特性改善がもたらされる。
【００１２】
しかし、この低抵抗領域の形成によって、オフ状態でのバックバリア層を流れるドレインリーク電流が増加し、オフ状態でのサブスレッシュホルド特性の劣化が生じるという問題があった。さらに、チャネル層に挿入したバックバリア層のバンドギャップが小さいため、このバックバリア層とゲート電極間の耐圧が低下（ゲートリーク電流の増加）し、電気特性や信頼性の劣化が生じるという問題があった。
【００１３】
本発明は、上記のような問題を解決するためになされたものであり、耐圧向上や短チャンネル効果の抑制を可能とする半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明にかかる半導体装置は、半導体基板上に形成された、バッファ層と、前記バッファ層上に形成された、前記バッファ層よりもバンドギャップが小さいチャネル層と、前記チャネル層上に形成された、前記チャネル層よりもバンドギャップが大きいバリア層と、前記バリア層上に互いに離間して形成された、ソース、ドレイン電極と、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域とを備え、前記不純物領域の下端は、前記バッファ層に達しない。
【００１５】
また、本発明にかかる半導体装置の製造方法は、（ａ）半導体基板上に、バッファ層を形成する工程と、（ｂ）前記バッファ層上に、前記バッファ層よりもバンドギャップが小さいチャネル層を形成する工程と、（ｃ）前記チャネル層上に、前記チャネル層よりもバンドギャップが大きいバリア層を形成する工程と、（ｄ）前記バリア層上に互いに離間して、ソース、ドレイン電極を形成する工程と、（ｅ）前記工程（ｄ）に先立って、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域を形成する工程とを備え、前記工程（ｅ）において、前記不純物領域の下端は、前記バッファ層に達しないように形成される。
【発明の効果】
【００１６】
本発明にかかる半導体装置によれば、半導体基板上に形成された、バッファ層と、前記バッファ層上に形成された、前記バッファ層よりもバンドギャップが小さいチャネル層と、前記チャネル層上に形成された、前記チャネル層よりもバンドギャップが大きいバリア層と、前記バリア層上に互いに離間して形成された、ソース、ドレイン電極と、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域とを備え、前記不純物領域の下端は、前記バッファ層に達しないことにより、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【００１７】
また、本発明にかかる半導体装置の製造方法によれば、（ａ）半導体基板上に、バッファ層を形成する工程と、（ｂ）前記バッファ層上に、前記バッファ層よりもバンドギャップが小さいチャネル層を形成する工程と、（ｃ）前記チャネル層上に、前記チャネル層よりもバンドギャップが大きいバリア層を形成する工程と、（ｄ）前記バリア層上に互いに離間して、ソース、ドレイン電極を形成する工程と、（ｅ）前記工程（ｄ）に先立って、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域を形成する工程とを備え、前記工程（ｅ）において、前記不純物領域の下端は、前記バッファ層に達しないように形成されることにより、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図２】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図３】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図４】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図５】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図６】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図７】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図８】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図９】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図１０】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図１１】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図１２】本発明の実施の形態１によるヘテロ接合ＦＥＴの構造を示す図である。
【図１３】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１４】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１５】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１６】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１７】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１８】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図１９】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２０】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２１】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２２】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２３】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２４】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【図２５】本発明の実施の形態２による、ヘテロ接合ＦＥＴの製造工程を示す図である。
【発明を実施するための形態】
【００１９】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、この発明において提供する窒化物半導体からなるヘテロ接合電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構造の一例である。
【００２０】
図１において、最下層は半絶縁性のＳｉＣ基板１であり、その上に、ＡｌＧａＮからなるバッファ層２を介して、ＧａＮからなるチャネル層３が形成されている。さらにその上には、ＡｌＧａＮからなるバリア層４が形成されている。この際、バッファ層２のバンドギャップは、チャネル層３のバンドギャップよりは大きく、バリア層４のバンドギャップはチャネル層３のバンドギャップより大きい。また、バリア層４のバンドギャップは、バッファ層２のバンドギャップよりも大きくして構成することができる。
【００２１】
また、バッファ層２上に、選択的に複数の素子分離領域６が形成される。さらに、バリア層４からチャネル層３中にかけて、ｎ型不純物であるＳｉが高濃度にドーピングされた複数の不純物領域５が形成される。不純物領域５上に、Ｔｉ／Ａｌからなるソース電極７と、Ｔｉ／Ａｌからなるドレイン電極８とが、互いに離間してそれぞれ形成される。また、バリア層４上のソース電極７、ドレイン電極８の間の領域に、Ｎｉ／Ａｕからなるゲート電極９が形成される。バリア層４表面は、絶縁膜１０により覆われている。
【００２２】
不純物領域５の不純物濃度は、結晶成長時に意図的にｎ型のＧａＮやＡｌＧａＮを形成するときに用いられる濃度と同等かそれ以上が望ましく、例えば１×１０18ｃｍ-3以上、より好ましくは１×１０19ｃｍ-3以上、またはより高い濃度である。
【００２３】
このような高い濃度の不純物が不純物領域５全域に分布している必要はなく、少なくともソース電極７及びドレイン電極８下の半導体表面から、電子が流れる領域であるバリア層４とチャネル層３との界面とそれよりチャネル層側に１０ｎｍ程度までの領域で、１×１０18ｃｍ-3以上程度の高い不純物濃度を有する構造であれば良い。
【００２４】
さらに、この不純物領域５の縦方向の下限端は、バッファ層２とチャネル層３との界面より上方のチャネル層３内で、界面から１０ｎｍ以上離れた位置に配置することで、バッファ層２とチャネル層３との界面を流れるドレインリーク電流が低減できる構造となる。そのため、この高濃度ｎ型の不純物領域５より下の（基板側の）チャネル層３やバッファ層２内でのｎ型不純物の濃度は、意図的にドーピングを行っていないＧａＮのバックグラウンド不純物濃度と同等か、それよりも少なくなっており、例えば、５×１０17ｃｍ-3未満、より好ましくは１×１０16ｃｍ-3未満、またはより低い濃度である。このＧａＮのバックグラウンド不純物としては、導電性を示す結晶欠陥や不純物が含まれる。
【００２５】
二次元電子ガス１１の閉じ込めを高める構造の一種であるダブルヘテロ構造において、ソース電極７及びドレイン電極８下に低抵抗なｎ型の不純物領域５をもつ構造にすることで、ソース・ドレイン電極７、８と不純物領域５との低い接触抵抗、および、ソース・ドレイン電極７、８と二次元電子ガス１１との間の低いアクセス抵抗を有するだけでなく、オフ状態でバッファ層２とチャネル層３との界面を流れるドレインリーク電流を低減できることにより、良好なサブスレッシュホルド特性を有することができる。
【００２６】
なお、ｎ型不純物としては必ずしもＳｉを注入する必要はなく、ｎ型不純物が高濃度にドーピングされていることが条件であり、窒化物半導体中でｎ型の不純物準位を形成する材料（Ｏ、Ｃ、Ｎ空孔等）がドーピングあるいは形成されていればよい。
【００２７】
なお、図１では、代表的な条件について述べたが、下記に示すような条件でも同様の効果が得られる。
【００２８】
＜Ａ−２．変形例＞
＜Ａ−２−１．変形例１＞
まず第１に、図１におけるバリア層４の上にバリア層４よりバンドギャップが小さい材料（例えばＧａＮ）からなるキャップ層１００が形成されていてもよい（図２）。このような構造にすることによって、バリア層４の荷電子帯が持ち上げられ、キャップ層１００表面から二次元電子ガス１１に至る間の障壁が高くなり、これによって表面にトラップされた電子による、空乏層の二次元電子ガス１１への影響を低減することができ、電流コラプス抑制の効果が得られる。
【００２９】
なお、このキャップ層１００は、アンドープのみならずｎ型の不純物がドーピングされていても良く、またキャップ層１００全体へのドーピングだけでなく、バリア層４との近傍にあるキャップ層１００の下層領域にのみｎ型不純物がドーピングされ、それより上層領域はアンドープである構造にしてもよい。
【００３０】
＜Ａ−２−２．変形例２＞
第２に、図１、図２におけるチャネル層３、バリア層４の間にこれらの層を形成する材料よりバンドギャップが大きい材料（例えばＡｌＮ）からなるスペーサ層１１０が形成されていてもよい（図３）。このような構造にすることによって、チャネル層３のバリア層４側に発生する二次元電子ガス１１の閉じ込め効果を大きくできるため、二次元電子ガス濃度が増大し、さらに合金散乱も減少するため移動度が向上し、トランジスタの大電流化すなわち高出力化することができる。
【００３１】
＜Ａ−２−３．変形例３＞
第３に、図１〜図３におけるバッファ層２、チャネル層３、スペーサ層１１０、バリア層４、キャップ層１００が、それぞれのバンドギャップの大きさをＥｇ２、Ｅｇ３、Ｅｇ１１０、Ｅｇ４、Ｅｇ１００とした場合に、
Ｅｇ３＜Ｅｇ２＜Ｅｇ４＜Ｅｇ１１０、Ｅｇ１００＜Ｅｇ４
という関係にあれば、より効果的に、ヘテロ接合電界効果型トランジスタを動作させ、且つ二次元電子ガス１１の閉じ込め向上により短チャンネル効果を抑制できる。さらに、キャップ層１００により電流コラプスを低減し、スペーサ層１１０により二次元電子ガス１１の濃度及び移動度を向上させることができる。
【００３２】
よって必ずしも、図１〜図３に示すようなＧａＮ、ＡｌＮ、ＡｌＧａＮである必要はなく、構成する元素の組成が異なるＡｌとＧａとＮのうち、Ｎを含む少なくとも２元素からなる窒化物半導体で構成されていればよく、例えば、バッファ層２、チャネル層３、スペーサ層１１０、バリア層４、キャップ層１００を構成する窒化物半導体をそれぞれＡｌX2Ｇａ1-X2Ｎ、ＡｌX3Ｇａ1-X3Ｎ、ＡｌX110Ｇａ1-X110Ｎ、ＡｌX4Ｇａ1-X4Ｎ、ＡｌX100Ｇａ1-X100Ｎとすると、
０≦Ｘ２＜１、０≦Ｘ３＜１、０＜Ｘ１１０≦１、０＜Ｘ４≦１、０≦Ｘ１００＜１、Ｘ３＜Ｘ２＜Ｘ４＜Ｘ１１０、Ｘ１００＜Ｘ４
という関係、即ち前述した５層のバンドギャップが、
Ｅｇ３＜Ｅｇ２＜Ｅｇ４＜Ｅｇ１１０、Ｅｇ１００＜Ｅｇ４
という関係を満たす窒化物半導体で構成されていればよい。またさらに、必ずしもＡｌとＧａとＮの３元素のうち、Ｎを含む少なくとも２元素からなる窒化物半導体で構成される必要もなく、５層のバンドギャップの関係を満たしていれば、例えばＩｎを加えたＡｌとＧａのうち、Ｎを含む少なくとも２種類からなる窒化物半導体で構成されていてもかまわない。
【００３３】
＜Ａ−２−４．変形例４＞
第４に、上記変形例３の構造においてバッファ層２、チャネル層３、スペーサ層１１０、バリア層４、キャップ層１００は、これらがＡｌとＧａとＮのうち、Ｎを含む少なくとも２元素からなる窒化物半導体で構成される場合（図１〜図３に示す構造はその一例）、バリア層４に大きな分極効果が発生するため、チャネル層３のバリア層４側に高濃度の二次元電子ガス１１を発生させることができる。従って、トランジスタの大電流化さらには高出力化に有利であり、より好ましい構造と言える。
【００３４】
＜Ａ−２−５．変形例５＞
第５に、ヘテロ接合電界効果型トランジスタは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌXＧａ1-XＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上記変形例４の構造において、チャネル層３に用いるＡｌx3Ｇａ1-x3ＮはよりＡｌ組成Ｘ３が高い（Ｘが１に近い）方が好ましい。また、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極９からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層４として用いるＡｌX4Ｇａ1-X4Ｎも同様によりＡｌ組成Ｘ４がより高い方（Ｘ３＜Ｘ４）が好ましい。
【００３５】
＜Ａ−２−６．変形例６＞
第６に、図１〜図３に示すバッファ層２、チャネル層３、バリア層４、スペーサ層１１０、キャップ層１００の各層の構成は、必ずしも同一組成の１層からなる構造である必要はなく、上記変形例３の構造と変形例５の構造とに示すバンドギャップの大きさの条件を満たせば、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても、或いはこれら各層が異なる数層からなる多層膜でもかまわない。また、これらの層には、上記窒化物半導体においてｎ型、ｐ型となる不純物が含まれていてもよい。
【００３６】
＜Ａ−２−７．変形例７＞
第７に、図１〜図３における半絶縁性のＳｉＣ基板１は、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ等でも良い。
【００３７】
＜Ａ−２−８．変形例８＞
第８に、図１〜図３におけるソース電極７及びドレイン電極８の下側の少なくとも一部の半導体層は、図４に示すように除去されていてもかまわない。このような構造にすることによって、チャネル層３のバリア層４側に発生する二次元電子ガス１１とソース／ドレイン電極７、８との間の抵抗を低減することができ、トランジスタの高効率化や大電流化による高出力化に有利であり、より好ましい構造と言える。
【００３８】
なお、図４においては、半導体表面からバリア層４下層近くに至る領域まで除去されているが、除去する深さ方向の限度は、チャネル層３とバリア層４との界面までとし、スペーサ層１１０を備えた構造の場合はスペーサ層１１０除去までを限度とすることで、ソース電極７及びドレイン電極８の下側の少なくとも一部の半導体層内が除去されていれば、上述の効果が得られる。
【００３９】
＜Ａ−２−９．変形例９＞
第９に、図１〜図４におけるソース／ドレイン電極７、８は、必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られれば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｐｔ、Ｖ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていてもかまわない。
【００４０】
＜Ａ−２−１０．変形例１０＞
第１０に、図１〜図４におけるゲート電極９は、ゲート電極９の底面がバリア層４の表面と接していなければ、バリア層４の表面と接触している場合に比べて電流コラプスを抑制することができる。同様に、キャップ層１００を設けた構造の場合、ゲート電極９の底面がキャップ層１００の表面と接していなければ、キャップ層１００の表面と接触している場合に比べて電流コラプスを抑制することができるために、必ずしもバリア層４と接していなくてもよく、例えば、バリア層４の内部と接触した構造（図５）や、キャップ層１００を設けた構造でキャップ層１００の内部と接触した構造（図６）や、キャップ層１００を設けた構造でキャップ層１００およびバリア層４の内部で接触した構造（図７）であってもよい。ただし、ゲート電極９直下の半導体層のエッチング深さを制御性よくエッチングするには、構造の異なる層をエッチングする際のレートの違いを用いて行うことが好ましく、その場合には、図７に示すようなゲート電極９の底面がバリア層４とキャップ層１００との界面付近と接する構造がより好ましい。
【００４１】
＜Ａ−２−１１．変形例１１＞
第１１に、図１〜図７におけるゲート電極９は、必ずしもこれらの図に示すように断面が四角形である必要はなく、例えば図８に示すようなＴ型やＹ型構造のゲート電極９１でもかまわない。このような構造にすることによって、ゲート電極９１が半導体と接触する面積を維持したまま、ゲート抵抗を低減することができる。
【００４２】
図８では、Ｔ型のゲート電極９１の傘下が絶縁膜１０と接していない構造を示したが、図９に示すように、Ｔ型のゲート電極９１の傘下が絶縁膜１０と接する構造にすることで、高電圧動作時においてゲート電極９１のドレイン電極８側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることができる。さらに、図１０に示すように、絶縁膜１０をゲート電極９１の傘下のみに形成することによって、ソース電極７とゲート電極９１との間や、ゲート電極９１とドレイン電極８との間に発生する容量を低減できることができ、高周波動作時の利得や効率を向上することができる可能となる。
【００４３】
＜Ａ−２−１２．変形例１２＞
第１２に、図１〜図１０における絶縁膜１０は、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉ、Ｚｒ、Ｔａ、Ｖ等のうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等、もしくはこれらから構成される多層膜などで形成されていてもかまわない。
【００４４】
＜Ａ−２−１３．変形例１３＞
第１３に、図１〜図１０におけるゲート電極９、９１は、必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いはＴｉＮ、ＷＮ、ＴａＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていてもかまわない。
【００４５】
＜Ａ−２−１４．変形例１４＞
第１４に、上述した構造はすべて個々に採用する必要はなく、例えば、図１１に示すような、それぞれを組み合わせた構造としてもよい。
【００４６】
＜Ａ−２−１５．変形例１５＞
第１５に、窒化物半導体からなるヘテロ接合電界効果型トランジスタにおける、二次元電子ガス１１の閉じ込めを向上する構造としては、図１に示したものの他に図１２に示すような、チャネル層３内にチャネル層３のバンドギャップよりも小さいバンドギャップを有する窒化物半導体層（バックバリア層１２０）の薄層を挿入した構造がある。このような構造にすることで、このバックバリア層１２０の上下のチャネル層３のバンドギャップが同じであっても、バックバリア層１２０の分極の効果により伝導帯にノッチを生じさせ、バックバリア層１２０の下層の伝導帯が持ち上げられることで形成される障壁によって、二次元電子ガス１１の閉じ込めを向上できる。
【００４７】
例えば、半絶縁性のＳｉＣ基板１上にＧａＮからなるバッファ層２、その上に、ＩｎＧａＮよりなるバックバリア層１２０を介して、ＧａＮよりなるチャネル層３が形成され、さらにその上には、ＡｌＧａＮからなるバリア層４が形成される。このエピ構造を用いたヘテロ接合電界効果型トランジスタにおいても同様に、ｎ型の不純物領域５は、ソース電極７及びドレイン電極８の下側の半導体層に、ｎ型不純物であるＳｉが高濃度にドーピングされた領域であり、望ましい不純物濃度や分布については、図１で説明したダブルヘテロの場合と同じである。
【００４８】
ただし、ＩｎＧａＮバックバリア構造に不純物領域５を形成した場合の不純物領域５の縦方向の下限端は、バッファ層２とバックバリア層１２０との界面より１０ｎｍ以上離れた位置に配置することで、バッファ層２とバックバリア層１２０との界面を流れるドレインリーク電流が低減できる構造となる。
【００４９】
このような構造にすることで、ソース・ドレイン電極７、８との低い接触抵抗および電極と二次元電子ガス１１間の低いアクセス抵抗を有するだけでなく、オフ状態でバックバリア層１２０とチャネル層３との界面を流れるドレインリーク電流を低減できることにより良好なサブスレッシュホルド特性を有することができ、さらにはバンドギャップが小さいバックバリア層１２０とゲート電極９間の耐圧の向上が可能となる。
【００５０】
なお、上記図１２では、代表的な条件について述べたが、上述の変形例１〜１４の条件を適用しても同様の効果が得られる。
【００５１】
ただし、変形例３のバンドギャップに関しては、例えば、バッファ層２、チャネル層３、スペーサ層１１０、バリア層４、キャップ層１００、バックバリア層１２０を構成する窒化物半導体をそれぞれＡｌX2Ｇａ1-X2Ｎ、ＡｌX3Ｇａ1-X3Ｎ、ＡｌX110Ｇａ1-X110Ｎ、ＡｌX4Ｇａ1-X4Ｎ、ＡｌX100Ｇａ1-X100Ｎ、ＩｎY120Ｇａ1-Y120Ｎとすると、
０≦Ｘ２＜１、０≦Ｘ３＜１、０＜Ｘ１１０≦１、０＜Ｘ４≦１、０≦Ｘ１００＜１、０＜Ｙ１２０≦１、Ｘ３≦Ｘ２＜Ｘ４＜Ｘ１１０、Ｘ１００＜Ｘ４
で、バンドギャップで表すと、
Ｅｇ１２０＜Ｅｇ３≦Ｅｇ２＜Ｅｇ４＜Ｅｇ１１０、Ｅｇ１００＜Ｅｇ４
という関係を満たす窒化物半導体で構成されていればよく、Ｉｎを加えたＡｌとＧａのうちＮを含む少なくとも２種類からなる窒化物半導体で構成されていてもかまわない。
【００５２】
なお、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等の形成された構造においてデバイスとして用いられる。
【００５３】
＜Ａ−３．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、半導体基板であるＳｉＣ基板１上に形成されたバッファ層２と、バッファ層２上に形成された、バッファ層２よりもバンドギャップが小さいチャネル層３と、チャネル層３上に形成された、チャネル層３よりもバンドギャップが大きいバリア層４と、バリア層４上に互いに離間して形成された、ソース、ドレイン電極７、８と、ソース、ドレイン電極７、８下から、バリア層４を通ってチャネル層３中にそれぞれ達する、不純物領域５とを備え、不純物領域５の下端は、バッファ層２に達しないことで、バッファ層２とチャネル層３との界面を流れるドレインリーク電流を低減し、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【００５４】
また、本発明にかかる実施の形態１によれば、半導体装置において、チャネル層３中に配設された、チャネル層３よりバンドギャップが小さいバックバリア層１２０をさらに備え、不純物領域５の下端は、バックバリア層１２０に達しないことで、バックバリア層１２０とチャネル層３との界面を流れるドレインリーク電流を低減し、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【００５５】
＜Ｂ．実施の形態２＞
＜Ｂ−１．製造方法＞
図１３〜図２５に、図１に示す構造を持つ窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す。これらの図において、図１〜図１２と同一の符号を付したものは同一またはこれに相当するものである。
【００５６】
まず図１３に示すように、ＳｉＣ基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することで、ＡｌＧａＮからなるバッファ層２、ＧａＮからなるチャネル層３、ＡｌＧａＮからなるバリア層４をそれぞれ下から順にエピタキシャル成長させる。
【００５７】
バッファ層２はＳｉＣ基板１上に形成され、バッファ層２上に形成されるチャネル層３は、バッファ層２よりもバンドギャップが小さい。さらにチャネル層３上に形成されるバリア層４は、チャネル層３よりもバンドギャップが大きい。
【００５８】
次に図１４に示すように、レジストパターン等をマスク１５として、ソース／ドレイン電極７、８を形成する領域の下側の少なくとも一部の半導体層内（バリア層４を介して、チャネル層３の一部まで）にイオン注入法などを用いて、注入ドーズ量１×１０13〜１×１０17（ｃｍ-2）、注入エネルギー１０〜１０００（ｋｅＶ）の条件で、窒化物半導体においてｎ型となるＳｉ等のイオン１６を所望の領域に打ち込み、その後の熱処理にて高濃度ｎ型の不純物領域５を形成する。不純物領域５は、バリア層４を通ってチャネル層３のまでそれぞれ達する。
【００５９】
この不純物領域５の不純物濃度は、結晶成長時に意図的にｎ型のＧａＮやＡｌＧａＮを形成するときに用いられるのと同等かそれ以上が望ましく例えば１×１０18ｃｍ-3以上、より好ましくは１×１０19ｃｍ-3以上か、またはより高い濃度である。
【００６０】
ｎ型の不純物領域５内の、不純物の望ましい分布の一つとして、ソース電極７及びドレイン電極８下の半導体表面から電子の流れるバリア層４とチャネル層３との界面とそれよりチャネル層３側に１０ｎｍ程度までの領域で、１×１０18ｃｍ-3以上といった、高い不純物濃度を有する構造が挙げられるが、このような不純物分布を形成する注入量と注入エネルギーの決め方としては、モンテカルロ計算によって注入エネルギーや照射対象物の構造をパラメータにしてイオンの飛程をシミュレートすることで、上記条件を満たす注入エネルギーや注入ドーズ量を決めることができる。
【００６１】
また、注入されたイオンによりバリア層４を構成する原子（Ａｌ、Ｇａ、Ｉｎ、Ｎ等）が真空中に跳ね飛ばされるのを抑制するために、バリア層４上に１０〜１００ｎｍ程度の窒化膜（ＳｉＮx、ＡｌＮ等）あるいは酸化膜等（ＳｉＯ2、Ａｌ2Ｏ3等）を形成した後、注入マスクとしてのレジストパターンを形成しても良い。その後、熱処理を行い注入したイオンを活性化させることによって、ソース電極７及びドレイン電極８の下側の高濃度ｎ型の不純物領域５を低抵抗化する。この熱処理の際に、半導体表面からの窒素原子が抜けるのを防止するためにバリア層４上に、１０〜１００ｎｍ程度の窒化膜（ＳｉＮx、ＡｌＮ等）、酸化膜等（ＳｉＯ2、Ａｌ2Ｏ3等）で窒化物半導体表面を被った後に熱処理を行っても良い。
【００６２】
次に図１５に示すように、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｐｔ、Ｖ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜から成るソース電極７及びドレイン電極８を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する。ソース電極７及びドレイン電極８は、不純物領域５が形成されたバリア層４上に、それぞれ離間して形成される。電極形成後に熱処理を行い半導体層との反応層（合金層）の形成により、接触抵抗およびアクセス抵抗の更なる低減を行っても良い。
【００６３】
次に図１６に示すように、トランジスタを作製する領域外のバッファ層２、チャネル層３、バリア層４に、例えばＨｅ、Ｎ、Ｏ、Ｍｇ、Ａｒ、Ｃａ、Ｆｅ、Ｚｎ、Ｓｒ、Ｂａ等のイオン１７を照射するイオン注入法やエッチングなどを用いて素子分離領域６を形成する。図１６にはイオン注入法による方法を示した。
【００６４】
次に図１７に示すように、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いはＴｉＮ、ＷＮ、ＴａＮ等の窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極９を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する。
【００６５】
次に図１８に示すように、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉ、Ｚｒ、Ｔａ、Ｖ等のうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物等、もしくはこれらから構成される多層膜からなる絶縁膜１０を、プラズマＣＶＤ法、ｃａｔ−ＣＶＤ法やスパッタ法によって形成する。
【００６６】
以上の方法により、図１に示す構造を持ったヘテロ接合電界効果型トランジスタが作製できる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。また以上では、エピ結晶作製後の製造工程順の一例として、ソース／ドレイン電極下への低抵抗層の形成およびその上の電極形成、素子分離形成、ゲート電極形成、絶縁膜形成の順で記載したが、ゲート電極形成後に素子分離を行ってもよく、また絶縁膜形成を行い、ゲート形成領域の絶縁膜を除去した後に、ゲート電極を形成してもよく、絶縁膜形成後に素子分離を行い、ゲート形成領域の絶縁膜を除去した後に、ゲート電極を形成してもよい。
【００６７】
なお、上記では、代表的な条件について述べたが、下記に示すような条件でも本発明の効果が得られる窒化物半導体からなるヘテロ接合電界効果型トランジスタを作製できる。
【００６８】
＜Ｂ−２．変形例＞
＜Ｂ−２−１．変形例１＞
第１に、図１３に示すバリア層４を成長した後に、バリア層４を形成する材料よりバンドギャップが小さい材料からなるキャップ層１００を続けて形成すれば、実施の形態１における変形例１の、図２に示すような構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００６９】
＜Ｂ−２−２．変形例２＞
第２に、図１３に示すチャネル層３を成長した後に、バリア層４を形成する材料よりバンドギャップが大きい材料からなるスペーサ層１１０を形成し、その後バリア層４およびキャップ層１００を続けて形成すれば、実施の形態１における変形例２の、図３に示すような構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００７０】
＜Ｂ−２−３．変形例３＞
第３に、図１３に示すバッファ層２、チャネル層３、バリア層４、キャップ層１００、スペーサ層１１０の成長時に、窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、或いは、ｎ型ドーパントの原料ガスとなるシラン等の流量や圧力、温度、時間を調整し、バッファ層２、チャネル層３、バリア層４、キャップ層１００、スペーサ層１１０を所望の組成、膜厚、ドーピング濃度とすることで、実施の形態１における変形例１〜６および１５に示したさまざまな窒化物半導体ヘテロ接合電界効果型トランジスタを作製することができる。
【００７１】
＜Ｂ−２−４．変形例４＞
第４に、図１４に示すソース／ドレイン電極７、８形成領域へのｎ型不純物となるイオン注入前に、図１９に示すように、レジストパターン等をマスク１５として、Ｃｌ2等を用いたドライエッチング法などにて、ソース電極７とドレイン電極８を形成する領域の下側の少なくとも一部の半導体層内を除去することによって、実施の形態１における変形例８の、図４に示すような構造の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することができる。なお、ソース・ドレイン電極７、８形成領域下側への低抵抗層形成工程は、このエッチング工程より先でも後からでもよい。低抵抗層上にリフトオフ法等によりソース・ドレイン電極７、８を形成し、図４に示すような構造の窒化物半導体ヘテロ接合電界効果型トランジスタが作製できる。
【００７２】
＜Ｂ−２−５．変形例５＞
第５に、図１７に示すゲート電極９を形成する前に、レジストパターン等をマスク１５として、Ｃｌ2等を用いたドライエッチング法などにてゲート電極９を形成するゲート形成領域１３のバリア層４を除去する（図２０）。エッチングを行う際に、エッチング時間やガス流量を調整し、所望のエッチング深さが形成でき、その後図１７で示した方法でゲート電極を形成することで、実施の形態１における変形例１０の、図５に示した様なリセス深さをもつ構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。また、キャップ層１００を設けた構造において図１７に示すゲート電極９を形成する前に、上記製造方法と同様にレジストパターン等をマスク１５として、Ｃｌ2等を用いたドライエッチング法などにてゲート電極９を形成するゲート形成領域１３のキャップ層１００を除去する（図２１）。この際、キャップ層１００とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系のガスに加えて例えば酸素やＳＦ6等のフッ素系のガスを用いることによって、選択的にキャップ層１００だけエッチングすることが可能となり、エッチング深さの制御性がよくなる。さらに、キャップ層１００だけでなくバリア層４の所望の深さまでエッチングを行っても良く（図２２）、その後図１７で示した方法でゲート電極を形成することで、実施の形態１における変形例１０の、図６や図７に示した様々なリセス深さをもつ構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００７３】
＜Ｂ−２−６．変形例６＞
第６に、図１７のゲート電極形成前に半導体表面を、例えば蒸着法やプラズマＣＶＤ法、Ｃａｔ−ＣＶＤ法などを用いて、Ａｌ、Ｇａ、Ｓｉ、Ｈｆ、Ｔｉ、Ｚｒ、Ｔａ、Ｖ等のうち少なくとも１種類以上の原子を含む酸化物、窒化物、酸窒化物等からなる絶縁膜１０を堆積し、ゲート電極９を形成するゲート形成領域１３に開口を持つレジストマスクや酸化膜マスク等を介してドライエッチングあるいはウェットエッチングにてゲート形成領域１３の絶縁膜１０を除去する（図２３）。マスク除去後、エッチングにて開口した絶縁膜１０の開口よりも広い開口を有するレジストパターンを利用して蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法等によってゲート電極９１を形成することで、実施の形態１における変形例１１の、図９に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。
【００７４】
なお、最終的にデバイスとして使用するにはソース／ドレイン電極７、８上を覆った絶縁膜１０の一部を、例えばフッ酸等を用いてウェットエッチングして除去した後、配線を形成する必要がある。また、絶縁膜１０を形成後にウェットエッチングで容易に除去できる絶縁膜、たとえばＳｉＯのような絶縁膜２１０を形成する。ゲート電極９を形成するゲート形成領域１３に開口を持つレジストマスクや酸化膜マスク等を介してドライエッチングやウェットエッチングにてゲート形成領域１３の絶縁膜２１０および絶縁膜１０を順次除去する（図２４）。マスク除去後、エッチングにて開口した絶縁膜２１０および絶縁膜１０の開口よりも広い開口を有するレジストパターンを利用して蒸着法によってゲートメタルとなる電極金属を堆積し、リフトオフ法等によってゲート電極９１を形成する。ウェットエッチングされやすい絶縁膜２１０を例えばバッファードフッ酸によって除去することで、ゲート電極９１の傘下の絶縁膜２１０がない構造である、実施の形態１における変形例１１の、図８に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。
【００７５】
さらに、ウェットエッチングの処理条件（時間や濃度）を調整することによって、所望の領域の絶縁膜２１０を残した実施の形態１における変形例１１の、図１０に示す構造の窒化物半導体電界効果型トランジスタを作製することができる。
【００７６】
＜Ｂ−２−７．変形例７＞
第７に、本実施の形態２の変形例５に記したゲートリセス構造を形成した後に、本実施の形態２の変形例６に記したゲート形状を形成してもよい。
【００７７】
＜Ｂ−２−８．変形例８＞
第８に、図１４、図１５に示すソース・ドレイン電極形成領域下の低抵抗領域である不純物領域５の形成およびソース電極７及びドレイン電極８の形成、図１６に示す素子分離領域６の形成、図１７に示すゲート電極９の形成、図１８に示す絶縁膜１０の形成の各工程は必ずしもこの順に行う必要はなく、工程の順番を入れ替えても良い。例えば、ソース／ドレイン電極７、８を形成する前に、素子分離領域６を形成してもかまわない。また、絶縁膜１０を形成したあとにゲート電極９を形成してもよい。
【００７８】
＜Ｂ−２−９．変形例９＞
第９に、上述したプロセスはすべて個々に採用する必要はなく、それぞれを組み合わせたプロセスにより図１１に示すような構造が形成できる。
【００７９】
＜Ｂ−２−１０．変形例１０＞
第１０に、ＳｉＣ基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することで、ＧａＮからなるバッファ層２、ＧａＮからなるチャネル層３、ＩｎＧａＮからなるバックバリア層１２０、ＡｌＧａＮからなるバリア層４をそれぞれ下から順にエピタキシャル成長させることで（図２５）、実施の形態１における変形例１５の、図１２に示すような構造の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。バックバリア層１２０は、チャネル層３よりもバンドギャップが小さく、チャネル層３中に配設される。
【００８０】
＜Ｂ−２−１１．変形例１１＞
第１１に、窒化物半導体からなる、バッファ層２、バックバリア層１２０、チャネル層３、バリア層４が実施の形態１における変形例１５に記載のバンドギャップの関係を満たす層構造を、本実施の形態２の変形例１０に記載の方法でエピタキシャル成長させることで、実施の形態１における変形例１５の窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００８１】
＜Ｂ−２−１２．変形例１２＞
第１２に、本実施の形態２の変形例１０、１１記載の層構造を有したエピタキシャル基板に、本実施の形態２の変形例１〜９までの方法を用いることで窒化物半導体へテロ接合電界効果型トランジスタを作製することができる。
【００８２】
＜Ｂ−３．効果＞
本発明にかかる実施の形態２によれば、半導体装置の製造方法において、（ａ）半導体基板であるＳｉＣ基板１上に、バッファ層２を形成する工程と、（ｂ）バッファ層２上に、バッファ層２よりもバンドギャップが小さいチャネル層３を形成する工程と、（ｃ）チャネル層３上に、チャネル層３よりもバンドギャップが大きいバリア層４を形成する工程と、（ｄ）バリア層４上に互いに離間して、ソース、ドレイン電極７、８を形成する工程と、（ｅ）工程（ｄ）に先立って、ソース、ドレイン電極７、８下から、バリア層４を通ってチャネル層３中にそれぞれ達する、不純物領域５を形成する工程とを備え、工程（ｅ）において、不純物領域５の下端は、バッファ層２に達しないように形成されることで、バッファ層２とチャネル層３との界面を流れるドレインリーク電流を低減し、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【００８３】
また、本発明にかかる実施の形態２によれば、半導体装置の製造方法において、（ｆ）工程（ｃ）に先立って、チャネル層３中に配設された、チャネル層３よりバンドギャップが小さいバックバリア層１２０を形成する工程をさらに備え、工程（ｅ）において、不純物領域５の下端は、バックバリア層１２０に達しないように形成されることで、バックバリア層１２０とチャネル層３との界面を流れるドレインリーク電流を低減し、サブスレッシュホルド特性の改善による短チャンネル効果の抑制や耐圧の向上が可能となり、トランジスタ特性や信頼性が向上する。
【符号の説明】
【００８４】
１ ＳｉＣ基板、２ バッファ層、３ チャネル層、４ バリア層、５ 不純物領域、６ 素子分離領域、７ ソース電極、８ ドレイン電極、９，９１ ゲート電極、１０，２１０ 絶縁膜、１１ 二次元電子ガス、１３ ゲート形成領域、１５ マスク、１６，１７ イオン、１００ キャップ層、１１０ スペーサ層、１２０ バックバリア層。
【特許請求の範囲】
【請求項１】
半導体基板上に形成された、バッファ層と、
前記バッファ層上に形成された、前記バッファ層よりもバンドギャップが小さいチャネル層と、
前記チャネル層上に形成された、前記チャネル層よりもバンドギャップが大きいバリア層と、
前記バリア層上に互いに離間して形成された、ソース、ドレイン電極と、
前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域とを備え、
前記不純物領域の下端は、前記バッファ層に達しない、
半導体装置。
【請求項２】
前記チャネル層中に配設された、前記チャネル層よりバンドギャップが小さいバックバリア層をさらに備え、
前記不純物領域の下端は、前記バックバリア層に達しない、
請求項１に記載の半導体装置。
【請求項３】
（ａ）半導体基板上に、バッファ層を形成する工程と、
（ｂ）前記バッファ層上に、前記バッファ層よりもバンドギャップが小さいチャネル層を形成する工程と、
（ｃ）前記チャネル層上に、前記チャネル層よりもバンドギャップが大きいバリア層を形成する工程と、
（ｄ）前記バリア層上に互いに離間して、ソース、ドレイン電極を形成する工程と、
（ｅ）前記工程（ｄ）に先立って、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域を形成する工程とを備え、
前記工程（ｅ）において、前記不純物領域の下端は、前記バッファ層に達しないように形成される、
半導体装置の製造方法。
【請求項４】
（ｆ）前記工程（ｃ）に先立って、前記チャネル層中に配設された、前記チャネル層よりバンドギャップが小さいバックバリア層を形成する工程をさらに備え、
前記工程（ｅ）において、前記不純物領域の下端は、前記バックバリア層に達しないように形成される、
請求項３に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に形成された、バッファ層と、
前記バッファ層上に形成された、前記バッファ層よりもバンドギャップが小さいチャネル層と、
前記チャネル層上に形成された、前記チャネル層よりもバンドギャップが大きいバリア層と、
前記バリア層上に互いに離間して形成された、ソース、ドレイン電極と、
前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域とを備え、
前記不純物領域の下端は、前記バッファ層に達しない、
半導体装置。
【請求項２】
前記チャネル層中に配設された、前記チャネル層よりバンドギャップが小さいバックバリア層をさらに備え、
前記不純物領域の下端は、前記バックバリア層に達しない、
請求項１に記載の半導体装置。
【請求項３】
（ａ）半導体基板上に、バッファ層を形成する工程と、
（ｂ）前記バッファ層上に、前記バッファ層よりもバンドギャップが小さいチャネル層を形成する工程と、
（ｃ）前記チャネル層上に、前記チャネル層よりもバンドギャップが大きいバリア層を形成する工程と、
（ｄ）前記バリア層上に互いに離間して、ソース、ドレイン電極を形成する工程と、
（ｅ）前記工程（ｄ）に先立って、前記ソース、ドレイン電極下から、前記バリア層を通って前記チャネル層中にそれぞれ達する、不純物領域を形成する工程とを備え、
前記工程（ｅ）において、前記不純物領域の下端は、前記バッファ層に達しないように形成される、
半導体装置の製造方法。
【請求項４】
（ｆ）前記工程（ｃ）に先立って、前記チャネル層中に配設された、前記チャネル層よりバンドギャップが小さいバックバリア層を形成する工程をさらに備え、
前記工程（ｅ）において、前記不純物領域の下端は、前記バックバリア層に達しないように形成される、
請求項３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１１−２３３６１２（Ｐ２０１１−２３３６１２Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１００５５４（Ｐ２０１０−１００５５４）
【出願日】平成２２年４月２６日（２０１０．４．２６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２６日（２０１０．４．２６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
[ Back to top ]