半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
【課題】簡便な手法によってエピタキシャル基板の障壁層表面の平坦性を向上させ、ショットキーコンタクト特性の優れたエピタキシャル基板を実現する方法を提供する。
【解決手段】半導体素子用のエピタキシャル基板を製造する方法が、下地基板の上に、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、障壁層形成工程における加熱温度よりも１００℃以上２５０℃以下高い加熱温度で障壁層が形成された下地基板を加熱することにより、障壁層の表面平坦性を向上させる平坦化処理工程と、を備える。
【解決手段】半導体素子用のエピタキシャル基板を製造する方法が、下地基板の上に、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、障壁層形成工程における加熱温度よりも１００℃以上２５０℃以下高い加熱温度で障壁層が形成された下地基板を加熱することにより、障壁層の表面平坦性を向上させる平坦化処理工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体により構成される、多層構造を有するエピタキシャル基板、特に、電子デバイス用の多層構造エピタキシャル基板に関する。
【背景技術】
【０００２】
窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。
【０００３】
ＨＥＭＴ素子用基板の下地基板として、例えばシリコンやＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いることがある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、２次元電子ガスの空間的な閉じ込めを促進する目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。
【０００４】
チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成するという、最も一般的な構成の窒化物ＨＥＭＴ素子の場合、ＨＥＭＴ素子用基板に内在する二次元電子ガスの濃度は、障壁層を形成するＡｌＧａＮのＡｌＮモル分率の増加に伴い増加することが知られている（例えば、非特許文献２参照）。二次元電子ガス濃度を大幅に増やすことができれば、ＨＥＭＴ素子の可制御電流密度、すなわち取り扱える電力密度を大幅に向上させることが可能と考えられる。
【０００５】
また、チャネル層をＧａＮにて形成し、障壁層をＩｎＡｌＮにて形成したＨＥＭＴ素子のように、ピエゾ分極効果への依存が小さくほぼ自発分極のみにより高い濃度で二次元電子ガスを生成できる歪の少ない構造を有するＨＥＭＴ素子も注目されている（例えば、非特許文献３参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896
【非特許文献２】"Gallium Nitride Based High Power Heterojuncion Field Effect Transistors: process Development and Present Status at USCB", Stacia Keller, Yi-Feng Wu, Giacinta Parish, Naiqian Ziang, Jane J. Xu, Bernd P. Keller, Steven P. DenBaars, and Umesh K. Mishra, IEEE Trans. Electron Devices 48, (2001), 552
【非特許文献３】"Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, 673
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このようなＨＥＭＴ素子あるいはその作製に用いる多層構造体であるＨＥＭＴ素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。各々の課題につき、活発な取組みがなされている。
【０００８】
そうした課題の１つとして、ゲート電極と障壁層とのショットキーコンタクト特性の向上がある。例えば、チャネル層をＡｌＧａＮにて形成し、障壁層をＩｎＡｌＧａＮにて形成したＩｎＡｌＧａＮ／ＡｌＧａＮヘテロ構造を有する、半導体素子用のエピタキシャル基板を用いて、ショットキーダイオードを作製した場合、逆方向リーク電流が大きいという問題がある。本発明の発明者は、この問題を解決するべく鋭意検討する過程で、逆方向リーク電流の大きいデバイスほど障壁層表面の二乗平均粗さ（ＲＭＳ）が大きく、また該表面に突起が多数存在することを見出している。
【０００９】
一方で、Ｉｎを含むIII族窒化物層のエピタキシャル形成は、Ｉｎ原子の脱離を避けるべく比較的低温で行う必要があるため、障壁層の形成時にその表面平坦性を確保することは難しいという問題がある。
【００１０】
本発明は上記課題に鑑みてなされたものであり、簡便な手法によって半導体素子用エピタキシャル基板の障壁層表面の平坦性を向上させ、ショットキーコンタクト特性の優れた半導体素子用のエピタキシャル基板を実現する方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、請求項１の発明は、半導体素子用のエピタキシャル基板を製造する方法であって、下地基板の上に、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、前記障壁層形成工程における加熱温度よりも１００℃以上２５０℃以下高い加熱温度で前記障壁層が形成された前記下地基板を加熱することにより、前記障壁層の表面平坦性を向上させる平坦化処理工程と、を備えることを特徴とする。
【００１２】
請求項２の発明は、請求項１に記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程においては、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気中で前記障壁層が形成された前記下地基板を加熱する、ことを特徴とする。
【００１３】
請求項３の発明は、請求項１または請求項２に記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程おいては、前記障壁層形成工程における加熱状態から連続して前記下地基板をさらに昇温させることにより前記下地基板を加熱する、ことを特徴とする。
【００１４】
請求項４の発明は、請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程における加熱時間が３０分以上である、ことを特徴とする。
【００１５】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記チャネル層の上に、ＡｌＮからなるスペーサ層を形成するスペーサ層形成工程、をさらに備え、前記スペーサ層の上に前記障壁層を形成する、ことを特徴とする。
【００１６】
請求項６の発明は、半導体素子用エピタキシャル基板であって、請求項１ないし請求項５のいずれかに記載の製造方法を用いて作製されてなる。
【００１７】
請求項７の発明は、半導体素子用のエピタキシャル基板であって、下地基板と、前記下地基板の上に形成された、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、前記チャネル層の上に形成された、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備え、前記障壁層の表面の二乗平均粗さが０．３ｎｍ以下である、ことを特徴とする。
【００１８】
請求項８の発明は、請求項７に記載の半導体素子用エピタキシャル基板であって、前記チャネル層と前記障壁層との間に、ＡｌＮからなるスペーサ層、をさらに備えることを特徴とする。
【００１９】
請求項９の発明は、半導体素子であって、請求項７または請求項８に記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる。
【００２０】
請求項１０の発明は、半導体素子であって、下地基板と、前記下地基板の上に形成された、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、前記チャネル層の上に形成された、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、前記障壁層の上に形成された、ソース電極、ドレイン電極、およびゲート電極と、を備え、前記障壁層と前記ゲート電極との接合界面の二乗平均粗さが０．３ｎｍ以下である、ことを特徴とする。
【発明の効果】
【００２１】
請求項１ないし請求項６の発明によれば、Ｉｎを含むIII族窒化物からなるにも関わらず、表面の二乗平均粗さが０．３ｎｍ以下にまで低減されてなる、表面平坦性の優れた障壁層を備えたエピタキシャル基板が実現される。これにより、逆方向リーク電流の小さい、ショットキーコンタクト特性の優れたエピタキシャル基板あるいは半導体素子が実現される。
【００２２】
請求項７ないし請求項１０の発明によれば、逆方向リーク電流の小さい、ショットキーコンタクト特性の優れたエピタキシャル基板あるいは半導体素子が実現される。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態に係るエピタキシャル基板１０Ａと、これを用いて作製されたＨＥＭＴ素子１０の構成を概略的に示す断面模式図である。
【図２】熱処理を行っていないエピタキシャル基板１０Ａについての、障壁層５の表面５ａのＡＦＭ像である。
【図３】熱処理を行ったエピタキシャル基板１０Ａについての、障壁層５の表面５ａのＡＦＭ像である。
【図４】障壁層５の表面のＲＭＳの値と、当該表面にショットキー接合電極を形成して測定した２０Ｖ印加時の逆方向リーク電流の値との関係をプロットしたグラフである。
【図５】実施例１の熱処理条件と評価結果とを、一覧にして示す図である。
【図６】実施例１について、ＲＭＳの値を加熱時間に対してプロットしたグラフである。
【図７】実施例１について、逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
【図８】実施例２について、ＲＭＳの値を加熱時間に対してプロットしたグラフである。
【図９】実施例２について、逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
【図１０】実施例３について、ＲＭＳの値を加熱時間に対してプロットしたグラフである。
【図１１】実施例３について、逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
【図１２】実施例４の熱処理条件と評価結果とを、一覧にして示す図である。
【図１３】実施例５の熱処理条件と評価結果とを、一覧にして示す図である。
【発明を実施するための形態】
【００２４】
＜エピタキシャル基板の構成＞
図１は、本発明の実施の形態に係るエピタキシャル基板１０Ａと、これを用いて作製されたＨＥＭＴ素子１０の構成を概略的に示す断面模式図である。エピタキシャル基板１０Ａは、基板１と、バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５とが積層形成された構成を有する。バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５とはいずれも、ＭＯＣＶＤ法（有機金属化学気相成長法）を用いてエピタキシャル形成される（詳細は後述）のが好適な一例である。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。
【００２５】
以降においては、各層の形成にＭＯＣＶＤ法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、ＭＢＥ、ＨＶＰＥ、ＬＰＥなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。
【００２６】
基板（下地基板）１は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶サファイア基板を用いるのが好適な一例であるが、６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、Ｓｉ、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライトなどからなる基板を用いる態様であってもよい。
【００２７】
また、バッファ層２は、その上に形成されるチャネル層３、スペーサ層４、および障壁層５の結晶品質を良好なものとするべく、ＧａＮにて数十ｎｍ程度の厚みに形成される層である。２０ｎｍの厚みに形成するのが好適な一例である。
【００２８】
チャネル層３は、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物（第１のIII族窒化物）にて、数μｍ程度の厚みに形成される層である。２μｍの厚みに形成するのが好適な一例である。本実施の形態においては、チャネル層３は、ｘ１＝０、０≦ｙ１≦０．３なる組成範囲をみたすように形成される。０．３＜ｙ１≦１とした場合には、チャネル層３自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板１０Ａを得ることが困難となる。
【００２９】
一方、障壁層５は、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ただし、ｘ２＋ｙ２＋ｚ２＝１）なる組成式で表されるIII族窒化物（第２のIII族窒化物）にて、数ｎｍ〜数十ｎｍ程度の厚みに形成される層である。本実施の形態に係るエピタキシャル基板１０Ａは、後述する製法にて作製されることで、障壁層５が、ほぼ原子レベルで平坦な、極めて優れた表面平坦性を有する点において特徴的である。具体的には、障壁層５は、その表面５ａの二乗平均粗さ（ＲＭＳ）の値が０．３ｎｍ以下にまで低減されたものとなっている。なお、本実施の形態において、ＲＭＳの値はＡＦＭ（原子間力顕微鏡）の測定データ（測定範囲３μｍ角）に基づいて求めるものとする。障壁層５がこのような表面形態を有することの作用効果については後述する。
【００３０】
スペーサ層４は、チャネル層３と障壁層５との間に設けられる層である。ただし、エピタキシャル基板１０Ａにおいて、スペーサ層４は必須の構成要素ではない。スペーサ層４は、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成を有し、少なくともＡｌを含み、かつ、障壁層５のバンドギャップ以上のバンドギャップを有するIII族窒化物（第３のIII族窒化物）にて、０．５ｎｍ以上３ｎｍ以下の範囲の厚みで形成される層である。この範囲内であれば、シート抵抗やコンタクト抵抗といったエピタキシャル基板の特性に影響を及ぼさないことが確認されている。１ｎｍの厚みに形成するのが好適な一例である。
【００３１】
好ましくは、スペーサ層４はｘ３＝０かつ０≦ｚ３≦０．０５であるように形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層４はＡｌＮ（ｘ３＝０、ｙ３＝１、ｚ３＝０）にて形成される。係る場合、スペーサ層４がＡｌとＮの二元系化合物となるので、Ｇａを含む３元系化合物の場合よりもさらに合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上することとなる。
【００３２】
また、図１に示すように、障壁層５の上にさらに、ソース電極６と、ドレイン電極７と、ゲート電極８とを設けることで、ＨＥＭＴ素子１０が構成される。係る場合、ソース電極６とドレイン電極７とは、それぞれに十数ｎｍ〜数百ｎｍ程度の厚みを有するＴｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極として形成するのが好適である。係るソース電極６およびドレイン電極７は、障壁層５との間にオーミック性接触を有する態様にて形成される。一方、ゲート電極８は、それぞれに十数ｎｍ〜数百ｎｍ程度の厚みを有するＰｄ／Ａｕからなる多層金属電極として生成するのが好適である。ゲート電極８は、障壁層５との間にショットキー性接触を有する態様にて形成される。
【００３３】
なお、ソース電極６およびドレイン電極７に用いる金属は、本発明における半導体エピタキシャル基板に対し良好なオーミック性接触が得られる限り、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属に限定されるものでなく、例えばＴｉ／Ａｌ／Ｐｔ／Ａｕあるいは、Ｔｉ／Ａｌなどを用いることができる。また、ゲート電極８に用いられる金属についても、本発明における半導体エピタキシャル基板に対し良好なショットキー性接触が得られる限り、Ｐｄ／Ａｕに限定されるものでなく、例えばＰｄ／Ｔｉ／ＡｕやＰｔ／Ａｕ、Ｎｉ／Ａｕなども用いることができる。
【００３４】
以上のような層構成を有するエピタキシャル基板１０Ａにおいては、チャネル層３と障壁層５との界面（スペーサ層４を備える場合は、スペーサ層４を含む領域が）ヘテロ接合界面となる。当該界面には、主に自発分極効果により、二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。
【００３５】
なお、二次元電子ガスを好適に生成させるために、当該界面は、平均粗さが０．１ｎｍ〜３ｎｍの範囲にあり、二乗平均粗さが０．１ｎｍ〜３ｎｍの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。また、好ましくは、当該界面は、平均粗さが０．１ｎｍ〜１ｎｍの範囲にあり、二乗平均粗さが０．１ｎｍ〜１ｎｍの範囲にあるように形成される。
【００３６】
＜エピタキシャル基板の作製方法＞
次に、上述のような表面形態を有する障壁層５を備えたエピタキシャル基板１０Ａを作製する方法を説明する。
【００３７】
エピタキシャル基板１０Ａの作製は、公知のＭＯＣＶＤ装置を用いて行うことができる。具体的には、Ｉｎ、Ａｌ、Ｇａについての有機金属（ＭＯ）原料ガス（ＴＭＩ（トリメチルインジウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム））と、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるＭＯＣＶＤ装置を用いる。
【００３８】
まず、例えば２インチ径のＣ面サファイア基板などを基板１として用意し、該基板１を、ＭＯＣＶＤ装置のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ圧力を５ｋＰａ〜５０ｋＰａの間の所定の値（例えば３０ｋＰａ）に保ちつつ、水素／窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。なお、本発明においては、基板１に対する加熱温度であるサセプタ温度によって各層の形成温度や熱処理温度を表現するものとする。
【００３９】
サセプタ温度がバッファ層形成温度である４００℃〜６００℃の間の所定温度（例えば５００℃）に達すると、Ｇａ原料ガスとアンモニアガスをリアクタ内に導入し、バッファ層２としてのＧａＮ層を形成する。あるいは、係るバッファ層２の形成に先立ち、サセプタ温度をいったん１１００℃〜１２００℃程度の高温（例えば１１５０℃）に保持して基板１のサーマルクリーニングを行う態様であってもよい。
【００４０】
バッファ層２が形成されると、サセプタ温度を所定のチャネル層形成温度Ｔ１（℃）に保ち、有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層３としてのＩｎx1Ａｌy1Ｇａz1Ｎ層を形成する。ここで、チャネル層形成温度Ｔ１は、１０００℃≦Ｔ１≦１２００℃なる温度範囲から定められる値（例えば１１００℃）である。
【００４１】
チャネル層３が形成されると、引き続き、スペーサ層４としてＩｎx3Ａｌy3Ｇａz3Ｎ層を形成する。スペーサ層４の形成は、サセプタ温度をチャネル層形成温度Ｔ１（℃）に保ったまま、リアクタ内を水素／窒素混合フロー状態の雰囲気に保ち、リアクタ圧力を目標組成に応じた値とした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入することにより行う。
【００４２】
スペーサ層４が形成されると、次いで、サセプタ温度を所定の障壁層形成温度Ｔ２（℃）に保ち、リアクタ内に窒素ガス雰囲気を形成する。障壁層形成温度Ｔ２は、６００℃≦Ｔ２≦９５０℃なる温度範囲から、形成しようとする障壁層５におけるＩｎ組成に応じて定められる値（例えば７５０℃）である。その際、リアクタ内圧力は１ｋＰａ〜３０ｋＰａの間の所定の値（例えば１０ｋＰａ）に保たれるようにする。
【００４３】
続いて、アンモニアガスと、障壁層５の組成に応じた流量比の有機金属原料ガスとを、いわゆるＶ／III比が３０００以上２００００以下の間の所定の値となるようにリアクタ内に導入し、障壁層５としてのＩｎｘ２Ａｌy2Ｇａz2Ｎ層を所定の厚みに形成する。なお、障壁層５の好ましい成長レートの範囲は０．０１〜０．１μｍ／ｈである。
【００４４】
本実施の形態においては、障壁層５の作製に際して、有機金属原料のバブリング用ガスおよびキャリアガスに、全て窒素ガスを用いるものとする。すなわち、原料ガス以外の雰囲気ガスが窒素ガスのみであるようにする。これにより、リアクタ内の窒素分圧が大きくなるため、アンモニア分子の分解速度が比較的低い温度域であっても、Ｉｎと窒素との反応を高活性状態で進行させることができる。結果として、Ｉｎを含有する窒化物にて障壁層５を構成する場合であっても、これを安定的に形成することができる。また、障壁層５の電子構造を理想的な状態で維持することができるので、二次元電子ガス領域３ｅにおける、高濃度での二次元電子ガスの生成が実現される。なお、障壁層５の作製に際し、雰囲気に水素ガスを意図的に混入させることは、障壁層５の表面平坦性を劣化させ、なおかつ二次元電子ガス濃度の低下を生じさせるおそれがあるために好ましくない。
【００４５】
障壁層５が形成されると、層構成上は、エピタキシャル基板１０Ａが得られたことになる。しかしながら、ここまでの手順が完了したのみでは、障壁層５は上述のような原子レベルでの平坦性を有するものとはなっていない。図２は、障壁層５の表面５ａのＡＦＭ（原子間力顕微鏡）像である。図２からは、表面５ａには多数の突起が存在することが確認される。
【００４６】
そこで、本実施の形態においては、障壁層５の形成に連続して、該障壁層５の表面平坦性を向上させる処理（平坦化処理）を行う。
【００４７】
具体的には、障壁層５の形成後もエピタキシャル基板１０Ａを降温させることなく、サセプタ温度を障壁層形成温度Ｔ２から平坦化処理温度Ｔ３（℃）に上昇させ、係る平坦化処理温度Ｔ３でエピタキシャル基板１０Ａを保持する熱処理を行う。平坦化処理温度Ｔ３は障壁層形成温度Ｔ２よりも１００℃以上２５０℃以下の範囲で高い温度に設定される。その際、障壁層５の形成が終了した時点で有機金属原料ガスの供給は停止され、その後の熱処理は、アンモニアガスまたはキャリアガスである窒素ガスのみの雰囲気、またはアンモニアガスと窒素ガスの混合雰囲気で行われる。すなわち、熱処理は、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気で行われる。また、熱処理時間は、３０分以上であればよく、６０分以内とすれば十分である。それ以上の長時間、加熱を行ってもよいが、障壁層５の表面５ａのＲＭＳの値は低減されない。
【００４８】
図３は、熱処理を行ったエピタキシャル基板１０Ａについての、障壁層５の表面５ａのＡＦＭ像である。図３を図２と対比すると、熱処理を行うことで、障壁層５の表面５ａは熱処理を行わない場合よりも平坦化されていることがわかる。具体的には、熱処理を行うことで、障壁層５の表面５ａのＲＭＳ値は、０．２ｎｍ以上０．３ｎｍ以下の範囲にまで低減される。これは、図２において確認された、エネルギー的に不安定である上述の突起部分を構成していた原子が、熱処理によって蒸発したまたは再配置された結果であると考えられる。
【００４９】
なお、Ｔ３とＴ２の温度差が１００℃よりも小さい条件で熱処理を行うのは、障壁層５の表面５ａに平坦性が向上したといえるだけの十分な変化が生じないか、あるいは原子レベルで平坦な状態に達するまで極めて長時間を要するために好ましくない。また、Ｔ３とＴ２の温度差が２５０℃よりも大きい条件で熱処理を行うのは、熱処理時間が短かければ多少の表面平坦性の向上はみられるものの、上述のように１００℃以上２５０℃以下の温度差を設ける場合に比してその効果は充分ではなく、また、熱処理時間が大きくなると急激に表面平坦性が劣化するため好ましくない。
【００５０】
以上のような熱処理までを行うことで、本実施の形態に係るエピタキシャル基板１０Ａが得られる。
【００５１】
なお、得られたエピタキシャル基板１０Ａの表面（障壁層５の表面５ａ）に、公知の薄膜形成手法やフォトリソグラフィプロセスを用いてソース電極６、ドレイン電極７、およびゲート電極８を形成すれば、ＨＥＭＴ素子１０が得られる。
【００５２】
以上、説明したように、本実施の形態によれば、障壁層を形成する工程の後、これに連続して、障壁層形成温度よりも１００℃以上２５０℃以下の範囲で高い温度である平坦化処理温度にてエピタキシャル基板を加熱するという、簡便かつ容易に行える処理を追加的に行うことで、原子レベルの表面平坦性を有する障壁層を備えたエピタキシャル基板が実現される。
【００５３】
＜障壁層の表面形態とショットキーコンタクト特性との関係＞
次に、上述のような態様にて得られるエピタキシャル基板１０Ａにおける障壁層５の表面形態とショットキーコンタクト特性との関係について説明する。
【００５４】
図４は、種々の平坦化処理条件で作製したエピタキシャル基板１０Ａについて、障壁層５の表面５ａのＲＭＳの値と、当該表面５ａにショットキー接合電極を形成して測定した２０Ｖ印加時の逆方向リーク電流の値との関係をプロットしたグラフである。なお、図４中の「＋０℃」などの凡例は、上述の平坦化処理の際の平坦化処理温度Ｔ３と障壁層形成温度Ｔ２の温度差を示している。また、Ｔ２＝７５０℃である。
【００５５】
図４からは、すべてのデータ点がおおよそ１つの曲線に沿ってプロットされており、障壁層５の表面５ａについてのＲＭＳの値と逆方向リーク電流の値との間に、ほぼ１対１の関係があることがわかる。このことは、障壁層５の表面５ａのＲＭＳ値をできるだけ小さくすることで、逆方向リーク電流の値を抑制することができることを示している。なお、障壁層形成温度Ｔ２を違えても同様の傾向があることが、本発明の発明者によって確認されている。特に、上述の熱処理（平坦化処理）を施すことで障壁層５の表面５ａのＲＭＳの値を０．３ｎｍ以下にまで低減したエピタキシャル基板１０Ａは、２０Ｖ印加時の逆方向リーク電流が１×１０-6Ａ／ｃｍ2以下にまで抑制されてなる。これは、障壁層５の表面平坦性が向上することで、ショットキー接合界面における接合性が向上することによる効果であると考えられる。
【００５６】
以上の結果は、エピタキシャル基板１０Ａが優れた表面平坦性を有する障壁層５を備えるようにすることで、優れたショットキーコンタクト特性を有するエピタキシャル基板１０Ａさらにはこれを用いたＨＥＭＴ素子１０が実現されることを示している。すなわち、障壁層５とゲート電極との接合界面の二乗平均粗さが０．３ｎｍ以下であり、これによって２０Ｖ印加時の逆方向リーク電流が１×１０-4Ａ／ｃｍ2以下にまで抑制されたＨＥＭＴ素子１０が、実現される。
【００５７】
すなわち、本実施の形態によれば、障壁層形成後、連続して平坦化処理を施すことで、ショットキーコンタクト特性の優れたエピタキシャル基板、さらにはこれを用いたＨＥＭＴ素子が実現される。
【実施例】
【００５８】
（実施例１）
実施例１として、各層の組成は同じで、障壁層５の形成後に行う熱処理の温度条件および時間を種々に違えた多数のエピタキシャル基板１０Ａを作製し、その特性評価を行った。
【００５９】
具体的には、チャネル層３はＧａＮにて形成し、スペーサ層４はＡｌＮにて形成し、障壁層５はＩｎ0.18Ａｌ0.82Ｎを目標組成として形成した。また、熱処理については、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値を４水準に違えるとともに、それぞれの熱処理における熱処理時間を最大９０分までの間で種々に設定した。図５は、その際の熱処理条件と評価結果とを、一覧にして示す図である。なお、図５には、比較のため、熱処理を行わないエピタキシャル基板１０Ａについての評価結果も併せて示している。
【００６０】
まず、基板として直径２インチのＣ面サファイア基板を用意し、ＭＯＣＶＤ装置のリアクタ内のサセプタ上に配置した。次いで、リアクタ内圧力を３０ｋＰａとし、水素／窒素混合フロー状態の雰囲気を形成した後、サセプタ加熱によって基板を昇温した。サセプタ温度を１１５０℃として１０分保持することで、基板表面のクリーニングを行った。
【００６１】
次いで、サセプタ温度を５００℃まで下げ、水素／窒素混合フロー状態の雰囲気を維持しながら、原料としてＴＭＧバブリングガスとアンモニアガスとをリアクタ内に導入して、バッファ層２としてのＧａＮ層を２０ｎｍの厚さに成長させた。
【００６２】
その後、サセプタ温度をチャネル層形成温度Ｔ１である１１００℃まで上昇させ、ＴＭＧバブリングガスとアンモニアガスとをリアクタ内に導入して、ＧａＮからなるチャネル層３を２μｍの厚さに成長させた。
【００６３】
チャネル層３が得られると、リアクタ圧力を１０ｋＰａとした後、ＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、スペーサ層４として厚さ１ｎｍのＡｌＮ層を形成した。
【００６４】
スペーサ層４を形成した後は、窒素／アンモニア混合フロー状態の雰囲気に切り替え、障壁層形成温度Ｔ２（サセプタ温度）を７５０℃、リアクタ圧力を１０ｋＰａというＩｎ0.18Ａｌ0.82Ｎという障壁層５の目標組成に応じた値に設定し、さらに、当該目標組成に応じたガス流量比でＴＭＡバブリングガスおよびＴＭＩバブリングガスとアンモニアガスをリアクタ内に導入して、障壁層５を１５ｎｍの厚みを有するように形成した。
【００６５】
障壁層５の形成が終了すると、ＴＭＡバブリングガスおよびＴＭＩバブリングガスの供給を停止し、窒素／アンモニア混合フロー状態の雰囲気を維持しながら、サセプタ温度を平坦化処理温度Ｔ３にまで昇温した。当該温度に到達後、最短で１分、最長で９０分、同温度でエピタキシャル基板１０Ａを保持することで、熱処理（平坦化処理）を行った。平坦化処理温度Ｔ３は、７５０℃（差分値＝＋０℃）、８５０℃（＋１００℃）、１０００℃（＋２５０℃）、および１０５０℃（＋３００℃）の４水準とした。
【００６６】
平坦化処理終了後、サセプタ温度を室温まで降下させた。室温到達後、エピタキシャル基板１０Ａをリアクタ外に取り出した。これにより、エピタキシャル基板１０Ａが得られた。
【００６７】
任意のエピタキシャル基板１０Ａを対象にＣ−Ｖ測定を行ったところ、障壁層５の表面５ａから深さ１５ｎｍ付近に２次元電子ガスの存在が確認された。また、エピタキシャル基板１０Ａの表面である障壁層５の表面５ａをＸＰＳ（Ｘ線光電子分光法）にて測定をしたところ、Ｉｎ、Ａｌ、Ｎが含まれ、Ｉｎ0.18Ａｌ0.82Ｎが形成されていることが確認された。
【００６８】
さらに、得られた全てのエピタキシャル基板１０Ａの表面を原子間力顕微鏡（ＡＦＭ）にて３μｍ×３μｍの領域で観察し、それぞれの表面粗さ（ＲＭＳ）の値を求めた。図５にその結果を示している。
【００６９】
次に、ショットキーコンタクト特性を評価するために、全てのエピタキシャル基板１０Ａを対象に、これを用いた同心円型ショットキーダイオードを作製した。同心円電極パターンの外側パターンとなるカソードオーミック電極としては、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／７５／１５／１００ｎｍ）からなる金属層を形成した。なお、係る金属層の形成後には、８００℃の窒素ガス雰囲気中で３０秒の熱処理を行った。さらに同心円パターンの内側パターンとなるアノードショットキー電極としては、Ｐｄ／Ａｕ（それぞれの膜厚は２０／２００ｎｍ）からなる金属層を障壁層の上に形成した。尚、アノードショットキー電極の直径は２００μｍとし、アノードショットキー電極とカソードオーミック電極との間隔は２０μｍとした。
【００７０】
係る同心円型ショットキーダイオード素子を対象に、室温においてアノードショットキー電極と障壁層５とからなるショットキー接合部に２０Ｖの電圧を印加し、逆方向リーク電流を測定した。図５にその結果を示している。
【００７１】
図６は、図５に示した結果に基づいて、ＲＭＳの値を加熱時間に対してプロットしたグラフである。また、図７は、図５に示した結果に基づいて、単位面積あたりの逆方向リーク電流（逆方向リーク電流密度）の値を加熱時間に対してプロットしたグラフである。なお、図５に示した結果に基づいて、逆方向リーク電流の値をＲＭＳの値に対してプロットしたグラフが図４である。
【００７２】
図６に示す結果からは、平坦化処理温度Ｔ３を障壁層形成温度Ｔ２と同じにしても、ＲＭＳは低減されないのに対して、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値が＋１００℃および＋２５０℃である場合には、少なくとも加熱時間を３０分とすることで、熱処理なしの場合に０．５６ｎｍであったＲＭＳの値が、そのおよそ１／２の０．２ｎｍ以上０．３ｎｍ以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、ＲＭＳの値は変化しないことがわかる。その一方で、当該差分値をさらに大きな＋３００℃とした場合には、加熱時間が１０分の場合にＲＭＳの値が約０．４ｎｍという極小値をとるに過ぎないこともわかる。
【００７３】
また、図７に示す結果についても、図６に示した結果と類似する傾向があり、平坦化処理温度Ｔ３を障壁層形成温度Ｔ２と同じにしたエピタキシャル基板１０Ａの逆方向リーク電流は熱処理を行わない場合とほぼ同程度であるのに対して、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値が＋１００℃および＋２５０℃である場合には、少なくとも加熱時間を３０分とすることで、熱処理なしの場合に１×１０-2Ａ／ｃｍ2強であった逆方向リーク電流の値が、そのおよそ１／１００以下の１×１０-4Ａ／ｃｍ2以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、逆方向リーク電流の値は変化しないことがわかる。その一方で、当該差分値をさらに大きな＋３００℃とした場合には、加熱時間が１０分の場合に逆方向リーク電流の値が約１×１０-3Ａ／ｃｍ2強という極小値をとるに過ぎないこともわかる。
【００７４】
（実施例２および実施例３）
実施例２および実施例３として、障壁層形成温度Ｔ２をそれぞれ６５０℃、８５０℃としたほかは、実施例１と同様にエピタキシャル基板１０Ａを作製し、その特性評価を行った。図８は、Ｔ２＝６５０℃である実施例２のエピタキシャル基板１０Ａについて、ＲＭＳの値を加熱時間に対してプロットしたグラフである。また、図９は、実施例２のエピタキシャル基板１０Ａについて、単位面積あたりの逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。図１０は、Ｔ２＝８５０℃である実施例３のエピタキシャル基板１０Ａについて、ＲＭＳの値を加熱時間に対してプロットしたグラフである。また、図１１は、実施例３のエピタキシャル基板１０Ａについて、単位面積あたりの逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
【００７５】
図８および図１０に示す結果からは、実施例２および実施例３の場合も、実施例１と同様に、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値が＋１００℃および＋２５０℃である場合には、少なくとも加熱時間を３０分とすることで、ＲＭＳの値は、熱処理なしの場合のおよそ１／２程度にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、ＲＭＳは低減されない点も実施例１と同様である。加えて、平坦化処理温度Ｔ３が障壁層形成温度Ｔ２と同じである場合、および、当該差分値をさらに大きな＋３００℃とした場合のいずれもＲＭＳの値は低減されないことも、実施例１と同様である。
【００７６】
そして、図９および図１１に示す逆方向リーク電流についての結果も実施例１と同様であり、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値が＋１００℃および＋２５０℃である場合には、少なくとも加熱時間を３０分とすることで、熱処理なしの場合のおよそ１／１００以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、逆方向リーク電流は低減されない点も実施例１と同様である。加えて、平坦化処理温度Ｔ３が障壁層形成温度Ｔ２と同じである場合、および、当該差分値をさらに大きな＋３００℃とした場合のいずれも逆方向リーク電流の値は低減されないことも、実施例１と同様である。
【００７７】
（実施例４および実施例５）
実施例４および実施例５として、スペーサ層４としてのＡｌＮ層の膜厚をそれぞれ０．５ｎｍ、３ｎｍとしたほかは、実施例１と同様にエピタキシャル基板１０Ａを作製し、その特性評価を行った。図１２は、ＡｌＮ層の膜厚が０．５ｎｍの場合の熱処理条件と評価結果とを、一覧にして示す図である。図１３は、ＡｌＮ層の膜厚が３ｎｍの場合の熱処理条件と評価結果とを、一覧にして示す図である。なお、図１２および図１３には、比較のため、熱処理を行わないエピタキシャル基板１０Ａについての評価結果も併せて示している。
【００７８】
図１２および図１３からは、実施例４および実施例５のいずれにおいても、少なくとも加熱時間を３０分とすることで、ＲＭＳの値は、０．３ｎｍ未満にまで低減され、さらに加熱時間を長くしても、ＲＭＳは略一定に保たれることがわかる。
【００７９】
さらに、図１２および図１３からは、少なくとも加熱時間を３０分とすることで、逆方向リーク電流の値が、熱処理なしの場合のおよそ１／３０以下から１／２００以下にまで低減されることがわかる。
【００８０】
以上の実施例の結果は、障壁層形成温度Ｔ２が障壁層５の形成に好適な温度として設定されていさえすれば、上述の実施の形態のように、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値を＋１００℃以上＋２５０℃以下とする熱処理を少なくとも３０分行うことで、原子レベルでの平坦性が確保される程度にまで障壁層５の表面平坦性が向上され、その結果として、逆方向リーク電流が好適に抑制されることを示している。
【符号の説明】
【００８１】
１ 基板
２ バッファ層
３ チャネル層
３ｅ 二次元電子ガス領域
４ スペーサ層
５ 障壁層
５ａ （障壁層の）表面
６ ソース電極
７ ドレイン電極
８ ゲート電極
１０ ＨＥＭＴ素子
１０Ａ エピタキシャル基板
【技術分野】
【０００１】
本発明は、III族窒化物半導体により構成される、多層構造を有するエピタキシャル基板、特に、電子デバイス用の多層構造エピタキシャル基板に関する。
【背景技術】
【０００２】
窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。
【０００３】
ＨＥＭＴ素子用基板の下地基板として、例えばシリコンやＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いることがある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、２次元電子ガスの空間的な閉じ込めを促進する目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。
【０００４】
チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成するという、最も一般的な構成の窒化物ＨＥＭＴ素子の場合、ＨＥＭＴ素子用基板に内在する二次元電子ガスの濃度は、障壁層を形成するＡｌＧａＮのＡｌＮモル分率の増加に伴い増加することが知られている（例えば、非特許文献２参照）。二次元電子ガス濃度を大幅に増やすことができれば、ＨＥＭＴ素子の可制御電流密度、すなわち取り扱える電力密度を大幅に向上させることが可能と考えられる。
【０００５】
また、チャネル層をＧａＮにて形成し、障壁層をＩｎＡｌＮにて形成したＨＥＭＴ素子のように、ピエゾ分極効果への依存が小さくほぼ自発分極のみにより高い濃度で二次元電子ガスを生成できる歪の少ない構造を有するＨＥＭＴ素子も注目されている（例えば、非特許文献３参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896
【非特許文献２】"Gallium Nitride Based High Power Heterojuncion Field Effect Transistors: process Development and Present Status at USCB", Stacia Keller, Yi-Feng Wu, Giacinta Parish, Naiqian Ziang, Jane J. Xu, Bernd P. Keller, Steven P. DenBaars, and Umesh K. Mishra, IEEE Trans. Electron Devices 48, (2001), 552
【非特許文献３】"Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, 673
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このようなＨＥＭＴ素子あるいはその作製に用いる多層構造体であるＨＥＭＴ素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。各々の課題につき、活発な取組みがなされている。
【０００８】
そうした課題の１つとして、ゲート電極と障壁層とのショットキーコンタクト特性の向上がある。例えば、チャネル層をＡｌＧａＮにて形成し、障壁層をＩｎＡｌＧａＮにて形成したＩｎＡｌＧａＮ／ＡｌＧａＮヘテロ構造を有する、半導体素子用のエピタキシャル基板を用いて、ショットキーダイオードを作製した場合、逆方向リーク電流が大きいという問題がある。本発明の発明者は、この問題を解決するべく鋭意検討する過程で、逆方向リーク電流の大きいデバイスほど障壁層表面の二乗平均粗さ（ＲＭＳ）が大きく、また該表面に突起が多数存在することを見出している。
【０００９】
一方で、Ｉｎを含むIII族窒化物層のエピタキシャル形成は、Ｉｎ原子の脱離を避けるべく比較的低温で行う必要があるため、障壁層の形成時にその表面平坦性を確保することは難しいという問題がある。
【００１０】
本発明は上記課題に鑑みてなされたものであり、簡便な手法によって半導体素子用エピタキシャル基板の障壁層表面の平坦性を向上させ、ショットキーコンタクト特性の優れた半導体素子用のエピタキシャル基板を実現する方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、請求項１の発明は、半導体素子用のエピタキシャル基板を製造する方法であって、下地基板の上に、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、前記障壁層形成工程における加熱温度よりも１００℃以上２５０℃以下高い加熱温度で前記障壁層が形成された前記下地基板を加熱することにより、前記障壁層の表面平坦性を向上させる平坦化処理工程と、を備えることを特徴とする。
【００１２】
請求項２の発明は、請求項１に記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程においては、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気中で前記障壁層が形成された前記下地基板を加熱する、ことを特徴とする。
【００１３】
請求項３の発明は、請求項１または請求項２に記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程おいては、前記障壁層形成工程における加熱状態から連続して前記下地基板をさらに昇温させることにより前記下地基板を加熱する、ことを特徴とする。
【００１４】
請求項４の発明は、請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記平坦化処理工程における加熱時間が３０分以上である、ことを特徴とする。
【００１５】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、前記チャネル層の上に、ＡｌＮからなるスペーサ層を形成するスペーサ層形成工程、をさらに備え、前記スペーサ層の上に前記障壁層を形成する、ことを特徴とする。
【００１６】
請求項６の発明は、半導体素子用エピタキシャル基板であって、請求項１ないし請求項５のいずれかに記載の製造方法を用いて作製されてなる。
【００１７】
請求項７の発明は、半導体素子用のエピタキシャル基板であって、下地基板と、前記下地基板の上に形成された、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、前記チャネル層の上に形成された、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備え、前記障壁層の表面の二乗平均粗さが０．３ｎｍ以下である、ことを特徴とする。
【００１８】
請求項８の発明は、請求項７に記載の半導体素子用エピタキシャル基板であって、前記チャネル層と前記障壁層との間に、ＡｌＮからなるスペーサ層、をさらに備えることを特徴とする。
【００１９】
請求項９の発明は、半導体素子であって、請求項７または請求項８に記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる。
【００２０】
請求項１０の発明は、半導体素子であって、下地基板と、前記下地基板の上に形成された、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、前記チャネル層の上に形成された、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、前記障壁層の上に形成された、ソース電極、ドレイン電極、およびゲート電極と、を備え、前記障壁層と前記ゲート電極との接合界面の二乗平均粗さが０．３ｎｍ以下である、ことを特徴とする。
【発明の効果】
【００２１】
請求項１ないし請求項６の発明によれば、Ｉｎを含むIII族窒化物からなるにも関わらず、表面の二乗平均粗さが０．３ｎｍ以下にまで低減されてなる、表面平坦性の優れた障壁層を備えたエピタキシャル基板が実現される。これにより、逆方向リーク電流の小さい、ショットキーコンタクト特性の優れたエピタキシャル基板あるいは半導体素子が実現される。
【００２２】
請求項７ないし請求項１０の発明によれば、逆方向リーク電流の小さい、ショットキーコンタクト特性の優れたエピタキシャル基板あるいは半導体素子が実現される。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態に係るエピタキシャル基板１０Ａと、これを用いて作製されたＨＥＭＴ素子１０の構成を概略的に示す断面模式図である。
【図２】熱処理を行っていないエピタキシャル基板１０Ａについての、障壁層５の表面５ａのＡＦＭ像である。
【図３】熱処理を行ったエピタキシャル基板１０Ａについての、障壁層５の表面５ａのＡＦＭ像である。
【図４】障壁層５の表面のＲＭＳの値と、当該表面にショットキー接合電極を形成して測定した２０Ｖ印加時の逆方向リーク電流の値との関係をプロットしたグラフである。
【図５】実施例１の熱処理条件と評価結果とを、一覧にして示す図である。
【図６】実施例１について、ＲＭＳの値を加熱時間に対してプロットしたグラフである。
【図７】実施例１について、逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
【図８】実施例２について、ＲＭＳの値を加熱時間に対してプロットしたグラフである。
【図９】実施例２について、逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
【図１０】実施例３について、ＲＭＳの値を加熱時間に対してプロットしたグラフである。
【図１１】実施例３について、逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
【図１２】実施例４の熱処理条件と評価結果とを、一覧にして示す図である。
【図１３】実施例５の熱処理条件と評価結果とを、一覧にして示す図である。
【発明を実施するための形態】
【００２４】
＜エピタキシャル基板の構成＞
図１は、本発明の実施の形態に係るエピタキシャル基板１０Ａと、これを用いて作製されたＨＥＭＴ素子１０の構成を概略的に示す断面模式図である。エピタキシャル基板１０Ａは、基板１と、バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５とが積層形成された構成を有する。バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５とはいずれも、ＭＯＣＶＤ法（有機金属化学気相成長法）を用いてエピタキシャル形成される（詳細は後述）のが好適な一例である。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。
【００２５】
以降においては、各層の形成にＭＯＣＶＤ法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、ＭＢＥ、ＨＶＰＥ、ＬＰＥなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。
【００２６】
基板（下地基板）１は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶サファイア基板を用いるのが好適な一例であるが、６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、Ｓｉ、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライトなどからなる基板を用いる態様であってもよい。
【００２７】
また、バッファ層２は、その上に形成されるチャネル層３、スペーサ層４、および障壁層５の結晶品質を良好なものとするべく、ＧａＮにて数十ｎｍ程度の厚みに形成される層である。２０ｎｍの厚みに形成するのが好適な一例である。
【００２８】
チャネル層３は、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物（第１のIII族窒化物）にて、数μｍ程度の厚みに形成される層である。２μｍの厚みに形成するのが好適な一例である。本実施の形態においては、チャネル層３は、ｘ１＝０、０≦ｙ１≦０．３なる組成範囲をみたすように形成される。０．３＜ｙ１≦１とした場合には、チャネル層３自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板１０Ａを得ることが困難となる。
【００２９】
一方、障壁層５は、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ただし、ｘ２＋ｙ２＋ｚ２＝１）なる組成式で表されるIII族窒化物（第２のIII族窒化物）にて、数ｎｍ〜数十ｎｍ程度の厚みに形成される層である。本実施の形態に係るエピタキシャル基板１０Ａは、後述する製法にて作製されることで、障壁層５が、ほぼ原子レベルで平坦な、極めて優れた表面平坦性を有する点において特徴的である。具体的には、障壁層５は、その表面５ａの二乗平均粗さ（ＲＭＳ）の値が０．３ｎｍ以下にまで低減されたものとなっている。なお、本実施の形態において、ＲＭＳの値はＡＦＭ（原子間力顕微鏡）の測定データ（測定範囲３μｍ角）に基づいて求めるものとする。障壁層５がこのような表面形態を有することの作用効果については後述する。
【００３０】
スペーサ層４は、チャネル層３と障壁層５との間に設けられる層である。ただし、エピタキシャル基板１０Ａにおいて、スペーサ層４は必須の構成要素ではない。スペーサ層４は、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成を有し、少なくともＡｌを含み、かつ、障壁層５のバンドギャップ以上のバンドギャップを有するIII族窒化物（第３のIII族窒化物）にて、０．５ｎｍ以上３ｎｍ以下の範囲の厚みで形成される層である。この範囲内であれば、シート抵抗やコンタクト抵抗といったエピタキシャル基板の特性に影響を及ぼさないことが確認されている。１ｎｍの厚みに形成するのが好適な一例である。
【００３１】
好ましくは、スペーサ層４はｘ３＝０かつ０≦ｚ３≦０．０５であるように形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層４はＡｌＮ（ｘ３＝０、ｙ３＝１、ｚ３＝０）にて形成される。係る場合、スペーサ層４がＡｌとＮの二元系化合物となるので、Ｇａを含む３元系化合物の場合よりもさらに合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上することとなる。
【００３２】
また、図１に示すように、障壁層５の上にさらに、ソース電極６と、ドレイン電極７と、ゲート電極８とを設けることで、ＨＥＭＴ素子１０が構成される。係る場合、ソース電極６とドレイン電極７とは、それぞれに十数ｎｍ〜数百ｎｍ程度の厚みを有するＴｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極として形成するのが好適である。係るソース電極６およびドレイン電極７は、障壁層５との間にオーミック性接触を有する態様にて形成される。一方、ゲート電極８は、それぞれに十数ｎｍ〜数百ｎｍ程度の厚みを有するＰｄ／Ａｕからなる多層金属電極として生成するのが好適である。ゲート電極８は、障壁層５との間にショットキー性接触を有する態様にて形成される。
【００３３】
なお、ソース電極６およびドレイン電極７に用いる金属は、本発明における半導体エピタキシャル基板に対し良好なオーミック性接触が得られる限り、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属に限定されるものでなく、例えばＴｉ／Ａｌ／Ｐｔ／Ａｕあるいは、Ｔｉ／Ａｌなどを用いることができる。また、ゲート電極８に用いられる金属についても、本発明における半導体エピタキシャル基板に対し良好なショットキー性接触が得られる限り、Ｐｄ／Ａｕに限定されるものでなく、例えばＰｄ／Ｔｉ／ＡｕやＰｔ／Ａｕ、Ｎｉ／Ａｕなども用いることができる。
【００３４】
以上のような層構成を有するエピタキシャル基板１０Ａにおいては、チャネル層３と障壁層５との界面（スペーサ層４を備える場合は、スペーサ層４を含む領域が）ヘテロ接合界面となる。当該界面には、主に自発分極効果により、二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。
【００３５】
なお、二次元電子ガスを好適に生成させるために、当該界面は、平均粗さが０．１ｎｍ〜３ｎｍの範囲にあり、二乗平均粗さが０．１ｎｍ〜３ｎｍの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。また、好ましくは、当該界面は、平均粗さが０．１ｎｍ〜１ｎｍの範囲にあり、二乗平均粗さが０．１ｎｍ〜１ｎｍの範囲にあるように形成される。
【００３６】
＜エピタキシャル基板の作製方法＞
次に、上述のような表面形態を有する障壁層５を備えたエピタキシャル基板１０Ａを作製する方法を説明する。
【００３７】
エピタキシャル基板１０Ａの作製は、公知のＭＯＣＶＤ装置を用いて行うことができる。具体的には、Ｉｎ、Ａｌ、Ｇａについての有機金属（ＭＯ）原料ガス（ＴＭＩ（トリメチルインジウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム））と、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるＭＯＣＶＤ装置を用いる。
【００３８】
まず、例えば２インチ径のＣ面サファイア基板などを基板１として用意し、該基板１を、ＭＯＣＶＤ装置のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ圧力を５ｋＰａ〜５０ｋＰａの間の所定の値（例えば３０ｋＰａ）に保ちつつ、水素／窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。なお、本発明においては、基板１に対する加熱温度であるサセプタ温度によって各層の形成温度や熱処理温度を表現するものとする。
【００３９】
サセプタ温度がバッファ層形成温度である４００℃〜６００℃の間の所定温度（例えば５００℃）に達すると、Ｇａ原料ガスとアンモニアガスをリアクタ内に導入し、バッファ層２としてのＧａＮ層を形成する。あるいは、係るバッファ層２の形成に先立ち、サセプタ温度をいったん１１００℃〜１２００℃程度の高温（例えば１１５０℃）に保持して基板１のサーマルクリーニングを行う態様であってもよい。
【００４０】
バッファ層２が形成されると、サセプタ温度を所定のチャネル層形成温度Ｔ１（℃）に保ち、有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層３としてのＩｎx1Ａｌy1Ｇａz1Ｎ層を形成する。ここで、チャネル層形成温度Ｔ１は、１０００℃≦Ｔ１≦１２００℃なる温度範囲から定められる値（例えば１１００℃）である。
【００４１】
チャネル層３が形成されると、引き続き、スペーサ層４としてＩｎx3Ａｌy3Ｇａz3Ｎ層を形成する。スペーサ層４の形成は、サセプタ温度をチャネル層形成温度Ｔ１（℃）に保ったまま、リアクタ内を水素／窒素混合フロー状態の雰囲気に保ち、リアクタ圧力を目標組成に応じた値とした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入することにより行う。
【００４２】
スペーサ層４が形成されると、次いで、サセプタ温度を所定の障壁層形成温度Ｔ２（℃）に保ち、リアクタ内に窒素ガス雰囲気を形成する。障壁層形成温度Ｔ２は、６００℃≦Ｔ２≦９５０℃なる温度範囲から、形成しようとする障壁層５におけるＩｎ組成に応じて定められる値（例えば７５０℃）である。その際、リアクタ内圧力は１ｋＰａ〜３０ｋＰａの間の所定の値（例えば１０ｋＰａ）に保たれるようにする。
【００４３】
続いて、アンモニアガスと、障壁層５の組成に応じた流量比の有機金属原料ガスとを、いわゆるＶ／III比が３０００以上２００００以下の間の所定の値となるようにリアクタ内に導入し、障壁層５としてのＩｎｘ２Ａｌy2Ｇａz2Ｎ層を所定の厚みに形成する。なお、障壁層５の好ましい成長レートの範囲は０．０１〜０．１μｍ／ｈである。
【００４４】
本実施の形態においては、障壁層５の作製に際して、有機金属原料のバブリング用ガスおよびキャリアガスに、全て窒素ガスを用いるものとする。すなわち、原料ガス以外の雰囲気ガスが窒素ガスのみであるようにする。これにより、リアクタ内の窒素分圧が大きくなるため、アンモニア分子の分解速度が比較的低い温度域であっても、Ｉｎと窒素との反応を高活性状態で進行させることができる。結果として、Ｉｎを含有する窒化物にて障壁層５を構成する場合であっても、これを安定的に形成することができる。また、障壁層５の電子構造を理想的な状態で維持することができるので、二次元電子ガス領域３ｅにおける、高濃度での二次元電子ガスの生成が実現される。なお、障壁層５の作製に際し、雰囲気に水素ガスを意図的に混入させることは、障壁層５の表面平坦性を劣化させ、なおかつ二次元電子ガス濃度の低下を生じさせるおそれがあるために好ましくない。
【００４５】
障壁層５が形成されると、層構成上は、エピタキシャル基板１０Ａが得られたことになる。しかしながら、ここまでの手順が完了したのみでは、障壁層５は上述のような原子レベルでの平坦性を有するものとはなっていない。図２は、障壁層５の表面５ａのＡＦＭ（原子間力顕微鏡）像である。図２からは、表面５ａには多数の突起が存在することが確認される。
【００４６】
そこで、本実施の形態においては、障壁層５の形成に連続して、該障壁層５の表面平坦性を向上させる処理（平坦化処理）を行う。
【００４７】
具体的には、障壁層５の形成後もエピタキシャル基板１０Ａを降温させることなく、サセプタ温度を障壁層形成温度Ｔ２から平坦化処理温度Ｔ３（℃）に上昇させ、係る平坦化処理温度Ｔ３でエピタキシャル基板１０Ａを保持する熱処理を行う。平坦化処理温度Ｔ３は障壁層形成温度Ｔ２よりも１００℃以上２５０℃以下の範囲で高い温度に設定される。その際、障壁層５の形成が終了した時点で有機金属原料ガスの供給は停止され、その後の熱処理は、アンモニアガスまたはキャリアガスである窒素ガスのみの雰囲気、またはアンモニアガスと窒素ガスの混合雰囲気で行われる。すなわち、熱処理は、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気で行われる。また、熱処理時間は、３０分以上であればよく、６０分以内とすれば十分である。それ以上の長時間、加熱を行ってもよいが、障壁層５の表面５ａのＲＭＳの値は低減されない。
【００４８】
図３は、熱処理を行ったエピタキシャル基板１０Ａについての、障壁層５の表面５ａのＡＦＭ像である。図３を図２と対比すると、熱処理を行うことで、障壁層５の表面５ａは熱処理を行わない場合よりも平坦化されていることがわかる。具体的には、熱処理を行うことで、障壁層５の表面５ａのＲＭＳ値は、０．２ｎｍ以上０．３ｎｍ以下の範囲にまで低減される。これは、図２において確認された、エネルギー的に不安定である上述の突起部分を構成していた原子が、熱処理によって蒸発したまたは再配置された結果であると考えられる。
【００４９】
なお、Ｔ３とＴ２の温度差が１００℃よりも小さい条件で熱処理を行うのは、障壁層５の表面５ａに平坦性が向上したといえるだけの十分な変化が生じないか、あるいは原子レベルで平坦な状態に達するまで極めて長時間を要するために好ましくない。また、Ｔ３とＴ２の温度差が２５０℃よりも大きい条件で熱処理を行うのは、熱処理時間が短かければ多少の表面平坦性の向上はみられるものの、上述のように１００℃以上２５０℃以下の温度差を設ける場合に比してその効果は充分ではなく、また、熱処理時間が大きくなると急激に表面平坦性が劣化するため好ましくない。
【００５０】
以上のような熱処理までを行うことで、本実施の形態に係るエピタキシャル基板１０Ａが得られる。
【００５１】
なお、得られたエピタキシャル基板１０Ａの表面（障壁層５の表面５ａ）に、公知の薄膜形成手法やフォトリソグラフィプロセスを用いてソース電極６、ドレイン電極７、およびゲート電極８を形成すれば、ＨＥＭＴ素子１０が得られる。
【００５２】
以上、説明したように、本実施の形態によれば、障壁層を形成する工程の後、これに連続して、障壁層形成温度よりも１００℃以上２５０℃以下の範囲で高い温度である平坦化処理温度にてエピタキシャル基板を加熱するという、簡便かつ容易に行える処理を追加的に行うことで、原子レベルの表面平坦性を有する障壁層を備えたエピタキシャル基板が実現される。
【００５３】
＜障壁層の表面形態とショットキーコンタクト特性との関係＞
次に、上述のような態様にて得られるエピタキシャル基板１０Ａにおける障壁層５の表面形態とショットキーコンタクト特性との関係について説明する。
【００５４】
図４は、種々の平坦化処理条件で作製したエピタキシャル基板１０Ａについて、障壁層５の表面５ａのＲＭＳの値と、当該表面５ａにショットキー接合電極を形成して測定した２０Ｖ印加時の逆方向リーク電流の値との関係をプロットしたグラフである。なお、図４中の「＋０℃」などの凡例は、上述の平坦化処理の際の平坦化処理温度Ｔ３と障壁層形成温度Ｔ２の温度差を示している。また、Ｔ２＝７５０℃である。
【００５５】
図４からは、すべてのデータ点がおおよそ１つの曲線に沿ってプロットされており、障壁層５の表面５ａについてのＲＭＳの値と逆方向リーク電流の値との間に、ほぼ１対１の関係があることがわかる。このことは、障壁層５の表面５ａのＲＭＳ値をできるだけ小さくすることで、逆方向リーク電流の値を抑制することができることを示している。なお、障壁層形成温度Ｔ２を違えても同様の傾向があることが、本発明の発明者によって確認されている。特に、上述の熱処理（平坦化処理）を施すことで障壁層５の表面５ａのＲＭＳの値を０．３ｎｍ以下にまで低減したエピタキシャル基板１０Ａは、２０Ｖ印加時の逆方向リーク電流が１×１０-6Ａ／ｃｍ2以下にまで抑制されてなる。これは、障壁層５の表面平坦性が向上することで、ショットキー接合界面における接合性が向上することによる効果であると考えられる。
【００５６】
以上の結果は、エピタキシャル基板１０Ａが優れた表面平坦性を有する障壁層５を備えるようにすることで、優れたショットキーコンタクト特性を有するエピタキシャル基板１０Ａさらにはこれを用いたＨＥＭＴ素子１０が実現されることを示している。すなわち、障壁層５とゲート電極との接合界面の二乗平均粗さが０．３ｎｍ以下であり、これによって２０Ｖ印加時の逆方向リーク電流が１×１０-4Ａ／ｃｍ2以下にまで抑制されたＨＥＭＴ素子１０が、実現される。
【００５７】
すなわち、本実施の形態によれば、障壁層形成後、連続して平坦化処理を施すことで、ショットキーコンタクト特性の優れたエピタキシャル基板、さらにはこれを用いたＨＥＭＴ素子が実現される。
【実施例】
【００５８】
（実施例１）
実施例１として、各層の組成は同じで、障壁層５の形成後に行う熱処理の温度条件および時間を種々に違えた多数のエピタキシャル基板１０Ａを作製し、その特性評価を行った。
【００５９】
具体的には、チャネル層３はＧａＮにて形成し、スペーサ層４はＡｌＮにて形成し、障壁層５はＩｎ0.18Ａｌ0.82Ｎを目標組成として形成した。また、熱処理については、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値を４水準に違えるとともに、それぞれの熱処理における熱処理時間を最大９０分までの間で種々に設定した。図５は、その際の熱処理条件と評価結果とを、一覧にして示す図である。なお、図５には、比較のため、熱処理を行わないエピタキシャル基板１０Ａについての評価結果も併せて示している。
【００６０】
まず、基板として直径２インチのＣ面サファイア基板を用意し、ＭＯＣＶＤ装置のリアクタ内のサセプタ上に配置した。次いで、リアクタ内圧力を３０ｋＰａとし、水素／窒素混合フロー状態の雰囲気を形成した後、サセプタ加熱によって基板を昇温した。サセプタ温度を１１５０℃として１０分保持することで、基板表面のクリーニングを行った。
【００６１】
次いで、サセプタ温度を５００℃まで下げ、水素／窒素混合フロー状態の雰囲気を維持しながら、原料としてＴＭＧバブリングガスとアンモニアガスとをリアクタ内に導入して、バッファ層２としてのＧａＮ層を２０ｎｍの厚さに成長させた。
【００６２】
その後、サセプタ温度をチャネル層形成温度Ｔ１である１１００℃まで上昇させ、ＴＭＧバブリングガスとアンモニアガスとをリアクタ内に導入して、ＧａＮからなるチャネル層３を２μｍの厚さに成長させた。
【００６３】
チャネル層３が得られると、リアクタ圧力を１０ｋＰａとした後、ＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、スペーサ層４として厚さ１ｎｍのＡｌＮ層を形成した。
【００６４】
スペーサ層４を形成した後は、窒素／アンモニア混合フロー状態の雰囲気に切り替え、障壁層形成温度Ｔ２（サセプタ温度）を７５０℃、リアクタ圧力を１０ｋＰａというＩｎ0.18Ａｌ0.82Ｎという障壁層５の目標組成に応じた値に設定し、さらに、当該目標組成に応じたガス流量比でＴＭＡバブリングガスおよびＴＭＩバブリングガスとアンモニアガスをリアクタ内に導入して、障壁層５を１５ｎｍの厚みを有するように形成した。
【００６５】
障壁層５の形成が終了すると、ＴＭＡバブリングガスおよびＴＭＩバブリングガスの供給を停止し、窒素／アンモニア混合フロー状態の雰囲気を維持しながら、サセプタ温度を平坦化処理温度Ｔ３にまで昇温した。当該温度に到達後、最短で１分、最長で９０分、同温度でエピタキシャル基板１０Ａを保持することで、熱処理（平坦化処理）を行った。平坦化処理温度Ｔ３は、７５０℃（差分値＝＋０℃）、８５０℃（＋１００℃）、１０００℃（＋２５０℃）、および１０５０℃（＋３００℃）の４水準とした。
【００６６】
平坦化処理終了後、サセプタ温度を室温まで降下させた。室温到達後、エピタキシャル基板１０Ａをリアクタ外に取り出した。これにより、エピタキシャル基板１０Ａが得られた。
【００６７】
任意のエピタキシャル基板１０Ａを対象にＣ−Ｖ測定を行ったところ、障壁層５の表面５ａから深さ１５ｎｍ付近に２次元電子ガスの存在が確認された。また、エピタキシャル基板１０Ａの表面である障壁層５の表面５ａをＸＰＳ（Ｘ線光電子分光法）にて測定をしたところ、Ｉｎ、Ａｌ、Ｎが含まれ、Ｉｎ0.18Ａｌ0.82Ｎが形成されていることが確認された。
【００６８】
さらに、得られた全てのエピタキシャル基板１０Ａの表面を原子間力顕微鏡（ＡＦＭ）にて３μｍ×３μｍの領域で観察し、それぞれの表面粗さ（ＲＭＳ）の値を求めた。図５にその結果を示している。
【００６９】
次に、ショットキーコンタクト特性を評価するために、全てのエピタキシャル基板１０Ａを対象に、これを用いた同心円型ショットキーダイオードを作製した。同心円電極パターンの外側パターンとなるカソードオーミック電極としては、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／７５／１５／１００ｎｍ）からなる金属層を形成した。なお、係る金属層の形成後には、８００℃の窒素ガス雰囲気中で３０秒の熱処理を行った。さらに同心円パターンの内側パターンとなるアノードショットキー電極としては、Ｐｄ／Ａｕ（それぞれの膜厚は２０／２００ｎｍ）からなる金属層を障壁層の上に形成した。尚、アノードショットキー電極の直径は２００μｍとし、アノードショットキー電極とカソードオーミック電極との間隔は２０μｍとした。
【００７０】
係る同心円型ショットキーダイオード素子を対象に、室温においてアノードショットキー電極と障壁層５とからなるショットキー接合部に２０Ｖの電圧を印加し、逆方向リーク電流を測定した。図５にその結果を示している。
【００７１】
図６は、図５に示した結果に基づいて、ＲＭＳの値を加熱時間に対してプロットしたグラフである。また、図７は、図５に示した結果に基づいて、単位面積あたりの逆方向リーク電流（逆方向リーク電流密度）の値を加熱時間に対してプロットしたグラフである。なお、図５に示した結果に基づいて、逆方向リーク電流の値をＲＭＳの値に対してプロットしたグラフが図４である。
【００７２】
図６に示す結果からは、平坦化処理温度Ｔ３を障壁層形成温度Ｔ２と同じにしても、ＲＭＳは低減されないのに対して、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値が＋１００℃および＋２５０℃である場合には、少なくとも加熱時間を３０分とすることで、熱処理なしの場合に０．５６ｎｍであったＲＭＳの値が、そのおよそ１／２の０．２ｎｍ以上０．３ｎｍ以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、ＲＭＳの値は変化しないことがわかる。その一方で、当該差分値をさらに大きな＋３００℃とした場合には、加熱時間が１０分の場合にＲＭＳの値が約０．４ｎｍという極小値をとるに過ぎないこともわかる。
【００７３】
また、図７に示す結果についても、図６に示した結果と類似する傾向があり、平坦化処理温度Ｔ３を障壁層形成温度Ｔ２と同じにしたエピタキシャル基板１０Ａの逆方向リーク電流は熱処理を行わない場合とほぼ同程度であるのに対して、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値が＋１００℃および＋２５０℃である場合には、少なくとも加熱時間を３０分とすることで、熱処理なしの場合に１×１０-2Ａ／ｃｍ2強であった逆方向リーク電流の値が、そのおよそ１／１００以下の１×１０-4Ａ／ｃｍ2以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、逆方向リーク電流の値は変化しないことがわかる。その一方で、当該差分値をさらに大きな＋３００℃とした場合には、加熱時間が１０分の場合に逆方向リーク電流の値が約１×１０-3Ａ／ｃｍ2強という極小値をとるに過ぎないこともわかる。
【００７４】
（実施例２および実施例３）
実施例２および実施例３として、障壁層形成温度Ｔ２をそれぞれ６５０℃、８５０℃としたほかは、実施例１と同様にエピタキシャル基板１０Ａを作製し、その特性評価を行った。図８は、Ｔ２＝６５０℃である実施例２のエピタキシャル基板１０Ａについて、ＲＭＳの値を加熱時間に対してプロットしたグラフである。また、図９は、実施例２のエピタキシャル基板１０Ａについて、単位面積あたりの逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。図１０は、Ｔ２＝８５０℃である実施例３のエピタキシャル基板１０Ａについて、ＲＭＳの値を加熱時間に対してプロットしたグラフである。また、図１１は、実施例３のエピタキシャル基板１０Ａについて、単位面積あたりの逆方向リーク電流の値を加熱時間に対してプロットしたグラフである。
【００７５】
図８および図１０に示す結果からは、実施例２および実施例３の場合も、実施例１と同様に、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値が＋１００℃および＋２５０℃である場合には、少なくとも加熱時間を３０分とすることで、ＲＭＳの値は、熱処理なしの場合のおよそ１／２程度にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、ＲＭＳは低減されない点も実施例１と同様である。加えて、平坦化処理温度Ｔ３が障壁層形成温度Ｔ２と同じである場合、および、当該差分値をさらに大きな＋３００℃とした場合のいずれもＲＭＳの値は低減されないことも、実施例１と同様である。
【００７６】
そして、図９および図１１に示す逆方向リーク電流についての結果も実施例１と同様であり、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値が＋１００℃および＋２５０℃である場合には、少なくとも加熱時間を３０分とすることで、熱処理なしの場合のおよそ１／１００以下にまで低減されることがわかる。また、それ以上は加熱時間を長くしても、逆方向リーク電流は低減されない点も実施例１と同様である。加えて、平坦化処理温度Ｔ３が障壁層形成温度Ｔ２と同じである場合、および、当該差分値をさらに大きな＋３００℃とした場合のいずれも逆方向リーク電流の値は低減されないことも、実施例１と同様である。
【００７７】
（実施例４および実施例５）
実施例４および実施例５として、スペーサ層４としてのＡｌＮ層の膜厚をそれぞれ０．５ｎｍ、３ｎｍとしたほかは、実施例１と同様にエピタキシャル基板１０Ａを作製し、その特性評価を行った。図１２は、ＡｌＮ層の膜厚が０．５ｎｍの場合の熱処理条件と評価結果とを、一覧にして示す図である。図１３は、ＡｌＮ層の膜厚が３ｎｍの場合の熱処理条件と評価結果とを、一覧にして示す図である。なお、図１２および図１３には、比較のため、熱処理を行わないエピタキシャル基板１０Ａについての評価結果も併せて示している。
【００７８】
図１２および図１３からは、実施例４および実施例５のいずれにおいても、少なくとも加熱時間を３０分とすることで、ＲＭＳの値は、０．３ｎｍ未満にまで低減され、さらに加熱時間を長くしても、ＲＭＳは略一定に保たれることがわかる。
【００７９】
さらに、図１２および図１３からは、少なくとも加熱時間を３０分とすることで、逆方向リーク電流の値が、熱処理なしの場合のおよそ１／３０以下から１／２００以下にまで低減されることがわかる。
【００８０】
以上の実施例の結果は、障壁層形成温度Ｔ２が障壁層５の形成に好適な温度として設定されていさえすれば、上述の実施の形態のように、平坦化処理温度Ｔ３と障壁層形成温度Ｔ２との差分値を＋１００℃以上＋２５０℃以下とする熱処理を少なくとも３０分行うことで、原子レベルでの平坦性が確保される程度にまで障壁層５の表面平坦性が向上され、その結果として、逆方向リーク電流が好適に抑制されることを示している。
【符号の説明】
【００８１】
１ 基板
２ バッファ層
３ チャネル層
３ｅ 二次元電子ガス領域
４ スペーサ層
５ 障壁層
５ａ （障壁層の）表面
６ ソース電極
７ ドレイン電極
８ ゲート電極
１０ ＨＥＭＴ素子
１０Ａ エピタキシャル基板
【特許請求の範囲】
【請求項１】
半導体素子用のエピタキシャル基板を製造する方法であって、
下地基板の上に、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、
前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、
前記障壁層形成工程における加熱温度よりも１００℃以上２５０℃以下高い加熱温度で前記障壁層が形成された前記下地基板を加熱することにより、前記障壁層の表面平坦性を向上させる平坦化処理工程と、
を備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項２】
請求項１に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程においては、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気中で前記障壁層が形成された前記下地基板を加熱する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程おいては、前記障壁層形成工程における加熱状態から連続して前記下地基板をさらに昇温させることにより前記下地基板を加熱する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項４】
請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程における加熱時間が３０分以上である、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項５】
請求項１ないし請求項４のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記チャネル層の上に、ＡｌＮからなるスペーサ層を形成するスペーサ層形成工程、
をさらに備え、前記スペーサ層の上に前記障壁層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項６】
請求項１ないし請求項５のいずれかに記載の製造方法を用いて作製された半導体素子用エピタキシャル基板。
【請求項７】
半導体素子用のエピタキシャル基板であって、
下地基板と、
前記下地基板の上に形成された、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、
前記チャネル層の上に形成された、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、
を備え、
前記障壁層の表面の二乗平均粗さが０．３ｎｍ以下である、
ことを特徴とする半導体素子用エピタキシャル基板。
【請求項８】
請求項７に記載の半導体素子用エピタキシャル基板であって、
前記チャネル層と前記障壁層との間に、ＡｌＮからなるスペーサ層、
をさらに備えることを特徴とする半導体素子用エピタキシャル基板。
【請求項９】
請求項７または請求項８に記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる半導体素子。
【請求項１０】
半導体素子であって、
下地基板と、
前記下地基板の上に形成された、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、
前記チャネル層の上に形成された、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、
前記障壁層の上に形成された、ソース電極、ドレイン電極、およびゲート電極と、
を備え、
前記障壁層と前記ゲート電極との接合界面の二乗平均粗さが０．３ｎｍ以下である、
ことを特徴とする半導体素子。
【請求項１】
半導体素子用のエピタキシャル基板を製造する方法であって、
下地基板の上に、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、
前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、
前記障壁層形成工程における加熱温度よりも１００℃以上２５０℃以下高い加熱温度で前記障壁層が形成された前記下地基板を加熱することにより、前記障壁層の表面平坦性を向上させる平坦化処理工程と、
を備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項２】
請求項１に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程においては、アンモニアガスと窒素ガスの少なくとも一方からなる雰囲気中で前記障壁層が形成された前記下地基板を加熱する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程おいては、前記障壁層形成工程における加熱状態から連続して前記下地基板をさらに昇温させることにより前記下地基板を加熱する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項４】
請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記平坦化処理工程における加熱時間が３０分以上である、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項５】
請求項１ないし請求項４のいずれかに記載の半導体素子用エピタキシャル基板の製造方法であって、
前記チャネル層の上に、ＡｌＮからなるスペーサ層を形成するスペーサ層形成工程、
をさらに備え、前記スペーサ層の上に前記障壁層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
【請求項６】
請求項１ないし請求項５のいずれかに記載の製造方法を用いて作製された半導体素子用エピタキシャル基板。
【請求項７】
半導体素子用のエピタキシャル基板であって、
下地基板と、
前記下地基板の上に形成された、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、
前記チャネル層の上に形成された、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、
を備え、
前記障壁層の表面の二乗平均粗さが０．３ｎｍ以下である、
ことを特徴とする半導体素子用エピタキシャル基板。
【請求項８】
請求項７に記載の半導体素子用エピタキシャル基板であって、
前記チャネル層と前記障壁層との間に、ＡｌＮからなるスペーサ層、
をさらに備えることを特徴とする半導体素子用エピタキシャル基板。
【請求項９】
請求項７または請求項８に記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる半導体素子。
【請求項１０】
半導体素子であって、
下地基板と、
前記下地基板の上に形成された、少なくともＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、
前記チャネル層の上に形成された、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、
前記障壁層の上に形成された、ソース電極、ドレイン電極、およびゲート電極と、
を備え、
前記障壁層と前記ゲート電極との接合界面の二乗平均粗さが０．３ｎｍ以下である、
ことを特徴とする半導体素子。
【図１】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【公開番号】特開２０１１−２２２９６９（Ｐ２０１１−２２２９６９Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１１−３９９０１（Ｐ２０１１−３９９０１）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００４０６４）日本碍子株式会社 (2,325)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（０００００４０６４）日本碍子株式会社 (2,325)
【Ｆターム（参考）】
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