【課題】表示装置を駆動させるためのトランジスタとして量子細線を用いた場合に、小型
化および薄型化をより図ることが可能な表示装置を提供する。
【解決手段】この表示装置１００は、ガラス基板６の表面から上方（矢印Ｚ１方向側）に
向かって延びるように形成された凸部７１（７２）を含むゲート電極７と、ゲート電極７
の凸部７１（７２）と平面的に見て重なるとともに、ゲート電極７上にゲート絶縁膜８を
介して形成される量子細線９と、量子細線９にそれぞれ接続されるソース電極１１および
ドレイン電極１２とを含む量子細線トランジスタ５を備える。また、ゲート電極７の凸部
７１（７２）と量子細線９との間の距離ｔ１は、ゲート電極７の凸部７１（７２）以外の
部分と量子細線９との間の距離ｔ２よりも小さい。 （もっと読む）

【課題】絶縁膜中にコンタクトホールを形成せずに、絶縁膜の表面と裏面の間に導電領域を形成することを課題とする。
【解決手段】基板上の半導体素子及び第１の電極上に絶縁膜を形成し、絶縁膜中に第１の加速電圧で第１のイオンを添加して、絶縁膜中の第１の深さに第１の欠陥の多い領域を形成し、第１の加速電圧とは異なる第２の加速電圧で、第２のイオンを添加して、絶縁膜中の第１の深さとは異なる第２の深さに第２の欠陥の多い領域を形成し、第１及び第２の欠陥の多い領域上に、金属元素を含む導電材料を形成し、第１及び第２の欠陥の多い領域のうちの上方の領域から下方の領域に、金属元素を拡散させることにより、絶縁膜中に、第１の電極と、金属元素を含む導電材料とを電気的に接続する導電領域を形成する半導体装置の作製方法に関する。 （もっと読む）

【課題】電気特性及び信頼性の高い薄膜トランジスタを有する半導体装置、及び該半導体装置を量産高く作製する方法を提案することを課題とする。
【解決手段】半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間にバッファ層が設けられた順スタガ型（トップゲート構造）の薄膜トランジスタを含むことを要旨とする。ソース電極層及びドレイン電極層と半導体層との間に、半導体層よりもキャリア濃度の高いバッファ層を意図的に設けることによってオーミック性のコンタクトを形成する。 （もっと読む）

【課題】本発明は、弊害なく半導体装置の高耐圧化、耐圧安定化、電極の電位安定化、耐圧保持領域のシュリンクなどに活用される半絶縁性膜を形成することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】
半導体基板表面にＰ型領域を形成する工程と、該Ｐ型領域上にＡｌ電極を形成する工程と、該Ａｌ電極と接し、Ａｌと比較してＳｉと反応しづらい物質からなる層間膜を形成する工程と、該層間膜上にＳｉを含有する半絶縁性膜を形成する工程とを備えることを特徴とする。 （もっと読む）

【課題】電気特性及び信頼性の高い薄膜トランジスタを有する半導体装置、及び該半導体装置を量産性高く作製する方法を提案することを課題とする。
【解決手段】ゲート電極層と、該ゲート電極層上にゲート絶縁層と、該ゲート絶縁層上に該ソース電極層及び該ドレイン電極層と、ソース電極層及びドレイン電極層上にバッファ層と、該バッファ層上に半導体層とを含む薄膜トランジスタを有し、ゲート電極層と重なる半導体層の一部は、ゲート絶縁層上に接し、且つ、ソース電極層とドレイン電極層の間に設けられ、半導体層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体層であり、バッファ層はｎ型の導電型を有する金属酸化物を含み、半導体層とソース電極層及びドレイン電極層とはバッファ層を介して電気的に接続する。 （もっと読む）

【課題】 安定した特性を有する酸化物薄膜トランジスタ、およびその製造方法を提供すること。
【解決手段】
酸化物半導体層９上面に積層するゲート絶縁層５を、酸化物半導体層９を覆う非フッ素系有機樹脂層５１と、非フッ素系有機樹脂層５１を覆うアモルファスパーフルオロ樹脂層５２とから構成した。ゲート絶縁層５の構成要素としてアモルファスパーフルオロ樹脂層５２を用いることにより、安定した特性を有する酸化物薄膜トランジスタ１が得られることが確認された。また、非フッ素系有機樹脂層５１の材質として、アモルファスパーフルオロ樹脂よりも誘電率の高いＰＶＰを採用したことにより、駆動電圧の低い酸化物薄膜トランジスタ１が得られることが確認された。これにより、性能の良い酸化物薄膜トランジスタ１を、簡単、且つ安価に得ることができる。 （もっと読む）

【課題】アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。従って、逆スタガ型の薄膜トランジスタにＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、電気特性のバラツキを低減する。
【解決手段】課題を解決するため、大気に触れることなくゲート絶縁膜と、酸化物半導体層と、チャネル保護膜との三層をスパッタ法により連続成膜を行う。また、酸化物半導体層においてチャネル保護膜と重なる領域の膜厚が導電膜と接する領域の膜厚よりも厚くなる特徴的な構造とする。 （もっと読む）

【課題】良好な形状制御性を確保しつつ、銅配線層の酸化および銅の拡散を抑制できる配線を提供する。
【解決手段】金属拡散防止膜51上に形成したシード層52を、レジストを用いて選択的に除去する。レジストを除去した後、シード層52を覆って無電解めっき法により銅配線層53と、銅配線層53上に位置するメタルマスク層54とを形成する。メタルマスク層54を用いて金属拡散防止膜51を選択的に除去する。良好な形状制御性を確保しつつ、金属拡散防止膜51の形成時のエッチングなどによる銅配線層53の表面荒れなどを防止して、銅配線層53の酸化および銅の拡散を抑制できる。 （もっと読む）

【課題】簡易なプロセスで抵抗層上の所定領域を選択的にサリサイド化することができ、かつ、抵抗の占有面積を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】第１素子形成領域１と第２素子形成領域２とを有し、第２素子形成領域２に第１抵抗層３０を形成し、その上に第１絶縁層４０と導電層を形成し、第２素子形成領域２の導電層を高抵抗化し、導電層の一部を除去して、第１素子形成領域１にゲート電極５０を形成すると同時に、第２素子形成領域２に第２抵抗層５２を形成し、第２素子形成領域２の第２抵抗層５２の上方に第２絶縁層９０を形成し、第１素子形成領域１の半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成し、ソース領域およびドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の第１抵抗層３０および第２抵抗層５２の上と、にシリサイド層８０を形成する。 （もっと読む）

半導体装置（１０）およびこれを製造方法は、活性素子領域（１２）および隔離領域（１４）を提供する工程を含み、隔離領域は、活性素子領域との境界（３２）を形成する。パターン化ゲート材料（１６）は、境界の第１部分（３４）と第２（３６）部分との間において、活性素子領域と重なる。パターン化ゲート材料は、活性素子領域内において、チャネルを画定し、ゲート材料は、境界領域の第１部分および第２部分の付近において、境界の第１部分と第２部分との間よりも大きい（２４＋２６，２８＋３０）、ゲート材料の主要寸法に沿って中心線（１８）と直交するゲート長さ寸法を有する。チャネルは、境界の第１部分に隣接する第１端と、境界の第２部分に隣接する第２端とを含み、更に、チャネルの両端においてテーパが付けられたゲート長さ寸法によって特徴付けられる。
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【課題】ＳＴＩ幅の増加や信頼性の低下を招くことなく、所定の導電型トランジスタ領域において最適なHigh-kゲート絶縁膜を実現する。
【解決手段】Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを含む半導体基板１０１上の全面にHigh-k絶縁膜１０３、Ｎ型トランジスタ用キャップ膜１０４及び金属含有膜１０５を順次堆積する。Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜１０４にイオン１０７を導入することにより、Ｐ型トランジスタ用キャップ膜１０８を形成する。金属含有膜１０５上にポリシリコン膜１１１を堆積した後、パターニングにより、Ｎ型トランジスタ用ゲート電極１１３及びＰ型トランジスタ用ゲート電極１１４を形成する。 （もっと読む）

【課題】工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板とその製造方法を提供する。
【解決手段】酸化物半導体薄膜トランジスタは、絶縁基板上に形成され、ゲート電極を含むゲート線と、ゲート線と交差しドレイン電極接続部を含むデータ線と、ゲート電極の周辺に形成される酸化物半導体活性層パターンと、データ線と酸化物半導体活性層パターンの上に形成されドレイン電極接続部を露出する第１開口部、及び酸化物半導体活性層パターンを露出する第２開口部を有するパシベーション層と、第１開口部及び第２開口部によって酸化物半導体活性層パターンとドレイン電極接続部とを電気的に接続するドレイン電極とを含む。 （もっと読む）

【課題】微細化しても動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳトランジスタのゲート電極部をＮＭＯＳ仕事関数制御メタル層７及びゲート主電極５により構成する。ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により形成され、ディボット部２ｄが設けられるエッジ近傍領域である領域ｂにおける膜厚は、他の領域である領域ａにおける膜厚より薄く形成される。したがって、ＮＭＯＳ仕事関数制御メタル層７に関し、領域ｂにおける実効仕事関数が領域ａにおける実効仕事関数に比べ、ミッドギャップよりに設定される。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】拡散電極へ全体的に均一に電流を流すことができ、発光素子の発光効率を向上させたフリップチップ型発光素子を提供する。
【解決手段】発光層へ電流を供給し所定方向へ延びる延在部１１ａを有する拡散電極１１と、拡散電極１１上に設けられ延在部１１ａの幅方向中央に延在部１１ａの長手方向に並べられ、互いの長手方向ピッチの寸法の半分の寸法が延在部１１ａの外縁までの寸法と同じ若しくは短い複数の中間電極１２と、拡散電極１１上に形成される絶縁層と、絶縁層上に形成され中間電極１２を介して拡散電極１１へ電流を供給する接合電極と、を備えた。 （もっと読む）

【課題】フォトレジストの縁部のバリの形成方法とアレイ基板の製造方法に関する。
【解決手段】当該アレイ基板の製造方法は、基板にゲート・ラインとゲート電極パターンを形成するステップと、データ・ラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成し、フォトレジストを残し、パッシべーション層を堆積し、剥離工程によってフォトレジスト及びその上のパッシべーション層を除去するステップと、フォトレジストを塗布し、フォトレジストに山状の縁部のバリを形成し、透明導電薄膜を堆積し、剥離工程によってドレイン電極に直接に接続する画素電極パターンを形成する。 （もっと読む）

【課題】 所望のＶｔｈが異なる複数種類のＭＯＳＦＥＴに対してＶｔｈを選択的に制御することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板４０上の複数種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒｎ）を形成する領域に、二酸化シリコンを含む第１ゲート絶縁膜４５と、金属酸化物を含む第２ゲート絶縁膜４６を形成する工程と、第１ゲート絶縁膜４５及び第２ゲート絶縁膜４６上にポリシリコンを含むゲート電極４７を形成する工程とを有する。この方法は更に、ゲート電極４７の形成後、複数種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒｎ）のうち、１種類以上のＭＯＳＦＥＴ（Ｔｒｎ）の温度を、他の種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）の温度と異ならせるように熱処理する工程を有する。 （もっと読む）

【課題】本発明は液晶表示装置用アレイ基板製造用のエッチングテープを提供する。
【解決手段】本発明のエッチングテープは、ベースシート及びベースシート上にゲルタイプのエッチング物質が塗布されて形成されたエッチング物質層を含む。このエッチングテープは、透明絶縁基板上にゲート電極、ストレージキャパシターの第１電極、ゲート配線を形成する段階、ゲート絶縁膜、アクティブ層、オーミック接触層、ソース電極及びドレーン電極を形成し、誘電体層及びストレージキャパシターの第２電極を形成し、データ配線を形成する段階、画素電極を形成し、ゲートパッド電極を形成し、データパッド電極を形成する段階、保護層を形成する段階及びゲートパッド電極上に形成された保護層とデータパッド電極上に形成された保護層をエッチングすることでコンタクトホールを形成する段階を含む液晶表示装置用アレイ基板の製造方法に利用される。 （もっと読む）

【課題】より微細化が可能な半導体装置を提供する。
【解決手段】基板の表面から所定の深さまでの領域に設けられたソース電極およびドレイン電極と、これら２つの電極よりも基板内の深い位置に設けられたゲート電極とを含むＭＯＳトランジスタが複数設けられ、複数のＭＯＳトランジスタのソース電極またはドレイン電極と接続され、基板においてソース電極およびドレイン電極と同層または基板の表面よりも深い位置に設けられた配線を有する。 （もっと読む）

【課題】ＷＰＰ技術を使用する半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】半導体ウェハＷ３に形成されている製品チップ領域（例えば、製品チップ領域ＣＡや製品チップ領域ＣＢ）に製品パターンを形成する。そして、製品チップ領域の外側にある外周領域の大部分にも製品パターンの一部を形成する。一方、外周領域に形成されているネーミング領域ＮＲを覆うように開口部を有さないレジストパターンＲＭを形成する。外周領域に形成されているレジストパターンＲＭと製品チップ領域ＣＢとの間に開口パターンＫＰ１を形成する。このようなパターンが形成された半導体ウェハＷ３に対して、電解めっきを実施する。 （もっと読む）