薄膜トランジスタ基板とその製造方法
【課題】工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板とその製造方法を提供する。
【解決手段】酸化物半導体薄膜トランジスタは、絶縁基板上に形成され、ゲート電極を含むゲート線と、ゲート線と交差しドレイン電極接続部を含むデータ線と、ゲート電極の周辺に形成される酸化物半導体活性層パターンと、データ線と酸化物半導体活性層パターンの上に形成されドレイン電極接続部を露出する第1開口部、及び酸化物半導体活性層パターンを露出する第2開口部を有するパシベーション層と、第1開口部及び第2開口部によって酸化物半導体活性層パターンとドレイン電極接続部とを電気的に接続するドレイン電極とを含む。
【解決手段】酸化物半導体薄膜トランジスタは、絶縁基板上に形成され、ゲート電極を含むゲート線と、ゲート線と交差しドレイン電極接続部を含むデータ線と、ゲート電極の周辺に形成される酸化物半導体活性層パターンと、データ線と酸化物半導体活性層パターンの上に形成されドレイン電極接続部を露出する第1開口部、及び酸化物半導体活性層パターンを露出する第2開口部を有するパシベーション層と、第1開口部及び第2開口部によって酸化物半導体活性層パターンとドレイン電極接続部とを電気的に接続するドレイン電極とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタ基板とその製造方法に関し、より詳しくは、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタを含む液晶表示装置とその製造方法に関する。
【背景技術】
【0002】
液晶表示装置は、画素電極が形成された第1基板、共通電極が形成された第2基板、及び第1基板と第2基板との間に介在する誘電率異方性を有する液晶分子層を含む。画素電極と共通電極との間に電場を形成し、その電場の強さを調節して、液晶分子の配列を変更する。これにより、液晶分子層を通過する光の量を制御して、所望する画像を表現する。このような液晶表示装置に使用されるスイッチング素子として薄膜トランジスタ(Thin Film Transistor:TFT)が幅広く使用されている。
【0003】
薄膜トランジスタ(TFT)は、ゲート電極、ドレイン電極、ソース電極、及びアクティブ層を含むスイッチング素子である。ゲート電極に一定の値以上の電圧が印加されるとアクティブ層が導通して、ドレイン電極とソース電極との間に電流が流れる。薄膜トランジスタ(TFT)のアクティブ層をなす物質として、非晶質シリコン(a−Si)やポリシリコン(p−Si)を用いることができる。
【0004】
最近、TFT−LCDの大型化及び高精細化傾向が次第に加速化されており、これを実現するための次世代アクティブ層が切実に要求されている。特に、大画面で高解像度及び高速駆動技術を適用するためには、パネルの集積駆動回路での配線抵抗及び寄生容量の大幅な低減及び薄膜トランジスタ特性の画期的な向上のような課題がまず解決されなければならない。薄膜トランジスタの性能向上のために、最近、微細結晶質シリコン薄膜トランジスタ(Micro−crystalline Si TFT)や酸化物半導体がその候補として活発に研究されている。しかし、微細結晶質シリコンをチャネル領域に適用した薄膜トランジスタは、電子移動度が低く、このような微細結晶質シリコンの特性を改良するためには改良された蒸着装置の開発を先行しなければならない。一方、酸化物半導体は、電子移動度が非晶質シリコン薄膜トランジスタに比べて数十倍以上大きいので、画素充電能力及び基板上に駆動回路を集積する点での大きい利点があり、集中的に開発中である。しかし、酸化物半導体薄膜トランジスタのチャネル層の酸化物半導体層は、後続工程のドライエッチングまたはウェットエッチング工程を進行する際に特性が変わり易いため、酸化物半導体薄膜トランジスタの電気的特性の信頼性に大きな影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板を提供することにある。
【0006】
また、本発明の他の目的は、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板の製造方法を提供することにある。
【0007】
本発明の目的は、上述したものに限定されず、言及されないまた他の課題は、下記の記載から当業者にとって明らかに理解されるはずである。
【課題を解決するための手段】
【0008】
本発明の一実施形態による薄膜トランジスタ基板は、絶縁基板上に形成され、ゲート電極を含むゲート線と、前記ゲート線と交差し、ドレイン電極接続部を含むデータ線と、前記ゲート電極周辺に形成されている酸化物半導体活性層パターンと、前記データ線と前記酸化物半導体活性層パターンの上に形成され、前記ドレイン電極接続部を露出する第1開口部、及び前記酸化物半導体活性層パターンを露出する第2開口部を有するパシベーション層パターンと、前記第1開口部及び前記第2開口部によって前記酸化物半導体活性層パターンと前記ドレイン電極接続部とを電気的に接続するドレイン電極とを含む。
【0009】
前記酸化物半導体活性層パターンの上に形成されたエッチングストッパをさらに含むことができる。
【0010】
前記パシベーション層は、前記酸化物半導体活性層パターンを露出する第3開口部を有し、前記第3開口部によって前記酸化物半導体活性層パターンと電気的に接続するソース−画素電極をさらに含むことができる。
【0011】
前記ソース−画素電極は、前記酸化物半導体活性層パターンと直接接することができる。
【0012】
前記酸化物半導体活性層パターンは、Ga、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、PまたはFのうちの少なくとも1つの元素とOを含むことができる。
【0013】
前記ドレイン電極は、Ga、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、PまたはFのうちの少なくとも1つの元素とOを含むことができる。
【0014】
前記データ線は、前記酸化物半導体活性層パターンと離間して位置することができる。
【0015】
前記ソース−画素電極は前記ドレイン電極と同一物質を含むことができる。
【0016】
前記ソース−画素電極の形状によって画素領域を定義することができる。
【0017】
前記酸化物半導体活性層パターンと前記エッチングストッパパターンの外郭線が実質的に同一の平面形状を有することができる。
【0018】
前記ドレイン電極は、前記ドレイン電極接続部と直接接することが好ましい。
【0019】
前記エッチングストッパパターンは、前記第2開口部及び前記第3開口部とそれぞれ一致する第4開口部及び第5開口部を有し、前記ドレイン電極は、前記第2開口部と第4開口部によって前記酸化物半導体活性層パターンと接触し、前記ソース−画素電極は、前記第3開口部及び第5開口部によって前記酸化物半導体活性層パターンと接触することが好ましい。
【0020】
前記ドレイン電極と前記ソース−画素電極は同一物質を含むことが好ましい。
【0021】
前記ドレイン電極接続部は、前記データ線の他の部分より幅が広くても良い。
【0022】
本発明の一実施形態による薄膜トランジスタ表示板の製造方法は、絶縁基板上にゲート電極を含むゲート線を形成する段階と、前記ゲート線上にゲート絶縁層を形成する段階と、前記ゲート電極上部の前記ゲート絶縁層上に酸化物半導体活性層パターンを形成する段階と、前記酸化物半導体活性層パターンの上にエッチングストッパパターンを形成する段階と、前記ゲート絶縁層上に前記ゲート線と交差するデータ線を形成する段階と、前記データ線及び前記エッチングストッパパターンの上にペシベーションを形成する段階と、前記パシベーション層及びエッチングストッパパターンをフォトエッチングして、前記データ線及び酸化物半導体活性層パターンの上部表面をそれぞれ露出する第1開口部及び第2開口部を形成する段階と、前記第1開口部及び前記第2開口部によって露出した前記データ線及び酸化物半導体活性層パターンと接するドレイン電極を形成する段階とを含む。
【0023】
前記第1開口部と第2開口部とを形成する段階で、前記パシベーション層及びエッチングストッパパターンを貫通して前記酸化物半導体活性層パターンの表面を露出する第3開口部を共に形成することができる。
【0024】
前記第3開口部によって露出した前記酸化物半導体活性層パターンの表面と直接接するソース−画素電極を形成する段階をさらに含むことができる。
【0025】
酸化物半導体活性層パターンを形成する段階と、前記エッチングストッパパターンを形成する段階とは、同一のマスクを使用して進められる。
【0026】
前記ドレイン電極を形成する段階と、前記ソース−画素電極を形成する段階とは、同時に進められる。
【0027】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【0028】
本発明の実施形態によれば、絶縁基板上に酸化物半導体薄膜トランジスタを製作するとき、エッチングストッパ(etch stopper)を適用して酸化物半導体薄膜トランジスタの信頼性を向上することができ、エッチングストッパ工程を適用するとき、工程を単純化することができる。
【図面の簡単な説明】
【0029】
【図1A】本発明の一実施形態によって製作された薄膜トランジスタ基板の配置図である。
【図1B】図1Aの薄膜トランジスタ基板のA−B線に沿った断面図である。
【図2A】本発明の一実施形態によるゲート形成工程を示す配置図である。
【図2B】図2AのA−B線に沿った断面図である。
【図3A】本発明の一実施形態による酸化物半導体活性層パターン及びエッチングストッパ層パターンの形成工程を示す配置図である。
【図3B】各工程段階における図3AのA−B線に沿った断面図である。
【図3C】各工程段階における図3AのA−B線に沿った断面図である。
【図3D】各工程段階における図3AのA−B線に沿った断面図である。
【図4A】本発明の一実施形態によるデータ線131の形成工程を示す配置図である。
【図4B】図4AのA−B線に沿った断面図である。
【図5A】本発明の一実施形態によって開口部及びパッド開口部を形成する工程を示す配置図である。
【図5B】各工程段階における図5AのA−B線に沿った断面図である。
【図5C】各工程段階における図5AのA−B線に沿った断面図である。
【図5D】各工程段階における図5AのA−B線に沿った断面図である。
【図6】本発明の一実施形態によって製作された薄膜トランジスタのI−V特性を示す。
【発明を実施するための形態】
【0030】
以下、添付した図面を参照しながら、本発明の実施形態について詳細に説明する。しかし、本発明は、以下に開示される実施形態に限定されるものではない。本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供させるものであり、本発明は請求項の範疇によって定義される。明細書の全体にわたって同一の符号は同一の構成要素を指す。また、“及び/または”は言及されたアイテムのそれぞれ及び1つ以上のすべての組み合わせを含む。
【0031】
たとえ、第1、第2などが多様な素子、構成要素及び/またはセクションを叙述するために使用されるが、これら素子、構成要素及び/またはセクションはこれら用語によって制限されないことはもちろんである。これら用語は、単に、1つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及する第1素子、第1構成要素または第1セクションは、本発明の技術的な思想内で第2素子、第2構成要素または第2セクションとすることもあり得る。
【0032】
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において、単数型は、文句で特に言及しない限り複数型も含む。明細書で使用される“含む(comprises)”及び/または“含む(comprising)”とは、言及された構成要素、段階、動作及び/または素子は、1つ以上の他の構成要素、段階、動作及び/または素子の存在または追加を排除しない。
【0033】
他の定義がないならば、本明細書におけるすべての用語(技術及び科学的用語を含む)は、本発明が属する技術分野で通常の知識を有する者に共通的に理解される意味で使用される。また、一般に使用される辞書に定義されている用語は、明らかに特に定義されていない限り理想的、または過度に解釈されない。
【0034】
図1Aは、本発明の一実施形態により製作された酸化物半導体薄膜トランジスタ基板の配置図である、図1Bは図1AのA−B線に沿った断面図である。
【0035】
図1A及び図1Bに示すように、絶縁基板100の上にゲート線111が形成されている。ゲート線111は、ゲート電極112、及び薄膜トランジスタを駆動する信号を印加する駆動回路部(図示せず)と接続するゲートパッド113を含む。絶縁基板100は、透明なガラス、透明なプラスチック、または絶縁膜が上部に形成された金属基板とすることができる。ゲート線111は、Al、Cu、Mo、Nd、Ti、Pt、Ag、Nb、Cr、WまたはTaのうちの少なくとも1つの物質を含み、単一膜または多層膜に形成できる。ゲート電極112、ゲート線111、及びゲートパッド113は、互いに異なる工程段階で互いに異なる層で形成できる。
【0036】
ゲート線111の上にはゲート線111と接するゲート絶縁層121が形成されている。ゲート絶縁層121は、SiOx、SiNx、またはSiONxのうちの少なくとも1つの物質を含むことができ、SiOx、SiNx、またはSiONxに追加的にCをさらに含むこともできる。
【0037】
ゲート絶縁層121の上には酸化物半導体活性層パターン141が形成されている。この酸化物半導体活性層パターン141は、Ga、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、PまたはFのうちの少なくとも1つの元素とOを含む。この元素のうちのいずれか1つ以上の元素を含む酸化物半導体の具体的な例としては、ZnO、InGaZnO4、Zn−In−O、Zn−Sn−O、In−Zn−Hf−O、Sn−In−O、Sn−Oなどが挙げられるが、これらに限定されるものではなく、上述したすべての種類の元素の組み合わせが可能である。酸化物半導体活性層パターン141の結晶性は、非晶質、微細結晶質、多結晶質、単結晶質、または多結晶質や単結晶質内に非晶質をさらに含むことができる。
【0038】
これら酸化物半導体を用いて製作された薄膜トランジスタは、水素化された非晶質シリコン(a−Si:H)を用いて製作された薄膜トランジスタに比べ、電界効果移動度が数倍乃至数百倍大きい。例えば、非晶質構造を有するIn2O3、Ga2O3、ZnOなどが混合された酸化物半導体を用いると、脱水素化された非晶質シリコン(a−Si)の電界効果移動度と比べ、電界移動度が20倍以上向上できる。特に、ZnOの場合、理論的に最大200cm2/Vsの値を得ることができ、この値はポリシリコン(p−Si)に匹敵する値である。また、酸化物半導体を活性層に適用した酸化物半導体薄膜トランジスタは、可視光線に対して透明であるため、本発明の一実施形態による酸化物半導体薄膜トランジスタ(TFT)が可視光線に露出しても、漏洩電流の増加により生じ得る残像の問題を減らすことができる。薄膜トランジスタ(TFT)の活性層が水素化された非晶質シリコン(a−Si:H)からなる場合、水素化された非晶質シリコン(a−Si:H)は、オプチカルバンドギャップ(optical band gap)が1.8eVより小さくて、1.59eVから3.26eVの間のエネルギー範囲を有する可視光線の領域(380nm〜780nm)のエネルギーを大部分吸収する。したがって、薄膜トランジスタ(TFT)が可視光線に露出する場合、薄膜トランジスタの漏洩電流が深刻に発生し得る。反面、薄膜トランジスタ(TFT)の活性層が酸化物半導体からなる場合、このような酸化物半導体は主にn型半導体であって、オプチカルバンドギャップが3eV以上4eV以下で、大部分の可視光線領域のエネルギーを吸収しないので、薄膜トランジスタの漏洩電流が大きく発生しない。例えば、非晶質構造を有するIn2O3、Ga2O3、ZnOなどが混合された酸化物半導体を用いると、酸化物半導体薄膜トランジスタ(TFT)が可視光線に露出しても、暗状態での漏洩電流と比較して漏洩電流が非常に少量だけ増加する。したがって、薄膜トランジスタ(TFT)が可視光線に露出して漏洩電流が増加することにより生じる残像の問題を減らすことができる。また、酸化物半導体層は、低温で蒸着する工程が可能で、一般にプラスチック基板及びソーダライム基板にも適用できる。
【0039】
酸化物半導体活性層パターン141の上部には、エッチングストッパ層パターン171を形成することが可能である。エッチングストッパ層パターン171の厚さは100〜10000Åであり、SiOx、SiNx、SiOCx、またはSiONxのうちの少なくともいずれか1つの物質を含む無機膜や有機物、または高分子有機物を含む有機膜で形成できる。酸化物半導体活性層パターン141とエッチングストッパ層パターン171の少なくとも一部分は同一のパターン形状を有することができる。
【0040】
また、ゲート絶縁層121の上にはデータ線131が形成されている。データ線131は、酸化物半導体活性層パターン141と離間しており、データパッド132及びドレイン電極接続パッド132を含む。データパッド133は、外部の駆動回路(図示せず)と接続されてデータ駆動信号の印加を受け、ドレイン電極接続パッド132は、データ線131に伝達されたデータ信号を酸化物半導体活性層パターン141に伝達する接続端子の役割を果たす。データ線131は、Al、Cu、Mo、Nd、Ti、Pt、Ag、Nb、Cr、W、またはTaのうちの少なくとも1つの物質を含み、単一膜または多層膜に形成できる。データパッド132及びドレイン電極接続パッド132は、データ線131と分離され、互いに異なる層に互いに異なる物質で形成することも可能である。
【0041】
データ線131とエッチングストッパ層パターン171の上にはパシベーション層161が形成されている。パシベーション層161の厚さは100〜10000Åであり、SiOx、SiNx、またはSiONxのうちの少なくともいずれか1つの物質を含む無機膜や有機物、または高分子有機物を含む有機膜で形成できる。
【0042】
パシベーション層161の上には、ドレイン電極151及びソース−画素電極152が形成されている。ソース−画素電極152の形状によって画素領域Aが定義される。つまり、ソース−画素電極152が画素領域Pの全体を構成することができる。ドレイン電極151及びソース−画素電極152は、非晶質(amorphous)構造、多結晶(polycrystalline)構造、または部分的な非晶質(partially amorphous)構造を有する透明導電膜であっても良い。例えば、a−ITO(amorphous−indium tin oxide)やIZO(amorphous−indium zinc oxide)、またはITOであっても良い。または、酸化物半導体活性層パターン141を形成するGa、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、P、またはFのうちの少なくとも1つの元素とOを含むことができる。ドレイン電極151及びソース−画素電極152は互いに異なる物質で形成され、互いに異なる工程段階で形成できる。
【0043】
パシベーション層161には複数の開口部が形成されている。パシベーション層161をフォトエッチングして形成された第1開口部162は、ドレイン電極接続パッド132の上に形成され、ドレイン電極接続パッド132の上部表面を露出する。
【0044】
一方、パシベーション層161とエッチングストッパ層パターン171をフォトエッチングして形成された第2開口部163は、酸化物半導体活性層パターン141の上に形成され、酸化物半導体活性層パターン141の上部表面を露出する。
【0045】
また、パシベーション層161とエッチングストッパ層パターン171をフォトエッチングして形成された第3開口部164も、酸化物半導体活性層パターン141の上に形成され、酸化物半導体活性層パターン141の上部表面を露出する。
【0046】
ドレイン電極接続パッド132と酸化物半導体活性層パターン141は、第1開口部162と第2開口部163の上に形成されたドレイン電極151によって電気的に接続される。
【0047】
したがって、ドレイン電極接続パッド132に伝達されたデータ信号が、ドレイン電極151を通じて酸化物半導体活性層パターン141に伝達される。
【0048】
酸化物半導体活性層パターン141に伝達されたデータ信号は、ゲート電極112に印加される電気的信号の種類によって生成するか、または消滅する酸化物半導体活性層パターン141内のチャネルにより、第3開口部164周辺の酸化物半導体活性層パターン141に伝達され、このように伝達されたデータ信号は、第3開口部164によって酸化物半導体活性層パターン141と接続されるソース−画素電極152に伝達される。
【0049】
本発明の一実施形態が液晶表示装置に適用される場合、ソース−画素電極152に伝達されたデータ信号は液晶に印加できる。
【0050】
ドレイン電極接続パッド132を形成せず、データ線131の上に第1開口部を形成することもできる。この場合、画素領域の開口率をさらに増加することができる。
【0051】
本発明の一実施形態では、酸化物半導体活性層パターン141、及び酸化物半導体活性層パターン141と離間して形成されたデータ線131を、第1開口部162及び第2開口部163によってドレイン電極151を利用して接続している。このことから、従来技術とは異なって、ソース電極と画素電極を同一の工程段階で形成されたソース−画素電極152に代替することができ、工程を単純化することができる。また、酸化物半導体活性層パターン141の上にエッチングストッパパターン171を形成することで、酸化物半導体活性層パターン141が後続工程で使用されるプラズマやケミカルなどに露出することを防止し、これらによって酸化物半導体薄膜トランジスタの電気的特性が劣化することを防止することができる。
【0052】
図2A乃至図5Dは、本発明の一実施形態による図1の酸化物半導体薄膜トランジスタを形成する方法を示す配置図及び断面図である。
【0053】
図2Aは、本発明の一実施形態によるゲート形成工程を示す配置図であり、図2Bは、図2AのA−B線に沿った断面図である。
【0054】
図2A及び2Bによれば、絶縁基板100の上に第1金属層(図示せず)を蒸着し、フォトエッチング工程によってゲート電極112及びゲートパッド113を含むゲート線111を形成する。ゲート電極112は、ゲート線111の本線から一側が突出して形成されており、ゲート線111の端部には外部の駆動回路(図示せず)から駆動信号を受信するゲートパッド113が形成されている。ゲート電極は直線で延びたゲート線の一部であっても良い。
【0055】
図3Aは、本発明の一実施形態による酸化物半導体活性層パターン及びエッチングストッパ層パターンの形成工程を示す配置図であり、図3B、図3C及び図3Dは、各工程段階における図3AのA−B線に沿った断面図である。
【0056】
図3Aに示すように、ゲート線111の上に化学気相蒸着法(Chemical vapor deposition method)またはスパッタリング法(Sputtering method)などの物理気相蒸着法(Physical vapor deposition method)によってゲート絶縁層121を蒸着する。次に、連続的にまたは不連続的に酸化物半導体層140を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。次に、連続的にまたは不連続的にエッチングストッパ層170を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。この時、反応性スパッタリング法(Reactive Sputtering method)によってゲート絶縁層121及びエッチングストッパ層170を蒸着できる。
【0057】
ゲート絶縁層121、酸化物半導体層140、及びエッチングストッパ層170は、同一の装置で連続して蒸着することもでき、異なる装置を利用することもできる。異なる装置を利用して蒸着する場合には、装置と装置の間で真空状態を維持したまま絶縁基板100を移送して前述したような膜を蒸着するロードロック(load lock)システムを利用して蒸着することができる。また、真空が維持されない状態で異なる装置間を移動しながら蒸着処理を実行することも可能である。
【0058】
図3Bに示すように、エッチングストッパ層170の上部にフォトレジスト(Photo Resist)膜を塗布する。フォトレジストとしては、PAG(Photo Acid Generator)を含むポジティブ型フォトレジストや、PAC(Photo Active Cross linker)を含むネガティブ型フォトレジストを用いることができる。前述したフォトレジストの上部に所定の光学マスクを設けて露光することで、所望するフォトレジストパターン170pを形成する。
【0059】
図3cに示すように、フォトレジストパターン170pをエッチングマスクとして使用して、エッチングストッパ層170及び酸化物半導体層140を順にエッチングする。この時、エッチングストッパ層170及び酸化物半導体層140は、それぞれドライまたウェットエッチングによってエッチングできる。
【0060】
また、同一のエッチング条件で連続してエッチングすることも可能である。
【0061】
エッチング工程によって形成されたエッチングストッパ層パターン171及び酸化物半導体層パターン141は、同一のフォトレジストパターン170pを利用して形成しているので、本質的に同一のパターン形状を有する。したがって、ゲート電極112の上部に、酸化物半導体層から形成された酸化物半導体活性層パターン141、及び本質的に同一のパターン形状を有するエッチングストッパパターン171が形成される。
【0062】
図4Aは、本発明の一実施形態によるデータ線131の形成工程を示す配置図であり、図4Bは、図4AのA−B線に沿った断面図である。
【0063】
図4A及び図4Bに示すように、ゲート絶縁層121及びエッチングストッパパターン171の上に、データ線層(図示せず)を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。このデータ線層(図示せず)の上部にフォトレジスト膜を塗布する。このフォトレジストの上部に所定の光学マスクを設けて光を照射し、データ線用フォトレジストパターン(図示せず)を形成する。データ線用フォトレジストパターンをエッチングマスクとして使用してデータ線層(図示せず)をエッチングする。この時、データ線層(図示せず)は、ドライまたはウェットエッチングによってエッチングできる。このようなエッチング工程により、ドレイン電極接続パッド132及びデータパッド133を有するデータ線131が形成される。
【0064】
ドレイン電極接続パッド132は、データ線131の本線と同一の幅を有するか、または後続工程における開口部の形成を容易にするために、データ線131の本線より幅を広くすることもできる。
【0065】
データ線131とゲート線111は、交差するように形成され、データ線131とゲート線111によって画素領域(図示せず)が定義される。データ線131とゲート線111が互いに交差する領域には、ゲート線111による段差を減少させるために、酸化物半導体活性層140から形成されたダミーパターン(図示せず)を位置させて形成することもできる。データパッド133は、外部の駆動回路(図示せず)から印加されるデータ信号をデータ線131に容易に伝達できるように、データ線131の本線よりもさらに広い幅で形成することもできる。
【0066】
図5Aは、本発明の一実施形態によって開口部162、163、164及びパッド開口部165、166を形成する工程を示す配置図であり、図5B、図5C及び図5Dは、各工程段階における図5AのA−B線に沿った断面図である。
【0067】
図5Bに示すように、データ線131及びエッチングストッパ171の上にパシベーション層160を蒸着する。パシベーション層160の厚さは1000〜20000Åである。パシベーション層160は、化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。次に、パシベーション層160の上部にフォトレジスト膜を塗布する。このフォトレジスト膜の上部に所定の光学マスクを設けて光を照射することで、開口部162、163、164、165、166用フォトレジストパターン160pを形成する。
【0068】
図5Cに示すように、開口部162、163、164、165、166形成用フォトレジストパターン160pをエッチングマスクとして用いて、パシベーション層160をエッチングする。この時、パシベーション層160は、ドライまたはウェットエッチングによってエッチングできる。
【0069】
このようなエッチング工程により、第1開口部162、第2開口部163、第3開口部164、ゲートパッド開口部165、及びデータパッド開口部166が形成される。第1開口部162はドレイン電極接続部132の上部表面を露出し、第2開口部163及び第3開口部164は酸化物半導体活性層パターン141の上部表面を露出する。ゲートパッド開口部165はゲートパッド113の上部表面を露出し、データパッド開口部166はデータパッド133の上部表面を露出する。
【0070】
図5A及び図5Cに示すように、第1開口部162及びデータパッド開口部166はパシベーション層160をエッチングして形成し、第2開口部及び第3開口部はパシベーション層160及びエッチングストッパ層170をエッチングして形成する。一方、ゲートパッド開口部165はパシベーション層160及びゲート絶縁層121をエッチングして形成する。したがって、第1開口部162によって上部表面が露出するドレイン電極接続部132と、データパッド開口部166によって上部表面が露出するデータパッド133とは、他の開口部において下部の膜が露出される時まで露出状態であることから、このときにエッチングにより除去されないようなエッチング選択比を有する必要がある。
【0071】
図5Dに示すように、開口部162、163、164、165、166によって露出した表面及びパシベーション層160の上に透明導電層150を蒸着する。透明導電層の厚さは100〜10000Åであり、透明導電層150は、化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。
【0072】
この後、図1A及び図1Bを参照して説明したように、フォトエッチング工程によりドレイン電極151、ソース−画素152電極、ゲートパッドカバー電極153、及びデータパッドカバー電極154を形成する。
【0073】
図6は、本発明の一実施形態によって製作されたエッチングストッパ型酸化物半導体薄膜トランジスタの電気的特性を示す。本発明の一実施形態による酸化物半導体薄膜トランジスタは、0sの時のI−Vカーブを参照すると、従来構造に比べてしきい電圧が(+)方向に移動しているので、同一の基板に画素駆動用薄膜トランジスタと周辺回路駆動用薄膜トランジスタを同時に形成する構造にも適用可能である。
【0074】
また、電気的ストレステストを、60°の条件下で、Vgs電圧は27Vを印加し、Vds電圧は0.1Vを印加し、ストレス時間を1s〜3600sまで変化させながら行ってI−V特性を測定した結果、電気的ストレスを印加する前と後のI−V特性変化が殆どなく、しきい電圧の変化も非常に少ないので、液晶表示装置に本発明の一実施形態を適用して長時間駆動した場合生じ得る色抜けなどの不良を減少させることができる。
【0075】
本発明の一実施形態によれば、ソース電極と画素電極とを一体に形成し、ソース−画素電極152を薄膜トランジスタ上に形成することで、画素の開口率を向上させることができ、酸化物半導体活性層パターン141の上にエッチングストッパパターン171を位置させ、酸化物半導体活性層パターン141を形成した後の工程で酸化物半導体活性層パターン141の表面が露出しないようにすることで、薄膜トランジスタの電気的特性を向上させることができた。
【0076】
以上、添付した図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的な思想や必須の特徴を変更せずに他の具体的な形態で実施できることを理解するはずである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。
【符号の説明】
【0077】
100 絶縁基板
111 ゲート線
112 ゲート電極
121 ゲート絶縁層
132 ドレイン電極連結パッド
141 酸化物半導体活性層パターン
151 ドレイン電極
152 ソース画素電極
162 第1開口部
163 第2開口部
164 第3開口部
171 エッチングストッパパターン
【技術分野】
【0001】
本発明は、薄膜トランジスタ基板とその製造方法に関し、より詳しくは、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタを含む液晶表示装置とその製造方法に関する。
【背景技術】
【0002】
液晶表示装置は、画素電極が形成された第1基板、共通電極が形成された第2基板、及び第1基板と第2基板との間に介在する誘電率異方性を有する液晶分子層を含む。画素電極と共通電極との間に電場を形成し、その電場の強さを調節して、液晶分子の配列を変更する。これにより、液晶分子層を通過する光の量を制御して、所望する画像を表現する。このような液晶表示装置に使用されるスイッチング素子として薄膜トランジスタ(Thin Film Transistor:TFT)が幅広く使用されている。
【0003】
薄膜トランジスタ(TFT)は、ゲート電極、ドレイン電極、ソース電極、及びアクティブ層を含むスイッチング素子である。ゲート電極に一定の値以上の電圧が印加されるとアクティブ層が導通して、ドレイン電極とソース電極との間に電流が流れる。薄膜トランジスタ(TFT)のアクティブ層をなす物質として、非晶質シリコン(a−Si)やポリシリコン(p−Si)を用いることができる。
【0004】
最近、TFT−LCDの大型化及び高精細化傾向が次第に加速化されており、これを実現するための次世代アクティブ層が切実に要求されている。特に、大画面で高解像度及び高速駆動技術を適用するためには、パネルの集積駆動回路での配線抵抗及び寄生容量の大幅な低減及び薄膜トランジスタ特性の画期的な向上のような課題がまず解決されなければならない。薄膜トランジスタの性能向上のために、最近、微細結晶質シリコン薄膜トランジスタ(Micro−crystalline Si TFT)や酸化物半導体がその候補として活発に研究されている。しかし、微細結晶質シリコンをチャネル領域に適用した薄膜トランジスタは、電子移動度が低く、このような微細結晶質シリコンの特性を改良するためには改良された蒸着装置の開発を先行しなければならない。一方、酸化物半導体は、電子移動度が非晶質シリコン薄膜トランジスタに比べて数十倍以上大きいので、画素充電能力及び基板上に駆動回路を集積する点での大きい利点があり、集中的に開発中である。しかし、酸化物半導体薄膜トランジスタのチャネル層の酸化物半導体層は、後続工程のドライエッチングまたはウェットエッチング工程を進行する際に特性が変わり易いため、酸化物半導体薄膜トランジスタの電気的特性の信頼性に大きな影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の目的は、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板を提供することにある。
【0006】
また、本発明の他の目的は、工程効率が向上し、かつ、信頼性が向上した酸化物半導体薄膜トランジスタ基板の製造方法を提供することにある。
【0007】
本発明の目的は、上述したものに限定されず、言及されないまた他の課題は、下記の記載から当業者にとって明らかに理解されるはずである。
【課題を解決するための手段】
【0008】
本発明の一実施形態による薄膜トランジスタ基板は、絶縁基板上に形成され、ゲート電極を含むゲート線と、前記ゲート線と交差し、ドレイン電極接続部を含むデータ線と、前記ゲート電極周辺に形成されている酸化物半導体活性層パターンと、前記データ線と前記酸化物半導体活性層パターンの上に形成され、前記ドレイン電極接続部を露出する第1開口部、及び前記酸化物半導体活性層パターンを露出する第2開口部を有するパシベーション層パターンと、前記第1開口部及び前記第2開口部によって前記酸化物半導体活性層パターンと前記ドレイン電極接続部とを電気的に接続するドレイン電極とを含む。
【0009】
前記酸化物半導体活性層パターンの上に形成されたエッチングストッパをさらに含むことができる。
【0010】
前記パシベーション層は、前記酸化物半導体活性層パターンを露出する第3開口部を有し、前記第3開口部によって前記酸化物半導体活性層パターンと電気的に接続するソース−画素電極をさらに含むことができる。
【0011】
前記ソース−画素電極は、前記酸化物半導体活性層パターンと直接接することができる。
【0012】
前記酸化物半導体活性層パターンは、Ga、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、PまたはFのうちの少なくとも1つの元素とOを含むことができる。
【0013】
前記ドレイン電極は、Ga、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、PまたはFのうちの少なくとも1つの元素とOを含むことができる。
【0014】
前記データ線は、前記酸化物半導体活性層パターンと離間して位置することができる。
【0015】
前記ソース−画素電極は前記ドレイン電極と同一物質を含むことができる。
【0016】
前記ソース−画素電極の形状によって画素領域を定義することができる。
【0017】
前記酸化物半導体活性層パターンと前記エッチングストッパパターンの外郭線が実質的に同一の平面形状を有することができる。
【0018】
前記ドレイン電極は、前記ドレイン電極接続部と直接接することが好ましい。
【0019】
前記エッチングストッパパターンは、前記第2開口部及び前記第3開口部とそれぞれ一致する第4開口部及び第5開口部を有し、前記ドレイン電極は、前記第2開口部と第4開口部によって前記酸化物半導体活性層パターンと接触し、前記ソース−画素電極は、前記第3開口部及び第5開口部によって前記酸化物半導体活性層パターンと接触することが好ましい。
【0020】
前記ドレイン電極と前記ソース−画素電極は同一物質を含むことが好ましい。
【0021】
前記ドレイン電極接続部は、前記データ線の他の部分より幅が広くても良い。
【0022】
本発明の一実施形態による薄膜トランジスタ表示板の製造方法は、絶縁基板上にゲート電極を含むゲート線を形成する段階と、前記ゲート線上にゲート絶縁層を形成する段階と、前記ゲート電極上部の前記ゲート絶縁層上に酸化物半導体活性層パターンを形成する段階と、前記酸化物半導体活性層パターンの上にエッチングストッパパターンを形成する段階と、前記ゲート絶縁層上に前記ゲート線と交差するデータ線を形成する段階と、前記データ線及び前記エッチングストッパパターンの上にペシベーションを形成する段階と、前記パシベーション層及びエッチングストッパパターンをフォトエッチングして、前記データ線及び酸化物半導体活性層パターンの上部表面をそれぞれ露出する第1開口部及び第2開口部を形成する段階と、前記第1開口部及び前記第2開口部によって露出した前記データ線及び酸化物半導体活性層パターンと接するドレイン電極を形成する段階とを含む。
【0023】
前記第1開口部と第2開口部とを形成する段階で、前記パシベーション層及びエッチングストッパパターンを貫通して前記酸化物半導体活性層パターンの表面を露出する第3開口部を共に形成することができる。
【0024】
前記第3開口部によって露出した前記酸化物半導体活性層パターンの表面と直接接するソース−画素電極を形成する段階をさらに含むことができる。
【0025】
酸化物半導体活性層パターンを形成する段階と、前記エッチングストッパパターンを形成する段階とは、同一のマスクを使用して進められる。
【0026】
前記ドレイン電極を形成する段階と、前記ソース−画素電極を形成する段階とは、同時に進められる。
【0027】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【0028】
本発明の実施形態によれば、絶縁基板上に酸化物半導体薄膜トランジスタを製作するとき、エッチングストッパ(etch stopper)を適用して酸化物半導体薄膜トランジスタの信頼性を向上することができ、エッチングストッパ工程を適用するとき、工程を単純化することができる。
【図面の簡単な説明】
【0029】
【図1A】本発明の一実施形態によって製作された薄膜トランジスタ基板の配置図である。
【図1B】図1Aの薄膜トランジスタ基板のA−B線に沿った断面図である。
【図2A】本発明の一実施形態によるゲート形成工程を示す配置図である。
【図2B】図2AのA−B線に沿った断面図である。
【図3A】本発明の一実施形態による酸化物半導体活性層パターン及びエッチングストッパ層パターンの形成工程を示す配置図である。
【図3B】各工程段階における図3AのA−B線に沿った断面図である。
【図3C】各工程段階における図3AのA−B線に沿った断面図である。
【図3D】各工程段階における図3AのA−B線に沿った断面図である。
【図4A】本発明の一実施形態によるデータ線131の形成工程を示す配置図である。
【図4B】図4AのA−B線に沿った断面図である。
【図5A】本発明の一実施形態によって開口部及びパッド開口部を形成する工程を示す配置図である。
【図5B】各工程段階における図5AのA−B線に沿った断面図である。
【図5C】各工程段階における図5AのA−B線に沿った断面図である。
【図5D】各工程段階における図5AのA−B線に沿った断面図である。
【図6】本発明の一実施形態によって製作された薄膜トランジスタのI−V特性を示す。
【発明を実施するための形態】
【0030】
以下、添付した図面を参照しながら、本発明の実施形態について詳細に説明する。しかし、本発明は、以下に開示される実施形態に限定されるものではない。本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供させるものであり、本発明は請求項の範疇によって定義される。明細書の全体にわたって同一の符号は同一の構成要素を指す。また、“及び/または”は言及されたアイテムのそれぞれ及び1つ以上のすべての組み合わせを含む。
【0031】
たとえ、第1、第2などが多様な素子、構成要素及び/またはセクションを叙述するために使用されるが、これら素子、構成要素及び/またはセクションはこれら用語によって制限されないことはもちろんである。これら用語は、単に、1つの素子、構成要素またはセクションを他の素子、構成要素またはセクションと区別するために使用するものである。したがって、以下で言及する第1素子、第1構成要素または第1セクションは、本発明の技術的な思想内で第2素子、第2構成要素または第2セクションとすることもあり得る。
【0032】
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において、単数型は、文句で特に言及しない限り複数型も含む。明細書で使用される“含む(comprises)”及び/または“含む(comprising)”とは、言及された構成要素、段階、動作及び/または素子は、1つ以上の他の構成要素、段階、動作及び/または素子の存在または追加を排除しない。
【0033】
他の定義がないならば、本明細書におけるすべての用語(技術及び科学的用語を含む)は、本発明が属する技術分野で通常の知識を有する者に共通的に理解される意味で使用される。また、一般に使用される辞書に定義されている用語は、明らかに特に定義されていない限り理想的、または過度に解釈されない。
【0034】
図1Aは、本発明の一実施形態により製作された酸化物半導体薄膜トランジスタ基板の配置図である、図1Bは図1AのA−B線に沿った断面図である。
【0035】
図1A及び図1Bに示すように、絶縁基板100の上にゲート線111が形成されている。ゲート線111は、ゲート電極112、及び薄膜トランジスタを駆動する信号を印加する駆動回路部(図示せず)と接続するゲートパッド113を含む。絶縁基板100は、透明なガラス、透明なプラスチック、または絶縁膜が上部に形成された金属基板とすることができる。ゲート線111は、Al、Cu、Mo、Nd、Ti、Pt、Ag、Nb、Cr、WまたはTaのうちの少なくとも1つの物質を含み、単一膜または多層膜に形成できる。ゲート電極112、ゲート線111、及びゲートパッド113は、互いに異なる工程段階で互いに異なる層で形成できる。
【0036】
ゲート線111の上にはゲート線111と接するゲート絶縁層121が形成されている。ゲート絶縁層121は、SiOx、SiNx、またはSiONxのうちの少なくとも1つの物質を含むことができ、SiOx、SiNx、またはSiONxに追加的にCをさらに含むこともできる。
【0037】
ゲート絶縁層121の上には酸化物半導体活性層パターン141が形成されている。この酸化物半導体活性層パターン141は、Ga、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、PまたはFのうちの少なくとも1つの元素とOを含む。この元素のうちのいずれか1つ以上の元素を含む酸化物半導体の具体的な例としては、ZnO、InGaZnO4、Zn−In−O、Zn−Sn−O、In−Zn−Hf−O、Sn−In−O、Sn−Oなどが挙げられるが、これらに限定されるものではなく、上述したすべての種類の元素の組み合わせが可能である。酸化物半導体活性層パターン141の結晶性は、非晶質、微細結晶質、多結晶質、単結晶質、または多結晶質や単結晶質内に非晶質をさらに含むことができる。
【0038】
これら酸化物半導体を用いて製作された薄膜トランジスタは、水素化された非晶質シリコン(a−Si:H)を用いて製作された薄膜トランジスタに比べ、電界効果移動度が数倍乃至数百倍大きい。例えば、非晶質構造を有するIn2O3、Ga2O3、ZnOなどが混合された酸化物半導体を用いると、脱水素化された非晶質シリコン(a−Si)の電界効果移動度と比べ、電界移動度が20倍以上向上できる。特に、ZnOの場合、理論的に最大200cm2/Vsの値を得ることができ、この値はポリシリコン(p−Si)に匹敵する値である。また、酸化物半導体を活性層に適用した酸化物半導体薄膜トランジスタは、可視光線に対して透明であるため、本発明の一実施形態による酸化物半導体薄膜トランジスタ(TFT)が可視光線に露出しても、漏洩電流の増加により生じ得る残像の問題を減らすことができる。薄膜トランジスタ(TFT)の活性層が水素化された非晶質シリコン(a−Si:H)からなる場合、水素化された非晶質シリコン(a−Si:H)は、オプチカルバンドギャップ(optical band gap)が1.8eVより小さくて、1.59eVから3.26eVの間のエネルギー範囲を有する可視光線の領域(380nm〜780nm)のエネルギーを大部分吸収する。したがって、薄膜トランジスタ(TFT)が可視光線に露出する場合、薄膜トランジスタの漏洩電流が深刻に発生し得る。反面、薄膜トランジスタ(TFT)の活性層が酸化物半導体からなる場合、このような酸化物半導体は主にn型半導体であって、オプチカルバンドギャップが3eV以上4eV以下で、大部分の可視光線領域のエネルギーを吸収しないので、薄膜トランジスタの漏洩電流が大きく発生しない。例えば、非晶質構造を有するIn2O3、Ga2O3、ZnOなどが混合された酸化物半導体を用いると、酸化物半導体薄膜トランジスタ(TFT)が可視光線に露出しても、暗状態での漏洩電流と比較して漏洩電流が非常に少量だけ増加する。したがって、薄膜トランジスタ(TFT)が可視光線に露出して漏洩電流が増加することにより生じる残像の問題を減らすことができる。また、酸化物半導体層は、低温で蒸着する工程が可能で、一般にプラスチック基板及びソーダライム基板にも適用できる。
【0039】
酸化物半導体活性層パターン141の上部には、エッチングストッパ層パターン171を形成することが可能である。エッチングストッパ層パターン171の厚さは100〜10000Åであり、SiOx、SiNx、SiOCx、またはSiONxのうちの少なくともいずれか1つの物質を含む無機膜や有機物、または高分子有機物を含む有機膜で形成できる。酸化物半導体活性層パターン141とエッチングストッパ層パターン171の少なくとも一部分は同一のパターン形状を有することができる。
【0040】
また、ゲート絶縁層121の上にはデータ線131が形成されている。データ線131は、酸化物半導体活性層パターン141と離間しており、データパッド132及びドレイン電極接続パッド132を含む。データパッド133は、外部の駆動回路(図示せず)と接続されてデータ駆動信号の印加を受け、ドレイン電極接続パッド132は、データ線131に伝達されたデータ信号を酸化物半導体活性層パターン141に伝達する接続端子の役割を果たす。データ線131は、Al、Cu、Mo、Nd、Ti、Pt、Ag、Nb、Cr、W、またはTaのうちの少なくとも1つの物質を含み、単一膜または多層膜に形成できる。データパッド132及びドレイン電極接続パッド132は、データ線131と分離され、互いに異なる層に互いに異なる物質で形成することも可能である。
【0041】
データ線131とエッチングストッパ層パターン171の上にはパシベーション層161が形成されている。パシベーション層161の厚さは100〜10000Åであり、SiOx、SiNx、またはSiONxのうちの少なくともいずれか1つの物質を含む無機膜や有機物、または高分子有機物を含む有機膜で形成できる。
【0042】
パシベーション層161の上には、ドレイン電極151及びソース−画素電極152が形成されている。ソース−画素電極152の形状によって画素領域Aが定義される。つまり、ソース−画素電極152が画素領域Pの全体を構成することができる。ドレイン電極151及びソース−画素電極152は、非晶質(amorphous)構造、多結晶(polycrystalline)構造、または部分的な非晶質(partially amorphous)構造を有する透明導電膜であっても良い。例えば、a−ITO(amorphous−indium tin oxide)やIZO(amorphous−indium zinc oxide)、またはITOであっても良い。または、酸化物半導体活性層パターン141を形成するGa、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、P、またはFのうちの少なくとも1つの元素とOを含むことができる。ドレイン電極151及びソース−画素電極152は互いに異なる物質で形成され、互いに異なる工程段階で形成できる。
【0043】
パシベーション層161には複数の開口部が形成されている。パシベーション層161をフォトエッチングして形成された第1開口部162は、ドレイン電極接続パッド132の上に形成され、ドレイン電極接続パッド132の上部表面を露出する。
【0044】
一方、パシベーション層161とエッチングストッパ層パターン171をフォトエッチングして形成された第2開口部163は、酸化物半導体活性層パターン141の上に形成され、酸化物半導体活性層パターン141の上部表面を露出する。
【0045】
また、パシベーション層161とエッチングストッパ層パターン171をフォトエッチングして形成された第3開口部164も、酸化物半導体活性層パターン141の上に形成され、酸化物半導体活性層パターン141の上部表面を露出する。
【0046】
ドレイン電極接続パッド132と酸化物半導体活性層パターン141は、第1開口部162と第2開口部163の上に形成されたドレイン電極151によって電気的に接続される。
【0047】
したがって、ドレイン電極接続パッド132に伝達されたデータ信号が、ドレイン電極151を通じて酸化物半導体活性層パターン141に伝達される。
【0048】
酸化物半導体活性層パターン141に伝達されたデータ信号は、ゲート電極112に印加される電気的信号の種類によって生成するか、または消滅する酸化物半導体活性層パターン141内のチャネルにより、第3開口部164周辺の酸化物半導体活性層パターン141に伝達され、このように伝達されたデータ信号は、第3開口部164によって酸化物半導体活性層パターン141と接続されるソース−画素電極152に伝達される。
【0049】
本発明の一実施形態が液晶表示装置に適用される場合、ソース−画素電極152に伝達されたデータ信号は液晶に印加できる。
【0050】
ドレイン電極接続パッド132を形成せず、データ線131の上に第1開口部を形成することもできる。この場合、画素領域の開口率をさらに増加することができる。
【0051】
本発明の一実施形態では、酸化物半導体活性層パターン141、及び酸化物半導体活性層パターン141と離間して形成されたデータ線131を、第1開口部162及び第2開口部163によってドレイン電極151を利用して接続している。このことから、従来技術とは異なって、ソース電極と画素電極を同一の工程段階で形成されたソース−画素電極152に代替することができ、工程を単純化することができる。また、酸化物半導体活性層パターン141の上にエッチングストッパパターン171を形成することで、酸化物半導体活性層パターン141が後続工程で使用されるプラズマやケミカルなどに露出することを防止し、これらによって酸化物半導体薄膜トランジスタの電気的特性が劣化することを防止することができる。
【0052】
図2A乃至図5Dは、本発明の一実施形態による図1の酸化物半導体薄膜トランジスタを形成する方法を示す配置図及び断面図である。
【0053】
図2Aは、本発明の一実施形態によるゲート形成工程を示す配置図であり、図2Bは、図2AのA−B線に沿った断面図である。
【0054】
図2A及び2Bによれば、絶縁基板100の上に第1金属層(図示せず)を蒸着し、フォトエッチング工程によってゲート電極112及びゲートパッド113を含むゲート線111を形成する。ゲート電極112は、ゲート線111の本線から一側が突出して形成されており、ゲート線111の端部には外部の駆動回路(図示せず)から駆動信号を受信するゲートパッド113が形成されている。ゲート電極は直線で延びたゲート線の一部であっても良い。
【0055】
図3Aは、本発明の一実施形態による酸化物半導体活性層パターン及びエッチングストッパ層パターンの形成工程を示す配置図であり、図3B、図3C及び図3Dは、各工程段階における図3AのA−B線に沿った断面図である。
【0056】
図3Aに示すように、ゲート線111の上に化学気相蒸着法(Chemical vapor deposition method)またはスパッタリング法(Sputtering method)などの物理気相蒸着法(Physical vapor deposition method)によってゲート絶縁層121を蒸着する。次に、連続的にまたは不連続的に酸化物半導体層140を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。次に、連続的にまたは不連続的にエッチングストッパ層170を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。この時、反応性スパッタリング法(Reactive Sputtering method)によってゲート絶縁層121及びエッチングストッパ層170を蒸着できる。
【0057】
ゲート絶縁層121、酸化物半導体層140、及びエッチングストッパ層170は、同一の装置で連続して蒸着することもでき、異なる装置を利用することもできる。異なる装置を利用して蒸着する場合には、装置と装置の間で真空状態を維持したまま絶縁基板100を移送して前述したような膜を蒸着するロードロック(load lock)システムを利用して蒸着することができる。また、真空が維持されない状態で異なる装置間を移動しながら蒸着処理を実行することも可能である。
【0058】
図3Bに示すように、エッチングストッパ層170の上部にフォトレジスト(Photo Resist)膜を塗布する。フォトレジストとしては、PAG(Photo Acid Generator)を含むポジティブ型フォトレジストや、PAC(Photo Active Cross linker)を含むネガティブ型フォトレジストを用いることができる。前述したフォトレジストの上部に所定の光学マスクを設けて露光することで、所望するフォトレジストパターン170pを形成する。
【0059】
図3cに示すように、フォトレジストパターン170pをエッチングマスクとして使用して、エッチングストッパ層170及び酸化物半導体層140を順にエッチングする。この時、エッチングストッパ層170及び酸化物半導体層140は、それぞれドライまたウェットエッチングによってエッチングできる。
【0060】
また、同一のエッチング条件で連続してエッチングすることも可能である。
【0061】
エッチング工程によって形成されたエッチングストッパ層パターン171及び酸化物半導体層パターン141は、同一のフォトレジストパターン170pを利用して形成しているので、本質的に同一のパターン形状を有する。したがって、ゲート電極112の上部に、酸化物半導体層から形成された酸化物半導体活性層パターン141、及び本質的に同一のパターン形状を有するエッチングストッパパターン171が形成される。
【0062】
図4Aは、本発明の一実施形態によるデータ線131の形成工程を示す配置図であり、図4Bは、図4AのA−B線に沿った断面図である。
【0063】
図4A及び図4Bに示すように、ゲート絶縁層121及びエッチングストッパパターン171の上に、データ線層(図示せず)を化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。このデータ線層(図示せず)の上部にフォトレジスト膜を塗布する。このフォトレジストの上部に所定の光学マスクを設けて光を照射し、データ線用フォトレジストパターン(図示せず)を形成する。データ線用フォトレジストパターンをエッチングマスクとして使用してデータ線層(図示せず)をエッチングする。この時、データ線層(図示せず)は、ドライまたはウェットエッチングによってエッチングできる。このようなエッチング工程により、ドレイン電極接続パッド132及びデータパッド133を有するデータ線131が形成される。
【0064】
ドレイン電極接続パッド132は、データ線131の本線と同一の幅を有するか、または後続工程における開口部の形成を容易にするために、データ線131の本線より幅を広くすることもできる。
【0065】
データ線131とゲート線111は、交差するように形成され、データ線131とゲート線111によって画素領域(図示せず)が定義される。データ線131とゲート線111が互いに交差する領域には、ゲート線111による段差を減少させるために、酸化物半導体活性層140から形成されたダミーパターン(図示せず)を位置させて形成することもできる。データパッド133は、外部の駆動回路(図示せず)から印加されるデータ信号をデータ線131に容易に伝達できるように、データ線131の本線よりもさらに広い幅で形成することもできる。
【0066】
図5Aは、本発明の一実施形態によって開口部162、163、164及びパッド開口部165、166を形成する工程を示す配置図であり、図5B、図5C及び図5Dは、各工程段階における図5AのA−B線に沿った断面図である。
【0067】
図5Bに示すように、データ線131及びエッチングストッパ171の上にパシベーション層160を蒸着する。パシベーション層160の厚さは1000〜20000Åである。パシベーション層160は、化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。次に、パシベーション層160の上部にフォトレジスト膜を塗布する。このフォトレジスト膜の上部に所定の光学マスクを設けて光を照射することで、開口部162、163、164、165、166用フォトレジストパターン160pを形成する。
【0068】
図5Cに示すように、開口部162、163、164、165、166形成用フォトレジストパターン160pをエッチングマスクとして用いて、パシベーション層160をエッチングする。この時、パシベーション層160は、ドライまたはウェットエッチングによってエッチングできる。
【0069】
このようなエッチング工程により、第1開口部162、第2開口部163、第3開口部164、ゲートパッド開口部165、及びデータパッド開口部166が形成される。第1開口部162はドレイン電極接続部132の上部表面を露出し、第2開口部163及び第3開口部164は酸化物半導体活性層パターン141の上部表面を露出する。ゲートパッド開口部165はゲートパッド113の上部表面を露出し、データパッド開口部166はデータパッド133の上部表面を露出する。
【0070】
図5A及び図5Cに示すように、第1開口部162及びデータパッド開口部166はパシベーション層160をエッチングして形成し、第2開口部及び第3開口部はパシベーション層160及びエッチングストッパ層170をエッチングして形成する。一方、ゲートパッド開口部165はパシベーション層160及びゲート絶縁層121をエッチングして形成する。したがって、第1開口部162によって上部表面が露出するドレイン電極接続部132と、データパッド開口部166によって上部表面が露出するデータパッド133とは、他の開口部において下部の膜が露出される時まで露出状態であることから、このときにエッチングにより除去されないようなエッチング選択比を有する必要がある。
【0071】
図5Dに示すように、開口部162、163、164、165、166によって露出した表面及びパシベーション層160の上に透明導電層150を蒸着する。透明導電層の厚さは100〜10000Åであり、透明導電層150は、化学気相蒸着法またはスパッタリング法などの物理気相蒸着法によって蒸着する。
【0072】
この後、図1A及び図1Bを参照して説明したように、フォトエッチング工程によりドレイン電極151、ソース−画素152電極、ゲートパッドカバー電極153、及びデータパッドカバー電極154を形成する。
【0073】
図6は、本発明の一実施形態によって製作されたエッチングストッパ型酸化物半導体薄膜トランジスタの電気的特性を示す。本発明の一実施形態による酸化物半導体薄膜トランジスタは、0sの時のI−Vカーブを参照すると、従来構造に比べてしきい電圧が(+)方向に移動しているので、同一の基板に画素駆動用薄膜トランジスタと周辺回路駆動用薄膜トランジスタを同時に形成する構造にも適用可能である。
【0074】
また、電気的ストレステストを、60°の条件下で、Vgs電圧は27Vを印加し、Vds電圧は0.1Vを印加し、ストレス時間を1s〜3600sまで変化させながら行ってI−V特性を測定した結果、電気的ストレスを印加する前と後のI−V特性変化が殆どなく、しきい電圧の変化も非常に少ないので、液晶表示装置に本発明の一実施形態を適用して長時間駆動した場合生じ得る色抜けなどの不良を減少させることができる。
【0075】
本発明の一実施形態によれば、ソース電極と画素電極とを一体に形成し、ソース−画素電極152を薄膜トランジスタ上に形成することで、画素の開口率を向上させることができ、酸化物半導体活性層パターン141の上にエッチングストッパパターン171を位置させ、酸化物半導体活性層パターン141を形成した後の工程で酸化物半導体活性層パターン141の表面が露出しないようにすることで、薄膜トランジスタの電気的特性を向上させることができた。
【0076】
以上、添付した図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的な思想や必須の特徴を変更せずに他の具体的な形態で実施できることを理解するはずである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。
【符号の説明】
【0077】
100 絶縁基板
111 ゲート線
112 ゲート電極
121 ゲート絶縁層
132 ドレイン電極連結パッド
141 酸化物半導体活性層パターン
151 ドレイン電極
152 ソース画素電極
162 第1開口部
163 第2開口部
164 第3開口部
171 エッチングストッパパターン
【特許請求の範囲】
【請求項1】
絶縁基板上に形成され、ゲート電極を含むゲート線と、
前記ゲート線と交差し、ドレイン電極接続部を含むデータ線と、
前記ゲート電極の周辺に形成されている酸化物半導体活性層パターンと、
前記データ線と前記酸化物半導体活性層パターンの上に形成され、前記ドレイン電極接続部を露出する第1開口部、及び前記酸化物半導体活性層パターンを露出する第2開口部を有するパシベーション層と、
前記第1開口部及び前記第2開口部によって前記酸化物半導体活性層パターンと前記ドレイン電極接続部とを電気的に接続するドレイン電極と、
を含む薄膜トランジスタ基板。
【請求項2】
前記酸化物半導体活性層パターンの上に位置する第2絶縁膜及び第3絶縁膜をさらに含む、請求項1に記載の薄膜トランジスタ基板。
【請求項3】
前記パシベーション層は、前記酸化物半導体活性層パターンを露出する第3開口部を有する、請求項2に記載の薄膜トランジスタ基板。
【請求項4】
前記ドレイン電極は、Ga、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、P、F及びOのうちの少なくとも1つの元素またはこれらの組み合わせを含む、請求項1に記載の薄膜トランジスタ基板。
【請求項5】
前記データ線は、前記酸化物半導体活性層パターンと離間して位置する、請求項1に記載の薄膜トランジスタ基板。
【請求項6】
前記ソース−画素電極は前記ドレイン電極と同一の物質を含む、請求項5に記載の薄膜トランジスタ基板。
【請求項7】
前記酸化物半導体活性層パターンと前記第2絶縁膜の外郭線が実質的に同一の平面形状を有する、請求項2に記載の薄膜トランジスタ基板。
【請求項8】
絶縁基板上にゲート電極を含むゲート線を形成する段階と、
前記ゲート線の上に第1絶縁層を形成する段階と、
前記ゲート電極の近隣に酸化物半導体活性層パターン及び第2絶縁膜を形成する段階と、
前記ゲート線と絶縁されているデータ線を形成する段階と、
前記ゲート線、前記データ線、及びドレイン電極パッドの上に第3絶縁膜を形成する段階と、
前記ドレイン電極パッドの上に前記第3絶縁膜を貫通する第1開口部を形成する段階と、
前記酸化物半導体活性層パターンの上に前記第2絶縁膜と前記第3絶縁膜を貫通する第2開口部を形成する段階と、
前記第1開口部から前記第2開口部に向かって延びており、前記第1開口部から前記第2開口部によって露出した前記ドレイン電極パッドと酸化物半導体活性層パターンとを電気的に接続するドレイン電極を形成する段階と、
を含む薄膜トランジスタ基板製造方法。
【請求項9】
前記第2絶縁膜と前記第3絶縁膜を貫通して前記酸化物半導体活性層パターンの表面を露出する第3開口部を形成する段階をさらに含む、請求項8に記載の薄膜トランジスタ基板製造方法。
【請求項10】
絶縁基板上に位置するゲート線及びゲート電極と、
前記ゲート電極の近隣に位置する酸化物半導体活性層パターンと、
前記絶縁基板上に位置し、前記ゲート線と絶縁されているデータ線と、
前記データ線と前記酸化物半導体活性層パターン上に形成され、前記ドレイン電極接続部を露出する第1開口部、及び前記酸化物半導体活性層パターンを露出する第2開口部を有するパシベーション層と、
前記酸化物半導体活性層パターンと同一の形状を有するエッチングストッパと、
前記データ線と前記酸化物半導体活性層パターンを前記第1開口部と前記第2開口部によって電気的に接続するドレイン電極と、
を含む薄膜トランジスタ基板。
【請求項1】
絶縁基板上に形成され、ゲート電極を含むゲート線と、
前記ゲート線と交差し、ドレイン電極接続部を含むデータ線と、
前記ゲート電極の周辺に形成されている酸化物半導体活性層パターンと、
前記データ線と前記酸化物半導体活性層パターンの上に形成され、前記ドレイン電極接続部を露出する第1開口部、及び前記酸化物半導体活性層パターンを露出する第2開口部を有するパシベーション層と、
前記第1開口部及び前記第2開口部によって前記酸化物半導体活性層パターンと前記ドレイン電極接続部とを電気的に接続するドレイン電極と、
を含む薄膜トランジスタ基板。
【請求項2】
前記酸化物半導体活性層パターンの上に位置する第2絶縁膜及び第3絶縁膜をさらに含む、請求項1に記載の薄膜トランジスタ基板。
【請求項3】
前記パシベーション層は、前記酸化物半導体活性層パターンを露出する第3開口部を有する、請求項2に記載の薄膜トランジスタ基板。
【請求項4】
前記ドレイン電極は、Ga、In、Zn、Sn、Ta、Ti、Cr、Hf、Y、Fe、Ru、Cd、LiBe、Na、Mg、V、Zr、Nb、Sc、W、Mn、Fe、Ni、Pd、Cu、B、Al、Ge、Si、C、N、P、F及びOのうちの少なくとも1つの元素またはこれらの組み合わせを含む、請求項1に記載の薄膜トランジスタ基板。
【請求項5】
前記データ線は、前記酸化物半導体活性層パターンと離間して位置する、請求項1に記載の薄膜トランジスタ基板。
【請求項6】
前記ソース−画素電極は前記ドレイン電極と同一の物質を含む、請求項5に記載の薄膜トランジスタ基板。
【請求項7】
前記酸化物半導体活性層パターンと前記第2絶縁膜の外郭線が実質的に同一の平面形状を有する、請求項2に記載の薄膜トランジスタ基板。
【請求項8】
絶縁基板上にゲート電極を含むゲート線を形成する段階と、
前記ゲート線の上に第1絶縁層を形成する段階と、
前記ゲート電極の近隣に酸化物半導体活性層パターン及び第2絶縁膜を形成する段階と、
前記ゲート線と絶縁されているデータ線を形成する段階と、
前記ゲート線、前記データ線、及びドレイン電極パッドの上に第3絶縁膜を形成する段階と、
前記ドレイン電極パッドの上に前記第3絶縁膜を貫通する第1開口部を形成する段階と、
前記酸化物半導体活性層パターンの上に前記第2絶縁膜と前記第3絶縁膜を貫通する第2開口部を形成する段階と、
前記第1開口部から前記第2開口部に向かって延びており、前記第1開口部から前記第2開口部によって露出した前記ドレイン電極パッドと酸化物半導体活性層パターンとを電気的に接続するドレイン電極を形成する段階と、
を含む薄膜トランジスタ基板製造方法。
【請求項9】
前記第2絶縁膜と前記第3絶縁膜を貫通して前記酸化物半導体活性層パターンの表面を露出する第3開口部を形成する段階をさらに含む、請求項8に記載の薄膜トランジスタ基板製造方法。
【請求項10】
絶縁基板上に位置するゲート線及びゲート電極と、
前記ゲート電極の近隣に位置する酸化物半導体活性層パターンと、
前記絶縁基板上に位置し、前記ゲート線と絶縁されているデータ線と、
前記データ線と前記酸化物半導体活性層パターン上に形成され、前記ドレイン電極接続部を露出する第1開口部、及び前記酸化物半導体活性層パターンを露出する第2開口部を有するパシベーション層と、
前記酸化物半導体活性層パターンと同一の形状を有するエッチングストッパと、
前記データ線と前記酸化物半導体活性層パターンを前記第1開口部と前記第2開口部によって電気的に接続するドレイン電極と、
を含む薄膜トランジスタ基板。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【公開番号】特開2010−41058(P2010−41058A)
【公開日】平成22年2月18日(2010.2.18)
【国際特許分類】
【出願番号】特願2009−182979(P2009−182979)
【出願日】平成21年8月6日(2009.8.6)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
【公開日】平成22年2月18日(2010.2.18)
【国際特許分類】
【出願日】平成21年8月6日(2009.8.6)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
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