【課題】ゲート−ドレイン間寄生容量を低減できる半導体装置の面積を低減し、工程数を削減する。
【解決手段】トランジスタ領域では、ソース配線層とゲート電極がトレンチ内に埋め込まれている。ソース引き出し領域は、トランジスタ領域の隣またはトランジスタ領域内に設けられ、ソース配線層がトレンチの上端よりも上に突出するように形成される。このソース配線層は、トレンチの直上で、トランジスタ領域に形成されたソース電極と接続される。ゲート引き出し領域は、ソース引き出し領域の外側に設けられ、ゲート電極とゲート配線層とが接続される。ゲート電極は、ポリシリコン膜を成膜した後、レジストパターンを形成することなくエッチバックすることにより形成される。このとき、ソース配線層のトレンチの上端よりも上に突出した部分の側壁には、ポリシリコン膜がサイドウォール状に残る。 （もっと読む）

【課題】低温で簡便なプロセスにより形成可能で、移動度、ｏｎ／ｏｆｆ比に優れ、立ち上がり電圧のマイナス側へのシフト、Ｓ値劣化、素子間の性能バラツキを改良した、安定性の高い薄膜トランジスタ、および該薄膜トランジスタの製造方法を提供する。
【解決手段】基板１０６上にゲート電極１０４、ゲート絶縁層１０５、ソース電極１０２、ドレイン電極１０３、及び半導体層１０１を有する薄膜トランジスタにおいて、半導体層１０１が塗布によって形成された酸化物半導体からなり、フッ素化合物含有層１０７がゲート電極１０４と半導体層１０１との間に設けられる。 （もっと読む）

【課題】ソース、ドレインの低抵抗化及び寄生容量の低減化のための構造、所望のゲート長、ソース、ドレイン形状、柱状半導体の直径が得られるSGTの製造方法を提供する。
【解決手段】第1の平面状半導体層上に第1の柱状半導体層を形成する工程と、第1の柱状半導体層の下部と第1の平面状半導体層に第1の第2導電型半導体層を形成する工程と、第1の柱状半導体層の底部及び第1の平面状半導体層上に第1の絶縁膜を形成する工程と、第1の柱状半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の上部且つ第1の柱状半導体層の上部側壁と、ゲート電極の側壁に第2の絶縁膜をサイドウォール状に形成する工程と、第1の第2導電型半導体層と第2の第2導電型半導体層との間に第1導電型半導体層を形成する工程と、第1の第2導電型半導体層の上部表面と、第2の第2導電型半導体層の上部表面に金属と半導体の化合物を形成する工程とを含む。 （もっと読む）

【課題】 金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。
【解決手段】 基板のｐ型デバイス領域の上にＧｅ含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第２の部分内に第１の誘電体層が形成され、基板の第２の部分内の第１の誘電層及び基板の第１の部分の上を覆うように、第２の誘電体層が形成される。次に、基板のｐ型デバイス領域及びｎ型デバイス領域の上にゲート構造体を形成することができ、ｎ型デバイス領域へのゲート構造体は希土類金属を含む。 （もっと読む）

【課題】蒸着の回数などの工程数増加によるコストも抑えることができ、また電極のめくれ、ハガレの不良の発生を防ぐことを考慮しつつ、ＬＥＤランプ組立工程でのワイヤーボンド部のワイヤーと電極と間の圧着部分の密着強度の強い電極の形成方法を提供する。
【解決手段】少なくとも、ｎ型半導体結晶と発光層とｐ型半導体結晶とがこの順で形成された半導体結晶にオーミック電極を形成する方法であって、半導体結晶のｐ型半導体結晶の表面上に、少なくとも、第一金属層としてＡｕを蒸着させ、第一金属層上に第二金属層としてＡｕＢｅ合金材料とＡｕの混合物を蒸着させてＡｕＢｅ合金を形成し、第二金属層上に第三金属層としてＡｕを蒸着させ、その後熱処理を行ってオーミック電極を形成することを特徴とする電極の形成方法。 （もっと読む）

【課題】ゲート配線として耐熱性の導電性材料であるタングステン層を用いた場合に、タングステン層の比抵抗を低くすることによって、配線抵抗を十分に低減することを目的とする。
【解決手段】半導体層と、ゲート配線と、前記半導体層と前記ゲート配線との間に挟まれたゲート絶縁層とを有し、前記ゲート配線はタングステン層を有し、前記タングステン層中の酸素濃度を３０ｐｐｍ以下とすることによって、配線抵抗を十分に低減することができる。 （もっと読む）

【課題】生産性に優れたフレキシブル半導体装置を提供する。
【解決手段】可撓性を有するフレキシブル半導体装置１００であり、樹脂フィルム３０と、樹脂フィルム３０の上に形成された金属層１０とを備え、金属層１０は、絶縁壁５１によって分断され、且つ、絶縁壁５１の一端５３は樹脂フィルム３０に接しており、絶縁壁５１によって金属層１０から、ゲート電極１０ｇ、ソース電極１０ｓおよびドレイン電極１０ｄが形成されている。ゲート電極１０ｇの上には、絶縁壁５１に接するゲート絶縁膜２２が形成されており、ゲート絶縁膜２２の上には半導体層２０が形成されている。 （もっと読む）

【課題】開口率の高い半導体装置又はその作製方法を提供することを目的の一とする。また、消費電力の低い半導体装置又はその作製方法を提供することを目的の一とする。
【解決手段】絶縁表面を有する基板上に設けられた半導体層と、半導体層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられた第１の導電層と第２の導電層とで積層されたゲート電極を含むゲート配線と、半導体層と前記ゲート電極を含む前記ゲート配線を覆う絶縁膜と、絶縁膜上に設けられ、半導体層と電気的に接続され、第３の導電層と第４の導電層とで積層されたソース電極を含むソース配線と、を有し、ゲート電極は、第１の導電層で形成され、ゲート配線は、第１の導電層と第２の導電層で形成され、ソース電極は、第３の導電層で形成され、ソース配線は、第３の導電層と第４の導電層で形成されている。 （もっと読む）

低いゲートリークを有する例えばＧａＮトランジスタなどのＭＩＳＦＥＴが提供される。一実施形態において、ゲートコンタクトの下且つバリア層の上に、補償型のＧａＮ層を有することで、ゲートリークが低減される。他の一実施形態において、ゲートコンタクトの下且つバリア層の上に半絶縁性の層を用いることによって、ゲートリークが低減される。
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【課題】表示装置の薄膜トランジスタ基板において、窒化ケイ素膜上への銅の微細配線を、より簡易に行う。
【解決手段】微細配線がされたＴＦＴ基板は、無アルカリガラスからなるガラス基板１０１と、インジウム錫酸化物からなる透明導電膜１０２と、アルミニウムを４原子％含有し銅を主成分とする合金からなる第一の導電層１０３及び１０９と、９９．９９％純度の純銅からなる銅配線である第二の導電層１０４及び１１０と、窒化ケイ素からなるゲート絶縁膜１０６と、非晶質ケイ素からなる半導体層１０７と、ｎ＋型非晶質ケイ素からなるコンタクト層１０８と、透明導電膜１０２と第一の導電層１０３との界面の金属酸化物層１０５と、を備える。 （もっと読む）

【課題】フォトリソグラフィー法及びエッチング法を用いることなく導電層間を接続することができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、基板上に第１導電層と層間絶縁膜と第２導電層とを順に積層形成する導電層工程と、前記第２導電層の表面から物理的加工を施すことで、前記第２導電層と前記層間絶縁膜とを貫通して前記第１導電層に達する凹部を形成するコンタクトホール形成工程と、を有することを特徴とする。 （もっと読む）

【課題】熱処理による電気特性の劣化の少ない有機ＦＥＴを提供することを目的とする。
【解決手段】ゲート絶縁層４の上に、ソース電極５とドレイン電極６とが配置され、ソース電極５とドレイン電極６との上に、有機半導体層８を有する有機トランジスタであって、ソース電極５と有機半導体層８との間、およびドレイン電極６と有機半導体層８との間には、単分子膜７を備えることを特徴とする。また、単分子膜７は、チオール類の単分子を含む膜であることを特徴とする。 （もっと読む）

【課題】高集積であり且つビット線を埋め込む必要のない３次元トランジスタを有する半導体記憶装置を提供する。
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。 （もっと読む）

【課題】動作信頼性を向上させる半導体装置を提供すること。
【解決手段】基板１０内に、互いに離隔して形成された第１乃至第３拡散層１３と、前記第１拡散層１３と前記第２拡散層１３との間の前記基板１０上に第１絶縁膜１４を介在して形成された第１電極１５を備え、前記第１拡散層１３をソースとし、前記第２拡散層１３をドレインとする、第１トランジスタ２０と、前記第２拡散層１３と前記第３拡散層１３との間の前記基板１０上に第２絶縁膜１４を介在して形成された第２電極１５を備え、前記第２拡散層１３をドレインとし、前記第３拡散層１３をソースとする第２トランジスタ２１とを具備し、前記第２トランジスタ２１は、前記第２電極１５及び前記第３拡散層１３に固定電圧が与えられることにより、常時オフ状態とされ、前記第１トランジスタ２０の閾値は、前記第２トランジスタ２１の閾値よりも小さい。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

【課題】半導体装置内の局所配線を簡単な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成する際に、半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜１０４又は第１金属膜１０９を形成し（第１工程）、形成されたシリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜１１０を形成する（第２工程）。 （もっと読む）

【課題】オン電流を増加させて駆動能力を大きくした半導体装置（ダブルゲート型薄膜トランジスタ）、この半導体装置を製造する半導体装置製造方法、この半導体装置を搭載したＴＦＴ基板、およびこのＴＦＴ基板を適用した表示装置を提供する。
【解決手段】半導体装置１は、絶縁性基板１０（絶縁性基板１１０）の上に形成された第１ゲート電極１１と、第１ゲート電極１１の上に形成された第１絶縁層１２と、第１絶縁層１２の上に形成された半導体層１３と、半導体層１３の一端に接続されたソース電極１５と、ソース電極１５に対向して半導体層１３の他端に接続されたドレイン電極１６と、半導体層１３の上に形成された第２絶縁層１７と、第２絶縁層１７の上に形成された第２ゲート電極１９とを備え、第１ゲート電極１１および第２ゲート電極１９の少なくとも一方は、透明導電性材料で形成され、透明電極を構成している。 （もっと読む）

【課題】強度を保持しつつ、導通時の抵抗を低減可能な電力用の半導体装置を提供する。
【解決手段】半導体装置１０は、基板領域１と、基板領域１上に設けられ、炭化珪素を含む半導体材料からなり、複数の凹部が形成されたドリフト領域２と、側壁に配設されたアノード電極３と、凹部の側壁を挟んでアノード電極３と互いに対面するように側壁に配設され、かつ、アノード電極３と絶縁されたカソード電極４とを有する。 （もっと読む）

【課題】半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置を提供する。
【解決手段】半導体装置は、主表面１ａを有するガラス基板１と、主表面１ａ上に設けられ、チャネル領域１１と、チャネル領域１１の両側に位置するソース領域９およびドレイン領域１３とが形成されたポリシリコン膜７と、ポリシリコン膜７に接触するように設けられたゲート絶縁膜１７と、ゲート絶縁膜１７を介してチャネル領域１１に向い合う位置に設けられたゲート電極２１とを備える。ポリシリコン膜７は、５０ｎｍを超え１５０ｎｍ以下の厚みを有する。ソース領域９およびドレイン領域１３は、ポリシリコン膜７の頂面７ａからポリシリコン膜７の底面７ｃにまで達して形成されている。 （もっと読む）

【課題】ＷＳｉ膜上にＳｉＯ₂膜を形成し、ＳｉＯ₂膜を緻密化するため成膜温度より高い温度でアニールを行った場合、ＳｉＯ₂膜中にクラックが入る欠陥が生じる場合がある。このクラックの発生を抑えるために、アニール時の温度変化速度を抑え、急激な熱膨張／熱収縮を避けているが、クラック欠陥を十分抑えられないという課題がある。
【解決手段】ＷＳｉ膜を用いた、走査線前駆体１１ｃをスパッタリングにより２００ｎｍの膜厚に堆積させる。そして、パターニング後、無機絶縁膜１００としてＳｉＯ₂膜を堆積する。そして、約７００℃で熱処理を行う。そして、無機絶縁膜１００を除去する。走査線前駆体１１ｃの改質に伴い、無機絶縁膜１００との間には応力が掛かっている。ここで、無機絶縁膜１００を除去することで、走査線前駆体１１ｃの改質に伴う応力をパターン側面を含めて開放することが可能となり、クラック欠陥の発生を抑えることが可能となる。 （もっと読む）