【課題】縦型ＭＯＳトランジスタの高集積化、高性能化。
【解決手段】基板上の絶縁膜上に平面状半導体層及び複数の平面状半導体層上の柱状半導体層を形成し、平面状半導体層を素子に分離し、平面状半導体層に不純物領域を形成し、その後に表面の少なくとも一部に絶縁膜を形成し、絶縁膜上に導電膜を形成し、絶縁膜及び前記導電膜をエッチバックし、柱状半導体層側面の絶縁膜及び導電膜を所望の長さに形成し、ゲート電極を形成し、導電膜及び絶縁膜を選択的にエッチングにより除去し、ゲート電極及び前記ゲート電極から延在するゲート配線を形成し、複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層を形成する。 （もっと読む）

【課題】ゲルマニウム層に浅いｎ型不純物拡散領域を形成可能とした半導体装置を提供する。
【解決手段】ゲルマニウムを主成分とするｐ型半導体と、前記ｐ型半導体の表面に選択的に設けられた一対のｎ型不純物拡散領域と、前記一対のｎ型不純物拡散領域により挟まれた前記ｐ型半導体の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上に設けられたゲート電極と、を備え、前記ｎ型不純物拡散領域の少なくとも一部は、シリコン及び炭素から選択された少なくともいずれかの添加元素を含有していることを特徴とする半導体装置が提供される。 （もっと読む）

【課題】有機半導体膜を用いた薄膜トランジスタの特性の向上を図る。
【解決手段】本発明に係る半導体装置は、基板の上方に、対向して配置されたソース電極(7s)およびドレイン電極(7d)と、ソース電極およびドレイン電極間に配置された有機半導体膜(5)と、有機半導体膜の第１面又は前記第１面と逆側の第２面上にゲート絶縁膜(9)を介して形成されたゲート電極(11)と、を有し、ゲート電極は、ソース電極およびドレイン電極間と、有機半導体膜とが重なるチャネル領域に、開口部(11a)を有する。かかる構成によれば、上記開口部を介して光が入射し、チャネル領域にトラップされたキャリア（電子又はホール）をデトラップすることができる。よって、薄膜トランジスタの特性劣化を低減できる。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】 オフ電流の突発的な増大が抑制されるＴＦＴを備えた半導体装置を簡便に製造する。
【解決手段】本発明による半導体装置（１００）の製造方法は、フォトレジスト層（Ｐ）を形成する工程と、導電層（Ｇ）に、第１領域（ＧＨ）と、第１領域（ＧＨ）よりも薄い第２領域（ＧＬ）を形成する工程と、フォトレジスト層（Ｐ）の一部を除去してフォトレジスト層（Ｐ）の残りの部分を除去しないようにフォトレジスト層（Ｐ）を部分的にエッチングする工程と、フォトレジスト層（Ｐ）の除去しなかった部分（ＰＡ’）をマスクとして用いてゲート電極（１３０）を形成する工程と、導電層（Ｇ）の第１領域（ＧＨ）および第２領域（ＧＬ）に対応して絶縁層（１２０）の第１領域（１２０Ｈ）および第２領域（１２０Ｌ）を形成する工程とを包含する。 （もっと読む）

【課題】電気特性が優れた薄膜トランジスタ、及びそれを有する表示装置、ならびにそれらを作製する方法を提案する。
【解決手段】ゲート電極上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成され、ドナーとなる不純物元素を含む微結晶半導体膜と、ドナーとなる不純物元素を含む微結晶半導体膜上に形成される一対のバッファ層と、一対のバッファ層上に形成される一導電型を付与する不純物元素が添加された一対の半導体膜と、一導電型を付与する不純物元素が添加された一対の半導体膜上に形成される配線とを有し、微結晶半導体膜におけるドナーとなる不純物元素の濃度は、ゲート絶縁膜側から前記バッファ層にかけて減少し、バッファ層は、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない薄膜トランジスタである。 （もっと読む）

【課題】半導体装置の特性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、第１基板(S1)上に、ゲート電極(15)を形成する工程と、第２基板（S2)の上部にソース、ドレイン電極(25s,25ｄ)を形成する工程と、前記第１基板と第２基板とを絶縁材料よりなる接着材(35)を介して貼り合わせる工程であって、前記ゲート電極およびソース、ドレイン電極が、前記接着材中に埋め込まれるよう貼り合わせる接着工程と、前記第２基板を剥離することにより前記ソース、ドレイン電極および前記接着材表面を露出させる工程と、前記ソース、ドレイン電極および前記接着材表面上に有機半導体膜(45)を形成する工程と、を有する。かかる方法によれば、接着材等の表面の平坦性が向上し、有機半導体膜の成膜性を向上できる。また、ゲート絶縁膜となる前記接着材と有機半導体膜との界面が良好となる。 （もっと読む）

【課題】同一半導体基板上で、画素部とロジック部とは混載された固体撮像装置において、画素部のトランジスタの拡散層表面とロジック部のトランジスタの拡散層表面にコバルトシリサイド層を形成しても、画素部のトランジスタで接合リークを発生させないようにすることを可能とする。
【解決手段】入射光を光電変換して電気信号を得る画素部１２と、前記画素部１２の周辺に形成されたロジック部１３とを同一半導体基板１１に有する固体撮像装置１において、前記画素部１２の第１トランジスタ３１の第１拡散層３６、３７表面に形成された第１コバルトシリサイド層３８、３９の膜厚が、前記ロジック部１３の第２トランジスタ５１の第２拡散層５６、５７表面に形成された第２コバルトシリサイド層５８、５９の膜厚よりも薄く形成されていることを特徴とする。 （もっと読む）

【課題】露光マスク数を削減することでフォトリソグラフィ工程を簡略化し、信頼性のある表示装置を低コストで生産性よく作製することを課題の一とする。
【解決手段】チャネルエッチ構造の逆スタガ型薄膜トランジスタを有する表示装置の作製方法において、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたマスク層を用いてエッチング工程を行う。さらに、基板上にゲート配線層とソース配線層を同工程で形成し、ゲート配線層とソース配線層の交差部においてはソース配線層を分断（切断）した形状とする。分断されたソース配線層は開口（コンタクトホール）を介してゲート絶縁層上にソース電極層及びドレイン電極層と同工程で形成された導電層を介して電気的に接続する。 （もっと読む）

【課題】半導体素子の特性を向上させることができるフォトマスク、半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】ハーフトーンマスク１１は、マスク基材１２と、マスク基材１２上に形成された露光装置からの露光光の透過率を調整する半透過膜１３と、半透過膜１３上に形成され略完全に光を遮断する遮光膜１４とを有する。遮光膜１４は、チャネル領域に相当する部分に設けられていると共に、ソース／ドレイン領域に相当する半透過膜１３の周囲に設けられている。半導体装置の製造方法は、上記したハーフトーンマスク１１を介して、露光光をレジスト前駆体膜に照射する。そして、現像処理をすることにより、略露光前のレジスト前駆体膜の厚みが残った遮光領域に相当する部分２５ａと、レジスト前駆体膜２４が薄く残った半透過領域に相当する部分２５ｂと、を有するレジスト膜２５が完成する。 （もっと読む）

【課題】素子分離絶縁膜上に形成されたキャパシタを有する半導体装置において、寄生容量を抑制すること。
【解決手段】本発明は半導体基板１０に設けられた素子分離絶縁膜１２と、素子分離絶縁膜上に設けられた導電層２２と、導電層を覆うように設けられた層間絶縁膜３０と、層間絶縁膜内であって導電層上に接触して設けられた金属からなる下層電極４２と、層間絶縁膜内であって下層電極上に設けられた誘電体層４９と、層間絶縁膜内であって誘電体層上に設けられた金属からなる上層電極５２と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】半導体チップのバンプ電極と実装基板の配線との接続信頼性を向上できる技術を提供する。特に、バンプ電極下の最上層配線層に配線を配置しても、バンプ電極の平坦性を確保してバンプ電極とガラス基板に形成されている配線との接続信頼性を向上できる技術を提供する。
【解決手段】バンプ電極ＢＰ１の非重複領域Ｙ直下にある最上層配線層に電源配線や信号配線からなる配線Ｌ１と、ダミーパターンＤＰを形成する。ダミーパターンＤＰは、配線Ｌ１間のスペースを埋めるように配置され、配線Ｌ１とスペースによって最上層配線層に生じる凹凸を緩和する。さらに、最上層配線層を覆うように形成される表面保護膜に対してＣＭＰ法による平坦化処理を実施する。 （もっと読む）

【課題】ＥＵＶ光を利用した良好なパターニングを行えるパターン形成方法を提供する。
【解決手段】被処理基板の上に第１の膜を形成する工程と、第１の膜の上に第１の膜よりもＥＵＶ（Extreme UltraViolet）光に対する光吸収係数が小さく、シリコン膜である第２の膜を形成する工程と、第２の膜の上にレジスト膜を形成する工程と、レジスト膜にＥＵＶ光を選択的に照射する工程と、レジスト膜を現像する工程とを備えている。 （もっと読む）

【課題】デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造を提供する。
【解決手段】半導体デバイスは、シリコン層と、該シリコン層中に電気的接続領域を有するトランジスタと、該電気的接続領域上に形成されかつ該領域と電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れると内側に傾斜する側壁を有する。 （もっと読む）

高エネルギー注入プロセス（２０３）中に、高度な半導体デバイス（２００）のゲート電極構造（２５２）上に注入ブロック材料（２５８）を設けることによって、トランジスタ（２５０Ａ，２５０Ｂ）のチャネル領域（２５５）に対する必要な遮蔽効果を得ることができる。後の製造段階において、層間絶縁材料（２１０）の堆積時のプロセス条件を向上させるために、注入ブロック部分（２５８）が除去されてゲート電極高さ（２５３Ｈ）が所望の高さに低減され、これにより、高密度のデバイス領域であっても、層間絶縁材料（２１０）内にボイドなどの不規則性が形成されるリスクを大幅に低減することができる。
（もっと読む）

【課題】チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを提供することを可能にする。
【解決手段】Ｓｉを含む半導体層を上面に備えた半導体基板４上に、絶縁膜のマスク９を形成する工程と、マスクを用いてエッチングを行うことにより半導体層を半導体基板の上面に平行な一方向に延在するメサ状に加工する工程と、水素雰囲気中での熱処理を行うことにより、半導体層の一方向に延在しかつ対向する一対の側面間の距離を狭くするとともに側面を平坦化する工程と、側面が平坦化された半導体層を覆うゲート絶縁膜１２を形成する工程と、ゲート絶縁膜を覆うゲート電極１３を形成する工程と、ゲート電極の両側の半導体層にソース／ドレイン領域を形成する工程と、を備えている。 （もっと読む）

【課題】厚さが減少した半導体素子、これを採用する電子製品及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１ゲートパターン及び第１不純物領域を含む第１トランジスタを形成する。前記第２活性領域に第２ゲートパターン及び第２不純物領域を含む第２トランジスタを形成する。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。 （もっと読む）

【課題】寸法検査工程において、回路パターンまたはＱＣパターンの活性化領域上のゲート電極寸法を高精度に計測し、半導体装置を安定して製造する。
【解決手段】測定対象の画像データから、配線幅プロファイルを取得し、設計データベースから活性化領域の幅やピッチなどの下層レイヤの寸法を取得し、活性上解析領域を幅、およびピッチで設定し、画像の端からの位置をｘとする。活性上解析領域の配線幅の平均値をＡＥＩ＿Ａ（ｘ）として計算する。位置ｘを０からＴまで移動すると、配線幅の平均値ＡＥＩ＿Ａ（ｘ）は下層レイヤのピッチ構造に応じて変動する。下層レイヤの活性化領域と活性上解析領域が一致した場合、配線幅の平均値ＡＥＩ＿Ａ（ｘ）は最大値をとる。この極値を活性領域上のゲート電極寸法の計測結果とし、半導体装置の製造工程を管理する。 （もっと読む）

【課題】製造工程を簡略化する。
【解決手段】一枚の絶縁性基板３上にｎチャネル型ＭＯＳトランジスタ２１およびｐチャネル型ＭＯＳトランジスタ２２からなる相補型半導体装置を形成する製造方法において、ｎチャネル型ＭＯＳトランジスタ２１のチャネル領域７と接合するソース領域５Ｓおよびドレイン領域５Ｄのいずれか一方をショットキー接合とし、他方をｐ−ｎ接合とする際、前記ｐ−ｎ接合を前記ショットキー接合より先の工程で形成する。 （もっと読む）

【課題】ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止する。
【解決手段】半導体装置１００は、ゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４とを備える。ゲート電極１４は、ドープドポリシリコン膜２１ａ、２１ｂ、２１ｃと、金属シリサイド膜２２ａとを備えている。ドープドポリシリコン膜２１ａ、２１ｃは、第１の不純物を含んでおり、ドープドポリシリコン膜２１ｂは、反対の導電型を有する第２の不純物を含んでいる。これにより、ポリシリコン中の不純物の拡散工程やその後の熱負荷工程において、第２のドープドポリシリコン膜中の不純物の過度な拡散が抑制され、金属シリサイド膜が不純物を吸収することによるポリシリコン膜中の不純物の空乏化が防止される。 （もっと読む）