【課題】高い電流駆動力と高いカットオフ特性を備えたトランジスタおよびその製造方法を提供する。
【解決手段】本発明の一態様に係るトランジスタ１００は、導体領域１０ａと表面に原子が結合した半導体領域１０ｂとを有し、チャネルとして機能するグラフェン膜１０と、グラフェン膜１０上にゲート絶縁膜１１を介して形成されたゲート電極１２と、を有し、導体領域１０ａと半導体領域１０ｂが形成するショットキー接合のトンネル電流をスイッチング動作に用いる。 （もっと読む）

【課題】スイッチング特性が良好で、且つ信頼性が高いトランジスタを提供する。
【解決手段】例えば、ボトムゲートトップコンタクト構造のトランジスタを作製するに際して、第１の配線層を形成し、該第１の配線層を覆って第１の絶縁膜を形成し、該第１の絶縁膜上に半導体層を形成し、該半導体層上に導電膜を形成し、該導電膜に少なくとも２段階のエッチングを行って第２の配線層を離間させて形成し、前記２段階のエッチングが、少なくとも前記導電膜に対するエッチングレートが前記半導体層に対するエッチングレートより高い条件により行う第１のエッチング工程と、前記導電膜及び前記半導体層に対するエッチングレートが、前記第１のエッチング工程よりも高い条件により行う第２のエッチング工程と、を有する方法によりトランジスタを作製する。 （もっと読む）

【課題】シェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止する。
【解決手段】半導体基板１００におけるゲート電極１０３の両側にソース／ドレイン領域１０６が形成されている。シェアードコンタクトは、ソース／ドレイン領域１０６とは接続し且つゲート電極１０３とは接続しない下層コンタクト１１３と、下層コンタクト１１３及びゲート電極１０３の双方に接続する上層コンタクト１１８とを有する。 （もっと読む）

【課題】オフ領域におけるゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）の劣化を抑制した薄膜トランジスタを備えたトランジスタ基板及びその製造方法を提供する。
【解決手段】薄膜トランジスタＴＦＴに設けられるチャネル保護層１５の下層に形成された半導体層１４のうち、ソース、ドレイン電極１７間に側壁部が露出する領域（及びその近傍領域）が、酸素プラズマ処理により酸化処理されている。これにより、当該領域に酸化膜２０が形成され、非導体化又は高抵抗化する。 （もっと読む）

【課題】電気特性が良好な薄膜トランジスタを、生産性高く作製する方法を提供する。
【解決手段】第１のゲート電極と、第１のゲート電極とチャネル領域を挟んで対向する第２のゲート電極とを有するデュアルゲート型の薄膜トランジスタのチャネル領域の形成方法において、結晶粒の間に非晶質半導体が充填される微結晶半導体膜を形成する第１の条件で第１の微結晶半導体膜を形成した後、結晶成長を促進させる第２の条件で、第１の微結晶半導体膜上に第２の微結晶半導体膜を形成する。 （もっと読む）

【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。 （もっと読む）

【課題】ノーマリオフ型の炭化珪素接合ＦＥＴはゲートの特性が、使い勝手が悪いという問題がある。これは、ノーマリオフを実現するためにゲート電圧が0Vでオフしていなければならず、かつ、ゲート・ソース間のpn接合に電流が流れないようにオン状態としてはゲート電圧を2.5V程度に抑える必要があるため、実質的にゲート電圧を0Vから2.5Vの間で制御しなければならないためである。従って、閾値電圧からオン状態のゲート電圧までが1Vから2V程度しかなく、ドレイン電流がゲート電圧の変化に非常に敏感であるため、ゲートの制御が難しい。
【解決手段】本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 （もっと読む）

【課題】ＰチャネルパワーＭＯＳＦＥＴにおいて、同手法に従い、トレンチ内にＰ＋ポリシリコンゲート電極とＰ＋フィールドプレート電極を有するトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴを製作して、種々の特性を測定したところ、高温状態で、基板に対してゲートに負のバイアスを印加し続けると、ＰチャネルパワーＭＯＳＦＥＴの閾値電圧の絶対値がストレス印加時間と共に次第に大きくなってゆく現象があることが明らかとなった。
【解決手段】本願の一つの発明は、Ｎ型ポリシリコン線状フィールドプレート電極およびＮ型ポリシリコン線状ゲート電極を各トレンチ部に有するＰチャネル型パワーＭＯＳＦＥＴである。 （もっと読む）

【課題】耐圧の異なるトランジスタが同一半導体基板上に混載されている場合においても、それらのトランジスタの性能が向上するようにストレスライナ膜を構成することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に混載された低耐圧トランジスタおよび高耐圧トランジスタ上に形成するストレスライナ膜１１、１２は、互いに膜質を異ならせることができる。ここで、ストレスライナ膜１１は、低耐圧トランジスタの性能が効果的に改善され、高耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。また、ストレスライナ膜１１は、高耐圧トランジスタの性能が効果的に改善され、低耐圧トランジスタの性能があまり改善されないように膜質を設定することができる。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、第１の導電層の端面よりチャネル長方向に伸長した領域を有する第２の導電層と、を含み、第２の導電層の伸長した領域の上に、前記伸長した領域のチャネル長方向の長さより小さいチャネル長方向の長さの底面を有するサイドウォール絶縁層を有する半導体装置である。 （もっと読む）

【課題】活性層―電極間の寄生抵抗に起因する素子特性のばらつきの少ないＩＧＺＯ系電界効果型トランジスタを製造する。
【解決手段】基板Ｂ上に、ＩＧＺＯ系アモルファス酸化物からなる半導体層１１、ソース電極２２、ドレイン電極２３、ゲート電極２１およびゲート絶縁膜３１とを備えてなる電界効果型トランジスタ１の製造方法において、半導体層１１上にＩＧＺＯ系アモルファス酸化物層２０をスパッタ成膜により成膜し、その後アニール処理を行って、ソース電極２２およびドレイン電極２３の少なくとも半導体層１１に接触する面側を構成する導電層を形成する。スパッタ成膜における背圧は１×１０^−５Ｐａ未満とし、アニール処理におけるアニール温度を１００℃以上、３００℃以下とする。 （もっと読む）

【課題】Ｔｉ、ＰｔおよびＡｕからなるゲート電極を有するリセス構造を有し、Ｔｉ上のＰｔ若しくはＡｕが、素子領域表面のＡｌＧａＡｓ層に拡散することを抑制する半導体装置を提供する。
【解決手段】ＧａＡｓ基板１１上に形成された素子領域１６と、第１のリセス領域２５と、第２のリセス領域２６と、第１のリセス領域２５外の素子領域１６上に、互いに離間して形成されたドレイン電極１３およびソース電極１４と、第２のリセス領域２６の表面の一部に接し、第１のリセス領域２５の表面の一部に接するゲート電極１５を具備し、最下層が、第１のリセス領域２５、および第２のリセス領域２６の表面の一部に接するように、隙間を有して形成された第１のＴｉ層２９と、第１のＴｉ層２９上に、第１のＴｉ層２９の隙間を埋めるように形成されたＡｌ層３０と、Ａｌ層３０上に形成されたＰｔ層３２と、Ｐｔ層上に形成されたＡｕ層３３と、を含むように構成する。 （もっと読む）

【課題】スループットを短縮し、所望の回路パターンを形成することが可能な半導体回路パターンの形成方法を提供する。
【解決手段】半導体基板上に被エッチング膜を形成し、この被エッチング膜上に現像液溶解性膜を形成する。次に、現像液溶解性膜上にフォトレジスト膜を形成し、フォトマスクを介してフォトレジスト膜を露光する。さらに、現像液を用いてフォトレジスト膜を現像する。この工程では、フォトレジストパターンの下側の現像液溶解性膜を、アンダーカット状の残存部分を残すように溶解させる。次に、フォトレジスト膜を覆うように耐エッチング膜を形成したのち、フォトレジスト膜を除去することにより、被エッチング膜上に、フォトレジスト膜の開口部に対応する耐エッチング膜のパターンを形成するリフトオフ工程を行う。その後、現像液溶解性膜と耐エッチング膜とをマスクとして、被エッチング膜をエッチングする。 （もっと読む）

【課題】メモリ混載ロジックデバイスのＲＡＭ領域の閾値電圧のばらつきを低減する。
【解決手段】本発明の半導体装置は、ロジック領域１０１と、ＲＡＭ領域１０２とが設けられたシリコン基板１と、ロジック領域１０１に形成されたＮＭＯＳトランジスタ２０と、ＲＡＭ領域１０２に形成されたＮＭＯＳトランジスタ４０と、を備える。ＮＭＯＳトランジスタ２０、４０は、ゲート絶縁膜５とメタルゲート電極６との順でシリコン基板１上に積層された積層構造を有する。ＮＭＯＳトランジスタ２０は、シリコン基板１とメタルゲート電極６との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル４を有する。ＮＭＯＳトランジスタ４０には、キャップメタル４が形成されていない。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層と、を含む半導体装置である。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、半導体基板の溝部におけるゲート電極の埋設状態が良好となり、配線抵抗が低減され、素子特性に優れた半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。 （もっと読む）

【課題】バリアメタルの膜厚を抑制しながらメタルゲートの拡散性材料が高誘電率誘電体に拡散することを防ぐ。
【解決手段】半導体装置がゲート積層体構造を含む。ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。不純物金属は、シリサイドゲート１の拡散性材料が高誘電率誘電体に導入されることを防ぐことができるような、拡散性材料に対するバリア効果を有している。 （もっと読む）

【課題】マイクロローディング効果を防止しながら、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、半導体基板１に形成された拡散層５と、半導体基板１の上に形成された絶縁膜７及び絶縁膜８と、絶縁膜及び絶縁膜８を貫通するホール９Ｄに埋め込まれ、側面を絶縁膜１１で覆われた金属材料からなるプラグ１２と、絶縁膜８を貫通しないホール１０Ｂに埋め込まれ、絶縁膜１１からなる絶縁体１０Ｃと、絶縁膜８の上に形成され、プラグ１２と電気的に接続する金属配線１３Ｂとを備えている。 （もっと読む）

【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。 （もっと読む）