半導体装置及びその製造方法
【課題】シェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止する。
【解決手段】半導体基板１００におけるゲート電極１０３の両側にソース／ドレイン領域１０６が形成されている。シェアードコンタクトは、ソース／ドレイン領域１０６とは接続し且つゲート電極１０３とは接続しない下層コンタクト１１３と、下層コンタクト１１３及びゲート電極１０３の双方に接続する上層コンタクト１１８とを有する。
【解決手段】半導体基板１００におけるゲート電極１０３の両側にソース／ドレイン領域１０６が形成されている。シェアードコンタクトは、ソース／ドレイン領域１０６とは接続し且つゲート電極１０３とは接続しない下層コンタクト１１３と、下層コンタクト１１３及びゲート電極１０３の双方に接続する上層コンタクト１１８とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極及びソース／ドレイン領域の双方に接続するシェアードコンタクトを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスのデザインルールの微細化に伴い、コンタクトホール間のピッチを狭めるため、シェアードコンタクトが採用されている。シェアードコンタクトを用いると、ゲート電極上のコンタクトホールとソース／ドレイン領域上のコンタクトホールとを１つのコンタクトホールにまとめることができるため、コンタクトホール間のピッチを縮小することができる。
【０００３】
図９（ａ）〜（ｅ）は、従来のシェアードコンタクト形成プロセスの各工程を示す断面図である。図９（ａ）〜（ｅ）において、「１」はシリコン基板、「２」は素子分離領域、「３」はゲート絶縁膜、「４」はゲート電極、「５」はエクステンション領域、「６」はサイドウォール用絶縁膜、「７」はサイドウォールスペーサ、「８」はソース／ドレイン領域、「９」はストッパー絶縁膜、「１０」は層間絶縁膜、「１１」はレジストパターン、「１２」はシェアードコンタクトホール、「１３」はシェアードコンタクトである。
【０００４】
まず、図９（ａ）に示すように、シリコン基板１上に公知のＳＴＩ（shallow trench isolation）又はフィールド素子分離等により素子分離領域２を形成した後、素子分離領域２に取り囲まれた素子能動領域となるシリコン基板１上にゲート絶縁膜３を介してゲート電極４を形成し、その後、シリコン基板１におけるゲート電極４の両側にエクステンション領域５を形成する。
【０００５】
次に、図９（ｂ）に示すように、ゲート電極４上を含むシリコン基板１上の全面に、シリコン窒化膜からなるサイドウォール用絶縁膜６を堆積する。その後、図９（ｃ）に示すように、サイドウォール用絶縁膜６に対してエッチバックを行って、ゲート電極４の側面上にサイドウォールスペーサ７を形成した後、シリコン基板１におけるゲート電極４の両側に、ゲート電極４から離間し且つエクステンション領域５と接続するソース／ドレイン領域８を形成する。
【０００６】
次に、図９（ｄ）に示すように、ゲート電極４上を含むシリコン基板１上の全面に、シリコン窒化膜からなるストッパー絶縁膜９、及び層間絶縁膜１０を順次形成した後、公知のフォトリソグラフィ技術を用いて、シェアードコンタクト形成領域に開口部を持つレジストパターン１１形成する。
【０００７】
次に、図９（ｅ）に示すように、レジストパターン１１をマスクとする異方性ドライエッチングにより、シェアードコンタクト形成領域に位置する層間絶縁膜１０を除去してシェアードコンタクトホール１２を形成した後、ドライエッチングにより、シェアードコンタクトホール１２底部に露出しているストッパー絶縁膜９を除去する。その後、アッシング及び洗浄を行うことによりレジストパターン１１を除去した後、シェアードコンタクトホール１２に導電材料を埋め込んでシェアードコンタクト１３を形成する。
【０００８】
以上に説明した、従来のシェアードコンタクトが設けられた構造では、シェアードコンタクト１３を設けるためのシェアードコンタクトホール１２は、前述のように、異方性ドライエッチングにより層間絶縁膜１０を除去してシェアードコンタクトホール１２を形成した後、ドライエッチングにより、シェアードコンタクトホール１２底部に露出しているストッパー絶縁膜９を除去することによって完成する。
【０００９】
しかしながら、このストッパー絶縁膜９の除去工程において、サイドウォールスペーサ７のうちシェアードコンタクトホール１２内に露出する部分が、サイドウォールスペーサ７と同じシリコン窒化膜からなるストッパー絶縁膜９と同時にエッチングされてしまう。このため、サイドウォールスペーサ７が膜減りして小さくなる。従って、図９（ｃ）に示すサイドウォールスペーサ７の形成工程におけるサイドウォールスペーサ７の高さやプロセスばらつき等の程度によっては、シェアードコンタクトホール１２内のサイドウォールスペーサ７がほぼ完全に除去されてしまい、サイドウォールスペーサ７の下側に設けられていたエクステンション領域（浅い不純物拡散層）５が露出してしまう場合がある。
【００１０】
このようにエクステンション領域５が露出した状態でシェアードコンタクトホール１２に導電材料を埋め込むと、当該導電材料つまりシェアードコンタクト１３とエクステンション領域５とが接してしまうため、当該接触領域に接合リーク電流が発生して歩留まりが低下するという問題が生じる（図９（ｅ）参照）。
【００１１】
この問題に対しては、シェアードコンタクト１３を形成するためのシェアードコンタクトホール１２内に露出するサイドウォールスペーサ７の膜減り（特にサイドウォールスペーサ７の底辺幅の減少）に対するプロセスマージンを拡大する手段を講ずることにより、解決することができる。
【００１２】
例えば、特許文献１には、前述の図９（ｅ）に示す工程においてシェアードコンタクトホール底部のストッパー絶縁膜（エッチングストッパー膜）を除去した後、再度、シリコン窒化膜の堆積及びエッチングを行うことにより、シェアードコンタクトホール内でサイドウォールスペーサを再形成することによって、前述の問題を解決する方法が開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−１４７１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１に開示されているような従来技術では、微細化が進んでコンタクトホール径が小さくなるに伴って、次のような不具合が発生する。すなわち、サイドウォールスペーサを再形成するためのシリコン窒化膜の堆積によって、シェアードコンタクトホールが完全に埋め込まれて開口不良が発生したり、又は、シェアードコンタクトホールの側壁上に残存するシリコン窒化膜により実効的なコンタクトホール径が小さくなることに起因してコンタクト抵抗が増大してデバイス特性劣化が発生したりする。
【００１５】
前記に鑑み、本発明は、ゲート電極及びソース／ドレイン領域の双方に接続するシェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止することを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明に係る第１の半導体装置は、半導体基板上に形成された第１のゲート電極と、前記第１のゲート電極の側面上に形成された側壁絶縁膜と、前記半導体基板における前記第１のゲート電極の両側に前記第１のゲート電極から離間して形成された第１のソース／ドレイン領域と、前記第１のゲート電極及び前記第１のソース／ドレイン領域を覆うように形成された層間絶縁膜と、前記層間絶縁膜中に形成されており且つ前記第１のゲート電極及び前記第１のソース／ドレイン領域の双方に接続するシェアードコンタクトとを備え、前記シェアードコンタクトは、前記第１のソース／ドレイン領域とは接続し且つ前記第１のゲート電極とは接続しない第１の下層コンタクトと、前記第１の下層コンタクト及び前記第１のゲート電極の双方に接続する第１の上層コンタクトとを有する。
【００１７】
本発明に係る第１の半導体装置によると、シェアードコンタクトを、第１のソース／ドレイン領域とは接続し且つ第１のゲート電極とは接続しない第１の下層コンタクトと、第１の下層コンタクト及び第１のゲート電極の双方に接続する第１の上層コンタクトとに分けて形成している。このため、第１のソース／ドレイン領域と接続する第１の下層コンタクトを、第１のゲート電極から十分に離間させて形成できる。従って、第１の下層コンタクトが形成されるホールの形成時に、第１のゲート電極側面上の側壁絶縁膜が除去されて半導体基板が露出する事態を回避できるので、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。また、前述のように、シェアードコンタクト用のホール形成時に、第１のゲート電極側面上の側壁絶縁膜が除去されることがないため、従来技術のような側壁絶縁膜の再形成が必要なくなるので、当該再形成に起因するコンタクトホールの開口不良やコンタクト抵抗の増大を防止することができる。
【００１８】
本発明に係る第１の半導体装置において、前記第１の上層コンタクトの底部及び側部には上層バリアメタルが設けられており、前記第１の下層コンタクトの上面は上層バリアメタルと接していてもよい。この場合、前記第１の下層コンタクトの底部及び側部には下層バリアメタルが設けられており、前記上層バリアメタルの厚さと前記下層バリアメタルの厚さとは実質的に同じであってもよい。
【００１９】
本発明に係る第１の半導体装置において、前記半導体基板上に形成された第２のゲート電極と、前記半導体基板における前記第２のゲート電極の両側に形成された第２のソース／ドレイン領域と、前記層間絶縁膜中に形成されていると共に前記第２のソース／ドレイン領域とは接続し且つ前記第２のゲート電極とは接続しないソース／ドレインコンタクトとをさらに備え、前記ソース／ドレインコンタクトは、前記第２のソース／ドレイン領域と接続する第２の下層コンタクトと、前記第２の下層コンタクトと接続する第２の上層コンタクトとを有していてもよい。この場合、前記第１の下層コンタクトの底面の形状と前記第２の下層コンタクトの底面の形状とは実質的に同じであってもよい。また、前記層間絶縁膜中に形成されていると共に前記第２のゲート電極とは接続し且つ前記第２のソース／ドレイン領域とは接続しないゲートコンタクトをさらに備えていてもよい。ここで、前記第２の上層コンタクトの底面の形状と前記ゲートコンタクトの底面の形状とは実質的に同じであってもよい。
【００２０】
本発明に係る第１の半導体装置において、前記半導体基板における前記側壁絶縁膜の下側に前記第１のソース／ドレイン領域よりも浅く形成されており且つ前記第１のソース／ドレイン領域と接続するエクステンション領域をさらに備え、前記第１の下層コンタクトは、前記エクステンション領域から離間して形成されていてもよい。
【００２１】
本発明に係る第１の半導体装置において、前記第１のゲート電極及び前記第１のソース／ドレイン領域のそれぞれの表面部に金属シリサイド層が形成されていてもよい。ここで、前記金属シリサイド層は、例えば、ニッケルシリサイド層又はニッケルプラチナシリサイド層等であってもよい。
【００２２】
本発明に係る第１の半導体装置において、前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間にエッチングストッパー膜が形成されていてもよい。ここで、前記エッチングストッパー膜は、例えば、シリコン窒化膜又はシリコン炭化膜等であってもよい。
【００２３】
本発明に係る第１の半導体装置において、前記各ゲート電極は、例えば、ポリシリコン、シリコン化合物、タングステン、チタン又はアルミニウム等から構成されていてもよい。また、前記層間絶縁膜は、例えば、シリコン酸化膜、ＢＰＳＧ（boron-doped phospho-silicate glass）膜又はＰＳＧ（phospho-silicate glass）膜等であってもよい。
【００２４】
本発明に係る第２の半導体装置は、半導体基板上に形成された第１のゲート電極と、前記半導体基板における前記第１のゲート電極の両側に前記第１のゲート電極から離間して形成された第１のソース／ドレイン領域と、前記第１のゲート電極及び前記第１のソース／ドレイン領域を覆うように形成された層間絶縁膜と、前記層間絶縁膜中に形成されており且つ前記第１のゲート電極及び前記第１のソース／ドレイン領域の双方に接続するシェアードコンタクトとを備え、前記第１のゲート電極の側面上には側壁絶縁膜は形成されておらず、前記シェアードコンタクトは、前記第１のソース／ドレイン領域とは接続し且つ前記第１のゲート電極とは接続しない第１の下層コンタクトと、前記第１の下層コンタクト及び前記第１のゲート電極の双方に接続する第１の上層コンタクトとを有する。
【００２５】
尚、本願において、側壁絶縁膜とは、エクステンション領域を覆う（つまりエクステンション領域の形成後に形成される）サイドウォールスペーサを意味しており、エクステンション領域の形成前にゲート電極側面上に形成されるオフセットスペーサは含まないものとする。
【００２６】
本発明に係る第２の半導体装置によると、シェアードコンタクトを、第１のソース／ドレイン領域とは接続し且つ第１のゲート電極とは接続しない第１の下層コンタクトと、第１の下層コンタクト及び第１のゲート電極の双方に接続する第１の上層コンタクトとに分けて形成している。このため、第１のソース／ドレイン領域と接続する第１の下層コンタクトを、第１のゲート電極から十分に離間させて形成できる。従って、第１の下層コンタクトが形成されるホールの形成時に、第１のゲート電極に隣接する領域の絶縁膜（層間絶縁膜又はエッチングストッパー膜）が除去されて半導体基板が露出する事態を回避できるので、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。また、前述のように、シェアードコンタクト用のホール形成時に、第１のゲート電極に隣接する領域の絶縁膜が除去されることがないため、従来技術のような側壁絶縁膜の再形成が必要なくなるので、当該再形成に起因するコンタクトホールの開口不良やコンタクト抵抗の増大を防止することができる。
【００２７】
本発明に係る第２の半導体装置において、前記第１の上層コンタクトの底部及び側部には上層バリアメタルが設けられており、前記第１の下層コンタクトの上面は上層バリアメタルと接していてもよい。この場合、前記第１の下層コンタクトの底部及び側部には下層バリアメタルが設けられており、前記上層バリアメタルの厚さと前記下層バリアメタルの厚さとは実質的に同じであってもよい。
【００２８】
本発明に係る第２の半導体装置において、前記半導体基板上に形成された第２のゲート電極と、前記半導体基板における前記第２のゲート電極の両側に形成された第２のソース／ドレイン領域と、前記層間絶縁膜中に形成されていると共に前記第２のソース／ドレイン領域とは接続し且つ前記第２のゲート電極とは接続しないソース／ドレインコンタクトとをさらに備え、前記ソース／ドレインコンタクトは、前記第２のソース／ドレイン領域と接続する第２の下層コンタクトと、前記第２の下層コンタクトと接続する第２の上層コンタクトとを有していてもよい。この場合、前記第１の下層コンタクトの底面の形状と前記第２の下層コンタクトの底面の形状とは実質的に同じであってもよい。また、前記層間絶縁膜中に形成されていると共に前記第２のゲート電極とは接続し且つ前記第２のソース／ドレイン領域とは接続しないゲートコンタクトをさらに備えていてもよい。ここで、前記第２の上層コンタクトの底面の形状と前記ゲートコンタクトの底面の形状とは実質的に同じであってもよい。
【００２９】
本発明に係る第２の半導体装置において、前記半導体基板における前記第１のゲート電極に隣接する領域に前記第１のソース／ドレイン領域よりも浅く形成されており且つ前記第１のソース／ドレイン領域と接続するエクステンション領域をさらに備え、前記第１の下層コンタクトは、前記エクステンション領域から離間して形成されていてもよい。
【００３０】
本発明に係る第２の半導体装置において、前記第１のゲート電極及び前記第１のソース／ドレイン領域のそれぞれの表面部に金属シリサイド層が形成されていてもよい。ここで、前記金属シリサイド層は、例えば、ニッケルシリサイド層又はニッケルプラチナシリサイド層等であってもよい。
【００３１】
本発明に係る第２の半導体装置において、前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間にエッチングストッパー膜が形成されていてもよい。ここで、前記エッチングストッパー膜は、例えば、シリコン窒化膜又はシリコン炭化膜等であってもよい。
【００３２】
本発明に係る第２の半導体装置において、前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間に前記層間絶縁膜の一部分が形成されていてもよい。
【００３３】
本発明に係る第２の半導体装置において、前記各ゲート電極は、例えば、ポリシリコン、シリコン化合物、タングステン、チタン又はアルミニウム等から構成されていてもよい。また、前記層間絶縁膜は、例えば、シリコン酸化膜、ＢＰＳＧ膜又はＰＳＧ膜等であってもよい。
【００３４】
本発明に係る半導体装置の製造方法は、半導体基板上に第１のゲート電極を形成する工程（ａ）と、前記第１のゲート電極をマスクとして、前記半導体基板に不純物を導入することにより、エクステンション領域を形成する工程（ｂ）と、前記第１のゲート電極の側面上に側壁絶縁膜を形成する工程（ｃ）と、前記第１のゲート電極及び前記側壁絶縁膜をマスクとして、前記半導体基板に不純物を導入することにより、第１のソース／ドレイン領域を形成する工程（ｄ）と、前記工程（ｄ）よりも後に、前記第１のゲート電極の上を含む前記半導体基板の上に、エッチングストッパー膜及び第１の絶縁膜を順次堆積する工程（ｅ）と、前記第１の絶縁膜及び前記エッチングストッパー膜をエッチングすることにより、前記第１のソース／ドレイン領域に接続する第１の下層コンタクトホールを形成する工程（ｆ）と、前記第１の下層コンタクトホールに、底部及び側部に下層バリアメタルを有する第１の下層コンタクトを形成する工程（ｇ）と、前記第１の下層コンタクトの上及び前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｈ）と、前記第２の絶縁膜をエッチングすることにより、前記第１の下層コンタクト及び前記第１のゲート電極のそれぞれと接続する第１の上層コンタクトホールを形成する工程（ｉ）と、前記第１の上層コンタクトホールに、底部及び側部に上層バリアメタルを有する第１の上層コンタクトを形成する工程（ｊ）とを備えている。
【００３５】
本発明に係る半導体装置の製造方法によると、第１のソース／ドレイン領域に接続する第１の下層コンタクトホールつまり第１の下層コンタクトと、第１の下層コンタクト及び第１のゲート電極のそれぞれと接続する第１の上層コンタクトホールつまり第１の上層コンタクトとを別々に形成するため、第１の下層コンタクトと第１の上層コンタクトとからなるシェアードコンタクトを形成することができる。すなわち、本発明に係る半導体装置の製造方法によると、前述の本発明に係る第１の半導体装置を製造することができるため、前述の本発明に係る第１の半導体装置と同様の効果を得ることができる。
【００３６】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）と前記工程（ｅ）との間に、前記側壁絶縁膜を除去する工程をさらに備えていてもよい。このようにすると、前述の本発明に係る第２の半導体装置を製造することができるため、前述の本発明に係る第２の半導体装置と同様の効果を得ることができる。
【００３７】
本発明に係る半導体装置の製造方法において、前記半導体基板上に第２のゲート電極を形成する工程（ｋ）と、前記半導体基板における前記第２のゲート電極の両側に第２のソース／ドレイン領域を形成する工程（ｌ）とをさらに備え、前記工程（ｆ）は、前記第１の絶縁膜及び前記エッチングストッパー膜をエッチングすることにより、前記第２のソース／ドレイン領域に接続する第２の下層コンタクトホールを形成する工程を含み、前記工程（ｇ）は、前記第２の下層コンタクトホールに第２の下層コンタクトを形成する工程を含み、前記工程（ｉ）は、前記第２の絶縁膜をエッチングすることにより、前記第２の下層コンタクトとは接続し且つ前記第２のゲート電極とは接続しない第２の上層コンタクトホールを形成する工程を含み、前記工程（ｊ）は、前記第２の上層コンタクトホールに第２の上層コンタクトを形成する工程を含んでいてもよい。また、この場合、前記工程（ｉ）は、前記第２の絶縁膜をエッチングすることにより、前記第２のゲート電極とは接続し且つ前記第２の下層コンタクトとは接続しないゲートコンタクトホールを形成する工程を含み、前記工程（ｊ）は、前記ゲートコンタクトホールにゲートコンタクトを形成する工程を含んでいてもよい。
【発明の効果】
【００３８】
本発明によると、ゲート電極及びソース／ドレイン領域の双方に接続するシェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。
【図面の簡単な説明】
【００３９】
【図１】図１（ａ）は、実施形態に係る半導体装置の構造を示す断面図であり、図１（ｂ）は、実施形態に係る半導体装置の構造を示す上面図であり、図１（ｃ）は、図１（ａ）に示す構造のうち、下層コンタクトとソース／ドレイン領域との接続箇所及びその周辺の拡大断面図である。
【図２】図２（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）、（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）、（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図７は、従来のシェアードコンタクト形成プロセスにおいてシェアードコンタクトホールの底部及び壁面を覆うバリアメタルを形成した様子を示す断面図である。
【図８】図８は、実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図９】図９（ａ）〜（ｅ）は、従来のシェアードコンタクト形成プロセスの各工程を示す断面図である。
【発明を実施するための形態】
【００４０】
以下、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。
【００４１】
図１（ａ）は本実施形態に係る半導体装置の構造を示す断面図である。
【００４２】
図１（ａ）に示すように、例えばシリコンからなる半導体基板１００上にゲート絶縁膜１０２を介して、例えばポリシリコンからなるゲート電極１０３が形成されている。ゲート電極１０の側面上にはサイドウォールスペーサ１０４が形成されている。半導体基板１００の表面部におけるサイドウォールスペーサ１０４の下側にはエクステンション領域１０５が形成されている。エクステンション領域１０５は、例えばｐ型の浅い低濃度不純物領域である。また、半導体基板１００の表面部におけるゲート電極１０３の両側に、ゲート電極１０３から離間し且つエクステンション領域１０５と接続するソース／ドレイン領域１０６が形成されている。ソース／ドレイン領域１０６は、例えばｐ型の深い高濃度不純物領域である。ゲート電極１０３及びソース／ドレイン領域１０６のそれぞれの表面部には金属シリサイド層１０７が形成されている。ゲート電極１０３、サイドウォールスペーサ１０４及びソース／ドレイン領域１０６を覆うようにエッチングストッパー膜１０８が形成されている。エッチングストッパー膜１０８の上には、それぞれ層間絶縁膜となる第１の絶縁膜１０９及び第２の絶縁膜１１４が形成されている。
【００４３】
エッチングストッパー膜１０８及び第１の絶縁膜１０９には、ソース／ドレイン領域１０６（正確にはソース／ドレイン領域１０６の表面部に形成された金属シリサイド層１０７）の所定部分に達する下層コンタクトホール１１０が形成されている。下層コンタクトホール１１０には、その底部及び側壁を覆う下層バリアメタル１１１を介して金属含有膜１１２が埋め込まれており、下層バリアメタル１１１及び金属含有膜１１２から下層コンタクト１１３が構成されている。すなわち、下層コンタクト１１３は、ソース／ドレイン領域１０６とは接続し、ゲート電極１０３とは接続しない。また、半導体基板１００上におけるゲート電極１０３と下層コンタクト１１３との間にはエッチングストッパー膜１０８の一部が存在している。
【００４４】
第１の絶縁膜１０９の上部及び第２の絶縁膜１１４には、下層コンタクト１１３及びゲート電極１０３（正確にはゲート電極１０３の表面部に形成された金属シリサイド層１０７）に達する上層コンタクトホール１１５が形成されている。上層コンタクトホール１１５には、その底部及び側壁を覆う上層バリアメタル１１６を介して金属含有膜１１７が埋め込まれており、上層バリアメタル１１６及び金属含有膜１１７から上層コンタクト１１８が構成されている。すなわち、上層コンタクト１１８は、下層コンタクト１１３及びゲート電極１０３の双方に接続する。ここで、下層コンタクト１１３の上面は、上層コンタクト１１８を構成する上層バリアメタル１１６と接している。また、上層バリアメタル１１６の厚さと下層バリアメタル１１１の厚さとは同程度である。
【００４５】
このように、本実施形態では、下層コンタクト１１３及び上層コンタクト１１８の積層構造によって、ゲート電極１０３及びソース／ドレイン領域１０６の双方に接続するシェアードコンタクトが構成されている。
【００４６】
図１（ｂ）は本実施形態に係る半導体装置の構造を示す上面図である。尚、図１（ａ）は図１（ｂ）におけるＢ−Ｂ線の断面図である。また、図１（ｂ）には、各構成要素の位置関係を明確にするために、実際には上面から見えないゲート電極１０３及び下層コンタクト１１３を破線で示している。
【００４７】
図１（ｂ）に示すように、上層コンタクト１１８の上面（つまりシェアードコンタクトの上面）は、例えば、長軸が１１０ｎｍ、短軸が４０ｎｍのトラック形状を有しており、当該トラック形状の長軸方向の一端はゲート電極１０３とオーバーラップしており、当該トラック形状の長軸方向の他端は下層コンタクト１１３とオーバーラップしている。このように、上層コンタクト１１８を介してゲート電極１０３と下層コンタクト１１３とが電気的に接続されている。
【００４８】
図１（ｃ）は、図１（ａ）に示す構造のうち、下層コンタクト１１３とソース／ドレイン領域１０６との接続箇所及びその周辺の拡大断面図である。
【００４９】
図１（ｃ）に示すように、本実施形態では、エクステンション領域１０５の一端はゲート電極１０３のエッジ下側に位置しており、エクステンション領域１０５の他端は、サイドウォールスペーサ１０４のエッジ下側からゲート電極１０３側に例えば５ｎｍ近づいた箇所に位置している。また、下層コンタクト１１３の底面は、例えば直径０．０４μｍの円形であり、下層コンタクト１１３は、エクステンション領域１０５の前記他端から例えば１０ｎｍ離間して形成されている。
【００５０】
以上に説明したように、本実施形態によると、シェアードコンタクトを、ソース／ドレイン領域１０６とは接続し且つゲート電極１０３とは接続しない下層コンタクト１１３と、下層コンタクト１１３及びゲート電極１０３の双方に接続する上層コンタクト１１８とに分けて形成している。このため、ソース／ドレイン領域１０６と接続する下層コンタクト１１３を、ゲート電極１０３から十分に離間させて形成できる。従って、下層コンタクト１１３が形成される下層コンタクトホール１１０の形成時に、ゲート電極１０３側面上のサイドウォールスペーサ１０４が除去されて半導体基板１００（具体的にはエクステンション領域１０５）が露出する事態を回避できるので、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。また、前述のように、シェアードコンタクト用のホール形成時に、ゲート電極１０３側面上のサイドウォールスペーサ１０４が除去されることがないため、従来技術のようなサイドウォールスペーサの再形成が必要なくなるので、当該再形成に起因するコンタクトホールの開口不良やコンタクト抵抗の増大を防止することができる。
【００５１】
以下、本発明の一実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００５２】
図２（ａ）〜（ｃ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、及び図６は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５３】
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１００上に例えばＳＴＩにより素子分離領域１０１を形成することにより、半導体基板１００を、それぞれ素子分離領域１０１に取り囲まれた素子能動領域であるシェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃに区画する。ここで、シェアード部Ａ及び非シェアード部Ｃのそれぞれにおけるソース／ドレイン形成領域の幅（ゲート電極から素子分離領域までの距離）は同程度であり、非シェアード部Ｂにおけるソース／ドレイン形成領域の幅はシェアード部Ａ及び非シェアード部Ｃと比較して広い。続いて、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいて、半導体基板１００上に、例えば厚さ１．５ｎｍ程度のゲート絶縁膜１０２Ａ、１０２Ｂ、１０２Ｃを介して、例えば厚さ１００ｎｍ程度のゲート電極１０３Ａ、１０３Ｂ、１０３Ｃを形成する。
【００５４】
ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの形成方法は、例えば、次の通りである。まず、厚さ１００ｎｍ程度の多結晶シリコン膜を半導体基板１００上の全面に形成した後、当該多結晶シリコン膜上にフォトレジストを塗布し、その後、当該フォトレジストに対して露光及び現像を行ってゲート電極形成領域を覆うマスクを形成する。続いて、当該マスクを用いて多結晶シリコン膜に対してドライエッチングを行うことにより、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃを形成した後、フォトレジスト層をアッシング及び洗浄によって除去する。
【００５５】
次に、図２（ｂ）に示すように、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいて、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃをマスクとして、半導体基板１００に、例えばボロン（Ｂ）等の不純物を例えば３ｋｅＶの注入エネルギーでイオン注入することにより、例えば深さ２０ｎｍの浅いｐ型不純物領域からなるエクステンション領域１０５Ａ、１０５Ｂ、１０５Ｃを形成する。エクステンション領域１０５Ａ、１０５Ｂ、１０５Ｃに含まれるｐ型不純物の濃度は例えば２×１０14ｃｍ-3程度である。その後、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃのそれぞれの上を含む半導体基板１００上の全面に、例えば厚さ４０ｎｍのシリコン窒化膜からなるサイドウォール用絶縁膜１２１を形成する。尚、エクステンション領域１０５Ａ、１０５Ｂ、１０５Ｃの形成前に、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃのそれぞれの側面上にオフセットスペーサを形成しておいてもよい。
【００５６】
次に、図２（ｃ）に示すように、サイドウォール用絶縁膜１２１に対して異方性ドライエッチングを行うことによって、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃのそれぞれの側面上に、例えばシリコン窒化膜からなるサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃを形成する。その後、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいて、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃ及びサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃをマスクとして、例えばボロン（Ｂ）等の不純物を例えば４０ｋｅＶの注入エネルギーでイオン注入することにより、例えば深さ４５ｎｍの深いｐ型不純物領域からなるソース／ドレイン領域１０６Ａ、１０６Ｂ、１０６Ｃを形成する。ソース／ドレイン領域１０６Ａ、１０６Ｂ、１０６Ｃに含まれるｐ型不純物の濃度は例えば２×１０15ｃｍ-3程度である。その後、ゲート電極１０３Ａ及びソース／ドレイン領域１０６Ａのそれぞれの表面部に金属シリサイド層１０７Ａを形成し、ゲート電極１０３Ｂ及びソース／ドレイン領域１０６Ｂのそれぞれの表面部に金属シリサイド層１０７Ｂを形成し、ゲート電極１０３Ｃ及びソース／ドレイン領域１０６Ｃのそれぞれの表面部に金属シリサイド層１０７Ｃを形成する。金属シリサイド層１０７Ａ、１０７Ｂ、１０７Ｃはそれぞれ、例えばニッケルシリサイド又はニッケルプラチナシリサイド等からなる。
【００５７】
次に、図３（ａ）に示すように、半導体基板１００上の全面に、例えば厚さ３０ｎｍのシリコン窒化膜からなるエッチングストッパー膜１０８を堆積した後、エッチングストッパー膜１０８の上に、例えば厚さ５００ｎｍのシリコン酸化膜からなる第１の絶縁膜１０９を堆積する。ここで、エッチングストッパー膜１０８となるシリコン窒化膜には、サイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃとなるシリコン窒化膜と同じ組成の膜を用いる。その後、例えばＣＭＰ（chemical mechanical polishing ）法によって第１の絶縁膜１０９の表面を平坦化する。ここで、第１の絶縁膜１０９の平坦化後の仕上がり厚さは例えば２００ｎｍ程度である。続いて、第１の絶縁膜１０９上にフォトレジストを塗布した後、当該フォトレジストに対して露光及び現像を行うことにより、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいて下層コンタクト（シェアードコンタクトを構成する下層コンタクト（ソース／ドレイン領域と接続するコンタクト））形成領域に開口部１２２ａ、１２２ｂ、１２２ｃを有するレジストパターン１２２を形成する。ここで、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれに形成される下層コンタクトの径と対応する開口部１２２ａ、１２２ｂ、１２２ｃのそれぞれの幅は全て同じＤ１である。
【００５８】
次に、図３（ｂ）に示すように、レジストパターン１２２をマスクとして、第１の絶縁膜１０９に対して選択的に異方性ドライエッチングを行うことにより、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいてエッチングストッパー膜１０８に達する下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃを形成した後、ドライエッチングを行うことにより、レジストパターン１２２、及び、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃ内に露出するエッチングストッパー膜１０８を除去する。これにより、シェアード部Ａにおいてソース／ドレイン領域１０６Ａに接続する下層コンタクトホール１１０Ａが形成され、非シェアード部Ｂにおいてソース／ドレイン領域１０６Ｂに接続する下層コンタクトホール１１０Ｂが形成され、非シェアード部Ｃにおいてソース／ドレイン領域１０６Ｃに接続する下層コンタクトホール１１０Ｃが形成される。
【００５９】
本実施形態では、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれに設けられた下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃの深さ、直径（例えばホール底面の直径）及びアスペクト比は実質的に同じである。従って、シェアードコンタクトホールやゲート上コンタクトホール等のアスペクト比の異なる数種類のコンタクトホールを同時に形成する従来プロセスと比較して、加工制御をより容易に行うことができるので、加工寸法のばらつきを低減することができる。尚、シェアード部Ａにおけるゲート電極１０３Ａから下層コンタクトホール１１０Ａまでの距離と、非シェアード部Ｃにおけるゲート電極１０３Ｃから下層コンタクトホール１１０Ｃまでの距離とは同程度であり、非シェアード部Ｂにおけるゲート電極１０３Ｂから下層コンタクトホール１１０Ｂまでの距離は、シェアード部Ａ及び非シェアード部Ｃと比較して長い。
【００６０】
次に、図４（ａ）に示すように、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれの底部及び側壁を覆うように、例えばチタン膜及び窒化チタン膜の積層膜からなる下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃを形成する。その後、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれを、例えばタングステンからなる金属含有膜１１２Ａ、１１２Ｂ、１１２Ｃによって埋め込んだ後、例えばＣＭＰ法により、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれからはみ出た不要な金属含有膜１１２Ａ、１１２Ｂ、１１２Ｃ及び下層バリアメタル１１１Ａ、１１１Ｂ、１１１ｃを除去する。これによって、下層コンタクトホール１１０Ａには、下層バリアメタル１１１Ａ及び金属含有膜１１２Ａからなる下層コンタクト１１３Ａが形成され、下層コンタクトホール１１０Ｂには、下層バリアメタル１１１Ｂ及び金属含有膜１１２Ｂからなる下層コンタクト１１３Ｂが形成され、下層コンタクトホール１１０Ｃには、下層バリアメタル１１１Ｃ及び金属含有膜１１２Ｃからなる下層コンタクト１１３Ｃが形成される。
【００６１】
本実施形態では、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃを形成するためのＣＭＰ時に、例えばオーバー研磨を６０ｎｍ程度に設定することにより、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの上面と、研磨後の第１の絶縁膜１０９の上面と、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃ上のエッチングストッパー膜１０８の表面とが実質的に同じ高さになるように、第１の絶縁膜１０９を薄くする。但し、前述のＣＭＰ後に、研磨後の第１の絶縁膜１０９の上面（つまり下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの上面）と、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃ上のエッチングストッパー膜１０８の表面とが同じ高さになっていなくてもよい。言い換えると、前述のＣＭＰ後に、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃ上のエッチングストッパー膜１０８の上に第１の絶縁膜１０９が残存していてもよい。
【００６２】
また、前述のように、本実施形態では、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃの深さ及び直径（例えばホール底面の直径）を実質的に同じに設定しているため、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのアスペクト比も実質的に同じなる。従って、シェアードコンタクトホールやゲート上コンタクトホール等のアスペクト比の異なる数種類のコンタクトホールに同時に導電膜を埋め込む従来プロセスと比較して、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれにおける下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃの膜厚均一性及び金属含有膜１１２Ａ、１１２Ｂ、１１２Ｃの埋め込み性をより正確に制御することができるので、歩留まりを向上させることができる。例えば、シェアード部Ａのシェアードコンタクトホールの下部となる下層コンタクトホール１１０Ａの底部上の下層バリアメタル１１１Ａの厚さと、非シェアード部Ｂ、Ｃの非シェアードコンタクトホールの下部となる下層コンタクトホール１１０Ｂ、１１０Ｃの底部上の下層バリアメタル１１１Ｂ、１１１Ｃの厚さとを、成膜ばらつきの範囲内でほぼ同じにすることができる。
【００６３】
次に、図４（ｂ）に示すように、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの上、及び第１の絶縁膜１０９の上（エッチングストッパー膜１０８の表面が露出している場合にはエッチングストッパー膜１０８の上にも）に、例えば膜厚２００ｎｍ程度のシリコン酸化膜からなる第２の絶縁膜１１４を堆積する。その後、第２の絶縁膜１１４の上にレジストパターン１２３を形成する。レジストパターン１２３は、シェアード部Ａの上層コンタクト（下層コンタクト及びゲート電極の双方に接続するコンタクト）形成領域には開口部１２３ａを有し、非シェアード部Ｂのゲートコンタクト形成領域には開口部１２３ｂを有し、非シェアード部Ｂの上層コンタクト（下層コンタクトには接続し且つゲート電極には接続しないコンタクト）形成領域には開口部１２３ｃを有し、非シェアード部Ｃの上層コンタクト（下層コンタクトには接続し且つゲート電極には接続しないコンタクト）形成領域には開口部１２３ｄを有する。ここで、非シェアード部Ｂに形成されるゲートコンタクトの径と対応する開口部１２３ｂの幅、及び、非シェアード部Ｂ、Ｃのそれぞれに形成される下層コンタクトの径と対応する開口部１２３ｃ、１２３ｄの幅は全て同じＤ２（但しＤ２＝Ｄ１）である。
【００６４】
次に、図５（ａ）に示すように、レジストパターン１２３をマスクとして、第２の絶縁膜１１４に対して選択的に異方性ドライエッチングを行った後、レジストパターン１２３を除去する。これにより、シェアード部Ａにおいては、下層コンタクト１１３Ａ及びゲート電極１０３Ａ（正確にはゲート電極１０３Ａの表面部に形成された金属シリサイド層１０７Ａ）の双方に接続する上層コンタクトホール１１５Ａを形成する。また、非シェアード部Ｂにおいては、ゲート電極１０３Ｂ（正確にはゲート電極１０３Ｂの表面部に形成された金属シリサイド層１０７Ｂ）に接続するゲートコンタクトホール１１５Ｂ、及び下層コンタクト１１３Ｂと接続する上層コンタクトホール１１５Ｃを形成する。また、非シェアード部Ｃにおいては、下層コンタクト１１３Ｃと接続する上層コンタクトホール１１５Ｄを形成する。ここで、非シェアード部Ｃにおいては、ゲート電極１０３Ｂに接続するゲートコンタクトホールを形成しない。
【００６５】
尚、図５（ａ）に示す工程で、ゲート電極１０３Ａ、１０３Ｂの上部（正確には金属シリサイド層１０７Ａ、１０７Ｂ）、及び下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの上部が除去されてもよい。
【００６６】
また、図５（ａ）に示す工程で、上層コンタクトホール１１５Ａ、１１５Ｃ、１１５Ｄの底部において下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの頂部が突き出ていてもよい。
【００６７】
また、図５（ａ）に示す工程で形成されるホール群の種類（深さ及び直径（例えばホール底面の直径））については、シェアード部Ａのシェアードコンタクトホールの上部となる上層コンタクトホール１１５Ａを除いては同じである。言い換えると、非シェアード部Ｂ、Ｃの非シェアードコンタクトホールの下部となる上層コンタクトホール１１５Ｃ、１１５Ｄ、及び非シェアード部Ｂのゲートコンタクトホール１１５Ｂは、全て実質的に同じ深さ及び直径を持つ。従って、図５（ａ）に示す工程で形成されるホール群のアスペクト比は２種類だけとなるため、アスペクト比の異なる数種類のコンタクトホールを同時に形成する従来プロセスと比較して、加工制御をより容易に行うことができるので、加工寸法のばらつきを低減することができる。
【００６８】
次に、図５（ｂ）に示すように、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれの底部及び側壁を覆うように、例えばチタン膜及び窒化チタン膜の積層膜からなる上層バリアメタル１１６Ａ、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄを形成する。その後、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれを、例えばタングステンからなる金属含有膜１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄによって埋め込んだ後、例えばＣＭＰ法により、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれからはみ出た不要な金属含有膜１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄ及び上層バリアメタル１１６Ａ、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄを除去する。これにより、シェアード部Ａの上層コンタクトホール１１５Ａには、上層バリアメタル１１６Ａ及び金属含有膜１１７Ａからなり且つ下層コンタクト１１３Ａ及びゲート電極１０３Ａの双方に接続する上層コンタクト１１８Ａが形成され、その結果、下層コンタクト１１３Ａと上層コンタクト１１８Ａとからなるシェアードコンタクトが形成される。また、非シェアード部Ｂのゲートコンタクトホール１１５Ｂには、上層バリアメタル１１６Ｂ及び金属含有膜１１７Ｂからなり且つゲート電極１０３Ｂとは接続し且つ下層コンタクト１１３Ｂとは接続しないゲートコンタクト１１８Ｂが形成される。また、非シェアード部Ｂの上層コンタクトホール１１５Ｃには、上層バリアメタル１１６Ｃ及び金属含有膜１１７Ｃからなり且つ下層コンタクト１１３Ｂとは接続し且つゲート電極１０３Ｂとは接続しない上層コンタクト１１８Ｃが形成され、その結果、実質的に同じ直径を持つ下層コンタクト１１３Ｂと上層コンタクト１１８Ｃとからなるソース／ドレインコンタクトが形成される。また、非シェアード部Ｃの上層コンタクトホール１１５Ｄには、上層バリアメタル１１６Ｄ及び金属含有膜１１７Ｄからなり且つ下層コンタクト１１３Ｃとは接続し且つゲート電極１０３Ｃとは接続しない上層コンタクト１１８Ｄが形成され、その結果、実質的に同じ直径を持つ下層コンタクト１１３Ｃと上層コンタクト１１８Ｄとからなるソース／ドレインコンタクトが形成される。
【００６９】
前述のように、本実施形態では、図５（ａ）に示す工程で形成されるホール群のアスペクト比は２種類だけとなるため、シェアードコンタクトホールやゲート上コンタクトホール等のアスペクト比の異なる数種類のコンタクトホールに同時に導電膜を埋め込む従来プロセスと比較して、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれにおける上層バリアメタル１１６Ａ、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄの膜厚均一性及び金属含有膜１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄの埋め込み性をより正確に制御することができるので、歩留まりを向上させることができる。具体的には、上層バリアメタル１１６Ａ、１１６Ｃ、１１６Ｄの厚さと、下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃの厚さとを、成膜ばらつきの範囲内でほぼ同じにすることができる。
【００７０】
次に、図６に示すように、第２の絶縁膜１１４の上に、シェアード部Ａの上層コンタクト１１８Ａ（つまりシェアードコンタクト）、非シェアード部Ｂのゲートコンタクト１１８Ｂ及び上層コンタクト１１８Ｃ（つまりソース／ドレインコンタクト）、並びに非シェアード部Ｃの上層コンタクト１１８Ｄ（つまりソース／ドレインコンタクト）のそれぞれと接続する配線１１９を形成する。配線１１９は例えば金属材料からなる。
【００７１】
ここで、シェアード部Ａにおいては、下層コンタクト１１３Ａ及び上層コンタクト１１８Ａの積層構造からなるシェアードコンタクトによって、ゲート電極１０３Ａ及びソース／ドレイン領域１０６Ａのそれぞれと配線１１９とが電気的に接続される。また、非シェアード部Ｂにおいては、ゲートコンタクト１１８Ｂによって、ゲート電極１０３Ａと配線１１９とが電気的に接続されると共に、下層コンタクト１１３Ｂ及び上層コンタクト１１８Ｃの積層構造からなるソース／ドレインコンタクトによって、ソース／ドレイン領域１０６Ｂと配線１１９とが電気的に接続される。また、非シェアード部Ｃにおいては、下層コンタクト１１３Ｃ及び上層コンタクト１１８Ｄの積層構造からなるソース／ドレインコンタクトによって、ソース／ドレイン領域１０６Ｃと配線１１９とが電気的に接続される一方、ゲート電極１０３Ｃと配線１１９とは電気的に接続されない（言い換えると、配線１１９は、ゲート電極１０３Ｃの上方を通過するように形成されている）。
【００７２】
以上に説明した各工程によって、本実施形態のシェアードコンタクトを有する半導体装置の製造が完了する。
【００７３】
ところで、従来のシェアードコンタクトを有する半導体装置では、コンタクトホールエッチング時におけるオーバーエッチングやプロセスばらつきに起因して、ゲート電極側面上に形成されているサイドウォールスペーサが膜減りし、その結果、露出したエクステンション領域（浅い不純物領域）とコンタクトが接触して接合リーク電流が生じるという問題があった。
【００７４】
それに対して、本実施形態では、シェアードコンタクトを、ソース／ドレイン領域１０６Ａと接続し且つゲート電極１０３Ａとは接続しない下層コンタクト１１３Ａと、下層コンタクト１１３Ａ及びゲート電極１０３Ａの双方に接続する上層コンタクト１１８Ａとに分けて形成している。このため、ソース／ドレイン領域１０６Ａと接続する下層コンタクト１１３Ａを、ゲート電極１０３Ａから十分に離間させて形成できる。すなわち、下層コンタクト１１３Ａが形成される下層コンタクトホール１１０Ａの形成時におけるサイドウォールスペーサ１０４Ａの膜減りに対するマージンが増大するので、サイドウォールスペーサ１０４Ａ下側に位置する半導体基板１００（具体的にはエクステンション領域１０５Ａ）が露出する事態を回避できるので、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。
【００７５】
また、例えば図９（ａ）〜（ｅ）に示す従来のシェアードコンタクト形成プロセスにおいては、図７に示すように、シェアードコンタクトホール１２の底部及び壁面を覆うバリアメタル２１を形成する際に、シェアードコンタクトホール１２内の段差に起因して、例えば、ゲート電極４上のバリアメタル２１の厚さと、ソース／ドレイン領域８上のバリアメタル２１の厚さとの間にバラツキが生じ、その結果、コンタクト不良が生じて歩留まりが低下してしまう。
【００７６】
それに対して、本実施形態では、前述のように、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのアスペクト比を実質的に同じにできるため、アスペクト比の異なる数種類のコンタクトホールに同時に導電膜を埋め込む従来プロセスと比較して、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれにおける下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃの膜厚均一性及び金属含有膜１１２Ａ、１１２Ｂ、１１２Ｃの埋め込み性をより正確に制御することができる。同様に、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのアスペクト比を２種類だけにできるため、アスペクト比の異なる数種類のコンタクトホールに同時に導電膜を埋め込む従来プロセスと比較して、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれにおける上層バリアメタル１１６Ａ、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄの膜厚均一性及び金属含有膜１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄの埋め込み性をより正確に制御することができる。従って、コンタクト不良を防止して歩留まりを向上させることができる。
【００７７】
尚、本実施形態において、半導体基板１００の導電型は、ｐ型又はｎ型のいずれであってもよい。
【００７８】
また、本実施形態においては、ＳＲＡＭ（static random access memory ）に使用するシェアードコンタクトを例として説明したが、ソース／ドレイン領域及びゲート電極の双方に接続するシェアードコンタクトを有していれば、素子の種類は特に限定されない。
【００７９】
また、本実施形態においては、各コンタクトのバリアメタル材料として、チタン及び窒化チタン、各コンタクトの本体材料として、タングステンを用いたが、いずれの材料も特に限定されないことは言うまでもない。例えば、各コンタクトのバリアメタル材料として、タンタル及び窒化タンタル、各コンタクトの本体材料として、銅を用いてもよい。
【００８０】
また、本実施形態においては、各ゲート電極の材料としてポリシリコンを用いたが、各ゲート電極の材料が特に限定されないことは言うまでもない。例えば、各ゲート電極の材料として、シリコン化合物、タングステン、チタン又はアルミニウム等を用いてもよい。
【００８１】
また、本実施形態においては、下層コンタクトが形成される第１の絶縁膜１０９、及び上層コンタクトが形成される第２の絶縁膜１１４として、シリコン酸化膜を用いたが、各絶縁膜の材料が特に限定されないことは言うまでもない。例えば、絶縁膜１０９及び１１４の材料として、ＢＰＳＧやＰＳＧ等を用いてもよい。また、絶縁膜１０９及び１１４のそれぞれの材料として、同一の材料ではなく、異なる材料を用いてもよい。
【００８２】
また、本実施形態においては、エッチングストッパー膜１０８として、シリコン窒化膜を用いたが、これに代えて、シリコン炭化膜等を用いてもよい。
【００８３】
また、本実施形態においては、上層コンタクト１１８Ａの平面形状をトラック形状（図１（ｂ）参照）に設定したが、上層コンタクト１１８Ａの平面形状が特に限定されないことは言うまでもない。また、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの平面形状を円形状に設定したが、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの平面形状が特に限定されないことは言うまでもない。但し、下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃの膜厚均一性等を向上させるためには、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの平面形状（例えば底面形状）は実質的に同じであることが好ましい。また、ゲートコンタクト１１８Ｂ、上層コンタクト１１８Ｃ、１１８Ｄの平面形状を円形状に設定したが、ゲートコンタクト１１８Ｂ、上層コンタクト１１８Ｃ、１１８Ｄの平面形状が特に限定されないことは言うまでもない。但し、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄの膜厚均一性等を向上させるためには、ゲートコンタクト１１８Ｂ、上層コンタクト１１８Ｃ、１１８Ｄの平面形状（例えば底面形状）は実質的に同じであることが好ましい。
【００８４】
また、本実施形態においては、サイドウォールスペーサを有するゲート構造を備えた半導体装置を例として説明したが、これに代えて、例えば図８に示すように、サイドウォールスペーサが除去されているゲート構造（ディスポーザブルサイドウォール構造）を備えた半導体装置を対象とした場合も、本実施形態と同様の効果を得ることができる。図８は、第１の実施形態に係る半導体装置の製造方法の最終工程を示す断面図である図６と対応する図であり、図８において、図６に示す構成要素と同じ構成要素には同じ符号を付している。
【００８５】
図８に示すようなディスポーザブルサイドウォール構造は、図２（ｃ）に示すソース／ドレイン領域１０６Ａ、１０６Ｂ、１０６Ｃの形成工程及び金属シリサイド層１０７Ａ、１０７Ｂ、１０７Ｃの形成工程を実施した後、図３（ａ）に示すエッチングストッパー膜１０８の堆積工程を実施する前に、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの側面上のサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃを除去することによって得ることができる。すなわち、図８に示すディスポーザブルサイドウォール構造が、図６に示す第１の実施形態に係る半導体装置と異なっている点は、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの側面上にサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃが形成されていないことである。
【００８６】
尚、図８に示すディスポーザブルサイドウォール構造において、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの側面上にオフセットスペーサ（エクステンション領域の形成前にゲート電極側面上に形成されるスペーサ）が形成されていてもよい。
【００８７】
また、図８に示すディスポーザブルサイドウォール構造においては、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの側面上にサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃが形成されていないため、半導体基板１００上において、ゲート電極１０３Ａと下層コンタクト１１３Ａとの間、ゲート電極１０３Ｂと下層コンタクト１１３Ｂとの間、及び、ゲート電極１０３Ｃと下層コンタクト１１３Ｃとの間にはそれぞれ第１の絶縁膜１０９の一部が存在している。
【産業上の利用可能性】
【００８８】
以上に説明したように、本発明は、シェアードコンタクトを備えた半導体装置及びその製造方法として有用である。
【符号の説明】
【００８９】
１００ 半導体基板
１０１ 素子分離領域
１０２、１０２Ａ、１０２Ｂ、１０２Ｃ ゲート絶縁膜
１０３、１０３Ａ、１０３Ｂ、１０３Ｃ ゲート電極
１０４、１０４Ａ、１０４Ｂ、１０４Ｃ サイドウォールスペーサ
１０５、１０５Ａ、１０５Ｂ、１０５Ｃ エクステンション領域
１０６、１０６Ａ、１０６Ｂ、１０６Ｃ ソース／ドレイン領域
１０７、１０７Ａ、１０７Ｂ、１０７Ｃ 金属シリサイド層
１０８ エッチングストッパー膜
１０９ 第１の絶縁膜
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ 下層コンタクトホール
１１１、１１１Ａ、１１１Ｂ、１１１Ｃ 下層バリアメタル
１１２、１１２Ａ、１１２Ｂ、１１２Ｃ 金属含有膜
１１３、１１３Ａ、１１３Ｂ、１１３Ｃ 下層コンタクト
１１４ 第２の絶縁膜
１１５、１１５Ａ、１１５Ｃ、１１５Ｄ 上層コンタクトホール
１１５Ｂ ゲートコンタクトホール
１１６、１１６Ａ、１１６Ｃ、１１６Ｄ 上層バリアメタル
１１６Ｂ バリアメタル
１１７、１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄ 金属含有膜
１１８、１１８Ａ、１１８Ｃ、１１８Ｄ 上層コンタクト
１１８Ｂ ゲートコンタクト
１１９ 配線
１２１ サイドウォール用絶縁膜
１２２ レジストパターン
１２２ａ、１２２ｂ、１２２ｃ 開口部
１２３ レジストパターン
１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ 開口部
【技術分野】
【０００１】
本発明は、ゲート電極及びソース／ドレイン領域の双方に接続するシェアードコンタクトを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスのデザインルールの微細化に伴い、コンタクトホール間のピッチを狭めるため、シェアードコンタクトが採用されている。シェアードコンタクトを用いると、ゲート電極上のコンタクトホールとソース／ドレイン領域上のコンタクトホールとを１つのコンタクトホールにまとめることができるため、コンタクトホール間のピッチを縮小することができる。
【０００３】
図９（ａ）〜（ｅ）は、従来のシェアードコンタクト形成プロセスの各工程を示す断面図である。図９（ａ）〜（ｅ）において、「１」はシリコン基板、「２」は素子分離領域、「３」はゲート絶縁膜、「４」はゲート電極、「５」はエクステンション領域、「６」はサイドウォール用絶縁膜、「７」はサイドウォールスペーサ、「８」はソース／ドレイン領域、「９」はストッパー絶縁膜、「１０」は層間絶縁膜、「１１」はレジストパターン、「１２」はシェアードコンタクトホール、「１３」はシェアードコンタクトである。
【０００４】
まず、図９（ａ）に示すように、シリコン基板１上に公知のＳＴＩ（shallow trench isolation）又はフィールド素子分離等により素子分離領域２を形成した後、素子分離領域２に取り囲まれた素子能動領域となるシリコン基板１上にゲート絶縁膜３を介してゲート電極４を形成し、その後、シリコン基板１におけるゲート電極４の両側にエクステンション領域５を形成する。
【０００５】
次に、図９（ｂ）に示すように、ゲート電極４上を含むシリコン基板１上の全面に、シリコン窒化膜からなるサイドウォール用絶縁膜６を堆積する。その後、図９（ｃ）に示すように、サイドウォール用絶縁膜６に対してエッチバックを行って、ゲート電極４の側面上にサイドウォールスペーサ７を形成した後、シリコン基板１におけるゲート電極４の両側に、ゲート電極４から離間し且つエクステンション領域５と接続するソース／ドレイン領域８を形成する。
【０００６】
次に、図９（ｄ）に示すように、ゲート電極４上を含むシリコン基板１上の全面に、シリコン窒化膜からなるストッパー絶縁膜９、及び層間絶縁膜１０を順次形成した後、公知のフォトリソグラフィ技術を用いて、シェアードコンタクト形成領域に開口部を持つレジストパターン１１形成する。
【０００７】
次に、図９（ｅ）に示すように、レジストパターン１１をマスクとする異方性ドライエッチングにより、シェアードコンタクト形成領域に位置する層間絶縁膜１０を除去してシェアードコンタクトホール１２を形成した後、ドライエッチングにより、シェアードコンタクトホール１２底部に露出しているストッパー絶縁膜９を除去する。その後、アッシング及び洗浄を行うことによりレジストパターン１１を除去した後、シェアードコンタクトホール１２に導電材料を埋め込んでシェアードコンタクト１３を形成する。
【０００８】
以上に説明した、従来のシェアードコンタクトが設けられた構造では、シェアードコンタクト１３を設けるためのシェアードコンタクトホール１２は、前述のように、異方性ドライエッチングにより層間絶縁膜１０を除去してシェアードコンタクトホール１２を形成した後、ドライエッチングにより、シェアードコンタクトホール１２底部に露出しているストッパー絶縁膜９を除去することによって完成する。
【０００９】
しかしながら、このストッパー絶縁膜９の除去工程において、サイドウォールスペーサ７のうちシェアードコンタクトホール１２内に露出する部分が、サイドウォールスペーサ７と同じシリコン窒化膜からなるストッパー絶縁膜９と同時にエッチングされてしまう。このため、サイドウォールスペーサ７が膜減りして小さくなる。従って、図９（ｃ）に示すサイドウォールスペーサ７の形成工程におけるサイドウォールスペーサ７の高さやプロセスばらつき等の程度によっては、シェアードコンタクトホール１２内のサイドウォールスペーサ７がほぼ完全に除去されてしまい、サイドウォールスペーサ７の下側に設けられていたエクステンション領域（浅い不純物拡散層）５が露出してしまう場合がある。
【００１０】
このようにエクステンション領域５が露出した状態でシェアードコンタクトホール１２に導電材料を埋め込むと、当該導電材料つまりシェアードコンタクト１３とエクステンション領域５とが接してしまうため、当該接触領域に接合リーク電流が発生して歩留まりが低下するという問題が生じる（図９（ｅ）参照）。
【００１１】
この問題に対しては、シェアードコンタクト１３を形成するためのシェアードコンタクトホール１２内に露出するサイドウォールスペーサ７の膜減り（特にサイドウォールスペーサ７の底辺幅の減少）に対するプロセスマージンを拡大する手段を講ずることにより、解決することができる。
【００１２】
例えば、特許文献１には、前述の図９（ｅ）に示す工程においてシェアードコンタクトホール底部のストッパー絶縁膜（エッチングストッパー膜）を除去した後、再度、シリコン窒化膜の堆積及びエッチングを行うことにより、シェアードコンタクトホール内でサイドウォールスペーサを再形成することによって、前述の問題を解決する方法が開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−１４７１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１に開示されているような従来技術では、微細化が進んでコンタクトホール径が小さくなるに伴って、次のような不具合が発生する。すなわち、サイドウォールスペーサを再形成するためのシリコン窒化膜の堆積によって、シェアードコンタクトホールが完全に埋め込まれて開口不良が発生したり、又は、シェアードコンタクトホールの側壁上に残存するシリコン窒化膜により実効的なコンタクトホール径が小さくなることに起因してコンタクト抵抗が増大してデバイス特性劣化が発生したりする。
【００１５】
前記に鑑み、本発明は、ゲート電極及びソース／ドレイン領域の双方に接続するシェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止することを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明に係る第１の半導体装置は、半導体基板上に形成された第１のゲート電極と、前記第１のゲート電極の側面上に形成された側壁絶縁膜と、前記半導体基板における前記第１のゲート電極の両側に前記第１のゲート電極から離間して形成された第１のソース／ドレイン領域と、前記第１のゲート電極及び前記第１のソース／ドレイン領域を覆うように形成された層間絶縁膜と、前記層間絶縁膜中に形成されており且つ前記第１のゲート電極及び前記第１のソース／ドレイン領域の双方に接続するシェアードコンタクトとを備え、前記シェアードコンタクトは、前記第１のソース／ドレイン領域とは接続し且つ前記第１のゲート電極とは接続しない第１の下層コンタクトと、前記第１の下層コンタクト及び前記第１のゲート電極の双方に接続する第１の上層コンタクトとを有する。
【００１７】
本発明に係る第１の半導体装置によると、シェアードコンタクトを、第１のソース／ドレイン領域とは接続し且つ第１のゲート電極とは接続しない第１の下層コンタクトと、第１の下層コンタクト及び第１のゲート電極の双方に接続する第１の上層コンタクトとに分けて形成している。このため、第１のソース／ドレイン領域と接続する第１の下層コンタクトを、第１のゲート電極から十分に離間させて形成できる。従って、第１の下層コンタクトが形成されるホールの形成時に、第１のゲート電極側面上の側壁絶縁膜が除去されて半導体基板が露出する事態を回避できるので、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。また、前述のように、シェアードコンタクト用のホール形成時に、第１のゲート電極側面上の側壁絶縁膜が除去されることがないため、従来技術のような側壁絶縁膜の再形成が必要なくなるので、当該再形成に起因するコンタクトホールの開口不良やコンタクト抵抗の増大を防止することができる。
【００１８】
本発明に係る第１の半導体装置において、前記第１の上層コンタクトの底部及び側部には上層バリアメタルが設けられており、前記第１の下層コンタクトの上面は上層バリアメタルと接していてもよい。この場合、前記第１の下層コンタクトの底部及び側部には下層バリアメタルが設けられており、前記上層バリアメタルの厚さと前記下層バリアメタルの厚さとは実質的に同じであってもよい。
【００１９】
本発明に係る第１の半導体装置において、前記半導体基板上に形成された第２のゲート電極と、前記半導体基板における前記第２のゲート電極の両側に形成された第２のソース／ドレイン領域と、前記層間絶縁膜中に形成されていると共に前記第２のソース／ドレイン領域とは接続し且つ前記第２のゲート電極とは接続しないソース／ドレインコンタクトとをさらに備え、前記ソース／ドレインコンタクトは、前記第２のソース／ドレイン領域と接続する第２の下層コンタクトと、前記第２の下層コンタクトと接続する第２の上層コンタクトとを有していてもよい。この場合、前記第１の下層コンタクトの底面の形状と前記第２の下層コンタクトの底面の形状とは実質的に同じであってもよい。また、前記層間絶縁膜中に形成されていると共に前記第２のゲート電極とは接続し且つ前記第２のソース／ドレイン領域とは接続しないゲートコンタクトをさらに備えていてもよい。ここで、前記第２の上層コンタクトの底面の形状と前記ゲートコンタクトの底面の形状とは実質的に同じであってもよい。
【００２０】
本発明に係る第１の半導体装置において、前記半導体基板における前記側壁絶縁膜の下側に前記第１のソース／ドレイン領域よりも浅く形成されており且つ前記第１のソース／ドレイン領域と接続するエクステンション領域をさらに備え、前記第１の下層コンタクトは、前記エクステンション領域から離間して形成されていてもよい。
【００２１】
本発明に係る第１の半導体装置において、前記第１のゲート電極及び前記第１のソース／ドレイン領域のそれぞれの表面部に金属シリサイド層が形成されていてもよい。ここで、前記金属シリサイド層は、例えば、ニッケルシリサイド層又はニッケルプラチナシリサイド層等であってもよい。
【００２２】
本発明に係る第１の半導体装置において、前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間にエッチングストッパー膜が形成されていてもよい。ここで、前記エッチングストッパー膜は、例えば、シリコン窒化膜又はシリコン炭化膜等であってもよい。
【００２３】
本発明に係る第１の半導体装置において、前記各ゲート電極は、例えば、ポリシリコン、シリコン化合物、タングステン、チタン又はアルミニウム等から構成されていてもよい。また、前記層間絶縁膜は、例えば、シリコン酸化膜、ＢＰＳＧ（boron-doped phospho-silicate glass）膜又はＰＳＧ（phospho-silicate glass）膜等であってもよい。
【００２４】
本発明に係る第２の半導体装置は、半導体基板上に形成された第１のゲート電極と、前記半導体基板における前記第１のゲート電極の両側に前記第１のゲート電極から離間して形成された第１のソース／ドレイン領域と、前記第１のゲート電極及び前記第１のソース／ドレイン領域を覆うように形成された層間絶縁膜と、前記層間絶縁膜中に形成されており且つ前記第１のゲート電極及び前記第１のソース／ドレイン領域の双方に接続するシェアードコンタクトとを備え、前記第１のゲート電極の側面上には側壁絶縁膜は形成されておらず、前記シェアードコンタクトは、前記第１のソース／ドレイン領域とは接続し且つ前記第１のゲート電極とは接続しない第１の下層コンタクトと、前記第１の下層コンタクト及び前記第１のゲート電極の双方に接続する第１の上層コンタクトとを有する。
【００２５】
尚、本願において、側壁絶縁膜とは、エクステンション領域を覆う（つまりエクステンション領域の形成後に形成される）サイドウォールスペーサを意味しており、エクステンション領域の形成前にゲート電極側面上に形成されるオフセットスペーサは含まないものとする。
【００２６】
本発明に係る第２の半導体装置によると、シェアードコンタクトを、第１のソース／ドレイン領域とは接続し且つ第１のゲート電極とは接続しない第１の下層コンタクトと、第１の下層コンタクト及び第１のゲート電極の双方に接続する第１の上層コンタクトとに分けて形成している。このため、第１のソース／ドレイン領域と接続する第１の下層コンタクトを、第１のゲート電極から十分に離間させて形成できる。従って、第１の下層コンタクトが形成されるホールの形成時に、第１のゲート電極に隣接する領域の絶縁膜（層間絶縁膜又はエッチングストッパー膜）が除去されて半導体基板が露出する事態を回避できるので、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。また、前述のように、シェアードコンタクト用のホール形成時に、第１のゲート電極に隣接する領域の絶縁膜が除去されることがないため、従来技術のような側壁絶縁膜の再形成が必要なくなるので、当該再形成に起因するコンタクトホールの開口不良やコンタクト抵抗の増大を防止することができる。
【００２７】
本発明に係る第２の半導体装置において、前記第１の上層コンタクトの底部及び側部には上層バリアメタルが設けられており、前記第１の下層コンタクトの上面は上層バリアメタルと接していてもよい。この場合、前記第１の下層コンタクトの底部及び側部には下層バリアメタルが設けられており、前記上層バリアメタルの厚さと前記下層バリアメタルの厚さとは実質的に同じであってもよい。
【００２８】
本発明に係る第２の半導体装置において、前記半導体基板上に形成された第２のゲート電極と、前記半導体基板における前記第２のゲート電極の両側に形成された第２のソース／ドレイン領域と、前記層間絶縁膜中に形成されていると共に前記第２のソース／ドレイン領域とは接続し且つ前記第２のゲート電極とは接続しないソース／ドレインコンタクトとをさらに備え、前記ソース／ドレインコンタクトは、前記第２のソース／ドレイン領域と接続する第２の下層コンタクトと、前記第２の下層コンタクトと接続する第２の上層コンタクトとを有していてもよい。この場合、前記第１の下層コンタクトの底面の形状と前記第２の下層コンタクトの底面の形状とは実質的に同じであってもよい。また、前記層間絶縁膜中に形成されていると共に前記第２のゲート電極とは接続し且つ前記第２のソース／ドレイン領域とは接続しないゲートコンタクトをさらに備えていてもよい。ここで、前記第２の上層コンタクトの底面の形状と前記ゲートコンタクトの底面の形状とは実質的に同じであってもよい。
【００２９】
本発明に係る第２の半導体装置において、前記半導体基板における前記第１のゲート電極に隣接する領域に前記第１のソース／ドレイン領域よりも浅く形成されており且つ前記第１のソース／ドレイン領域と接続するエクステンション領域をさらに備え、前記第１の下層コンタクトは、前記エクステンション領域から離間して形成されていてもよい。
【００３０】
本発明に係る第２の半導体装置において、前記第１のゲート電極及び前記第１のソース／ドレイン領域のそれぞれの表面部に金属シリサイド層が形成されていてもよい。ここで、前記金属シリサイド層は、例えば、ニッケルシリサイド層又はニッケルプラチナシリサイド層等であってもよい。
【００３１】
本発明に係る第２の半導体装置において、前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間にエッチングストッパー膜が形成されていてもよい。ここで、前記エッチングストッパー膜は、例えば、シリコン窒化膜又はシリコン炭化膜等であってもよい。
【００３２】
本発明に係る第２の半導体装置において、前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間に前記層間絶縁膜の一部分が形成されていてもよい。
【００３３】
本発明に係る第２の半導体装置において、前記各ゲート電極は、例えば、ポリシリコン、シリコン化合物、タングステン、チタン又はアルミニウム等から構成されていてもよい。また、前記層間絶縁膜は、例えば、シリコン酸化膜、ＢＰＳＧ膜又はＰＳＧ膜等であってもよい。
【００３４】
本発明に係る半導体装置の製造方法は、半導体基板上に第１のゲート電極を形成する工程（ａ）と、前記第１のゲート電極をマスクとして、前記半導体基板に不純物を導入することにより、エクステンション領域を形成する工程（ｂ）と、前記第１のゲート電極の側面上に側壁絶縁膜を形成する工程（ｃ）と、前記第１のゲート電極及び前記側壁絶縁膜をマスクとして、前記半導体基板に不純物を導入することにより、第１のソース／ドレイン領域を形成する工程（ｄ）と、前記工程（ｄ）よりも後に、前記第１のゲート電極の上を含む前記半導体基板の上に、エッチングストッパー膜及び第１の絶縁膜を順次堆積する工程（ｅ）と、前記第１の絶縁膜及び前記エッチングストッパー膜をエッチングすることにより、前記第１のソース／ドレイン領域に接続する第１の下層コンタクトホールを形成する工程（ｆ）と、前記第１の下層コンタクトホールに、底部及び側部に下層バリアメタルを有する第１の下層コンタクトを形成する工程（ｇ）と、前記第１の下層コンタクトの上及び前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｈ）と、前記第２の絶縁膜をエッチングすることにより、前記第１の下層コンタクト及び前記第１のゲート電極のそれぞれと接続する第１の上層コンタクトホールを形成する工程（ｉ）と、前記第１の上層コンタクトホールに、底部及び側部に上層バリアメタルを有する第１の上層コンタクトを形成する工程（ｊ）とを備えている。
【００３５】
本発明に係る半導体装置の製造方法によると、第１のソース／ドレイン領域に接続する第１の下層コンタクトホールつまり第１の下層コンタクトと、第１の下層コンタクト及び第１のゲート電極のそれぞれと接続する第１の上層コンタクトホールつまり第１の上層コンタクトとを別々に形成するため、第１の下層コンタクトと第１の上層コンタクトとからなるシェアードコンタクトを形成することができる。すなわち、本発明に係る半導体装置の製造方法によると、前述の本発明に係る第１の半導体装置を製造することができるため、前述の本発明に係る第１の半導体装置と同様の効果を得ることができる。
【００３６】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）と前記工程（ｅ）との間に、前記側壁絶縁膜を除去する工程をさらに備えていてもよい。このようにすると、前述の本発明に係る第２の半導体装置を製造することができるため、前述の本発明に係る第２の半導体装置と同様の効果を得ることができる。
【００３７】
本発明に係る半導体装置の製造方法において、前記半導体基板上に第２のゲート電極を形成する工程（ｋ）と、前記半導体基板における前記第２のゲート電極の両側に第２のソース／ドレイン領域を形成する工程（ｌ）とをさらに備え、前記工程（ｆ）は、前記第１の絶縁膜及び前記エッチングストッパー膜をエッチングすることにより、前記第２のソース／ドレイン領域に接続する第２の下層コンタクトホールを形成する工程を含み、前記工程（ｇ）は、前記第２の下層コンタクトホールに第２の下層コンタクトを形成する工程を含み、前記工程（ｉ）は、前記第２の絶縁膜をエッチングすることにより、前記第２の下層コンタクトとは接続し且つ前記第２のゲート電極とは接続しない第２の上層コンタクトホールを形成する工程を含み、前記工程（ｊ）は、前記第２の上層コンタクトホールに第２の上層コンタクトを形成する工程を含んでいてもよい。また、この場合、前記工程（ｉ）は、前記第２の絶縁膜をエッチングすることにより、前記第２のゲート電極とは接続し且つ前記第２の下層コンタクトとは接続しないゲートコンタクトホールを形成する工程を含み、前記工程（ｊ）は、前記ゲートコンタクトホールにゲートコンタクトを形成する工程を含んでいてもよい。
【発明の効果】
【００３８】
本発明によると、ゲート電極及びソース／ドレイン領域の双方に接続するシェアードコンタクトを備えた半導体装置において、コンタクトホールの開口不良やコンタクト抵抗の増大を防止しつつ、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。
【図面の簡単な説明】
【００３９】
【図１】図１（ａ）は、実施形態に係る半導体装置の構造を示す断面図であり、図１（ｂ）は、実施形態に係る半導体装置の構造を示す上面図であり、図１（ｃ）は、図１（ａ）に示す構造のうち、下層コンタクトとソース／ドレイン領域との接続箇所及びその周辺の拡大断面図である。
【図２】図２（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）、（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）、（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図７は、従来のシェアードコンタクト形成プロセスにおいてシェアードコンタクトホールの底部及び壁面を覆うバリアメタルを形成した様子を示す断面図である。
【図８】図８は、実施形態の変形例に係る半導体装置の構造を示す断面図である。
【図９】図９（ａ）〜（ｅ）は、従来のシェアードコンタクト形成プロセスの各工程を示す断面図である。
【発明を実施するための形態】
【００４０】
以下、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。
【００４１】
図１（ａ）は本実施形態に係る半導体装置の構造を示す断面図である。
【００４２】
図１（ａ）に示すように、例えばシリコンからなる半導体基板１００上にゲート絶縁膜１０２を介して、例えばポリシリコンからなるゲート電極１０３が形成されている。ゲート電極１０の側面上にはサイドウォールスペーサ１０４が形成されている。半導体基板１００の表面部におけるサイドウォールスペーサ１０４の下側にはエクステンション領域１０５が形成されている。エクステンション領域１０５は、例えばｐ型の浅い低濃度不純物領域である。また、半導体基板１００の表面部におけるゲート電極１０３の両側に、ゲート電極１０３から離間し且つエクステンション領域１０５と接続するソース／ドレイン領域１０６が形成されている。ソース／ドレイン領域１０６は、例えばｐ型の深い高濃度不純物領域である。ゲート電極１０３及びソース／ドレイン領域１０６のそれぞれの表面部には金属シリサイド層１０７が形成されている。ゲート電極１０３、サイドウォールスペーサ１０４及びソース／ドレイン領域１０６を覆うようにエッチングストッパー膜１０８が形成されている。エッチングストッパー膜１０８の上には、それぞれ層間絶縁膜となる第１の絶縁膜１０９及び第２の絶縁膜１１４が形成されている。
【００４３】
エッチングストッパー膜１０８及び第１の絶縁膜１０９には、ソース／ドレイン領域１０６（正確にはソース／ドレイン領域１０６の表面部に形成された金属シリサイド層１０７）の所定部分に達する下層コンタクトホール１１０が形成されている。下層コンタクトホール１１０には、その底部及び側壁を覆う下層バリアメタル１１１を介して金属含有膜１１２が埋め込まれており、下層バリアメタル１１１及び金属含有膜１１２から下層コンタクト１１３が構成されている。すなわち、下層コンタクト１１３は、ソース／ドレイン領域１０６とは接続し、ゲート電極１０３とは接続しない。また、半導体基板１００上におけるゲート電極１０３と下層コンタクト１１３との間にはエッチングストッパー膜１０８の一部が存在している。
【００４４】
第１の絶縁膜１０９の上部及び第２の絶縁膜１１４には、下層コンタクト１１３及びゲート電極１０３（正確にはゲート電極１０３の表面部に形成された金属シリサイド層１０７）に達する上層コンタクトホール１１５が形成されている。上層コンタクトホール１１５には、その底部及び側壁を覆う上層バリアメタル１１６を介して金属含有膜１１７が埋め込まれており、上層バリアメタル１１６及び金属含有膜１１７から上層コンタクト１１８が構成されている。すなわち、上層コンタクト１１８は、下層コンタクト１１３及びゲート電極１０３の双方に接続する。ここで、下層コンタクト１１３の上面は、上層コンタクト１１８を構成する上層バリアメタル１１６と接している。また、上層バリアメタル１１６の厚さと下層バリアメタル１１１の厚さとは同程度である。
【００４５】
このように、本実施形態では、下層コンタクト１１３及び上層コンタクト１１８の積層構造によって、ゲート電極１０３及びソース／ドレイン領域１０６の双方に接続するシェアードコンタクトが構成されている。
【００４６】
図１（ｂ）は本実施形態に係る半導体装置の構造を示す上面図である。尚、図１（ａ）は図１（ｂ）におけるＢ−Ｂ線の断面図である。また、図１（ｂ）には、各構成要素の位置関係を明確にするために、実際には上面から見えないゲート電極１０３及び下層コンタクト１１３を破線で示している。
【００４７】
図１（ｂ）に示すように、上層コンタクト１１８の上面（つまりシェアードコンタクトの上面）は、例えば、長軸が１１０ｎｍ、短軸が４０ｎｍのトラック形状を有しており、当該トラック形状の長軸方向の一端はゲート電極１０３とオーバーラップしており、当該トラック形状の長軸方向の他端は下層コンタクト１１３とオーバーラップしている。このように、上層コンタクト１１８を介してゲート電極１０３と下層コンタクト１１３とが電気的に接続されている。
【００４８】
図１（ｃ）は、図１（ａ）に示す構造のうち、下層コンタクト１１３とソース／ドレイン領域１０６との接続箇所及びその周辺の拡大断面図である。
【００４９】
図１（ｃ）に示すように、本実施形態では、エクステンション領域１０５の一端はゲート電極１０３のエッジ下側に位置しており、エクステンション領域１０５の他端は、サイドウォールスペーサ１０４のエッジ下側からゲート電極１０３側に例えば５ｎｍ近づいた箇所に位置している。また、下層コンタクト１１３の底面は、例えば直径０．０４μｍの円形であり、下層コンタクト１１３は、エクステンション領域１０５の前記他端から例えば１０ｎｍ離間して形成されている。
【００５０】
以上に説明したように、本実施形態によると、シェアードコンタクトを、ソース／ドレイン領域１０６とは接続し且つゲート電極１０３とは接続しない下層コンタクト１１３と、下層コンタクト１１３及びゲート電極１０３の双方に接続する上層コンタクト１１８とに分けて形成している。このため、ソース／ドレイン領域１０６と接続する下層コンタクト１１３を、ゲート電極１０３から十分に離間させて形成できる。従って、下層コンタクト１１３が形成される下層コンタクトホール１１０の形成時に、ゲート電極１０３側面上のサイドウォールスペーサ１０４が除去されて半導体基板１００（具体的にはエクステンション領域１０５）が露出する事態を回避できるので、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。また、前述のように、シェアードコンタクト用のホール形成時に、ゲート電極１０３側面上のサイドウォールスペーサ１０４が除去されることがないため、従来技術のようなサイドウォールスペーサの再形成が必要なくなるので、当該再形成に起因するコンタクトホールの開口不良やコンタクト抵抗の増大を防止することができる。
【００５１】
以下、本発明の一実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００５２】
図２（ａ）〜（ｃ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、及び図６は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５３】
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１００上に例えばＳＴＩにより素子分離領域１０１を形成することにより、半導体基板１００を、それぞれ素子分離領域１０１に取り囲まれた素子能動領域であるシェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃに区画する。ここで、シェアード部Ａ及び非シェアード部Ｃのそれぞれにおけるソース／ドレイン形成領域の幅（ゲート電極から素子分離領域までの距離）は同程度であり、非シェアード部Ｂにおけるソース／ドレイン形成領域の幅はシェアード部Ａ及び非シェアード部Ｃと比較して広い。続いて、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいて、半導体基板１００上に、例えば厚さ１．５ｎｍ程度のゲート絶縁膜１０２Ａ、１０２Ｂ、１０２Ｃを介して、例えば厚さ１００ｎｍ程度のゲート電極１０３Ａ、１０３Ｂ、１０３Ｃを形成する。
【００５４】
ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの形成方法は、例えば、次の通りである。まず、厚さ１００ｎｍ程度の多結晶シリコン膜を半導体基板１００上の全面に形成した後、当該多結晶シリコン膜上にフォトレジストを塗布し、その後、当該フォトレジストに対して露光及び現像を行ってゲート電極形成領域を覆うマスクを形成する。続いて、当該マスクを用いて多結晶シリコン膜に対してドライエッチングを行うことにより、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃを形成した後、フォトレジスト層をアッシング及び洗浄によって除去する。
【００５５】
次に、図２（ｂ）に示すように、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいて、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃをマスクとして、半導体基板１００に、例えばボロン（Ｂ）等の不純物を例えば３ｋｅＶの注入エネルギーでイオン注入することにより、例えば深さ２０ｎｍの浅いｐ型不純物領域からなるエクステンション領域１０５Ａ、１０５Ｂ、１０５Ｃを形成する。エクステンション領域１０５Ａ、１０５Ｂ、１０５Ｃに含まれるｐ型不純物の濃度は例えば２×１０14ｃｍ-3程度である。その後、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃのそれぞれの上を含む半導体基板１００上の全面に、例えば厚さ４０ｎｍのシリコン窒化膜からなるサイドウォール用絶縁膜１２１を形成する。尚、エクステンション領域１０５Ａ、１０５Ｂ、１０５Ｃの形成前に、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃのそれぞれの側面上にオフセットスペーサを形成しておいてもよい。
【００５６】
次に、図２（ｃ）に示すように、サイドウォール用絶縁膜１２１に対して異方性ドライエッチングを行うことによって、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃのそれぞれの側面上に、例えばシリコン窒化膜からなるサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃを形成する。その後、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいて、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃ及びサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃをマスクとして、例えばボロン（Ｂ）等の不純物を例えば４０ｋｅＶの注入エネルギーでイオン注入することにより、例えば深さ４５ｎｍの深いｐ型不純物領域からなるソース／ドレイン領域１０６Ａ、１０６Ｂ、１０６Ｃを形成する。ソース／ドレイン領域１０６Ａ、１０６Ｂ、１０６Ｃに含まれるｐ型不純物の濃度は例えば２×１０15ｃｍ-3程度である。その後、ゲート電極１０３Ａ及びソース／ドレイン領域１０６Ａのそれぞれの表面部に金属シリサイド層１０７Ａを形成し、ゲート電極１０３Ｂ及びソース／ドレイン領域１０６Ｂのそれぞれの表面部に金属シリサイド層１０７Ｂを形成し、ゲート電極１０３Ｃ及びソース／ドレイン領域１０６Ｃのそれぞれの表面部に金属シリサイド層１０７Ｃを形成する。金属シリサイド層１０７Ａ、１０７Ｂ、１０７Ｃはそれぞれ、例えばニッケルシリサイド又はニッケルプラチナシリサイド等からなる。
【００５７】
次に、図３（ａ）に示すように、半導体基板１００上の全面に、例えば厚さ３０ｎｍのシリコン窒化膜からなるエッチングストッパー膜１０８を堆積した後、エッチングストッパー膜１０８の上に、例えば厚さ５００ｎｍのシリコン酸化膜からなる第１の絶縁膜１０９を堆積する。ここで、エッチングストッパー膜１０８となるシリコン窒化膜には、サイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃとなるシリコン窒化膜と同じ組成の膜を用いる。その後、例えばＣＭＰ（chemical mechanical polishing ）法によって第１の絶縁膜１０９の表面を平坦化する。ここで、第１の絶縁膜１０９の平坦化後の仕上がり厚さは例えば２００ｎｍ程度である。続いて、第１の絶縁膜１０９上にフォトレジストを塗布した後、当該フォトレジストに対して露光及び現像を行うことにより、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいて下層コンタクト（シェアードコンタクトを構成する下層コンタクト（ソース／ドレイン領域と接続するコンタクト））形成領域に開口部１２２ａ、１２２ｂ、１２２ｃを有するレジストパターン１２２を形成する。ここで、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれに形成される下層コンタクトの径と対応する開口部１２２ａ、１２２ｂ、１２２ｃのそれぞれの幅は全て同じＤ１である。
【００５８】
次に、図３（ｂ）に示すように、レジストパターン１２２をマスクとして、第１の絶縁膜１０９に対して選択的に異方性ドライエッチングを行うことにより、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれにおいてエッチングストッパー膜１０８に達する下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃを形成した後、ドライエッチングを行うことにより、レジストパターン１２２、及び、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃ内に露出するエッチングストッパー膜１０８を除去する。これにより、シェアード部Ａにおいてソース／ドレイン領域１０６Ａに接続する下層コンタクトホール１１０Ａが形成され、非シェアード部Ｂにおいてソース／ドレイン領域１０６Ｂに接続する下層コンタクトホール１１０Ｂが形成され、非シェアード部Ｃにおいてソース／ドレイン領域１０６Ｃに接続する下層コンタクトホール１１０Ｃが形成される。
【００５９】
本実施形態では、シェアード部Ａ、非シェアード部Ｂ及び非シェアード部Ｃのそれぞれに設けられた下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃの深さ、直径（例えばホール底面の直径）及びアスペクト比は実質的に同じである。従って、シェアードコンタクトホールやゲート上コンタクトホール等のアスペクト比の異なる数種類のコンタクトホールを同時に形成する従来プロセスと比較して、加工制御をより容易に行うことができるので、加工寸法のばらつきを低減することができる。尚、シェアード部Ａにおけるゲート電極１０３Ａから下層コンタクトホール１１０Ａまでの距離と、非シェアード部Ｃにおけるゲート電極１０３Ｃから下層コンタクトホール１１０Ｃまでの距離とは同程度であり、非シェアード部Ｂにおけるゲート電極１０３Ｂから下層コンタクトホール１１０Ｂまでの距離は、シェアード部Ａ及び非シェアード部Ｃと比較して長い。
【００６０】
次に、図４（ａ）に示すように、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれの底部及び側壁を覆うように、例えばチタン膜及び窒化チタン膜の積層膜からなる下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃを形成する。その後、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれを、例えばタングステンからなる金属含有膜１１２Ａ、１１２Ｂ、１１２Ｃによって埋め込んだ後、例えばＣＭＰ法により、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれからはみ出た不要な金属含有膜１１２Ａ、１１２Ｂ、１１２Ｃ及び下層バリアメタル１１１Ａ、１１１Ｂ、１１１ｃを除去する。これによって、下層コンタクトホール１１０Ａには、下層バリアメタル１１１Ａ及び金属含有膜１１２Ａからなる下層コンタクト１１３Ａが形成され、下層コンタクトホール１１０Ｂには、下層バリアメタル１１１Ｂ及び金属含有膜１１２Ｂからなる下層コンタクト１１３Ｂが形成され、下層コンタクトホール１１０Ｃには、下層バリアメタル１１１Ｃ及び金属含有膜１１２Ｃからなる下層コンタクト１１３Ｃが形成される。
【００６１】
本実施形態では、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃを形成するためのＣＭＰ時に、例えばオーバー研磨を６０ｎｍ程度に設定することにより、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの上面と、研磨後の第１の絶縁膜１０９の上面と、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃ上のエッチングストッパー膜１０８の表面とが実質的に同じ高さになるように、第１の絶縁膜１０９を薄くする。但し、前述のＣＭＰ後に、研磨後の第１の絶縁膜１０９の上面（つまり下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの上面）と、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃ上のエッチングストッパー膜１０８の表面とが同じ高さになっていなくてもよい。言い換えると、前述のＣＭＰ後に、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃ上のエッチングストッパー膜１０８の上に第１の絶縁膜１０９が残存していてもよい。
【００６２】
また、前述のように、本実施形態では、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃの深さ及び直径（例えばホール底面の直径）を実質的に同じに設定しているため、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのアスペクト比も実質的に同じなる。従って、シェアードコンタクトホールやゲート上コンタクトホール等のアスペクト比の異なる数種類のコンタクトホールに同時に導電膜を埋め込む従来プロセスと比較して、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれにおける下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃの膜厚均一性及び金属含有膜１１２Ａ、１１２Ｂ、１１２Ｃの埋め込み性をより正確に制御することができるので、歩留まりを向上させることができる。例えば、シェアード部Ａのシェアードコンタクトホールの下部となる下層コンタクトホール１１０Ａの底部上の下層バリアメタル１１１Ａの厚さと、非シェアード部Ｂ、Ｃの非シェアードコンタクトホールの下部となる下層コンタクトホール１１０Ｂ、１１０Ｃの底部上の下層バリアメタル１１１Ｂ、１１１Ｃの厚さとを、成膜ばらつきの範囲内でほぼ同じにすることができる。
【００６３】
次に、図４（ｂ）に示すように、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの上、及び第１の絶縁膜１０９の上（エッチングストッパー膜１０８の表面が露出している場合にはエッチングストッパー膜１０８の上にも）に、例えば膜厚２００ｎｍ程度のシリコン酸化膜からなる第２の絶縁膜１１４を堆積する。その後、第２の絶縁膜１１４の上にレジストパターン１２３を形成する。レジストパターン１２３は、シェアード部Ａの上層コンタクト（下層コンタクト及びゲート電極の双方に接続するコンタクト）形成領域には開口部１２３ａを有し、非シェアード部Ｂのゲートコンタクト形成領域には開口部１２３ｂを有し、非シェアード部Ｂの上層コンタクト（下層コンタクトには接続し且つゲート電極には接続しないコンタクト）形成領域には開口部１２３ｃを有し、非シェアード部Ｃの上層コンタクト（下層コンタクトには接続し且つゲート電極には接続しないコンタクト）形成領域には開口部１２３ｄを有する。ここで、非シェアード部Ｂに形成されるゲートコンタクトの径と対応する開口部１２３ｂの幅、及び、非シェアード部Ｂ、Ｃのそれぞれに形成される下層コンタクトの径と対応する開口部１２３ｃ、１２３ｄの幅は全て同じＤ２（但しＤ２＝Ｄ１）である。
【００６４】
次に、図５（ａ）に示すように、レジストパターン１２３をマスクとして、第２の絶縁膜１１４に対して選択的に異方性ドライエッチングを行った後、レジストパターン１２３を除去する。これにより、シェアード部Ａにおいては、下層コンタクト１１３Ａ及びゲート電極１０３Ａ（正確にはゲート電極１０３Ａの表面部に形成された金属シリサイド層１０７Ａ）の双方に接続する上層コンタクトホール１１５Ａを形成する。また、非シェアード部Ｂにおいては、ゲート電極１０３Ｂ（正確にはゲート電極１０３Ｂの表面部に形成された金属シリサイド層１０７Ｂ）に接続するゲートコンタクトホール１１５Ｂ、及び下層コンタクト１１３Ｂと接続する上層コンタクトホール１１５Ｃを形成する。また、非シェアード部Ｃにおいては、下層コンタクト１１３Ｃと接続する上層コンタクトホール１１５Ｄを形成する。ここで、非シェアード部Ｃにおいては、ゲート電極１０３Ｂに接続するゲートコンタクトホールを形成しない。
【００６５】
尚、図５（ａ）に示す工程で、ゲート電極１０３Ａ、１０３Ｂの上部（正確には金属シリサイド層１０７Ａ、１０７Ｂ）、及び下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの上部が除去されてもよい。
【００６６】
また、図５（ａ）に示す工程で、上層コンタクトホール１１５Ａ、１１５Ｃ、１１５Ｄの底部において下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの頂部が突き出ていてもよい。
【００６７】
また、図５（ａ）に示す工程で形成されるホール群の種類（深さ及び直径（例えばホール底面の直径））については、シェアード部Ａのシェアードコンタクトホールの上部となる上層コンタクトホール１１５Ａを除いては同じである。言い換えると、非シェアード部Ｂ、Ｃの非シェアードコンタクトホールの下部となる上層コンタクトホール１１５Ｃ、１１５Ｄ、及び非シェアード部Ｂのゲートコンタクトホール１１５Ｂは、全て実質的に同じ深さ及び直径を持つ。従って、図５（ａ）に示す工程で形成されるホール群のアスペクト比は２種類だけとなるため、アスペクト比の異なる数種類のコンタクトホールを同時に形成する従来プロセスと比較して、加工制御をより容易に行うことができるので、加工寸法のばらつきを低減することができる。
【００６８】
次に、図５（ｂ）に示すように、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれの底部及び側壁を覆うように、例えばチタン膜及び窒化チタン膜の積層膜からなる上層バリアメタル１１６Ａ、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄを形成する。その後、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれを、例えばタングステンからなる金属含有膜１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄによって埋め込んだ後、例えばＣＭＰ法により、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれからはみ出た不要な金属含有膜１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄ及び上層バリアメタル１１６Ａ、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄを除去する。これにより、シェアード部Ａの上層コンタクトホール１１５Ａには、上層バリアメタル１１６Ａ及び金属含有膜１１７Ａからなり且つ下層コンタクト１１３Ａ及びゲート電極１０３Ａの双方に接続する上層コンタクト１１８Ａが形成され、その結果、下層コンタクト１１３Ａと上層コンタクト１１８Ａとからなるシェアードコンタクトが形成される。また、非シェアード部Ｂのゲートコンタクトホール１１５Ｂには、上層バリアメタル１１６Ｂ及び金属含有膜１１７Ｂからなり且つゲート電極１０３Ｂとは接続し且つ下層コンタクト１１３Ｂとは接続しないゲートコンタクト１１８Ｂが形成される。また、非シェアード部Ｂの上層コンタクトホール１１５Ｃには、上層バリアメタル１１６Ｃ及び金属含有膜１１７Ｃからなり且つ下層コンタクト１１３Ｂとは接続し且つゲート電極１０３Ｂとは接続しない上層コンタクト１１８Ｃが形成され、その結果、実質的に同じ直径を持つ下層コンタクト１１３Ｂと上層コンタクト１１８Ｃとからなるソース／ドレインコンタクトが形成される。また、非シェアード部Ｃの上層コンタクトホール１１５Ｄには、上層バリアメタル１１６Ｄ及び金属含有膜１１７Ｄからなり且つ下層コンタクト１１３Ｃとは接続し且つゲート電極１０３Ｃとは接続しない上層コンタクト１１８Ｄが形成され、その結果、実質的に同じ直径を持つ下層コンタクト１１３Ｃと上層コンタクト１１８Ｄとからなるソース／ドレインコンタクトが形成される。
【００６９】
前述のように、本実施形態では、図５（ａ）に示す工程で形成されるホール群のアスペクト比は２種類だけとなるため、シェアードコンタクトホールやゲート上コンタクトホール等のアスペクト比の異なる数種類のコンタクトホールに同時に導電膜を埋め込む従来プロセスと比較して、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれにおける上層バリアメタル１１６Ａ、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄの膜厚均一性及び金属含有膜１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄの埋め込み性をより正確に制御することができるので、歩留まりを向上させることができる。具体的には、上層バリアメタル１１６Ａ、１１６Ｃ、１１６Ｄの厚さと、下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃの厚さとを、成膜ばらつきの範囲内でほぼ同じにすることができる。
【００７０】
次に、図６に示すように、第２の絶縁膜１１４の上に、シェアード部Ａの上層コンタクト１１８Ａ（つまりシェアードコンタクト）、非シェアード部Ｂのゲートコンタクト１１８Ｂ及び上層コンタクト１１８Ｃ（つまりソース／ドレインコンタクト）、並びに非シェアード部Ｃの上層コンタクト１１８Ｄ（つまりソース／ドレインコンタクト）のそれぞれと接続する配線１１９を形成する。配線１１９は例えば金属材料からなる。
【００７１】
ここで、シェアード部Ａにおいては、下層コンタクト１１３Ａ及び上層コンタクト１１８Ａの積層構造からなるシェアードコンタクトによって、ゲート電極１０３Ａ及びソース／ドレイン領域１０６Ａのそれぞれと配線１１９とが電気的に接続される。また、非シェアード部Ｂにおいては、ゲートコンタクト１１８Ｂによって、ゲート電極１０３Ａと配線１１９とが電気的に接続されると共に、下層コンタクト１１３Ｂ及び上層コンタクト１１８Ｃの積層構造からなるソース／ドレインコンタクトによって、ソース／ドレイン領域１０６Ｂと配線１１９とが電気的に接続される。また、非シェアード部Ｃにおいては、下層コンタクト１１３Ｃ及び上層コンタクト１１８Ｄの積層構造からなるソース／ドレインコンタクトによって、ソース／ドレイン領域１０６Ｃと配線１１９とが電気的に接続される一方、ゲート電極１０３Ｃと配線１１９とは電気的に接続されない（言い換えると、配線１１９は、ゲート電極１０３Ｃの上方を通過するように形成されている）。
【００７２】
以上に説明した各工程によって、本実施形態のシェアードコンタクトを有する半導体装置の製造が完了する。
【００７３】
ところで、従来のシェアードコンタクトを有する半導体装置では、コンタクトホールエッチング時におけるオーバーエッチングやプロセスばらつきに起因して、ゲート電極側面上に形成されているサイドウォールスペーサが膜減りし、その結果、露出したエクステンション領域（浅い不純物領域）とコンタクトが接触して接合リーク電流が生じるという問題があった。
【００７４】
それに対して、本実施形態では、シェアードコンタクトを、ソース／ドレイン領域１０６Ａと接続し且つゲート電極１０３Ａとは接続しない下層コンタクト１１３Ａと、下層コンタクト１１３Ａ及びゲート電極１０３Ａの双方に接続する上層コンタクト１１８Ａとに分けて形成している。このため、ソース／ドレイン領域１０６Ａと接続する下層コンタクト１１３Ａを、ゲート電極１０３Ａから十分に離間させて形成できる。すなわち、下層コンタクト１１３Ａが形成される下層コンタクトホール１１０Ａの形成時におけるサイドウォールスペーサ１０４Ａの膜減りに対するマージンが増大するので、サイドウォールスペーサ１０４Ａ下側に位置する半導体基板１００（具体的にはエクステンション領域１０５Ａ）が露出する事態を回避できるので、接合リーク電流の発生に起因する歩留まりの低下を防止することができる。
【００７５】
また、例えば図９（ａ）〜（ｅ）に示す従来のシェアードコンタクト形成プロセスにおいては、図７に示すように、シェアードコンタクトホール１２の底部及び壁面を覆うバリアメタル２１を形成する際に、シェアードコンタクトホール１２内の段差に起因して、例えば、ゲート電極４上のバリアメタル２１の厚さと、ソース／ドレイン領域８上のバリアメタル２１の厚さとの間にバラツキが生じ、その結果、コンタクト不良が生じて歩留まりが低下してしまう。
【００７６】
それに対して、本実施形態では、前述のように、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのアスペクト比を実質的に同じにできるため、アスペクト比の異なる数種類のコンタクトホールに同時に導電膜を埋め込む従来プロセスと比較して、下層コンタクトホール１１０Ａ、１１０Ｂ、１１０Ｃのそれぞれにおける下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃの膜厚均一性及び金属含有膜１１２Ａ、１１２Ｂ、１１２Ｃの埋め込み性をより正確に制御することができる。同様に、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのアスペクト比を２種類だけにできるため、アスペクト比の異なる数種類のコンタクトホールに同時に導電膜を埋め込む従来プロセスと比較して、上層コンタクトホール１１５Ａ、ゲートコンタクトホール１１５Ｂ、上層コンタクトホール１１５Ｃ、１１５Ｄのそれぞれにおける上層バリアメタル１１６Ａ、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄの膜厚均一性及び金属含有膜１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄの埋め込み性をより正確に制御することができる。従って、コンタクト不良を防止して歩留まりを向上させることができる。
【００７７】
尚、本実施形態において、半導体基板１００の導電型は、ｐ型又はｎ型のいずれであってもよい。
【００７８】
また、本実施形態においては、ＳＲＡＭ（static random access memory ）に使用するシェアードコンタクトを例として説明したが、ソース／ドレイン領域及びゲート電極の双方に接続するシェアードコンタクトを有していれば、素子の種類は特に限定されない。
【００７９】
また、本実施形態においては、各コンタクトのバリアメタル材料として、チタン及び窒化チタン、各コンタクトの本体材料として、タングステンを用いたが、いずれの材料も特に限定されないことは言うまでもない。例えば、各コンタクトのバリアメタル材料として、タンタル及び窒化タンタル、各コンタクトの本体材料として、銅を用いてもよい。
【００８０】
また、本実施形態においては、各ゲート電極の材料としてポリシリコンを用いたが、各ゲート電極の材料が特に限定されないことは言うまでもない。例えば、各ゲート電極の材料として、シリコン化合物、タングステン、チタン又はアルミニウム等を用いてもよい。
【００８１】
また、本実施形態においては、下層コンタクトが形成される第１の絶縁膜１０９、及び上層コンタクトが形成される第２の絶縁膜１１４として、シリコン酸化膜を用いたが、各絶縁膜の材料が特に限定されないことは言うまでもない。例えば、絶縁膜１０９及び１１４の材料として、ＢＰＳＧやＰＳＧ等を用いてもよい。また、絶縁膜１０９及び１１４のそれぞれの材料として、同一の材料ではなく、異なる材料を用いてもよい。
【００８２】
また、本実施形態においては、エッチングストッパー膜１０８として、シリコン窒化膜を用いたが、これに代えて、シリコン炭化膜等を用いてもよい。
【００８３】
また、本実施形態においては、上層コンタクト１１８Ａの平面形状をトラック形状（図１（ｂ）参照）に設定したが、上層コンタクト１１８Ａの平面形状が特に限定されないことは言うまでもない。また、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの平面形状を円形状に設定したが、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの平面形状が特に限定されないことは言うまでもない。但し、下層バリアメタル１１１Ａ、１１１Ｂ、１１１Ｃの膜厚均一性等を向上させるためには、下層コンタクト１１３Ａ、１１３Ｂ、１１３Ｃの平面形状（例えば底面形状）は実質的に同じであることが好ましい。また、ゲートコンタクト１１８Ｂ、上層コンタクト１１８Ｃ、１１８Ｄの平面形状を円形状に設定したが、ゲートコンタクト１１８Ｂ、上層コンタクト１１８Ｃ、１１８Ｄの平面形状が特に限定されないことは言うまでもない。但し、バリアメタル１１６Ｂ、上層バリアメタル１１６Ｃ、１１６Ｄの膜厚均一性等を向上させるためには、ゲートコンタクト１１８Ｂ、上層コンタクト１１８Ｃ、１１８Ｄの平面形状（例えば底面形状）は実質的に同じであることが好ましい。
【００８４】
また、本実施形態においては、サイドウォールスペーサを有するゲート構造を備えた半導体装置を例として説明したが、これに代えて、例えば図８に示すように、サイドウォールスペーサが除去されているゲート構造（ディスポーザブルサイドウォール構造）を備えた半導体装置を対象とした場合も、本実施形態と同様の効果を得ることができる。図８は、第１の実施形態に係る半導体装置の製造方法の最終工程を示す断面図である図６と対応する図であり、図８において、図６に示す構成要素と同じ構成要素には同じ符号を付している。
【００８５】
図８に示すようなディスポーザブルサイドウォール構造は、図２（ｃ）に示すソース／ドレイン領域１０６Ａ、１０６Ｂ、１０６Ｃの形成工程及び金属シリサイド層１０７Ａ、１０７Ｂ、１０７Ｃの形成工程を実施した後、図３（ａ）に示すエッチングストッパー膜１０８の堆積工程を実施する前に、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの側面上のサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃを除去することによって得ることができる。すなわち、図８に示すディスポーザブルサイドウォール構造が、図６に示す第１の実施形態に係る半導体装置と異なっている点は、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの側面上にサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃが形成されていないことである。
【００８６】
尚、図８に示すディスポーザブルサイドウォール構造において、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの側面上にオフセットスペーサ（エクステンション領域の形成前にゲート電極側面上に形成されるスペーサ）が形成されていてもよい。
【００８７】
また、図８に示すディスポーザブルサイドウォール構造においては、ゲート電極１０３Ａ、１０３Ｂ、１０３Ｃの側面上にサイドウォールスペーサ１０４Ａ、１０４Ｂ、１０４Ｃが形成されていないため、半導体基板１００上において、ゲート電極１０３Ａと下層コンタクト１１３Ａとの間、ゲート電極１０３Ｂと下層コンタクト１１３Ｂとの間、及び、ゲート電極１０３Ｃと下層コンタクト１１３Ｃとの間にはそれぞれ第１の絶縁膜１０９の一部が存在している。
【産業上の利用可能性】
【００８８】
以上に説明したように、本発明は、シェアードコンタクトを備えた半導体装置及びその製造方法として有用である。
【符号の説明】
【００８９】
１００ 半導体基板
１０１ 素子分離領域
１０２、１０２Ａ、１０２Ｂ、１０２Ｃ ゲート絶縁膜
１０３、１０３Ａ、１０３Ｂ、１０３Ｃ ゲート電極
１０４、１０４Ａ、１０４Ｂ、１０４Ｃ サイドウォールスペーサ
１０５、１０５Ａ、１０５Ｂ、１０５Ｃ エクステンション領域
１０６、１０６Ａ、１０６Ｂ、１０６Ｃ ソース／ドレイン領域
１０７、１０７Ａ、１０７Ｂ、１０７Ｃ 金属シリサイド層
１０８ エッチングストッパー膜
１０９ 第１の絶縁膜
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ 下層コンタクトホール
１１１、１１１Ａ、１１１Ｂ、１１１Ｃ 下層バリアメタル
１１２、１１２Ａ、１１２Ｂ、１１２Ｃ 金属含有膜
１１３、１１３Ａ、１１３Ｂ、１１３Ｃ 下層コンタクト
１１４ 第２の絶縁膜
１１５、１１５Ａ、１１５Ｃ、１１５Ｄ 上層コンタクトホール
１１５Ｂ ゲートコンタクトホール
１１６、１１６Ａ、１１６Ｃ、１１６Ｄ 上層バリアメタル
１１６Ｂ バリアメタル
１１７、１１７Ａ、１１７Ｂ、１１７Ｃ、１１７Ｄ 金属含有膜
１１８、１１８Ａ、１１８Ｃ、１１８Ｄ 上層コンタクト
１１８Ｂ ゲートコンタクト
１１９ 配線
１２１ サイドウォール用絶縁膜
１２２ レジストパターン
１２２ａ、１２２ｂ、１２２ｃ 開口部
１２３ レジストパターン
１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ 開口部
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された側壁絶縁膜と、
前記半導体基板における前記第１のゲート電極の両側に前記第１のゲート電極から離間して形成された第１のソース／ドレイン領域と、
前記第１のゲート電極及び前記第１のソース／ドレイン領域を覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成されており且つ前記第１のゲート電極及び前記第１のソース／ドレイン領域の双方に接続するシェアードコンタクトとを備え、
前記シェアードコンタクトは、前記第１のソース／ドレイン領域とは接続し且つ前記第１のゲート電極とは接続しない第１の下層コンタクトと、前記第１の下層コンタクト及び前記第１のゲート電極の双方に接続する第１の上層コンタクトとを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の上層コンタクトの底部及び側部には上層バリアメタルが設けられており、
前記第１の下層コンタクトの上面は上層バリアメタルと接することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の下層コンタクトの底部及び側部には下層バリアメタルが設けられており、
前記上層バリアメタルの厚さと前記下層バリアメタルの厚さとは実質的に同じであることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記半導体基板上に形成された第２のゲート電極と、
前記半導体基板における前記第２のゲート電極の両側に形成された第２のソース／ドレイン領域と、
前記層間絶縁膜中に形成されていると共に前記第２のソース／ドレイン領域とは接続し且つ前記第２のゲート電極とは接続しないソース／ドレインコンタクトとをさらに備え、
前記ソース／ドレインコンタクトは、前記第２のソース／ドレイン領域と接続する第２の下層コンタクトと、前記第２の下層コンタクトと接続する第２の上層コンタクトとを有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１の下層コンタクトの底面の形状と前記第２の下層コンタクトの底面の形状とは実質的に同じであることを特徴とする半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置において、
前記層間絶縁膜中に形成されていると共に前記第２のゲート電極とは接続し且つ前記第２のソース／ドレイン領域とは接続しないゲートコンタクトをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２の上層コンタクトの底面の形状と前記ゲートコンタクトの底面の形状とは実質的に同じであることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記半導体基板における前記側壁絶縁膜の下側に前記第１のソース／ドレイン領域よりも浅く形成されており且つ前記第１のソース／ドレイン領域と接続するエクステンション領域をさらに備え、
前記第１の下層コンタクトは、前記エクステンション領域から離間して形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第１のソース／ドレイン領域のそれぞれの表面部に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間にエッチングストッパー膜が形成されていることを特徴とする半導体装置。
【請求項１１】
半導体基板上に形成された第１のゲート電極と、
前記半導体基板における前記第１のゲート電極の両側に前記第１のゲート電極から離間して形成された第１のソース／ドレイン領域と、
前記第１のゲート電極及び前記第１のソース／ドレイン領域を覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成されており且つ前記第１のゲート電極及び前記第１のソース／ドレイン領域の双方に接続するシェアードコンタクトとを備え、
前記第１のゲート電極の側面上には側壁絶縁膜は形成されておらず、
前記シェアードコンタクトは、前記第１のソース／ドレイン領域とは接続し且つ前記第１のゲート電極とは接続しない第１の下層コンタクトと、前記第１の下層コンタクト及び前記第１のゲート電極の双方に接続する第１の上層コンタクトとを有することを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１の上層コンタクトの底部及び側部には上層バリアメタルが設けられており、
前記第１の下層コンタクトの上面は上層バリアメタルと接することを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第１の下層コンタクトの底部及び側部には下層バリアメタルが設けられており、
前記上層バリアメタルの厚さと前記下層バリアメタルの厚さとは実質的に同じであることを特徴とする半導体装置。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記半導体基板上に形成された第２のゲート電極と、
前記半導体基板における前記第２のゲート電極の両側に形成された第２のソース／ドレイン領域と、
前記層間絶縁膜中に形成されていると共に前記第２のソース／ドレイン領域とは接続し且つ前記第２のゲート電極とは接続しないソース／ドレインコンタクトとをさらに備え、
前記ソース／ドレインコンタクトは、前記第２のソース／ドレイン領域と接続する第２の下層コンタクトと、前記第２の下層コンタクトと接続する第２の上層コンタクトとを有することを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第１の下層コンタクトの底面の形状と前記第２の下層コンタクトの底面の形状とは実質的に同じであることを特徴とする半導体装置。
【請求項１６】
請求項１４又は１５に記載の半導体装置において、
前記層間絶縁膜中に形成されていると共に前記第２のゲート電極とは接続し且つ前記第２のソース／ドレイン領域とは接続しないゲートコンタクトをさらに備えていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第２の上層コンタクトの底面の形状と前記ゲートコンタクトの底面の形状とは実質的に同じであることを特徴とする半導体装置。
【請求項１８】
請求項１１〜１７のいずれか１項に記載の半導体装置において、
前記半導体基板における前記第１のゲート電極に隣接する領域に前記第１のソース／ドレイン領域よりも浅く形成されており且つ前記第１のソース／ドレイン領域と接続するエクステンション領域をさらに備え、
前記第１の下層コンタクトは、前記エクステンション領域から離間して形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１１〜１８のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第１のソース／ドレイン領域のそれぞれの表面部に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１１〜１９のいずれか１項に記載の半導体装置において、
前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間にエッチングストッパー膜が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１１〜２０のいずれか１項に記載の半導体装置において、
前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間に前記層間絶縁膜の一部分が形成されていることを特徴とする半導体装置。
【請求項２２】
半導体基板上に第１のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極をマスクとして、前記半導体基板に不純物を導入することにより、エクステンション領域を形成する工程（ｂ）と、
前記第１のゲート電極の側面上に側壁絶縁膜を形成する工程（ｃ）と、
前記第１のゲート電極及び前記側壁絶縁膜をマスクとして、前記半導体基板に不純物を導入することにより、第１のソース／ドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１のゲート電極の上を含む前記半導体基板の上に、エッチングストッパー膜及び第１の絶縁膜を順次堆積する工程（ｅ）と、
前記第１の絶縁膜及び前記エッチングストッパー膜をエッチングすることにより、前記第１のソース／ドレイン領域に接続する第１の下層コンタクトホールを形成する工程（ｆ）と、
前記第１の下層コンタクトホールに、底部及び側部に下層バリアメタルを有する第１の下層コンタクトを形成する工程（ｇ）と、
前記第１の下層コンタクトの上及び前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｈ）と、
前記第２の絶縁膜をエッチングすることにより、前記第１の下層コンタクト及び前記第１のゲート電極のそれぞれと接続する第１の上層コンタクトホールを形成する工程（ｉ）と、
前記第１の上層コンタクトホールに、底部及び側部に上層バリアメタルを有する第１の上層コンタクトを形成する工程（ｊ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｅ）との間に、前記側壁絶縁膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２又は２３に記載の半導体装置の製造方法において、
前記半導体基板上に第２のゲート電極を形成する工程（ｋ）と、
前記半導体基板における前記第２のゲート電極の両側に第２のソース／ドレイン領域を形成する工程（ｌ）とをさらに備え、
前記工程（ｆ）は、前記第１の絶縁膜及び前記エッチングストッパー膜をエッチングすることにより、前記第２のソース／ドレイン領域に接続する第２の下層コンタクトホールを形成する工程を含み、
前記工程（ｇ）は、前記第２の下層コンタクトホールに第２の下層コンタクトを形成する工程を含み、
前記工程（ｉ）は、前記第２の絶縁膜をエッチングすることにより、前記第２の下層コンタクトとは接続し且つ前記第２のゲート電極とは接続しない第２の上層コンタクトホールを形成する工程を含み、
前記工程（ｊ）は、前記第２の上層コンタクトホールに第２の上層コンタクトを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記工程（ｉ）は、前記第２の絶縁膜をエッチングすることにより、前記第２のゲート電極とは接続し且つ前記第２の下層コンタクトとは接続しないゲートコンタクトホールを形成する工程を含み、
前記工程（ｊ）は、前記ゲートコンタクトホールにゲートコンタクトを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された側壁絶縁膜と、
前記半導体基板における前記第１のゲート電極の両側に前記第１のゲート電極から離間して形成された第１のソース／ドレイン領域と、
前記第１のゲート電極及び前記第１のソース／ドレイン領域を覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成されており且つ前記第１のゲート電極及び前記第１のソース／ドレイン領域の双方に接続するシェアードコンタクトとを備え、
前記シェアードコンタクトは、前記第１のソース／ドレイン領域とは接続し且つ前記第１のゲート電極とは接続しない第１の下層コンタクトと、前記第１の下層コンタクト及び前記第１のゲート電極の双方に接続する第１の上層コンタクトとを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の上層コンタクトの底部及び側部には上層バリアメタルが設けられており、
前記第１の下層コンタクトの上面は上層バリアメタルと接することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の下層コンタクトの底部及び側部には下層バリアメタルが設けられており、
前記上層バリアメタルの厚さと前記下層バリアメタルの厚さとは実質的に同じであることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記半導体基板上に形成された第２のゲート電極と、
前記半導体基板における前記第２のゲート電極の両側に形成された第２のソース／ドレイン領域と、
前記層間絶縁膜中に形成されていると共に前記第２のソース／ドレイン領域とは接続し且つ前記第２のゲート電極とは接続しないソース／ドレインコンタクトとをさらに備え、
前記ソース／ドレインコンタクトは、前記第２のソース／ドレイン領域と接続する第２の下層コンタクトと、前記第２の下層コンタクトと接続する第２の上層コンタクトとを有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１の下層コンタクトの底面の形状と前記第２の下層コンタクトの底面の形状とは実質的に同じであることを特徴とする半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置において、
前記層間絶縁膜中に形成されていると共に前記第２のゲート電極とは接続し且つ前記第２のソース／ドレイン領域とは接続しないゲートコンタクトをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２の上層コンタクトの底面の形状と前記ゲートコンタクトの底面の形状とは実質的に同じであることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記半導体基板における前記側壁絶縁膜の下側に前記第１のソース／ドレイン領域よりも浅く形成されており且つ前記第１のソース／ドレイン領域と接続するエクステンション領域をさらに備え、
前記第１の下層コンタクトは、前記エクステンション領域から離間して形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第１のソース／ドレイン領域のそれぞれの表面部に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間にエッチングストッパー膜が形成されていることを特徴とする半導体装置。
【請求項１１】
半導体基板上に形成された第１のゲート電極と、
前記半導体基板における前記第１のゲート電極の両側に前記第１のゲート電極から離間して形成された第１のソース／ドレイン領域と、
前記第１のゲート電極及び前記第１のソース／ドレイン領域を覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成されており且つ前記第１のゲート電極及び前記第１のソース／ドレイン領域の双方に接続するシェアードコンタクトとを備え、
前記第１のゲート電極の側面上には側壁絶縁膜は形成されておらず、
前記シェアードコンタクトは、前記第１のソース／ドレイン領域とは接続し且つ前記第１のゲート電極とは接続しない第１の下層コンタクトと、前記第１の下層コンタクト及び前記第１のゲート電極の双方に接続する第１の上層コンタクトとを有することを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１の上層コンタクトの底部及び側部には上層バリアメタルが設けられており、
前記第１の下層コンタクトの上面は上層バリアメタルと接することを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第１の下層コンタクトの底部及び側部には下層バリアメタルが設けられており、
前記上層バリアメタルの厚さと前記下層バリアメタルの厚さとは実質的に同じであることを特徴とする半導体装置。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記半導体基板上に形成された第２のゲート電極と、
前記半導体基板における前記第２のゲート電極の両側に形成された第２のソース／ドレイン領域と、
前記層間絶縁膜中に形成されていると共に前記第２のソース／ドレイン領域とは接続し且つ前記第２のゲート電極とは接続しないソース／ドレインコンタクトとをさらに備え、
前記ソース／ドレインコンタクトは、前記第２のソース／ドレイン領域と接続する第２の下層コンタクトと、前記第２の下層コンタクトと接続する第２の上層コンタクトとを有することを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第１の下層コンタクトの底面の形状と前記第２の下層コンタクトの底面の形状とは実質的に同じであることを特徴とする半導体装置。
【請求項１６】
請求項１４又は１５に記載の半導体装置において、
前記層間絶縁膜中に形成されていると共に前記第２のゲート電極とは接続し且つ前記第２のソース／ドレイン領域とは接続しないゲートコンタクトをさらに備えていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第２の上層コンタクトの底面の形状と前記ゲートコンタクトの底面の形状とは実質的に同じであることを特徴とする半導体装置。
【請求項１８】
請求項１１〜１７のいずれか１項に記載の半導体装置において、
前記半導体基板における前記第１のゲート電極に隣接する領域に前記第１のソース／ドレイン領域よりも浅く形成されており且つ前記第１のソース／ドレイン領域と接続するエクステンション領域をさらに備え、
前記第１の下層コンタクトは、前記エクステンション領域から離間して形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１１〜１８のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第１のソース／ドレイン領域のそれぞれの表面部に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１１〜１９のいずれか１項に記載の半導体装置において、
前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間にエッチングストッパー膜が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１１〜２０のいずれか１項に記載の半導体装置において、
前記半導体基板上における前記第１のゲート電極と前記第１の下層コンタクトとの間に前記層間絶縁膜の一部分が形成されていることを特徴とする半導体装置。
【請求項２２】
半導体基板上に第１のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極をマスクとして、前記半導体基板に不純物を導入することにより、エクステンション領域を形成する工程（ｂ）と、
前記第１のゲート電極の側面上に側壁絶縁膜を形成する工程（ｃ）と、
前記第１のゲート電極及び前記側壁絶縁膜をマスクとして、前記半導体基板に不純物を導入することにより、第１のソース／ドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１のゲート電極の上を含む前記半導体基板の上に、エッチングストッパー膜及び第１の絶縁膜を順次堆積する工程（ｅ）と、
前記第１の絶縁膜及び前記エッチングストッパー膜をエッチングすることにより、前記第１のソース／ドレイン領域に接続する第１の下層コンタクトホールを形成する工程（ｆ）と、
前記第１の下層コンタクトホールに、底部及び側部に下層バリアメタルを有する第１の下層コンタクトを形成する工程（ｇ）と、
前記第１の下層コンタクトの上及び前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｈ）と、
前記第２の絶縁膜をエッチングすることにより、前記第１の下層コンタクト及び前記第１のゲート電極のそれぞれと接続する第１の上層コンタクトホールを形成する工程（ｉ）と、
前記第１の上層コンタクトホールに、底部及び側部に上層バリアメタルを有する第１の上層コンタクトを形成する工程（ｊ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｅ）との間に、前記側壁絶縁膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２又は２３に記載の半導体装置の製造方法において、
前記半導体基板上に第２のゲート電極を形成する工程（ｋ）と、
前記半導体基板における前記第２のゲート電極の両側に第２のソース／ドレイン領域を形成する工程（ｌ）とをさらに備え、
前記工程（ｆ）は、前記第１の絶縁膜及び前記エッチングストッパー膜をエッチングすることにより、前記第２のソース／ドレイン領域に接続する第２の下層コンタクトホールを形成する工程を含み、
前記工程（ｇ）は、前記第２の下層コンタクトホールに第２の下層コンタクトを形成する工程を含み、
前記工程（ｉ）は、前記第２の絶縁膜をエッチングすることにより、前記第２の下層コンタクトとは接続し且つ前記第２のゲート電極とは接続しない第２の上層コンタクトホールを形成する工程を含み、
前記工程（ｊ）は、前記第２の上層コンタクトホールに第２の上層コンタクトを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記工程（ｉ）は、前記第２の絶縁膜をエッチングすることにより、前記第２のゲート電極とは接続し且つ前記第２の下層コンタクトとは接続しないゲートコンタクトホールを形成する工程を含み、
前記工程（ｊ）は、前記ゲートコンタクトホールにゲートコンタクトを形成する工程を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１９２７４４（Ｐ２０１１−１９２７４４Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５６３１２（Ｐ２０１０−５６３１２）
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]