【課題】溝側面に側壁膜を形成する際に、側壁膜表面にエッチングダメージを受けることなく、側壁膜上面の溝開口部からの深さのばらつきを抑制して形成可能な方法を提供する。
【解決手段】半導体基板主表面に形成された溝の側壁に第１の層を形成する工程、溝を保護膜で埋設する工程、保護膜の表面の高さが溝の開口部よりも低い位置になるようにドライエッチング法でエッチバックし、該エッチバックにより露出した第１の層をエッチング除去する工程、とを含む半導体装置の製造方法。 （もっと読む）

【課題】本発明によれば、動作電圧が低く、かつ光取り出し効率が高い窒化物半導体発光素子を提供することができる。
【解決手段】本発明の窒化物半導体発光素子は、ｎ型窒化物半導体層、Ａｌ_xqＩｎ_yqＧａ_1-xq-yqＮ井戸層を備えた発光層、ｐ型窒化物半導体層をこの順に備えた窒化物半導体発光素子であって、ｐ型窒化物半導体層と接するｐ側窒化物コンタクト層と、ｐ側窒化物コンタクト層と接する透光性電極層とを有し、ｐ側窒化物コンタクト層は、Ａｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）からなり、透光性電極層は、ニオブ、タンタル、モリブデン、ヒ素、アンチモン、アルミニウム、またはタングステンからなる群より選択される元素のうち一種以上がドープされた二酸化チタンからなることを特徴とする。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳそれぞれに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板の主面に素子分離領域によって、絶縁分離されたＰ型及びＮ型領域を形成する工程と、前記第Ｐ型及びＮ型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、前記Ｐ型領域上の前記第一の絶縁膜上にランタン酸化膜を形成する工程と、前記Ｐ型領域上の前記ランタン酸化膜及び前記Ｎ型領域上の前記第一の絶縁膜上にハフニウム或いはジルコニウムを含む第二の絶縁膜を形成する工程と、前記第二の絶縁膜上にＴｉ_ｘＮ_ｙとするとｘ／ｙ＜１を満たすチタンナイトライド膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】金属ゲートトランジスタ、集積回路、システム、およびその製造方法を提供する。
【解決手段】半導体デバイスであって、第１MOS構造は、基板上に配置された第１ゲート誘電体、前記第１ゲート誘電体上に配置された第１仕事関数金属層、および前記第１仕事関数金属層上に配置された第１ケイ化物を含み、且つ第２MOS構造は、前記基板上に配置された第２ゲート誘電体、前記第２ゲート誘電体上に配置された第２仕事関数金属層、および前記第２仕事関数金属層上に配置された第２ケイ化物を含む半導体デバイス。 （もっと読む）

【課題】欠陥を内在する炭化珪素半導体を用いても、大面積半導体装置の高歩留りを安定して実現可能な半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体基板上に炭化珪素半導体層をエピタキシャル成長する工程と、炭化珪素半導体層表面を研磨する工程と、研磨する工程の後に、炭化珪素半導体層に不純物をイオン注入する工程と、不純物を活性化するための熱処理をする工程と、熱処理をする工程の後に、炭化珪素半導体層表面に第１の熱酸化膜を形成する工程と、第１の熱酸化膜を化学的に除去する工程と、炭化珪素半導体層上に電極層を形成する工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】半導体装置の開口率を向上させる。
【解決手段】同一基板上に第１の薄膜トランジスタを有する駆動回路及び第２の薄膜トランジスタを有する画素を有し、前記第１の薄膜トランジスタは、第１のゲート電極層と、ゲート絶縁層と、第１の酸化物半導体層と、第１の酸化物導電層及び第２の酸化物導電層と、前記第１の酸化物半導体層の一部に接し、且つ前記第１の酸化物導電層及び前記第２の酸化物導電層の周縁及び側面に接する酸化物絶縁層と、第１のソース電極層と、第１のドレイン電極層と、を有し、前記第２の薄膜トランジスタは、第２のゲート電極層と、第２の酸化物半導体層と、透光性を有する材料により構成された第２のソース電極層及び第２のドレイン電極層と、を有する。 （もっと読む）

【課題】画素部の開口率を高くしながら、駆動回路部の特性を向上させた半導体装置を提供することを課題とする。または、消費電力の低い半導体装置を提供することを課題とする。または、しきい値電圧を制御できる半導体装置を提供することを課題とする。
【解決手段】絶縁面を有する基板と、基板上に設けられた画素部と、画素部を駆動する駆動回路の少なくとも一部を有し、画素部を構成するトランジスタおよび駆動回路を構成するトランジスタは、トップゲートボトムコンタクト型のトランジスタであって、画素部においては、電極および半導体層が透光性を有し、駆動回路における電極は、画素部のトランジスタが有するいずれの電極よりも低抵抗である半導体装置である。 （もっと読む）

【課題】第１導電型の第１の多結晶シリコン膜と第２導電型の第２の多結晶シリコン膜とを同時にエッチング加工する際の加工精度を向上するための製造方法の提供。
【解決手段】第１導電型の不純物を含む第１の多結晶シリコン膜１０３−１と、第２導電型の不純物を含む第２の多結晶シリコン膜１０３−２とを形成し、前記第１の多結晶シリコン膜をエッチングし、第１のパターンを形成するとともに、前記第２の多結晶シリコン膜をエッチングし、第２のパターンを形成するパターニング工程とを備える。パターニング工程は、第１のパターン及び第２のパターンのそれぞれの側面を露出させるようにエッチングを行う第１のエッチング工程と、露出した側面を酸化して側面に酸化膜を形成する酸化工程と、側面が酸化膜で保護された状態でエッチングを行い、第１の多結晶シリコン膜及び第２の多結晶シリコン膜のパターニングを完了させる第２のエッチング工程とを含む。 （もっと読む）

【課題】半導体装置の製造コストを低減することを課題の一とする。半導体装置の開口率を向上することを課題の一とする。半導体装置の表示部を高精細化することを課題の一とする。高速駆動が可能な半導体装置を提供することを課題の一とする。
【解決手段】同一基板上に駆動回路部と表示部とを有し、当該駆動回路部は、ソース電極及びドレイン電極が金属によって構成され、且つチャネル層が酸化物半導体によって構成された駆動回路用ＴＦＴと、金属によって構成された駆動回路用配線とを有すればよい。また、当該表示部はソース電極及びドレイン電極が酸化物導電体によって構成され、且つ半導体層が酸化物半導体によって構成された画素用ＴＦＴと、酸化物導電体によって構成された表示部用配線とを有すればよい。 （もっと読む）

【課題】 酸化物半導体においてはイオン注入法による拡散層形成が難しいため、バルクシリコンＭＯＳトランジスタや多結晶シリコンＴＦＴのようなイオン注入法を用いた自己整合プロセスを組むことができない。本願では、リフトオフを用いる場合のような不都合の生じない自己整合プロセスを酸化物半導体において実現することを課題とする。
【解決手段】 裏面露光により製造される薄膜トランジスタ（ＴＦＴ）において、チャネル層として酸化物半導体を用い、基板上の電極をマスクとして、基板の裏面側から導電膜上のネガレジストを露光し、ネガレジストの露光部分を残し前記ネガレジストを除去し、露光部分をエッチングマスクとする導電膜のエッチングにより、電極を加工する。 （もっと読む）

【課題】ソース／ドレイン領域のＰＮ接合部とコンタクト間のリーク電流を抑制する。
【解決手段】半導体基板（１）と、半導体基板（１）に形成されたＳＴＩ（Shallow Trench Isolation）構造（２）と、半導体基板（１）に形成され、ＳＴＩ構造（２）に隣接する拡散領域（１２）と、層間絶縁膜（１５）を貫通して拡散領域（１２）とＳＴＩ構造（２）とに到達する接続コンタクト（２０）と、拡散領域（１２）の側面と拡散領域（１２）の下の半導体基板（１）の側面に形成され、接続コンタクト（２０）と拡散領域（１２）の側面とを電気的に絶縁し、かつ、接続コンタクト（２０）と半導体基板（１）の側面とを電気的に絶縁する酸化膜（１９）とを具備する半導体装置を構成する。その半導体装置では、ＳＴＩ素子分離とソース／ドレイン領域のＰＮ接合部分の間のみに選択的に絶縁膜（酸化膜）を形成している。 （もっと読む）

【課題】半導体装置の製造過程において生じるウエハ外周部分からのパーティクルの発生を防止し、十分な歩留りを実現する。
【解決手段】ウエハにゲート電極となる導電膜４、５を形成する第一工程と、導電膜４、５の中の、ウエハの外周部分に形成された導電膜４、５の上に選択的に保護膜７を形成する第二工程と、導電膜４、５の上に第一レジストパターンを形成し、前記第一レジストパターンをマスクとして導電膜４、５をエッチングすることにより、ゲート電極を形成する第三工程と、前記ゲート電極を覆う層間絶縁膜を形成する第四工程と、前記層間絶縁膜の上に第二レジストパターンを形成し、前記第二レジストパターンをマスクとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する第五工程と、を有する半導体装置の製造方法を提供する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 （もっと読む）

【課題】 厚さが異なるゲート電極を含む、互いにチャネルタイプの異なるＭＩＳＦＥＴの対を形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置を提供すること。
【解決手段】 半導体装置は、第１の主面を有する半導体領域を含む第１の領域Ｐと、第２の主面を有する半導体領域を含む第２の領域Ｎとを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板１００と、第１の領域Ｐ内に設けられ、第１のゲート電極１０８，１０９を含む第１導電型ＭＩＳＦＥＴと、第２の領域Ｎ内に設けられ、第２のゲート電極１０９を含む第２導電型ＭＩＳＦＥＴであって、第２のゲート電極１０９の上面と第１のゲート電極１０８，１０９の上面とが同じ高さになるように、第２のゲート電極１０９の厚さは第１のゲート電極１０８，１０９の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴとを具備してなることを特徴とする。 （もっと読む）

【課題】半導体装置の開口率を向上することを課題の一とする。
【解決手段】同一基板上に第１の薄膜トランジスタを有する画素部と第２の薄膜トランジスタを有する駆動回路を有し、画素部の薄膜トランジスタは、ゲート電極層、ゲート絶縁層、膜厚の薄い領域を周縁に有する酸化物半導体層、酸化物半導体層の一部と接する酸化物絶縁層、ソース電極層及びドレイン電極層、及び画素電極層とを有し、第１の薄膜トランジスタのゲート電極層、ゲート絶縁層、酸化物半導体層、ソース電極層、ドレイン電極層、酸化物絶縁層、及び画素電極層は透光性を有し、駆動回路部の薄膜トランジスタのソース電極層及びドレイン電極層は、保護絶縁層で覆われ、画素部のソース電極層及びドレイン電極層よりも低抵抗の導電材料である半導体装置を提供する。 （もっと読む）

【課題】ヒロックに対して４００℃程度の耐熱性を有するＮｄ添加量２ａｔ％のＡｌＮｄ層を塩素系ガスでプラズマエッチングする場合、フェンスと呼ばれる反応生成物が堆積した領域が生じる。フェンスの存在により、ＡｌＮｄ層をゲート電極としてＴＦＴを形成した場合、ゲート電極脇に電気的に不安定な領域ができることから、ＴＦＴの電気的特性が不安定になる場合があるという課題がある。
【解決手段】ＡｌＮｄ層２０３を層厚０．４５μｍ以上０．８μｍ以下、Ｎｄの含有量を０．５ａｔ％以上１．０ａｔ％以下に形成した。この条件範囲であれば、塩素ガスを主としたプラズマエッチングを行ってもフェンスの発生が抑えられる。また、基板温度を５００℃まで上げられることから、層間絶縁層２１１として信頼性が高い酸化シリコン層をＡｌＮｄ層２０３にヒロックを発生させることなく形成することができ、信頼性が高いＴＦＴ２２０を提供することが可能となる。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＧｅ：０．３〜１．２原子％、Ｎｉ：０．１〜１．０原子％未満、Ｌａおよび／またはＮｄ：０．１原子％〜１．０ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）

【課題】画素ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現し、信頼性と生産性を向上させる技術を提供することを課題とする。
【解決手段】画素領域に形成する画素ＴＦＴをチャネルエッチ型の逆スタガ型ＴＦＴで基板上に形成し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行う。また、ソース配線を画素電極と同じ材料である導電膜で覆い、基板全体を外部の静電気等から保護する構造とする。このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＧｅ：０．３原子％〜１．２原子％、Ｃｏ：０．０５原子％〜２．０原子％、Ｌａおよび／またはＮｄ：０．１原子％〜０．５ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）