半導体装置
【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層と、を含む半導体装置である。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層と、を含む半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野は、半導体装置に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子及び装置全般を指すものである。
【背景技術】
【０００２】
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられている。
【０００３】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば、特許文献１乃至特許文献４、非特許文献１等参照）。
【０００４】
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特許文献４等参照）。
【０００５】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献５、非特許文献５及び非特許文献６等参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【非特許文献】
【０００７】
【非特許文献１】Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２
【非特許文献２】Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５
【非特許文献３】Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
【非特許文献５】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２
【非特許文献６】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、などを達成するためには、トランジスタの微細化は必須である。
【０００９】
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、ソース電極及びドレイン電極と、チャネル形成領域とは電気的に接続されるが、微細化に伴う被覆性の低下などに起因して、断線や接続不良などが生じうる。
【００１０】
また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレイン電極の電界の効果がソース電極にまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、室温においてシリコンを用いたトランジスタと比較してオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためと考えられる。このようなキャリア密度が小さい材料を用いたトランジスタでは、しきい値電圧の低下などの短チャネル効果が現れやすい傾向にある。
【００１１】
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【課題を解決するための手段】
【００１２】
開示する発明の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層と、を含む半導体装置である。
【００１３】
上記の半導体装置において、第１の導電層及び第２の導電層はテーパー形状であるのが好ましい。
【００１４】
また、上記の半導体装置において、第２の導電層の領域の上にサイドウォール絶縁層を有するのが好ましい。
【００１５】
また、開示する発明の別の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層よりも高抵抗である第２の導電層と、を含み、第２の導電層において、酸化物半導体層と接する半導体装置である。
【００１６】
また、開示する発明の別の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層よりも高抵抗である第２の導電層と、を含み、第２の導電層及び第１の導電層において、酸化物半導体層と接する半導体装置である。
【００１７】
また、上記の半導体装置において、第２の導電層は、金属の窒化物であるのが好ましい。
【００１８】
また、上記の半導体装置において、第２の導電層の膜厚は５ｎｍ乃至１５ｎｍであるのが好ましい。
【００１９】
また、開示する発明の別の一態様は、チャネル形成領域を含む酸化物半導体層と、チャネル形成領域と接するソース電極及びドレイン電極と、チャネル形成領域と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極において、酸化物半導体層のチャネル形成領域と接する領域は、その他の領域よりも高抵抗である半導体装置である。
【００２０】
また、上記の半導体装置において、ソース電極またはドレイン電極は、その端部において酸化物半導体層と接し、かつ、ソース電極またはドレイン電極と、酸化物半導体層との間に絶縁層を有するのが好ましい。
【００２１】
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
【００２２】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
【００２３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合をなどをも含む。
【００２４】
また、「ソース電極」や「ドレイン電極」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース電極」や「ドレイン電極」の用語は、入れ替えて用いることができるものとする。
【００２５】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２６】
開示する発明の一態様によって、以下のいずれか、または双方の効果を得ることが可能である。
【００２７】
第一に、ソース電極及びドレイン電極を第１の導電層と第２の導電層の積層構造として、第２の導電層に、第１の導電層の端部よりチャネル長方向に伸長した領域を設けることで、ソース電極及びドレイン電極上に半導体層を形成する際の被覆性が向上する。このため、接続不良などの発生が抑制される。
【００２８】
第二に、ソース電極またはドレイン電極において、チャネル形成領域と接する領域の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和することができる。このため、しきい値電圧低下などの短チャネル効果を抑制することができる。
【００２９】
このような効果により、微細化に伴う問題点が解消されることになるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなり、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【００３０】
このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の断面図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の回路図の例。
【図７】半導体装置の回路図の例。
【図８】半導体装置の回路図の例。
【図９】電子機器の例。
【図１０】計算に用いたトランジスタのモデルを示す断面図。
【図１１】チャネル長Ｌ（ｎｍ）としきい値電圧のシフト量ΔＶｔｈ（Ｖ）との関係を示す図。
【図１２】チャネル長Ｌ（ｎｍ）としきい値電圧のシフト量ΔＶｔｈ（Ｖ）との関係を示す図。
【図１３】チャネル長Ｌ（ｎｍ）としきい値電圧のシフト量ΔＶｔｈ（Ｖ）との関係を示す図。
【発明を実施するための形態】
【００３２】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３４】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製工程の例について、図１乃至図３を参照して説明する。
【００３６】
〈半導体装置の構成例〉
図１（Ａ）乃至図１（Ｄ）に、半導体装置の例として、トランジスタの断面構造を示す。図１（Ａ）乃至図１（Ｄ）では、開示する発明の一態様に係るトランジスタとして、トップゲート型のトランジスタを示している。
【００３７】
図１（Ａ）に示すトランジスタ１６０は、基板１００上に、第１の導電層１４２ａ及び第２の導電層１４５ａが順に積層されたソース電極と、第１の導電層１４２ｂ及び第２の導電層１４５ｂが順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層１４３ａと、ドレイン電極上に設けられた絶縁層１４３ｂと、絶縁層１４３ａ及び絶縁層１４３ｂ上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４上に設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられたゲート電極１４８と、を有している。
【００３８】
図１（Ａ）に示すトランジスタ１６０において、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向（キャリアの流れる方向）に伸長した領域を有しており、第２の導電層１４５ａと酸化物半導体層１４４の少なくともチャネル形成領域とは接している。また、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ｂと酸化物半導体層１４４の少なくともチャネル形成領域とは接している。
【００３９】
より具体的には、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向（キャリアの流れる方向）にドレイン電極に向かって伸長した領域を有している。また、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向にソース電極に向かって伸長した領域を有している。
【００４０】
図１（Ｂ）に示すトランジスタ１７０と、図１（Ａ）に示すトランジスタ１６０との相違の一は、絶縁層１４３ａ、１４３ｂの有無である。図１（Ｂ）に示すトランジスタ１７０は、第２の導電層１４５ａ及び第２の導電層１４５ｂの上面及び端部に接するように、酸化物半導体層１４４が設けられている。
【００４１】
図１（Ｂ）に示すトランジスタ１７０においても、トランジスタ１６０と同様に、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有している。
【００４２】
図１（Ｃ）に示すトランジスタ１８０と、図１（Ａ）に示すトランジスタ１６０との相違の一は、第１の導電層１４２ａ及び第２の導電層１４５ａの積層順、及び第１の導電層１４２ｂ及び第２の導電層１４５ｂの積層順である。図１（Ｃ）に示すトランジスタ１８０は、第２の導電層１４５ａ及び第１の導電層１４２ａが順に積層されたソース電極と、第２の導電層１４５ｂ及び第１の導電層１４２ｂが順に積層されたドレイン電極と、を有している。
【００４３】
また、図１（Ｃ）に示すトランジスタ１８０において、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有している。したがって、絶縁層１４３ａは、第２の導電層１４５ａにおいて第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域と、第１の導電層１４２ａと、に接して設けられている。また、絶縁層１４３ｂは、第２の導電層１４５ｂにおいて第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域と、第１の導電層１４２ｂと、に接して設けられている。
【００４４】
図１（Ｄ）に示すトランジスタ１９０と、図１（Ｃ）に示すトランジスタ１８０との相違の一は、絶縁層１４３ａ、１４３ｂの有無である。図１（Ｄ）に示すトランジスタ１９０では、第１の導電層１４２ａと、第１の導電層１４２ｂと、第２の導電層１４５ａにおいて第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域と、第２の導電層１４５ｂにおいて第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域と、に接して酸化物半導体層１４４が設けられている。
【００４５】
図１（Ｄ）に示すトランジスタ１９０において、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ａと酸化物半導体層１４４の少なくともチャネル形成領域とは接している。また、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ｂと酸化物半導体層１４４の少なくともチャネル形成領域とは接している。
【００４６】
〈トランジスタの作製工程の例〉
以下、図２及び図３を用いて、図１に示すトランジスタの作製工程の例について説明する。
【００４７】
〈トランジスタ１６０またはトランジスタ１７０の作製工程〉
まず、図２（Ａ）乃至図２（Ｆ）を用いて、図１（Ａ）に示すトランジスタ１６０の作製工程の一例について説明する。なお、図１（Ｂ）に示すトランジスタ１７０は、絶縁層１４３ａ、１４３ｂを設けないこと以外は、トランジスタ１６０の作製工程を参酌することができるため、詳細な記載を省略する。
【００４８】
絶縁表面を有する基板１００上に第１の導電膜を形成し、該導電膜を選択的にエッチングして、第１の導電層１４２ａ、１４２ｂを形成する（図２（Ａ）参照）。第１の導電膜の膜厚は、例えば、５０ｎｍ乃至５００ｎｍとする。
【００４９】
なお、基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板など基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。また、基板１００上に下地膜が設けられていても良い。
【００５０】
第１の導電膜は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、第１の導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
【００５１】
第１の導電膜は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、第１の導電膜を単層構造とする場合には、テーパー形状を有するソース電極及びドレイン電極への加工が容易であるというメリットがある。
【００５２】
また、第１の導電膜は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００５３】
第１の導電膜のエッチングは、形成される第１の導電層１４２ａ及び第１の導電層１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角α１及びβ１は、それぞれ基板面に対して第１の導電層１４２ａ及び第１の導電層１４２ｂの端部の側面のなす角であり、例えば３０°以上６０°以下であることが好ましい（図２（Ａ）参照）。
【００５４】
次に、第１の導電層１４２ａ、１４２ｂ、及び基板１００を覆うように、第２の導電膜１４５を形成する。第２の導電膜１４５の膜厚は、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１５ｎｍとする。
【００５５】
第２の導電膜１４５は、第１の導電膜と同様の材料、同様の成膜方法で形成することができる。つまり、第２の導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。また、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させた導電性の金属酸化物を用いても良い。
【００５６】
なお、第２の導電膜１４５の材料として、第１の導電層１４２ａ、１４２ｂよりも高抵抗な材料を用いることが好ましい。作製されるトランジスタ１６０のソース電極及びドレイン電極において、酸化物半導体層のチャネル形成領域と接する領域が、その他の領域よりも高抵抗となることで、ソース電極とドレイン電極の間の電界を緩和して短チャネル効果を抑制することができるためである。第２の導電膜１４５に用いる導電材料としては、例えば、窒化チタン、窒化タングステン、窒化タンタル、または窒化モリブデン等の金属窒化物を好ましく用いることができる。また、第２の導電膜１４５はソース電極またはドレイン電極の一部となり酸化物半導体層と接するから、第２の導電膜１４５には、酸化物半導体層との接触により化学反応しない材料を用いるのが望ましい。上述の金属窒化物は、この点においても好適である。
【００５７】
次いで、第２の導電膜１４５上に、絶縁膜１４３を膜厚５０ｎｍ乃至３００ｎｍ、好ましくは、１００ｎｍ乃至２００ｎｍで形成する（図２（Ａ）参照）。本実施の形態においては、絶縁膜１４３として、酸化シリコン膜を形成するものとする。なお、図１（Ｂ）においてトランジスタ１７０で示したように、絶縁膜１４３は必ずしも形成しなくてもよい。しかし、絶縁膜１４３を設ける場合には、後に形成されるソース電極またはドレイン電極と、酸化物半導体層との接触領域（接触面積など）の制御が容易になる。つまり、ソース電極またはドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。また、絶縁膜１４３を設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。
【００５８】
次いで、絶縁膜１４３上にマスクを形成し、該マスクを用いて絶縁膜１４３をエッチングすることにより、絶縁層１４３ａ、１４３ｂを形成する（図２（Ｂ）参照）。絶縁膜１４３のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。絶縁膜を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
【００５９】
次いで、絶縁膜１４３のエッチングに用いたマスクを用いて、第２の導電膜１４５をエッチングすることにより、第２の導電層１４５ａ、１４５ｂを形成する（図２（Ｃ）参照）。なお、第２の導電膜１４５をエッチングする前にマスクを除去し、絶縁層１４３ａ及び絶縁層１４３ｂをマスクとして用いて第２の導電膜１４５をエッチングしても良い。また、図１（Ｂ）のトランジスタ１７０で示したように、絶縁層を設けない場合は、第２の導電膜１４５上に直接マスクを形成して第２の導電膜をエッチングすればよい。また、第２の導電膜１４５のエッチングは、第２の導電層１４５ａ及び第２の導電層１４５ｂの端部がテーパー形状となるように行うことが好ましい。絶縁膜１４３を設ける場合は、絶縁層１４３ａ及び絶縁層１４３ｂの端部も同様にテーパー形状となるように行うことが好ましい。ここで、テーパー角α２及びβ２は、それぞれ基板面に対して第２の導電層１４５ａ、第２の導電層１４５ｂ、絶縁層１４３ａ、及び絶縁層１４３ｂの端部の側面のなす角であり、例えば３０°以上６０°以下であることが好ましい。
【００６０】
第２の導電膜１４５のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いるのが好ましい。第２の導電膜１４５のエッチングに用いるエッチングガスとしては、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）、四フッ化炭素（ＣＦ４）六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）等を用いることができ、これらのうちから複数を選択した混合ガスを用いてもよい。また、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ））、又は酸素等を添加しても良い。また、第２の導電膜１４５のエッチングは絶縁膜１４３のエッチングと同じガスを用いて連続的に行うことも可能である。
【００６１】
このエッチング工程によって、第１の導電層１４２ａ及び第２の導電層１４５ａが積層したソース電極と、第１の導電層１４２ｂ及び第２の導電層１４５ｂが積層したドレイン電極とが形成される。エッチングに用いるマスクを適宜調整することで、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域を有する第２の導電層１４５ａ、または、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有する第２の導電層１４５ｂを形成することができる。
【００６２】
なお、トランジスタ１６０のチャネル長（Ｌ）は、第２の導電層１４５ａの下端部と第２の導電層１４５ｂの下端部との間隔によって決定される。チャネル長（Ｌ）は、トランジスタ１６０の用途によって異なるが、例えば１０ｎｍ乃至１０００ｎｍ、好ましくは２０ｎｍ乃至４００ｎｍとすることができる。
【００６３】
なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合、絶縁膜１４３及び第２の導電膜１４５のエッチングに用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、十分に小さくすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００６４】
また、第２の導電層において、第１の導電層の端部よりチャネル長方向に伸長した領域は、後の酸化物半導体層及びゲート絶縁層形成工程において、被覆性を向上させる効果を奏する。第２の導電層１４５ａにおいて、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＳ）と、第２の導電層１４５ｂにおいて、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＤ）と、は必ずしも同一ではない。しかし、例えばトランジスタ１６０を同一基板上に複数設ける場合、各トランジスタにおけるＬＳとＬＤとの合計の値は略一定となる。
【００６５】
次に、絶縁層１４３ａ、１４３ｂ、及び基板１００上に、酸化物半導体層１４４をスパッタ法によって形成する（図２（Ｄ）参照）。酸化物半導体層１４４の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１５ｎｍとする。形成された酸化物半導体層１４４は、第２の導電層１４５ａ及び第２の導電層１４５ｂと少なくともチャネル形成領域において接している。
【００６６】
ここで、第２の導電層１４５ａ、１４５ｂが、第１の導電層１４２ａ、１４２ｂの端部よりもチャネル長方向に伸長した領域を有することで、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができる。このため、酸化物半導体層１４４の被覆性を向上させ、段切れを防止することが可能である。
【００６７】
なお、作製されるトランジスタ１６０のソース電極及びドレイン電極は、第２の導電層１４５ａ及び第２の導電層１４５ｂの端部においてのみ、酸化物半導体層１４４と接している。これにより、ソース電極及びドレイン電極の上面においても酸化物半導体層と接する場合と比較して、その接触面積を大幅に低減することができる。このように、ソース電極及びドレイン電極と、酸化物半導体層１４４との接触面積を低減することで、接触界面におけるコンタクト抵抗を増大させることができ、ソース電極とドレイン電極の間の電界を緩和することができる。なお、開示する発明の技術思想は、ソース電極及びドレイン電極に高抵抗な領域を形成することにあるので、ソース電極及びドレイン電極は、厳密に第２の導電層１４５ａ及び第２の導電層１４５ｂの端部においてのみ酸化物半導体層１４４と接する必要はない。例えば、第２の導電層１４５ａ及び第２の導電層１４５ｂは、上面の一部において、酸化物半導体層１４４と接していても良い。
【００６８】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００６９】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００７０】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：非自然数）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：非自然数）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及びＭｎ、Ｇａ及びＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００７１】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットを用いることもできる。
【００７２】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
【００７３】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
【００７４】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００７５】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理物（ここでは、基板１００を含む構造体）を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
【００７６】
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１５ｎｍとする。このような厚さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００７７】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１４３ａ、１４３ｂの表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００７８】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００７９】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【００８０】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００８１】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００８２】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００８３】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００８４】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００８５】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図２（Ｅ）参照）。ここで、第２の導電層１４５ａ、１４５ｂが、第１の導電層１４２ａ、１４２ｂの端部よりもチャネル長方向に伸長した領域を有することで、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができる。このため、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することが可能である。
【００８６】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００８７】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【００８８】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００８９】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【００９０】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。これにより、酸化物半導体層１４４中の水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。また、酸化物半導体層１４４のキャリア密度を、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）とすることができる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６０の室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。
【００９１】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４のチャネル形成領域と重畳する領域にゲート電極１４８を形成する（図２（Ｆ）参照）。ゲート電極１４８は、ゲート絶縁層１４６上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによって形成することができる。ゲート電極１４８となる導電膜は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極などの場合と同様であり、これらの記載を参酌できる。ただし、ゲート電極１４８の材料の仕事関数が酸化物半導体層１４４の電子親和力と同程度またはそれより小さいと、トランジスタを微細化した場合に、そのしきい値電圧がマイナスにシフトすることがある。よって、ゲート電極１４８には、酸化物半導体層１４４の電子親和力より大きい仕事関数を有する材料を用いるのが好ましい。このような材料としては、例えば、タングステン、白金、金、ｐ型の導電性を付与したシリコンなどがある。
【００９２】
以上により、酸化物半導体層１４４を用いたトランジスタ１６０が完成する。
【００９３】
〈トランジスタ１８０またはトランジスタ１９０の作製工程〉
次いで、図３（Ａ）乃至（Ｆ）を用いて、図１（Ｃ）に示すトランジスタ１８０の作製工程の一例について説明する。なお、図１（Ｄ）に示すトランジスタ１９０は、絶縁層１４３ａ、１４３ｂを有しない以外は、トランジスタ１８０の作製工程を参酌することができるため、詳細な記載を省略する。
【００９４】
基板１００上に、第２の導電膜１４５を成膜する。第２の導電膜１４５の膜厚は、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１５ｎｍとする。次いで、第２の導電膜１４５上に第１の導電膜を形成し、該第１の導電膜を選択的にエッチングして、第１の導電層１４２ａ、１４２ｂを形成する。その後、第１の導電層１４２ａ、１４２ｂ、及び第２の導電膜１４５上に、絶縁膜１４３を形成する（図３（Ａ）参照）。
【００９５】
なお、第２の導電膜上に第１の導電膜を成膜する場合には、第２の導電膜と第１の導電膜は、エッチングの選択比がとれる材料をそれぞれ選択するものとする。また、第２の導電膜は、第１の導電膜よりも高抵抗な材料を用いることが好ましい。本実施の形態においては、第２の導電膜１４５として窒化チタン膜を形成し、第１の導電膜としてタングステン膜またはモリブデン膜を形成し、四フッ化炭素（ＣＦ４）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガス、六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、または、六フッ化硫黄（ＳＦ６）と酸素（Ｏ２）との混合ガスを用いて第１の導電膜をエッチングすることで、第１の導電層１４２ａ、１４２ｂを形成するものとする。
【００９６】
また、図１（Ｄ）においてトランジスタ１９０で示したように、絶縁膜１４３は必ずしも形成しなくてもよいが、絶縁膜１４３を設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。
【００９７】
次いで、図２（Ｂ）で示した工程と同様に、絶縁膜１４３上にマスクを形成し、該マスクを用いて絶縁膜１４３をエッチングすることにより、絶縁層１４３ａ、１４３ｂを形成する（図３（Ｂ）参照）。
【００９８】
次いで、図２（Ｃ）で示した工程と同様に、絶縁層１４３ａ及び絶縁層１４３ｂのエッチングに用いたマスクを用いて第２の導電膜１４５をエッチングすることにより、第２の導電層１４５ａ、１４５ｂを形成する（図３（Ｃ）参照）。なお、第２の導電膜１４５をエッチングする前にマスクを除去し、絶縁層１４３ａ及び絶縁層１４３ｂをマスクとして用いて第２の導電膜１４５をエッチングしても良い。第２の導電膜１４５のエッチングに用いるエッチングガスとしては、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）、四フッ化炭素（ＣＦ４）六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）等を用いることができ、これらのうちから複数を選択した混合ガスを用いてもよい。また、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ））を添加しても良い。また、図１（Ｄ）のトランジスタ１９０で示したように、絶縁層を設けない場合は、第２の導電膜１４５上に直接マスクを形成して第２の導電膜をエッチングすればよい。
【００９９】
次いで、図２（Ｄ）で示した工程と同様に、絶縁層１４３ａ、１４３ｂ、及び基板１００上に、酸化物半導体層１４４をスパッタ法によって形成する（図３（Ｄ）参照）。形成された酸化物半導体層１４４は、第２の導電層１４５ａ及び第２の導電層１４５ｂと少なくともチャネル形成領域において接している。また、酸化物半導体層１４４に対しては、熱処理（第１の熱処理）を行うことが望ましい。
【０１００】
次いで、図２（Ｅ）で示した工程と同様に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図３（Ｅ）参照）。ゲート絶縁層１４６の形成後には、熱処理（第２の熱処理）を行うのが望ましい。
【０１０１】
次いで、図２（Ｆ）で示した工程と同様に、ゲート絶縁層１４６上において酸化物半導体層１４４のチャネル形成領域と重畳する領域にゲート電極１４８を形成する（図３（Ｆ）参照）。
【０１０２】
以上により、酸化物半導体層１４４を用いたトランジスタ１８０が完成する。
【０１０３】
本実施の形態において示すトランジスタ１６０、１７０、１８０、１９０では、第１の導電層及び第２の導電層が積層されたソース電極及びドレイン電極を含み、第２の導電層１４５ａ、１４５ｂは、第１の導電層１４２ａ、１４２ｂの端部よりもチャネル長方向に伸長した領域を有する。これによって、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができるため、酸化物半導体層１４４及びゲート絶縁層１４６の被覆性を向上し、接続不良の発生を抑制することができる。
【０１０４】
また、本実施の形態において示すトランジスタ１６０、１７０、１８０、１９０では、ソース電極またはドレイン電極において、チャネル形成領域と接する領域の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和することができ、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。
【０１０５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなるため、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１０６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０７】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる、開示する発明の一態様に係る半導体装置の構成及びその作製工程について、図４及び図５を参照して説明する。
【０１０８】
〈半導体装置の構成例〉
図４に示すトランジスタ２８０は、半導体装置の構成の例である。トランジスタ２８０は、図１（Ｃ）に示すトランジスタ１８０と積層順が対応している。トランジスタ２８０とトランジスタ１８０の相違点は、第２の導電層２４５ａの第１の導電層２４２ａの端部からチャネル長方向に伸長した領域の上にサイドウォール絶縁層２５２ａが設けられ、第２の導電層２４５ｂの、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域の上にサイドウォール絶縁層２５２ｂが設けられている点である。
【０１０９】
図４に示すトランジスタ２８０は、基板２００上に、第２の導電層２４５ａ及び第１の導電層２４２ａが順に積層されたソース電極と、第２の導電層２４５ｂ及び第１の導電層２４２ｂが順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層２４３ａと、ドレイン電極上に設けられた絶縁層２４３ｂと、絶縁層２４３ａ及び絶縁層２４３ｂ上に設けられた酸化物半導体層２４４と、酸化物半導体層２４４上に設けられたゲート絶縁層２４６と、ゲート絶縁層２４６上に設けられたゲート電極２４８と、を有している。
【０１１０】
図４に示すトランジスタ２８０において、第２の導電層２４５ａは、第１の導電層２４２ａの端部からチャネル長方向に伸長した領域を有しており、第２の導電層２４５ａと酸化物半導体層２４４の少なくともチャネル形成領域とは接している。また、第２の導電層２４５ｂは、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域を有しており、第２の導電層２４５ｂと酸化物半導体層２４４の少なくともチャネル形成領域とは接している。
【０１１１】
より具体的には、第２の導電層２４５ａは、第１の導電層２４２ａの端部よりチャネル長方向（キャリアの流れる方向）にドレイン電極に向かって伸長した領域を有している。また、第２の導電層２４５ｂは、第１の導電層２４２ｂの端部よりチャネル長方向にソース電極に向かって伸長した領域を有している。
【０１１２】
さらに、図４に示すトランジスタ２８０は、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端部からチャネル長方向に伸長した領域上に、サイドウォール絶縁層２５２ａを有し、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域の上に、サイドウォール絶縁層２５２ｂを有している。サイドウォール絶縁層２５２ａは、酸化物半導体層２４４の少なくともチャネル形成領域、第２の導電層２４５ａ、第１の導電層２４２ａ、及び絶縁層２４３ａに接して設けられている。また、サイドウォール絶縁層２５２ａにおいて、酸化物半導体層２４４と接する領域の少なくとも一部は湾曲形状を有している。サイドウォール絶縁層２５２ｂは、酸化物半導体層２４４の少なくともチャネル形成領域、第２の導電層２４５ｂ、第１の導電層２４２ｂ、及び絶縁層２４３ｂに接して設けられている。また、サイドウォール絶縁層２５２ｂにおいて、酸化物半導体層２４４と接する領域の少なくとも一部は湾曲形状を有している。
【０１１３】
〈トランジスタ２８０の作製工程の例〉
次に、上記トランジスタ２８０の作製工程の例について、図５（Ａ）乃至（Ｆ）を参照して説明する。
【０１１４】
まず、基板２００上に第２の導電膜２４５を形成する。次いで、第２の導電膜２４５上に、第１の導電膜２４２を形成し、該第１の導電膜２４２上に絶縁膜２４３を形成する（図５（Ａ）参照）。
【０１１５】
ここで、基板２００は、実施の形態１で示した基板１００と同様の材料を用いることができる。また、第２の導電膜２４５は、実施の形態１で示した第２の導電膜１４５と同様の材料、成膜方法を用いて形成することができる。また、第１の導電膜２４２は、実施の形態１で示した第１の導電膜と同様の材料、成膜方法を用いて形成することができる。以上の詳細については、実施の形態１の記載を参酌することができる。
【０１１６】
ただし、第１の導電膜２４２と、第２の導電膜２４５とは、エッチング選択比が確保される材料を用いる。本実施の形態においては、第２の導電膜２４５として窒化チタン膜を形成し、第１の導電膜２４２としてタングステン膜またはモリブデン膜を形成するものとする。
【０１１７】
次いで、絶縁膜２４３上にマスクを形成し、該マスクを用いて絶縁膜２４３をエッチングすることにより、絶縁層２４３ａ、２４３ｂを形成する。絶縁膜２４３のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。絶縁膜を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
【０１１８】
次いで、絶縁膜２４３のエッチングに用いたマスクを用いて、第１の導電膜２４２をエッチングすることにより、第１の導電層２４２ａ、２４２ｂを形成する（図５（Ｂ）参照）。なお、第１の導電膜２４２をエッチングする際には、第２の導電膜２４５とのエッチングの選択比が確保されるエッチング材料を用いる。また、第１の導電膜２４２をエッチングする前にマスクを除去し、絶縁層２４３ａ及び絶縁層２４３ｂをマスクとして用いて第１の導電膜２４２をエッチングしても良い。
【０１１９】
本実施の形態においては、第１の導電膜２４２をエッチングするためのエッチングガスとして四フッ化炭素（ＣＦ４）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガス、六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、または、六フッ化硫黄（ＳＦ６）と酸素（Ｏ２）との混合ガスを用いるものとする。
【０１２０】
絶縁層２４３ａ、絶縁層２４３ｂを設けることで、後に形成されるソース電極及びドレイン電極と、酸化物半導体層との接触領域（接触面積など）の制御が容易になる。つまり、ソース電極及びドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。また、絶縁層２４３ａ、絶縁層２４３ｂを設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。
【０１２１】
次に、絶縁層２４３ａ、２４３ｂ、及び、露出した第２の導電膜２４５を覆うように絶縁膜２５２を形成する（図５（Ｃ）参照）。絶縁膜２５２は、ＣＶＤ法やスパッタリング法を用いて形成することができる。また、絶縁膜２５２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である。また、絶縁膜２５２は、単層構造としても良いし、積層構造としても良い。
【０１２２】
次に、第２の導電膜２４５の露出した領域（第１の導電層２４２ａと第１の導電層２４２ｂの間の領域）上に、サイドウォール絶縁層２５２ａ、２５２ｂを形成する（図５（Ｄ）参照）。サイドウォール絶縁層２５２ａ、２５２ｂは、絶縁膜２５２に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
【０１２３】
次に、サイドウォール絶縁層２５２ａ、２５２ｂをマスクとして第２の導電膜２４５を選択的にエッチングし、第２の導電層２４５ａ、２４５ｂを形成する（図５（Ｅ）参照）。このエッチング工程によって、第２の導電層２４５ａ及び第１の導電層２４２ａが積層したソース電極と、第２の導電層２４５ｂ及び第１の導電層２４２ｂが積層したドレイン電極とが形成される。なお、第２の導電膜２４５のエッチングは、サイドウォール絶縁層２５２ａ、２５２ｂをマスクとして用いること以外は、実施の形態１で図２（Ｃ）を用いて示した方法と同様の方法で行うことができる。
【０１２４】
トランジスタ２８０のチャネル長（Ｌ）は、第２の導電層２４５ａの下端部と第２の導電層２４５ｂの下端部との間隔によって決定される。チャネル長（Ｌ）は、トランジスタ２８０の用途によって異なるが、例えば１０ｎｍ乃至１０００ｎｍ、好ましくは２０ｎｍ乃至４００ｎｍとすることができる。
【０１２５】
なお、本実施の形態で示すトランジスタの作製工程では、サイドウォール絶縁層２５２ａまたは２５２ｂを用いて第２の導電膜２４５をエッチングしている。このため、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端部からチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＳ）と、サイドウォール絶縁層２５２ａの底面におけるチャネル長方向の長さは略一致している。同様に、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＤ）と、サイドウォール絶縁層２５２ｂの底面におけるチャネル長方向の長さは略一致している。サイドウォール絶縁層２５２ａ、２５２ｂは、絶縁膜２５２のエッチング処理によって自己整合的に形成されるため、上記（ＬＳ）または（ＬＤ）は、絶縁膜２５２の膜厚によって決定される。つまり、絶縁膜２５２の膜厚を制御することで、トランジスタ２８０のチャネル長（Ｌ）を微細に調整することができる。例えば、トランジスタ２８０のチャネル長（Ｌ）を、マスク形成のための露光装置の最小加工寸法より微細に調整することもできる。このため、トランジスタ２８０の所望のチャネル長（Ｌ）及び、第１の導電層２４２ａ、２４２ｂの加工に用いる露光装置の解像度等に応じて、絶縁膜２５２の膜厚を決定すればよい。
【０１２６】
次に、絶縁層２４３ａ、２４３ｂ、サイドウォール絶縁層２５２ａ、２５２ｂを覆い、且つ、第２の導電層２４５ａ及び第２の導電層２４５ｂに接するように酸化物半導体層２４４を形成し、酸化物半導体層２４４上にゲート絶縁層２４６を形成する。その後、ゲート絶縁層２４６上において、トランジスタ２８０のチャネル形成領域となる領域と重畳する領域にゲート電極２４８を形成する（図５（Ｆ）参照）。
【０１２７】
酸化物半導体層２４４は、実施の形態１で示した酸化物半導体層１４４と同様の材料、方法により形成することができる。また、酸化物半導体層２４４に対しては、熱処理（第１の熱処理）を行うことが望ましい。詳細については、実施の形態１の記載を参酌することができる。
【０１２８】
ゲート絶縁層２４６は、実施の形態１で示したゲート絶縁層１４６と同様の材料、方法により形成することができる。また、ゲート絶縁層２４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行うのが望ましい。詳細については、実施の形態１の記載を参酌することができる。
【０１２９】
ゲート電極２４８は、ゲート絶縁層２４６上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによって形成することができる。ゲート電極２４８は、実施の形態１で示したゲート電極１４８と同様の材料、方法により形成することができる。
【０１３０】
なお、トランジスタ２８０のソース電極は、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端部よりもチャネル長方向に伸長した領域の端部で、酸化物半導体層２４４と接している。また、ドレイン電極は、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端部よりもチャネル長方向に伸長した領域の端部で、酸化物半導体層２４４と接している。このように、第１の導電層２４２ａ、２４２ｂよりも膜厚の小さい第２の導電層２４５ａ、２４５ｂの端部において酸化物半導体層２４４と接することで、ソース電極及びドレイン電極と酸化物半導体層２４４との接触面積を低減することができるため、接触界面におけるコンタクト抵抗を増大させることができる。したがって、トランジスタ２８０のチャネル長（Ｌ）を短くしても、ソース電極とドレイン電極の間の電界を緩和して短チャネル効果を抑制することができる。加えて、第２の導電層を第１の導電層よりも高抵抗な材料を用いて作製すると、より効果的にコンタクト抵抗を高めることができるため、好ましい。なお、開示する発明の技術思想は、ソース電極及びドレイン電極に高抵抗な領域を形成することにあるので、ソース電極及びドレイン電極は、厳密に第２の導電層２４５ａ及び第２の導電層２４５ｂの端部においてのみ酸化物半導体層２４４と接する必要はない。
【０１３１】
以上により、酸化物半導体層２４４を用いたトランジスタ２８０を作製することができる。
【０１３２】
本実施の形態に示すトランジスタ２８０のチャネル長（Ｌ）は、サイドウォール絶縁層２５２ａ、２５２ｂを形成するための絶縁膜２５２の膜厚によって微細に制御することができる。よって、該絶縁膜２５２の膜厚を適宜設定することにより、トランジスタ２８０のチャネル長（Ｌ）を縮小し、容易に半導体装置の微細化を図ることができる。
【０１３３】
本実施の形態に示すトランジスタ２８０は、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端部からチャネル長方向に伸長した領域、及び、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域に、サイドウォール絶縁層２５２ａ及びサイドウォール絶縁層２５２ｂがそれぞれ設けられる。これにより、酸化物半導体層２４４、ゲート絶縁層２４６の被覆性を向上し、接続不良などの発生を抑制することができる。
【０１３４】
さらに、本実施の形態に示すトランジスタ２８０は、第２の導電層２４５ａに第１の導電層２４２ａの端部からチャネル長方向に伸長した領域を設け、且つ、第２の導電層２４５ｂに第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域を設けて、酸化物半導体層２４４のチャネル形成領域と接する領域の近傍を高抵抗領域とする。これにより、ソース電極とドレイン電極の間の電界を緩和して、しきい値電圧低下などの短チャネル効果を抑制することができる。
【０１３５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなるため、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１３６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３７】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図６を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１３８】
図６（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３００のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３１０のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極またはドレイン電極の他方は、容量素子３２０の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０の電極の他方は電気的に接続されている。
【０１３９】
ここで、トランジスタ３１０には、実施の形態１及び実施の形態２の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ３１０をオフ状態とすることで、トランジスタ３００のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子３２０を有することにより、トランジスタ３００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１４０】
なお、トランジスタ３００については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０１４１】
また、図６（Ｂ）に示すように、容量素子３２０を設けない構成とすることも可能である。
【０１４２】
図６（Ａ−１）に示す半導体装置では、トランジスタ３００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１４３】
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ３１０がオン状態となる電位にして、トランジスタ３１０をオン状態とする。これにより、第３の配線の電位が、トランジスタ３００のゲート電極、及び容量素子３２０に与えられる。すなわち、トランジスタ３００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ３１０がオフ状態となる電位にして、トランジスタ３１０をオフ状態とすることにより、トランジスタ３００のゲート電極に与えられた電荷が保持される（保持）。
【０１４４】
トランジスタ３１０のオフ電流は極めて小さいから、トランジスタ３００のゲート電極の電荷は長時間にわたって保持される。
【０１４５】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３００のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ３００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１４６】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ３００がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ３００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ３００がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ３００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１４７】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ３１０がオン状態となる電位にして、トランジスタ３１０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ３００のゲート電極及び容量素子３２０に与えられる。その後、第４の配線の電位を、トランジスタ３１０がオフ状態となる電位にして、トランジスタ３１０をオフ状態とすることにより、トランジスタ３００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１４８】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１４９】
なお、トランジスタ３１０のソース電極またはドレイン電極は、トランジスタ３００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ３１０のソース電極またはドレイン電極とトランジスタ３００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ３１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ３１０のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ３１０のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ３１０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１５０】
例えば、トランジスタ３１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子３２０の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１５１】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１５２】
図６（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして、図６（Ａ−２）のように考えることが可能である。つまり、図６（Ａ−２）では、トランジスタ３００及び容量素子３２０が、それぞれ、抵抗及び容量を含んで構成されると考えていることになる。Ｒ１及びＣ１は、それぞれ、容量素子３２０の抵抗値及び容量値であり、抵抗値Ｒ１は、容量素子３２０を構成する絶縁層による抵抗値に相当する。また、Ｒ２及びＣ２は、それぞれ、トランジスタ３００の抵抗値及び容量値であり、抵抗値Ｒ２はトランジスタ３００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０１５３】
トランジスタ３１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ３１０のゲートリークが十分に小さい条件において、Ｒ１及びＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ３１０のオフ電流によって決定されることになる。
【０１５４】
逆に、当該条件を満たさない場合には、トランジスタ３１０のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ３１０のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０１５５】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
【０１５６】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１及びＲ２は、トランジスタ３００のゲート絶縁層や容量素子３２０の絶縁層によって制御される。Ｃ１及びＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１５７】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０１５８】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１０４〜１０５回程度）という別の問題も生じる。
【０１５９】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０１６０】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性及び信頼性を有することになる。
【０１６１】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。
【０１６２】
なお、容量素子３２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ３００においてゲート容量を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子３２０を構成する絶縁層の面積Ｓ１と、トランジスタ３００においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）（望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上））を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、Ｓ１を小さくしつつ、Ｃ１をＣ２以上とすることが容易である。具体的には、例えば、容量素子３２０を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ３００においてゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０１６３】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【０１６４】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０１６５】
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソース電極とドレイン電極間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。
【０１６６】
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは、１ｚＡ（１×１０−２１Ａ）以下である。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
【０１６７】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【０１６８】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
【０１６９】
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲート部ＦＧに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、フローティングゲート部ＦＧに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部ＦＧに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導体装置の消費電力を十分に低減することができる。
【０１７０】
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下である。
【０１７１】
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さくすることが可能であり、半導体装置においてメモリセルを高密度で配置することができる。
【０１７２】
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、ゲート絶縁膜の劣化の問題がない。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、１×１０９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られない。
【０１７３】
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタを用いる場合、酸化物半導体は一般にエネルギーギャップが大きく（例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の場合３．０〜３．５ｅＶ）熱励起キャリアが極めて少ないこともあり、例えば、１５０℃もの高温環境下でもメモリセルの電流−電圧特性に劣化が見られない。
【０１７４】
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、１５０℃の高温であっても特性の劣化を起こさず、且つ１５０℃でのオフ電流が１００ｚＡ以下と極めて小さいという優れた特性を有すること見出した。本実施の形態では、このような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。
【０１７５】
開示する発明の一態様により、酸化物半導体を用いたトランジスタにおいて、不良を抑制しつつ、または良好な特性を維持しつつ、微細化を達成することができる。そして、このようなトランジスタを用いることにより、上述のような優れた記憶装置を、高度に集積化することができるのである。
【０１７６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７７】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７及び図８を用いて説明する。
【０１７８】
図７（Ａ）及び図７（Ｂ）は、図６（Ａ−１）に示す半導体装置（以下、メモリセル４００とも記載する）を複数用いて形成される半導体装置の回路図である。図７（Ａ）は、メモリセル４００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図７（Ｂ）は、メモリセル４００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１７９】
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬと、複数のメモリセル４００（１、１）〜４００（ｍ、１）が、縦ｍ個（行）×横１個（列）に配置されている。なお、図７（Ａ）では、ソース線ＳＬ及びビット線ＢＬを１本ずつ有する構成となっているが、これに限られない。ソース線ＳＬ及びビット線ＢＬをｎ本有することで、縦ｍ個（行）×横ｎ個（列）のメモリセルアレイを有する構成としてもよい。
【０１８０】
各メモリセル４００において、トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極またはドレイン電極の一方と、容量素子３２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３２０の電極の他方は電気的に接続されている。
【０１８１】
また、メモリセル４００が有するトランジスタ３００のソース電極は、隣接するメモリセル４００のトランジスタ３００のドレイン電極と電気的に接続され、メモリセル４００が有するトランジスタ３００のドレイン電極は、隣接するメモリセル４００のトランジスタ３００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル４００が有するトランジスタ３００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル４００が有するトランジスタ３００のソース電極は、ソース線と電気的に接続される。
【０１８２】
図７（Ａ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ３１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ３１０をオン状態にする。これにより、指定した行のトランジスタ３００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該トランジスタ３００のゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０１８３】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ３００のゲート電極に与えられた電荷によらず、トランジスタ３００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ３００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３００のゲート電極が有する電荷によって、トランジスタ３００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ３００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ３００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０１８４】
図７（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬ及び第１信号線Ｓ１と、ｍ本の第２信号線Ｓ２及びワード線ＷＬと、複数のメモリセル４００（１、１）〜４００（ｍ、ｎ）が、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ４１０を有する。各トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極またはドレイン電極の一方と、容量素子３２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ３００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ３００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３２０の電極の他方は電気的に接続されている。
【０１８５】
図７（Ｂ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ３００のゲート電極に与えられた電荷によらず、トランジスタ３００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ３００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３００のゲート電極が有する電荷によって、トランジスタ３００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ３００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０１８６】
なお、上記においては、各メモリセル４００に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ３００のゲート電極に与える電位を３以上用意して、各メモリセル４００が保持する情報量を増加させても良い。例えば、トランジスタ３００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０１８７】
次に、図７に示す半導体装置などに用いることができる読み出し回路の一例について図８を用いて説明する。
【０１８８】
図８（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
【０１８９】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０１９０】
メモリセル４００は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル４００のトランジスタ３００がオン状態の場合には低抵抗状態となり、選択したメモリセル４００のトランジスタ３００がオフ状態の場合には高抵抗状態となる。
【０１９１】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプは端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。
【０１９２】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０１９３】
図８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
【０１９４】
図８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１及びＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａ及び出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。
【０１９５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９６】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４で説明した半導体装置を電子機器に適用する場合について、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、実施の形態１乃至実施の形態４で説明した半導体装置を適用する場合について説明する。
【０１９７】
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが実現される。
【０１９８】
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯情報端末が実現される。
【０１９９】
図９（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２３の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞれ表示部６２５及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接続されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐体６２３の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた電子書籍が実現される。
【０２００】
図９（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されている。さらに、筐体６４０と筐体６４１は、スライドし、図９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、操作キー６４５、ポインティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロット６５０などを備えている。また、アンテナは、筐体６４１に内蔵されている。筐体６４０と筐体６４１の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯電話機が実現される。
【０２０１】
図９（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体６６１内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。
【０２０２】
図９（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド６７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるスイッチや、リモコン操作機６８０により行うことができる。筐体６７１及びリモコン操作機６８０には、先の実施の形態に示す微細化された半導体装置が搭載されている。そのため、高速動作、低消費電力、といった特徴を備えたテレビジョン装置が実現される。
【０２０３】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器が実現される。
【実施例１】
【０２０４】
本実施例では、発明の一態様に係る半導体装置の特性について、計算機を用いて検証した結果について図１０乃至図１３を用いて説明する。具体的には、異なるチャネル長Ｌを有するトランジスタの特性について比較した。なお、計算には、デバイスシミュレーションソフトＡｔｌａｓ（Ｓｉｌｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ社製）を用いた。
【０２０５】
計算に用いたトランジスタの構造を、図１０に示す。図１０（Ａ）は本発明の一態様に係る構造（ソース電極またはドレイン電極の一部を伸長させた構造）であり、図１０（Ｂ）は、比較のための構造（ソース電極またはドレイン電極の一部を伸長させていない構造）である。
【０２０６】
計算に用いたトランジスタの詳細について説明する。図１０（Ａ）に示すトランジスタは、第１の導電層７４２ａ（材質：チタン、厚さ：１００ｎｍ）及び第２の導電層７４５ａ（材質：窒化チタン、厚さ：任意）が順に積層されたソース電極と、第１の導電層７４２ｂ（材質：チタン、厚さ：１００ｎｍ）及び第２の導電層７４５ｂ（材質：窒化チタン、厚さ：任意）が順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層７４３ａ（材質：酸化シリコン、厚さ：１００ｎｍ）と、ドレイン電極上に設けられた絶縁層７４３ｂ（材質：酸化シリコン、厚さ：１００ｎｍ）と、絶縁層７４３ａ及び絶縁層７４３ｂ上に設けられた酸化物半導体層７４４（材質：Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体、厚さ：１０ｎｍ）と、酸化物半導体層７４４上に設けられたゲート絶縁層７４６（材質：酸化ハフニウム、厚さ：１０ｎｍ）と、ゲート絶縁層７４６上に設けられたゲート電極７４８（材質：タングステン）を有する。
【０２０７】
図１０（Ａ）に示すトランジスタにおいて、第２の導電層７４５ａは、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域を有しており（つまり、第２の導電層７４５ａの端部は、第１の導電層７４２ａの端部よりチャネル形成領域に近い）、第２の導電層７４５ａの端部は、酸化物半導体層７４４のチャネル形成領域と接している。同様に、第２の導電層７４５ｂは、第１の導電層７４２ｂの端部よりチャネル長方向に伸長した領域を有しており（つまり、第２の導電層７４５ｂの端部は、第１の導電層７４２ｂの端部よりチャネル形成領域に近い）、第２の導電層７４５ｂの端部は、酸化物半導体層７４４のチャネル形成領域と接している。
【０２０８】
図１０（Ｂ）に示すトランジスタは、導電層７５２ａでなるソース電極（材質：窒化チタン、厚さ：１００ｎｍ）及び導電層７５２ｂでなるドレイン電極（材質：窒化チタン、厚さ：１００ｎｍ）と、ソース電極及びドレイン電極上に設けられた酸化物半導体層７４４（材質：Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体、厚さ：１０ｎｍ）と、酸化物半導体層７４４上に設けられたゲート絶縁層７４６（材質：酸化ハフニウム、厚さ：１０ｎｍ）と、ゲート絶縁層７４６上に設けられたゲート電極７４８（材質：タングステン）を有する。
【０２０９】
図１０（Ａ）と図１０（Ｂ）の相違は、上述の第２の導電層７４５ａにおける、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域、及び、第２の導電層７４５ｂにおける、第１の導電層７４２ｂの端部よりチャネル長方向に伸長した領域の有無、ソース電極上の絶縁層及びドレイン電極上の絶縁層の有無である。
【０２１０】
図１０（Ａ）において、第２の導電層７４５ａにおける、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域（第２の導電層でなる領域）は、他の領域（第１の導電層と第２の導電層の積層でなる領域）と比較して電極の厚さが小さい。つまり、電荷の流れに垂直な断面の面積が小さくなっている。抵抗は断面積に反比例するから、第２の導電層７４５ａにおける、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域は、他の領域と比較して抵抗が高いということができる。第２の導電層７４５ｂについても同様のことがいえる。以下、本実施例において、第２の導電層７４５ａにおける、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域、及び、第２の導電層７４５ｂにおける、第１の導電層７４２ｂの端部よりチャネル長方向に伸長した領域を高抵抗領域（ＨＲＲ：Ｈｉｇｈ−Ｒｅｓｉｓｔａｎｃｅ Ｒｅｇｉｏｎ）と記載する。
【０２１１】
また、図１０（Ａ）において、ソース電極の上部は絶縁層７４３ａに覆われており、ドレイン電極の上部は絶縁層７４３ｂに覆われているため、ソース電極やドレイン電極と、酸化物半導体層７４４の接触面積は非常に小さくなっている（ここでは、第２の導電層の端部のみが接する）。つまり、ソース電極やドレイン電極は、チャネル形成領域と接する領域の近傍において、他の領域よりも高抵抗になっていることになる。
【０２１２】
上述の構成（図１０（Ａ）、及び図１０（Ｂ））において、チャネル長Ｌを変更して、トランジスタのしきい値電圧Ｖｔｈがどのような挙動を示すかを調査した。チャネル長Ｌとしては、２０ｎｍ、３０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍ、４００ｎｍの６条件を採用した。
【０２１３】
また、第２の導電層の厚さを変更してしきい値電圧Ｖｔｈの挙動を調査した。第２の導電層の厚さとしては、３ｎｍ、１０ｎｍ、５０ｎｍ、１００ｎｍの４条件を採用した。
【０２１４】
ソース電極とドレイン電極の間の電圧Ｖｄｓは、１Ｖとした。また、高抵抗領域のチャネル長方向の長さは０．３μｍとした。
【０２１５】
計算に用いたパラメータは以下の通りである。
１．Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（酸化物半導体層の材料）
バンドギャップＥｇ：３．１５ｅＶ、電子親和力χ：４．３ｅＶ、比誘電率：１５、電子移動度：１０ｃｍ２／Ｖｓ、伝導帯の実効状態密度：５×１０１８ｃｍ−３
２．窒化チタン（ソース電極及びドレイン電極の材料）
仕事関数φＭ：３．９ｅＶ、抵抗率ρ：２．２×１０−４Ω・ｃｍ
３．酸化ハフニウム（ゲート絶縁層の材料）
比誘電率：１５
４．タングステン（ゲート電極の材料）
仕事関数φＭ：４．９ｅＶ
【０２１６】
計算結果を図１１乃至図１３に示す。図１１乃至図１３において、横軸はチャネル長Ｌ（ｎｍ）を、縦軸はしきい値電圧のシフト量ΔＶｔｈ（Ｖ）を、それぞれ示している。なお、ΔＶｔｈは、チャネル長Ｌ＝４００ｎｍのしきい値電圧を基準に算出したものである。
【０２１７】
図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）は図１０（Ａ）に示す構造の計算結果であり、図１１（Ａ）は、第２の導電層の厚さが１００ｎｍ、図１１（Ｂ）は、第２の導電層の厚さが５０ｎｍ、図１２（Ａ）は、第２の導電層の厚さが１０ｎｍ、図１２（Ｂ）は、第２の導電層の厚さが３ｎｍ、の場合をそれぞれ示している。また、図１３は図１０（Ｂ）に示す構造の計算結果である。
【０２１８】
図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）の比較により、第２の導電層が薄くなるほど、しきい値電圧のマイナスシフトが抑制されるのが分かる。また、図１１（Ａ）と図１３の比較により、ソース電極やドレイン電極を覆う絶縁層を設ける場合には、Ｖｔｈのマイナスシフトが抑制されるのが分かる。これらはいずれも、ソース電極やドレイン電極と酸化物半導体層の接触面積を縮小し、抵抗を増大させることにより、短チャネル効果を抑制できることを示唆するものである。
【０２１９】
さらに上述の結果より、半導体層と接する領域の近傍において、ソース電極やドレイン電極の抵抗が高くなっていれば、短チャネル効果抑制の効果を得ることができるということもできる。
【０２２０】
以上より、ソース電極及びドレイン電極のチャネル形成領域と接する領域近傍を高抵抗にする（具体的には、例えば、ソース電極及びドレイン電極の一部の断面積を小さくする、ソース電極及びドレイン電極の上部を覆う絶縁層を形成して酸化物半導体層との接触面積を小さくする）ことで、しきい値電圧のマイナスシフトが抑制されることが理解される。これは、ソース電極とドレイン電極の間の電界強度が緩和されることに起因するものである。このように、開示する発明の一態様によって、しきい値電圧低下などの短チャネル効果を抑制できることが示された。
【符号の説明】
【０２２１】
１００ 基板
１４２ａ 第１の導電層
１４２ｂ 第１の導電層
１４３ 絶縁膜
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４５ 導電膜
１４５ａ 第２の導電層
１４５ｂ 第２の導電層
１４６ ゲート絶縁層
１４８ ゲート電極
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
１９０ トランジスタ
２００ 基板
２４２ 導電膜
２４２ａ 第１の導電層
２４２ｂ 第１の導電層
２４３ 絶縁膜
２４３ａ 絶縁層
２４３ｂ 絶縁層
２４４ 酸化物半導体層
２４５ 導電膜
２４５ａ 第２の導電層
２４５ｂ 第２の導電層
２４６ ゲート絶縁層
２４８ ゲート電極
２５２ 絶縁膜
２５２ａ サイドウォール絶縁層
２５２ｂ サイドウォール絶縁層
２８０ トランジスタ
３００ トランジスタ
３１０ トランジスタ
３２０ 容量素子
４００ メモリセル
４１０ メモリセルアレイ
６０１ 筐体
６０２ 筐体
６０３ 表示部
６０４ キーボード
６１１ 本体
６１２ スタイラス
６１３ 表示部
６１４ 操作ボタン
６１５ 外部インターフェイス
６２０ 電子書籍
６２１ 筐体
６２３ 筐体
６２５ 表示部
６２７ 表示部
６３１ 電源
６３３ 操作キー
６３５ スピーカー
６３７ 軸部
６４０ 筐体
６４１ 筐体
６４２ 表示パネル
６４３ スピーカー
６４４ マイクロフォン
６４５ 操作キー
６４６ ポインティングデバイス
６４７ カメラ用レンズ
６４８ 外部接続端子
６４９ 太陽電池セル
６５０ 外部メモリスロット
６６１ 本体
６６３ 接眼部
６６４ 操作スイッチ
６６５ 表示部
６６６ バッテリー
６６７ 表示部
６７０ テレビジョン装置
６７１ 筐体
６７３ 表示部
６７５ スタンド
６８０ リモコン操作機
７４２ａ 第１の導電層
７４２ｂ 第１の導電層
７４３ａ 絶縁層
７４３ｂ 絶縁層
７４４ 酸化物半導体層
７４５ａ 第２の導電層
７４５ｂ 第２の導電層
７４６ ゲート絶縁層
７４８ ゲート電極
７５２ａ 導電層
７５２ｂ 導電層
【技術分野】
【０００１】
発明の技術分野は、半導体装置に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子及び装置全般を指すものである。
【背景技術】
【０００２】
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられている。
【０００３】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば、特許文献１乃至特許文献４、非特許文献１等参照）。
【０００４】
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特許文献４等参照）。
【０００５】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献５、非特許文献５及び非特許文献６等参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【非特許文献】
【０００７】
【非特許文献１】Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２
【非特許文献２】Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５
【非特許文献３】Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
【非特許文献５】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２
【非特許文献６】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、などを達成するためには、トランジスタの微細化は必須である。
【０００９】
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、ソース電極及びドレイン電極と、チャネル形成領域とは電気的に接続されるが、微細化に伴う被覆性の低下などに起因して、断線や接続不良などが生じうる。
【００１０】
また、トランジスタを微細化する場合には、短チャネル効果の問題も生じる。短チャネル効果とは、トランジスタの微細化（チャネル長（Ｌ）の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレイン電極の電界の効果がソース電極にまでおよぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、室温においてシリコンを用いたトランジスタと比較してオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためと考えられる。このようなキャリア密度が小さい材料を用いたトランジスタでは、しきい値電圧の低下などの短チャネル効果が現れやすい傾向にある。
【００１１】
そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【課題を解決するための手段】
【００１２】
開示する発明の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層と、を含む半導体装置である。
【００１３】
上記の半導体装置において、第１の導電層及び第２の導電層はテーパー形状であるのが好ましい。
【００１４】
また、上記の半導体装置において、第２の導電層の領域の上にサイドウォール絶縁層を有するのが好ましい。
【００１５】
また、開示する発明の別の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層よりも高抵抗である第２の導電層と、を含み、第２の導電層において、酸化物半導体層と接する半導体装置である。
【００１６】
また、開示する発明の別の一態様は、酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層よりも高抵抗である第２の導電層と、を含み、第２の導電層及び第１の導電層において、酸化物半導体層と接する半導体装置である。
【００１７】
また、上記の半導体装置において、第２の導電層は、金属の窒化物であるのが好ましい。
【００１８】
また、上記の半導体装置において、第２の導電層の膜厚は５ｎｍ乃至１５ｎｍであるのが好ましい。
【００１９】
また、開示する発明の別の一態様は、チャネル形成領域を含む酸化物半導体層と、チャネル形成領域と接するソース電極及びドレイン電極と、チャネル形成領域と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極において、酸化物半導体層のチャネル形成領域と接する領域は、その他の領域よりも高抵抗である半導体装置である。
【００２０】
また、上記の半導体装置において、ソース電極またはドレイン電極は、その端部において酸化物半導体層と接し、かつ、ソース電極またはドレイン電極と、酸化物半導体層との間に絶縁層を有するのが好ましい。
【００２１】
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
【００２２】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
【００２３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合をなどをも含む。
【００２４】
また、「ソース電極」や「ドレイン電極」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース電極」や「ドレイン電極」の用語は、入れ替えて用いることができるものとする。
【００２５】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２６】
開示する発明の一態様によって、以下のいずれか、または双方の効果を得ることが可能である。
【００２７】
第一に、ソース電極及びドレイン電極を第１の導電層と第２の導電層の積層構造として、第２の導電層に、第１の導電層の端部よりチャネル長方向に伸長した領域を設けることで、ソース電極及びドレイン電極上に半導体層を形成する際の被覆性が向上する。このため、接続不良などの発生が抑制される。
【００２８】
第二に、ソース電極またはドレイン電極において、チャネル形成領域と接する領域の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和することができる。このため、しきい値電圧低下などの短チャネル効果を抑制することができる。
【００２９】
このような効果により、微細化に伴う問題点が解消されることになるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなり、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【００３０】
このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の断面図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の回路図の例。
【図７】半導体装置の回路図の例。
【図８】半導体装置の回路図の例。
【図９】電子機器の例。
【図１０】計算に用いたトランジスタのモデルを示す断面図。
【図１１】チャネル長Ｌ（ｎｍ）としきい値電圧のシフト量ΔＶｔｈ（Ｖ）との関係を示す図。
【図１２】チャネル長Ｌ（ｎｍ）としきい値電圧のシフト量ΔＶｔｈ（Ｖ）との関係を示す図。
【図１３】チャネル長Ｌ（ｎｍ）としきい値電圧のシフト量ΔＶｔｈ（Ｖ）との関係を示す図。
【発明を実施するための形態】
【００３２】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３４】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製工程の例について、図１乃至図３を参照して説明する。
【００３６】
〈半導体装置の構成例〉
図１（Ａ）乃至図１（Ｄ）に、半導体装置の例として、トランジスタの断面構造を示す。図１（Ａ）乃至図１（Ｄ）では、開示する発明の一態様に係るトランジスタとして、トップゲート型のトランジスタを示している。
【００３７】
図１（Ａ）に示すトランジスタ１６０は、基板１００上に、第１の導電層１４２ａ及び第２の導電層１４５ａが順に積層されたソース電極と、第１の導電層１４２ｂ及び第２の導電層１４５ｂが順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層１４３ａと、ドレイン電極上に設けられた絶縁層１４３ｂと、絶縁層１４３ａ及び絶縁層１４３ｂ上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４上に設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられたゲート電極１４８と、を有している。
【００３８】
図１（Ａ）に示すトランジスタ１６０において、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向（キャリアの流れる方向）に伸長した領域を有しており、第２の導電層１４５ａと酸化物半導体層１４４の少なくともチャネル形成領域とは接している。また、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ｂと酸化物半導体層１４４の少なくともチャネル形成領域とは接している。
【００３９】
より具体的には、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向（キャリアの流れる方向）にドレイン電極に向かって伸長した領域を有している。また、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向にソース電極に向かって伸長した領域を有している。
【００４０】
図１（Ｂ）に示すトランジスタ１７０と、図１（Ａ）に示すトランジスタ１６０との相違の一は、絶縁層１４３ａ、１４３ｂの有無である。図１（Ｂ）に示すトランジスタ１７０は、第２の導電層１４５ａ及び第２の導電層１４５ｂの上面及び端部に接するように、酸化物半導体層１４４が設けられている。
【００４１】
図１（Ｂ）に示すトランジスタ１７０においても、トランジスタ１６０と同様に、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有している。
【００４２】
図１（Ｃ）に示すトランジスタ１８０と、図１（Ａ）に示すトランジスタ１６０との相違の一は、第１の導電層１４２ａ及び第２の導電層１４５ａの積層順、及び第１の導電層１４２ｂ及び第２の導電層１４５ｂの積層順である。図１（Ｃ）に示すトランジスタ１８０は、第２の導電層１４５ａ及び第１の導電層１４２ａが順に積層されたソース電極と、第２の導電層１４５ｂ及び第１の導電層１４２ｂが順に積層されたドレイン電極と、を有している。
【００４３】
また、図１（Ｃ）に示すトランジスタ１８０において、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有している。したがって、絶縁層１４３ａは、第２の導電層１４５ａにおいて第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域と、第１の導電層１４２ａと、に接して設けられている。また、絶縁層１４３ｂは、第２の導電層１４５ｂにおいて第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域と、第１の導電層１４２ｂと、に接して設けられている。
【００４４】
図１（Ｄ）に示すトランジスタ１９０と、図１（Ｃ）に示すトランジスタ１８０との相違の一は、絶縁層１４３ａ、１４３ｂの有無である。図１（Ｄ）に示すトランジスタ１９０では、第１の導電層１４２ａと、第１の導電層１４２ｂと、第２の導電層１４５ａにおいて第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域と、第２の導電層１４５ｂにおいて第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域と、に接して酸化物半導体層１４４が設けられている。
【００４５】
図１（Ｄ）に示すトランジスタ１９０において、第２の導電層１４５ａは、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ａと酸化物半導体層１４４の少なくともチャネル形成領域とは接している。また、第２の導電層１４５ｂは、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有しており、第２の導電層１４５ｂと酸化物半導体層１４４の少なくともチャネル形成領域とは接している。
【００４６】
〈トランジスタの作製工程の例〉
以下、図２及び図３を用いて、図１に示すトランジスタの作製工程の例について説明する。
【００４７】
〈トランジスタ１６０またはトランジスタ１７０の作製工程〉
まず、図２（Ａ）乃至図２（Ｆ）を用いて、図１（Ａ）に示すトランジスタ１６０の作製工程の一例について説明する。なお、図１（Ｂ）に示すトランジスタ１７０は、絶縁層１４３ａ、１４３ｂを設けないこと以外は、トランジスタ１６０の作製工程を参酌することができるため、詳細な記載を省略する。
【００４８】
絶縁表面を有する基板１００上に第１の導電膜を形成し、該導電膜を選択的にエッチングして、第１の導電層１４２ａ、１４２ｂを形成する（図２（Ａ）参照）。第１の導電膜の膜厚は、例えば、５０ｎｍ乃至５００ｎｍとする。
【００４９】
なお、基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板など基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。また、基板１００上に下地膜が設けられていても良い。
【００５０】
第１の導電膜は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、第１の導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
【００５１】
第１の導電膜は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、第１の導電膜を単層構造とする場合には、テーパー形状を有するソース電極及びドレイン電極への加工が容易であるというメリットがある。
【００５２】
また、第１の導電膜は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００５３】
第１の導電膜のエッチングは、形成される第１の導電層１４２ａ及び第１の導電層１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角α１及びβ１は、それぞれ基板面に対して第１の導電層１４２ａ及び第１の導電層１４２ｂの端部の側面のなす角であり、例えば３０°以上６０°以下であることが好ましい（図２（Ａ）参照）。
【００５４】
次に、第１の導電層１４２ａ、１４２ｂ、及び基板１００を覆うように、第２の導電膜１４５を形成する。第２の導電膜１４５の膜厚は、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１５ｎｍとする。
【００５５】
第２の導電膜１４５は、第１の導電膜と同様の材料、同様の成膜方法で形成することができる。つまり、第２の導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素やこれらの窒化物、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。また、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させた導電性の金属酸化物を用いても良い。
【００５６】
なお、第２の導電膜１４５の材料として、第１の導電層１４２ａ、１４２ｂよりも高抵抗な材料を用いることが好ましい。作製されるトランジスタ１６０のソース電極及びドレイン電極において、酸化物半導体層のチャネル形成領域と接する領域が、その他の領域よりも高抵抗となることで、ソース電極とドレイン電極の間の電界を緩和して短チャネル効果を抑制することができるためである。第２の導電膜１４５に用いる導電材料としては、例えば、窒化チタン、窒化タングステン、窒化タンタル、または窒化モリブデン等の金属窒化物を好ましく用いることができる。また、第２の導電膜１４５はソース電極またはドレイン電極の一部となり酸化物半導体層と接するから、第２の導電膜１４５には、酸化物半導体層との接触により化学反応しない材料を用いるのが望ましい。上述の金属窒化物は、この点においても好適である。
【００５７】
次いで、第２の導電膜１４５上に、絶縁膜１４３を膜厚５０ｎｍ乃至３００ｎｍ、好ましくは、１００ｎｍ乃至２００ｎｍで形成する（図２（Ａ）参照）。本実施の形態においては、絶縁膜１４３として、酸化シリコン膜を形成するものとする。なお、図１（Ｂ）においてトランジスタ１７０で示したように、絶縁膜１４３は必ずしも形成しなくてもよい。しかし、絶縁膜１４３を設ける場合には、後に形成されるソース電極またはドレイン電極と、酸化物半導体層との接触領域（接触面積など）の制御が容易になる。つまり、ソース電極またはドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。また、絶縁膜１４３を設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。
【００５８】
次いで、絶縁膜１４３上にマスクを形成し、該マスクを用いて絶縁膜１４３をエッチングすることにより、絶縁層１４３ａ、１４３ｂを形成する（図２（Ｂ）参照）。絶縁膜１４３のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。絶縁膜を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
【００５９】
次いで、絶縁膜１４３のエッチングに用いたマスクを用いて、第２の導電膜１４５をエッチングすることにより、第２の導電層１４５ａ、１４５ｂを形成する（図２（Ｃ）参照）。なお、第２の導電膜１４５をエッチングする前にマスクを除去し、絶縁層１４３ａ及び絶縁層１４３ｂをマスクとして用いて第２の導電膜１４５をエッチングしても良い。また、図１（Ｂ）のトランジスタ１７０で示したように、絶縁層を設けない場合は、第２の導電膜１４５上に直接マスクを形成して第２の導電膜をエッチングすればよい。また、第２の導電膜１４５のエッチングは、第２の導電層１４５ａ及び第２の導電層１４５ｂの端部がテーパー形状となるように行うことが好ましい。絶縁膜１４３を設ける場合は、絶縁層１４３ａ及び絶縁層１４３ｂの端部も同様にテーパー形状となるように行うことが好ましい。ここで、テーパー角α２及びβ２は、それぞれ基板面に対して第２の導電層１４５ａ、第２の導電層１４５ｂ、絶縁層１４３ａ、及び絶縁層１４３ｂの端部の側面のなす角であり、例えば３０°以上６０°以下であることが好ましい。
【００６０】
第２の導電膜１４５のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いるのが好ましい。第２の導電膜１４５のエッチングに用いるエッチングガスとしては、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）、四フッ化炭素（ＣＦ４）六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）等を用いることができ、これらのうちから複数を選択した混合ガスを用いてもよい。また、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ））、又は酸素等を添加しても良い。また、第２の導電膜１４５のエッチングは絶縁膜１４３のエッチングと同じガスを用いて連続的に行うことも可能である。
【００６１】
このエッチング工程によって、第１の導電層１４２ａ及び第２の導電層１４５ａが積層したソース電極と、第１の導電層１４２ｂ及び第２の導電層１４５ｂが積層したドレイン電極とが形成される。エッチングに用いるマスクを適宜調整することで、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域を有する第２の導電層１４５ａ、または、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域を有する第２の導電層１４５ｂを形成することができる。
【００６２】
なお、トランジスタ１６０のチャネル長（Ｌ）は、第２の導電層１４５ａの下端部と第２の導電層１４５ｂの下端部との間隔によって決定される。チャネル長（Ｌ）は、トランジスタ１６０の用途によって異なるが、例えば１０ｎｍ乃至１０００ｎｍ、好ましくは２０ｎｍ乃至４００ｎｍとすることができる。
【００６３】
なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合、絶縁膜１４３及び第２の導電膜１４５のエッチングに用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、十分に小さくすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００６４】
また、第２の導電層において、第１の導電層の端部よりチャネル長方向に伸長した領域は、後の酸化物半導体層及びゲート絶縁層形成工程において、被覆性を向上させる効果を奏する。第２の導電層１４５ａにおいて、第１の導電層１４２ａの端部よりチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＳ）と、第２の導電層１４５ｂにおいて、第１の導電層１４２ｂの端部よりチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＤ）と、は必ずしも同一ではない。しかし、例えばトランジスタ１６０を同一基板上に複数設ける場合、各トランジスタにおけるＬＳとＬＤとの合計の値は略一定となる。
【００６５】
次に、絶縁層１４３ａ、１４３ｂ、及び基板１００上に、酸化物半導体層１４４をスパッタ法によって形成する（図２（Ｄ）参照）。酸化物半導体層１４４の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１５ｎｍとする。形成された酸化物半導体層１４４は、第２の導電層１４５ａ及び第２の導電層１４５ｂと少なくともチャネル形成領域において接している。
【００６６】
ここで、第２の導電層１４５ａ、１４５ｂが、第１の導電層１４２ａ、１４２ｂの端部よりもチャネル長方向に伸長した領域を有することで、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができる。このため、酸化物半導体層１４４の被覆性を向上させ、段切れを防止することが可能である。
【００６７】
なお、作製されるトランジスタ１６０のソース電極及びドレイン電極は、第２の導電層１４５ａ及び第２の導電層１４５ｂの端部においてのみ、酸化物半導体層１４４と接している。これにより、ソース電極及びドレイン電極の上面においても酸化物半導体層と接する場合と比較して、その接触面積を大幅に低減することができる。このように、ソース電極及びドレイン電極と、酸化物半導体層１４４との接触面積を低減することで、接触界面におけるコンタクト抵抗を増大させることができ、ソース電極とドレイン電極の間の電界を緩和することができる。なお、開示する発明の技術思想は、ソース電極及びドレイン電極に高抵抗な領域を形成することにあるので、ソース電極及びドレイン電極は、厳密に第２の導電層１４５ａ及び第２の導電層１４５ｂの端部においてのみ酸化物半導体層１４４と接する必要はない。例えば、第２の導電層１４５ａ及び第２の導電層１４５ｂは、上面の一部において、酸化物半導体層１４４と接していても良い。
【００６８】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００６９】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００７０】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：非自然数）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：非自然数）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及びＭｎ、Ｇａ及びＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００７１】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットを用いることもできる。
【００７２】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
【００７３】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
【００７４】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００７５】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理物（ここでは、基板１００を含む構造体）を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
【００７６】
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１５ｎｍとする。このような厚さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００７７】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１４３ａ、１４３ｂの表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００７８】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【００７９】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【００８０】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【００８１】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【００８２】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００８３】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００８４】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００８５】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図２（Ｅ）参照）。ここで、第２の導電層１４５ａ、１４５ｂが、第１の導電層１４２ａ、１４２ｂの端部よりもチャネル長方向に伸長した領域を有することで、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができる。このため、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することが可能である。
【００８６】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００８７】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【００８８】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００８９】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【００９０】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。これにより、酸化物半導体層１４４中の水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。また、酸化物半導体層１４４のキャリア密度を、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）とすることができる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６０の室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。
【００９１】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４のチャネル形成領域と重畳する領域にゲート電極１４８を形成する（図２（Ｆ）参照）。ゲート電極１４８は、ゲート絶縁層１４６上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによって形成することができる。ゲート電極１４８となる導電膜は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極などの場合と同様であり、これらの記載を参酌できる。ただし、ゲート電極１４８の材料の仕事関数が酸化物半導体層１４４の電子親和力と同程度またはそれより小さいと、トランジスタを微細化した場合に、そのしきい値電圧がマイナスにシフトすることがある。よって、ゲート電極１４８には、酸化物半導体層１４４の電子親和力より大きい仕事関数を有する材料を用いるのが好ましい。このような材料としては、例えば、タングステン、白金、金、ｐ型の導電性を付与したシリコンなどがある。
【００９２】
以上により、酸化物半導体層１４４を用いたトランジスタ１６０が完成する。
【００９３】
〈トランジスタ１８０またはトランジスタ１９０の作製工程〉
次いで、図３（Ａ）乃至（Ｆ）を用いて、図１（Ｃ）に示すトランジスタ１８０の作製工程の一例について説明する。なお、図１（Ｄ）に示すトランジスタ１９０は、絶縁層１４３ａ、１４３ｂを有しない以外は、トランジスタ１８０の作製工程を参酌することができるため、詳細な記載を省略する。
【００９４】
基板１００上に、第２の導電膜１４５を成膜する。第２の導電膜１４５の膜厚は、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１５ｎｍとする。次いで、第２の導電膜１４５上に第１の導電膜を形成し、該第１の導電膜を選択的にエッチングして、第１の導電層１４２ａ、１４２ｂを形成する。その後、第１の導電層１４２ａ、１４２ｂ、及び第２の導電膜１４５上に、絶縁膜１４３を形成する（図３（Ａ）参照）。
【００９５】
なお、第２の導電膜上に第１の導電膜を成膜する場合には、第２の導電膜と第１の導電膜は、エッチングの選択比がとれる材料をそれぞれ選択するものとする。また、第２の導電膜は、第１の導電膜よりも高抵抗な材料を用いることが好ましい。本実施の形態においては、第２の導電膜１４５として窒化チタン膜を形成し、第１の導電膜としてタングステン膜またはモリブデン膜を形成し、四フッ化炭素（ＣＦ４）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガス、六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、または、六フッ化硫黄（ＳＦ６）と酸素（Ｏ２）との混合ガスを用いて第１の導電膜をエッチングすることで、第１の導電層１４２ａ、１４２ｂを形成するものとする。
【００９６】
また、図１（Ｄ）においてトランジスタ１９０で示したように、絶縁膜１４３は必ずしも形成しなくてもよいが、絶縁膜１４３を設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。
【００９７】
次いで、図２（Ｂ）で示した工程と同様に、絶縁膜１４３上にマスクを形成し、該マスクを用いて絶縁膜１４３をエッチングすることにより、絶縁層１４３ａ、１４３ｂを形成する（図３（Ｂ）参照）。
【００９８】
次いで、図２（Ｃ）で示した工程と同様に、絶縁層１４３ａ及び絶縁層１４３ｂのエッチングに用いたマスクを用いて第２の導電膜１４５をエッチングすることにより、第２の導電層１４５ａ、１４５ｂを形成する（図３（Ｃ）参照）。なお、第２の導電膜１４５をエッチングする前にマスクを除去し、絶縁層１４３ａ及び絶縁層１４３ｂをマスクとして用いて第２の導電膜１４５をエッチングしても良い。第２の導電膜１４５のエッチングに用いるエッチングガスとしては、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）、四フッ化炭素（ＣＦ４）六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）等を用いることができ、これらのうちから複数を選択した混合ガスを用いてもよい。また、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ））を添加しても良い。また、図１（Ｄ）のトランジスタ１９０で示したように、絶縁層を設けない場合は、第２の導電膜１４５上に直接マスクを形成して第２の導電膜をエッチングすればよい。
【００９９】
次いで、図２（Ｄ）で示した工程と同様に、絶縁層１４３ａ、１４３ｂ、及び基板１００上に、酸化物半導体層１４４をスパッタ法によって形成する（図３（Ｄ）参照）。形成された酸化物半導体層１４４は、第２の導電層１４５ａ及び第２の導電層１４５ｂと少なくともチャネル形成領域において接している。また、酸化物半導体層１４４に対しては、熱処理（第１の熱処理）を行うことが望ましい。
【０１００】
次いで、図２（Ｅ）で示した工程と同様に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図３（Ｅ）参照）。ゲート絶縁層１４６の形成後には、熱処理（第２の熱処理）を行うのが望ましい。
【０１０１】
次いで、図２（Ｆ）で示した工程と同様に、ゲート絶縁層１４６上において酸化物半導体層１４４のチャネル形成領域と重畳する領域にゲート電極１４８を形成する（図３（Ｆ）参照）。
【０１０２】
以上により、酸化物半導体層１４４を用いたトランジスタ１８０が完成する。
【０１０３】
本実施の形態において示すトランジスタ１６０、１７０、１８０、１９０では、第１の導電層及び第２の導電層が積層されたソース電極及びドレイン電極を含み、第２の導電層１４５ａ、１４５ｂは、第１の導電層１４２ａ、１４２ｂの端部よりもチャネル長方向に伸長した領域を有する。これによって、ソース電極及びドレイン電極の端部における段差を緩やかなものとすることができるため、酸化物半導体層１４４及びゲート絶縁層１４６の被覆性を向上し、接続不良の発生を抑制することができる。
【０１０４】
また、本実施の形態において示すトランジスタ１６０、１７０、１８０、１９０では、ソース電極またはドレイン電極において、チャネル形成領域と接する領域の近傍を高抵抗領域とすることで、ソース電極とドレイン電極の間の電界を緩和することができ、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。
【０１０５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなるため、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１０６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０７】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる、開示する発明の一態様に係る半導体装置の構成及びその作製工程について、図４及び図５を参照して説明する。
【０１０８】
〈半導体装置の構成例〉
図４に示すトランジスタ２８０は、半導体装置の構成の例である。トランジスタ２８０は、図１（Ｃ）に示すトランジスタ１８０と積層順が対応している。トランジスタ２８０とトランジスタ１８０の相違点は、第２の導電層２４５ａの第１の導電層２４２ａの端部からチャネル長方向に伸長した領域の上にサイドウォール絶縁層２５２ａが設けられ、第２の導電層２４５ｂの、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域の上にサイドウォール絶縁層２５２ｂが設けられている点である。
【０１０９】
図４に示すトランジスタ２８０は、基板２００上に、第２の導電層２４５ａ及び第１の導電層２４２ａが順に積層されたソース電極と、第２の導電層２４５ｂ及び第１の導電層２４２ｂが順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層２４３ａと、ドレイン電極上に設けられた絶縁層２４３ｂと、絶縁層２４３ａ及び絶縁層２４３ｂ上に設けられた酸化物半導体層２４４と、酸化物半導体層２４４上に設けられたゲート絶縁層２４６と、ゲート絶縁層２４６上に設けられたゲート電極２４８と、を有している。
【０１１０】
図４に示すトランジスタ２８０において、第２の導電層２４５ａは、第１の導電層２４２ａの端部からチャネル長方向に伸長した領域を有しており、第２の導電層２４５ａと酸化物半導体層２４４の少なくともチャネル形成領域とは接している。また、第２の導電層２４５ｂは、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域を有しており、第２の導電層２４５ｂと酸化物半導体層２４４の少なくともチャネル形成領域とは接している。
【０１１１】
より具体的には、第２の導電層２４５ａは、第１の導電層２４２ａの端部よりチャネル長方向（キャリアの流れる方向）にドレイン電極に向かって伸長した領域を有している。また、第２の導電層２４５ｂは、第１の導電層２４２ｂの端部よりチャネル長方向にソース電極に向かって伸長した領域を有している。
【０１１２】
さらに、図４に示すトランジスタ２８０は、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端部からチャネル長方向に伸長した領域上に、サイドウォール絶縁層２５２ａを有し、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域の上に、サイドウォール絶縁層２５２ｂを有している。サイドウォール絶縁層２５２ａは、酸化物半導体層２４４の少なくともチャネル形成領域、第２の導電層２４５ａ、第１の導電層２４２ａ、及び絶縁層２４３ａに接して設けられている。また、サイドウォール絶縁層２５２ａにおいて、酸化物半導体層２４４と接する領域の少なくとも一部は湾曲形状を有している。サイドウォール絶縁層２５２ｂは、酸化物半導体層２４４の少なくともチャネル形成領域、第２の導電層２４５ｂ、第１の導電層２４２ｂ、及び絶縁層２４３ｂに接して設けられている。また、サイドウォール絶縁層２５２ｂにおいて、酸化物半導体層２４４と接する領域の少なくとも一部は湾曲形状を有している。
【０１１３】
〈トランジスタ２８０の作製工程の例〉
次に、上記トランジスタ２８０の作製工程の例について、図５（Ａ）乃至（Ｆ）を参照して説明する。
【０１１４】
まず、基板２００上に第２の導電膜２４５を形成する。次いで、第２の導電膜２４５上に、第１の導電膜２４２を形成し、該第１の導電膜２４２上に絶縁膜２４３を形成する（図５（Ａ）参照）。
【０１１５】
ここで、基板２００は、実施の形態１で示した基板１００と同様の材料を用いることができる。また、第２の導電膜２４５は、実施の形態１で示した第２の導電膜１４５と同様の材料、成膜方法を用いて形成することができる。また、第１の導電膜２４２は、実施の形態１で示した第１の導電膜と同様の材料、成膜方法を用いて形成することができる。以上の詳細については、実施の形態１の記載を参酌することができる。
【０１１６】
ただし、第１の導電膜２４２と、第２の導電膜２４５とは、エッチング選択比が確保される材料を用いる。本実施の形態においては、第２の導電膜２４５として窒化チタン膜を形成し、第１の導電膜２４２としてタングステン膜またはモリブデン膜を形成するものとする。
【０１１７】
次いで、絶縁膜２４３上にマスクを形成し、該マスクを用いて絶縁膜２４３をエッチングすることにより、絶縁層２４３ａ、２４３ｂを形成する。絶縁膜２４３のエッチングには、ウェットエッチングまたはドライエッチングを用いることができ、ウェットエッチングとドライエッチングを組み合わせて用いてもよい。絶縁膜を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するものとする。ただし、トランジスタのチャネル長（Ｌ）を微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガス、又は、四フッ化炭素（ＣＦ４）と水素の混合ガス等を用いることができ、希ガス（ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ））、一酸化炭素、又は二酸化炭素等を添加しても良い。
【０１１８】
次いで、絶縁膜２４３のエッチングに用いたマスクを用いて、第１の導電膜２４２をエッチングすることにより、第１の導電層２４２ａ、２４２ｂを形成する（図５（Ｂ）参照）。なお、第１の導電膜２４２をエッチングする際には、第２の導電膜２４５とのエッチングの選択比が確保されるエッチング材料を用いる。また、第１の導電膜２４２をエッチングする前にマスクを除去し、絶縁層２４３ａ及び絶縁層２４３ｂをマスクとして用いて第１の導電膜２４２をエッチングしても良い。
【０１１９】
本実施の形態においては、第１の導電膜２４２をエッチングするためのエッチングガスとして四フッ化炭素（ＣＦ４）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合ガス、六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス、または、六フッ化硫黄（ＳＦ６）と酸素（Ｏ２）との混合ガスを用いるものとする。
【０１２０】
絶縁層２４３ａ、絶縁層２４３ｂを設けることで、後に形成されるソース電極及びドレイン電極と、酸化物半導体層との接触領域（接触面積など）の制御が容易になる。つまり、ソース電極及びドレイン電極の抵抗の制御が容易になり、短チャネル効果の抑制を効果的に行うことができる。また、絶縁層２４３ａ、絶縁層２４３ｂを設けることにより、後に形成されるゲート電極と、ソース電極及びドレイン電極と、の間の寄生容量を低減することが可能である。
【０１２１】
次に、絶縁層２４３ａ、２４３ｂ、及び、露出した第２の導電膜２４５を覆うように絶縁膜２５２を形成する（図５（Ｃ）参照）。絶縁膜２５２は、ＣＶＤ法やスパッタリング法を用いて形成することができる。また、絶縁膜２５２は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である。また、絶縁膜２５２は、単層構造としても良いし、積層構造としても良い。
【０１２２】
次に、第２の導電膜２４５の露出した領域（第１の導電層２４２ａと第１の導電層２４２ｂの間の領域）上に、サイドウォール絶縁層２５２ａ、２５２ｂを形成する（図５（Ｄ）参照）。サイドウォール絶縁層２５２ａ、２５２ｂは、絶縁膜２５２に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
【０１２３】
次に、サイドウォール絶縁層２５２ａ、２５２ｂをマスクとして第２の導電膜２４５を選択的にエッチングし、第２の導電層２４５ａ、２４５ｂを形成する（図５（Ｅ）参照）。このエッチング工程によって、第２の導電層２４５ａ及び第１の導電層２４２ａが積層したソース電極と、第２の導電層２４５ｂ及び第１の導電層２４２ｂが積層したドレイン電極とが形成される。なお、第２の導電膜２４５のエッチングは、サイドウォール絶縁層２５２ａ、２５２ｂをマスクとして用いること以外は、実施の形態１で図２（Ｃ）を用いて示した方法と同様の方法で行うことができる。
【０１２４】
トランジスタ２８０のチャネル長（Ｌ）は、第２の導電層２４５ａの下端部と第２の導電層２４５ｂの下端部との間隔によって決定される。チャネル長（Ｌ）は、トランジスタ２８０の用途によって異なるが、例えば１０ｎｍ乃至１０００ｎｍ、好ましくは２０ｎｍ乃至４００ｎｍとすることができる。
【０１２５】
なお、本実施の形態で示すトランジスタの作製工程では、サイドウォール絶縁層２５２ａまたは２５２ｂを用いて第２の導電膜２４５をエッチングしている。このため、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端部からチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＳ）と、サイドウォール絶縁層２５２ａの底面におけるチャネル長方向の長さは略一致している。同様に、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域のチャネル長方向の長さ（ＬＤ）と、サイドウォール絶縁層２５２ｂの底面におけるチャネル長方向の長さは略一致している。サイドウォール絶縁層２５２ａ、２５２ｂは、絶縁膜２５２のエッチング処理によって自己整合的に形成されるため、上記（ＬＳ）または（ＬＤ）は、絶縁膜２５２の膜厚によって決定される。つまり、絶縁膜２５２の膜厚を制御することで、トランジスタ２８０のチャネル長（Ｌ）を微細に調整することができる。例えば、トランジスタ２８０のチャネル長（Ｌ）を、マスク形成のための露光装置の最小加工寸法より微細に調整することもできる。このため、トランジスタ２８０の所望のチャネル長（Ｌ）及び、第１の導電層２４２ａ、２４２ｂの加工に用いる露光装置の解像度等に応じて、絶縁膜２５２の膜厚を決定すればよい。
【０１２６】
次に、絶縁層２４３ａ、２４３ｂ、サイドウォール絶縁層２５２ａ、２５２ｂを覆い、且つ、第２の導電層２４５ａ及び第２の導電層２４５ｂに接するように酸化物半導体層２４４を形成し、酸化物半導体層２４４上にゲート絶縁層２４６を形成する。その後、ゲート絶縁層２４６上において、トランジスタ２８０のチャネル形成領域となる領域と重畳する領域にゲート電極２４８を形成する（図５（Ｆ）参照）。
【０１２７】
酸化物半導体層２４４は、実施の形態１で示した酸化物半導体層１４４と同様の材料、方法により形成することができる。また、酸化物半導体層２４４に対しては、熱処理（第１の熱処理）を行うことが望ましい。詳細については、実施の形態１の記載を参酌することができる。
【０１２８】
ゲート絶縁層２４６は、実施の形態１で示したゲート絶縁層１４６と同様の材料、方法により形成することができる。また、ゲート絶縁層２４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行うのが望ましい。詳細については、実施の形態１の記載を参酌することができる。
【０１２９】
ゲート電極２４８は、ゲート絶縁層２４６上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによって形成することができる。ゲート電極２４８は、実施の形態１で示したゲート電極１４８と同様の材料、方法により形成することができる。
【０１３０】
なお、トランジスタ２８０のソース電極は、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端部よりもチャネル長方向に伸長した領域の端部で、酸化物半導体層２４４と接している。また、ドレイン電極は、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端部よりもチャネル長方向に伸長した領域の端部で、酸化物半導体層２４４と接している。このように、第１の導電層２４２ａ、２４２ｂよりも膜厚の小さい第２の導電層２４５ａ、２４５ｂの端部において酸化物半導体層２４４と接することで、ソース電極及びドレイン電極と酸化物半導体層２４４との接触面積を低減することができるため、接触界面におけるコンタクト抵抗を増大させることができる。したがって、トランジスタ２８０のチャネル長（Ｌ）を短くしても、ソース電極とドレイン電極の間の電界を緩和して短チャネル効果を抑制することができる。加えて、第２の導電層を第１の導電層よりも高抵抗な材料を用いて作製すると、より効果的にコンタクト抵抗を高めることができるため、好ましい。なお、開示する発明の技術思想は、ソース電極及びドレイン電極に高抵抗な領域を形成することにあるので、ソース電極及びドレイン電極は、厳密に第２の導電層２４５ａ及び第２の導電層２４５ｂの端部においてのみ酸化物半導体層２４４と接する必要はない。
【０１３１】
以上により、酸化物半導体層２４４を用いたトランジスタ２８０を作製することができる。
【０１３２】
本実施の形態に示すトランジスタ２８０のチャネル長（Ｌ）は、サイドウォール絶縁層２５２ａ、２５２ｂを形成するための絶縁膜２５２の膜厚によって微細に制御することができる。よって、該絶縁膜２５２の膜厚を適宜設定することにより、トランジスタ２８０のチャネル長（Ｌ）を縮小し、容易に半導体装置の微細化を図ることができる。
【０１３３】
本実施の形態に示すトランジスタ２８０は、第２の導電層２４５ａにおいて、第１の導電層２４２ａの端部からチャネル長方向に伸長した領域、及び、第２の導電層２４５ｂにおいて、第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域に、サイドウォール絶縁層２５２ａ及びサイドウォール絶縁層２５２ｂがそれぞれ設けられる。これにより、酸化物半導体層２４４、ゲート絶縁層２４６の被覆性を向上し、接続不良などの発生を抑制することができる。
【０１３４】
さらに、本実施の形態に示すトランジスタ２８０は、第２の導電層２４５ａに第１の導電層２４２ａの端部からチャネル長方向に伸長した領域を設け、且つ、第２の導電層２４５ｂに第１の導電層２４２ｂの端部からチャネル長方向に伸長した領域を設けて、酸化物半導体層２４４のチャネル形成領域と接する領域の近傍を高抵抗領域とする。これにより、ソース電極とドレイン電極の間の電界を緩和して、しきい値電圧低下などの短チャネル効果を抑制することができる。
【０１３５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、トランジスタを用いた半導体装置の占める面積が小さくなるため、基板あたりの半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１３６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３７】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図６を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１３８】
図６（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３００のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３１０のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極またはドレイン電極の他方は、容量素子３２０の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０の電極の他方は電気的に接続されている。
【０１３９】
ここで、トランジスタ３１０には、実施の形態１及び実施の形態２の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ３１０をオフ状態とすることで、トランジスタ３００のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子３２０を有することにより、トランジスタ３００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１４０】
なお、トランジスタ３００については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０１４１】
また、図６（Ｂ）に示すように、容量素子３２０を設けない構成とすることも可能である。
【０１４２】
図６（Ａ−１）に示す半導体装置では、トランジスタ３００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１４３】
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ３１０がオン状態となる電位にして、トランジスタ３１０をオン状態とする。これにより、第３の配線の電位が、トランジスタ３００のゲート電極、及び容量素子３２０に与えられる。すなわち、トランジスタ３００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ３１０がオフ状態となる電位にして、トランジスタ３１０をオフ状態とすることにより、トランジスタ３００のゲート電極に与えられた電荷が保持される（保持）。
【０１４４】
トランジスタ３１０のオフ電流は極めて小さいから、トランジスタ３００のゲート電極の電荷は長時間にわたって保持される。
【０１４５】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３００のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ３００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１４６】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ３００がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ３００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ３００がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ３００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１４７】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ３１０がオン状態となる電位にして、トランジスタ３１０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ３００のゲート電極及び容量素子３２０に与えられる。その後、第４の配線の電位を、トランジスタ３１０がオフ状態となる電位にして、トランジスタ３１０をオフ状態とすることにより、トランジスタ３００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１４８】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１４９】
なお、トランジスタ３１０のソース電極またはドレイン電極は、トランジスタ３００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ３１０のソース電極またはドレイン電極とトランジスタ３００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ３１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ３１０のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ３１０のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ３１０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１５０】
例えば、トランジスタ３１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子３２０の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１５１】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１５２】
図６（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして、図６（Ａ−２）のように考えることが可能である。つまり、図６（Ａ−２）では、トランジスタ３００及び容量素子３２０が、それぞれ、抵抗及び容量を含んで構成されると考えていることになる。Ｒ１及びＣ１は、それぞれ、容量素子３２０の抵抗値及び容量値であり、抵抗値Ｒ１は、容量素子３２０を構成する絶縁層による抵抗値に相当する。また、Ｒ２及びＣ２は、それぞれ、トランジスタ３００の抵抗値及び容量値であり、抵抗値Ｒ２はトランジスタ３００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０１５３】
トランジスタ３１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ３１０のゲートリークが十分に小さい条件において、Ｒ１及びＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ３１０のオフ電流によって決定されることになる。
【０１５４】
逆に、当該条件を満たさない場合には、トランジスタ３１０のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ３１０のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０１５５】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
【０１５６】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１及びＲ２は、トランジスタ３００のゲート絶縁層や容量素子３２０の絶縁層によって制御される。Ｃ１及びＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１５７】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０１５８】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１０４〜１０５回程度）という別の問題も生じる。
【０１５９】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０１６０】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性及び信頼性を有することになる。
【０１６１】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。
【０１６２】
なお、容量素子３２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ３００においてゲート容量を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子３２０を構成する絶縁層の面積Ｓ１と、トランジスタ３００においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）（望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上））を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、Ｓ１を小さくしつつ、Ｃ１をＣ２以上とすることが容易である。具体的には、例えば、容量素子３２０を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ３００においてゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０１６３】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【０１６４】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０１６５】
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソース電極とドレイン電極間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。
【０１６６】
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは、１ｚＡ（１×１０−２１Ａ）以下である。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
【０１６７】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【０１６８】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
【０１６９】
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたフローティングゲート部ＦＧに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、フローティングゲート部ＦＧに所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、フローティングゲート部ＦＧに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）することが可能となり、半導体装置の消費電力を十分に低減することができる。
【０１７０】
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下である。
【０１７１】
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さくすることが可能であり、半導体装置においてメモリセルを高密度で配置することができる。
【０１７２】
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（トンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣化が不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み用トランジスタのスイッチング動作により情報の書き込みがなされるため、ゲート絶縁膜の劣化の問題がない。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明の一態様に係るメモリセルは、１×１０９回（１０億回）以上の書き込み後であっても、電流−電圧特性に劣化が見られない。
【０１７３】
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタを用いる場合、酸化物半導体は一般にエネルギーギャップが大きく（例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の場合３．０〜３．５ｅＶ）熱励起キャリアが極めて少ないこともあり、例えば、１５０℃もの高温環境下でもメモリセルの電流−電圧特性に劣化が見られない。
【０１７４】
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、１５０℃の高温であっても特性の劣化を起こさず、且つ１５０℃でのオフ電流が１００ｚＡ以下と極めて小さいという優れた特性を有すること見出した。本実施の形態では、このような優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来にない特徴を有する半導体装置を提供するものである。
【０１７５】
開示する発明の一態様により、酸化物半導体を用いたトランジスタにおいて、不良を抑制しつつ、または良好な特性を維持しつつ、微細化を達成することができる。そして、このようなトランジスタを用いることにより、上述のような優れた記憶装置を、高度に集積化することができるのである。
【０１７６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７７】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７及び図８を用いて説明する。
【０１７８】
図７（Ａ）及び図７（Ｂ）は、図６（Ａ−１）に示す半導体装置（以下、メモリセル４００とも記載する）を複数用いて形成される半導体装置の回路図である。図７（Ａ）は、メモリセル４００が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図７（Ｂ）は、メモリセル４００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１７９】
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬと、複数のメモリセル４００（１、１）〜４００（ｍ、１）が、縦ｍ個（行）×横１個（列）に配置されている。なお、図７（Ａ）では、ソース線ＳＬ及びビット線ＢＬを１本ずつ有する構成となっているが、これに限られない。ソース線ＳＬ及びビット線ＢＬをｎ本有することで、縦ｍ個（行）×横ｎ個（列）のメモリセルアレイを有する構成としてもよい。
【０１８０】
各メモリセル４００において、トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極またはドレイン電極の一方と、容量素子３２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３２０の電極の他方は電気的に接続されている。
【０１８１】
また、メモリセル４００が有するトランジスタ３００のソース電極は、隣接するメモリセル４００のトランジスタ３００のドレイン電極と電気的に接続され、メモリセル４００が有するトランジスタ３００のドレイン電極は、隣接するメモリセル４００のトランジスタ３００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル４００が有するトランジスタ３００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル４００が有するトランジスタ３００のソース電極は、ソース線と電気的に接続される。
【０１８２】
図７（Ａ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ３１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ３１０をオン状態にする。これにより、指定した行のトランジスタ３００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該トランジスタ３００のゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０１８３】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ３００のゲート電極に与えられた電荷によらず、トランジスタ３００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ３００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３００のゲート電極が有する電荷によって、トランジスタ３００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ３００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ３００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０１８４】
図７（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬ及び第１信号線Ｓ１と、ｍ本の第２信号線Ｓ２及びワード線ＷＬと、複数のメモリセル４００（１、１）〜４００（ｍ、ｎ）が、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ４１０を有する。各トランジスタ３００のゲート電極と、トランジスタ３１０のソース電極またはドレイン電極の一方と、容量素子３２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ３００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ３００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３２０の電極の他方は電気的に接続されている。
【０１８５】
図７（Ｂ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ３００のゲート電極に与えられた電荷によらず、トランジスタ３００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ３００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３００のゲート電極が有する電荷によって、トランジスタ３００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ３００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０１８６】
なお、上記においては、各メモリセル４００に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ３００のゲート電極に与える電位を３以上用意して、各メモリセル４００が保持する情報量を増加させても良い。例えば、トランジスタ３００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０１８７】
次に、図７に示す半導体装置などに用いることができる読み出し回路の一例について図８を用いて説明する。
【０１８８】
図８（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
【０１８９】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０１９０】
メモリセル４００は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル４００のトランジスタ３００がオン状態の場合には低抵抗状態となり、選択したメモリセル４００のトランジスタ３００がオフ状態の場合には高抵抗状態となる。
【０１９１】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプは端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。
【０１９２】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０１９３】
図８（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
【０１９４】
図８（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１及びＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａ及び出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。
【０１９５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９６】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４で説明した半導体装置を電子機器に適用する場合について、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、実施の形態１乃至実施の形態４で説明した半導体装置を適用する場合について説明する。
【０１９７】
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが実現される。
【０１９８】
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯情報端末が実現される。
【０１９９】
図９（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２３の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞれ表示部６２５及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接続されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐体６２３の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた電子書籍が実現される。
【０２００】
図９（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されている。さらに、筐体６４０と筐体６４１は、スライドし、図９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、操作キー６４５、ポインティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロット６５０などを備えている。また、アンテナは、筐体６４１に内蔵されている。筐体６４０と筐体６４１の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯電話機が実現される。
【０２０１】
図９（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体６６１内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。
【０２０２】
図９（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド６７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるスイッチや、リモコン操作機６８０により行うことができる。筐体６７１及びリモコン操作機６８０には、先の実施の形態に示す微細化された半導体装置が搭載されている。そのため、高速動作、低消費電力、といった特徴を備えたテレビジョン装置が実現される。
【０２０３】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器が実現される。
【実施例１】
【０２０４】
本実施例では、発明の一態様に係る半導体装置の特性について、計算機を用いて検証した結果について図１０乃至図１３を用いて説明する。具体的には、異なるチャネル長Ｌを有するトランジスタの特性について比較した。なお、計算には、デバイスシミュレーションソフトＡｔｌａｓ（Ｓｉｌｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ社製）を用いた。
【０２０５】
計算に用いたトランジスタの構造を、図１０に示す。図１０（Ａ）は本発明の一態様に係る構造（ソース電極またはドレイン電極の一部を伸長させた構造）であり、図１０（Ｂ）は、比較のための構造（ソース電極またはドレイン電極の一部を伸長させていない構造）である。
【０２０６】
計算に用いたトランジスタの詳細について説明する。図１０（Ａ）に示すトランジスタは、第１の導電層７４２ａ（材質：チタン、厚さ：１００ｎｍ）及び第２の導電層７４５ａ（材質：窒化チタン、厚さ：任意）が順に積層されたソース電極と、第１の導電層７４２ｂ（材質：チタン、厚さ：１００ｎｍ）及び第２の導電層７４５ｂ（材質：窒化チタン、厚さ：任意）が順に積層されたドレイン電極と、ソース電極上に設けられた絶縁層７４３ａ（材質：酸化シリコン、厚さ：１００ｎｍ）と、ドレイン電極上に設けられた絶縁層７４３ｂ（材質：酸化シリコン、厚さ：１００ｎｍ）と、絶縁層７４３ａ及び絶縁層７４３ｂ上に設けられた酸化物半導体層７４４（材質：Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体、厚さ：１０ｎｍ）と、酸化物半導体層７４４上に設けられたゲート絶縁層７４６（材質：酸化ハフニウム、厚さ：１０ｎｍ）と、ゲート絶縁層７４６上に設けられたゲート電極７４８（材質：タングステン）を有する。
【０２０７】
図１０（Ａ）に示すトランジスタにおいて、第２の導電層７４５ａは、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域を有しており（つまり、第２の導電層７４５ａの端部は、第１の導電層７４２ａの端部よりチャネル形成領域に近い）、第２の導電層７４５ａの端部は、酸化物半導体層７４４のチャネル形成領域と接している。同様に、第２の導電層７４５ｂは、第１の導電層７４２ｂの端部よりチャネル長方向に伸長した領域を有しており（つまり、第２の導電層７４５ｂの端部は、第１の導電層７４２ｂの端部よりチャネル形成領域に近い）、第２の導電層７４５ｂの端部は、酸化物半導体層７４４のチャネル形成領域と接している。
【０２０８】
図１０（Ｂ）に示すトランジスタは、導電層７５２ａでなるソース電極（材質：窒化チタン、厚さ：１００ｎｍ）及び導電層７５２ｂでなるドレイン電極（材質：窒化チタン、厚さ：１００ｎｍ）と、ソース電極及びドレイン電極上に設けられた酸化物半導体層７４４（材質：Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体、厚さ：１０ｎｍ）と、酸化物半導体層７４４上に設けられたゲート絶縁層７４６（材質：酸化ハフニウム、厚さ：１０ｎｍ）と、ゲート絶縁層７４６上に設けられたゲート電極７４８（材質：タングステン）を有する。
【０２０９】
図１０（Ａ）と図１０（Ｂ）の相違は、上述の第２の導電層７４５ａにおける、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域、及び、第２の導電層７４５ｂにおける、第１の導電層７４２ｂの端部よりチャネル長方向に伸長した領域の有無、ソース電極上の絶縁層及びドレイン電極上の絶縁層の有無である。
【０２１０】
図１０（Ａ）において、第２の導電層７４５ａにおける、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域（第２の導電層でなる領域）は、他の領域（第１の導電層と第２の導電層の積層でなる領域）と比較して電極の厚さが小さい。つまり、電荷の流れに垂直な断面の面積が小さくなっている。抵抗は断面積に反比例するから、第２の導電層７４５ａにおける、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域は、他の領域と比較して抵抗が高いということができる。第２の導電層７４５ｂについても同様のことがいえる。以下、本実施例において、第２の導電層７４５ａにおける、第１の導電層７４２ａの端部よりチャネル長方向に伸長した領域、及び、第２の導電層７４５ｂにおける、第１の導電層７４２ｂの端部よりチャネル長方向に伸長した領域を高抵抗領域（ＨＲＲ：Ｈｉｇｈ−Ｒｅｓｉｓｔａｎｃｅ Ｒｅｇｉｏｎ）と記載する。
【０２１１】
また、図１０（Ａ）において、ソース電極の上部は絶縁層７４３ａに覆われており、ドレイン電極の上部は絶縁層７４３ｂに覆われているため、ソース電極やドレイン電極と、酸化物半導体層７４４の接触面積は非常に小さくなっている（ここでは、第２の導電層の端部のみが接する）。つまり、ソース電極やドレイン電極は、チャネル形成領域と接する領域の近傍において、他の領域よりも高抵抗になっていることになる。
【０２１２】
上述の構成（図１０（Ａ）、及び図１０（Ｂ））において、チャネル長Ｌを変更して、トランジスタのしきい値電圧Ｖｔｈがどのような挙動を示すかを調査した。チャネル長Ｌとしては、２０ｎｍ、３０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍ、４００ｎｍの６条件を採用した。
【０２１３】
また、第２の導電層の厚さを変更してしきい値電圧Ｖｔｈの挙動を調査した。第２の導電層の厚さとしては、３ｎｍ、１０ｎｍ、５０ｎｍ、１００ｎｍの４条件を採用した。
【０２１４】
ソース電極とドレイン電極の間の電圧Ｖｄｓは、１Ｖとした。また、高抵抗領域のチャネル長方向の長さは０．３μｍとした。
【０２１５】
計算に用いたパラメータは以下の通りである。
１．Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（酸化物半導体層の材料）
バンドギャップＥｇ：３．１５ｅＶ、電子親和力χ：４．３ｅＶ、比誘電率：１５、電子移動度：１０ｃｍ２／Ｖｓ、伝導帯の実効状態密度：５×１０１８ｃｍ−３
２．窒化チタン（ソース電極及びドレイン電極の材料）
仕事関数φＭ：３．９ｅＶ、抵抗率ρ：２．２×１０−４Ω・ｃｍ
３．酸化ハフニウム（ゲート絶縁層の材料）
比誘電率：１５
４．タングステン（ゲート電極の材料）
仕事関数φＭ：４．９ｅＶ
【０２１６】
計算結果を図１１乃至図１３に示す。図１１乃至図１３において、横軸はチャネル長Ｌ（ｎｍ）を、縦軸はしきい値電圧のシフト量ΔＶｔｈ（Ｖ）を、それぞれ示している。なお、ΔＶｔｈは、チャネル長Ｌ＝４００ｎｍのしきい値電圧を基準に算出したものである。
【０２１７】
図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）は図１０（Ａ）に示す構造の計算結果であり、図１１（Ａ）は、第２の導電層の厚さが１００ｎｍ、図１１（Ｂ）は、第２の導電層の厚さが５０ｎｍ、図１２（Ａ）は、第２の導電層の厚さが１０ｎｍ、図１２（Ｂ）は、第２の導電層の厚さが３ｎｍ、の場合をそれぞれ示している。また、図１３は図１０（Ｂ）に示す構造の計算結果である。
【０２１８】
図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）の比較により、第２の導電層が薄くなるほど、しきい値電圧のマイナスシフトが抑制されるのが分かる。また、図１１（Ａ）と図１３の比較により、ソース電極やドレイン電極を覆う絶縁層を設ける場合には、Ｖｔｈのマイナスシフトが抑制されるのが分かる。これらはいずれも、ソース電極やドレイン電極と酸化物半導体層の接触面積を縮小し、抵抗を増大させることにより、短チャネル効果を抑制できることを示唆するものである。
【０２１９】
さらに上述の結果より、半導体層と接する領域の近傍において、ソース電極やドレイン電極の抵抗が高くなっていれば、短チャネル効果抑制の効果を得ることができるということもできる。
【０２２０】
以上より、ソース電極及びドレイン電極のチャネル形成領域と接する領域近傍を高抵抗にする（具体的には、例えば、ソース電極及びドレイン電極の一部の断面積を小さくする、ソース電極及びドレイン電極の上部を覆う絶縁層を形成して酸化物半導体層との接触面積を小さくする）ことで、しきい値電圧のマイナスシフトが抑制されることが理解される。これは、ソース電極とドレイン電極の間の電界強度が緩和されることに起因するものである。このように、開示する発明の一態様によって、しきい値電圧低下などの短チャネル効果を抑制できることが示された。
【符号の説明】
【０２２１】
１００ 基板
１４２ａ 第１の導電層
１４２ｂ 第１の導電層
１４３ 絶縁膜
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４５ 導電膜
１４５ａ 第２の導電層
１４５ｂ 第２の導電層
１４６ ゲート絶縁層
１４８ ゲート電極
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
１９０ トランジスタ
２００ 基板
２４２ 導電膜
２４２ａ 第１の導電層
２４２ｂ 第１の導電層
２４３ 絶縁膜
２４３ａ 絶縁層
２４３ｂ 絶縁層
２４４ 酸化物半導体層
２４５ 導電膜
２４５ａ 第２の導電層
２４５ｂ 第２の導電層
２４６ ゲート絶縁層
２４８ ゲート電極
２５２ 絶縁膜
２５２ａ サイドウォール絶縁層
２５２ｂ サイドウォール絶縁層
２８０ トランジスタ
３００ トランジスタ
３１０ トランジスタ
３２０ 容量素子
４００ メモリセル
４１０ メモリセルアレイ
６０１ 筐体
６０２ 筐体
６０３ 表示部
６０４ キーボード
６１１ 本体
６１２ スタイラス
６１３ 表示部
６１４ 操作ボタン
６１５ 外部インターフェイス
６２０ 電子書籍
６２１ 筐体
６２３ 筐体
６２５ 表示部
６２７ 表示部
６３１ 電源
６３３ 操作キー
６３５ スピーカー
６３７ 軸部
６４０ 筐体
６４１ 筐体
６４２ 表示パネル
６４３ スピーカー
６４４ マイクロフォン
６４５ 操作キー
６４６ ポインティングデバイス
６４７ カメラ用レンズ
６４８ 外部接続端子
６４９ 太陽電池セル
６５０ 外部メモリスロット
６６１ 本体
６６３ 接眼部
６６４ 操作スイッチ
６６５ 表示部
６６６ バッテリー
６６７ 表示部
６７０ テレビジョン装置
６７１ 筐体
６７３ 表示部
６７５ スタンド
６８０ リモコン操作機
７４２ａ 第１の導電層
７４２ｂ 第１の導電層
７４３ａ 絶縁層
７４３ｂ 絶縁層
７４４ 酸化物半導体層
７４５ａ 第２の導電層
７４５ｂ 第２の導電層
７４６ ゲート絶縁層
７４８ ゲート電極
７５２ａ 導電層
７５２ｂ 導電層
【特許請求の範囲】
【請求項１】
酸化物半導体層と、
前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記酸化物半導体層と重なるゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記ソース電極または前記ドレイン電極は、第１の導電層と、前記第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層と、を含む半導体装置。
【請求項２】
前記第１の導電層及び前記第２の導電層はテーパー形状である請求項１に記載の半導体装置。
【請求項３】
前記第２の導電層の前記領域の上にサイドウォール絶縁層を有する請求項１または請求項２に記載の半導体装置。
【請求項４】
酸化物半導体層と、
前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記酸化物半導体層と重なるゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記ソース電極及び前記ドレイン電極は、第１の導電層と、前記第１の導電層よりも高抵抗である第２の導電層と、を含み、前記第２の導電層において、前記酸化物半導体層と接する半導体装置。
【請求項５】
酸化物半導体層と、
前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記酸化物半導体層と重なるゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記ソース電極及び前記ドレイン電極は、第１の導電層と、前記第１の導電層よりも高抵抗である第２の導電層と、を含み、前記第２の導電層及び前記第１の導電層において、前記酸化物半導体層と接する半導体装置。
【請求項６】
前記第２の導電層は、金属の窒化物である請求項１乃至請求項５のいずれか一に記載の半導体装置。
【請求項７】
前記第２の導電層の膜厚は５ｎｍ乃至１５ｎｍである請求項１乃至請求項６のいずれか一に記載の半導体装置。
【請求項８】
チャネル形成領域を含む酸化物半導体層と、
前記チャネル形成領域と接するソース電極及びドレイン電極と、
前記チャネル形成領域と重なるゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記ソース電極または前記ドレイン電極において、前記酸化物半導体層の前記チャネル形成領域と接する領域は、その他の領域よりも高抵抗である半導体装置。
【請求項９】
前記ソース電極または前記ドレイン電極は、その端部において前記酸化物半導体層と接し、かつ、前記ソース電極または前記ドレイン電極と、前記酸化物半導体層との間に絶縁層を有する請求項１乃至請求項８のいずれか一に記載の半導体装置。
【請求項１】
酸化物半導体層と、
前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記酸化物半導体層と重なるゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記ソース電極または前記ドレイン電極は、第１の導電層と、前記第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層と、を含む半導体装置。
【請求項２】
前記第１の導電層及び前記第２の導電層はテーパー形状である請求項１に記載の半導体装置。
【請求項３】
前記第２の導電層の前記領域の上にサイドウォール絶縁層を有する請求項１または請求項２に記載の半導体装置。
【請求項４】
酸化物半導体層と、
前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記酸化物半導体層と重なるゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記ソース電極及び前記ドレイン電極は、第１の導電層と、前記第１の導電層よりも高抵抗である第２の導電層と、を含み、前記第２の導電層において、前記酸化物半導体層と接する半導体装置。
【請求項５】
酸化物半導体層と、
前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記酸化物半導体層と重なるゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記ソース電極及び前記ドレイン電極は、第１の導電層と、前記第１の導電層よりも高抵抗である第２の導電層と、を含み、前記第２の導電層及び前記第１の導電層において、前記酸化物半導体層と接する半導体装置。
【請求項６】
前記第２の導電層は、金属の窒化物である請求項１乃至請求項５のいずれか一に記載の半導体装置。
【請求項７】
前記第２の導電層の膜厚は５ｎｍ乃至１５ｎｍである請求項１乃至請求項６のいずれか一に記載の半導体装置。
【請求項８】
チャネル形成領域を含む酸化物半導体層と、
前記チャネル形成領域と接するソース電極及びドレイン電極と、
前記チャネル形成領域と重なるゲート電極と、
前記酸化物半導体層と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、
前記ソース電極または前記ドレイン電極において、前記酸化物半導体層の前記チャネル形成領域と接する領域は、その他の領域よりも高抵抗である半導体装置。
【請求項９】
前記ソース電極または前記ドレイン電極は、その端部において前記酸化物半導体層と接し、かつ、前記ソース電極または前記ドレイン電極と、前記酸化物半導体層との間に絶縁層を有する請求項１乃至請求項８のいずれか一に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１７１７２１（Ｐ２０１１−１７１７２１Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１１−８１３３（Ｐ２０１１−８１３３）
【出願日】平成２３年１月１８日（２０１１．１．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２３年１月１８日（２０１１．１．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]