【課題】ＳＯＩ基板を用いることなく、絶縁体上に配置された電界効果型トランジスタ下にバックゲート電極を形成する。
【解決手段】半導体基板１１上に第１半導体層１２および第２半導体層１３を形成した後、第１半導体層１２をエッチング除去することで半導体基板１１と第２半導体層１３との間に空洞部２０を形成し、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を形成してから、空洞部２０内に埋め込み導電体層３０を形成する。 （もっと読む）

【課題】 有機半導体層を用いた半導体装置では、各電極の位置合わせとコストの両観点を両立する製造方法が無かった。印刷法では位置ずれが生じるため、絶縁膜を介して下部電極と上部電極が良く位置合せされた電極基板を形成できなかった。位置合わせのためにフォトマスクを使用すると、飛躍的にコストが向上した。
【解決手段】 本発明は、下部電極と、上部電極との位置あわせを自己整合的に行ない、印刷法を用いても位置ずれが発生しない。この為、有機半導体を用いたフレキシブル基板などの半導体装置が印刷法を用いて安価に形成できる。 （もっと読む）

【課題】金属半導体化合物からなるゲート電極の抵抗ばらつきの発生を抑制できる半導体装置の製造方法を実現すること。
【解決手段】半導体装置の製造方法は、半導体基板２００上にゲート絶縁膜２０１を形成する工程と、前記ゲート絶縁膜上に、金属と半導体との化合物からなり、所定のゲート長を有するゲート電極２０６を形成する工程とを含む半導体装置の製造方法であって、前記ゲート電極２０６を形成する工程は、平均粒径が前記所定のゲート長に対応した所定値以下に制御され、かつ、シリコンおよびゲルマニウムの少なくとも一方を含む、多結晶の半導体膜２０５を形成する工程と、前記半導体膜２０５上に金属膜２０３を形成する工程と、熱処理により前記半導体膜２０５と前記金属膜２０３とを反応させ、前記半導体膜２０５の全体を金属半導体化合物層に変える工程とを含む。 （もっと読む）

【課題】動作性能および信頼性の高い回路を備えた半導体装置を提供することを課題とする。そして、半導装置の信頼性を向上させることにより、それを備える電子機器の信頼性を向上させることを課題とする。
【解決手段】連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して半導体膜を結晶化若しくは再結晶化させる工程と、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成するフォトリソグラフィー工程と、低電子温度で高電子密度のプラズマを利用した、半導体膜、絶縁膜若しくは導電膜表面の酸化処理、窒化処理若しくは表面改質処理を行う工程とを組み合わせることで上記課題を解決する。 （もっと読む）

【課題】 材料強度が比較的弱い極薄な半導体ウエーハ等の被めっき物に対して伝導板を接触させた場合でも、被めっき物に破損、損傷等が生じる事態を解消できるようにする。
【解決手段】 半導体ウエーハＷをボルト２１を用いて第１の絶縁板１０と第２の絶縁板２０との間で挟持する。そして、弾性を有する環状の平板からなる導電ゴム（伝導板）６０を、第１の絶縁板１０と半導体ウエーハＷとの間に介在させ、この導電ゴム６０を半導体ウエーハＷに弾性的に面接触させる。これにより、導電ゴム６０は半導体ウエーハＷに対するクッションとして機能し、半導体ウエーハＷに加えられる導電ゴム６０からの荷重（押付力）を和らげるようにする。 （もっと読む）

ＭＯＳトランジスタなどの半導体デバイスを製造する方法。本デバイスは、ポリシリコンのゲート（１０）および、半導体基板（１２）内に形成されチャネル領域（２６）で分離されたドーピング領域（２２，２４）を備える。後の熱アニールの間にドーパント・イオンが拡散することを阻害するために、半導体基板の露出面を、例えばイオン衝撃によって、アモルファス化する。活性化およびポリシリコン再成長のためのサーマルバジェットが低いことは、ソース／ドレイン領域における急峻なドーピングプロファイルを確実にするために好ましい。結果として、ゲート電極の上部（１０ｂ）は、アモルファスのままである。ポリシリコンの下部を用いて低抵抗の接点を作成するために、ゲート電極の上部を除去する。
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【課題】簡便な方法により、配線の接続信頼性が向上した半導体装置を提供することができ、さらに、トランジスタの閾値電圧を安定させることにより、電気的特性が安定した半導体装置を提供することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、シリコン基板に凹部を形成する工程と、前記凹部の内壁を含む前記シリコン基板の表面に第１絶縁膜を形成する工程と、前記凹部を埋め込むとともに前記シリコン基板全面にポリシリコン膜を形成する工程と、前記凹部の外部の前記ポリシリコン膜を酸化するとともに、前記凹部の外部における前記第１絶縁膜の直下に位置する前記シリコン基板の表面領域と、前記凹部内の前記ポリシリコン膜の表面領域とを酸化して第２絶縁膜を形成する工程と、前記第２絶縁膜を除去して、前記シリコン基板の表面を露出させるとともに前記ポリシリコン膜を前記凹部内に残し、埋込ポリシリコン層を形成する工程と、を含む。 （もっと読む）

【課題】 金属多層構造を持つ配線層のストレスを緩和しつつ、ボイドの発生を抑制する。
【解決手段】 スパッタリング法にて絶縁層１上にＴｉＮ膜２を堆積した後、Ａｒを用いたプラズマエッチング処理を行うことにより、ＴｉＮ膜２の表面を逆スパッタして、ＴｉＮ膜２の表面の結晶性を劣化させた結晶性緩和層２ａを形成し、スパッタリング法を用いることにより、結晶性緩和層２ａを介してＴｉＮ膜２上にＡｌ−Ｃｕ膜３を堆積してから、Ａｌ−Ｃｕ膜３上にＴｉ膜４およびＴｉＮ膜５を順次堆積する。 （もっと読む）

【課題】 同一の基板に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとが形成される半導体集積回路装置の製造工程数を削減する。
【解決手段】 素子分離溝２Ａの幅ｗ１が、ゲート電極１０Ｄの延在する方向と直行する方向において、低耐圧のゲート電極となった多結晶シリコン膜の膜厚（ｔ１）と、ゲート絶縁膜８の膜厚（ｔ２）と、ゲート電極１０Ｄの加工上の位置合わせ余裕寸法（ｔ３）との和より大きくなるようにし、平面においてゲート電極１０Ｄと重ならない領域ではその多結晶シリコン膜の膜厚（ｔ１）より大きくなるように素子分離溝２Ａを予め形成しておく。 （もっと読む）

半導体基板（１２）を形成するステップ、半導体基板の上方に第一側面及び第二側面を備えるゲート電極（１６）を形成するステップ、及びゲート電極の下方にゲート誘電体を形成するステップを含む半導体装置（１０）の形成方法。ゲート誘電体は、ゲート電極の下方でゲート電極の第一側面に隣接した第一領域（４２）と、ゲート電極の下方でゲート電極の第二側面に隣接した第二領域（４４）と、ゲート電極の下方で第一領域及び第二領域間にある第三領域（１４）とを備えている。第一領域は、第二領域よりも薄く、第三領域は、第一領域よりも薄く、更に第二領域よりも薄い。
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【課題】ＣＶＤ法により、Ｃ、Ｎ含有量が低く、Ｔａ／Ｎ組成比が高く、Ｃｕ膜との密着性が確保されているバリア膜として有用な低抵抗タンタル窒化物膜を形成する方法の提供。
【解決手段】成膜室内に、Ｔａ元素の周りにＮ＝(Ｒ,Ｒ')(Ｒ及びＲ'は、炭素原子数１〜６個のアルキル基を示し、それぞれが同じ基であっても異なった基であってもよい)が配位した配位化合物からなる原料ガス及び酸素原子含有ガスを導入して基板上で反応させて、ＴａＯ_ｘＮ_ｙ(Ｒ,Ｒ')_ｚを生成し、次いでＨ原子含有ガスを導入してタンタルリッチのタンタル窒化物膜を形成する。また、得られた膜中にスパッタリングによりタンタル粒子を打ち込み、さらにタンタルリッチとする。 （もっと読む）

【課題】良好なコンタクトを得ることが可能なコンタクトホールを備えた半導体装置を提供する。
【解決手段】単結晶シリコン基板５１の表面上にＮ型またはＰ型の不純物拡散層５２を形成する際に、不純物拡散層５２中の不純物濃度を適宜設定する。すると、図２（Ａ）に示すＲＴＮ法を用いた熱処理時に、チタンシリサイド層５７の成長を適度に抑制して最適化することができる。その結果、不純物拡散層５２の接合深さが浅い場合でも、工程４におけるＲＴＮ法を用いた熱処理時に、コンタクトホール５５の底面部に形成されたチタンシリサイド層５７が成長し過ぎて不純物拡散層５２を突き抜けるのを防止可能になり、チタンシリサイド層５７と単結晶シリコン基板５１とが直接接続されてショートするコンタクトリークが生じなくなる。 （もっと読む）

【課題】直流電流増幅率の特性が向上した耐電圧、大電力のバイポーラトランジスタの製造方法を提供する。
【解決手段】ベース領域３及びエミッタ領域４の上部に、それぞれベース電極パターン９ａ、エミッタ電極パターン１０ａを形成する。形成方法は、電極材料であるＡｌをスパッタ処理によりＡｌ膜を形成し、リソグラフィ、ドライエッチング処理により電極パターンにする。次に、酸化剤である水、酸素雰囲気下で熱処理を行ない、表面が酸化されたベース電極９ｂ、エミッタ電極１０ｂを形成する。 （もっと読む）

【課題】 ナノチューブ配線を備えた電子デバイス及びその製造方法に関し、製造工程を複雑化することなく、カーボンナノチューブ配線を任意の成長方向に成長させる。
【解決手段】 底面を除く全面が触媒４で覆われた導電体ブロック２のナノチューブ配線が延在しない方向において触媒４と導電体ブロック２との間に成長抑制マスク３を設ける。 （もっと読む）

【課題】ゲート電極の高抵抗化を防ぐとともに、Ｐｏｌｙ−Ｓｉからなるゲート電極を形成する場合と設計事項を変えることなく、不純物イオンのチャネリング現象を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】基板１１上に、ポリシリコンからなるゲート電極１４を形成する工程と、ゲート電極１４の表面を露出させる状態で、基板１１上にレジストマスクＲを形成する工程と、イオン注入法により、レジストマスクＲから露出したゲート電極１４の表面側にＳｉを注入することで、ゲート電極１４の表面側に選択的に非晶質層２１を形成する工程と、レジストマスクＲを除去した後、ゲート電極１４の両側の基板１１の表面側に不純物イオンを注入して、ＳＤ領域を形成する工程と、熱処理を行うことで、ＳＤ領域の前記不純物イオンを活性化させるとともに、非晶質層２１をポリシリコンに変化させる工程とを有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】 本発明は、電子部品および電子機器またはそれらの製品に使用される金属合金材料、電子および金属材料の加工方法及び電子光学部品に関し、例えば液晶表示素子、各種半導体製品あるいは部品、プリント配線基板、その他のICチップ部品等に適用して、従来に比して低抵抗率であり、更に製造工程中での優位性を保有した安定かつ加工性に優れた電子部品用金属合金材料、この金属材料を使用した電子部品、電子機器を提供する。
【解決手段】 Ｃｕを主成分とし、Ｗを0.1〜7.0ｗｔ％含有し、Ａｌ、Ａｕ、Ａｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ｓｉからなる群から選ばれた１又は複数の元素を合計で0.1〜3.0ｗｔ％含有してなる合金を金属材料として適用する。この金属材料によれば、ＣｕにＷを添加してＣｕの粒界にＭｏを均質に混入させることにより、Ｃｕ全体の耐候性を向上させることができる。 （もっと読む）

ゲート電極高さを抑制し、ゲート絶縁膜を貫通するＢの突き抜けを抑制し、ソース／ドレインの寄生容量を抑制することの可能なｐＭＯＳトランジスタを作る。 半導体装置の製造方法は、（ａ）素子分離領域によって画定された第１導電型活性領域を含む半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に多結晶半導体のゲート電極層を堆積する工程と、（ｃ）不純物をイオン注入することにより、前記ゲート電極層の上部をアモルファス層に変換する工程と、（ｄ）前記ゲート電極層をパターニングして、ゲート電極を形成する工程と、（ｅ）前記アモルファス層が結晶化しない温度で、前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｆ）前記ゲート電極と前記サイドウォールスペーサをマスクとして前記第１導電型活性領域に第２導電型不純物をイオン注入し、高濃度ソース／ドレイン領域を形成する工程と、を含む。
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【課題】新規な構成を有する薄膜トランジスタを提供する。またコンタクトホールの形成を、容易かつ確実に実施する方法を提供する。
【解決手段】断面がテーパー形状であるアルミニウムゲイト電極と、前記ゲイト電極上のゲイト絶縁膜と、前記ゲイト絶縁膜上のチャネル形成領域を構成するＩ型のアモルファスシリコン膜と、前記Ｉ型のアモルファスシリコン膜上の保護膜と、前記Ｉ型のアモルファスシリコン膜及び保護膜上のｎ型のアモルファスシリコン膜からなるソース領域及びドレイン領域と、前記ソース領域に電気的に接続されたアルミニウムソース電極と、前記ドレイン領域に電気的に接続されたアルミニウムドレイン電極と、前記ゲイト絶縁膜上の画素電極と、前記ゲイト電極に電気的に接続されたアルミニウムゲイト配線と、を有し、前記ドレイン領域と前記画素電極とはアルミニウムを介して電気的に接続されていることを特徴とする。 （もっと読む）

【課題】 しきい値が低い高性能の半導体装置およびその製造方法を提供する。
【解決手段】 シリコン基板１０の表面部に形成されるＣＭＯＳを備える半導体装置１において、ＰＭＯＳ１のゲート電極Ｇ４は、窒化タングステンによる表面処理を行なったタングステン上に多結晶シリコン２１を堆積させることにより形成する一方、ＮＭＯＳ１のゲート電極Ｇ２は、タングステン薄膜上にと多結晶シリコン２１を形成した後の熱処理でタングステン薄膜をタングステンシリサイド２３に反応させることにより、ゲート電極Ｇ２の仕事関数をゲート電極Ｇ４の仕事関数からシフトさせる。 （もっと読む）

【課題】 様々なパターンを有するゲート電極をフルシリサイド化することができる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜３０を形成し、ゲート絶縁膜上に、第１のゲート電極４０および第１のゲート電極よりもゲート長またはゲート幅が大きい第２のゲート電極４０を形成し、第２のゲート電極の厚みが第１のゲート電極の厚みよりも薄くなるように第２のゲート電極の上部を選択的にエッチングまたは研磨し、第１のゲート電極および第２のゲート電極上に金属膜１００を堆積し、第１のゲート電極の全部および第２のゲート電極の全部をシリサイド化することを具備している。 （もっと読む）