【課題】最新の０．１５μｍパワーＭＯＳＦＥＴにおいては、微細化によるセル・ピッチの縮小のためトレンチ部（ソース・コンタクト用の溝）において、アルミニウム・ボイド（アルミニウム系電極内に形成されるボイド）が多発することが、本願発明者らによって明らかにされた。この欠陥の発生は、主にアスペクト比が前世代の０．８４から一挙に２．８に上昇したことによると考えられる。
【解決手段】本願の一つの発明は、アスペクト比の大きい繰り返し溝等の凹部をアルミニウム系メタルで埋め込む際に、アルミニウム系メタル・シード膜の形成から埋め込みに至るまで、イオン化スパッタリングにより、実行するものである。 （もっと読む）

【課題】（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図る。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。 （もっと読む）

【課題】 Ｃｕとの密着性を良好とすることが可能な酸化マンガン膜の形成方法を提供すること。
【解決手段】 酸化物１０２上にマンガンを含むガスを供給し、酸化物１０２上に酸化マンガン膜１０３を形成する酸化マンガン膜１０３の形成方法であって、酸化マンガン膜１０３を形成する際の成膜温度を、１００℃以上４００℃未満とする。 （もっと読む）

【課題】表示装置の薄膜トランジスタ基板において、窒化ケイ素膜上への銅の微細配線を、より簡易に行う。
【解決手段】微細配線がされたＴＦＴ基板は、無アルカリガラスからなるガラス基板１０１と、インジウム錫酸化物からなる透明導電膜１０２と、アルミニウムを４原子％含有し銅を主成分とする合金からなる第一の導電層１０３及び１０９と、９９．９９％純度の純銅からなる銅配線である第二の導電層１０４及び１１０と、窒化ケイ素からなるゲート絶縁膜１０６と、非晶質ケイ素からなる半導体層１０７と、ｎ＋型非晶質ケイ素からなるコンタクト層１０８と、透明導電膜１０２と第一の導電層１０３との界面の金属酸化物層１０５と、を備える。 （もっと読む）

【課題】特性の劣化を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】ショットキーバリアダイオード１００は、ＧａＮを含む半導体層１と、ショットキー電極２とを備えている。ショットキー電極２は、電極本体６と、半導体層１から見て電極本体６よりも離れた位置に形成され、かつＡｌを含む接続用電極８と、電極本体６と接続用電極８との間に形成された、Ｗ、ＴｉＷ、ＷＮ、ＴｉＮ、およびＴａよりなる群から選ばれる少なくとも１種を含むバリア層７とを含んでいる。 （もっと読む）

【課題】素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上する。
【解決手段】半導体基板にウエル領域２を形成する第１の工程と、前記半導体基板に、第１のアライメントマークと、前記ウエル領域２にアクティブ領域を分離する素子分離部７とを形成する第２の工程と、前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタのゲート電極９とを形成する第３の工程と、前記ゲート電極９とともにソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、前記半導体基板及び前記ゲート電極９の上に絶縁膜１４を形成する第５の工程と、前記第１のアライメントマークを基準として決められた位置に、ウエルコンタクトホールを形成する第６の工程と、前記第２のアライメントマークを基準として決められた位置に、前記絶縁膜１４を貫通するコンタクトホールを形成する第７の工程とを備える。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

【課題】表面に段差部分を有する構造物を覆う上部絶縁膜を基板全面に亘って均一に表面平坦化し、上部絶縁膜の表面平坦化及び膜厚均一化を共に実現して、所期の半導体素子を安定且つ確実に形成する。
【解決手段】半導体基板１上に、多層配線構造の下層部分２を適宜形成した後、半導体基板１のベベル部１ａを覆うように、下層部分２と略同等の膜厚に縁部絶縁膜１４を形成し、上部絶縁膜１１ａをＣＭＰで表面研磨して平坦化する。 （もっと読む）

【課題】平滑で高品質のＣＶＤ−Ｃｕ膜を下地に対して高い密着性をもって成膜することができるＣｕ膜の成膜方法を提供すること。
【解決手段】チャンバー１内にＣＶＤ−Ｒｕ膜を有するウエハＷを収容し、チャンバー１内に、成膜中に発生する副生成物であるＣｕ（ｈｆａｃ）_２の蒸気圧がその蒸気圧よりも低いＣｕ錯体であるＣｕ（ｈｆａｃ）ＴＭＶＳからなる成膜原料を気相状態で導入して、Ｒｕ膜上にＣＶＤ法によりＣｕ膜を成膜するにあたり、チャンバー１の壁部の温度を、副生成物であるＣｕ（ｈｆａｃ）_２の蒸気圧が成膜処理時のチャンバー１内の圧力と等しくなる温度以上で成膜原料であるＣｕ（ｈｆａｃ）ＴＭＶＳの分解温度未満に制御する。 （もっと読む）

【課題】半導体装置内の局所配線を簡単な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に局所配線構造を形成する際に、半導体素子の２つの導電領域を絶縁している絶縁領域に、この２つの導電領域を接続するようにシリコン膜１０４又は第１金属膜１０９を形成し（第１工程）、形成されたシリコン膜又は第１金属膜上に無電解めっき法により選択的に第２金属膜１１０を形成する（第２工程）。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）

【課題】ニッケル系メタル・シリサイドとコンタクト用メタル間でのコンタクト抵抗の低抵抗化がホールの微細化に伴って、困難になるという問題がることが、本願発明者の検討により明らかとなった。
【解決手段】本願の一つの発明は、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行するものである。 （もっと読む）

【課題】キャパシタの表面積を増大させて容量が増加した有機電界発光表示装置及びその製造方法。
【解決手段】薄膜トランジスタ及びキャパシタ領域を含む基板と；バッファー層と；トランジスタ領域に位置する金属触媒を利用して結晶化した半導体層パターンと；ゲート絶縁膜と；前記パターンの一定領域に対応されるゲート電極及びキャパシタ領域のキャパシタ下部電極と；層間絶縁膜と；前記パターンと一部が連結されるソース／ドレイン電極及びキャパシタ下部電極に対応される上部電極と；同じく層間絶縁膜上のソース／ドレイン電極と電気的に連結される第１電極と；発光層を含む有機膜層；及び第２電極をこの順で含み、キャパシタ領域に対応されるバッファー層、ゲート絶縁膜、及び層間絶縁膜の一定領域、キャパシタ下部電極、及びキャパシタ上部電極の表面には半導体層パターンを形成する結晶粒の結晶粒界及びシードの形状と一致する形状の突出部を形成する。 （もっと読む）

【課題】表面性状が良好でかつ高品質のＣＶＤ−Ｃｕ膜を下地に対して高い密着性をもって成膜することができるＣｕ膜の成膜方法を提供すること。
【解決手段】チャンバー１内にウエハＷを収容し、チャンバー１内にカルボン酸第１銅錯体、例えばＣＨ_３ＣＯＯＣｕとこれを還元する還元剤とを気相状態で導入して、ウエハＷ上にＣＶＤ法によりＣｕ膜を成膜する。 （もっと読む）

【課題】容量素子の酸素雰囲気中での焼結を制限を設けず実施した場合も、スタックコンタクトの信頼性や製造歩留まりを向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板1と、その上に形成された第１の層間絶縁膜1,2および第２の層間絶縁膜3,4,5と、第１の層間絶縁膜1,2中に形成された第１のプラグ8bおよび第２のプラグ8aと、第２の層間絶縁膜3,4,5中に形成され第１のプラグ8bと接続された容量素子たるメモリセル30と、第２の層間絶縁膜3,4,5中に形成され第２のプラグ8aと接続された第３のプラグ19とを備え、第２のプラグ8aの中央部の上面は第１の層間絶縁膜1,2の上面よりも半導体基板1側に位置するように構成する。 （もっと読む）

【課題】線幅やホール径が小さな凹部や高アスペクト比の凹部に対して十分な埋め込みを行うことが可能な成膜方法を提供する。
【解決手段】凹部６を有する絶縁層４が表面に形成された被処理体Ｗに対して薄膜を形成する成膜方法において、前記凹部内の表面を含めて前記被処理体の表面にＴｉを含むバリヤ層１２を形成するバリヤ層形成工程と、前記バリヤ層上にＲｕを含むシード層１６を形成するシード層形成工程と、前記シード層上に前記シード層に対する導通性を補助するためにＣｕを含む補助シード層１６４を形成する補助シード層形成工程とを有する。 （もっと読む）

【課題】平滑で高品質のＣＶＤ−Ｃｕ膜を成膜することができるＣｕ膜の成膜方法を提供する。
【解決手段】ウエハＷ上の絶縁膜にビアホールとトレンチを形成し、この上にバリア層としてＣＶＤ−Ｒｕ膜を成膜する。チャンバー１内にウエハＷを収容し、チャンバー１内に１価Ｃｕβジケトン錯体であるＣｕ（ｈｆａｃ）ＴＭＶＳと、これを還元するアンモニア、還元性Ｓｉ化合物、カルボン酸などの還元剤とを気相状態で導入して、ウエハＷ上にＣＶＤ法によりＣｕ膜を成膜する。 （もっと読む）

【課題】平滑で高品質のＣＶＤ−Ｃｕ膜を成膜することができるＣｕ膜の成膜方法を提供すること。
【解決手段】チャンバー内にウエハを搬入し、安定化させた後、ウエハを加熱しつつチャンバー内にＣｕ錯体からなる成膜原料を気相状態で導入してウエハ上にＣＶＤ法によりＣｕ膜を成膜し、成膜後、チャンバー内をパージして残留ガスを除去し、その後、チャンバーから基板を搬出するＣｕ膜の成膜方法を実施するにあたり、パージの際に、ウエハへの入熱をＣｕ膜成膜の際よりも低下させる。 （もっと読む）

【課題】平滑で高品質のＣＶＤ−Ｃｕ膜を下地に対して高い密着性をもって成膜することができるＣｕ膜の成膜方法を提供すること。
【解決手段】チャンバー１内にＣＶＤ−Ｒｕ膜を有するウエハＷを収容し、チャンバー１内に、成膜中に発生する副生成物であるＣｕ（ｈｆａｃ）_２の蒸気圧がその蒸気圧よりも低いＣｕ錯体であるＣｕ（ｈｆａｃ）ＴＭＶＳからなる成膜原料を気相状態で導入して、ウエハＷに形成されたＣＶＤ−Ｒｕ膜上にＣＶＤ−Ｃｕ膜を成膜するにあたり、チャンバー１内の圧力をＣＶＤ−Ｒｕ膜表面に吸着したＣｕ（ｈｆａｃ）_２の脱離および拡散が進行する圧力に制御する。 （もっと読む）

シリコン基板内のビア内に高純度の銅を電着し、スルーシリコンビア（ＴＳＶ）を形成するプロセスである。本プロセスは、電解銅めっきシステム内の電解槽内にシリコン基板を浸漬するステップと、高純度の銅を電着してＴＳＶを形成するのに十分な時間の間、電圧を印加するステップとを含み、電解槽が酸、銅イオンの発生源、第一鉄イオン及び／又は第二鉄イオンの発生源、及び析出した銅の物理−機械的特性を制御するための少なくとも１つの添加剤とを含み、銅金属の発生源からの銅イオンを溶解することによって電着されることになる付加的な銅イオンを提供するために、前記槽内でＦｅ^２＋／Ｆｅ^３＋レドックス系が、確立される。 （もっと読む）