半導体装置の製造方法
【課題】最新の０．１５μｍパワーＭＯＳＦＥＴにおいては、微細化によるセル・ピッチの縮小のためトレンチ部（ソース・コンタクト用の溝）において、アルミニウム・ボイド（アルミニウム系電極内に形成されるボイド）が多発することが、本願発明者らによって明らかにされた。この欠陥の発生は、主にアスペクト比が前世代の０．８４から一挙に２．８に上昇したことによると考えられる。
【解決手段】本願の一つの発明は、アスペクト比の大きい繰り返し溝等の凹部をアルミニウム系メタルで埋め込む際に、アルミニウム系メタル・シード膜の形成から埋め込みに至るまで、イオン化スパッタリングにより、実行するものである。
【解決手段】本願の一つの発明は、アスペクト比の大きい繰り返し溝等の凹部をアルミニウム系メタルで埋め込む際に、アルミニウム系メタル・シード膜の形成から埋め込みに至るまで、イオン化スパッタリングにより、実行するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるメタル電極形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−２４７５５９号公報（特許文献１）または米国特許公開２００７−０１４８８９６号公報（特許文献２）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の下部電極として、ＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式によるスパッタリング（すなわち、ＰＣＭスパッタリング）およびＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、ルテニウム膜を形成する技術が開示されている。
【０００３】
日本特開２００１−３５８０９１号公報（特許文献３）または米国特許公開２００２−００８９０２７号公報（特許文献４）には、コンタクト・ホールへのアルミニウムの充填を良好にするために、バリア・メタル層としてのチタン膜、窒化チタン膜等を一種のイオン化スパッタリングにより形成する技術が開示されている。
【０００４】
日本特開２００１−１２７００５号公報（特許文献５）には、アスペクトの大きなホールをアルミニウムで埋め込むために、バリア・メタル層としてのチタン膜をＩＭＰ（Ｉｏｎ Ｍｅｔａｌ Ｐｌａｓｍａ）方式によるスパッタリング（すなわち、ＩＭＰスパッタリング）により形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２４７５５９号公報
【特許文献２】米国特許公開２００７−０１４８８９６号公報
【特許文献３】特開２００１−３５８０９１号公報
【特許文献４】米国特許公開２００２−００８９０２７号公報
【特許文献５】特開２００１−１２７００５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
最新の０．１５μｍパワーＭＯＳＦＥＴにおいては、微細化によるセル・ピッチの縮小のためトレンチ部（ソース・コンタクト用の溝）において、アルミニウム・ボイド（アルミニウム系電極内に形成されるボイド）が多発することが、本願発明者らによって明らかにされた。この欠陥の発生は、主にアスペクト比が前世代の０．８４から一挙に２．８に上昇したことによると考えられる。
【０００７】
この対策としては、スパッタリングによるアルミニウム系電極の代わりに、ＣＶＤタングステン系電極を用いることが考えられるが、ある種の高信頼性品においては衝撃吸収能力等の観点で、却ってデメリットとなることがある。
【０００８】
本願発明は、これらの課題を解決するためになされたものである。
【０００９】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、本願の一つの発明は、アスペクト比の大きい繰り返し溝等の凹部をアルミニウム系メタルで埋め込む際に、アルミニウム系メタル・シード膜の形成から埋め込みに至るまで、イオン化スパッタリングにより、実行するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、アスペクト比の大きい繰り返し溝等の凹部をアルミニウム系メタルで埋め込む際に、アルミニウム系メタル・シード膜の形成から埋め込みに至るまで、イオン化スパッタリングにより、実行するので、良好な膜質を確保しつつ、十分な埋め込み特性を達成できる。
【図面の簡単な説明】
【００１５】
【図１】本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型のウエハ処理装置の平面構成図である。
【図２】本願の一実施の形態の半導体装置の製造方法におけるアルミニウム系メタル膜成膜工程に使用するＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式のスパッタリング・チャンバの模式断面図である。
【図３】本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。
【図４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。
【図５】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成工程）である。
【図６】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン除去工程）である。
【図７】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝延長工程）である。
【図８】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図９】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図８のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図１０】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（バリア・メタル膜成膜工程）である。
【図１１】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（アルミニウム系メタル膜成膜工程）である。
【図１２】図１０のＬで示す部分に対応する拡大デバイス断面図である。
【図１３】図１２に続く図１１のアルミニウム系メタル膜成膜工程の途中の状態（シード層形成完了）を示す拡大デバイス断面図である。
【図１４】図１３に続く図１１のアルミニウム系メタル膜成膜工程の完了状態（アルミニウム系メタル膜による埋め込み完了）を示す拡大デバイス断面図である。
【図１５】本願の一実施の形態の半導体装置の製造方法におけるアルミニウム系メタル膜成膜工程完了時点のトレンチ・ゲート・セル部のデバイス断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真である。
【図１６】図１５の部分拡大写真である。
【発明を実施するための形態】
【００１６】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１７】
１．以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上に、第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、スパッタリング処理チャンバ内において、前記凹部の内部を満たし、前記第1の絶縁膜の前記上面を覆うように、イオン化スパッタリングにより、アルミニウム系メタル層を形成する工程。
【００１８】
２．前記１項の半導体装置の製造方法において、前記工程（ｃ）は、前記スパッタリング処理チャンバ内に設けられた静電チャックを有するウエハ・ステージ上に、前記半導体ウエハの前記第1の主面を上に向けた状態で実行される。
【００１９】
３．前記１または２項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記凹部の内面及び前記第1の絶縁膜の上面の前記バリア・メタル膜を覆うように、シード・アルミニウム系メタル層を形成する工程；
（ｃ２）前記イオン化スパッタリングを続行することにより、前記シード・アルミニウム系メタル層と一体となって前記凹部の内部を満たし、前記第1の絶縁膜の前記上面を覆う前記アルミニウム系メタル層を形成する工程。
【００２０】
４．前記３項の半導体装置の製造方法において、前記下位工程（ｃ１）においては、前記静電チャックはオフ状態であり、前記下位工程（ｃ２）においては、前記静電チャックはオン状態である。
【００２１】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記ウエハ・ステージの温度は、摂氏４００度以上、４４０度未満である。
【００２２】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記スパッタリング処理チャンバは、マグネトロン方式である。
【００２３】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記工程（ｃ）においては、ターゲット側に第1の高周波電力および直流バイアスが印加されている。
【００２４】
８．前記３から７項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｃ１）においては、前記ウエハ・ステージ側の電極に第2の高周波電力によりバイアスが印加されている。
【００２５】
９．前記１から８項のいずれか一つの半導体装置の製造方法において、半導体装置はパワーＭＯＳＦＥＴまたはＩＧＢＴを有する。
【００２６】
１０．前記１から９項のいずれか一つの半導体装置の製造方法において、前記アルミニウム系メタル層は、パワーＭＯＳＦＥＴのソース電極またはＩＧＢＴのエミッタ電極である。
【００２７】
１１．前記１から１０項のいずれか一つの半導体装置の製造方法において、前記凹部のアスペクト比は、２以上である。
【００２８】
１２．前記１から１１項のいずれか一つの半導体装置の製造方法において、前記凹部は、前記半導体ウエハの基板部の内部にまで達している。
【００２９】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３０】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）などの単体デバイスや、これらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。なお、単体といっても、実際は、微小な素子を複数集積したものもある。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。また、「ＭＯＳ」といっても、絶縁膜を酸化物に限定しているわけではない。
【００３１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．「イオン化スパッタリング」は、指向性スパッタリングの一種であるが、通常のメタル・スパッタ成膜が主に電気的に中性のスパッタ原子、分子、又は、これらのクラスタによっているのに対して、イオン化されたメタル・イオン等がシース電圧（更に付加的なバイアスを印加することもある）により、ウエハ面に比較的大きな垂直速度成分を持って入射することを利用して、カバレッジが良好なスパッタ成膜を実現したものである。このイオン化スパッタリング方式には、種々の形式があるが、ここでは、ＰＣＭ方式について具体的に説明するが、この方式に限定されないことはいうまでもない。従って、「イオン化スパッタリング」は、成膜にイオン化された成膜目的メタル原子が実質的に寄与している方式であれば、その名称を問わない。本実施の形態では、イオン化スパッタリング装置として、ＰＣＭ方式のキャノン・アネルバ（Ｃａｎｏｎ Ａｎｅｌｖａ）社製のＩ−１０８０ ＰＣＭを使用した例について具体的に説明したが、その他のイオン化スパッタリング装置としては、アプライド・マテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）のＳＩＰ−ＰＶＤ（Ｓｅｌｆ−Ｉｏｎｉｚｅｄ Ｐｌａｓｍａ Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置等がある。また、アルバック（Ｕｌｖａｃ）社も類似の装置を提供している。
【００３８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４０】
１．本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等の説明（主に図１および図２）
まず、本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等について、簡単に説明する。図１は、本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型（クラスタ型）のウエハ処理装置の平面構成図である。
【００４１】
図１に示すように、前記製造プロセスに使用するスパッタリング装置（チタン・スパッタリング・チャンバ５８、ＡｌＳｉスパッタリング・チャンバ６１、ＴｉＮ反応性スパッタリング・チャンバ５９）、熱処理装置（プリヒート処理チャンバ５６）、エッチング装置（スパッタ・エッチング・チャンバ５７）等は、クラスタ装置５１に集積されている。このクラスタ装置５１には４個のウエハ・カセット５３を常圧下で収容するロードポート５２（または前室）がある。ロードポート５２に収容されたウエハは二つのロードロック室５４のいずれかを介して、真空に変換されて真空搬送室５５を通して各処理チャンバに供給される。排出時はその逆である。
【００４２】
なお、この実施の形態では、窒化チタン膜成膜後のシリサイデーション・アニール工程は、マルチ・チャンバ型ウエハ処理装置５１と異なる外部のバッチ処理炉により処理する例を示すが、たとえば、複数あるＡｌＳｉスパッタリング・チャンバ６１の内の一つを枚葉式のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）チャンバとすることで、一連のプロセスにおいて、ウエハ１を大気に触れさせることなく実行するようにしてもよい。なお、一般に上層バリア・メタル膜２３ｂ（ＴｉＮ，ＴｉＷ等）の表面は、非常に清浄でないと、その後のアルミニウム系メタル膜の平坦性が確保できないが、イオン化スパッタ法によるアルミニウム系メタル膜の形成では、下地膜の表面状態に鈍感となる傾向があるので、ウエハを途中で外気に触れさせるような装置構成とすることもでき、生産の自由度が増すメリットがある。
【００４３】
図２は、本願の一実施の形態の半導体装置の製造方法におけるアルミニウム系メタル膜成膜工程に使用するＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式のスパッタリング・チャンバ６１の模式断面図である。このスパッタ・チャンバ（スパッタ装置）も他の汎用のメタル・スパッタ装置と同様に、マグネトロン・スパッタ（Ｍａｇｎｅｔｒｏｎ Ｓｐｕｔｔｅｒ）方式に含まれる。図２に示すように、チャンバ６１の下部には、下部電極（ウエハ・ステージ）６２が設けられており、成膜時には、このウエハ・ステージ６２上にデバイス面１ａ（裏面１ｂの反対の面）を上に向けて、ウエハ１がセットされている。下部電極６２には、下部電極高周波バイアス電源６３（たとえば１３．５６ＭＨｚ）により、高周波バイアス（第2の高周波電力）が印加できるようになっており、また、直接、接地可能にもなっている。また、ウエハ・ステージ６２内には、静電チャック電極６５が設けられており、静電チャック制御系６４により、オン・オフ可能とされている。
【００４４】
このウエハ・ステージ６２に対向して、チャンバ６１の上部には、上部電極（ターゲット・バッキング・プレート）６６が設けられており、その下面にはアルミニウム系のターゲット６７（ここでは、たとえば、１％程度のシリコンを含有するアルミニウム・ターゲットである）がセットされている。この上部電極６６には、上部電極直流バイアス電源７４および上部電極高周波電源７５（たとえば６０ＭＨｚ）から、直流電力（直流バイアス）及び高周波電力（第1の高周波電力）が印加可能となっている（両方及びどちらか一方を選択可能）。これらによって、たとえばアルゴン・プラズマ７６等の励起と所望のバイアス電圧の発生が可能となっている。更に、ターゲット・バッキング・プレート６６の上側近傍には、磁石のＳ極７１、Ｎ極７２を交互に配置したマグネット保持回転テーブル６８があり、駆動軸７３（回転軸）によって回転可能となっている。
【００４５】
チャンバ６１の外には、ガス供給制御系７７が設けられており、ガス供給経路７８を通して、チャンバ６１内にアルゴン・ガスその他のガスを供給できるようになっている。また、チャンバ６１内は、下方に設けられた排気口８１を通して、真空排気系７９により真空排気され、スパッタリングに必要な高真空を保持可能とされている。
【００４６】
なお、この実施の形態では、下層バリア・メタル膜（チタン膜）２３ａを通常のスパッタ成膜装置（イオン化スパッタ方式でないもの）を使用して、実行しているが、ＰＣＭ方式等のイオン化スパッタ方式のスパッタ成膜装置を用いて実施してもよい。
【００４７】
なお、下層バリア・メタル膜２３ａ（一部はシリサイド化メタル）としては、前記チタンのほか、ＴｉＷ，Ｔａ，Ｗ，ＷＳｉ等が使用可能である。
【００４８】
２．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴの一例の説明（主に図３）
図３は、本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。図３に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ８（トレンチ・ゲート・パワーＭＯＳ型半導体装置）は中央部にあるソースパッド領域１１（アルミニウム系パッド）が主要な面積を占めている。その下には、それらの幅（またはピッチ）よりも十分長く延びる帯状ゲート電極（柱状トレンチ・ゲート電極に対応）と帯状ソース・コンタクト領域が交互に多数形成された帯状繰り返しデバイス・パターン領域Ｒ（リニア・セル領域）がある。より正確には、リニア・セル領域Ｒは、ソースパッド領域１１の下方のほぼ全体に広がっており、破線で囲った部分はその一部である。このリニア・セル領域Ｒの周辺には、ゲート電極を周辺から外部に引き出すゲートパッド領域１３がある。更にその周りには、アルミニウム・ガードリング１９が設けられている。そして、チップ８の最外周部はウエハをダイシング等により分割する際の領域、すなわち、スクライブ領域１４である。
【００４９】
３．本願の一実施の形態の半導体装置の製造方法における関連するデバイス断面プロセス・フローの概要説明（主に図４から図１１、図１および図２を参照）
このセクションでは、０．１５マイクロ・メートル・プロセスのリニア・トレンチ・ゲート型パワーＭＯＳＦＥＴの例について、図４から図１１に基づいて、セクション２における図３の帯状繰り返しデバイス・パターン領域切り出し部分（リニア・セル領域）Ｒに対応するデバイス断面等について、プロセス・フローを説明する。
【００５０】
図４は、本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。ここでは、２００ファイのｎ＋型シリコン単結晶ウエハ（シリコン系ウエハ）にｎ型エピタキシャル層（たとえばエピタキシャル層の厚さは、４マイクロ・メートル程度）を形成したｎ型エピタキシャル・ウエハ１を原材料ウエハとして使用する例を説明するが、ウエハの径は３００ファイでも４５０ファイでも、その他でもよい。また、ウエハの導電型はｐ型等でもよい。更に、ウエハの形式はエピタキシャル・ウエハに限らず、他の半導体基板や絶縁性基板等であってもよい。また、必要があれば、シリコン系以外の半導体ウエハ又は基板であってもよい。
【００５１】
図４に示すように、半導体ウエハ１は、主にｎ＋シリコン基板部１ｓとエピタキシャル層１ｅからなり、エピタキシャル層１ｅ内には、もともとのｎ型エピタキシャル層であるｎ型ドリフト領域２があり、その上部には、ｐ型チャネル領域（ｐ型ベース領域）３、ｎ＋ソース領域４等が形成されている。エピタキシャル層１ｅから上部が突出するように、複数のトレンチ・ゲート電極（ポリシリコン電極）６が周期的に設けられており、各トレンチ・ゲート電極６の中下部周辺には、ゲート絶縁膜７が設けられている。半導体ウエハ１のデバイス面側１ａには、層間絶縁膜２１が形成されており、各トレンチ・ゲート電極６を完全にカバーしている。この層間絶縁膜２１としては、下層から、たとえば６０ｎｍ程度の厚さを有する窒化シリコン膜（窒化シリコン系絶縁膜）、３００ｎｍ程度の厚さを有するＰＳＧ膜（酸化シリコン系絶縁膜）、９５ｎｍ程度の厚さを有するＳＯＧ膜（酸化シリコン系絶縁膜）等からなる多層絶縁膜を例示することができる。
【００５２】
層間絶縁膜２１上には、加工のためのレジスト膜９が形成されている。このレジスト膜９をエッチング・マスクとして、ドライ・エッチングを実行すると、図５に示すように、凹部（ソース・コンタクト溝）２２が形成される。次に、不要になったレジスト膜９を除去すると図６に示すように状態となる。
【００５３】
次に、パターニングされた層間絶縁膜２１をエッチング・マスクとして、更にドライ・エッチングを実行すると、図７に示すように、凹部（ソース・コンタクト溝）２２がｐ型チャネル領域３の上端まで延長される。
【００５４】
この時点の図７に対応する（図９にも対応している）デバイス上面（ウエハ上面）を図８に示す。図８において、セル繰り返し単位領域Ｇを図９にも対応して示す。
【００５５】
図７に続き、図９に示すように、ソース・コンタクト溝２２（たとえば溝底幅３００ｎｍ程度、深さ８５０ｎｍ程度、アスペクト比２以上、５以下程度であり、平均的には、２．８程度である）を通して、イオン注入により、ｐ型チャネル領域３の表面領域に、ｐ＋ボディ・コンタクト領域５を導入する。
【００５６】
次に、図１０に示すように、半導体ウエハ１のデバイス面側１ａのほぼ全面に、バリア・メタル膜２３を形成する。続いて、シリサイデーション・アニールを実施する。
【００５７】
次に、図１１に示すように、バリア・メタル膜２３上のほぼ全面に、ソース電極となるアルミニウム系メタル膜２４を成膜する。なお、ソース電極材料としては、ここで説明するシリコン添加アルミニウム系メタル（ＡｌＳｉ）のほか、ＡｌＣｕ，純Ａｌ、銅系メタル部材等が使用可能である。
【００５８】
その後、アルミニウム系メタル膜２４をパターニングし、その上に、ファイナル・パッシベーション絶縁膜（たとえば2マイクロ・メータ程度の厚さを有する塗布系ポリイミド樹脂膜等の有機系絶縁膜）を形成して、必要な開口を形成し、個々のチップに分割すると、図３に示すようなデバイスとなる。
【００５９】
次のセクションでは、図１０の凹部周辺拡大部Ｌに対応する要部拡大断面図である図１２から図１４によって、図１０から図１１のプロセスの詳細を説明する。
【００６０】
４．本願の一実施の形態の半導体装置の製造方法における要部デバイス断面プロセス・フローの説明（主に図１２から図１４、図１および図２を参照）
図９の状態で、図１２に示すように、半導体ウエハ１のデバイス面側１ａのほぼ全面に、下層バリア・メタル膜２３ａ（チタン膜）をスパッタ成膜により、形成する。なお、図１２から図１４においては、凹部（ソース・コンタクト溝）２２の周辺の層間絶縁膜等をひとまとめにして層間絶縁膜等の凹部周辺の部材２２ｐとして表示する。
【００６１】
このチタン膜２３ａのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、図１のウエハ搬送容器（ウエハ・カセット）５３にウエハ１を収容して、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットする。そこから、ウエハ１は、まず、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００６２】
次に、ウエハ１は図１のスパッタ・エッチ・チャンバ５７のウエハ・ステージにセットされ、表面の酸化膜を除去するためのスパッタ・エッチ処理が実行される。スパッタ・エッチ処理の条件としては、たとえば、ステージ温度無制御、圧力０．５パスカル程度、アルゴン流量３７．５ｓｃｃｍ程度、プラズマ励起方法は、たとえばＣＣＰ（Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、高周波パワー４００W（たとえば６０ＭＨz）、処理時間２５程度、エッチング量は１０ｎｍ程度を例示することができる。
【００６３】
次に、ウエハ１は図１のチタン・スパッタ・チャンバ５８のウエハ・ステージにセットされ、たとえば、ＰＣＭスパッタ方式によりチタン・スパッタ成膜処理が実行される。チタン・スパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏３５５度程度、圧力１０パスカル程度、アルゴン流量５６ｓｃｃｍ程度、上部電極高周波パワー２．５ｋW（たとえば６０ＭＨz）、処理時間６秒程度、成膜量は１０ｎｍ程度を例示することができる。なお、この工程はＰＣＭ方式の外、他のイオン化スパッタ方式、またはイオン化スパッタ方式ではない通常のスパッタ成膜でも実施可能である。
【００６４】
続いて、チタン膜２３ａ上のほぼ全面に、上層バリア・メタル膜２３ｂ（窒化チタン膜）を反応性スパッタ成膜により形成する。この窒化チタン膜２３ｂの反応性スパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のチタン・スパッタ・チャンバ５８から搬出され、窒化チタン反応性スパッタ成膜チャンバ５９のウエハ・ステージにセットされ、窒化チタン膜２３ｂの反応性スパッタ成膜処理が実行される。反応性スパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏４４５度程度、圧力０．５パスカル程度、アルゴン流量５６ｓｃｃｍ程度、窒素流量８４ｓｃｃｍ程度、上部電極直流パワー９ｋW、処理時間３５程度、成膜量は７０ｎｍ程度を例示することができる。なお、この工程はＰＣＭ方式でも実施可能である。
【００６５】
前記上層バリア・メタル膜２３ｂとしては、窒化チタンのほか、ＴｉＷ，ＴａＮ等が使用可能である。
【００６６】
次に、シリサイデーション・アニールを実施すると、図１２において、シリコン部材と接しているチタン膜２３ａ部分が、その全厚にわたりチタン・シリサイド化するが、図示が煩雑になるので、図１２から図１４においては、これらの変化は表示しない。
【００６７】
このシリサイデーション・アニールは、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のマルチ・チャンバ型ウエハ処理装置の外部へ搬出される。そして、ウエハ容器５３に収容されて、たとえば、バッチ式のアニール装置に移送され、シリサイデーション・アニール処理が実行される。このシリサイデーション・アニール処理の条件としては、たとえば、温度摂氏６５０度程度、雰囲気圧力は、たとえば常圧、窒素ガス流量１５リットル/分程度、処理時間１０分程度を例示することができる。なお、この工程はマルチ・チャンバ型ウエハ処理装置５１内またはその他の場所に設けられた枚葉式のＲＴＡ装置によっても実施可能である。
【００６８】
シリサイデーション・アニールが完了すると、図１３に示すように、ＰＣＭスパッタ成膜により、窒化チタン膜２３ｂ上のほぼ全面に、シード・アルミニウム系メタル膜２４ｓを形成する。
【００６９】
このシード・アルミニウム系メタル膜２４ｓのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、バッチ式のアニール装置から排出され、図１のウエハ搬送容器（ウエハ・カセット）５３に収容されて、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットされる。そこから、ウエハ１は、再び、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００７０】
その後、ウエハ１は、図１及び図２に示すアルミニウム系メタル膜スパッタリング・チャンバ６１内のウエハ・ステージ６２上にセットされ、シード・アルミニウム系メタル膜２４ｓのスパッタ成膜処理が実行される。このシード・アルミニウム系メタル膜成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオフ）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワー２００W（たとえば１３．５６MHz）、処理時間３分程度、成膜量は６００ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。ここで、静電チャックをオフとすることで、シード・アルミニウム系メタル膜成膜処理時に、ウエハ温度が上がりすぎ、堆積したアルミニウム系メタル部材のリフローが過剰に進行して、ソース・コンタクト溝２２の上部を閉鎖することを回避することができる。すなわち、アルミニウム系メタル部材膜形成の前半部分では、リフローによる平坦化よりも、ソース・コンタクト溝２２の底面部に十分厚いアルミニウム系メタル部材膜を形成することの方が、最終的な埋め込み特性への寄与が大きい。従って、下部電極のバイアスは、メタル・イオンをウエハ上に、より垂直に行きこむ点で、この前半部分においては、特に有効である。
【００７１】
次に、図１４に示すように、シード・アルミニウム系メタル膜２４ｓ上のほぼ全面に、ＰＣＭスパッタ成膜により、シード・アルミニウム系メタル膜２４ｓと一体と成って、凹部（ソース・コンタクト溝）２２の内部を満たし、更に凹部（ソース・コンタクト溝）２２外の窒化チタン膜２３ｂ上を覆うように、アルミニウム系メタル膜２４を形成する。すなわち、この処理により、特徴的なシーム・パターン（縫い目パターン）２５を伴うソース電極２４（ＩＧＢＴにあってはエミッタ電極）となるべきアルミニウム系メタル膜２４は形成される。
【００７２】
この後者のアルミニウム系メタル膜２４のスパッタ成膜処理（後半部分）は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、シード・アルミニウム系メタル膜２４ｓの成膜の際の成膜室６１のウエハ・ステージ６２上にセットされた状態で（諸条件もほぼそのままの状態で）、連続的に、以下の処理条件に移行する。すなわち、後者のアルミニウム系メタル膜２４のスパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオン）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワーはオフ、処理時間３分程度、成膜量は６００ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。
【００７３】
なお、スパッタ成膜処理（前半部分および後半部）の際のステージ温度設定は、摂氏４００度未満では、十分にリフローが進まず、摂氏４４０度を越えると不所望なメタルの凝集現象がおきやすくなる。また、スパッタ成膜処理（後半部）において、下部電極高周波パワーはオンにしておくと、ウエハ温度の不所望な上昇により、同様な凝集現象が起こる傾向がある。
【００７４】
５．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴの断面形状を示すデータ等の説明（主に図１５および図１６）
以上に説明した本願の一実施の形態の半導体装置の製造方法により製造したトレンチ・ゲート型のパワーＭＯＳＦＥＴの断面形状のＳＥＭ写真を図１５および図１６に示す。図１６は、図１５の部分拡大である。図１６のＳＥＭ写真中において、中心より若干上のほぼ水平に走る白い曲線が図１１のアルミニウム系メタル膜２４（ソース電極）の上端である。これより、前記実施形態の方法により、アスペクト比の大きな溝でも、ボイドが発生することなく、うまく充填できていることがわかる。
【００７５】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７６】
例えば、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本願の発明はそれに限定されるものではなく、ＩＧＢＴ等のその他の単体や、それらを含む集積回路素子その他に広く適用できることは言うまでもない。
【００７７】
また、前記実施の形態では、Ｎチャネル型パワーＭＯＳＦＥＴ等のＮチャネル型デバイスについて具体的に説明したが、本願の発明はそれに限定されるものではなく、Ｐチャネル型パワーＭＯＳＦＥＴ等のＰチャネル型デバイスにも適用できることは言うまでもない。その場合には、前記実施の形態において、ＰとＮを総入れ替えするＰＮ反転操作を実行すればよい。
【００７８】
また、前記実施の形態では、メタル部材膜の形成方法として、主にスパッタ成膜法を中心に説明したが、本願の発明はそれに限定されるものではなく、必要に応じて、ＣＶＤ法、メッキ法等の適用できることは言うまでもない。
【符号の説明】
【００７９】
１ 半導体ウエハ（エピタキシャル・ウエハ）
１ａ ウエハのデバイス面（第1の主面）
１ｂ ウエハの裏面
１ｅ エピタキシャル層（ｎ型エピタキシャル層）
１ｓ ｎ＋シリコン基板部
２ ｎ型ドリフト領域
３ ｐ型チャネル領域（ｐ型ベース領域）
４ ｎ＋ソース領域
５ ｐ＋ボディ・コンタクト領域
６ トレンチ・ゲート電極（ポリシリコン電極）
７ ゲート絶縁膜
８ チップ又はチップ領域
９ レジスト膜
１１ ソース・パッド
１３ ゲート・パッド
１４ スクライブ領域（ダイシング領域）
１９ ガード・リング
２１ 層間絶縁膜
２２ｐ 層間絶縁膜等の凹部周辺の部材
２２ 凹部（ソース・コンタクト溝）
２３ バリア・メタル膜
２３ａ 下層バリア・メタル膜（チタン膜）
２３ｂ 上層バリア・メタル膜
２４ アルミニウム系メタル膜（ソース電極）
２４ｓ シード・アルミニウム系メタル膜
２５ シーム・パターン（縫い目パターン）
５１ マルチ・チャンバ型ウエハ処理装置
５２ ロード・ポート（または前室）
５３ ウエハ搬送容器（ウエハ・カセット）
５４ ロード・ロック室
５５ 真空搬送室
５６ 脱ガス・チャンバ
５７ スパッタ・エッチング・チャンバ
５８ チタン・スパッタ・チャンバ
５９ 窒化チタン反応性スパッタ成膜チャンバ
６１ アルミニウム系メタル膜スパッタリング・チャンバ
６２ 下部電極（ウエハ・ステージ）
６３ 下部電極高周波バイアス電源（第2の高周波電力）
６４ 静電チャック制御系
６５ 静電チャック電極
６６ 上部電極（ターゲット・バッキング・プレート）
６７ ターゲット
６８ マグネット保持回転テーブル
７１ マグネット（Ｓ極）
７２ マグネット（Ｎ極）
７３ 回転軸
７４ 上部電極直流バイアス電源（直流バイアス）
７５ 上部電極高周波電源（第1の高周波電力）
７６ プラズマ
７７ ガス供給制御系
７８ ガス供給経路
７９ 真空排気系
８１ 排気口
Ｇ セル繰り返し単位領域
Ｌ 凹部周辺拡大部
Ｒ 帯状繰り返しデバイス・パターン領域切り出し部分
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法におけるメタル電極形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−２４７５５９号公報（特許文献１）または米国特許公開２００７−０１４８８９６号公報（特許文献２）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の下部電極として、ＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式によるスパッタリング（すなわち、ＰＣＭスパッタリング）およびＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、ルテニウム膜を形成する技術が開示されている。
【０００３】
日本特開２００１−３５８０９１号公報（特許文献３）または米国特許公開２００２−００８９０２７号公報（特許文献４）には、コンタクト・ホールへのアルミニウムの充填を良好にするために、バリア・メタル層としてのチタン膜、窒化チタン膜等を一種のイオン化スパッタリングにより形成する技術が開示されている。
【０００４】
日本特開２００１−１２７００５号公報（特許文献５）には、アスペクトの大きなホールをアルミニウムで埋め込むために、バリア・メタル層としてのチタン膜をＩＭＰ（Ｉｏｎ Ｍｅｔａｌ Ｐｌａｓｍａ）方式によるスパッタリング（すなわち、ＩＭＰスパッタリング）により形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２４７５５９号公報
【特許文献２】米国特許公開２００７−０１４８８９６号公報
【特許文献３】特開２００１−３５８０９１号公報
【特許文献４】米国特許公開２００２−００８９０２７号公報
【特許文献５】特開２００１−１２７００５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
最新の０．１５μｍパワーＭＯＳＦＥＴにおいては、微細化によるセル・ピッチの縮小のためトレンチ部（ソース・コンタクト用の溝）において、アルミニウム・ボイド（アルミニウム系電極内に形成されるボイド）が多発することが、本願発明者らによって明らかにされた。この欠陥の発生は、主にアスペクト比が前世代の０．８４から一挙に２．８に上昇したことによると考えられる。
【０００７】
この対策としては、スパッタリングによるアルミニウム系電極の代わりに、ＣＶＤタングステン系電極を用いることが考えられるが、ある種の高信頼性品においては衝撃吸収能力等の観点で、却ってデメリットとなることがある。
【０００８】
本願発明は、これらの課題を解決するためになされたものである。
【０００９】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、本願の一つの発明は、アスペクト比の大きい繰り返し溝等の凹部をアルミニウム系メタルで埋め込む際に、アルミニウム系メタル・シード膜の形成から埋め込みに至るまで、イオン化スパッタリングにより、実行するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、アスペクト比の大きい繰り返し溝等の凹部をアルミニウム系メタルで埋め込む際に、アルミニウム系メタル・シード膜の形成から埋め込みに至るまで、イオン化スパッタリングにより、実行するので、良好な膜質を確保しつつ、十分な埋め込み特性を達成できる。
【図面の簡単な説明】
【００１５】
【図１】本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型のウエハ処理装置の平面構成図である。
【図２】本願の一実施の形態の半導体装置の製造方法におけるアルミニウム系メタル膜成膜工程に使用するＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式のスパッタリング・チャンバの模式断面図である。
【図３】本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。
【図４】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。
【図５】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成工程）である。
【図６】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン除去工程）である。
【図７】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝延長工程）である。
【図８】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス上面図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図９】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部（図８のＸ−Ｘ’断面に対応する）のデバイス断面フロー図（ｐ＋ボディ・コンタクト領域導入工程）である。
【図１０】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（バリア・メタル膜成膜工程）である。
【図１１】本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（アルミニウム系メタル膜成膜工程）である。
【図１２】図１０のＬで示す部分に対応する拡大デバイス断面図である。
【図１３】図１２に続く図１１のアルミニウム系メタル膜成膜工程の途中の状態（シード層形成完了）を示す拡大デバイス断面図である。
【図１４】図１３に続く図１１のアルミニウム系メタル膜成膜工程の完了状態（アルミニウム系メタル膜による埋め込み完了）を示す拡大デバイス断面図である。
【図１５】本願の一実施の形態の半導体装置の製造方法におけるアルミニウム系メタル膜成膜工程完了時点のトレンチ・ゲート・セル部のデバイス断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真である。
【図１６】図１５の部分拡大写真である。
【発明を実施するための形態】
【００１６】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１７】
１．以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上に、第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、スパッタリング処理チャンバ内において、前記凹部の内部を満たし、前記第1の絶縁膜の前記上面を覆うように、イオン化スパッタリングにより、アルミニウム系メタル層を形成する工程。
【００１８】
２．前記１項の半導体装置の製造方法において、前記工程（ｃ）は、前記スパッタリング処理チャンバ内に設けられた静電チャックを有するウエハ・ステージ上に、前記半導体ウエハの前記第1の主面を上に向けた状態で実行される。
【００１９】
３．前記１または２項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記凹部の内面及び前記第1の絶縁膜の上面の前記バリア・メタル膜を覆うように、シード・アルミニウム系メタル層を形成する工程；
（ｃ２）前記イオン化スパッタリングを続行することにより、前記シード・アルミニウム系メタル層と一体となって前記凹部の内部を満たし、前記第1の絶縁膜の前記上面を覆う前記アルミニウム系メタル層を形成する工程。
【００２０】
４．前記３項の半導体装置の製造方法において、前記下位工程（ｃ１）においては、前記静電チャックはオフ状態であり、前記下位工程（ｃ２）においては、前記静電チャックはオン状態である。
【００２１】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記ウエハ・ステージの温度は、摂氏４００度以上、４４０度未満である。
【００２２】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記スパッタリング処理チャンバは、マグネトロン方式である。
【００２３】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記工程（ｃ）においては、ターゲット側に第1の高周波電力および直流バイアスが印加されている。
【００２４】
８．前記３から７項のいずれか一つの半導体装置の製造方法において、前記下位工程（ｃ１）においては、前記ウエハ・ステージ側の電極に第2の高周波電力によりバイアスが印加されている。
【００２５】
９．前記１から８項のいずれか一つの半導体装置の製造方法において、半導体装置はパワーＭＯＳＦＥＴまたはＩＧＢＴを有する。
【００２６】
１０．前記１から９項のいずれか一つの半導体装置の製造方法において、前記アルミニウム系メタル層は、パワーＭＯＳＦＥＴのソース電極またはＩＧＢＴのエミッタ電極である。
【００２７】
１１．前記１から１０項のいずれか一つの半導体装置の製造方法において、前記凹部のアスペクト比は、２以上である。
【００２８】
１２．前記１から１１項のいずれか一つの半導体装置の製造方法において、前記凹部は、前記半導体ウエハの基板部の内部にまで達している。
【００２９】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３０】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）などの単体デバイスや、これらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。なお、単体といっても、実際は、微小な素子を複数集積したものもある。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。また、「ＭＯＳ」といっても、絶縁膜を酸化物に限定しているわけではない。
【００３１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．「イオン化スパッタリング」は、指向性スパッタリングの一種であるが、通常のメタル・スパッタ成膜が主に電気的に中性のスパッタ原子、分子、又は、これらのクラスタによっているのに対して、イオン化されたメタル・イオン等がシース電圧（更に付加的なバイアスを印加することもある）により、ウエハ面に比較的大きな垂直速度成分を持って入射することを利用して、カバレッジが良好なスパッタ成膜を実現したものである。このイオン化スパッタリング方式には、種々の形式があるが、ここでは、ＰＣＭ方式について具体的に説明するが、この方式に限定されないことはいうまでもない。従って、「イオン化スパッタリング」は、成膜にイオン化された成膜目的メタル原子が実質的に寄与している方式であれば、その名称を問わない。本実施の形態では、イオン化スパッタリング装置として、ＰＣＭ方式のキャノン・アネルバ（Ｃａｎｏｎ Ａｎｅｌｖａ）社製のＩ−１０８０ ＰＣＭを使用した例について具体的に説明したが、その他のイオン化スパッタリング装置としては、アプライド・マテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）のＳＩＰ−ＰＶＤ（Ｓｅｌｆ−Ｉｏｎｉｚｅｄ Ｐｌａｓｍａ Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置等がある。また、アルバック（Ｕｌｖａｃ）社も類似の装置を提供している。
【００３８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４０】
１．本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等の説明（主に図１および図２）
まず、本願の一実施の形態の半導体装置の製造方法に使用するメタル成膜装置等について、簡単に説明する。図１は、本願の一実施の形態の半導体装置の製造方法に使用するマルチ・チャンバ型（クラスタ型）のウエハ処理装置の平面構成図である。
【００４１】
図１に示すように、前記製造プロセスに使用するスパッタリング装置（チタン・スパッタリング・チャンバ５８、ＡｌＳｉスパッタリング・チャンバ６１、ＴｉＮ反応性スパッタリング・チャンバ５９）、熱処理装置（プリヒート処理チャンバ５６）、エッチング装置（スパッタ・エッチング・チャンバ５７）等は、クラスタ装置５１に集積されている。このクラスタ装置５１には４個のウエハ・カセット５３を常圧下で収容するロードポート５２（または前室）がある。ロードポート５２に収容されたウエハは二つのロードロック室５４のいずれかを介して、真空に変換されて真空搬送室５５を通して各処理チャンバに供給される。排出時はその逆である。
【００４２】
なお、この実施の形態では、窒化チタン膜成膜後のシリサイデーション・アニール工程は、マルチ・チャンバ型ウエハ処理装置５１と異なる外部のバッチ処理炉により処理する例を示すが、たとえば、複数あるＡｌＳｉスパッタリング・チャンバ６１の内の一つを枚葉式のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）チャンバとすることで、一連のプロセスにおいて、ウエハ１を大気に触れさせることなく実行するようにしてもよい。なお、一般に上層バリア・メタル膜２３ｂ（ＴｉＮ，ＴｉＷ等）の表面は、非常に清浄でないと、その後のアルミニウム系メタル膜の平坦性が確保できないが、イオン化スパッタ法によるアルミニウム系メタル膜の形成では、下地膜の表面状態に鈍感となる傾向があるので、ウエハを途中で外気に触れさせるような装置構成とすることもでき、生産の自由度が増すメリットがある。
【００４３】
図２は、本願の一実施の形態の半導体装置の製造方法におけるアルミニウム系メタル膜成膜工程に使用するＰＣＭ（Ｐｏｉｎｔ Ｃｕｓｐ Ｍａｇｎｅｔｒｏｎ）方式のスパッタリング・チャンバ６１の模式断面図である。このスパッタ・チャンバ（スパッタ装置）も他の汎用のメタル・スパッタ装置と同様に、マグネトロン・スパッタ（Ｍａｇｎｅｔｒｏｎ Ｓｐｕｔｔｅｒ）方式に含まれる。図２に示すように、チャンバ６１の下部には、下部電極（ウエハ・ステージ）６２が設けられており、成膜時には、このウエハ・ステージ６２上にデバイス面１ａ（裏面１ｂの反対の面）を上に向けて、ウエハ１がセットされている。下部電極６２には、下部電極高周波バイアス電源６３（たとえば１３．５６ＭＨｚ）により、高周波バイアス（第2の高周波電力）が印加できるようになっており、また、直接、接地可能にもなっている。また、ウエハ・ステージ６２内には、静電チャック電極６５が設けられており、静電チャック制御系６４により、オン・オフ可能とされている。
【００４４】
このウエハ・ステージ６２に対向して、チャンバ６１の上部には、上部電極（ターゲット・バッキング・プレート）６６が設けられており、その下面にはアルミニウム系のターゲット６７（ここでは、たとえば、１％程度のシリコンを含有するアルミニウム・ターゲットである）がセットされている。この上部電極６６には、上部電極直流バイアス電源７４および上部電極高周波電源７５（たとえば６０ＭＨｚ）から、直流電力（直流バイアス）及び高周波電力（第1の高周波電力）が印加可能となっている（両方及びどちらか一方を選択可能）。これらによって、たとえばアルゴン・プラズマ７６等の励起と所望のバイアス電圧の発生が可能となっている。更に、ターゲット・バッキング・プレート６６の上側近傍には、磁石のＳ極７１、Ｎ極７２を交互に配置したマグネット保持回転テーブル６８があり、駆動軸７３（回転軸）によって回転可能となっている。
【００４５】
チャンバ６１の外には、ガス供給制御系７７が設けられており、ガス供給経路７８を通して、チャンバ６１内にアルゴン・ガスその他のガスを供給できるようになっている。また、チャンバ６１内は、下方に設けられた排気口８１を通して、真空排気系７９により真空排気され、スパッタリングに必要な高真空を保持可能とされている。
【００４６】
なお、この実施の形態では、下層バリア・メタル膜（チタン膜）２３ａを通常のスパッタ成膜装置（イオン化スパッタ方式でないもの）を使用して、実行しているが、ＰＣＭ方式等のイオン化スパッタ方式のスパッタ成膜装置を用いて実施してもよい。
【００４７】
なお、下層バリア・メタル膜２３ａ（一部はシリサイド化メタル）としては、前記チタンのほか、ＴｉＷ，Ｔａ，Ｗ，ＷＳｉ等が使用可能である。
【００４８】
２．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴの一例の説明（主に図３）
図３は、本願の一実施の形態の半導体装置の製造方法により製造されたパワーＭＯＳＦＥＴの一例を示すデバイス上面図である。図３に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ８（トレンチ・ゲート・パワーＭＯＳ型半導体装置）は中央部にあるソースパッド領域１１（アルミニウム系パッド）が主要な面積を占めている。その下には、それらの幅（またはピッチ）よりも十分長く延びる帯状ゲート電極（柱状トレンチ・ゲート電極に対応）と帯状ソース・コンタクト領域が交互に多数形成された帯状繰り返しデバイス・パターン領域Ｒ（リニア・セル領域）がある。より正確には、リニア・セル領域Ｒは、ソースパッド領域１１の下方のほぼ全体に広がっており、破線で囲った部分はその一部である。このリニア・セル領域Ｒの周辺には、ゲート電極を周辺から外部に引き出すゲートパッド領域１３がある。更にその周りには、アルミニウム・ガードリング１９が設けられている。そして、チップ８の最外周部はウエハをダイシング等により分割する際の領域、すなわち、スクライブ領域１４である。
【００４９】
３．本願の一実施の形態の半導体装置の製造方法における関連するデバイス断面プロセス・フローの概要説明（主に図４から図１１、図１および図２を参照）
このセクションでは、０．１５マイクロ・メートル・プロセスのリニア・トレンチ・ゲート型パワーＭＯＳＦＥＴの例について、図４から図１１に基づいて、セクション２における図３の帯状繰り返しデバイス・パターン領域切り出し部分（リニア・セル領域）Ｒに対応するデバイス断面等について、プロセス・フローを説明する。
【００５０】
図４は、本願の一実施の形態の半導体装置の製造方法におけるトレンチ・ゲート・セル部のデバイス断面フロー図（ソース・コンタクト溝形成用レジスト・パターン形成工程）である。ここでは、２００ファイのｎ＋型シリコン単結晶ウエハ（シリコン系ウエハ）にｎ型エピタキシャル層（たとえばエピタキシャル層の厚さは、４マイクロ・メートル程度）を形成したｎ型エピタキシャル・ウエハ１を原材料ウエハとして使用する例を説明するが、ウエハの径は３００ファイでも４５０ファイでも、その他でもよい。また、ウエハの導電型はｐ型等でもよい。更に、ウエハの形式はエピタキシャル・ウエハに限らず、他の半導体基板や絶縁性基板等であってもよい。また、必要があれば、シリコン系以外の半導体ウエハ又は基板であってもよい。
【００５１】
図４に示すように、半導体ウエハ１は、主にｎ＋シリコン基板部１ｓとエピタキシャル層１ｅからなり、エピタキシャル層１ｅ内には、もともとのｎ型エピタキシャル層であるｎ型ドリフト領域２があり、その上部には、ｐ型チャネル領域（ｐ型ベース領域）３、ｎ＋ソース領域４等が形成されている。エピタキシャル層１ｅから上部が突出するように、複数のトレンチ・ゲート電極（ポリシリコン電極）６が周期的に設けられており、各トレンチ・ゲート電極６の中下部周辺には、ゲート絶縁膜７が設けられている。半導体ウエハ１のデバイス面側１ａには、層間絶縁膜２１が形成されており、各トレンチ・ゲート電極６を完全にカバーしている。この層間絶縁膜２１としては、下層から、たとえば６０ｎｍ程度の厚さを有する窒化シリコン膜（窒化シリコン系絶縁膜）、３００ｎｍ程度の厚さを有するＰＳＧ膜（酸化シリコン系絶縁膜）、９５ｎｍ程度の厚さを有するＳＯＧ膜（酸化シリコン系絶縁膜）等からなる多層絶縁膜を例示することができる。
【００５２】
層間絶縁膜２１上には、加工のためのレジスト膜９が形成されている。このレジスト膜９をエッチング・マスクとして、ドライ・エッチングを実行すると、図５に示すように、凹部（ソース・コンタクト溝）２２が形成される。次に、不要になったレジスト膜９を除去すると図６に示すように状態となる。
【００５３】
次に、パターニングされた層間絶縁膜２１をエッチング・マスクとして、更にドライ・エッチングを実行すると、図７に示すように、凹部（ソース・コンタクト溝）２２がｐ型チャネル領域３の上端まで延長される。
【００５４】
この時点の図７に対応する（図９にも対応している）デバイス上面（ウエハ上面）を図８に示す。図８において、セル繰り返し単位領域Ｇを図９にも対応して示す。
【００５５】
図７に続き、図９に示すように、ソース・コンタクト溝２２（たとえば溝底幅３００ｎｍ程度、深さ８５０ｎｍ程度、アスペクト比２以上、５以下程度であり、平均的には、２．８程度である）を通して、イオン注入により、ｐ型チャネル領域３の表面領域に、ｐ＋ボディ・コンタクト領域５を導入する。
【００５６】
次に、図１０に示すように、半導体ウエハ１のデバイス面側１ａのほぼ全面に、バリア・メタル膜２３を形成する。続いて、シリサイデーション・アニールを実施する。
【００５７】
次に、図１１に示すように、バリア・メタル膜２３上のほぼ全面に、ソース電極となるアルミニウム系メタル膜２４を成膜する。なお、ソース電極材料としては、ここで説明するシリコン添加アルミニウム系メタル（ＡｌＳｉ）のほか、ＡｌＣｕ，純Ａｌ、銅系メタル部材等が使用可能である。
【００５８】
その後、アルミニウム系メタル膜２４をパターニングし、その上に、ファイナル・パッシベーション絶縁膜（たとえば2マイクロ・メータ程度の厚さを有する塗布系ポリイミド樹脂膜等の有機系絶縁膜）を形成して、必要な開口を形成し、個々のチップに分割すると、図３に示すようなデバイスとなる。
【００５９】
次のセクションでは、図１０の凹部周辺拡大部Ｌに対応する要部拡大断面図である図１２から図１４によって、図１０から図１１のプロセスの詳細を説明する。
【００６０】
４．本願の一実施の形態の半導体装置の製造方法における要部デバイス断面プロセス・フローの説明（主に図１２から図１４、図１および図２を参照）
図９の状態で、図１２に示すように、半導体ウエハ１のデバイス面側１ａのほぼ全面に、下層バリア・メタル膜２３ａ（チタン膜）をスパッタ成膜により、形成する。なお、図１２から図１４においては、凹部（ソース・コンタクト溝）２２の周辺の層間絶縁膜等をひとまとめにして層間絶縁膜等の凹部周辺の部材２２ｐとして表示する。
【００６１】
このチタン膜２３ａのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、図１のウエハ搬送容器（ウエハ・カセット）５３にウエハ１を収容して、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットする。そこから、ウエハ１は、まず、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００６２】
次に、ウエハ１は図１のスパッタ・エッチ・チャンバ５７のウエハ・ステージにセットされ、表面の酸化膜を除去するためのスパッタ・エッチ処理が実行される。スパッタ・エッチ処理の条件としては、たとえば、ステージ温度無制御、圧力０．５パスカル程度、アルゴン流量３７．５ｓｃｃｍ程度、プラズマ励起方法は、たとえばＣＣＰ（Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、高周波パワー４００W（たとえば６０ＭＨz）、処理時間２５程度、エッチング量は１０ｎｍ程度を例示することができる。
【００６３】
次に、ウエハ１は図１のチタン・スパッタ・チャンバ５８のウエハ・ステージにセットされ、たとえば、ＰＣＭスパッタ方式によりチタン・スパッタ成膜処理が実行される。チタン・スパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏３５５度程度、圧力１０パスカル程度、アルゴン流量５６ｓｃｃｍ程度、上部電極高周波パワー２．５ｋW（たとえば６０ＭＨz）、処理時間６秒程度、成膜量は１０ｎｍ程度を例示することができる。なお、この工程はＰＣＭ方式の外、他のイオン化スパッタ方式、またはイオン化スパッタ方式ではない通常のスパッタ成膜でも実施可能である。
【００６４】
続いて、チタン膜２３ａ上のほぼ全面に、上層バリア・メタル膜２３ｂ（窒化チタン膜）を反応性スパッタ成膜により形成する。この窒化チタン膜２３ｂの反応性スパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のチタン・スパッタ・チャンバ５８から搬出され、窒化チタン反応性スパッタ成膜チャンバ５９のウエハ・ステージにセットされ、窒化チタン膜２３ｂの反応性スパッタ成膜処理が実行される。反応性スパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏４４５度程度、圧力０．５パスカル程度、アルゴン流量５６ｓｃｃｍ程度、窒素流量８４ｓｃｃｍ程度、上部電極直流パワー９ｋW、処理時間３５程度、成膜量は７０ｎｍ程度を例示することができる。なお、この工程はＰＣＭ方式でも実施可能である。
【００６５】
前記上層バリア・メタル膜２３ｂとしては、窒化チタンのほか、ＴｉＷ，ＴａＮ等が使用可能である。
【００６６】
次に、シリサイデーション・アニールを実施すると、図１２において、シリコン部材と接しているチタン膜２３ａ部分が、その全厚にわたりチタン・シリサイド化するが、図示が煩雑になるので、図１２から図１４においては、これらの変化は表示しない。
【００６７】
このシリサイデーション・アニールは、たとえば、以下のような手順で実施する。すなわち、ウエハ１は図１のマルチ・チャンバ型ウエハ処理装置の外部へ搬出される。そして、ウエハ容器５３に収容されて、たとえば、バッチ式のアニール装置に移送され、シリサイデーション・アニール処理が実行される。このシリサイデーション・アニール処理の条件としては、たとえば、温度摂氏６５０度程度、雰囲気圧力は、たとえば常圧、窒素ガス流量１５リットル/分程度、処理時間１０分程度を例示することができる。なお、この工程はマルチ・チャンバ型ウエハ処理装置５１内またはその他の場所に設けられた枚葉式のＲＴＡ装置によっても実施可能である。
【００６８】
シリサイデーション・アニールが完了すると、図１３に示すように、ＰＣＭスパッタ成膜により、窒化チタン膜２３ｂ上のほぼ全面に、シード・アルミニウム系メタル膜２４ｓを形成する。
【００６９】
このシード・アルミニウム系メタル膜２４ｓのスパッタ成膜は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、バッチ式のアニール装置から排出され、図１のウエハ搬送容器（ウエハ・カセット）５３に収容されて、マルチ・チャンバ型ウエハ処理装置５１のロード・ポート５２にセットされる。そこから、ウエハ１は、再び、脱ガス・チャンバ５６内のウエハ・ステージにセットされ、表面の水分等を除去するためのプレ・ヒート処理が実行される。プレ・ヒート処理の条件としては、たとえば、ステージ温度設定摂氏３７５度程度、圧力２６６パスカル程度、アルゴン流量２００ｓｃｃｍ程度、処理時間５０秒程度を例示することができる。
【００７０】
その後、ウエハ１は、図１及び図２に示すアルミニウム系メタル膜スパッタリング・チャンバ６１内のウエハ・ステージ６２上にセットされ、シード・アルミニウム系メタル膜２４ｓのスパッタ成膜処理が実行される。このシード・アルミニウム系メタル膜成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオフ）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワー２００W（たとえば１３．５６MHz）、処理時間３分程度、成膜量は６００ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。ここで、静電チャックをオフとすることで、シード・アルミニウム系メタル膜成膜処理時に、ウエハ温度が上がりすぎ、堆積したアルミニウム系メタル部材のリフローが過剰に進行して、ソース・コンタクト溝２２の上部を閉鎖することを回避することができる。すなわち、アルミニウム系メタル部材膜形成の前半部分では、リフローによる平坦化よりも、ソース・コンタクト溝２２の底面部に十分厚いアルミニウム系メタル部材膜を形成することの方が、最終的な埋め込み特性への寄与が大きい。従って、下部電極のバイアスは、メタル・イオンをウエハ上に、より垂直に行きこむ点で、この前半部分においては、特に有効である。
【００７１】
次に、図１４に示すように、シード・アルミニウム系メタル膜２４ｓ上のほぼ全面に、ＰＣＭスパッタ成膜により、シード・アルミニウム系メタル膜２４ｓと一体と成って、凹部（ソース・コンタクト溝）２２の内部を満たし、更に凹部（ソース・コンタクト溝）２２外の窒化チタン膜２３ｂ上を覆うように、アルミニウム系メタル膜２４を形成する。すなわち、この処理により、特徴的なシーム・パターン（縫い目パターン）２５を伴うソース電極２４（ＩＧＢＴにあってはエミッタ電極）となるべきアルミニウム系メタル膜２４は形成される。
【００７２】
この後者のアルミニウム系メタル膜２４のスパッタ成膜処理（後半部分）は、たとえば、以下のような手順で実施する。すなわち、ウエハ１は、シード・アルミニウム系メタル膜２４ｓの成膜の際の成膜室６１のウエハ・ステージ６２上にセットされた状態で（諸条件もほぼそのままの状態で）、連続的に、以下の処理条件に移行する。すなわち、後者のアルミニウム系メタル膜２４のスパッタ成膜処理の条件としては、たとえば、ステージ温度設定摂氏４２０度程度（静電チャックはオン）、圧力５パスカル程度、アルゴン流量２０ｓｃｃｍ程度、上部電極高周波パワー４ｋW（たとえば６０MHz）、上部電極直流パワー１ｋW、下部電極高周波パワーはオフ、処理時間３分程度、成膜量は６００ｎｍ程度を例示することができる。なお、ステージ温度設定の好適な範囲としては、摂氏４００度から摂氏４４０度程度である。
【００７３】
なお、スパッタ成膜処理（前半部分および後半部）の際のステージ温度設定は、摂氏４００度未満では、十分にリフローが進まず、摂氏４４０度を越えると不所望なメタルの凝集現象がおきやすくなる。また、スパッタ成膜処理（後半部）において、下部電極高周波パワーはオンにしておくと、ウエハ温度の不所望な上昇により、同様な凝集現象が起こる傾向がある。
【００７４】
５．本願の一実施の形態の半導体装置の製造方法により製造したパワーＭＯＳＦＥＴの断面形状を示すデータ等の説明（主に図１５および図１６）
以上に説明した本願の一実施の形態の半導体装置の製造方法により製造したトレンチ・ゲート型のパワーＭＯＳＦＥＴの断面形状のＳＥＭ写真を図１５および図１６に示す。図１６は、図１５の部分拡大である。図１６のＳＥＭ写真中において、中心より若干上のほぼ水平に走る白い曲線が図１１のアルミニウム系メタル膜２４（ソース電極）の上端である。これより、前記実施形態の方法により、アスペクト比の大きな溝でも、ボイドが発生することなく、うまく充填できていることがわかる。
【００７５】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７６】
例えば、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本願の発明はそれに限定されるものではなく、ＩＧＢＴ等のその他の単体や、それらを含む集積回路素子その他に広く適用できることは言うまでもない。
【００７７】
また、前記実施の形態では、Ｎチャネル型パワーＭＯＳＦＥＴ等のＮチャネル型デバイスについて具体的に説明したが、本願の発明はそれに限定されるものではなく、Ｐチャネル型パワーＭＯＳＦＥＴ等のＰチャネル型デバイスにも適用できることは言うまでもない。その場合には、前記実施の形態において、ＰとＮを総入れ替えするＰＮ反転操作を実行すればよい。
【００７８】
また、前記実施の形態では、メタル部材膜の形成方法として、主にスパッタ成膜法を中心に説明したが、本願の発明はそれに限定されるものではなく、必要に応じて、ＣＶＤ法、メッキ法等の適用できることは言うまでもない。
【符号の説明】
【００７９】
１ 半導体ウエハ（エピタキシャル・ウエハ）
１ａ ウエハのデバイス面（第1の主面）
１ｂ ウエハの裏面
１ｅ エピタキシャル層（ｎ型エピタキシャル層）
１ｓ ｎ＋シリコン基板部
２ ｎ型ドリフト領域
３ ｐ型チャネル領域（ｐ型ベース領域）
４ ｎ＋ソース領域
５ ｐ＋ボディ・コンタクト領域
６ トレンチ・ゲート電極（ポリシリコン電極）
７ ゲート絶縁膜
８ チップ又はチップ領域
９ レジスト膜
１１ ソース・パッド
１３ ゲート・パッド
１４ スクライブ領域（ダイシング領域）
１９ ガード・リング
２１ 層間絶縁膜
２２ｐ 層間絶縁膜等の凹部周辺の部材
２２ 凹部（ソース・コンタクト溝）
２３ バリア・メタル膜
２３ａ 下層バリア・メタル膜（チタン膜）
２３ｂ 上層バリア・メタル膜
２４ アルミニウム系メタル膜（ソース電極）
２４ｓ シード・アルミニウム系メタル膜
２５ シーム・パターン（縫い目パターン）
５１ マルチ・チャンバ型ウエハ処理装置
５２ ロード・ポート（または前室）
５３ ウエハ搬送容器（ウエハ・カセット）
５４ ロード・ロック室
５５ 真空搬送室
５６ 脱ガス・チャンバ
５７ スパッタ・エッチング・チャンバ
５８ チタン・スパッタ・チャンバ
５９ 窒化チタン反応性スパッタ成膜チャンバ
６１ アルミニウム系メタル膜スパッタリング・チャンバ
６２ 下部電極（ウエハ・ステージ）
６３ 下部電極高周波バイアス電源（第2の高周波電力）
６４ 静電チャック制御系
６５ 静電チャック電極
６６ 上部電極（ターゲット・バッキング・プレート）
６７ ターゲット
６８ マグネット保持回転テーブル
７１ マグネット（Ｓ極）
７２ マグネット（Ｎ極）
７３ 回転軸
７４ 上部電極直流バイアス電源（直流バイアス）
７５ 上部電極高周波電源（第1の高周波電力）
７６ プラズマ
７７ ガス供給制御系
７８ ガス供給経路
７９ 真空排気系
８１ 排気口
Ｇ セル繰り返し単位領域
Ｌ 凹部周辺拡大部
Ｒ 帯状繰り返しデバイス・パターン領域切り出し部分
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、スパッタリング処理チャンバ内において、前記凹部の内部を満たし、前記第1の絶縁膜の前記上面を覆うように、イオン化スパッタリングにより、アルミニウム系メタル層を形成する工程。
【請求項２】
前記１項の半導体装置の製造方法において、前記工程（ｃ）は、前記スパッタリング処理チャンバ内に設けられた静電チャックを有するウエハ・ステージ上に、前記半導体ウエハの前記第1の主面を上に向けた状態で実行される。
【請求項３】
前記２項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記凹部の内面及び前記第1の絶縁膜の上面の前記バリア・メタル膜を覆うように、シード・アルミニウム系メタル層を形成する工程；
（ｃ２）前記イオン化スパッタリングを続行することにより、前記シード・アルミニウム系メタル層と一体となって前記凹部の内部を満たし、前記第1の絶縁膜の前記上面を覆う前記アルミニウム系メタル層を形成する工程。
【請求項４】
前記３項の半導体装置の製造方法において、前記下位工程（ｃ１）においては、前記静電チャックはオフ状態であり、前記下位工程（ｃ２）においては、前記静電チャックはオン状態である。
【請求項５】
前記４項の半導体装置の製造方法において、前記ウエハ・ステージの温度は、摂氏４００度以上、４４０度未満である。
【請求項６】
前記１項の半導体装置の製造方法において、前記スパッタリング処理チャンバは、マグネトロン方式である。
【請求項７】
前記１項の半導体装置の製造方法において、前記工程（ｃ）においては、ターゲット側に第1の高周波電力および直流バイアスが印加されている。
【請求項８】
前記３項の半導体装置の製造方法において、前記下位工程（ｃ１）においては、前記ウエハ・ステージ側の電極に第2の高周波電力によりバイアスが印加されている。
【請求項９】
前記１項の半導体装置の製造方法において、半導体装置はパワーＭＯＳＦＥＴまたはＩＧＢＴを有する。
【請求項１０】
前記９項の半導体装置の製造方法において、前記アルミニウム系メタル層は、前記パワーＭＯＳＦＥＴのソース電極または前記ＩＧＢＴのエミッタ電極である。
【請求項１１】
前記１項の半導体装置の製造方法において、前記凹部のアスペクト比は、２以上である。
【請求項１２】
前記１項の半導体装置の製造方法において、前記凹部は、前記半導体ウエハの基板部の内部にまで達している。
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第1の主面上の第1の絶縁膜の上面から下方に向けて、凹部を形成する工程；
（ｂ）前記凹部の内面及び前記第1の絶縁膜の前記上面に、バリア・メタル膜を形成する工程；
（ｃ）前記工程（ｂ）の後、スパッタリング処理チャンバ内において、前記凹部の内部を満たし、前記第1の絶縁膜の前記上面を覆うように、イオン化スパッタリングにより、アルミニウム系メタル層を形成する工程。
【請求項２】
前記１項の半導体装置の製造方法において、前記工程（ｃ）は、前記スパッタリング処理チャンバ内に設けられた静電チャックを有するウエハ・ステージ上に、前記半導体ウエハの前記第1の主面を上に向けた状態で実行される。
【請求項３】
前記２項の半導体装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記凹部の内面及び前記第1の絶縁膜の上面の前記バリア・メタル膜を覆うように、シード・アルミニウム系メタル層を形成する工程；
（ｃ２）前記イオン化スパッタリングを続行することにより、前記シード・アルミニウム系メタル層と一体となって前記凹部の内部を満たし、前記第1の絶縁膜の前記上面を覆う前記アルミニウム系メタル層を形成する工程。
【請求項４】
前記３項の半導体装置の製造方法において、前記下位工程（ｃ１）においては、前記静電チャックはオフ状態であり、前記下位工程（ｃ２）においては、前記静電チャックはオン状態である。
【請求項５】
前記４項の半導体装置の製造方法において、前記ウエハ・ステージの温度は、摂氏４００度以上、４４０度未満である。
【請求項６】
前記１項の半導体装置の製造方法において、前記スパッタリング処理チャンバは、マグネトロン方式である。
【請求項７】
前記１項の半導体装置の製造方法において、前記工程（ｃ）においては、ターゲット側に第1の高周波電力および直流バイアスが印加されている。
【請求項８】
前記３項の半導体装置の製造方法において、前記下位工程（ｃ１）においては、前記ウエハ・ステージ側の電極に第2の高周波電力によりバイアスが印加されている。
【請求項９】
前記１項の半導体装置の製造方法において、半導体装置はパワーＭＯＳＦＥＴまたはＩＧＢＴを有する。
【請求項１０】
前記９項の半導体装置の製造方法において、前記アルミニウム系メタル層は、前記パワーＭＯＳＦＥＴのソース電極または前記ＩＧＢＴのエミッタ電極である。
【請求項１１】
前記１項の半導体装置の製造方法において、前記凹部のアスペクト比は、２以上である。
【請求項１２】
前記１項の半導体装置の製造方法において、前記凹部は、前記半導体ウエハの基板部の内部にまで達している。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−２４５３３４（Ｐ２０１０−２４５３３４Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９２９７３（Ｐ２００９−９２９７３）
【出願日】平成２１年４月７日（２００９．４．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月７日（２００９．４．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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