【課題】アスペクト比の高いホール内に、被覆性の良好な、コンタクト抵抗の低いバリア層を形成する半導体装置の製造方法を提供する。
【解決手段】タンタルまたはタンタルナイトライド等のライナー材料をホール内にスパッタ堆積する。ロングスロースパッタリング、自己イオン化プラズマ（ＳＩＰ）スパッタリング、誘導結合プラズマ（ＩＣＰ）再スパッタリング及びコイルスパッタリングを１つのチャンバ内で組み合わせたリアクタ１５０を使う。ロングスローＳＩＰスパッタリングは、ホール被覆を促進する。ＩＣＰ再スパッタリングは、ホール底部のライナー膜の厚さを低減して、第１のメタル層との接触抵抗を低減する。ＩＣＰコイルスパッタリングは、ＩＣＰ再スパッタリングの間、再スパッタリングによる薄膜化は好ましくないホール開口部に隣接しているような領域上に、保護層を堆積する。 （もっと読む）

【課題】メタルゲート電極を有するｐチャネル型電界効果トランジスタにおいて、所望するしきい値電圧を安定して得ることのできる技術を提供する。
【解決手段】半導体基板１上に形成されたＨｆＳｉＯＮ膜からなるゲート絶縁膜５ｈ上に、Ｍｅ−Ｏ−Ａｌ−Ｏ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＯ_ｙ（０．２≦ｘ≦０．７５、０．２≦ｙ≦１．５）組成の導電性膜を一部に有するメタルゲート電極６、またはＭｅ−Ｏ−Ａｌ−Ｎ−Ｍｅ結合を含むＭｅ_１−ｘＡｌ_ｘＮ_１−ｚＯ_ｚ（０．２≦ｘ≦０．７５、０．１≦ｚ≦０．９）組成の導電性膜を一部に有するメタルゲート電極６を形成する。 （もっと読む）

【課題】 炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性を得ることができる、半導体装置等を提供する。
【解決手段】 炭化珪素１４，１８に接触する接触電極１６と、該接触電極と導通する配線１９とを備え、接触電極１６が、チタン、アルミニウム、および珪素を含有する合金で形成され、配線１９は、アルミニウムまたはアルミニウム合金で形成され、該配線は接触電極と接触することで該接触電極と導通をとることを特徴とする。 （もっと読む）

【課題】ハーフピッチサイズが３２ｎｍ以下のＣＭＩＳデバイスを有する半導体装置において、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのそれぞれの閾値電圧を適切に設定することのできる技術を提供する。
【解決手段】ｐＭＩＳ形成領域に、主としてＡｌが拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜５ならびに下層メタルゲート電極６Ｄと上層メタルゲート電極６Ｕとの積層膜からなるメタルゲート電極６を有するｐＭＩＳ１００ｐを形成し、ｎＭＩＳ形成領域に、主としてＬａ（ランタン）が拡散した高誘電体膜５ｈ（例えばＨｆＯ_２膜）により構成されるゲート絶縁膜１１ならびに上層メタルゲート電極６Ｕからなるメタルゲート電極１２を有するｎＭＩＳ１００ｎを形成する。 （もっと読む）

【課題】パワーＭＯＳＦＥＴにおいては、アルミニウム系ソース電極下のアルミニウム拡散バリア・メタル膜として、チタンおよび窒化チタンからなるチタン系バリア・メタル膜が広く使用されている。しかし、本願発明者らが検討したところによると、チタン系バリア・メタル膜を使用すると、ウエハの反りが増大して、ウエハ・ハンドリングが困難となり、ウエハ割れやウエハ欠け等の問題が不可避となることが明らかとなった。この傾向は、最小寸法が０．３５マクロ・メートル以下の製品において特に顕著である。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜（ＴｉＷ等のタングステンを主要な成分とする合金膜）をスパッタリング成膜によって形成する際、スパッタリング成膜チャンバの気圧を１．２パスカル以下とするものである。 （もっと読む）

【課題】保護素子としてＳＢＤを搭載したＭＯＳＦＥＴにおいては、ＳＢＤの特性を確保するためアルミニウム・ソース電極下のアルミニウム拡散バリア・メタル膜として、ＴｉＷ（タングステンを主要な成分とする合金）膜が使用される。しかし、本願発明者らが検討したところによると、タングステン系バリア・メタル膜はＴｉＮ等のチタン系バリア・メタル膜と比べて、バリア性が低い柱状粒塊を呈するため、比較的容易にシリコン基板中にアルミニウム・スパイクが発生することが明らかとなった。
【解決手段】本願発明は、アルミニウム系メタル層と下層のシリコン系半導体層の間のバリア・メタル層として、タングステン系バリア・メタル膜をスパッタリング成膜によって形成する際、その下層をウエハ側にバイアスを印加したイオン化スパッタにより成膜し、上層をウエハ側にバイアスを印加しないスパッタにより成膜するものである。 （もっと読む）

【課題】電力増幅モジュールの放熱特性を向上させる。
【解決手段】電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。ソース用バンプ電極ＢＰＳは、アルミニウムを主体とするソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚くかつ銅を主体とするソース用導体層ＣＮＤＳを介して形成する。ソース用バンプ電極ＢＰＳとソース用導体層ＣＮＤＳの間には樹脂膜は介在していない。 （もっと読む）

【課題】被処理体の表面に形成されている凹部の内径や幅が小さくても、薄膜の成膜時のステップカバレジを向上させることが可能な成膜方法を提供する。
【解決手段】真空排気が可能になされた処理容器２２内へ凹部を有する絶縁層が表面に形成された被処理体Ｗを収容すると共に処理容器内へチタンを含む原料ガスと還元ガスとを供給してプラズマＣＶＤ法によりガスを反応させて被処理体に対してチタンを含む薄膜を形成する成膜方法において、反応が原料ガスの反応律速の反応状態となるように原料ガスと還元ガスの各流量を設定するように構成する。これにより、被処理体の表面に形成されている凹部の内径や幅が小さくなったり、凹部のアスペクト比が大きくなっても、薄膜の成膜時のステップカバレジを向上させることが可能となる。 （もっと読む）

【課題】スパッタリングターゲット及びこれを利用して製造される半導体素子を提供する。
【解決手段】重量％で０．０１％以上から１％未満のＮｉ、及び残部としてＷ及びその他の不回避な不純物で構成されるスパッタリングターゲットであり、また、バリア層と、バリア層上のシード層と、シード層上の導電層と、を備え、導電層は、重量％で０．０１％以上から１％未満のＮｉ、及び残部としてＷ及びその他の不回避な不純物で構成される、タングステンとニッケルとの合金薄膜を備える半導体素子である。 （もっと読む）

【課題】特性の劣化を効果的に抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、ＧａＮを含む半導体層１と、電極とを備えている。電極は、電極本体６と、半導体層１から見て電極本体６よりも離れた位置に形成され、かつＡｌを含む接続用電極８と、電極本体６と接続用電極８との間に形成されたＷ、ＴｉＷ、ＷＮ、ＴｉＮ、Ｔａ、およびＴａＮよりなる群から選ばれる少なくとも１種を含むバリア層７とを含んでいる。バリア層７の表面粗さＲＭＳが３．０ｎｍ以下である。 （もっと読む）

【課題】アルミニウムやマグネシウムを用いた金属層を形成し４００℃程度で熱処理することで、ゲート絶縁層中の不純物を不活性化できるが、当該金属層はヒロックが発生しやすい等、ゲート電極としては適当なものではなく、一旦、当該金属層を除去して、新たにゲート電極を形成する必要がある。この工程では、エッチング雰囲気中にゲート絶縁層を露出させる必要が生じ、ゲート絶縁層の劣化が懸念される。
【解決手段】ＴｉＮをスパッタ法にて堆積し、エッチングを行うことで第１ゲート電極１０６を形成する。そしてアルミニウムを主成分とする触媒金属層１０８をスパッタリング法等を用いて堆積する。そして、触媒金属層１０８が堆積された状態で、４００℃で１時間熱処理を行う。この熱処理を行うことにより、ゲート絶縁層１５と半導体層１３との界面の欠陥準位密度を低減させることができた。 （もっと読む）

【課題】複数の絶縁膜を有する積層膜を形成する場合のスループットの向上等を実現し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、少なくともトリメチルシリルアセチレンを原料ガスとして用いて、組成の異なる複数の絶縁膜３４、３６、３８、４０を有する積層膜及び組成の異なる複数の絶縁膜５６，５８，６０，６２を有する積層膜６４を、同一の反応室内において大気開放することなく連続的に形成する工程を有している。 （もっと読む）

【課題】複数の同種の製造装置を用いて半導体装置を製造する場合に、製品間での寸法のばらつきの発生を抑制できる技術を提供する。
【解決手段】制御機器ＣＤをそれぞれの露光機に対して個別に配置する。露光処理が完了した各ロットは、どの露光機で露光処理がなされたかによって分類され、露光機毎に、露光機を調整するためのパラメータが製品情報収集部ＣＤ１に収集され、最適製造条件計算部ＣＤ２にて処理条件が計算され、計算された処理条件が設定される。すべてのロットは、露光処理を行う露光機が予め割り当てられ、露光処理が済んでいないロットは、分類機ＣＭによって割り当てられた露光機へ振り分けられ、制御機器ＣＤによって求められた処理条件で露光処理が行われる。 （もっと読む）

【課題】ゲート電極部と容量コンタクトプラグとのショートを防止する。
【解決手段】複数のゲート電極部１０と該ゲート電極部１０間を接続する配線部との上に、耐エッチング膜１７を備えたゲートハードマスク２０を形成後、前記配線部上の前記耐エッチング膜１７を除去する。これにより、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。 （もっと読む）

【課題】高縦横比の特徴部のボイドなしの充填方法を提供する。
【解決手段】種々の実施例に於いて、この方法は低温化学蒸着工程によるタングステンでの特徴部の充填に関する。或る実施例に於いて、工程温度は特徴部充填の化学蒸着の間約３５０°Ｃ以下に維持される。この低温化学蒸着タングステン充填により、標準の化学蒸着充填と同様は薄膜抵抗を達成する一方、高縦横比の特徴部への向上された充填と下地層へとのフッ素移動への向上されたバリヤが得られる。発明は更に低抵抗を有するタングステンフィルムの堆積方法に関する。種々の実施例に於いて、この方法ではタングステンバルク層の堆積及び／或は低温化学蒸着によるバルク層の堆積の前に堆積された核形成層に低温低抵抗処理を実施し、その後高温化学蒸着を実施する。 （もっと読む）

【課題】パワー半導体装置における高耐圧化と小型化とを両立できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ガードリングによるターミネーション領域を有する高耐圧パワー半導体装置であって、能動領域は第１のバリアメタル層を介して第１の電極と接合され、前記ガードリングは第２のバリアメタル層を介して第２の電極と接合され、チャネルストッパは第３のバリアメタル層を介して第３の電極と接合されている。前記バリアメタル層は各々に間隔をあけて配設され、前記ターミネーション領域を横断する方向において、前記各バリアメタル層（第１乃至第３のバリアメタル層）の幅は接合する前記各電極（第１乃至第３の電極）の幅よりも広く、かつ前記各バリアメタル層の一部が前記接合する各電極の前記横断する方向における両側からはみ出していることを特徴とする。 （もっと読む）

【課題】高縦横比の特徴部のボイドなしの充填方法を提供する。
【解決手段】種々の実施例に於いて、この方法は低温化学蒸着工程によるタングステンでの特徴部の充填に関する。或る実施例に於いて、工程温度は特徴部充填の化学蒸着の間約３５０°Ｃ以下に維持される。この低温化学蒸着タングステン充填により、標準の化学蒸着充填と同様は薄膜抵抗を達成する一方、高縦横比の特徴部への向上された充填と下地層へとのフッ素移動への向上されたバリヤが得られる。発明は更に低抵抗を有するタングステンフィルムの堆積方法に関する。種々の実施例に於いて、この方法ではタングステンバルク層の堆積及び／或は低温化学蒸着によるバルク層の堆積の前に堆積された核形成層に低温低抵抗処理を実施し、その後高温化学蒸着を実施する。 （もっと読む）

【課題】ソース、ドレインの低抵抗化及び寄生容量の低減化のための構造、所望のゲート長、ソース、ドレイン形状、柱状半導体の直径が得られるSGTの製造方法を提供する。
【解決手段】第1の平面状半導体層上に第1の柱状半導体層を形成する工程と、第1の柱状半導体層の下部と第1の平面状半導体層に第1の第2導電型半導体層を形成する工程と、第1の柱状半導体層の底部及び第1の平面状半導体層上に第1の絶縁膜を形成する工程と、第1の柱状半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の上部且つ第1の柱状半導体層の上部側壁と、ゲート電極の側壁に第2の絶縁膜をサイドウォール状に形成する工程と、第1の第2導電型半導体層と第2の第2導電型半導体層との間に第1導電型半導体層を形成する工程と、第1の第2導電型半導体層の上部表面と、第2の第2導電型半導体層の上部表面に金属と半導体の化合物を形成する工程とを含む。 （もっと読む）

【課題】エミッタ接地直流増幅率のばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ること。
【解決手段】本発明は、Ｎ−型エピ層３ａやＰ−型シリコン基板１ａを含む半導体基板、Ｎ＋型ポリシリコン層２１ａ、タングステン層２５、シリサイド層２７ａ、シリサイド層３９ａ、ベース電極３６ａ、エミッタ電極３６ｂ及びコレクタ電極３６ｃを少なくとも備える。半導体基板上に形成されたＮ＋型ポリシリコン層２１ａはシリサイド層２７ａに覆われる。シリサイド層２７ａ上の形成されたタングステン層２５はシリサイド層３９ａに覆われる。 （もっと読む）

【課題】最新の０．１５μｍパワーＭＯＳＦＥＴにおいては、微細化によるセル・ピッチの縮小のためトレンチ部（ソース・コンタクト用の溝）において、アルミニウム・ボイド（アルミニウム系電極内に形成されるボイド）が多発することが、本願発明者らによって明らかにされた。この欠陥の発生は、主にアスペクト比が前世代の０．８４から一挙に２．８に上昇したことによると考えられる。
【解決手段】本願の一つの発明は、アスペクト比の大きい繰り返し溝等の凹部をアルミニウム系メタルで埋め込む際に、アルミニウム系メタル・シード膜の形成から埋め込みに至るまで、イオン化スパッタリングにより、実行するものである。 （もっと読む）