【課題】バリア金属膜とＣＶＤ法によって形成される金属導体膜である銅膜との間の密着性に優れた半導体デバイスの製造方法を提供すること。
【解決手段】基板上に直接にまたは絶縁体膜を介してバリア金属膜を形成する工程と、該バリア金属膜上にＣＶＤ法によって銅膜を形成する工程とを含む半導体デバイス製造方法において、該バリア金属膜を形成する工程と該銅膜を形成する工程との間に、加熱条件下アンモニア、水素、またはシランのうちの少なくともいずれか１つを含む第１の還元性ガスに暴露する工程と、該銅膜を形成する工程の後に、加熱条件下第２の還元性ガスに暴露する工程と、を有することを特徴とする。 （もっと読む）

【課題】電気特性が良好な半導体装置を、歩留まり高く作製する。
【解決手段】半導体領域または導電領域を被覆する絶縁膜に、溝及び該半導体領域または導電領域に達するコンタクトホールの少なくともいずれかを形成し、溝及びコンタクトホールの少なくともいずれかに第一の導電膜を形成し、酸化性ガス及びハロゲン系ガスの混合ガスから生成するプラズマに暴露した後、水を含む雰囲気に暴露して、第一の導電膜の一部または全部を流動化し、その後、第一の導電膜上に第二の導電膜を形成する。 （もっと読む）

【課題】トレンチゲート構成のパワートランジスタを有する半導体装置のオン抵抗を低減する。
【解決手段】トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱにおいて、ソース用の半導体領域３の上面の層間絶縁層１２の端部（位置Ｐ１）と上記ソース用の半導体領域３の上面の上記ゲート電極９Ｅから遠い端部（溝１６の外周の位置Ｐ２）との間の長さをａとし、上記層間絶縁層１２と上記ソース用の半導体領域３の上面との重なり部の長さ（位置Ｐ１から溝５ａの外周の位置Ｐ３までの長さ）をｂとすると、０≦ｂ≦ａとする。これにより、ソースパッドＳＰとソース用の半導体領域３の上面との接触面積が増大する上、ソースパッドＳＰとチャネル形成用の半導体領域４との距離を短くすることができるので、トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱのオン抵抗を下げることができる。 （もっと読む）

【課題】製造容易性、及び信頼性の高い半導体装置を提供する。
【解決手段】半導体装置１００は、接続孔８０を有する層間絶縁膜１０と、接続孔８０上に形成され、上端が接続孔８０の上端より低い位置に位置する金属シード膜２４と、金属シード膜２４上に形成され、接続孔８０内を埋め込んでおり、かつ金属シード膜２４の上端を覆う金属膜２０と、を備える。このためＣＭＰによる平坦化工程において、金属シード膜２４、２６は露出せず、除去されない （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】素子分離領域１３は、溝１１に埋め込まれた酸化シリコン膜からなり、上部が半導体基板１から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１が形成されている。ＭＩＳＦＥＴのゲート絶縁膜は、ハフニウムと酸素と低しきい値化用の元素とを主成分として含有するＨｆ含有絶縁膜５からなり、メタルゲート電極であるゲート電極ＧＥは、活性領域１４、側壁絶縁膜ＳＷ１および素子分離領域１３上に延在している。低しきい値化用の元素は、ｎチャネル型ＭＩＳＦＥＴの場合は希土類またはＭｇであり、ｐチャネル型ＭＩＳＦＥＴの場合は、Ａｌ、ＴｉまたはＴａである。 （もっと読む）

【課題】膜中及び膜表面の不純物が効果的に除去でき、Ｃｕ配線構造に適用したときにバリア層及びＣｕ配線層に対する密着性に優れて一層の低抵抗を実現できるＣｏ膜形成方法を提供する。
【解決手段】基材Ｓを処理室１０内に配置して処理室内を真空引きすると共に、基材を一の所定温度に加熱し、アルキル基を有するイオン又は分子がコバルトに配位した有機金属材料Ｌを気化させ、気化させた有機金属材料を基材表面に供給し、有機金属材料を熱分解させてＣｏ膜を成膜する。その後、同一の処理室内で、またはＣｏ膜が成膜された基材を他の処理室内に配置し、この基材をアンモニアガスと水素ガスとを含む混合ガス雰囲気中にて他の所定温度でアニールする。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】半導体集積回路の高集積化と機能素子の高性能化とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板１の表面領域に配置されるスイッチ素子３，４と、下面がスイッチ素子３，４に接続されるコンタクトプラグ６と、コンタクトプラグ６の上面の直上に配置される機能素子７とを備える。コンタクトプラグ６の上面の最大表面粗さは、０．２ｎｍ以下である。 （もっと読む）

【課題】比誘電率の低い絶縁層の表面にＭｎ等の金属を含む薄膜、例えばＭｎＯｘを効率的に形成することが可能な成膜方法を提供する。
【解決手段】絶縁層１が表面に形成された被処理体Ｗに対して成膜処理を施す成膜方法において、第１の金属よりなる第１の薄膜６０を形成する第１の薄膜形成工程と、前記第１の薄膜を酸化して酸化膜６０Ａを形成する酸化工程と、前記酸化膜上に第２の金属を含む第２の薄膜６２を形成する第２の薄膜形成工程とを有する。これにより、比誘電率の低い絶縁層の表面にＭｎ等の金属を含む薄膜、例えばＭｎＯｘを効率的に形成する。 （もっと読む）

【課題】異なるチャネル長のトランジスタを有し、かつ、コンタクト抵抗の増加およびオン電流の減少を防止できる半導体装置の提供。
【解決手段】ピラートランジスタＴｒ１と、前記ピラートランジスタＴｒ１の下部拡散層７ａへ信号または電源を供給するとともに、ポリシリコン層１０ａからの固相拡散し、下部拡散層７ａを形成することにより、前記ピラートランジスタＴｒ１のチャネル長ｄ１を厚みにより制御する前記ポリシリコン層１０ａと、を具備してなることを特徴とする。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいて、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止する。
【解決手段】ゲート電極１７５上にはシリサイド層２３０が形成されている。シリサイド層２３０の上面は、シリサイド層２３０の中央から両端に向けて低くなっており、当該両端におけるシリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。 （もっと読む）

【課題】 製造工程の増加を招くことなく、タングステン配線を低抵抗化できる半導体装置の製造方法を提供する。
【解決手段】 本発明は、基板表面に、微細形状を有する絶縁層を形成した後、この微細形状を含む絶縁層表面に、ＴｉＷ膜からなる下地層を形成する工程と、下地層の表面に、タングステン膜からなる配線層を形成する工程とを含む。 （もっと読む）

【課題】ゲート電極に形成された研磨後のキャップ絶縁膜の厚さを容易に推定できる半導体装置の製造方法を提供する。
【解決手段】半導体装置形成領域に第１の導電膜よりなるゲート電極１５、半導体装置非形成領域に絶縁膜形成部１６、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜１７を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜２８を形成し、次いで、キャップ絶縁膜上に形成された層間絶縁膜にゲート電極の延在方向と交差する方向に延在する溝４７を形成すると共に、溝の下方に位置する層間絶縁膜に不純物拡散層を露出するコンタクトホール２２，２３を形成し、次いで、溝及びコンタクトホールを埋め込む第２の導電膜５１を形成し、次いで、ＣＭＰ法により第２の導電膜を研磨することでコンタクトプラグを形成し、その後、絶縁膜形成部に形成されたキャップ絶縁膜の厚さを測定する。 （もっと読む）

【課題】 表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンの成膜方法を提供すること。
【解決手段】 下地２を加熱し、加熱した下地２にアミノシラン系ガスを流し、下地２の表面にシード層３を形成する工程と、下地２を加熱し、加熱した下地２の表面のシード層３にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層３上にアモルファスシリコン膜を形成する工程と、を備える。 （もっと読む）

【課題】シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。 （もっと読む）

【課題】 信頼性が向上する半導体素子、及びその形成方法を提供する。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。 （もっと読む）

【課題】コンタクトの抵抗値のばらつきを抑え、歩留りを安定させることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板上に形成された導電層上に、絶縁膜を形成し、ハロゲンガスを含む第１のガスを用いて絶縁膜をドライエッチングして、導電層の表面を露出させ、露出した導電層に対しハロゲンガスを還元可能な第２のガスを用いて第１のプラズマ処理を行い、露出した導電層に対しＣ元素及びＯ元素を含みハロゲン元素を含まない第３のガスを用いて、第２のプラズマ処理を行う。 （もっと読む）

【課題】半導体製造装置に備わる真空室と装置外部との間のリークを早期に検知することにより、半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】真空室において、高真空領域の圧力判定値と低真空領域の圧力判定値との間の圧力領域に任意の圧力値（例えば１Ｐａ）を設定し、ウエハ搬送室の圧力が低真空側から高真空側へ通過する任意の圧力値を第１トリガポイントＰ１と設定し、次にウエハ搬送室の圧力が低真空側から高真空側へ通過する任意の圧力値を第２トリガポイントＰ２と設定する。第１トリガポイントＰ１と第２トリガポイントＰ２との間で、低真空側の最大圧力が低真空領域の圧力判定値に到達しているか否かの判定と高真空側の最小圧力が高真空領域の圧力判定値に到達しているか否かの判定を行う。 （もっと読む）