【課題】セルトランジスタの電流駆動能力の劣化を抑制し、メモリセルごとの信号のばらつきを抑制し、かつ、微細化された半導体記憶装置を提供する。
【解決手段】メモリは、ＭＴＪを備える。アクティブエリアは、セルトランジスタごとに分離されており、セルトランジスタのゲートの延伸方向に対してほぼ直交する第１の方向に延伸している。アクティブエリアは、第１の方向に配列されてアクティブエリア列を構成している。第２の方向に隣接する２つのアクティブエリア列は、第１の方向に半ピッチずつずれて配置されている。アクティブエリアの表面上方から見たときに、ＭＴＪは各アクティブエリアの一端に重複するように配置されている。第１および第２の配線は、互いに隣接するアクティブエリア列のＭＴＪに交互に重複するように第１および第２の方向に対して傾斜する方向に折り返しながら延伸している。 （もっと読む）

【課題】 セル面積を縮小させつつ、コストの増大を抑制する。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、第１の方向Ｘに所定のピッチ２Ｆを有して配置され、第１の方向と直交する第２の方向Ｙに延在された第１及び第２のゲート電極ＧＣ１、ＧＣ２と、第１及び第２のゲート電極間の上方に配置された磁気抵抗素子ＭＴＪａと、磁気抵抗素子より高い位置に配置され、磁気抵抗素子と第１の方向にピッチの半分の距離Ｆを有して配置された電極層ＵＥ２と、電極層より高い位置に配置され、第１の方向に延在された配線Ｍ１と、磁気抵抗素子と配線との接続及び電極層と配線との接続を１つの導電層で行うビアＶ１Ｙと、を具備する。 （もっと読む）

【課題】出力を向上可能なスピン伝導素子を提供する。
【解決手段】 このスピン伝導素子は、半導体層３と、半導体層３上に第１トンネル障壁層５Ａを介して設けられた第１強磁性層１と、半導体層３上に、第１強磁性層１から離間し、且つ、第２トンネル障壁層５Ｂを介して設けられた第２強磁性層２と、を備え、半導体層３は、第１強磁性層１からその厚み方向に垂直な方向に沿って、第１強磁性層１から離れる方向へ広がる第１領域Ｒ１と、第１強磁性層１からその厚み方向に垂直な方向に沿って、第２強磁性層２に向かう方向に延びており、第１領域Ｒ１の不純物濃度よりも相対的に高い不純物濃度を有する第２領域Ｒ１２と、を備えている。 （もっと読む）

【課題】本発明の技術的な課題は、共通ソースラインを含む磁気メモリ装置に対してビットラインへ記録電流を供給することができるライトドライバー回路を提供すること、集積度が向上された磁気メモリ装置を提供すること、及び、共通ソースラインを有する磁気メモリ装置のレイアウト構造を提供することにある。
【解決手段】ビットラインとソースラインとの間に接続され、前記ビットライン方向に隣接する一対の磁気メモリセルが前記ソースラインを共有する複数の磁気メモリセルよりなるメモリセルアレイを有する磁気メモリ装置のためのライトドライバー回路であり、正の記録電圧の供給端子と副の記録電圧の供給端子との間に接続されて、ライトイネーブル信号及びデータ信号によって前記正の記録電圧または前記副の記録電圧による電流を前記ビットラインに選択的に供給するスイチング部を備える磁気メモリ装置を提供する。 （もっと読む）

【課題】エッチングに用いられるハロゲン系成分による素子の腐食を防止することが可能な磁気抵抗素子の製造装置及び製造方法を提供すること
【解決手段】本発明の磁気抵抗素子１０の製造方法は、基板上に強磁性材料からなる第１の強磁性層１３を形成する。酸化マグネシウムからなる絶縁層１４は、第１の強磁性層１３上に形成される。Ｆｅ及びＣｏの少なくとも一方を含有する第２の強磁性層１５は、絶縁層１４上に形成される。ハロゲン系元素を含むプラズマによるエッチングは、基板１１上に第１の強磁性層１３、絶縁層１４及び第２の強磁性層１５が積層された積層体に対して施される。積層体は、Ｈ_２Ｏを含むプラズマであるＨ_２Ｏプラズマに曝露される。 （もっと読む）

【課題】スピン注入方式の書き込みを実行するとき磁化方向に依らず書き込み特性が同様となる磁気ランダムアクセスメモリ及びその動作方法を提供する。
【解決手段】スピン注入方式の磁気ランダムアクセスメモリは、複数の磁気メモリセル１０と電流供給部４３＋４７＋４９と制御部４１＋７０＋８０とを具備する。電流供給部は、磁気メモリセル又はその近傍へ書き込み電流を供給する。磁気メモリセルは、磁化状態によりデータを記憶する磁性体記憶層と、書き込み電流に基づいて書き込むデータに依らず同一の制御原理で磁性体記憶層にスピン電子を供給するスピン制御層とを備える。制御部は、書き込むデータに基づいて、スピン制御層の磁化方向を時間的に連続的に回転させながら、電流供給部の書き込み電流の供給を制御する。 （もっと読む）

【課題】磁性体中の磁壁を安定して移動させる磁気記憶素子、および磁壁移動方法を提供する。
【解決手段】実施形態による磁気記憶素子は、第１電極１１と、第２電極１２と、前記第１電極１１と前記第２電極１２との間に設けられ、複数の第１磁性層１４１および、この第１磁性層１４１の間に設けられ、第１磁性層１４１とは構成元素の組成が異なる第２磁性層１４２を含む積層構造と、前記第１電極１１の前記積層構造側の面の反対の面に設けられる圧電体１５と、前記圧電体１５の前記第１電極１１が設けられる位置と異なる位置に設けられ、前記圧電体１５に電圧を印加する第３電極１３を有する。 （もっと読む）

【課題】信頼性の高い低消費電力不揮発性メモリを提供する。
【解決手段】磁気メモリセルを構成する巨大磁気抵抗効果素子やトンネル磁気抵抗効果素子４０２の強磁性固定層２０２の磁化方向と反平行又は平行に磁化された強磁性配線１０１を記録層である強磁性自由層２００に非磁性層４０１を介して接続させ、スピントランスファートルクにより記録層の磁化反転を行う。 （もっと読む）

【課題】半選択状態になった磁気記憶素子のデータの誤反転を抑制することにより信頼性の高い書き込み動作を行うことができる磁気記憶素子、およびこれを用いた磁気記憶装置を提供する。
【解決手段】磁化容易軸９１と磁化困難軸９２とを有する記録層３は、平面視においてすべての領域が第１導電層ＷＴまたは第２導電層ＢＬの少なくとも一方と重なる。磁化容易軸９１に沿い、記録層３と平面視において重なる寸法が最大となる第１の線分の第１の端点ＴＰ，ＢＰは、第２導電層ＢＬと平面視において重ならない。上記第１の線分の中点を通り、平面視において第１の線分に直交し、記録層３と平面視において重なる第２の線分の１対の端点である第２の端点ＬＰ，ＲＰのうち少なくとも一方は、第１導電層ＷＴと平面視において重ならない。 （もっと読む）

【課題】 本発明は、磁化方向が自由な軟強磁性層と第一の記録磁化を有する第一の硬強磁性層の間に配備された第一のトンネル障壁層と、軟強磁性層と第二の記録磁化を有する第二の硬強磁性層の間に配備された第二のトンネル障壁層とを備えた、第一の所定の高い閾値温度で第一の記録磁化を自由な方向に向けることができ、第二の所定の高い閾値温度で第二の記録磁化を自由な方向に向けることができ、第一の所定の高い閾値温度が第二の所定の高い閾値温度よりも高いＭＲＡＭセルに関する。
【解決手段】 本ＭＲＡＭセルは、三値連想メモリ（ＴＣＡＭ）として使用して、三つまでの異なる状態レベルを記録することができる。本ＭＲＡＭセルは、サイズが小さく、低コストで製造することができる。 （もっと読む）

【課題】データの読み出しマージンの改善を図ることが可能な半導体記憶装置を提供する。
【解決手段】制御回路は、複数の第１のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを第１の参照セルとして第１のセルアレイから選定する。制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。第１の参照電流設定回路は、第１の参照セルの読み出し電流に第１の調整電流を加算して得られた電流を第１の参照電流として設定する。第２の参照電流設定回路は、第２の参照セルの読み出し電流に第２の調整電流を加算して得られた電流を第２の参照電流として設定する。 （もっと読む）

【課題】磁気抵抗素子間での電気的特性のバラツキを低減する。
【解決手段】磁気メモリの製造方法は、半導体基板２０上のセルアレイ部に磁気抵抗素子３７を形成する工程と、半導体基板２０上の周辺回路部に、磁気抵抗素子３７と同じ積層構造を有しかつ磁気抵抗素子３７と同じレベルに配置されたダミー素子６８を形成する工程と、磁気抵抗素子３７及びダミー素子６８を一括して平坦化する工程と、ダミー素子６８にレーザー光線を照射し、ダミー素子６８を非磁性体化する工程と、平坦化された磁気抵抗素子３７上に上部電極４１を形成する工程とを含む。 （もっと読む）

【課題】垂直磁気異方性を有するとともにより大きな磁気抵抗効果を発現することが可能な磁気抵抗素子およびこれを用いた磁気メモリを提供する。
【解決手段】下地層と、下地層上に設けられ、膜面に垂直方向に磁化容易軸を有し、Ｍｎ_ｘＧａ_{１００−ｘ}（４５≦ｘ＜６４ａｔｍ％）である磁性体膜を含む第１の磁性層と、第１の磁性層上に設けられた第１の非磁性層と、第１の非磁性層上に設けられ、膜面に垂直方向に磁化容易軸を有し、Ｍｎ_ｙＧａ_{１００−ｙ}（４５≦ｘ＜６４ａｔｍ％）である磁性体膜を含む第２の磁性層と、を備え、第１および第２の磁性層のＭｎの組成比が異なり、第１の非磁性層を介して第１の磁性層と第２の磁性層との間に流れる電流によって、第１の磁性層の磁化方向が可変となる。 （もっと読む）

【課題】記憶素子の配置を均等にし、微細化および大容量化を実現可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する２本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。２本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。互いに隣接する複数のメモリセルの複数の前記記憶素子および複数のセルトランジスタは、交互に直列に接続される。 （もっと読む）

【課題】より良質な膜を形成する。
【解決手段】実施形態の膜形成方法は、下地の上に設けられた酸素及び窒素の少なくともいずれかを含む膜の表面に、酸素及び窒素の少なくともいずれかを含むイオン化されたガスクラスタを照射して、前記ガスクラスタを照射した後の前記膜の密度を前記ガスクラスタを照射する前の前記膜の密度よりも高くする。 （もっと読む）

【課題】 界面磁性層が十分に結晶化された磁気ランダムアクセスメモリ及びその製造方法を提供する。
【解決手段】 実施形態に係る磁気ランダムアクセスメモリは、第１の磁性層、第１の界面磁性層、非磁性層、第２の界面磁性層、及び第２の磁性層が順に積層された磁気抵抗効果素子を有する。前記第１の磁性層の下層、前記第１の磁性層と前記第１の界面磁性層との間、前記第２の界面磁性層と前記第２の磁性層との間、及び前記第２の磁性層上のいずれかに第１の金属原子、第２の金属原子、及びB原子を含む金属層が設けられる。 （もっと読む）

【課題】 メモリセルの微細化を図りつつ、セル電流を確保する。
【解決手段】 実施形態による半導体記憶装置は、ゲート溝１５と第１乃至第３の溝１９ａ、１９ｂ、１８とを有し、第１乃至第３の溝はゲート溝の底面に形成され、第３の溝は第１及び第２の溝の間に形成された半導体基板１１と、第１の溝内形成された第１のゲート部２１ａと第２の溝内形成された第２のゲート部２１ｂと第３の溝内形成された第３のゲート部２１ｃとゲート溝内に形成された第４のゲート部２１ｄとを有するゲート電極２１と、を具備する。ゲート電極を有するセルトランジスタＴｒは、第１及び第３のゲート部間の半導体基板内に形成された第１のチャネル領域Ｃｈ１と、第２及び第３のゲート部間の半導体基板内に形成された第２のチャネル領域Ｃｈ２と、を有する。 （もっと読む）

【課題】 信号量の低減を抑制できる磁気抵抗効果によるメモリ素子を具備する半導体装置の製造方法を提供すること。
【解決手段】 コバルト、鉄およびニッケルの少なくとも一つを含む磁性材料を用いた磁気抵抗効果素子を形成する工程を含む半導体装置の製造方法であって、前記磁気抵抗効果素子を形成する工程は、半導体基板１上に、前記磁性材料を含む複数の層４，５，８を具備する積層体３−１０を形成する工程と、真空雰囲気中で、塩素を含むガスを用いたプラズマエッチングにより、前記積層体３−１０を加工する工程と、前記積層体３−１０を加工した後、前記積層体３−１０を真空雰囲気中に保持したまま、前記積層体３−１０に対してアミノ基を含むガスを用いガス処理を施す工程とを含む。 （もっと読む）

【課題】読み出し時の誤書き込みを抑制する磁気素子及び不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、第１導電層と、第２導電層と、中間配線と、第１積層部と、第２積層部と、を備えた磁気素子が提供される。中間配線は、第１導電層と第２導電層との間に設けられる。第１積層部は、第１導電層と中間配線との間に設けられる。第１積層部は、第１方向に磁化が固定された第１強磁性層と、第１強磁性層と積層され、磁化の方向が可変である第２強磁性層と、第１強磁性層と第２強磁性層との間に設けられた第１非磁性層と、を含む。第２積層部は、第２導電層と中間配線との間に設けられる。第２積層部は、磁化の方向が可変である第３強磁性層と、第３強磁性層と積層され、第２方向に磁化が固定された第４強磁性層と、第３強磁性層と第４強磁性層との間に設けられた第２非磁性層と、を含む。 （もっと読む）

【課題】セルサイズの微細化が可能な抵抗変化メモリを提供する。
【解決手段】抵抗変化メモリ１０は、第１の方向に延在する複数のワード線と、第２の方向に延在する第１乃至第３のビット線と、第１及び第３のビット線に接続された複数の可変抵抗素子２０と、半導体基板３０内に設けられ、かつ斜め方向に延在する複数のアクティブ領域ＡＡと、複数のアクティブ領域ＡＡに設けられた、かつ可変抵抗素子２０に接続された複数の選択トランジスタ２１と、選択トランジスタと第３のビット線とを接続する複数のコンタクトプラグ３７とを含む。複数の可変抵抗素子２０は、第２の方向に並ぶようにして、第１のビット線の下方かつ複数のワード線間のそれぞれに配置された第１の可変抵抗素子群と、第２の方向に並ぶようにして、第３のビット線の下方かつ複数のワード線間のそれぞれに配置された第２の可変抵抗素子群とからなる。 （もっと読む）