【課題】生産性、保形性、取扱性が良く、インダクタンス変動の少ない小径の表面実装型インダクタ連続体を提供する。
【解決手段】合成繊維糸又は合成繊維糸が複数集束され若しくは撚り加工された合成繊維糸束が巻芯２として用いられる当該巻芯２の周囲に線径１０μｍ乃至１００μｍの導体巻線３が連続して巻き付けられ、巻線端子部となる疎に巻かれた疎巻部３ｂとそれより多い所定巻数だけ密に巻かれた密巻部３ａが交互に連続して形成されている。 （もっと読む）

【課題】コイル全体を熱可塑性樹脂で固定しようとすると、樹脂が固まる際に収縮効果やコイルの弾性力によってコイルの巻線間隔が設計どおりとならず、アンテナ用コイルの共振周波数が設計値からずれてしまう課題があった。
【解決手段】ねじ溝を切った治具４に導線を複数回巻線してコイル１を形成し、治具に巻回された導線の上を熱可塑性樹脂２で覆い、治具をしたまま熱可塑性樹脂を加熱してコイルを固定し、治具を回してコイルから治具を抜くことにより空芯のコイルを作る。 （もっと読む）

【課題】 外部端子と積層体内部の導体が確実に導通接続された電子部品を提供し、該電子部品の製造方法において、工程を簡略化し、生産性を向上させる。
【解決手段】 本発明の電子部品は、樹脂絶縁層と内部導体パターンと導体板が積み重ねられた積層体を備えており、前記導体板はその一部が前記積層体の表面より外部に突出されており、前記内部導体パターンとは異なる材料で、かつ、Ａｇに比べて半田喰われが生じ難い材料で構成されている。 （もっと読む）

制御信号に応じて設定可能インダクタンスを有する切換可能インダクタネットワークを提供するための技術。前記切り替え可能インダクタネットワークは、差動モード動作の寄生素子の影響を低減するために完全に対称的なアーキテクチャを採用することができる。前記切り替え可能インダクタネットワークは、特に、マルチモード通信回路への用途、例えば、電圧制御発振器（ＶＣＯ）またはそのような回路におけるアンプもしくはバッファに適している。 （もっと読む）

【課題】 渦電流や寄生容量の発生を抑制することができ、優れた高周波特性を示す小型の高周波デバイスを提供する。
【解決手段】 開口１４を有する基板１１上の誘電体層１３にバンドパスフィルタＢＰＦを備える。ＢＰＦは例えば第１誘導性素子Ｌ１および第１容量性素子Ｃ１の組と、第２誘導性素子Ｌ２および第２容量性素子Ｃ２の組と、第３誘導性素子Ｌ３および第３容量性素子Ｃ３の組とにより構成されている。開口１４は第１誘導性素子Ｌ１に対向する位置に設けられている。基板１１に対して開口１４を設けることにより第１誘導性素子Ｌ１の直下での寄生容量および渦電流の発生が抑制され、これにより信号損失が低減されてフィルタ回路の特性が向上する。 （もっと読む）

【課題】それぞれ少なくとも２つの巻数からなる２つのコイルを備え、２つの導電層に実現可能であって、これによりコイルの端子がこの構造の反対側に配置される、対称型トランスのための構造を提供する。
【解決手段】積層コイル構造を持つ対称型トランスは、それぞれ少なくとも２つの巻線を有する２つのコイルを備える。該構造は、４つの同じ基本エレメントを備え、各基本エレメントは、前記コイルの一部のための導電経路を提供するものである。トランスの端子は、該構造の反対側に配置されており、構造はチェーン式に容易に接続できる。本発明はまた、こうした構造を備えた半導体デバイスに関する。 （もっと読む）

【課題】配線構造が積層化された回路基板において、回路特性の劣化を防止できる製造方法を提供する。
【解決手段】基板１上に下層配線パターン３を形成し、下層配線パターン３を覆う状態で絶縁膜５を形成し、この絶縁膜５に下層配線パターン３を露出する開口部５ａを形成する。絶縁膜５上に上層配線パターン７を形成し、その後下層配線パターン３と上層配線パターン７とを接続する接続材料パターン９を絶縁膜５の開口部５ａの側壁に形成する。接続材料パターン９は、例えば有機半導体材料を用いて形成する。これにより、有機半導体材料からなる接続材料パターン９の劣化を防止した回路基板１１-1が得られる。 （もっと読む）

【課題】 ノイズフィルタとして機能するコンデンサを提供し、広帯域でのノイズ除去を可能とする。
【解決手段】
一方の面にプリント基板に表面実装される実装面と、他方の面にコンデンサ素子を搭載する素子搭載面とを形成した四角形状の搭載基板であって、その実装面の四隅に陽極端子、中央部に陰極端子がそれぞれ配置されるとともに、素子搭載面の四隅に陽極端子と導通した陽極導体、中央部に陰極端子と導通した陰極導体がそれぞれ配置された搭載基板を用意する。この搭載基板に、導電体の中央部に容量形成部、陰極電極層および陰極引出部が順次積層されるとともに、この陰極引出部の周囲から突出した四つの導電体からなる陽極引出部が形成されたコンデンサ素子を搭載し、搭載基板の陽極導体にコンデンサ素子の陽極引出部を、陰極導体にコンデンサ素子の陰極引出し部をそれぞれ接続し、搭載基板の対角に位置するコンデンサ素子の導電体によって伝送線路構造とする。 （もっと読む）

【課題】使用面積を少なくすることで回路の価格を下げ、あるいは他の構成部品を設置し易くして他機能を設定可能な、無線周波数変成器およびその用途を提供すること。
【解決手段】プリント回路の少なくとも４個の層に、この変成器を構成する２個の主要線（１、９）を設置する。各主要線に、４個のうちの２個の層が対応する。これらの主要線は、変形実施形態では立方形のものに巻かれる。１個の主要線に対応する層は、他の主要線に対応する層と交互配置される。このように構成された変成器は、その一方（１３）がアース（２１）に接続されている２個の入力ポート（５、１３）と、２個の出力ポート（１９、２０）とを有する。 （もっと読む）

【課題】セルフアライメント効果により位置精度良く実装できて自動マウンタによる吸着性も良好であり、かつ実装状態での機械的強度が高い面実装型空芯コイルを提供する。
【解決手段】空芯コイル１は、上面側が平坦で下面側が湾曲した形状に成形加工された筒状のコイル巻回部２と、コイル巻回部２の両端に連続して形成された一対の端子部３とによって構成されている。コイル巻回部２は絶縁被膜１ａに覆われた導電線１ｂを螺旋状に巻回して形成されており、このコイル巻回部２の両端から延出する導電線１ｂを略直角に折り曲げて水平方向に延在させることにより端子部３が形成されている。この空芯コイル１は、コイル巻回部２の下面側の湾曲部分２ｂを回路基板１０上に搭載した状態で、各端子部３を対応する電極ランド１１に半田付けすることによって、回路基板１０上に面実装される。 （もっと読む）

【課題】多層構造のオンチップインダクタ素子において、インダクタの表皮効果を低減してＱ値を向上させる。
【解決手段】単一のインダクタ配線１から構成される、又は複数のインダクタ配線１を上下に積層して並列接続したものから構成されるインダクタ配線層を３層以上有し、各インダクタ配線層は上下に積層されて直列接続されており、最上層と最下層のインダクタ配線層を除く中間層の各インダクタ配線層の実効的な膜厚が、該最上層及び最下層のインダクタ配線層の実効的な膜厚よりも大きいことを特徴とする、半導体基板上絶縁膜中のオンチップインダクタである。 （もっと読む）

【課題】 外的な要因によってクラックが生じても、その影響を低減して電気的特性および信頼性の劣化を防止する。
【解決手段】 積層体で構成されるとともに、複数のコイル装置を備えたコイル装置アレイにおいて、
溝が、複数のコイル装置のうち隣接されているコイル装置の間であって、積層体の一方主面から他方主面に延伸するように設けられている。
【効果】
外部からの機械的、熱的な衝撃や応力により発生するクラックは、溝の先端を起点として他方主面へ到達するように発生しやすくなるので、個々のコイル装置の電気的特性および信頼性の劣化を防止できる。 （もっと読む）

【課題】高速伝送に対応し且つ高周波帯域での減衰特性の劣化を抑制することが可能な積層型フィルタアレイを提供すること。
【解決手段】積層型フィルタアレイは、複数のコイルを含むコイル部１０と複数のコンデンサを含むコンデンサ部２０とを備えている。コイルは、導体パターン１１ａ〜１６ａが形成された絶縁体１１〜１６が積層されることによって構成される。コンデンサは、コンデンサ電極が形成された絶縁体２１，２２が積層されることによって構成される。コンデンサ部２０は、コンデンサ電極として、各コイルに対応するように個別に配置された複数の信号用コンデンサ電極２１ａと、複数の信号用コンデンサ電極２１ａに共通に対向するように配置された一つの接地用コンデンサ電極２２ａと、を有している。接地用コンデンサ電極２２ａに一つのインダクタンス調整用導体Ｌａが接続されている。 （もっと読む）

【課題】 デジタル機器内部の信号ラインのノイズを低減するための、安定した特性の積層型誘電体フィルタを提供する。
【解決手段】 誘電体層１ａ〜１ｉが積層された、第１側面２および第２側面３を有する積層体１と、第１側面２に形成された接地端子30と、第１側面２の接地端子30の両側に接地端子30との間にそれぞれ静電容量を有するように近接して形成された２つの第１端子21ａ，22ａと、第２側面２に形成された２つの第２端子21ｂ，22ｂと、積層体１の内部に形成された、接地端子30と第１端子21ａ，22ａとの間に容量素子Ｃ１，Ｃ２が配置されている２つのフィルタ回路Ｆ１，Ｆ２とを具備している積層型誘電体フィルタ10である。接地端子30および２つの第１端子21ａ，22ａのそれぞれの間隔を正確に設定して容量を安定して付加できるので、ノイズに対する減衰特性が高い、安定した減衰特性を有する積層型誘電体フィルタ10を供給することができる。 （もっと読む）

【課題】金属ワイヤを内包するセラミック焼成体の製造において、クラックの発生しない製造方法を提供する。
【解決手段】金属ワイヤ（コイル１１）を型（金型２１）内に配置し、その型内に「熱ゲル化特性又は熱硬化性を有するセラミックスラリー」を注ぐ。次に、セラミックスラリーを硬化及び乾燥させ焼成前セラミック成形体を作成し、そのセラミック成形体を焼成する。この焼成工程においては、先ず、セラミック成形体の脱脂を行い、その後、セラミック成形体の温度を「金属ワイヤが軟化し且つセラミック成形体が焼成する第２温度」まで第２昇温速度にて上昇させる。第２昇温速度は、セラミック成形体の温度が第２温度にまで上昇した時点において「セラミック成形体の収縮率が所定閾値収縮率以下の収縮率となる」ように、即ち、金属ワイヤの軟化がセラミック成形体の実質的な焼成開始よりも先行するように、設定されている。 （もっと読む）

【課題】インダクタのＱ値を劣化させることなく、引き出し配線の寄生インダクタンスの影響による共振周波数の設計値からのずれを抑制した電気回路を提供する。
【解決手段】平面スパイラルコイル１３を有するインダクタ１０と、平面スパイラルコイル１３の外側に配されたキャパシタ２０を備えた電気回路であって、平面スパイラルコイル１３が形成された面の上方または下方で平面スパイラルコイル１３を横切る引き出し配線４０が、平面スパイラルコイル１３の内周端１２に導通され、引き出し配線４０とキャパシタ２０のいずれかの電極２２とが電気的に接続され、平面スパイラルコイル１３の周方向において、平面スパイラルコイル１３の内周端１２は、平面スパイラルコイル１３の外周端１１と同じ側に設けられ、キャパシタ２０が平面スパイラルコイル１３の近傍に配置されている。 （もっと読む）

【課題】円筒の中心部に無駄な空間を生じることなく、プリント基板への実装が容易な入出力端子間隔を有するノイズフィルタを提供すること。
【解決手段】それぞれ帯状に形成されると共に長手方向の一端側と他端側とに二つの入出力端子が離間して設けられた第一の帯状導電体及び第二の帯状導電体、前記第一の帯状導電体及び前記第二の帯状導電体を絶縁する誘電体シート、並びに、前記第二の帯状導電体の少なくとも一部を覆う第一の絶縁体シートが、第一の帯状導電体、誘電体シート、第二の帯状導電体、絶縁体シートの順に重ねられてなる積層体を備え、この積層体が巻回されて形成されたノイズフィルタであって、前記巻回の中心起端が、前記積層体が折り返された第一折返端部となっており、前記入出力端子が周方向に間隔を空けて配置されている。 （もっと読む）

【課題】小さいパッケージにおいて高電圧絶縁性能特性および高電圧ブレークダウン性能特性を提供するように構成され、電磁干渉（ＥＭＩ）のピックアップを低減したコイルトランスデューサシステムを提供する。
【解決手段】送信機回路９０および受信機回路１００をコイルトランスデューサ２０に電気的に接続するワイヤ９２，９４、９６，９８の長さ、高さ、および、水平距離を、電磁干渉（ＥＭＩ）をピックアップするのを最小化するように設定する。 （もっと読む）

【課題】小型で低消費電力であり、データが比較的に高いデータ転送速度で伝達されることを可能にした高電圧絶縁破壊能力を有する高電圧分離通信デバイスの提供。
【解決手段】小さなパッケージ内で高電圧分離および高電圧絶縁破壊性能特性を備えるように構成されている。コイルトランスジューサ２０の相対する側に配置された１次コイル５０と２次コイル６０との間に高電圧絶縁破壊が発生することなく、これらの１次コイル５０と２次コイル６０とによってコイルトランスジューサを介して、コイルトランスジューサに亘ってデータ信号またはパワー信号が送信および受信され得るコイルトランスジューサ２０が提供される。中心コア層は、送信コイルと受信コイルとを分離し、中心コア層を貫通して配置されるバイアを有しない。コイルトランスジューサ２０の少なくとも一部分は、電気絶縁性の非金属であり非半導体の低誘電損失材料によって形成される。 （もっと読む）

【課題】結合線路の長さを容易にλ／４以下に短縮できるようにして素子サイズをより一層縮小可能とし、しかも特性劣化が生じないようにする。また、使用周波数の調整を容易に且つ低コストで実施できるようにする。
【解決手段】相互に電磁結合しているいずれもλ／４（λ：使用波長）以下の長さの第１の結合線路３０と第３の結合線路３４の組と、第２の結合線路２０と第４の結合線路１６の組とが、誘電体チップの内部で実装面に対して垂直方向に重畳した状態で埋設されており、第１の結合線路の一端が不平衡端子に接続され、他端は第２の結合線路に導かれ、該第２の結合線路の他端は開放であり、第３及び第４の結合線路の両端がそれぞれ平衡端子と接地端子との間に接続されている積層チップバラン素子である。第１の結合線路は、インダクタパターン２６を介して第２の結合線路に接続されている。 （もっと読む）