【課題】 厚み精度を向上させ、デラミネーションやクラックの発生を低減し得るセラミック電子部品の製造方法を提供する。
【解決手段】 セラミック塗料層５１の一面上に、電極パターン７０と、セラミック塗料による補助層６０とを印刷する。電極パターン７０は予め定められたパターンで配置された複数の電極７１を含んでいる。補助層６０は電極パターン７０のネガティブパターンであって、電極７１の周りに隙間ｇ１を有している。電極７１及び補助層６０は高さＴ１,Ｔ２が互いに異なっている。上述した印刷工程の後、電極７１又は補助層６０の少なくとも一方を押し潰し、電極７１及び補助層６０の高さを合わせる。 （もっと読む）

【課題】緻密な誘電体セラミック層を有し、しかも反りが殆どない電子部品を得ることができる電子部品の製造方法を提供すること。
【解決手段】本発明の製造方法は、金属層１１，３１と誘電体セラミック層２１とを積層してなる電子部品１０の製造方法に関する。まず被焼成層配置工程を実施する。この工程では、未焼結誘電体セラミック層２２を含む被焼成層３０を、第１拘束層１２と第２拘束層４２との間に挟み込むようにして配置する。第１拘束層１２は金属箔からなる。第２拘束層４２は、未焼結誘電体セラミック層２２に比べて焼結しにくいセラミックを母材とする。次に、未焼結誘電体セラミック層２２を実質的に固相焼結させる拘束焼成工程を行う。 （もっと読む）

本発明は、上下に積層された複数の誘電層から構築された基体（５）を有している電気的多層構成素子に関している。これらの誘電層の間には導電的な電極面が間隔をおいて配設されており、その中には複数の電極（１０Ａ，１５Ｂ）が設けられている。これらの電極（１０Ａ，１５Ｂ）は少なくとも２つの隆起状はんだ（１０，１５）によって構成素子の電気的なコンタクトのために導電的にコンタクトしている。この種の構成素子は、特に能動素子の高い集積密度を呈し、フリップチップ構造形式で基板上に簡単に取り付けることが可能である。
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【課題】１０ｋＶ／ｍｍを遥かに超える高電界強度下であっても、加速寿命が良好で高信頼性を有するようにする。
【解決手段】誘電体セラミックが、組成式Ｂａ_mＴｉＯ_2＋mで表されるチタン酸バリウム系固溶体を含有した主相粒子と、組成式Ｍｇ_ｎＶＯ_ｔで表される結晶性複合酸化物からなる二次相粒子とを含んでいる。好ましくは、上記ｍ、ｎ、及びｔが、１．００１≦ｍ≦１．０３０、０．３≦ｎ≦５．０、１．５＋ｎ≦ｔ≦２．５＋ｎであり、Ｂａ_mＴｉＯ_2＋m１００モルに対するＭｇ_ｎＶＯ_ｔの配合モル量αが、０．０５≦α≦２．０である。これにより誘電特性や静電容量の温度特性、絶縁性も良好なものとすることができる。さらに、必要に応じて特定の希土類元素や金属元素、更にはＳｉを含む焼結助剤を含んでいてもよい。
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【課題】 低ＥＳＬ且つ高容量を実現し、且つクラックの発生を抑制できるコンデンサを提供することである。
【解決手段】
【請求項１】複数の誘電体層を積層して成る積層体と、
互いに異なる前記誘電体層間に介在される複数の第１及び第２導体層と、
前記誘電体層を積層方向に貫通して前記複数の第１導体層を電気的に接続する複数の第１貫通導体と、
前記誘電体層を積層方向に貫通して複数の前記第２導体層を電気的に接続する複数の第２貫通導体と、を備え、
前記第１貫通導体及び前記第２貫通導体をマトリックス状に配列するとともに、該配列の第１方向について前記第１貫通導体及び前記第２貫通導体を隣接させ、且つ前記第１方向と略直交する第２方向について前記第１貫通導体同士及び前記第２貫通導体を隣接させたことを特徴とするコンデンサ。
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【課題】低ＥＳＬ且つ高容量を実現したコンデンサを提供する。
【解決手段】複数個の誘電体層を積層してなる積層体の内部に、積層方向と直交する方向に設けられる複数個の内部電極と、該内部電極と電気的に接続され、前記誘電体層を積層方向に貫通する複数個の貫通導体とを配置してなるコンデンサであって、前記複数個の貫通導体は、上端及び下端の双方の高さ位置が異なる複数種の貫通導体で構成されるとともに、該複数種の貫通導体は隣接する誘電体層間に配置された接続導体を介して相互に電気的に接続されている。 （もっと読む）

【課題】コンデンサ素子の小型化・低インダクタンス化。
【解決手段】多数の電極層１およびセラミック誘電体層２を交互に積層して成る積層体を備えたコンデンサ素子において、前記積層体を積層方向に貫通する複数の貫通孔３に導体が充填されて成る引き出し電極部４を有し、該引き出し電極部４は、前記積層体の表面よりも外側に突出していることを特徴とするコンデンサ素子。 （もっと読む）

【課題】積層コンデンサにおいて、低ＥＳＬ化および高ＥＳＲ化の双方を図る。
【解決手段】コンデンサ本体８において、第１のコンデンサ部１１と第２のコンデンサ部１２とを積層方向に並ぶように配置しながら、第１のコンデンサ部１１が積層方向での少なくとも一方端に位置するようにし、それによって、実装面２５により近い側に第１のコンデンサ部１１を位置させる。第１のコンデンサ部１１を構成する第１および第２の内部電極１３および１４についての第１および第２の引出し部１７および１８の対の数より、第２のコンデンサ部１２を構成する第３および第４の内部電極１５および１６についての第３および第４の引出し部の対の数を少なくして、第１のコンデンサ部１１が低ＥＳＬ化に寄与するようにしながら、第２のコンデンサ部１２が高ＥＳＲ化に寄与するようにする。 （もっと読む）

【課題】焼成時に発生するデラミネーションを低減することができる積層セラミック電子部品の製造方法を提供する。
【解決手段】支持体１９の上に第１のセラミック塗料層５１を形成する。次に、第１の電極群６１を形成する。次に、第２のセラミック塗料層５２を形成する。次に、第２の電極群６２を形成する。次に、厚みｔ３が、第１のセラミック塗料層５１の厚みｔ１と第２のセラミック塗料層５２の厚みｔ２との差に等しい第３のセラミック塗料層５３を形成する。次に、第１のセラミック塗料層５１を支持体１９から剥離して、積層シート７０を形成し、複数の積層シート７０を互いに積層する。 （もっと読む）

【課題】積層コンデンサにおいて、低ＥＳＬ化および高ＥＳＲ化の双方を図る。
【解決手段】コンデンサ本体８において、第１のコンデンサ部１１と第２のコンデンサ部１２とを積層方向に並ぶように配置しながら、第１のコンデンサ部１１が積層方向での少なくとも一方端に位置するようにし、それによって、実装面２５により近い側に第１のコンデンサ部１１が位置するようにする。第１のコンデンサ部１１の共振周波数を、第２のコンデンサ部１２の共振周波数より高くして、第１のコンデンサ部１１が低ＥＳＬ化に寄与するようにしながら、第２のコンデンサ部１２の１層あたりのＥＳＲを、第１のコンデンサ部１１の１層あたりのＥＳＲより高くなるようにして、第２のコンデンサ部１２が高ＥＳＲ化に寄与するようにする。 （もっと読む）

【課題】
剥離性が良好で、かつ湾曲のない金属メッキ膜を得ることができる、生産性に優れたメッキ膜の製造方法を提供する。
【解決手段】
円柱状又は円筒状の表面を有する基体９の該表面に金属メッキ膜８を析出させる工程と、析出した該金属メッキ膜８の表層部を再溶解させる工程と、表層部が再溶解した該金属メッキ膜８を前記基体９から被転写材２１に転写させる工程とを有してなるメッキ膜の製造方法とする。 （もっと読む）

【課題】エッチング液に耐える厚膜コンデンサの提供。
【解決手段】厚膜コンデンサを埋め込む方法は、エッチング液がコンデンサ誘電体層に接触しないように、かつコンデンサ誘電体層に損傷を与えないように、箔電極をコンデンサ誘電体の境界の外部でエッチングする工程を含む。 （もっと読む）

表面処理領域と、その両側方に、非表面処理領域とを有する第一の支持シート上に形成されたセラミックグリーンシート上に、第三の支持シート上に形成された接着層及び第二の支持シート上に剥離層を介して形成された内部電極層（所定のパターンの電極層とそれと相補的なパターンのスペーサ層により構成）を順次転写して、積層体ユニットを作製する工程において、接着層を、第三の支持シートよりも少なくとも２α（αは、例えば、支持シートの最大蛇行量）だけ狭幅で、かつ、表面処理領域、セラミックグリーンシート、剥離層及び内部電極層よりも、少なくとも２αだけ広幅に形成する。ここで、第一の支持シート、第二の支持シート及び第三の支持シートは実質的に同一の幅を有する。
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【課題】印刷回路基板への内蔵に適し、優れた特性を有する薄型積層型キャパシターとこれを内蔵した印刷回路基板を提供する。
【解決手段】積層型キャパシター３０は積層誘電体層と、その積層方向に形成され、対向する第１及び第２面を上面と下面とするキャパシター本体３１と、上面及び下面から離隔
されるように複数個の誘電体層上に一誘電体層を挟んで対向するように複数個の誘電体層上に交互に配置された一対の第１及び第２内部電極３２、３３と、上面及び下面にそれぞれ形成された第１及び第２外部電極３５と、第１外部電極につながるように第１内部電極から延長された複数個の第１リード３２ａ，３２ｂと、第２外部電極につながるように第２内部電極から延長された複数個の第２リード３３ａ，３３ｂを含む。このような積層型キャパシターが内蔵された印刷回路基板も提供する。 （もっと読む）

【課題】亀裂の発生を防止し高い信頼性を有する積層型チップキャパシタ及びその製造方法を提供する。
【解決手段】本発明による積層型チップキャパシタは、複数の誘電体層４２、４３が積層されて成るキャパシタ本体と; 上記複数の誘電体上に形成され、メイン電極部とリード部を有する複数の第１内部電極５２及び第２内部電極５３と；上記キャパシタ本体の両側面に形成され上記第１及び第２内部電極の両側端部と接するチップ保護用側面部材７０と;上記キャパシタ本体の外面に形成され上記リード部を介して上記内部電極に連結された一対の外部端子電極２０１、２０２とを含み、上記メイン電極部の幅は上記誘電体層の幅と等しく、上記リード部の幅は上記誘電体層の幅より小さい。 （もっと読む）

【課題】従来より効率的で光学乃至輻射技術を使用しないセラミック素子形成プロセスを提供する。
【解決手段】仮基板上にセラミック素子を形成する。仮基板としては例えば剥離層を有する基板を準備し（１２）その剥離層に搬送用被覆例えばビークル層を被着させ（１４）搬送用被覆上に素子例えばＰＺＴ素子を形成する（１６）。次に、水層等の仮接着層を有する焼成用基板上に素子を転写する。例えば、素子が仮接着層内に埋まるよう仮基板及び焼成用基板を一体化させ（２０）仮接着層に凍結等の相転移を引き起こし（２２）素子が仮接着層内に残るように仮基板及び剥離層を除去する（２４）。次いで、例えば素子が焼成用基板上に残るように仮接着層を除去した上で（２６）素子を焼成する（２８）。そして素子を本基板に転写する（３２）。これに前後して素子上に電極を堆積させてもよい（３０，３４）。 （もっと読む）

【課題】ＥＳＬを大幅に低減して電源電圧の振動を抑制する。
【解決手段】電源１０２に対して多端子型積層コンデンサ１０とＬＳＩ１０４が並列的に配線１０６、１０８により接続される。つまり、側面１２Ｂに配置された端子電極３１、３５が、電源１０２の＋極側及びＬＳＩ１０４の一端側の電極部分に、配線１０６で接続される。端子電極３１、３５と隣合って同一の側面１２Ｂ内に配置された端子電極３３、３７が、電源１０２の−極側及びＬＳＩ１０４の他端側の電極部分に、配線１０８で接続される。 （もっと読む）

【課題】 比誘電率が高く、リーク電流が小さく、物理特性および電気特性の安定した誘電体薄膜を提供すること、および高容量かつ信頼性の高い薄膜コンデンサなどの薄膜誘電体素子およびその製造方法を提供すること。
【解決手段】 組成式が（Ｂａ_ｘＳｒ_{（１−ｘ）}）_ａＴｉＯ_３（０．５＜ｘ≦１．０、０．９６＜ａ≦１．００）で表される酸化物、例えば、チタン酸バリウムストロンチウムを含有し、厚みが５００ｎｍ以下である誘電体薄膜および、該誘電体薄膜を導電性電極上に形成した後に酸化性ガス雰囲気下でアニールする工程を含む薄膜誘電体素子の製造方法。 （もっと読む）

【課題】本発明はサイズまたは工程数を増加させなくても、高容量でありながら寄生インダクタンスを最少化され高周波回路のデカップリング用に適した積層型セラミックキャパシタに関するものである。
【解決手段】上記積層型セラミックキャパシタは複数のセラミックシートを積層して成るセラミックブロック；上記セラミックブロックの対向する外側面上に形成され各々＋または−端子に設定される複数の外部電極； 上記セラミックブロックの内部に上下に隣接し相異する方向の電流が流れる一つ以上の第１、２の内部電極；及び、上記第１内部電極に各々一体で形成され＋あるいは−端子に設定された外部電極に連結される複数の引出パターンを含む。 （もっと読む）

重なり合わせに積層された、セラミックスから成る誘電体層と、誘電体層間に配置された構成素子構造とを備えた電気的な多層構成素子のために、特に構成素子に設けられたはんだ付けコンタクトの機械的な安定性を高めるために、貫通接続部のための改善された断面形状を提案する。貫通接続部は、少なくとも部分的に構成素子の下面上のはんだ付けコンタクトから上方に向かって拡幅する断面を有している。
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