【課題】埋め込みゲートを有する半導体素子に関し、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。
【解決手段】ビットラインコンタクト１３６が活性領域１２０の上部面だけではなく側面とも接触されることにより、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】微細なパターン、例えば、線幅が５０μｍよりも小さいパターンであっても高い精度でパターンを形成することができるパターン形成方法を提供する。
【解決手段】微細なパターンのパターン形成方法であって、基板上に形成された、親疎水性変換機能を有する第１の膜において、パターンが形成されるパターン形成領域を親疎水性に変化させる工程と、パターン形成領域に第２の膜を形成し、第２の膜が乾燥してパターンを形成する工程とを有する。第２の膜は、厚さが０．１μｍになったときの粘度が３ｍＰａ・ｓ以下である。 （もっと読む）

【課題】透明導電膜上における絶縁膜の膜浮きの発生を抑え、且つ、透明導電膜と金属膜との良好な電気的接続性を得ることができる配線構造を提供する。
【解決手段】それぞれ配線として機能する第１の導電膜２と第２の導電膜５と接続する配線変換部４５において、第２の導電膜５の内側には刳り抜き部１３が形成される。第２の導電膜５の上に設けられる第２の導電膜５は、第２の導電膜５の上面および刳り抜き部１３に露出した端面を覆い、且つ、第２の導電膜５の外周の端面を覆わないように形成される。第１の透明導電膜６の上層の第２の透明導電膜７が、第２の導電膜５と第１の導電膜２とに接続することにより、第１の導電膜２と第２の導電膜５とが電気的に接続される。 （もっと読む）

【課題】コンタクトプラグに接続される配線間隔の縮小を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。 （もっと読む）

【課題】空洞部の破壊を防ぐと共に、基板間の接続の信頼性を向上できるようにした半導体装置の製造方法及び半導体装置、電子機器を提供する。
【解決手段】第１の基板は、第１の面と第２の面とを有する第１の基材と、第１の基材の第１の面側に設けられた犠牲層と、第１の基材の第１の面と第２の面との間を貫通する貫通電極と、貫通電極と第１の基材との間に設けられた絶縁膜と、を有する。第２の基板は、第３の面を有する第２の基材と、第２の基材の第３の面側に設けられたバンプと、第２の基材の第３の面側に設けられ、バンプを囲む環状導電部と、を有する。第２の面と第３の面とを対向させた状態で、貫通電極とバンプとを接続すると共に、第１の基板の周縁部を環状導電部に埋入させる実装工程と、実装工程の後で、犠牲層をエッチングして第１の基材の第１の面側に空洞部を形成するエッチング工程と、を含む。 （もっと読む）

【課題】個別の工程で形成されることで分離して配置された電極どうしを断線することなく接続できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の主面に第１の絶縁膜を介して形成された第１の電極と、半導体基板の主面に第２の絶縁膜を介して形成された第２の電極との間に補償膜を埋設する。第１の電極及び第２の電極上には、第１の電極の上面及び第２の電極の上面と接触する、第１の電極の上面から補償膜の上面を経由して第２の電極の上面まで到達する配線を形成する。 （もっと読む）

【課題】アライメントマーク終端部への応力集中により基板にクラックが発生することを軽減する。
【解決手段】基板の第１の主面に、第１の主面に対向して見た場合に、環状の第１の溝及び終端部を有さない形状の第２の溝を形成する。第１及び第２の溝を埋め込むように絶縁膜を形成した後、基板の第１の主面にフォトレジスト膜を形成する。絶縁膜で埋め込まれた第２の溝の基板上での位置を基準として位置合わせした第１のパターンを、フォトレジスト膜に転写する。絶縁膜で埋め込まれた環状の第１の溝の内側に位置する基板に、基板を厚さ方向に貫通する貫通電極を形成する。 （もっと読む）

【課題】貫通ビアを用いた実装における端子間のショートや実装精度の低下を防止する。
【解決手段】半導体チップ８８の貫通ビア８６の上に、他の半導体チップ１０１を実装する。半導体チップ１０１のバンプ１０３は、４つの貫通ビア８６で囲まれた領域に導かれて接合される。各貫通ビア８６は、バンプ１０３に面する側面及び上面の保護膜３１がエッチングによって除去されており、バンプ１０３のハンダ材料への濡れ性が保護膜３１で覆われた領域よりも良好になっている。このために、ハンダ材料のはみ出しによる他の電極との間のショートが防止される。さらに、１つのバンプ１０３に複数の貫通ビア８６からなる接続端子を配置するので、バンプ１０３に確実に接合できる。 （もっと読む）

【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。 （もっと読む）

【課題】基板を貫通するバイアホールを与える。
【解決手段】半導体デバイス構造は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含んでなる。基板貫通バイアは基板を貫通している。デバイスは基板の第１の面上に第２の導電型の第１のドープ領域を有する。第２のドープ領域が基板貫通バイアの周りにある。第２のドープ領域は、第１の濃度よりも大きい第２の濃度にドーピングされており、第１の導電型を有する。 （もっと読む）

【課題】コンタクトホールの側壁に制御性良く傾斜を形成することで、コンタクトプラグにボイドが形成されることを抑制する。
【解決手段】絶縁膜１０に第１のコンタクトホール（破線部）を形成する工程と、第１のコンタクトホールの内壁を構成する絶縁膜の上方ほどエッチング量が多くなるケミカルドライエッチングを施して内壁が傾斜した第２のコンタクトホール１３を形成する工程と、第２のコンタクトホール内にコンタクトプラグを形成する工程とを有する。 （もっと読む）

【課題】容量素子上の配線層の設計自由度に優れた半導体装置を提供する。
【解決手段】半導体装置は、基板、層間絶縁層、第１トランジスタ、多層配線層、容量素子、金属配線、及び第１コンタクトを備える。基板１上には、層間絶縁層４、５が設けられている。第１トランジスタ３ａは、半導体基板１に設けられており、層間絶縁層内に埋め込されている。第１トランジスタは、少なくともゲート電極３２及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子１９は、多層配線層内に設けられている。金属配線（ゲート裏打ち配線）３０は、ゲート電極３２の上面と接しており、層間絶縁層４内に埋設されている。第１コンタクト１０ａは、第１トランジスタ３ａの拡散層に接続しており、層間絶縁層４内に埋設される。金属配線（ゲート裏打ち配線）３０は、第１コンタクト１０ａと同じ材料で構成されている。 （もっと読む）

【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層の溝に埋め込まれた電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設ける。チャネル形成領域は、サイドウォールを側壁に有するゲート電極層と重なる位置に形成される。溝は、深い領域と浅い領域を有し、サイドウォールは、浅い領域と重なり、配線との接続は、深い領域と重なる。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。 （もっと読む）

【課題】多層配線プロセスでＳＯＧエッチバックにて平坦化を行なうプロセスにて、ヒューズ開口部に起因する水分の浸入における長期信頼性の劣化を防止する半導体装置の製造方法を提供する。
【解決手段】ヒューズ開口部からの水分侵入を防ぐためのメタル１層目のガードリングの下部まで多結晶シリコンが伸びているヒューズ形状にする。これによりヒューズの電極をとるためのメタル配線とガードリングのメタル配線の高さがそろい、ＳＯＧ層がＩＣ内部に到達することを防ぐことが可能となる。 （もっと読む）

【課題】大量生産上、大型の基板に適している液滴吐出法を用いた製造プロセスを提供す
る。
【解決手段】液滴吐出法で感光性の導電膜材料液を選択的に吐出し、レーザ光で選択的に
露光した後、現像またはエッチングすることによって、レーザ光で露光した領域のみを残
し、吐出後のパターンよりも微細なソース配線およびドレイン配線を実現する。ＴＦＴの
ソース配線およびドレイン配線は、島状の半導体層を横断して重ねることを特徴としてい
る。 （もっと読む）

【課題】クラックの発生を抑制できるとともに、ＳＯＧ膜の剥離を抑えることが可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体素子が形成された半導体基板３上に、ＳＯＧ膜を含む層間絶縁膜１０が形成されており、この層間絶縁膜１０を介して、配線層１２ａ〜１２ｄが半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部１２ｄ（第４配線層１２ｄ）と、層間絶縁膜１０に配置されると共に配線層１２ａ〜１２ｃを接続するビアホール１５ａ〜１５ｃと、ビアホール１５ａ〜１５ｃ内に埋め込まれる導電層１６ａ、１６ｂとを有している。そして、ビアホール１５ａ〜１５ｃは、パッド部１２ｄよりも下方に設けられており、導電層１６ａ、１６ｂの少なくとも一部は、内部に空洞部１７を有している。 （もっと読む）

【課題】微細化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、第１の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、前記第１の絶縁材料とは異なる第２の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、を備える。前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置している。 （もっと読む）

【課題】 ウェハ裏面のキャパシタを有する半導体デバイスの形成方法を提供する。
【解決手段】 本発明の方法は、その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有する、ＳＯＩ基板を準備するステップと、ＳＯＩ基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む集積回路を、ＳＯＩ基板の前記前面に形成するステップと、裏面エッチング・プロセスを実施してバルク・シリコン層内にトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏表面に露出させるステップと、第１キャパシタ・プレートと、第２キャパシタ・プレートと、該第１及び第２キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタをトレンチ内に形成するステップとを含み、第１キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部に接触するように形成される。 （もっと読む）