半導体装置及び半導体装置の製造方法
【課題】クラックの発生を抑制できるとともに、ＳＯＧ膜の剥離を抑えることが可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体素子が形成された半導体基板３上に、ＳＯＧ膜を含む層間絶縁膜１０が形成されており、この層間絶縁膜１０を介して、配線層１２ａ〜１２ｄが半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部１２ｄ（第４配線層１２ｄ）と、層間絶縁膜１０に配置されると共に配線層１２ａ〜１２ｃを接続するビアホール１５ａ〜１５ｃと、ビアホール１５ａ〜１５ｃ内に埋め込まれる導電層１６ａ、１６ｂとを有している。そして、ビアホール１５ａ〜１５ｃは、パッド部１２ｄよりも下方に設けられており、導電層１６ａ、１６ｂの少なくとも一部は、内部に空洞部１７を有している。
【解決手段】半導体素子が形成された半導体基板３上に、ＳＯＧ膜を含む層間絶縁膜１０が形成されており、この層間絶縁膜１０を介して、配線層１２ａ〜１２ｄが半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部１２ｄ（第４配線層１２ｄ）と、層間絶縁膜１０に配置されると共に配線層１２ａ〜１２ｃを接続するビアホール１５ａ〜１５ｃと、ビアホール１５ａ〜１５ｃ内に埋め込まれる導電層１６ａ、１６ｂとを有している。そして、ビアホール１５ａ〜１５ｃは、パッド部１２ｄよりも下方に設けられており、導電層１６ａ、１６ｂの少なくとも一部は、内部に空洞部１７を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
従来、半導体素子が形成された半導体装置の上部側にパッド部を設け、このパッド部に外部と電気的に接続するためのワイヤをボンディングすることが行われている。このようにワイヤをボンディングする際にパッド部へ衝撃が加わると、パッド部の下部側に設けられる層間絶縁膜にクラックが発生することがある。そして、このクラックの内部に水分が侵入することによって、配線などが腐食するといった問題がある。また、小型化などの観点から半導体素子などの上部側（直上側）にパッド部が設けられることがあるが、この構成では、クラックが半導体素子まで進展する虞があり、素子特性に影響が生じるといった問題もある。そこで、このようなクラックの発生を抑制する技術として、例えば、下記特許文献１〜３に示すものが知られている。
【０００３】
特許文献１には、多数のパッド部（３）が形成された多層配線構造の半導体集積回路装置において、パッド部（３）と同一階層の配線層（６３）、パッド部（３）よりも下層の配線層（６２）及び接続孔（７３）によって、パッド部（３）の底面および左右の側面を外囲してパッド部（３）の配列方向に沿って延びる樋状のクラック阻止壁（１１）が形成された構造が記載されている。そして、このクラック阻止壁（１１）により、パッド下で発生するクラックの進行を抑制するようにしている。
【０００４】
特許文献２には、基板主面の上方に形成された下層パッド（１２ａ）と、この下層パッド（１２ａ）を覆って形成された層間絶縁膜（１３）と、層間絶縁膜（１３）上に形成され下層パッド（１２ａ）の上方に配設されたボンディングパッド（１６）と、層間絶縁膜（１３）を貫通し下層パッド（１２ａ）とボンディングパッド（１６）とを接続するコンタクト（１５）を備えた半導体装置が記載されている。そして、コンタクト（１５）は、基板主面と垂直方向に見ると、開口（１７ａ）を囲む環状に形成されており、ボンディングパッド（１６）の下部の層間絶縁膜（１３）にクラックが発生しても、そのクラックは、この環状のコンタクト（１５）によって外側への延伸が抑制されるようになっている。
【０００５】
特許文献３には、複数の配線が形成された導体層（７）と、導体層（７）の複数の配線と重なる領域に形成されたボンディングパッド（１４）とを備え、配線の一部がボンディングパッド（１４）と接合される一方、配線の他の部分とボンディングパッド（１４）との間に絶縁性の保護膜（８）が形成された半導体装置が記載されている。また、ボンディングパッド（１４）と重なる領域内の配線上の保護膜（８）は、隣合う配線上の保護膜と橋架しており、このように保護膜が橋架することにより空孔部（１６）が形成されている。そして、ボンディングパッド（１４）から保護膜（８）に応力が働くと、空孔部（１６）が衝撃緩衝材として機能し、保護膜（８）の下に形成される配線などの構成要素の損傷を抑制するようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−７２１７２号公報
【特許文献２】特開２００６−１６５４１９号公報
【特許文献３】特開２００４−２１４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、近年の微細化に伴い、配線間などの埋め込み性の良さから、オゾンＴＥＯＳ（テトラエトキシシラン）膜に代わり、プラズマＣＶＤ法で堆積したＴＥＯＳ（テトラエチルオルソシリケート）膜が層間絶縁膜として用いられることがあるが、配線間にボイドが生じてしまう場合がある。このため、このボイドの発生を抑えるために、層間絶縁膜の一部に、ＳＯＧ（Spin On Glass）膜を用いることがある。しかし、このＳＯＧ膜は他の部位との密着強度が低くなりやすく、剥離してしまう虞がある。特に、ボンディングによってパッド部に衝撃が加わったりすると、パッド部の下側に残存するＳＯＧ膜が剥がれやすくなる。したがって、クラックの発生を抑制しつつ、ＳＯＧ膜での剥離を抑えることが可能な構造が望まれている。
【０００８】
しかしながら、上記特許文献１〜３は、クラックの発生を抑制可能な構成ではあるものの、ＳＯＧ膜の剥離を抑える構成については何ら設けられておらず、この問題を改善することができなかった。また、特許文献１及び２の構成では、クラック阻止壁などを別途設けなければならず、製造工程が増えるといった問題もあった。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、クラックの発生を抑制できるとともに、ＳＯＧ膜の剥離を抑えることが可能な半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、半導体素子が形成された半導体基板と、前記半導体基板上に形成されたＳＯＧ膜を含む層間絶縁膜と、前記層間絶縁膜を介して、前記半導体素子と電気的に接続された複数の配線層と、前記配線層と電気的に接続され、一方面側がボンディング接続されるパッド部と、前記層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、前記ビアホール内に埋め込まれる導電層と、を有し、前記ビアホールは、前記パッド部よりも下方に設けられており、前記導電層の少なくとも一部は、内部に空洞部を有していることを特徴とする。
【００１１】
また、第２の発明は、半導体基板に半導体素子を形成する工程と、前記半導体素子を形成した前記半導体基板上にＳＯＧ膜を含む層間絶縁膜を形成する工程と、前記層間絶縁膜に配線層を形成する工程と、前記層間絶縁膜に複数のビアホールを形成する工程と、前記ビアホール内に前記導電層を埋め込みつつ、前記導電層の少なくとも一部の内部に空洞部を形成する工程と、前記層間絶縁膜の上方にパッド部を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
請求項１の半導体装置では、半導体素子が形成された半導体基板上に、ＳＯＧ膜を含む層間絶縁膜が形成されており、この層間絶縁膜を介して、複数の配線層が半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部と、層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、ビアホール内に埋め込まれる導電層とを有している。そして、ビアホールは、パッド部よりも下方に設けられており、導電層の少なくとも一部は、内部に空洞部を有している。
【００１３】
このように、パッド部よりも下方に設けられるビアホール内の導電層の少なくとも一部が内部に空洞部を有しているので、ボンディング時などにパッド部等から衝撃が加わった際に、この衝撃が一点に集中することなく空洞部で分散されやすくなる。このため、パッド部等からの衝撃に起因する層間絶縁膜でのクラックの発生を抑制することができる。さらに、層間絶縁膜と導電層は共に異種材料（絶縁材料と導電材料）であるため、この界面で衝撃が分散されやすくなり、クラックの伝搬をより抑えることができる。また、パッド部よりも下方にビアが設けられているので、このビアが杭としても機能し、ＳＯＧ膜の剥がれを抑えることができる。
【００１４】
請求項２の発明では、ビアホールは、パッド部の周縁下部側に少なくとも設けられている。そして、パッド部の周縁下部側に設けられるビアホール内に埋め込まれる導電層は、内部に空洞部を有している。
このように、パッド部の周縁下部側に設けられるビアホール内の導電層が内部に空洞部を有しているので、ボンディング時にパッド部に衝撃が加わった際に、この衝撃がより分散されやすくなり、パッド部からの衝撃に起因する層間絶縁膜でのクラックの発生を一層抑制することができる。
【００１５】
請求項３の発明では、導電層は、タングステンを主体として構成されている。このように、半導体装置の配線等に用いられることが多く、また、孔埋めの制御が比較的容易なタングステンを主体としてビアホール内に埋め込まれる導電層が構成されているため、製造コストを抑えることができる。
【００１６】
請求項４の発明では、パッド部の下方側の領域に、半導体素子が形成されている。このように、パッド部の下方側の領域にも半導体素子を形成することで、装置全体の小型化を図ることができる。また、パッド部の下方側の領域は、ボンディング時にパッド部からの衝撃が加わりやすいが、上述のように、パッド部よりも下方に設けられる導電層の少なくとも一部は、内部に空洞部を有しているので、クラックの発生を抑制することができる。
【００１７】
請求項５の半導体装置の製造方法では、半導体基板に半導体素子を形成する工程と、半導体素子を形成した半導体基板上にＳＯＧ膜を含む層間絶縁膜を形成する工程と、層間絶縁膜に配線層を形成する工程と、層間絶縁膜に複数のビアホールを形成する工程とを有している。そして、ビアホール内に導電層を埋め込みつつ、導電層の少なくとも一部の内部に空洞部を形成し、層間絶縁膜の上方にパッド部を形成するようにしている。
この方法によれば、ビアホール内に導電層を埋め込みながら、同時に導電層の内部に空洞部を形成するようにしているので、クラックの発生を抑制可能な構成を、製造工程数を抑えて実現することができる。また、パッド部の下側に少なくともビアが形成されるので、パッド部の下側に残存するＳＯＧ膜の剥がれを抑えることができる。
【００１８】
請求項６の方法では、導電層は、タングステンを主体として構成されている。このように、導電層が、比較的半導体装置の配線等に用いられることが多く、また、孔埋めの制御がし易いタングステンを主体として構成されているため、製造コストを抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１実施形態に係る半導体装置を示す断面説明図である。
【図２】図２は、空洞部の大きさを説明する図である。
【図３】図３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図４】図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図５】図５は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図６】図６は、導電層の内部に空洞部を形成する工程を説明する説明図である。
【図７】図７は、導電層の内部に空洞部を形成する工程を説明する説明図である。
【図８】図８は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
なお、図１は、第１実施形態に係る半導体装置を示す断面説明図である。図２は、空洞部の大きさを説明する図である。
【００２１】
本発明では、例えば、シリコンからなる半導体基板３上に、半導体素子が形成されており（図１〜７では図示略）、さらにこの半導体素子の上には、層間絶縁膜１０が形成されている。この層間絶縁膜１０は、ＳＯＧ（Spin On Glass）膜、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜及びＴＥＯＳ（テトラエトキシシラン）膜等から構成されている（詳細は後述）。
【００２２】
そして、層間絶縁膜１０を介して、第１配線層１２ａ、第２配線層１２ｂ、第３配線層１２ｃ、第４配線層１２ｄが半導体素子と電気的に接続されている。これら各配線層は、例えば、Ａｌを主体として構成されている。また、第４配線層１２ｄの少なくとも一部は、パッド部として機能し、一方面側がボンディング接続されると共に、多方面側が第３配線層１２ｃと接続されている（以下、第４配線層１２ｄを、「パッド部１２ｄ」ともいう）。
【００２３】
さらに、層間絶縁膜１０には、複数のビアホール１５ａ〜１５ｃが配置されており、このビアホール１５ａ〜１５ｃ内には、導電層１６ａ、１６ｂが埋め込まれており、各配線層を電気的に接続している。ビアホール１５ａ〜１５ｃは、図１にも示すように、パッド部１２ｄよりも下方に設けられており、複数のビアホールに埋め込まれる導電層のうちの少なくとも一部は、内部に空洞部１７を有している。
【００２４】
より具体的に、ビアホールは、パッド部１２ｄの周縁下部側に少なくとも設けられている。そして、パッド部１２ｄの周縁下部側に設けられるビアホール（後述の貫通ビアホール１５ｃ）内に埋め込まれる導電層（第２導電層１６ｂ）には、内部に空洞部１７が形成されている。また、この導電層は、タングステンを主体として構成されている。
【００２５】
そして、導電層が空洞部１７を有するためには、ビアホール（貫通ビアホール１５ｃ）の大きさは、図２に示すように、アスペクト比が３以上（Ｂ／Ａ≧３）であることが好ましい。アスペクト比が３以上であれば、ビアホール内に埋め込まれる導電層の内部に空洞部１７を形成することができる。一方、３未満になると導電層の内部に空洞部１７ができにくくなり、例えば、アスペクト比２（Ｂ／Ａ＝２）では、ビアホール内に導電層がほぼ埋まるようになる。なお、空洞部１７の有無や大きさは、ビアホールの大きさ（径と深さ）や製造時のガス流量等を変更することにより制御することができる。例えば、ビアホールのアスペクト比が３程度であれば、空洞部の径（幅）は、Ａ／３程度の大きさとなる。
【００２６】
次に、半導体装置１の製造方法について説明する。
なお、図３〜図５は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図６及び図７は、導電層の内部に空洞部を形成する工程を説明する説明図である。
【００２７】
本発明の半導体装置１の製造方法では、まず、半導体基板３の一方面側に、公知の方法などによって、半導体素子（図示略）を形成し、この半導体素子の上に第１層間絶縁膜１０ａを１５００ｎｍ程度形成する。第１層間絶縁膜１０ａは、例えば、ＢＰＳＧ膜やＴＥＯＳ膜などの酸化膜から構成され、ＣＶＤ法などにより形成することができる。
【００２８】
次に、図３（Ａ）に示すように、第１層間絶縁膜１０ａの上に、Ａｌ膜をスパッタ法などにより５００ｎｍ程度形成した後、フォトリソグラフィとドライエッチング等を用いて、このＡｌ膜にパターニングを施し、第１配線層１２ａを形成する（図３（Ｂ））。そして、この第１配線層１２ａの上に保護層１４として、ＳｉＮ膜（１００ｎｍ程度）と、ＴＥＯＳ膜（２００ｎｍ程度）を形成する（図３（Ｃ））。
【００２９】
次に、保護層１４の上に、第１ＳＯＧ膜１１ａを２００ｎｍ程度、スピンコータを用いて形成した後（図３（Ｄ））、この第１ＳＯＧ膜１１ａの不要部分をエッチングする（図３（Ｅ））。そして、この第１ＳＯＧ膜１１ａの上に、第２層間絶縁膜１０ｂを形成する（図４（Ａ））。第２層間絶縁膜１０ｂは、例えば、ＴＥＯＳ膜などの酸化膜から構成され、ＣＶＤ法などにより形成することができる。
【００３０】
次に、この第２層間絶縁膜１０ｂを、ＣＭＰ（Chemical Mechanical Polishing）などの方法によって、第１配線層１２ａ上の厚さが１０００ｎｍ程度となるまで研磨し、表面を平坦化する（図４（Ｂ））。そして、第１配線層１２ａ上の第２層間絶縁膜１０ｂに、フォトリソグラフィとドライエッチング等を用いて、第１ビアホール１５ａを複数形成する（図４（Ｃ））。
【００３１】
次に、スパッタなどの方法によってタングステンを製膜し、第１ビアホール１５ａ内に第１導電層１６ａを埋め込む（図４（Ｄ））。そして、ＣＭＰなどの方法によって、第１ビアホール１５ａ内以外の不要部分のタングステンを除去する（図４（Ｅ））。なお、これにより、第１導電層１６ａの厚さ（深さ）は、１０００ｎｍ程度となる。
【００３２】
次に、第２配線層１２ｂ、第２ＳＯＧ膜１１ｂ、保護層１４及び第３層間絶縁膜１０ｃを上述した方法と同様に、第２層間絶縁膜１０ｂ及び第１導電層１６ａの上に形成する（図５（Ａ））。そして、フォトリソグラフィとドライエッチング等を用いて、第２ビアホール１５ｂを複数形成する（図５（Ｂ））。このとき、第１ＳＯＧ膜１１ａ、第２層間絶縁膜１０ｂ、第２ＳＯＧ膜１１ｂ、第３層間絶縁膜１０ｃを少なくとも貫通する貫通ビアホール１５ｃを同時に形成する。例えば、層間絶縁膜（酸化膜）のほうが配線層（Ａｌ膜）よりもエッチングレートが大きくなるエッチング条件（すなわちエッチング選択比が大きく取れる条件）にてエッチングを行うことにより、大きさ（深さ）の異なる第２ビアホール１５ｂと貫通ビアホール１５ｃとを同時に形成することができる。また、貫通ビアホール１５ｃは、アスペクト比が３以上となるように形成する。
【００３３】
次に、スパッタなどの方法によってタングステンを製膜し、第２ビアホール１５ｂ内及び貫通ビアホール１５ｃ内に第２導電層１６ｂを埋め込むとともに、貫通ビアホール１５ｃ内に埋め込まれる第２導電層１６ｂの内部に空洞部１７を形成する（図５（Ｃ））。具体的に、貫通ビアホール１５ｃ内に第２導電層１６ｂが埋め込まれる過程を図６及び図７を用いて説明する。
【００３４】
まず、タングステンの製膜が開始されると（図６（Ａ））、貫通ビアホール１５ｃの表面全体に薄いタングステンの膜ででき（図６（Ｂ））、この膜厚が徐々に大きくなっていく（図６（Ｃ））。さらに、タングステンの膜厚が大きくなっていくと、内部に空洞を有した状態で貫通ビアホール１５ｃの上部が互いにくっつき（図７（Ａ））、やがて貫通ビアホール１５ｃの上部が閉じて、貫通ビアホール１５ｃ内の第２導電層１６ｂの内部に空洞部１７が形成される（図７（Ｂ））。（すなわち、ビアホールの内周壁及び底壁上にタングステンを埋め、内部に空洞を有した状態のまま上部を繋ぐように閉塞する。）
【００３５】
このように、貫通ビアホール１５ｃを適切な大きさ（アスペクト比が３以上）にすることで、この貫通ビアホール１５ｃ内に第２導電層１６ｂを埋め込みつつ、第２導電層１６ｂの内部に空洞部１７を同時に形成することができる。また、第１ＳＯＧ膜１１ａ、第２層間絶縁膜１０ｂ、第２ＳＯＧ膜１１ｂ、第３層間絶縁膜１０ｃを貫通する貫通ビアホール１５ｃを形成し、この内部に埋め込まれる第２導電層１６ｂの内部に空洞部１７を設けることで、縦方向（膜厚方向）の広い領域で、クラックの発生を抑制することができる。
【００３６】
次に、ＣＭＰなどの方法によって、第２ビアホール１５ｂ内及び貫通ビアホール１５ｃ内以外の不要部分のタングステンを除去する（図５（Ｄ））。なお、これにより、第２ビアホール１５ｂ内の（第２配線層１２ｂ上の）第２導電層１６ａの厚さ（深さ）は、１０００ｎｍ程度となる。
【００３７】
次に、図５（Ｅ）に示すように、Ａｌ膜をスパッタ法などにより５００ｎｍ程度形成した後、フォトリソグラフィとドライエッチング等を用いて、このＡｌ膜にパターニングを施し、第３配線層１２ｃを形成する。さらに、第４層間絶縁膜１０ｄを形成するとともに、この第４層間絶縁膜１０ｄに、フォトリソグラフィとドライエッチング等を用いて、開口部１８を設ける。なお、この開口部１８は、少なくとも貫通ビアホール１５ｃの上方側に形成する（開口部周縁下部側に貫通ビアホール１５ｃが配置されるように、当該開口部１８を形成する）。そして、この第４層間絶縁膜１０ｄの上方に、パッド部としても機能する第４配線層１２ｄがスパッタ法などにより形成される。さらに、パッド部１２ｄ以外の一方面側（上面側）をパッシベーション膜１９で覆い、図１に示す半導体装置１を製造することができる。
【００３８】
以上説明したように、本第１実施形態に係る半導体装置１によれば、半導体素子が形成された半導体基板３上に、ＳＯＧ膜を含む層間絶縁膜１０が形成されており、この層間絶縁膜１０を介して、配線層１２ａ〜１２ｄが半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部１２ｄ（第４配線層１２ｄ）と、層間絶縁膜１０に配置されると共に配線層１２ａ〜１２ｃを接続するビアホール１５ａ〜１５ｃと、ビアホール１５ａ〜１５ｃ内に埋め込まれる導電層１６ａ、１６ｂとを有している。そして、ビアホール１５ａ〜１５ｃは、パッド部１２ｄよりも下方に設けられており、導電層１６ａ、１６ｂの少なくとも一部は、内部に空洞部１７を有している。
【００３９】
このように、パッド部１２ｄよりも下方に設けられるビアホール１５ａ〜１５ｃ内の導電層１６ａ、１６ｂの少なくとも一部が内部に空洞部１７を有しているので、ボンディング時などにパッド部１２ｄ等から衝撃が加わった際に、この衝撃が一点に集中することなく空洞部１７で分散されやすくなる。このため、パッド部１２ｄ等からの衝撃に起因する層間絶縁膜１０でのクラックの発生を抑制することができる。さらに、層間絶縁膜１０と導電層１６ａ、１６ｂは共に異種材料（絶縁材料と導電材料）であるため、この界面で衝撃が分散されやすくなり、クラックの伝搬をより抑えることができる。また、パッド部１２ｄよりも下方にビアが設けられているので、このビアが杭としても機能し、ＳＯＧ膜の剥がれを抑えることができる。
【００４０】
また、ビアホール（貫通ビアホール１５ｃ）は、パッド部１２ｄの周縁下部側に少なくとも設けられている。そして、パッド部１２ｄの周縁下部側に設けられるビアホール（貫通ビアホール１５ｃ）内に埋め込まれる導電層１６ｂは、内部に空洞部１７を有している。
このように、パッド部１２ｄの周縁下部側に設けられるビアホール１５ｃ内の導電層１６ｂが内部に空洞部１７を有しているので、ボンディング時にパッド部１２ｄに衝撃が加わった際に、この衝撃がより分散されやすくなり、パッド部１２ｄからの衝撃に起因する層間絶縁膜１０でのクラックの発生を一層抑制することができる。
【００４１】
また、導電層１６ａ、１６ｂは、タングステンを主体として構成されている。このように、半導体装置１の配線等に用いられることが多く、また、孔埋めの制御が比較的容易なタングステンを主体としてビアホール１５ａ〜１５ｃ内に埋め込まれる導電層１６ａ、１６ｂが構成されているため、製造コストを抑えることができる。
【００４２】
また、本第１実施形態に係る半導体装置１の製造方法では、半導体基板３に半導体素子を形成する工程と、半導体素子を形成した半導体基板３上にＳＯＧ膜を含む層間絶縁膜１０を形成する工程と、層間絶縁膜１０に配線層１２ａ〜１２ｄを形成する工程と、層間絶縁膜１０に複数のビアホール１５ａ〜１５ｃを形成する工程とを有している。そして、ビアホール内に導電層１６ａ、１６ｂを埋め込みつつ、導電層の少なくとも一部の内部に空洞部１７を形成し、層間絶縁膜１０の上方にパッド部１２ｄを形成するようにしている。
この方法によれば、ビアホール１５ａ〜１５ｃ内に導電層を埋め込みながら、同時に導電層の内部に空洞部１７を形成するようにしているので、クラックの発生を抑制可能な構成を、製造工程数を抑えて実現することができる。また、パッド部１２ｄの下側に少なくともビアが形成されるので、パッド部の下側に残存するＳＯＧ膜の剥がれを抑えることができる。
【００４３】
また、導電層１６ａ、１６ｂは、タングステンを主体として構成されている。このように、導電層１６ａ、１６ｂが、比較的半導体装置の配線等に用いられることが多く、また、孔埋めの制御がし易いタングステンを主体として構成されているため、製造コストを抑えることができる。
【００４４】
次に、本発明の第１実施形態における変形例に係る半導体装置１０１について、図８を参照して説明する。本第１実施形態における変形例では、パッド部１２ｄの下方側の領域に半導体素子が形成されている点が、上記第１実施形態にて述べた半導体装置１と主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００４５】
図８は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。本変形例の半導体装置１０１では、ＣＭＯＳ型のＭＯＳＦＥＴ（Ｃ−ＭＯＳ）２０、バイポーラトランジスタ３０、ＬＤＭＯＳ４０及びダイオード５０などの半導体素子が同一半導体基板１０３上に形成されている。そして、パッド部１２ｄの下方側の領域に、半導体素子が形成されている。具体的に、Ｃ−ＭＯＳ２０及びバイポーラトランジスタ３０の形成領域の上方に跨るようにパッド部１２ｄが形成されている。
【００４６】
具体的に、本変形例では、半導体基板１０３はＳＯＩ構造を有しており、シリコンからなる支持基板５上に、シリコン酸化膜（ＳｉＯ２）からなる埋込酸化膜４を介してＮ型シリコンからなるＳＯＩ（Silicon On Insulator）層２を積層して形成されている。そして、Ｃ−ＭＯＳ２０、バイポーラトランジスタ３０、ＬＤＭＯＳ４０及びダイオード５０の各領域は、トレンチ７及びトレンチ７内に配置された絶縁層８にて素子分離されている。
【００４７】
Ｃ−ＭＯＳ２０は、ＳＯＩ層２の表層に、Ｐ型ウェル領域２１と、Ｎ型ウェル領域２２とを備えている。そして、Ｐ型ウェル領域２１内には、Ｐ＋領域２３と、２つのＮ＋領域２４、２５とを備えており、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。また、Ｎ＋領域２４、２５の上には制御端子７１が設けられており、Ｐ＋領域２３とＮ＋領域２４の間には、ＬＯＣＯＳ酸化膜７２が設けられている。Ｎ型ウェル領域２２内には、Ｎ＋領域２６と、２つのＰ＋領域２７、２８とを備えており、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。また、Ｐ＋領域２７、２８の上には制御端子７１が設けられており、Ｎ＋領域２６とＰ＋領域２７の間には、ＬＯＣＯＳ酸化膜７２が設けられている。
【００４８】
バイポーラトランジスタ３０は、ＳＯＩ層２の表層に、Ｎ＋領域３１と、Ｐ型ウェル領域３２とを備えている。そして、Ｐ型ウェル領域３２内には、Ｐ＋領域３３とＮ＋領域３４とを備えている。Ｎ＋領域３１と、Ｐ＋領域３３及びＮ＋領域３４は、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。また、Ｎ＋領域３１とＰ型ウェル領域３２の間には、ＬＯＣＯＳ酸化膜７２が設けられている。
【００４９】
ＬＤＭＯＳ４０は、ＳＯＩ層２の表層に、Ｐウェル領域４１と、Ｐウェル領域４１内に形成されるＰ＋領域４２及びＰ＋領域４２に隣接して形成されるＮ＋領域４３と、Ｎウェル領域４４と、Ｎウェル領域４４内に形成されるＰ＋領域４５と、制御端子７１及びＬＯＣＯＳ酸化膜７２を備えている。また、Ｐ＋領域４２及びＮ＋領域４３と、Ｐ＋領域４５は、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。
【００５０】
ダイオード５０は、ＳＯＩ層２の表層に、Ｐウェル領域５１を備えている。そして、Ｐウェル領域５１内には、Ｐ＋領域５２及びＮ＋領域５３が形成されている。また、Ｐ＋領域５２及びＮ＋領域５３は、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。
【００５１】
そして、これら半導体素子の上には、層間絶縁膜１０（第１層間絶縁膜１０ａ〜第４層間絶縁膜１０ｄ）が形成されている。また、この層間絶縁膜１０は、第１層間絶縁膜１０ａと第２層間絶縁膜１０ｂとの間に第１ＳＯＧ膜１１ａ及び第１配線層１２ａ、第２層間絶縁膜１０ｂと第３層間絶縁膜１０ｃとの間に第２ＳＯＧ膜１１ｂ及び第２配線層１２ｂ、第３層間絶縁膜１０ｃと第４層間絶縁膜１０ｄとの間に第３ＳＯＧ膜１１ｃ及び第３配線層１２ｃ、第４層間絶縁膜１０ｄに設けられる開口部１８に、多方面側が第３配線層１２ｃと接触するように、パッド部としても機能する第４配線層１２ｄが形成されている。
【００５２】
さらに、第１配線層１２ａの一部と第２配線層１２ｂは、第２ビアホール１５ｂ及び第２導電層１６ｂにより接続されており、第２配線層１２ｂの一部と第３配線層１２ｃの一部は、第３ビアホール１５ｄ及び第３導電層１６ｃにより接続されている。また、図８に示すように、パッド部１２ｄの下方側の領域に、第１配線層１２ａの一部及び第２配線層１２ｂの一部が、第３配線層１２ｃと共に配置されている。そして、第１導電層１６ａ、第２導電層１６ｂ及び第３導電層１６ｃの少なくとも一部は、内部に空洞部を有している（図８では省略）。
【００５３】
このように、本変形例では、パッド部１２ｄの下方側の領域に、半導体素子が形成されている。このように、パッド部１２ｄの下方側の領域にも半導体素子を形成することで、装置全体の小型化を図ることができる。また、パッド部１２ｄの下方側の領域は、ボンディング時にパッド部１２ｄからの衝撃が加わりやすいが、上述のように、パッド部１２ｄよりも下方に設けられる導電層１６ａ〜１６ｃの少なくとも一部は、内部に空洞部を有しているので、層間絶縁膜１０のクラックの発生を抑制できるとともに、微細配線（第１配線層１２ａ及び第２配線層１２ｂ）の断線も抑えることができる。
【００５４】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００５５】
上記実施形態では、第１導電層１６ａ及び第２導電層１６ｂは、タングステンを主体として構成されている例を示したが、これに限定されず、例えば、アルミニウムや導電性窒化物などを主体として構成されていてもよい。
【００５６】
上記変形例では、Ｃ−ＭＯＳ２０及びバイポーラトランジスタ３０の形成領域の上方に跨るようにパッド部１２ｄが形成された例を示したが、パッド部１２ｄの配置はこれに限定されず、例えば、ＬＤＭＯＳ４０やダイオード５０の形成領域の上方にパッド部１２ｄが形成されていてもよい。
【符号の説明】
【００５７】
１、１０１…半導体装置
２…ＳＯＩ層
３、１０３…半導体基板
４…埋込酸化膜
７…トレンチ
８…絶縁層
１０…層間絶縁膜
１０ａ…第１層間絶縁膜
１０ｂ…第２層間絶縁膜
１０ｃ…第３層間絶縁膜
１０ｄ…第４層間絶縁膜
１１ａ…第１ＳＯＧ膜（ＳＯＧ膜）
１１ｂ…第２ＳＯＧ膜（ＳＯＧ膜）
１１ｃ…第３ＳＯＧ膜（ＳＯＧ膜）
１２ａ…第１配線層（配線層）
１２ｂ…第２配線層（配線層）
１２ｃ…第３配線層（配線層）
１２ｄ…第４配線層（配線層、パッド部）
１４…保護層
１５ａ…第１ビアホール（ビアホール）
１５ｂ…第２ビアホール（ビアホール）
１５ｃ…貫通ビアホール（ビアホール）
１５ｄ…第３ビアホール（ビアホール）
１６ａ…第１導電層（導電層）
１６ｂ…第２導電層（導電層）
１６ｃ…第３導電層（導電層）
１７…空洞部
１８…開口部
１９…パッシベーション膜
２０…Ｃ−ＭＯＳ
３０…バイポーラトランジスタ
４０…ＬＤＭＯＳ
５０…ダイオード
７１…制御端子
７２…ＬＯＣＯＳ酸化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
従来、半導体素子が形成された半導体装置の上部側にパッド部を設け、このパッド部に外部と電気的に接続するためのワイヤをボンディングすることが行われている。このようにワイヤをボンディングする際にパッド部へ衝撃が加わると、パッド部の下部側に設けられる層間絶縁膜にクラックが発生することがある。そして、このクラックの内部に水分が侵入することによって、配線などが腐食するといった問題がある。また、小型化などの観点から半導体素子などの上部側（直上側）にパッド部が設けられることがあるが、この構成では、クラックが半導体素子まで進展する虞があり、素子特性に影響が生じるといった問題もある。そこで、このようなクラックの発生を抑制する技術として、例えば、下記特許文献１〜３に示すものが知られている。
【０００３】
特許文献１には、多数のパッド部（３）が形成された多層配線構造の半導体集積回路装置において、パッド部（３）と同一階層の配線層（６３）、パッド部（３）よりも下層の配線層（６２）及び接続孔（７３）によって、パッド部（３）の底面および左右の側面を外囲してパッド部（３）の配列方向に沿って延びる樋状のクラック阻止壁（１１）が形成された構造が記載されている。そして、このクラック阻止壁（１１）により、パッド下で発生するクラックの進行を抑制するようにしている。
【０００４】
特許文献２には、基板主面の上方に形成された下層パッド（１２ａ）と、この下層パッド（１２ａ）を覆って形成された層間絶縁膜（１３）と、層間絶縁膜（１３）上に形成され下層パッド（１２ａ）の上方に配設されたボンディングパッド（１６）と、層間絶縁膜（１３）を貫通し下層パッド（１２ａ）とボンディングパッド（１６）とを接続するコンタクト（１５）を備えた半導体装置が記載されている。そして、コンタクト（１５）は、基板主面と垂直方向に見ると、開口（１７ａ）を囲む環状に形成されており、ボンディングパッド（１６）の下部の層間絶縁膜（１３）にクラックが発生しても、そのクラックは、この環状のコンタクト（１５）によって外側への延伸が抑制されるようになっている。
【０００５】
特許文献３には、複数の配線が形成された導体層（７）と、導体層（７）の複数の配線と重なる領域に形成されたボンディングパッド（１４）とを備え、配線の一部がボンディングパッド（１４）と接合される一方、配線の他の部分とボンディングパッド（１４）との間に絶縁性の保護膜（８）が形成された半導体装置が記載されている。また、ボンディングパッド（１４）と重なる領域内の配線上の保護膜（８）は、隣合う配線上の保護膜と橋架しており、このように保護膜が橋架することにより空孔部（１６）が形成されている。そして、ボンディングパッド（１４）から保護膜（８）に応力が働くと、空孔部（１６）が衝撃緩衝材として機能し、保護膜（８）の下に形成される配線などの構成要素の損傷を抑制するようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−７２１７２号公報
【特許文献２】特開２００６−１６５４１９号公報
【特許文献３】特開２００４−２１４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、近年の微細化に伴い、配線間などの埋め込み性の良さから、オゾンＴＥＯＳ（テトラエトキシシラン）膜に代わり、プラズマＣＶＤ法で堆積したＴＥＯＳ（テトラエチルオルソシリケート）膜が層間絶縁膜として用いられることがあるが、配線間にボイドが生じてしまう場合がある。このため、このボイドの発生を抑えるために、層間絶縁膜の一部に、ＳＯＧ（Spin On Glass）膜を用いることがある。しかし、このＳＯＧ膜は他の部位との密着強度が低くなりやすく、剥離してしまう虞がある。特に、ボンディングによってパッド部に衝撃が加わったりすると、パッド部の下側に残存するＳＯＧ膜が剥がれやすくなる。したがって、クラックの発生を抑制しつつ、ＳＯＧ膜での剥離を抑えることが可能な構造が望まれている。
【０００８】
しかしながら、上記特許文献１〜３は、クラックの発生を抑制可能な構成ではあるものの、ＳＯＧ膜の剥離を抑える構成については何ら設けられておらず、この問題を改善することができなかった。また、特許文献１及び２の構成では、クラック阻止壁などを別途設けなければならず、製造工程が増えるといった問題もあった。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、クラックの発生を抑制できるとともに、ＳＯＧ膜の剥離を抑えることが可能な半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、半導体素子が形成された半導体基板と、前記半導体基板上に形成されたＳＯＧ膜を含む層間絶縁膜と、前記層間絶縁膜を介して、前記半導体素子と電気的に接続された複数の配線層と、前記配線層と電気的に接続され、一方面側がボンディング接続されるパッド部と、前記層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、前記ビアホール内に埋め込まれる導電層と、を有し、前記ビアホールは、前記パッド部よりも下方に設けられており、前記導電層の少なくとも一部は、内部に空洞部を有していることを特徴とする。
【００１１】
また、第２の発明は、半導体基板に半導体素子を形成する工程と、前記半導体素子を形成した前記半導体基板上にＳＯＧ膜を含む層間絶縁膜を形成する工程と、前記層間絶縁膜に配線層を形成する工程と、前記層間絶縁膜に複数のビアホールを形成する工程と、前記ビアホール内に前記導電層を埋め込みつつ、前記導電層の少なくとも一部の内部に空洞部を形成する工程と、前記層間絶縁膜の上方にパッド部を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
請求項１の半導体装置では、半導体素子が形成された半導体基板上に、ＳＯＧ膜を含む層間絶縁膜が形成されており、この層間絶縁膜を介して、複数の配線層が半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部と、層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、ビアホール内に埋め込まれる導電層とを有している。そして、ビアホールは、パッド部よりも下方に設けられており、導電層の少なくとも一部は、内部に空洞部を有している。
【００１３】
このように、パッド部よりも下方に設けられるビアホール内の導電層の少なくとも一部が内部に空洞部を有しているので、ボンディング時などにパッド部等から衝撃が加わった際に、この衝撃が一点に集中することなく空洞部で分散されやすくなる。このため、パッド部等からの衝撃に起因する層間絶縁膜でのクラックの発生を抑制することができる。さらに、層間絶縁膜と導電層は共に異種材料（絶縁材料と導電材料）であるため、この界面で衝撃が分散されやすくなり、クラックの伝搬をより抑えることができる。また、パッド部よりも下方にビアが設けられているので、このビアが杭としても機能し、ＳＯＧ膜の剥がれを抑えることができる。
【００１４】
請求項２の発明では、ビアホールは、パッド部の周縁下部側に少なくとも設けられている。そして、パッド部の周縁下部側に設けられるビアホール内に埋め込まれる導電層は、内部に空洞部を有している。
このように、パッド部の周縁下部側に設けられるビアホール内の導電層が内部に空洞部を有しているので、ボンディング時にパッド部に衝撃が加わった際に、この衝撃がより分散されやすくなり、パッド部からの衝撃に起因する層間絶縁膜でのクラックの発生を一層抑制することができる。
【００１５】
請求項３の発明では、導電層は、タングステンを主体として構成されている。このように、半導体装置の配線等に用いられることが多く、また、孔埋めの制御が比較的容易なタングステンを主体としてビアホール内に埋め込まれる導電層が構成されているため、製造コストを抑えることができる。
【００１６】
請求項４の発明では、パッド部の下方側の領域に、半導体素子が形成されている。このように、パッド部の下方側の領域にも半導体素子を形成することで、装置全体の小型化を図ることができる。また、パッド部の下方側の領域は、ボンディング時にパッド部からの衝撃が加わりやすいが、上述のように、パッド部よりも下方に設けられる導電層の少なくとも一部は、内部に空洞部を有しているので、クラックの発生を抑制することができる。
【００１７】
請求項５の半導体装置の製造方法では、半導体基板に半導体素子を形成する工程と、半導体素子を形成した半導体基板上にＳＯＧ膜を含む層間絶縁膜を形成する工程と、層間絶縁膜に配線層を形成する工程と、層間絶縁膜に複数のビアホールを形成する工程とを有している。そして、ビアホール内に導電層を埋め込みつつ、導電層の少なくとも一部の内部に空洞部を形成し、層間絶縁膜の上方にパッド部を形成するようにしている。
この方法によれば、ビアホール内に導電層を埋め込みながら、同時に導電層の内部に空洞部を形成するようにしているので、クラックの発生を抑制可能な構成を、製造工程数を抑えて実現することができる。また、パッド部の下側に少なくともビアが形成されるので、パッド部の下側に残存するＳＯＧ膜の剥がれを抑えることができる。
【００１８】
請求項６の方法では、導電層は、タングステンを主体として構成されている。このように、導電層が、比較的半導体装置の配線等に用いられることが多く、また、孔埋めの制御がし易いタングステンを主体として構成されているため、製造コストを抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１実施形態に係る半導体装置を示す断面説明図である。
【図２】図２は、空洞部の大きさを説明する図である。
【図３】図３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図４】図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図５】図５は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図６】図６は、導電層の内部に空洞部を形成する工程を説明する説明図である。
【図７】図７は、導電層の内部に空洞部を形成する工程を説明する説明図である。
【図８】図８は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
なお、図１は、第１実施形態に係る半導体装置を示す断面説明図である。図２は、空洞部の大きさを説明する図である。
【００２１】
本発明では、例えば、シリコンからなる半導体基板３上に、半導体素子が形成されており（図１〜７では図示略）、さらにこの半導体素子の上には、層間絶縁膜１０が形成されている。この層間絶縁膜１０は、ＳＯＧ（Spin On Glass）膜、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜及びＴＥＯＳ（テトラエトキシシラン）膜等から構成されている（詳細は後述）。
【００２２】
そして、層間絶縁膜１０を介して、第１配線層１２ａ、第２配線層１２ｂ、第３配線層１２ｃ、第４配線層１２ｄが半導体素子と電気的に接続されている。これら各配線層は、例えば、Ａｌを主体として構成されている。また、第４配線層１２ｄの少なくとも一部は、パッド部として機能し、一方面側がボンディング接続されると共に、多方面側が第３配線層１２ｃと接続されている（以下、第４配線層１２ｄを、「パッド部１２ｄ」ともいう）。
【００２３】
さらに、層間絶縁膜１０には、複数のビアホール１５ａ〜１５ｃが配置されており、このビアホール１５ａ〜１５ｃ内には、導電層１６ａ、１６ｂが埋め込まれており、各配線層を電気的に接続している。ビアホール１５ａ〜１５ｃは、図１にも示すように、パッド部１２ｄよりも下方に設けられており、複数のビアホールに埋め込まれる導電層のうちの少なくとも一部は、内部に空洞部１７を有している。
【００２４】
より具体的に、ビアホールは、パッド部１２ｄの周縁下部側に少なくとも設けられている。そして、パッド部１２ｄの周縁下部側に設けられるビアホール（後述の貫通ビアホール１５ｃ）内に埋め込まれる導電層（第２導電層１６ｂ）には、内部に空洞部１７が形成されている。また、この導電層は、タングステンを主体として構成されている。
【００２５】
そして、導電層が空洞部１７を有するためには、ビアホール（貫通ビアホール１５ｃ）の大きさは、図２に示すように、アスペクト比が３以上（Ｂ／Ａ≧３）であることが好ましい。アスペクト比が３以上であれば、ビアホール内に埋め込まれる導電層の内部に空洞部１７を形成することができる。一方、３未満になると導電層の内部に空洞部１７ができにくくなり、例えば、アスペクト比２（Ｂ／Ａ＝２）では、ビアホール内に導電層がほぼ埋まるようになる。なお、空洞部１７の有無や大きさは、ビアホールの大きさ（径と深さ）や製造時のガス流量等を変更することにより制御することができる。例えば、ビアホールのアスペクト比が３程度であれば、空洞部の径（幅）は、Ａ／３程度の大きさとなる。
【００２６】
次に、半導体装置１の製造方法について説明する。
なお、図３〜図５は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図６及び図７は、導電層の内部に空洞部を形成する工程を説明する説明図である。
【００２７】
本発明の半導体装置１の製造方法では、まず、半導体基板３の一方面側に、公知の方法などによって、半導体素子（図示略）を形成し、この半導体素子の上に第１層間絶縁膜１０ａを１５００ｎｍ程度形成する。第１層間絶縁膜１０ａは、例えば、ＢＰＳＧ膜やＴＥＯＳ膜などの酸化膜から構成され、ＣＶＤ法などにより形成することができる。
【００２８】
次に、図３（Ａ）に示すように、第１層間絶縁膜１０ａの上に、Ａｌ膜をスパッタ法などにより５００ｎｍ程度形成した後、フォトリソグラフィとドライエッチング等を用いて、このＡｌ膜にパターニングを施し、第１配線層１２ａを形成する（図３（Ｂ））。そして、この第１配線層１２ａの上に保護層１４として、ＳｉＮ膜（１００ｎｍ程度）と、ＴＥＯＳ膜（２００ｎｍ程度）を形成する（図３（Ｃ））。
【００２９】
次に、保護層１４の上に、第１ＳＯＧ膜１１ａを２００ｎｍ程度、スピンコータを用いて形成した後（図３（Ｄ））、この第１ＳＯＧ膜１１ａの不要部分をエッチングする（図３（Ｅ））。そして、この第１ＳＯＧ膜１１ａの上に、第２層間絶縁膜１０ｂを形成する（図４（Ａ））。第２層間絶縁膜１０ｂは、例えば、ＴＥＯＳ膜などの酸化膜から構成され、ＣＶＤ法などにより形成することができる。
【００３０】
次に、この第２層間絶縁膜１０ｂを、ＣＭＰ（Chemical Mechanical Polishing）などの方法によって、第１配線層１２ａ上の厚さが１０００ｎｍ程度となるまで研磨し、表面を平坦化する（図４（Ｂ））。そして、第１配線層１２ａ上の第２層間絶縁膜１０ｂに、フォトリソグラフィとドライエッチング等を用いて、第１ビアホール１５ａを複数形成する（図４（Ｃ））。
【００３１】
次に、スパッタなどの方法によってタングステンを製膜し、第１ビアホール１５ａ内に第１導電層１６ａを埋め込む（図４（Ｄ））。そして、ＣＭＰなどの方法によって、第１ビアホール１５ａ内以外の不要部分のタングステンを除去する（図４（Ｅ））。なお、これにより、第１導電層１６ａの厚さ（深さ）は、１０００ｎｍ程度となる。
【００３２】
次に、第２配線層１２ｂ、第２ＳＯＧ膜１１ｂ、保護層１４及び第３層間絶縁膜１０ｃを上述した方法と同様に、第２層間絶縁膜１０ｂ及び第１導電層１６ａの上に形成する（図５（Ａ））。そして、フォトリソグラフィとドライエッチング等を用いて、第２ビアホール１５ｂを複数形成する（図５（Ｂ））。このとき、第１ＳＯＧ膜１１ａ、第２層間絶縁膜１０ｂ、第２ＳＯＧ膜１１ｂ、第３層間絶縁膜１０ｃを少なくとも貫通する貫通ビアホール１５ｃを同時に形成する。例えば、層間絶縁膜（酸化膜）のほうが配線層（Ａｌ膜）よりもエッチングレートが大きくなるエッチング条件（すなわちエッチング選択比が大きく取れる条件）にてエッチングを行うことにより、大きさ（深さ）の異なる第２ビアホール１５ｂと貫通ビアホール１５ｃとを同時に形成することができる。また、貫通ビアホール１５ｃは、アスペクト比が３以上となるように形成する。
【００３３】
次に、スパッタなどの方法によってタングステンを製膜し、第２ビアホール１５ｂ内及び貫通ビアホール１５ｃ内に第２導電層１６ｂを埋め込むとともに、貫通ビアホール１５ｃ内に埋め込まれる第２導電層１６ｂの内部に空洞部１７を形成する（図５（Ｃ））。具体的に、貫通ビアホール１５ｃ内に第２導電層１６ｂが埋め込まれる過程を図６及び図７を用いて説明する。
【００３４】
まず、タングステンの製膜が開始されると（図６（Ａ））、貫通ビアホール１５ｃの表面全体に薄いタングステンの膜ででき（図６（Ｂ））、この膜厚が徐々に大きくなっていく（図６（Ｃ））。さらに、タングステンの膜厚が大きくなっていくと、内部に空洞を有した状態で貫通ビアホール１５ｃの上部が互いにくっつき（図７（Ａ））、やがて貫通ビアホール１５ｃの上部が閉じて、貫通ビアホール１５ｃ内の第２導電層１６ｂの内部に空洞部１７が形成される（図７（Ｂ））。（すなわち、ビアホールの内周壁及び底壁上にタングステンを埋め、内部に空洞を有した状態のまま上部を繋ぐように閉塞する。）
【００３５】
このように、貫通ビアホール１５ｃを適切な大きさ（アスペクト比が３以上）にすることで、この貫通ビアホール１５ｃ内に第２導電層１６ｂを埋め込みつつ、第２導電層１６ｂの内部に空洞部１７を同時に形成することができる。また、第１ＳＯＧ膜１１ａ、第２層間絶縁膜１０ｂ、第２ＳＯＧ膜１１ｂ、第３層間絶縁膜１０ｃを貫通する貫通ビアホール１５ｃを形成し、この内部に埋め込まれる第２導電層１６ｂの内部に空洞部１７を設けることで、縦方向（膜厚方向）の広い領域で、クラックの発生を抑制することができる。
【００３６】
次に、ＣＭＰなどの方法によって、第２ビアホール１５ｂ内及び貫通ビアホール１５ｃ内以外の不要部分のタングステンを除去する（図５（Ｄ））。なお、これにより、第２ビアホール１５ｂ内の（第２配線層１２ｂ上の）第２導電層１６ａの厚さ（深さ）は、１０００ｎｍ程度となる。
【００３７】
次に、図５（Ｅ）に示すように、Ａｌ膜をスパッタ法などにより５００ｎｍ程度形成した後、フォトリソグラフィとドライエッチング等を用いて、このＡｌ膜にパターニングを施し、第３配線層１２ｃを形成する。さらに、第４層間絶縁膜１０ｄを形成するとともに、この第４層間絶縁膜１０ｄに、フォトリソグラフィとドライエッチング等を用いて、開口部１８を設ける。なお、この開口部１８は、少なくとも貫通ビアホール１５ｃの上方側に形成する（開口部周縁下部側に貫通ビアホール１５ｃが配置されるように、当該開口部１８を形成する）。そして、この第４層間絶縁膜１０ｄの上方に、パッド部としても機能する第４配線層１２ｄがスパッタ法などにより形成される。さらに、パッド部１２ｄ以外の一方面側（上面側）をパッシベーション膜１９で覆い、図１に示す半導体装置１を製造することができる。
【００３８】
以上説明したように、本第１実施形態に係る半導体装置１によれば、半導体素子が形成された半導体基板３上に、ＳＯＧ膜を含む層間絶縁膜１０が形成されており、この層間絶縁膜１０を介して、配線層１２ａ〜１２ｄが半導体素子と電気的に接続されている。さらに、一方面側がボンディング接続されるパッド部１２ｄ（第４配線層１２ｄ）と、層間絶縁膜１０に配置されると共に配線層１２ａ〜１２ｃを接続するビアホール１５ａ〜１５ｃと、ビアホール１５ａ〜１５ｃ内に埋め込まれる導電層１６ａ、１６ｂとを有している。そして、ビアホール１５ａ〜１５ｃは、パッド部１２ｄよりも下方に設けられており、導電層１６ａ、１６ｂの少なくとも一部は、内部に空洞部１７を有している。
【００３９】
このように、パッド部１２ｄよりも下方に設けられるビアホール１５ａ〜１５ｃ内の導電層１６ａ、１６ｂの少なくとも一部が内部に空洞部１７を有しているので、ボンディング時などにパッド部１２ｄ等から衝撃が加わった際に、この衝撃が一点に集中することなく空洞部１７で分散されやすくなる。このため、パッド部１２ｄ等からの衝撃に起因する層間絶縁膜１０でのクラックの発生を抑制することができる。さらに、層間絶縁膜１０と導電層１６ａ、１６ｂは共に異種材料（絶縁材料と導電材料）であるため、この界面で衝撃が分散されやすくなり、クラックの伝搬をより抑えることができる。また、パッド部１２ｄよりも下方にビアが設けられているので、このビアが杭としても機能し、ＳＯＧ膜の剥がれを抑えることができる。
【００４０】
また、ビアホール（貫通ビアホール１５ｃ）は、パッド部１２ｄの周縁下部側に少なくとも設けられている。そして、パッド部１２ｄの周縁下部側に設けられるビアホール（貫通ビアホール１５ｃ）内に埋め込まれる導電層１６ｂは、内部に空洞部１７を有している。
このように、パッド部１２ｄの周縁下部側に設けられるビアホール１５ｃ内の導電層１６ｂが内部に空洞部１７を有しているので、ボンディング時にパッド部１２ｄに衝撃が加わった際に、この衝撃がより分散されやすくなり、パッド部１２ｄからの衝撃に起因する層間絶縁膜１０でのクラックの発生を一層抑制することができる。
【００４１】
また、導電層１６ａ、１６ｂは、タングステンを主体として構成されている。このように、半導体装置１の配線等に用いられることが多く、また、孔埋めの制御が比較的容易なタングステンを主体としてビアホール１５ａ〜１５ｃ内に埋め込まれる導電層１６ａ、１６ｂが構成されているため、製造コストを抑えることができる。
【００４２】
また、本第１実施形態に係る半導体装置１の製造方法では、半導体基板３に半導体素子を形成する工程と、半導体素子を形成した半導体基板３上にＳＯＧ膜を含む層間絶縁膜１０を形成する工程と、層間絶縁膜１０に配線層１２ａ〜１２ｄを形成する工程と、層間絶縁膜１０に複数のビアホール１５ａ〜１５ｃを形成する工程とを有している。そして、ビアホール内に導電層１６ａ、１６ｂを埋め込みつつ、導電層の少なくとも一部の内部に空洞部１７を形成し、層間絶縁膜１０の上方にパッド部１２ｄを形成するようにしている。
この方法によれば、ビアホール１５ａ〜１５ｃ内に導電層を埋め込みながら、同時に導電層の内部に空洞部１７を形成するようにしているので、クラックの発生を抑制可能な構成を、製造工程数を抑えて実現することができる。また、パッド部１２ｄの下側に少なくともビアが形成されるので、パッド部の下側に残存するＳＯＧ膜の剥がれを抑えることができる。
【００４３】
また、導電層１６ａ、１６ｂは、タングステンを主体として構成されている。このように、導電層１６ａ、１６ｂが、比較的半導体装置の配線等に用いられることが多く、また、孔埋めの制御がし易いタングステンを主体として構成されているため、製造コストを抑えることができる。
【００４４】
次に、本発明の第１実施形態における変形例に係る半導体装置１０１について、図８を参照して説明する。本第１実施形態における変形例では、パッド部１２ｄの下方側の領域に半導体素子が形成されている点が、上記第１実施形態にて述べた半導体装置１と主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００４５】
図８は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。本変形例の半導体装置１０１では、ＣＭＯＳ型のＭＯＳＦＥＴ（Ｃ−ＭＯＳ）２０、バイポーラトランジスタ３０、ＬＤＭＯＳ４０及びダイオード５０などの半導体素子が同一半導体基板１０３上に形成されている。そして、パッド部１２ｄの下方側の領域に、半導体素子が形成されている。具体的に、Ｃ−ＭＯＳ２０及びバイポーラトランジスタ３０の形成領域の上方に跨るようにパッド部１２ｄが形成されている。
【００４６】
具体的に、本変形例では、半導体基板１０３はＳＯＩ構造を有しており、シリコンからなる支持基板５上に、シリコン酸化膜（ＳｉＯ２）からなる埋込酸化膜４を介してＮ型シリコンからなるＳＯＩ（Silicon On Insulator）層２を積層して形成されている。そして、Ｃ−ＭＯＳ２０、バイポーラトランジスタ３０、ＬＤＭＯＳ４０及びダイオード５０の各領域は、トレンチ７及びトレンチ７内に配置された絶縁層８にて素子分離されている。
【００４７】
Ｃ−ＭＯＳ２０は、ＳＯＩ層２の表層に、Ｐ型ウェル領域２１と、Ｎ型ウェル領域２２とを備えている。そして、Ｐ型ウェル領域２１内には、Ｐ＋領域２３と、２つのＮ＋領域２４、２５とを備えており、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。また、Ｎ＋領域２４、２５の上には制御端子７１が設けられており、Ｐ＋領域２３とＮ＋領域２４の間には、ＬＯＣＯＳ酸化膜７２が設けられている。Ｎ型ウェル領域２２内には、Ｎ＋領域２６と、２つのＰ＋領域２７、２８とを備えており、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。また、Ｐ＋領域２７、２８の上には制御端子７１が設けられており、Ｎ＋領域２６とＰ＋領域２７の間には、ＬＯＣＯＳ酸化膜７２が設けられている。
【００４８】
バイポーラトランジスタ３０は、ＳＯＩ層２の表層に、Ｎ＋領域３１と、Ｐ型ウェル領域３２とを備えている。そして、Ｐ型ウェル領域３２内には、Ｐ＋領域３３とＮ＋領域３４とを備えている。Ｎ＋領域３１と、Ｐ＋領域３３及びＮ＋領域３４は、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。また、Ｎ＋領域３１とＰ型ウェル領域３２の間には、ＬＯＣＯＳ酸化膜７２が設けられている。
【００４９】
ＬＤＭＯＳ４０は、ＳＯＩ層２の表層に、Ｐウェル領域４１と、Ｐウェル領域４１内に形成されるＰ＋領域４２及びＰ＋領域４２に隣接して形成されるＮ＋領域４３と、Ｎウェル領域４４と、Ｎウェル領域４４内に形成されるＰ＋領域４５と、制御端子７１及びＬＯＣＯＳ酸化膜７２を備えている。また、Ｐ＋領域４２及びＮ＋領域４３と、Ｐ＋領域４５は、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。
【００５０】
ダイオード５０は、ＳＯＩ層２の表層に、Ｐウェル領域５１を備えている。そして、Ｐウェル領域５１内には、Ｐ＋領域５２及びＮ＋領域５３が形成されている。また、Ｐ＋領域５２及びＮ＋領域５３は、それぞれ第１ビアホール１５ａ及び第１導電層１６ａを介して、第１配線層１２ａに接続されている。
【００５１】
そして、これら半導体素子の上には、層間絶縁膜１０（第１層間絶縁膜１０ａ〜第４層間絶縁膜１０ｄ）が形成されている。また、この層間絶縁膜１０は、第１層間絶縁膜１０ａと第２層間絶縁膜１０ｂとの間に第１ＳＯＧ膜１１ａ及び第１配線層１２ａ、第２層間絶縁膜１０ｂと第３層間絶縁膜１０ｃとの間に第２ＳＯＧ膜１１ｂ及び第２配線層１２ｂ、第３層間絶縁膜１０ｃと第４層間絶縁膜１０ｄとの間に第３ＳＯＧ膜１１ｃ及び第３配線層１２ｃ、第４層間絶縁膜１０ｄに設けられる開口部１８に、多方面側が第３配線層１２ｃと接触するように、パッド部としても機能する第４配線層１２ｄが形成されている。
【００５２】
さらに、第１配線層１２ａの一部と第２配線層１２ｂは、第２ビアホール１５ｂ及び第２導電層１６ｂにより接続されており、第２配線層１２ｂの一部と第３配線層１２ｃの一部は、第３ビアホール１５ｄ及び第３導電層１６ｃにより接続されている。また、図８に示すように、パッド部１２ｄの下方側の領域に、第１配線層１２ａの一部及び第２配線層１２ｂの一部が、第３配線層１２ｃと共に配置されている。そして、第１導電層１６ａ、第２導電層１６ｂ及び第３導電層１６ｃの少なくとも一部は、内部に空洞部を有している（図８では省略）。
【００５３】
このように、本変形例では、パッド部１２ｄの下方側の領域に、半導体素子が形成されている。このように、パッド部１２ｄの下方側の領域にも半導体素子を形成することで、装置全体の小型化を図ることができる。また、パッド部１２ｄの下方側の領域は、ボンディング時にパッド部１２ｄからの衝撃が加わりやすいが、上述のように、パッド部１２ｄよりも下方に設けられる導電層１６ａ〜１６ｃの少なくとも一部は、内部に空洞部を有しているので、層間絶縁膜１０のクラックの発生を抑制できるとともに、微細配線（第１配線層１２ａ及び第２配線層１２ｂ）の断線も抑えることができる。
【００５４】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００５５】
上記実施形態では、第１導電層１６ａ及び第２導電層１６ｂは、タングステンを主体として構成されている例を示したが、これに限定されず、例えば、アルミニウムや導電性窒化物などを主体として構成されていてもよい。
【００５６】
上記変形例では、Ｃ−ＭＯＳ２０及びバイポーラトランジスタ３０の形成領域の上方に跨るようにパッド部１２ｄが形成された例を示したが、パッド部１２ｄの配置はこれに限定されず、例えば、ＬＤＭＯＳ４０やダイオード５０の形成領域の上方にパッド部１２ｄが形成されていてもよい。
【符号の説明】
【００５７】
１、１０１…半導体装置
２…ＳＯＩ層
３、１０３…半導体基板
４…埋込酸化膜
７…トレンチ
８…絶縁層
１０…層間絶縁膜
１０ａ…第１層間絶縁膜
１０ｂ…第２層間絶縁膜
１０ｃ…第３層間絶縁膜
１０ｄ…第４層間絶縁膜
１１ａ…第１ＳＯＧ膜（ＳＯＧ膜）
１１ｂ…第２ＳＯＧ膜（ＳＯＧ膜）
１１ｃ…第３ＳＯＧ膜（ＳＯＧ膜）
１２ａ…第１配線層（配線層）
１２ｂ…第２配線層（配線層）
１２ｃ…第３配線層（配線層）
１２ｄ…第４配線層（配線層、パッド部）
１４…保護層
１５ａ…第１ビアホール（ビアホール）
１５ｂ…第２ビアホール（ビアホール）
１５ｃ…貫通ビアホール（ビアホール）
１５ｄ…第３ビアホール（ビアホール）
１６ａ…第１導電層（導電層）
１６ｂ…第２導電層（導電層）
１６ｃ…第３導電層（導電層）
１７…空洞部
１８…開口部
１９…パッシベーション膜
２０…Ｃ−ＭＯＳ
３０…バイポーラトランジスタ
４０…ＬＤＭＯＳ
５０…ダイオード
７１…制御端子
７２…ＬＯＣＯＳ酸化膜
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板と、
前記半導体基板上に形成されたＳＯＧ膜を含む層間絶縁膜と、
前記層間絶縁膜を介して、前記半導体素子と電気的に接続された複数の配線層と、
前記配線層と電気的に接続され、一方面側がボンディング接続されるパッド部と、
前記層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、
前記ビアホール内に埋め込まれる導電層と、
を有し、
前記ビアホールは、前記パッド部よりも下方に設けられており、
前記導電層の少なくとも一部は、内部に空洞部を有していることを特徴とする半導体装置。
【請求項２】
前記ビアホールは、前記パッド部の周縁下部側に少なくとも設けられており、
前記パッド部の周縁下部側に設けられるビアホール内に埋め込まれる前記導電層は、内部に前記空洞部を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電層は、タングステンを主体として構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記パッド部の下方側の領域に、前記半導体素子が形成されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板に半導体素子を形成する工程と、
前記半導体素子を形成した前記半導体基板上にＳＯＧ膜を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜に配線層を形成する工程と、
前記層間絶縁膜に複数のビアホールを形成する工程と、
前記ビアホール内に前記導電層を埋め込みつつ、前記導電層の少なくとも一部の内部に空洞部を形成する工程と、
前記層間絶縁膜の上方にパッド部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記導電層は、タングステンを主体として構成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
半導体素子が形成された半導体基板と、
前記半導体基板上に形成されたＳＯＧ膜を含む層間絶縁膜と、
前記層間絶縁膜を介して、前記半導体素子と電気的に接続された複数の配線層と、
前記配線層と電気的に接続され、一方面側がボンディング接続されるパッド部と、
前記層間絶縁膜に配置されると共に複数の配線層を接続する複数のビアホールと、
前記ビアホール内に埋め込まれる導電層と、
を有し、
前記ビアホールは、前記パッド部よりも下方に設けられており、
前記導電層の少なくとも一部は、内部に空洞部を有していることを特徴とする半導体装置。
【請求項２】
前記ビアホールは、前記パッド部の周縁下部側に少なくとも設けられており、
前記パッド部の周縁下部側に設けられるビアホール内に埋め込まれる前記導電層は、内部に前記空洞部を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電層は、タングステンを主体として構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記パッド部の下方側の領域に、前記半導体素子が形成されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板に半導体素子を形成する工程と、
前記半導体素子を形成した前記半導体基板上にＳＯＧ膜を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜に配線層を形成する工程と、
前記層間絶縁膜に複数のビアホールを形成する工程と、
前記ビアホール内に前記導電層を埋め込みつつ、前記導電層の少なくとも一部の内部に空洞部を形成する工程と、
前記層間絶縁膜の上方にパッド部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記導電層は、タングステンを主体として構成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−８４７１１（Ｐ２０１３−８４７１１Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２２７２９（Ｐ２０１１−２２２７２９）
【出願日】平成２３年１０月７日（２０１１．１０．７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月７日（２０１１．１０．７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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