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ウェハ裏面のキャパシタを有する半導体デバイスを形成する方法
説明

ウェハ裏面のキャパシタを有する半導体デバイスを形成する方法

【課題】 ウェハ裏面のキャパシタを有する半導体デバイスの形成方法を提供する。
【解決手段】 本発明の方法は、その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有する、SOI基板を準備するステップと、SOI基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む集積回路を、SOI基板の前記前面に形成するステップと、裏面エッチング・プロセスを実施してバルク・シリコン層内にトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏表面に露出させるステップと、第1キャパシタ・プレートと、第2キャパシタ・プレートと、該第1及び第2キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタをトレンチ内に形成するステップとを含み、第1キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部に接触するように形成される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般的に、高Qオンチップ・キャパシタを有する半導体IC(集積回路)チップを製造する方法に関し、より具体的には、チップ裏面に形成され、ウェハ貫通埋込み相互接続部を用いてチップ前面の集積回路に接続された高Qキャパシタを有する半導体ICチップを製造する方法に関する。
【背景技術】
【0002】
一般に、キャパシタは、種々の目的でチップ製造及びパッケージ設計に普通に用いられるコンポーネントである。例えば、オンチップ・キャパシタは、例えばメモリ・アレイ、電荷ポンプ、RCフィルタ、ピーキング増幅器及び種々のタイプのアナログ集積回路を含む半導体集積回路を構築するための基本的なコンポーネントである。さらに、キャパシタは、AC結合及びDCブロッキングの目的で集積回路及びチップ・パッケージに用いられる。例えば、キャパシタは、DC信号をブロックしながら、回路のある部分から別の部分にRFエネルギーを結合する直列要素として組み込むことができる。特に、RF増幅器設計においては、DCブロッキング・キャパシタは、RF増幅段を相互接続するために用いられる。
【0003】
さらに、キャパシタは、電源電圧を安定化する、即ち電源ジッターを最小にするか又は除去するデカップリング・キャパシタとしてチップ製造/パッケージ設計に普通に用いられる。実際に、高性能回路は、電流の急速なスイッチングによって生成されるノイズを制限するために、DC電源と接地線の間の高キャパシタンス、高品質(Q)、且つ低インピーダンスのデカップリング・キャパシタを必要とするが、そのようなノイズは、誘導性及び容量性寄生インピーダンスに起因するものである。このようなノイズを減少又は除去する機能は、極めて低い信号により動作することが必要な混合モードの製品設計(アナログ/ディジタル)には特に重要である。不十分なデカップリング・キャパシタンスは、高い電源及び接地ノイズをもたらす可能性がある。
【0004】
従来の設計においては、DCブロッキング・キャパシタ及びデカップリング・キャパシタは、チップ・パッケージ・モジュールの内部又はチップが装着された電気基板(例えば、プリント回路基板)に装着される別個のオフチップ・コンポーネントとして組み込まれる。しかしながら、半導体ICチップ製造及びパッケージ技術における継続的進歩は、ますます高度になる集積密度及びますます低くなる製造コストによる、高性能ICチップ及びチップ・パッケージ構造体の開発を可能にしている。この関連で、ICチップ及びパッケージ設計は、例えば、チップ・パッケージ・コストを削減するため及びモジュール・サイズを縮小するために、オンチップDCブロッキング・キャパシタ及びデカップリング・キャパシタを利用する。さらに、例えば、オンチップ・デカップリング・キャパシタを用いるとより高性能の設計が可能になるが、その理由はオンチップ・デカップリング・キャパシタが関連する負荷により近く配置されるとき、電源線及び接地線内のノイズを減少させるのにより効果的であるからである。
【0005】
しかしながら、用途によっては、オンチップ・キャパシタの使用は問題となり得る。例えば、高密度のチップ設計に関しては、集積キャパシタを構築するためのチップ上の限定された2D/3Dシリコン空間があって集積密度の実質的な制限をもたらし得る。その結果、所与の設計に関して所望の集積レベルを実現するために、オンチップ・キャパシタのサイズが縮小されて性能低下を生じる可能性がある。さらに、所与の設計に用いられるオンチップ・キャパシタのタイプが、達成可能な性能及び/又は集積密度のレベルを制限する可能性がある。例えば、高性能チップは、典型的には高いクオリティ・ファクタ(Q)のキャパシタを生じるキャパシタ技術を用いて製造されるが、このような技術は、より高い集積化が寄生インピーダンスの増加及びプレート抵抗の増加により比較的不十分な性能を有するキャパシタの形成をもたらすため、集積密度が増加するのと同じように都合よく縮小化をもたらすものではない。他のキャパシタ技術は、高集積化設計を可能にするが、高性能用途には役立たない低品質のキャパシタをもたらす。
【発明の概要】
【発明が解決しようとする課題】
【0006】
例えば、DRAM技術に用いられる深いトレンチ又は積層キャパシタ技術を用いて、高いキャパシタンス密度を実現することができるが、低品質のキャパシタを生じる可能性がある。例えば、このような技術による、キャパシタのトレンチ側壁及び3D構造体上に形成される薄い誘電体層は、高電圧ストレスに耐えることができず故障しやすい。この問題に対処するために、幾つかのキャパシタを直列に接続して実効的なキャパシタンスを得る必要があるが、この技術は、キャパシタを構築するのに必要な面積を4倍に増加し、製造コストを4倍に増加する。平面又は3D
MIM(金属−絶縁材−金属)キャパシタ、互いにかみ合った構造などを用いる他の従来技術を用いて、高品質のキャパシタを形成することができるが、チップ前面の貴重なシリコン面積を消費する犠牲を払うことになる。
【課題を解決するための手段】
【0007】
本発明の例示的な実施形態は、一般的に、チップ裏面に形成され、裏面キャパシタを半導体ウェハの前面に配置された回路及びデバイスに結合するウェハ貫通相互接続部を用いてチップ前面の集積回路に接続される、高Qのオンチップ・キャパシタを有する半導体IC(集積回路)チップを製造する方法を含む。
【0008】
本発明の1つの例示的な実施形態において、製造される半導体デバイスは、前面と、裏面と、基板の前面及び裏面の間に挿入された埋込み絶縁層とを有する半導体基板を含む。集積回路は半導体基板の前面に形成され、集積キャパシタは半導体基板の裏面に形成され、相互接続構造部は埋込み絶縁層を貫通して形成されて集積キャパシタを集積回路に接続する。一実施形態において、半導体基板はSOI(シリコン・オン・インシュレータ)構造体である。
【0009】
別の例示的な実施形態において、相互接続構造部は、基板の前面の集積回路に接続された第1端部と、基板の裏面の集積キャパシタの金属キャパシタ・プレートに接続された第2端部とを有する埋込み金属プラグであり、ここで、埋込み金属プラグの第2端部は、埋込み絶縁層の裏面の表面と実質的に同一平面上にある。埋込み金属プラグの第1端部は、基板の前面の表面に形成されたI/Oパッド又は電源パッドに接続することができる。
【0010】
1つの例示的な実施形態において、集積キャパシタは、第1及び第2金属プレートと、第1及び第2金属プレートの間に配置されたキャパシタ誘電体層と有する積層構造部である。特に、一実施形態において、集積キャパシタは、埋込み絶縁層の裏面の表面上に形成された積層構造部であり、その場合、第1金属プレートは、埋込み絶縁層の裏面の表面上に積層され、埋込み絶縁層の裏面の表面に露出した埋込みコンタクト・プラグの端部と直接接触する。集積キャパシタは、例えば、DCブロッキング・キャパシタ又はデカップリング・キャパシタとすることができる。第1及び第2金属プレートは、埋込み絶縁層を貫通して基板の裏面に露出した別々の第1及び第2相互接続構造部の端部に電気的に接続することができる。
【0011】
本発明の1つの例示的な実施形態において、第1及び第2金属プレートは、第1及び第2金属プレートを囲む基板の裏面上の絶縁材料によって画定されたキャパシタ領域内に形成され、ここで、キャパシタ領域は基板の裏面の絶縁層内に形成されたトレンチによって画定される。
【0012】
別の例示的な実施形態において、第1及び第2金属プレートは、第1及び第2金属プレートを囲む基板の裏面上の半導体材料によって画定されたキャパシタ領域内に形成され、ここで、キャパシタ領域は、基板の裏面上のシリコン層内に形成されたトレンチによって画定される。
【0013】
本発明の別の例示的な実施形態において、半導体デバイスを形成する方法は、SOI(シリコン・オン・インシュレータ)基板の前面の活性シリコン層とSOI基板の裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有するSOI基板を準備するステップと、SOI基板の前面に集積回路を形成するステップとを含み、ここで集積回路は、SOI基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む。次に、裏面のエッチング処理を実施してバルク・シリコン層内にトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏面の表面に露出させ、そしてキャパシタをトレンチ内に形成する。キャパシタは、第1キャパシタ・プレートと、第2キャパシタ・プレートと、第1及び第2キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含み、ここで第1キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部に接触するように形成される。
【0014】
本発明のさらに別の実施形態において、半導体デバイスを形成する方法は、SOI(シリコン・オン・インシュレータ)基板の前面の活性シリコン層とSOI基板の裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有するSOI基板を準備するステップと、バルク・シリコン層内にキャパシタ領域の境界を画定する絶縁フレーム構造部を形成するステップと、SOI基板の前面に集積回路を形成するステップとを含み、ここで集積回路は、SOI基板の裏面のキャパシタ領域に位置合せされた、SOI基板の前面から埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む。裏面のエッチング処理を実施して、バルク・シリコン層内に絶縁フレーム構造部によって境界付けされたトレンチを形成し、埋込みコンタクト・プラグの端部を埋込み絶縁層の裏面の表面に露出させ、そしてトレンチ内にキャパシタを形成する。キャパシタは、第1キャパシタ・プレートと、第2キャパシタ・プレートと、第1及び第2キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含み、ここで第1キャパシタ・プレートは、埋込みコンタクト・プラグの露出した端部と接触するように形成される。
【図面の簡単な説明】
【0015】
【図1】本発明の例示的な実施形態によるオンチップ裏面キャパシタを用いて設計することができるシリアライザ・デシリアライザ(SerDes)回路の略図である。
【図2】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを概略的に示す。
【図3】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを概略的に示す。
【図4】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを概略的に示す。
【図5】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図6】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図7】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図8】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図9】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図10】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図11】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図12】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図13】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図14】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図15】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図16】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図17】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図18】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図19】本発明の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図20】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを概略的に示す。
【図21】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図22】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図23】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図24】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図25】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図26】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図27】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図28】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図29】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図30】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図31】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【図32】本発明の別の例示的な実施形態によるオンチップ裏面キャパシタを有する半導体ICチップを製造する方法を概略的に示す。
【発明を実施するための形態】
【0016】
ここで本発明の実施形態を、添付の図面を参照して、例証としてのみ説明する。
【0017】
本発明の例示的な実施形態を、チップ裏面に形成され、ウェハ貫通相互接続部を用いてチップ前面の集積回路に接続された高品質の集積キャパシタを有する半導体ICチップに関して、以下でさらに詳細に説明する。例えば、後述の本発明による例示的なチップ製造技術は、高密度の集積チップ設計を実現するための前面のシリコン面積を保持しながら、半導体SOI(シリコン・オン・インシュレータ)ウェハの裏面に、大きなサイズ且つ高品質のキャパシタ構造部を構築する方法を含む。詳細に後述するように、例示的なチップ製造技術は、良好な誘電体の完全性、低いプレート抵抗及び最小又はゼロの寄生インピーダンスを有する高品質のキャパシタ形成を可能にする。
【0018】
図1は、本発明の例示的な実施形態によるオンチップ・キャパシタを用いて製造することができるICチップを有するシリアライザ・デシリアライザ(SerDes)モジュール(10)を概略的に示す。一般にSerDesモジュール(10)は、シリアライザ回路(20)と、伝送媒体(40)を介して接続されたデシリアライザ回路(30)とを含む。シリアライザ回路(20)はトランスミッタ(21)を含み、デシリアライザ回路(30)はレシーバ(31)を含む。シリアライザ(20)は、低速の並列データ・バスを高速のシリアル・データ・ストリームに変換し、これがトランスミッタ(21)によって伝送媒体(40)を通して伝送され、レシーバ(31)によって受信される。デシリアライザ回路(30)は、高速のシリアル・データ・ストリームを元の並列形式に変換する。図1は、トランスミッタ(21)が相補的なデータ・ビット対、Dn_in及びDp_inのシリアル・データ・ストリームをレシーバ(31)に伝送し、レシーバ(31)は相補的なビット対、Dn_out及びDp_outのシリアル・データ・ストリームを並列形式への変換のために出力する、従来の設計を示す。
【0019】
SerDesモジュール(10)は、シリアライザ回路(20)及びデシリアライザ回路(30)が、共通のパッケージ基板上に一体的にパッケージされるか又は異なる基板上に別々にパッケージされる別々のICチップ上に形成されるように構築することができ、その際、伝送媒体(40)は、異なるプリント回路基板(PCB)上の異なるICチップ間でデータを伝送するためのケーブル接続、又は同じPCB上のICチップ間の相互接続部を与えるマイクロ・ストリップ・トレースとすることができる。
【0020】
デシリアライザ回路(30)は、1対の入力パッド(80)及びオンチップESD(静電放電)デバイス(70)並びにデシリアライザ集積回路(30)の一部として一体的に形成されたDCブロッキング・キャパシタ(50)を含む。DCブロッキング・キャパシタ(50)は、AC結合モードで動作するときに必要であり、設計者が、トランスミッタ(21)によって設定された共通モード・レベルに関らずに、レシーバ(31)に対して最適化される共通モード・レベルを選ぶことを可能にする。図1の例示的な実施形態において、ESDデバイス(70)は、入力パッド(80)とオンチップDCブロッキング・キャパシタ(50)との間に相互接続される。さらに、オンチップDCデカップリング・キャパシタは、集積回路(30)の一部として形成することができる。オンチップDCブロッキング・キャパシタ及びデカップリング・キャパシタは、後述の例示的な実施形態を用いて製造することができ、これらが、低インピーダンスの高性能用途のオンチップ・キャパシタをもたらし、このオンチップ・キャパシタが、高集積密度のチップ及びパッケージ設計のための貴重なシリコン面積を保存する。レシーバ・コア上の集積DCブロッキング・キャパシタのこれまでの実施例を続けるために、段階的な製造手順の2つの実施形態及び対応する図を以下のセッションにおいて説明する。
【0021】
図2乃至図4は、本発明の例示的な実施形態による集積キャパシタを有する半導体ICチップ(100)を概略的に示す。より具体的には、図2は、チップ裏面(非活性面)に形成され、ウェハ貫通埋込み相互接続部を用いてチップ前面(活性面)の集積回路に接続された高Qキャパシタを有するICチップ(100)の一部分の概略的な側断面図である。例証のために、図2は、図1の集積回路(30)のレシーバ(31)の前部の例示的な実施形態と見ることができ、これは、入力パッド(80)、ESDデバイス(70)及びオンチップDCブロッキング・キャパシタ(50)並びにそれらの相互接続部と、同じくオンチップ・デカップリング・キャパシタの例示的な構造部を示す。さらに後述するように、図3及び図4は、ESDデバイス(70)並びに入力パッド(80)及び裏面DCブロッキング・キャパシタへの相互接続の例示的な実施形態の略図である。
【0022】
ここで図2を参照すると、例示的な半導体ICチップ(100)は、一般的に、前面(又は活性面)と裏面(又は非活性面)を有する半導体基板(110)(又はウェハ)を含み、ここで基板(110)の前面は、前工程(FEOL)及び後工程(BEOL)構造部によって形成される集積回路を含み、また基板(110)の裏面は、半導体基板(110)を貫通して形成された相互接続構造部によって前面の集積回路に接続される集積キャパシタを含む。半導体基板(110)は、薄いシリコン表面層(110a)と、バルク・シリコン層(110c)(例えば、キャリア層又は支持層と呼ぶこともできる)の上に積層された埋込み酸化物(BOX)層(110b)とを含むSOI(シリコン・オン・インシュレータ)基板(110)(又はウェハ)を含む。
【0023】
チップの前面において、STI(浅いトレンチ分離)領域(115)が、上部シリコン層(110a)内に形成されて、回路デバイス(104)及び(106)が形成される活性シリコン領域を画定する。デバイス(106)は、ポリシリコン・ゲート構造部(106a)とソース/ドレイン拡散領域(106b/106c)を有するMOSトランジスタとして示される。活性デバイス(104)は、p型ドープ領域(104a)とn型ドープ領域(104b)を有するダイオード(図3及び図4を参照して後述するESDデバイス(70)の一部分を形成する)である。能動回路コンポーネント(104)及び(106)は、バルク・ウェハ(110c)から、及び互いに、BOX層(110b)及びSTI領域(115)によって電気的に分離される。例示的な実施形態において、STI領域(115)は、STIが各々の能動コンポーネント(104)、(106)を隣接するコンポーネントから完全に分離するように、BOX層(110b)に至るまで形成される。回路コンポーネント(104)、(106)及びSTI領域(115)は、ドーパント拡散及び注入、ポリシリコン・ゲート膜のスパッタリング、酸化、並びに関連するパターン形成ステップのような標準的な前工程(FEOL)製造技術を用いて形成することができる。
【0024】
さらに、前面の相互接続構造部が、回路デバイスを互いに接続する標準的な後工程(BEOL)製造技術を用いて形成される。前面の相互接続構造部は、誘電体/絶縁材料(125)の1つ又は複数の層に埋め込まれる、ゲート要素(106a)に作られるコンタクト・プラグ(120)、電気配線(118)、並びにI/Oパッド(80)及び(81)を与える種々のレベルのメタライゼーション(金属)を含む。複数のはんだボール(90)及び(91)が、それぞれI/Oパッド(80)及び(81)の上に形成され、例えば、PCB又はパッケージ基板上のそれぞれのコンタクトへのICチップ(100)のフリップ・チップ接合を可能にする。さらに、複数のウェハ貫通コンタクト・プラグ(140、141、142)が、BOX層(110b)を貫通して形成され、前面の集積回路とチップ(100)の裏面側に形成されたキャパシタ構造部との間の相互接続を与える。
【0025】
より具体的には、複数の裏面集積キャパシタ構造部は、バルク・ウェハ層(110c)内に、ウェハ貫通コンタクト・プラグ(140〜142)の端部に接触する電極を有するように形成される。ハードマスク・パターン(200)をエッチング・マスクとして用い、バルク・ウェハ・シリコン(110c)内にトレンチを画定しエッチングして、ウェハ貫通プラグに位置合せされたキャパシタ領域及び電極コンタクトを画定する。複数の絶縁側壁スペーサ(215)及び(240)を形成してバルク・シリコン(110c)をキャパシタ構造部から絶縁し、裏面キャパシタ電極間の短絡を防止する。第1の裏面メタライゼーション・プロセスは、それぞれウェハ貫通プラグ(141)及び(142)の端部に接触するキャパシタ電極(221)及び(222)を形成する。第2の裏面メタライゼーションは、キャパシタ電極(251)及び(252)を形成する。誘電体材料(225)層を堆積させてキャパシタ誘電体層を形成する。裏面保護層(260)を形成してキャパシタ電極(251)及び(252)を保護し分離する。
【0026】
図2の例示的な実施形態において、第1裏面キャパシタ構造部C1は、第1キャパシタ電極(221)及び第2キャパシタ電極(251)、並びに、第1及び第2電極(221)及び(251)の間に挿入された誘電体層(225)の部分によって形成される。さらに、第2裏面キャパシタ構造部C2は、第1キャパシタ電極(222)及び第2キャパシタ電極(252)、並びに、第1及び第2電極(222)及び(252)の間に挿入された誘電体層(225)の部分によって形成される。1つの例示的な実施形態において、裏面キャパシタC2は、DC電源と接地の間のデカップリング・キャパシタとすることができ、その場合、ウェハ貫通プラグ(142)は、第1電極(222)を、DC電力が印加されるI/Oパッド(81)に接続し、一方第2電極(252)は接地に接続される。
【0027】
さらに、裏面キャパシタC1は、ウェハ貫通プラグ(140)と(141)の間に直列に接続され、図1のレシーバ回路(31)の入力におけるオンチップDCブロッキング・キャパシタ(50)の1つの例示的な実施形態である。具体的な実施例として、図3及び図4を参照すると、ESDデバイス(70)の例示的な実施形態は、電源と接地の間に直列に接続された2つのp−nダイオード(104)及び(105)を含み、ここで、ダイオード(104)のn端子は電源に接続され、ダイオード(105)のp端子は接地に接続される。ウェハ貫通プラグ(140)は、ダイオード(104)のp端子、ダイオード(105)のn端子、I/Oパッド(80)、及びキャパシタ(C1)の第2電極(251)の間の電気的相互接続を与える。
【0028】
図5乃至図19は、本発明の例示的な実施形態による、埋込みコンタクト構造部を用いて前面の回路に接続された裏面キャパシタを有する半導体デバイスを製造する方法を概略的に示す。例証のために、図2乃至図4に示された半導体デバイス(100)を製造する方法を、図5乃至図19を参照して説明する。一般に、図5乃至図7は、半導体基板(110)の前面に能動コンポーネント(例えば、トランジスタ)のメタライゼーションを形成する種々の段階の前面処理を示し、図8乃至図19は、半導体基板(110)の裏面に集積キャパシタを形成し、このキャパシタを前面の回路に接続する種々の段階の裏面処理を示す。
【0029】
図5は、シリコン層(110a)、BOX層(110b)及びバルク・シリコン層(110c)を含む半導体基板(110)から始まるデバイス製造の初期の段階を示す。シリコン層(110a)及びBOX層(110b)は共に、SOI構造体を製造する従来の方法を用いて形成することができるシリコン・オン・インシュレータ(SOI)構造部を構成する。例えば、SOI基板は、既知のSIMOX(高エネルギー酸素注入プロセスを実施して裸のシリコン・ウェハの表面に酸素原子を注入し、続いて高温のウェハ・アニールにより、SOI層(即ち、酸化物層(110b)上のシリコン層(110a))を形成する「酸素注入による分離」プロセス)を用いて製造することができる。埋込み酸化物層(110b)及びシリコン層(110a)の厚さは、デバイス要件に応じて変えることができる。例えば、シリコン層(110a)の厚さは、およそ500オングストロームから約5000オングストロームまでの範囲に及び、埋込み酸化物層(110b)の厚さは、およそ500オングストロームから約1ミクロンまでの範囲に及ぶことができる。残りのバルク・シリコン層(110c)は、ウェハ・サイズに応じて約5ミクロンから約15ミクロンまでの範囲の初期厚さを有する(ウェハ・サイズが増加するのにつれて、ウェハの厚さが増加する)。
【0030】
図6を参照すると、STI領域(115)及び回路デバイス(104)、(106)は、ドーパント拡散及び注入、ポリシリコン・ゲート膜のスパッタリング、酸化、並びに関連するパターン形成ステップのような標準的なFEOL製造技術を用いて半導体基板(110)の前面に形成される。例えば、STI領域(115)は、薄いパッド酸化物及びSiN膜を堆積させ、この膜をパターン付けして、シリコン層(110a)内にSTIトレンチをBOX層(110b)に至るまでエッチングするためのマスクを形成することによって、形成することができる。熱酸化処理を実施して、トレンチの側壁上に酸化物材料のライナを形成し、続いて酸化物を堆積させてトレンチを充填し(LPCVD又はHDPによって)、次いで酸化物のエッチバック及び研磨(例えば、CMP)を行う。その後、ダイオード(104)及びトランジスタ(106)のような能動コンポーネントが、STI領域(115)によって画定されたシリコン層(110a)の活性領域内に形成される。回路コンポーネント(104)、(106)は、ドーパント拡散及び注入、ポリシリコン・ゲート膜のスパッタリング、酸化、並びに関連するパターン形成ステップのような標準的なFEOL製造技術を用いて形成することができる。
【0031】
能動(活性)デバイス(104)、(106)が形成された後、従来のBEOL(後工程)製造技術を用いて、図7に示すように、誘電体/絶縁材料(125)内に埋め込まれたコンタクト・プラグ(120)、電気配線(118)、I/Oパッド(80)及び(81)、並びにウェハ貫通プラグ(140〜142)を構築する。図7を参照すると、ウェハ貫通前面コンタクト・プラグ(140)もまた、誘電体層(125)の内部に形成されるが、BOX層(110b)内部に至るまで下方に延びるように形成される。ウェハ貫通プラグ(140〜142)は、配線(118)を形成する第1レベルのメタライゼーション処理の前のBEOL処理の初期段階の間に製造される。プラグ(140〜142)は、ビア・ホールを、前面の表面から下にBOX層(110b)を貫通してBOX層(110b)の底面で停止するようにエッチングすることにより形成することができる。その後、銅のような金属材料層を堆積させて、ビア・ホールを充填し、続いてエッチバック/研磨によりコンタクト・プラグ(140〜142)が形成される。1つの例示的な実施形態において、ウェハ貫通プラグ(140〜142)は、約5ミクロンから約50ミクロンまでの範囲の直径、又は望ましくない性能低下を招くことのない可能な限り幅広の直径を有するように形成することができる。実際に、ウェハ貫通プラグ(140〜142)が過度に幅広く作られる場合には、プラグ(140〜142)とシリコン層(110a)の間に寄生結合が生じ、例えば、性能低下を招く可能性がある。この基板による結合は、コンタクト・プラグ(140〜142)がシリコン層(110a)のSTI領域(115)を貫通して形成されるとき減少させることができ、その場合STI領域(115)がウェハ貫通プラグ(140〜142)を基板層のシリコン材料(110a)から分離するように働く。
【0032】
ウェハ貫通コンタクト(140〜142)及び他のデバイス端子のコンタクト・プラグ(120)の形成後、前面のメタライゼーションを完成させるための処理が続く。例えば、電気配線(118)及びI/Oパッド(80、81)並びに他の層間プラグ及びメタライゼーション(金属)層は、銅、アルミニウム、又はこれらの合金のような金属材料から、例えば、Cu又はAlのような金属材料を用いる既知の技術(例えば、シングル・ダマシン、デュアル・ダマシン、減法金属エッチング)によって形成することができる。前面のメタライゼーションが完成した後に、図7に示すように、ウェハを非活性化して基板の前面を覆う保護層(130)を形成する。保護層(130)は、酸化物又はBPSG(リン化ホウ素でドープされたシリケート・ガラス)のような材料をスピンオン又は堆積させた厚い層とすることができる。ここで、図8〜図19を参照して説明するように、保護層(130)は、その後の裏面処理に対して、チップ前面に電気的かつ機械的な保護を与えるように形成される。
【0033】
図8を参照すると、ウェハが上下逆にひっくり返され、シリコン層(110c)の裏面が研磨/研削を受けて特定の厚さtだけ除去されて、ウェハ基板層(110c)に至るまで薄くされる。裏面のウェハ薄化処理は随意のものである。薄化プロセスは、高められた熱放散を可能にして裏面キャパシタの製造をより容易にする。保護層(130)を十分厚くすることにより、基板が著しく薄くされる裏面研削の際に、保護層(130)によって、チップに十分な機械的支持をもたらすことができる。裏面の薄化の別の目的は、エッチング、充填、研磨等を含むその後の裏面プロセスを容易にすることである。本発明の1つの例示的な実施形態において、裏面は、元の厚さの約10%から約80%までの範囲の厚さまで薄くすることができる。
【0034】
図9を参照すると、キャパシタ領域を画定する開口部(200a)及び(200b)を有するハードマスク・パターン(200)が基板(110)の裏面を覆って形成される。ハードマスク・パターン(200)は、窒化物、酸窒化物、又はシリコン・エッチング中に高い選択性を有する任意の他の類似の材料のようなハードマスク材料層を堆積させ、次いでハードマスク層をリソグラフィによってパターン付けしてハードマスク・パターン(200)を形成することによって、形成することができる。
【0035】
図10に示すように、エッチング・プロセスを実施して、ハードマスク・パターン(200)の開口部(200a)及び(200b)によって露出したバルク・シリコン層(110c)の領域を異方性エッチングし、バルク・シリコン層(110c)を貫通してBOX層(110b)に至るトレンチ(210)を形成してウェハ貫通コンタクト・プラグ(141)及び(142)の端部を露出させる。シリコン・エッチング・プロセスはClプラズマ・エッチング・プロセスを用いて実施し、埋込み酸化物層(110b)の表面に至るまでのシリコン材料を除去することができる。ウェハ貫通コンタクト・プラグ(141)及び(142)の端部が確実に露出するように、埋込み酸化物層(110b)の内部まで僅かにオーバー・エッチングするように、エッチング・プロセスを実施することができる。ウェハ貫通コンタクト・プラグ(141)及び(142)(又はこれらの端部のみ)は、Clプラズマ・エッチングに耐性のある、タングステン、TiW、又は他の適切なコンタクト・プラグ用導電性材料などの導電性材料から作ることができる。
【0036】
図11を参照すると、シリコン・エッチングに続いてトレンチ(210)の側壁上に絶縁側壁スペーサ(215)を形成するプロセスが実施される。側壁スペーサ(215)は、トレンチ(210)内のシリコン(110c)の側壁表面を、後にトレンチ(210)内に堆積させてキャパシタ電極を形成する導電性材料から絶縁して、トンレンチ(210)の側壁シリコン表面を通してのキャパシタ・プレート間の短絡を防止するように働く。側壁スペーサ(215)は、酸化物又は窒化物材料の薄い共形層をブランケット堆積させ、次いでスペーサ材料を異方性エッチングして水平表面から材料を除去するような既知の技術を用いて形成することができる。
【0037】
図12を参照すると、キャパシタ・トレンチ(210)の底部を金属材料又は金属合金のような導電性材料で充填してキャパシタ・プレート(221)及び(222)を形成し、これらがそれぞれウェハ貫通コンタクト・プラグ(141)及び(142)に電気的に接触する。このプロセスは、金属材料層を堆積させてトレンチ(210)を充填し、次いで金属材料をトレンチ(210)内の所望の深さまでエッチング・バックすることにより実施することができる。キャパシタ・プレートを形成する金属材料は、タングステンW、Al、Cu、又はこれらの合金等、或いは比較的低い抵抗率を有する他の金属材料として、高性能の高Qインダクタを形成することができる。当業者であれば理解するように、金属堆積の前に、ブランケット堆積ステップを実施してトレンチ(210)の露出した内壁の上に薄い共形金属シード層を形成し、金属めっき又は付着を容易にすることができる。
【0038】
図13を参照すると、キャパシタ・プレート(221)及び(222)の形成後、誘電体材料の薄層(225)が、チップの裏面を覆って共形的に形成される。誘電体層(225)は、形成される裏面キャパシタのキャパシタ誘電体層として機能する。誘電体層(225)は、任意の適切な誘電体材料(酸窒化物)、又はより好ましくは厚さdを有する高k誘電体材料から、任意の適切な従来のプロセスを用いて形成することができる。例えば、誘電体材料(225)は、約5nmから約50nmまでの範囲の厚さを有し、CVD堆積プロセスを用いて形成されるAl層とすることができる。例えば、キャパシタ・トレンチ(210)の幅及び誘電体層(225)の厚さは、所望のキャパシタンスに応じて変化することを理解されたい。
【0039】
図14を参照すると、ウェハ貫通コンタクト・プラグ(140)に位置合せされた開口部(230a)を有するエッチング・マスク(230)が形成される。マスク(230)はフォトレジスト層とすることができる。図15に示すように、エッチング・マスク(230)を用いてエッチング・プロセスを実施して、層(225)、(200)及び(110c)の露出部分をエッチングして、BOX層(110b)に至る開口部(235)を形成し、ウェハ貫通コンタクト・プラグ(140)の端部を露出させる。
【0040】
図16を参照すると、第2のスペーサ形成プロセスを実施して、開口部(235)のシリコン側壁の表面上及びキャパシタ・トレンチ(210)の上部側壁表面領域上に側壁スペーサ(240)を形成する。次に、図17に示すように、導電性材料層(250)を堆積させて開口部(235)及びキャパシタ・トレンチ(210)の上部を充填する。この導電性材料(250)は、底部キャパシタ・プレートを形成するため、及びウェハ貫通プラグ(140)を介して前面の回路に電気的に接触する裏面プラグ(236)を形成するために用いる。特に、図18に示すように、エッチング・プロセスを実施して、必要に応じて1つ又は複数の分離トレンチ(253)を形成することによって導電層(250)をパターン付けし、分離した底部キャパシタ・プレート(251)及び(252)を形成する。底部キャパシタ・プレート(251)は、導電性プラグ(236)を介して入力パッド(80)に電気的に接続され、トレンチ(253)の形成によって底部キャパシタ・プレート(252)から電気的に分離される。
【0041】
図19に示すように、保護絶縁層(260)が形成されてチップ裏面の表面を覆い、分離トレンチ(253)を充填する。酸化シリコン、窒化シリコン、ポリイミド等のような種々の材料を用いて絶縁層(250)を形成することができ、これが、裏面の構造部に電気的かつ機械的保護を与え、そしてチップ(100)に機械的支持を与えるように機能する。
【0042】
図19の結果として得られた構造体は、二つの別々のキャパシタ、即ち、上部/底部キャパシタ・プレート221/251及びそれらの間に挿入されたキャパシタ誘電体層(225)によって形成される第1キャパシタC1と、上部/底部キャパシタ・プレート222/252及びそれらの間に挿入されたキャパシタ誘電体層(225)によって形成される第2キャパシタC2とを示す。図1の例示的な実施形態において、キャパシタC1は、上部プレート(221)がウェハ貫通プラグ(141)、配線(118)及びゲート・コンタクト(120)を介してMOSFETデバイス(106)のゲート(レシーバの入力)に接続され、底部プレート(251)は、裏面プラグ(236)及びウェハ貫通プラグ(140)を介して、ダイオード(104)のp接合部(104a)及びI/Oパッド(80)に接続される、DCブロッキング・キャパシタとすることができる。第2キャパシタC2は、底部プレート(252)が接地に連結され、上部プレート(222)がウェハ貫通コンタクト・プラグ(142)を介して電源パッド(81)に接続される、デカップリング・キャパシタとすることができる。例えば、底部プレート電極が共通して接地に接続される場合には、複数の裏面キャパシタは、共通して接続された底部プレート電極を共有することができることを理解されたい。
【0043】
図19の結果として得られた構造体は、チップ前面の保護層(130)を除去し、それぞれI/Oパッド(80)及び(81)の上にはんだボール(90)及び(91)を形成する更なる処理を受けて、図2に示す構造体を生じる。はんだボール(90)及び(91)は既知の技術を用いて形成されるC4とすることができ、ICチップ(100)をPCB又はパッケージ基板にフリップ・チップ接合することを可能にする。
【0044】
図20は、本発明の別の例示的な実施形態による、チップ裏面に形成された高Qキャパシタを有するICチップ(300)の概略的な側断面図である。図20は、図21乃至図31を参照して後述する例示的な方法を用いて形成されるICチップ(300)の例示的な構造体を示し、その方法はシリコン薄層(310a)及び埋込み酸化物(BOX)層(310b)(図20に示す)、並びに図21に示すバルク・シリコン層(310c)及び他の初期保護絶縁層(311)及び(312)を備える既製のSOIウェハ構造体(310)から開始する。後述するように、図21乃至図32の例示的な製造プロセスは、裏面キャパシタ構造部を製造するための図5乃至図19に関して前述された例示的な方法で実施される特定の裏面処理ステップ(例えば、シリコン・エッチング及び側壁スペーサ処理)を削除する。
【0045】
図20を参照すると、図解及び説明の便宜のために、ICチップ(300)は、前述し図2乃至図4に示したものと類似の前面集積回路アーキテクチャ(能動コンポーネント及びBEOL相互接続構造部)を有するように示される。前面の集積回路は、例えば、図2を参照して詳細に前述したような、STI領域(115)、能動コンポーネント(104)及び(106)、コンタクト・プラグ(120)、電気配線(118)、I/Oパッド(80)及び(81)、誘電体/絶縁材料(125)、はんだボール(90)及び(91)、並びに、ウェハ貫通コンタクト・プラグ(140、141、142)を含む。この関連で、図20は、入力パッド(80)、ESDデバイス(70)及びオンチップDCブロッキング・キャパシタ(50)等を有する、図1の集積回路(30)のレシーバ(31)の前部の、別の例示的な実施形態と見ることができる。
【0046】
複数の集積キャパシタ構造部C1及びC2及びC3は、チップ(300)の裏面に形成される。キャパシタ領域は、BOX層(310b)から延びて裏面に形成された絶縁柱(315)によって画定される。第1メタライゼーション層は、それぞれキャパシタC1、C2及びC3の上部キャパシタ・プレート(341)、(342)及び(343)、並びに裏面コンタクト(340)を設けるように形成される。第2メタライゼーション及びパターン付けプロセスは、底部キャパシタ・プレート(351)及び(352)を形成する。誘電体膜(345)は、キャパシタC1、C2及びC3のキャパシタ誘電体層として機能する。裏面保護層(360)は、キャパシタ電極(351)及び(352)を保護し分離するように形成される。
【0047】
図20の例示的な実施形態において、第1キャパシタC1は、上部及び底部キャパシタ・プレート(341)及び(351)並びにそれらの間に挿入された誘電体層(345)の部分によって形成されるDCブロッキング・キャパシタである。上部プレート(341)は、ウェハ貫通プラグ(141)の露出した端部に接触し、底部キャパシタ・プレート(351)は、コンタクト(340)を介してウェハ貫通プラグ(140)の露出した端部に電気的に接続される。最初にコンタクト(340)の上に堆積させた誘電体層(345)の部分は、第2メタライゼーションの前に除去して底部プレート(351)がコンタクト(340)に直接接触するようにする。
【0048】
さらに、第2キャパシタC2は、上部キャパシタ・プレート(342)及び底部キャパシタ・プレート(352)、並びにそれらの間に挿入された誘電体層(345)の部分によって形成されるデカップリング・キャパシタである。ウェハ貫通プラグ(142)は、第1電極(342)を、DC電力が印加されるI/Oパッド(81)に接続し、第2電極(352)は接地に接続される。さらに、第3キャパシタC3は、上部キャパシタ・プレート(343)及び底部キャパシタ・プレート(352)、並びにそれらの間に挿入される誘電体層(345)の部分によって形成される。例示的な実施形態において、底部キャパシタ・プレート(352)は、キャパシタC2及びC3(或いはより多くのキャパシタ)によって共有され、その際キャパシタC3は、ウェハ貫通プラグ(図示せず)を介して前面の回路のある部分に接続することができる。例えば、キャパシタC3は、ICチップ(300)の前面の別の電源パッドに接続された別のデカップリング・キャパシタとすることができる。
【0049】
図21乃至図32は、本発明の別の例示的な実施形態による、埋込みコンタクト構造部を用いて前面の回路に接続された裏面キャパシタを有する半導体デバイスを製造する方法を概略的に示す。例証のために、図20に示す半導体デバイス(300)を製造する方法を、図21乃至図32を参照して説明する。図21は、前面のシリコン層(310a)、埋込み酸化物層(310b)、バルク・シリコン層(310c)、絶縁保護膜(311)(シリコン層(310a)の上面及び側面に形成されてシリコン層(310a)をシールする/カプセル化する)、及びウェハ基板(310)の裏面に形成されたハードマスク層(312)を備えた半導体SOI基板(310)から開始するデバイス製造の初期段階を示す。図21は、後述の例示的な方法を用いて図20の例示的なICチップ(300)を形成するのに用いることができる1つのタイプの市販の既製SOIウェハを概略的に示す。
【0050】
図22を参照すると、裏面処理は、ハードマスク層(312)をパターン付けして、残りのマスク・パターン(314)によって画定されるキャパシタ領域の間の境界を画定する開口部(313)を形成することにより開始する。次に、絶縁柱(315)が、バルク・シリコン層(310c)を貫通して下の埋込み酸化物層(310b)に至るまで形成される。絶縁柱(315)は、例えば、多孔質酸化プロセスを用いて形成される酸化物柱とすることができ、その際開口部(313)に位置合せされた露出したバルク・シリコン材料が酸化物に変換される。絶縁構造部の低温、低ストレスでの形成を可能にする他の従来の方法を用いることができる。別の実施形態において、絶縁柱(315)は、ハードマスク・パターン(312)を用いてトレンチを、シリコン層(310c)の露出領域内で下のBOX層(310b)に至るまでエッチングし、このトレンチを酸化物材料のような絶縁材料で充填することにより形成することができる。絶縁柱(315)は、キャパシタの境界領域を画定する。絶縁柱(315)の形成後、ハードマスク・パターン(312)が除去され、ウェハ(310)の裏面が図24に示すような保護膜(320)でコーティングされる。
【0051】
裏面の保護に続いて、製造は前面処理から始まる。例えば、図25に示すように、保護層(311)を除去して前面のバルク・シリコン層(310a)を露出させる。次に、図26に示すように、FEOL及びBEOL処理を実施して能動デバイス及び相互接続部を形成する。集積回路コンポーネント及び相互接続部は、上述の方法を用いて形成することができる。前面の集積回路の形成後、その後のキャパシタ構造体を形成するための裏面処理中に前面を保護する保護膜(330)を基板(310)の前面を覆うように形成する。
【0052】
特に、図27を参照すると、裏面保護膜(320)を除去してバルク・シリコン層(310c)を露出させる。次にエッチング・プロセスを実施して、酸化物柱(315)によって画定されたキャパシタ領域内のバルク・シリコン層(310c)の部分を除去する。図28に示すように、層(310c)のバルク・シリコン材料は、キャパシタ領域内で下の埋込み酸化物層(310b)に至るまで除去される。このプロセスは、酸化物柱(315)によって画定されるキャパシタ・ポケットを形成するのに用いる。裏面層の全体が絶縁材料の上に形成される別の例示的な実施形態において、図28の構造体は、キャパシタ領域を画定するエッチング・マスクを形成し、次いで裏面の絶縁層をエッチングして絶縁柱(315)を形成することにより直接形成することができる。
【0053】
絶縁柱(315)を形成/露出した後、第1メタライゼーション・プロセスを実施して裏面を覆って金属材料を堆積させ、続いてエッチング・バックにより導電性プレート構造部(340〜343)を形成し、図29に示す構造体を形成する。その後、誘電体材料層(345)(好ましくは高k誘電体)を、裏面のプレート構造部(340〜343)及びキャパシタ絶縁フレーム(315)の露出表面を覆うようにブランケット堆積させる。前述のように、金属プレート(341)、(342)及び(343)は、裏面キャパシタC1、C2及びC3(図20に示す)の上部キャパシタ・プレートであり、一方金属プレート(340)は、ウェハ貫通プラグ(140)と底部キャパシタ・プレートの間のコンタクトを形成するのに用いられる。結果として得られる構造体を図30に示すが、そこで、金属プレート(340)の上に形成された誘電体層(345)の部分は、第2メタライゼーション・プロセスの前に除去される。図5乃至図19の例示的な製造プロセスとは対照的に、コンタクトを形成するための領域(340)が、全てのウェハ貫通プラグ(140〜142)の端部を露出させる第1エッチング・プロセスの部分として形成されるので、ウェハ貫通プラグ(140)へのコンタクト開口部を形成するのに第2エッチング・プロセスは不要であることに留意されたい。さらに、絶縁柱を用いて、キャパシタ領域を画定し分離する(裏面のバルク・シリコン層内のシリコン・トレンチ形成とは対照的に)ので、シリコン・トレンチ表面の内側を覆う(ライニングする)側壁スペーサの製造ステップを必要としない。実際に、誘電体層(345)は、露出した柱(315)を覆って形成され、次いで第2メタライゼーション・プロセスの部分として形成されるキャパシタの底部プレートに接触する第1レベルの金属プレートから除去される。
【0054】
図31を参照すると、第2メタライゼーション・プロセスを実施して底部キャパシタ・プレートを形成するのに用いられる金属材料層(350)を堆積させ平坦化する。次に、第2金属層(350)を覆うようにマスク・パターンを形成し、例えば、図32に示すように、第2メタライゼーション層(350)内に分離トレンチ(361)を形成するため、及び別々のキャパシタ底部プレート(351)及び(352)を形成するために用いる。絶縁材料層(360)を堆積させてトレンチ(361)を充填し、底部キャパシタ・プレート(351)及び(352)を分離する。図32の結果として得られる構造体は、次に、チップの前面の保護層(330)を除去し、それぞれI/Oパッド(80)及び(81)の上にはんだボール(90)及び(91)を形成する処理をさらに受けて図20に示した構造体を生じる。はんだボール(90)及び(91)は、既知の技術を用いて形成されるC4とすることができて、ICチップ(300)をPCB又はパッケージ基板にフリップ・チップ接合することを可能にする。
【0055】
本発明による裏面キャパシタ構造部を有する半導体デバイスを製造する本発明の例示的な方法に関連した種々の利点が存在することを認識されたい。例えば、必要であれば、チップ裏面に大面積のキャパシタを形成し、回路コンポーネント及び相互接続部のより密度の高いパッケージ化のためにチップ前面の面積を節約することによって、高密度集積を実現することができる。さらに、裏面キャパシタは、前面の集積回路の比較的近くに配置されて相互接続部(ウェハ貫通プラグ・コンタクト)の長さを最小にし、従ってウェハ貫通相互接続構造部の直列抵抗を最小にする。
【0056】
さらに、キャパシタを製造する裏面処理は、チップの活性表面上に集積回路を製造する前面処理から切り離される。このことは、所望の導電性材料及び埋込み誘電体並びに構造的フレームワーク(キャパシタ・プレート材料、プレートの厚さ及び面積、並びに誘電体材料等)によるキャパシタ・コンポーネントの製造を、他のチップ製造ステップから独立に、高品質性能のために最適化することを可能にする。例えば、キャパシタ・プレートを含む裏面メタライゼーションは、銅又はアルミニウムのような高導電性金属を有するように選択し、所望の性能を実現するのに望ましい特性を有する絶縁材料に埋め込むことができる。絶縁材料は、裏面に大きな厚さまで容易に堆積させることができてキャパシタに関する低寄生環境を実現する、低K材料となるように選択することができる。さらに、良好な熱伝導率を有する銅のような金属材料を用いることにより、裏面のキャパシタ・プレートはさらに大きな熱冷却及び熱放散をもたらすことができる。
【0057】
本明細書において、例示的な実施形態を例証のために添付の図面を参照して説明したが、本発明は、それらの実施形態の通りに限定されるものではなく、当業者であれば、本発明の範囲から逸脱することなく種々の他の変更及び修正を加えることができることを理解されたい。
【符号の説明】
【0058】
10:シリアライザ・デシリアライザ(SerDes)モジュール
20:シリアライザ回路
21:トランスミッタ
30:デシリアライザ回路
31:レシーバ
40:伝送媒体
50:DCブロッキング・キャパシタ
70:オンチップESD(静電放電)デバイス
80、81:入力パッド(I/Oパッド)
90、91:はんだボール
100,300:半導体ICチップ
104,105:回路デバイス(ダイオード)
104a:p型ドープ領域
104b:n型ドープ領域
106:回路デバイス(MOSトランジスタ)
106a:ポリシリコン・ゲート構造部
106b/106c:ソース/ドレイン拡散領域
110:半導体基板(ウェハ)
110a、310a:薄いシリコン層(上部シリコン層)
110b、310b:埋め込み酸化物(BOX)層
110c、310c:バルク・シリコン層
115:STI(shallow trench isolation)領域
118:電気配線
120:コンタクト・プラグ
125、225:誘電体/絶縁材料
130:保護層
140、141、142:ウェハ貫通コンタクト・プラグ
200:ハードマスク・パターン
200a、200b、230a、235,313:開口部
210:トレンチ
215、240:側壁スペーサ
225:誘電体層(キャパシタ誘電体層)
221、222、251、252:キャパシタ電極(キャパシタ・プレート)
230:エッチング・マスク
236:裏面プラグ
250:導電性材料
253:分離トレンチ
260,311、312:保護層(保護絶縁層)
310:既製のSOIウェハ構造体(半導体SOI基板)
314:残りのマスク・パターン
315:絶縁柱
320,330:保護膜
340:裏面コンタクト
341、342、343:上部キャパシタ・プレート
345:誘電体膜
350:金属材料(第2金属層)
351、352:底部キャパシタ・プレート
360:絶縁材料層
361:トレンチ

【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、
その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有する、SOI基板を準備するステップと、
前記SOI基板の前記前面から前記埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む集積回路を、前記SOI基板の前記前面に形成するステップと、
裏面エッチング・プロセスを実施して前記バルク・シリコン層内にトレンチを形成し、前記埋込みコンタクト・プラグの端部を前記埋込み絶縁層の裏表面に露出させるステップと、
第1キャパシタ・プレートと、第2キャパシタ・プレートと、該第1及び第2キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタを前記トレンチ内に形成するステップとを含み、
前記第1キャパシタ・プレートは、前記埋込みコンタクト・プラグの前記露出した端部に接触するように形成される、方法。
【請求項2】
前記キャパシタを前記形成するステップは、
第1メタライゼーション・プロセスを実施して前記トレンチを金属材料で部分的に充填し前記第1キャパシタ・プレートを形成するステップと、
前記第1キャパシタ・プレートの上に誘電体材料の共形層を堆積させるステップと、
第2メタライゼーション・プロセスを実施して前記トレンチの残りの部分を金属材料で充填し前記第2キャパシタ・プレートを形成するステップとを含む、請求項1に記載の方法。
【請求項3】
前記第1メタライゼーション・プロセスを実施する前に、前記トレンチの側壁の内表面を絶縁材料で覆うステップをさらに含む、請求項2に記載の方法。
【請求項4】
前記バルク・シリコン層を貫通するビア・ホールを形成して第2埋込みコンタクト・プラグの端部を前記埋込み絶縁層の前記裏表面に露出させるステップと、
前記第2メタライゼーション・プロセス中に前記ビア・ホールを金属材料で充填して前記第2キャパシタ・プレートを前記第2埋込みコンタクト・プラグに接続するステップとをさらに含む、請求項2に記載の方法。
【請求項5】
前記裏面エッチング・プロセスを実施する前に、前記SOI基板の前記裏面を、該SOI基板の該裏面の元の厚さの10%から80%までの範囲の厚さまで薄化するステップをさらに含む、請求項1に記載の方法。
【請求項6】
半導体デバイスを形成する方法であって、
その前面の活性シリコン層とその裏面のバルク・シリコン層との間に挿入された埋込み絶縁層を有するSOI基板を準備するステップと、
前記バルク・シリコン層内に、キャパシタ領域の境界を画定する絶縁フレーム構造部を形成するステップと、
集積回路を前記SOI基板の前記前面に形成するステップであって、前記集積回路は前記SOI基板の前記裏面の前記キャパシタ領域に位置合せされた、前記SOI基板の前記前面から前記埋込み絶縁層を貫通して延びる埋込みコンタクト・プラグを含む、ステップと、
裏面エッチング・プロセスを実施して、前記バルク・シリコン層内に前記絶縁フレーム構造部によって境界付けられたトレンチを形成し、前記埋込みコンタクト・プラグの端部を前記埋込み絶縁層の裏面表面に露出させるステップと、
第1キャパシタ・プレートと、第2キャパシタ・プレートと、該第1及び第2キャパシタ・プレートの間に挿入されたキャパシタ誘電体層とを含むキャパシタを前記トレンチ内に形成するステップとを含み、
前記第1キャパシタ・プレートは、前記埋込みコンタクト・プラグの前記露出した端部に接触するように形成される、方法。
【請求項7】
前記キャパシタを前記形成するステップは、
第1メタライゼーション・プロセスを実施して前記トレンチを金属材料で部分的に充填し、前記第1キャパシタ・プレートを形成するステップと、
前記第1キャパシタ・プレートの上に誘電体材料の共形層を堆積させるステップと、
第2メタライゼーション・プロセスを実施して前記トレンチの残りの部分を金属材料で充填し、前記第2キャパシタ・プレートを形成するステップとを含む、請求項6に記載の方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【公開番号】特開2013−80971(P2013−80971A)
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願番号】特願2013−19016(P2013−19016)
【出願日】平成25年2月2日(2013.2.2)
【分割の表示】特願2009−512548(P2009−512548)の分割
【原出願日】平成19年5月22日(2007.5.22)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
【復代理人】
【識別番号】100134740
【弁理士】
【氏名又は名称】小池 文雄
【Fターム(参考)】